KR102144992B1 - Semiconductor material, transistor including semiconductor material and electronic device including transistor - Google Patents
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Abstract
반도체 물질과 이를 포함하는 트랜지스터 및 트랜지스터를 포함하는 전자소자를 제공한다. 개시된 반도체 물질은 아연(zinc), 질소(nitrogen) 및 불소(fluorine)를 포함할 수 있다. 상기 반도체 물질은 산소(oxygen)를 더 포함할 수 있다. 상기 반도체 물질은 화합물을 포함할 수 있다. 예컨대, 상기 반도체 물질은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함할 수 있다. 상기 반도체 물질은 불소(fluorine)가 함유된 아연 옥시나이트라이드(zinc oxynitride)를 포함할 수 있다. 상기 반도체 물질은 아연 플루오르나이트라이드(zinc fluoronitride)를 포함할 수 있다. 상기 반도체 물질은 박막 트랜지스터의 채널 물질로 적용될 수 있다. A semiconductor material, a transistor including the same, and an electronic device including the transistor are provided. The disclosed semiconductor materials may include zinc, nitrogen, and fluorine. The semiconductor material may further include oxygen. The semiconductor material may include a compound. For example, the semiconductor material may include zinc fluorooxynitride. The semiconductor material may include zinc oxynitride containing fluorine. The semiconductor material may include zinc fluoronitride. The semiconductor material may be applied as a channel material of a thin film transistor.
Description
반도체 물질 및 이를 포함하는 소자에 관한 것으로, 보다 상세하게는 반도체 물질과 이를 포함하는 트랜지스터 및 상기 트랜지스터를 포함하는 전자소자에 관한 것이다. It relates to a semiconductor material and a device including the same, and more particularly, to a semiconductor material and a transistor including the same, and to an electronic device including the transistor.
트랜지스터는 전자 기기 분야에서 스위칭소자(switching device)나 구동소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조할 수 있기 때문에, 유기발광표시장치 또는 액정표시장치 등과 같은 표시장치(디스플레이) 분야에서 유용하게 사용된다. 박막 트랜지스터의 성능은 주로 채널층(반도체층)의 물성에 의해 좌우될 수 있다. Transistors are widely used as switching devices or driving devices in the field of electronic devices. In particular, since a thin film transistor can be manufactured on a glass substrate or a plastic substrate, it is usefully used in a display device (display) field such as an organic light emitting display device or a liquid crystal display device. The performance of a thin film transistor can mainly depend on the physical properties of the channel layer (semiconductor layer).
현재 상용화되어 있는 대부분의 표시장치(디스플레이)는 비정질실리콘으로 이루어진 채널층을 갖는 박막 트랜지스터(이하, 비정질실리콘 박막 트랜지스터) 또는 다결정실리콘으로 이루어진 채널층을 갖는 박막 트랜지스터(이하, 다결정실리콘 박막 트랜지스터)를 사용한다. 비정질실리콘 박막 트랜지스터의 경우, 전하 이동도가 0.5 ㎠/Vs 내외로 매우 낮기 때문에, 표시장치의 동작 속도를 높이는데 어려움이 있다. 다결정실리콘 박막 트랜지스터의 경우, 결정화 공정, 불순물 주입 공정 및 활성화 공정 등이 요구되기 때문에, 비정질실리콘 박막 트랜지스터에 비해 제조 공정이 복잡하고 제조 단가가 높다. 또한 다결정실리콘층의 균일성을 확보하기가 어렵기 때문에, 다결정실리콘층을 대면적 표시장치의 채널층으로 적용할 경우, 화면 품위가 떨어지는 문제가 발생한다. Most of the display devices (displays) currently commercially available include a thin film transistor having a channel layer made of amorphous silicon (hereinafter, referred to as an amorphous silicon thin film transistor) or a thin film transistor having a channel layer made of polycrystalline silicon (hereinafter, referred to as a polycrystalline silicon thin film transistor). use. In the case of an amorphous silicon thin film transistor, since the charge mobility is very low, around 0.5 cm2/Vs, it is difficult to increase the operation speed of the display device. In the case of a polysilicon thin film transistor, since a crystallization process, an impurity implantation process, an activation process, and the like are required, the manufacturing process is complicated and the manufacturing cost is higher than that of the amorphous silicon thin film transistor. In addition, since it is difficult to ensure uniformity of the polysilicon layer, when the polysilicon layer is applied as a channel layer of a large-area display device, a problem arises that the screen quality is deteriorated.
차세대 고성능/고해상도/대면적 표시장치(디스플레이)의 구현을 위해, 우수한 성능을 갖는 박막 트랜지스터가 요구되고 있고, 이와 관련해서, 캐리어 이동도(carrier mobility)가 높은 산화물 반도체를 채널층 물질로 적용한 산화물 박막 트랜지스터에 대한 연구가 이루어지고 있다. 그러나, 종래의 산화물 박막 트랜지스터의 경우, 우수한 스위칭 특성(ON/OFF 특성) 및 신뢰성 특성을 확보하기가 어려울 수 있다. 고이동도 특성을 가지면서도 우수한 스위칭 특성 및 신뢰성 특성을 만족시킬 수 있는 트랜지스터(박막 트랜지스터)의 개발이 요구된다. In order to implement a next-generation high-performance/high-resolution/large-area display device (display), a thin film transistor having excellent performance is required, and in this regard, an oxide semiconductor having high carrier mobility is applied as a channel layer material. Research on thin film transistors is being conducted. However, in the case of a conventional oxide thin film transistor, it may be difficult to secure excellent switching characteristics (ON/OFF characteristics) and reliability characteristics. Development of a transistor (thin film transistor) capable of satisfying excellent switching characteristics and reliability characteristics while having high mobility characteristics is required.
우수한 물성을 갖는 반도체 물질(반도체 박막)을 제공한다. Provides a semiconductor material (semiconductor thin film) having excellent physical properties.
상기 반도체 물질을 채널 물질로 적용한 트랜지스터를 제공한다. A transistor using the semiconductor material as a channel material is provided.
고이동도 특성 및 우수한 스위칭 특성을 갖는 트랜지스터를 제공한다. It provides a transistor having high mobility characteristics and excellent switching characteristics.
서브문턱 스윙(subthreshold swing) 값이 낮은 트랜지스터를 제공한다. A transistor with a low subthreshold swing value is provided.
오프 커런트(OFF current) 레벨이 낮은 트랜지스터를 제공한다. A transistor with a low off-current level is provided.
상기 트랜지스터를 포함하는 전자소자(ex, 디스플레이)를 제공한다. It provides an electronic device (ex, a display) including the transistor.
본 발명의 일 측면(aspect)에 따르면, 반도체 물질에 있어서, 상기 반도체 물질은 아연(zinc), 불소(fluorine), 산소(oxygen) 및 질소(nitrogen)를 포함하는 반도체 물질이 제공된다. According to an aspect of the present invention, in a semiconductor material, the semiconductor material is provided with a semiconductor material including zinc, fluorine, oxygen, and nitrogen.
상기 반도체 물질은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함할 수 있다. The semiconductor material may include zinc fluorooxynitride.
상기 반도체 물질은 불소(fluorine)가 함유된 아연 옥시나이트라이드(zinc oxynitride)를 포함할 수 있다. The semiconductor material may include zinc oxynitride containing fluorine.
상기 반도체 물질은 화합물 반도체를 포함할 수 있다.The semiconductor material may include a compound semiconductor.
상기 반도체 물질은 4원계(quaternary) 화합물을 포함할 수 있다. The semiconductor material may include a quaternary compound.
상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 불소의 함유 비율은 약 3 at% 이상일 수 있다. The content ratio of fluorine to the total content of nitrogen, oxygen, and fluorine in the semiconductor material may be about 3 at% or more.
상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 불소의 함유 비율은 약 5 at% 이상일 수 있다. The content ratio of fluorine to the total content of nitrogen, oxygen, and fluorine in the semiconductor material may be about 5 at% or more.
상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 불소의 함유 비율은 5∼35 at% 정도일 수 있다. In the semiconductor material, the content ratio of fluorine to the total content of nitrogen, oxygen, and fluorine may be about 5 to 35 at%.
상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 질소의 함유 비율은 약 50 at% 이상일 수 있다. The content ratio of nitrogen to the total content of nitrogen, oxygen, and fluorine in the semiconductor material may be about 50 at% or more.
상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 질소의 함유 비율은 약 60 at% 이상일 수 있다. The content ratio of nitrogen to the total content of nitrogen, oxygen, and fluorine in the semiconductor material may be about 60 at% or more.
상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 질소의 함유 비율은 60∼90 at% 정도일 수 있다. The content ratio of nitrogen to the total content of nitrogen, oxygen and fluorine in the semiconductor material may be about 60 to 90 at%.
상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 산소의 함유 비율은 약 40 at% 이하일 수 있다. In the semiconductor material, a content ratio of oxygen to the total content of nitrogen, oxygen, and fluorine may be about 40 at% or less.
상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 산소의 함유 비율은 약 30 at% 이하일 수 있다. In the semiconductor material, the content ratio of oxygen to the total content of nitrogen, oxygen, and fluorine may be about 30 at% or less.
상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 산소의 함유 비율은 5∼30 at% 정도일 수 있다. In the semiconductor material, the content ratio of oxygen to the total content of nitrogen, oxygen and fluorine may be about 5 to 30 at%.
상기 반도체 물질은 약 10 ㎠/Vs 이상의 홀 이동도(Hall mobility)를 가질 수 있다. The semiconductor material may have a hall mobility of about 10
상기 반도체 물질은 약 20 ㎠/Vs 이상의 홀 이동도(Hall mobility)를 가질 수 있다. The semiconductor material may have a hall mobility of about 20 cm2/Vs or more.
상기 반도체 물질은 비정질상(amorphous phase)을 포함할 수 있다. The semiconductor material may include an amorphous phase.
상기 반도체 물질은 나노결정상(nanocrystalline phase)을 포함할 수 있다. The semiconductor material may include a nanocrystalline phase.
상기 반도체 물질은 Ⅰ족 원소, Ⅱ족 원소, Ⅲ족 원소, Ⅳ족 원소, Ⅴ족 원소, 전이금속 원소 및 란탄(Ln) 계열 원소 중 적어도 하나를 더 포함할 수 있다. The semiconductor material may further include at least one of a group I element, a group II element, a group III element, a group IV element, a group V element, a transition metal element, and a lanthanum (Ln) element.
상기 반도체 물질은 Li, K, Mg, Ca, Sr, Ba, Ga, Al, In, B, Si, Sn, Ge, Sb, Y, Ti, Zr, V, Nb, Ta, Sc, Hf, Mo, Mn, Fe, Co, Ni, Cu, W, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 중 적어도 하나를 더 포함할 수 있다. The semiconductor material is Li, K, Mg, Ca, Sr, Ba, Ga, Al, In, B, Si, Sn, Ge, Sb, Y, Ti, Zr, V, Nb, Ta, Sc, Hf, Mo, Mn, Fe, Co, Ni, Cu, W, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, and may further include at least one of Lu .
본 발명의 다른 측면에 따르면, 반도체 물질에 있어서, 상기 반도체 물질은 아연(zinc), 질소(nitrogen) 및 불소(fluorine)를 포함하는 반도체 물질이 제공된다. According to another aspect of the present invention, in a semiconductor material, a semiconductor material including zinc, nitrogen and fluorine is provided.
상기 반도체 물질은 아연 플루오르나이트라이드(zinc fluoronitride)를 포함할 수 있다.The semiconductor material may include zinc fluoronitride.
상기 반도체 물질은 화합물 반도체를 포함할 수 있다.The semiconductor material may include a compound semiconductor.
상기 반도체 물질에서 질소 및 불소의 총 함유량에 대한 불소의 함유 비율은 약 3 at% 이상일 수 있다. In the semiconductor material, the content ratio of fluorine to the total content of nitrogen and fluorine may be about 3 at% or more.
상기 반도체 물질에서 질소 및 불소의 총 함유량에 대한 불소의 함유 비율은 약 5 at% 이상일 수 있다. In the semiconductor material, the content ratio of fluorine to the total content of nitrogen and fluorine may be about 5 at% or more.
상기 반도체 물질에서 질소 및 불소의 총 함유량에 대한 불소의 함유 비율은 5∼45 at% 정도일 수 있다. The content ratio of fluorine to the total content of nitrogen and fluorine in the semiconductor material may be about 5 to 45 at%.
상기 반도체 물질에서 질소 및 불소의 총 함유량에 대한 질소의 함유 비율은 약 55 at% 이상일 수 있다. The content ratio of nitrogen to the total content of nitrogen and fluorine in the semiconductor material may be about 55 at% or more.
상기 반도체 물질에서 질소 및 불소의 총 함유량에 대한 질소의 함유 비율은 약 65 at% 이상일 수 있다. The content ratio of nitrogen to the total content of nitrogen and fluorine in the semiconductor material may be about 65 at% or more.
상기 반도체 물질에서 질소 및 불소의 총 함유량에 대한 질소의 함유 비율은 65∼95 at% 정도일 수 있다.The content ratio of nitrogen to the total content of nitrogen and fluorine in the semiconductor material may be about 65 to 95 at%.
상기 반도체 물질은 약 10 ㎠/Vs 이상의 홀 이동도(Hall mobility)를 가질 수 있다. The semiconductor material may have a hall mobility of about 10
상기 반도체 물질은 약 20 ㎠/Vs 이상의 홀 이동도(Hall mobility)를 가질 수 있다. The semiconductor material may have a hall mobility of about 20 cm2/Vs or more.
상기 반도체 물질은 비정질상(amorphous phase)을 포함할 수 있다.The semiconductor material may include an amorphous phase.
상기 반도체 물질은 나노결정상(nanocrystalline phase)을 포함할 수 있다.The semiconductor material may include a nanocrystalline phase.
상기 반도체 물질은 Ⅰ족 원소, Ⅱ족 원소, Ⅲ족 원소, Ⅳ족 원소, Ⅴ족 원소, 전이금속 원소 및 란탄(Ln) 계열 원소 중 적어도 하나를 더 포함할 수 있다. The semiconductor material may further include at least one of a group I element, a group II element, a group III element, a group IV element, a group V element, a transition metal element, and a lanthanum (Ln) element.
상기 반도체 물질은 Li, K, Mg, Ca, Sr, Ba, Ga, Al, In, B, Si, Sn, Ge, Sb, Y, Ti, Zr, V, Nb, Ta, Sc, Hf, Mo, Mn, Fe, Co, Ni, Cu, W, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 중 적어도 하나를 더 포함할 수 있다.The semiconductor material is Li, K, Mg, Ca, Sr, Ba, Ga, Al, In, B, Si, Sn, Ge, Sb, Y, Ti, Zr, V, Nb, Ta, Sc, Hf, Mo, Mn, Fe, Co, Ni, Cu, W, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, and may further include at least one of Lu .
본 발명의 다른 측면에 따르면, 아연(zinc), 불소(fluorine), 산소(oxygen) 및 질소(nitrogen)를 포함하는 반도체 물질로 형성된 채널요소; 상기 채널요소에 대응하도록 구비된 게이트전극; 상기 채널요소와 상기 게이트전극 사이에 구비된 게이트절연층; 및 상기 채널요소의 제1 및 제2 영역에 각각 접촉된 소오스 및 드레인;을 포함하는 박막 트랜지스터가 제공된다. According to another aspect of the present invention, a channel element formed of a semiconductor material including zinc, fluorine, oxygen, and nitrogen; A gate electrode provided to correspond to the channel element; A gate insulating layer provided between the channel element and the gate electrode; And a source and a drain in contact with the first and second regions of the channel element, respectively.
상기 채널요소의 상기 반도체 물질은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함할 수 있다. The semiconductor material of the channel element may include zinc fluorooxynitride.
상기 채널요소의 상기 반도체 물질은 불소(fluorine)가 함유된 아연 옥시나이트라이드(zinc oxynitride)를 포함할 수 있다. The semiconductor material of the channel element may include zinc oxynitride containing fluorine.
상기 채널요소의 상기 반도체 물질은 화합물 반도체를 포함할 수 있다.The semiconductor material of the channel element may include a compound semiconductor.
상기 채널요소의 상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 불소의 함유 비율은 약 3 at% 이상일 수 있다. The content ratio of fluorine to the total content of nitrogen, oxygen, and fluorine in the semiconductor material of the channel element may be about 3 at% or more.
상기 채널요소의 상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 불소의 함유 비율은 약 5 at% 이상일 수 있다. The content ratio of fluorine to the total content of nitrogen, oxygen and fluorine in the semiconductor material of the channel element may be about 5 at% or more.
상기 채널요소의 상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 불소의 함유 비율은 5∼35 at% 정도일 수 있다. The content ratio of fluorine to the total content of nitrogen, oxygen and fluorine in the semiconductor material of the channel element may be about 5 to 35 at%.
상기 채널요소의 상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 질소의 함유 비율은 약 50 at% 이상일 수 있다. The content ratio of nitrogen to the total content of nitrogen, oxygen, and fluorine in the semiconductor material of the channel element may be about 50 at% or more.
상기 채널요소의 상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 질소의 함유 비율은 약 60 at% 이상일 수 있다. The content ratio of nitrogen to the total content of nitrogen, oxygen and fluorine in the semiconductor material of the channel element may be about 60 at% or more.
상기 채널요소의 상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 질소의 함유 비율은 60∼90 at% 정도일 수 있다. The content ratio of nitrogen to the total content of nitrogen, oxygen, and fluorine in the semiconductor material of the channel element may be about 60 to 90 at%.
상기 채널요소의 상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 산소의 함유 비율은 약 40 at% 이하일 수 있다. The content ratio of oxygen to the total content of nitrogen, oxygen, and fluorine in the semiconductor material of the channel element may be about 40 at% or less.
상기 채널요소의 상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 산소의 함유 비율은 약 30 at% 이하일 수 있다. The content ratio of oxygen to the total content of nitrogen, oxygen, and fluorine in the semiconductor material of the channel element may be about 30 at% or less.
상기 채널요소의 상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 산소의 함유 비율은 5∼30 at% 정도일 수 있다. The content ratio of oxygen to the total content of nitrogen, oxygen and fluorine in the semiconductor material of the channel element may be about 5 to 30 at%.
상기 채널요소의 상기 반도체 물질은 약 10 ㎠/Vs 이상의 홀 이동도(Hall mobility)를 가질 수 있다. The semiconductor material of the channel element may have a hole mobility of about 10 cm2/Vs or more.
상기 채널요소의 상기 반도체 물질은 약 20 ㎠/Vs 이상의 홀 이동도(Hall mobility)를 가질 수 있다. The semiconductor material of the channel element may have a hole mobility of about 20 cm2/Vs or more.
상기 박막 트랜지스터는 약 10 ㎠/Vs 이상의 전계 효과 이동도(field effect mobility)를 가질 수 있다. The thin film transistor may have field effect mobility of about 10 cm2/Vs or more.
상기 박막 트랜지스터는 약 20 ㎠/Vs 이상의 전계 효과 이동도(field effect mobility)를 가질 수 있다. The thin film transistor may have field effect mobility of about 20 cm2/Vs or more.
상기 박막 트랜지스터는 약 0.95 V/dec 이하의 서브문턱 스윙(subthreshold swing)(S.S.) 값을 가질 수 있다. The thin film transistor may have a subthreshold swing (S.S.) value of about 0.95 V/dec or less.
상기 박막 트랜지스터는 약 0.75 V/dec 이하의 서브문턱 스윙(subthreshold swing)(S.S.) 값을 가질 수 있다. The thin film transistor may have a subthreshold swing (S.S.) value of about 0.75 V/dec or less.
상기 게이트전극은 상기 채널요소 아래에 구비될 수 있다. The gate electrode may be provided under the channel element.
상기 게이트전극이 상기 채널요소 아래에 구비된 경우, 상기 채널요소 상에 식각정지층이 더 구비될 수 있다. When the gate electrode is provided under the channel element, an etch stop layer may be further provided on the channel element.
상기 게이트전극은 상기 채널요소 위에 구비될 수 있다. The gate electrode may be provided on the channel element.
상기 채널요소는 활성층의 제1 영역에 대응될 수 있고, 상기 소오스 및 드레인은 상기 채널요소 양측의 상기 활성층 내에 구비될 수 있으며, 상기 게이트절연층 및 상기 게이트전극은 상기 활성층의 제1 영역 상에 순차로 적층될 수 있다. 이 경우, 상기 박막 트랜지스터는 자기 정렬(self-aligned) 탑(top) 게이트 구조를 가질 수 있다. The channel element may correspond to a first region of the active layer, the source and drain may be provided in the active layer on both sides of the channel element, and the gate insulating layer and the gate electrode are on the first region of the active layer. It can be stacked sequentially. In this case, the thin film transistor may have a self-aligned top gate structure.
상기 게이트절연층은 제1층과 제2층을 포함할 수 있다. 이때, 상기 제1층은 상기 게이트전극과 상기 제2층 사이에 구비될 수 있고, 상기 제2층은 상기 제1층과 상기 채널요소 사이에 구비될 수 있다. 상기 제1층은 실리콘 질화물을 포함할 수 있고, 상기 제2층은 실리콘 산화물을 포함할 수 있다. The gate insulating layer may include a first layer and a second layer. In this case, the first layer may be provided between the gate electrode and the second layer, and the second layer may be provided between the first layer and the channel element. The first layer may include silicon nitride, and the second layer may include silicon oxide.
상기 박막 트랜지스터를 덮는 보호층(passivation layer)이 더 구비될 수 있다. 상기 보호층은, 예컨대, 순차로 적층된 실리콘 산화물층 및 실리콘 질화물층을 포함할 수 있다. A passivation layer covering the thin film transistor may be further provided. The protective layer may include, for example, a silicon oxide layer and a silicon nitride layer sequentially stacked.
상기 게이트전극, 상기 소오스 및 상기 드레인 중 적어도 하나는 삼중층 전극 구조를 포함할 수 있다. At least one of the gate electrode, the source, and the drain may include a triple layer electrode structure.
상기 삼중층 전극 구조는 순차로 적층된 제1층, 제2층 및 제3층을 포함할 수 있다. 여기서, 상기 제1층 및/또는 제3층은, 예컨대, Ti, Mo 및 이들의 조합 중 하나를 포함할 수 있다. 상기 제2층은, 예컨대, Al, AlNd, Cu 및 이들의 조합 중 하나를 포함할 수 있다. The triple-layer electrode structure may include a first layer, a second layer, and a third layer sequentially stacked. Here, the first layer and/or the third layer may include, for example, one of Ti, Mo, and combinations thereof. The second layer may include, for example, one of Al, AlNd, Cu, and combinations thereof.
본 발명의 다른 측면에 따르면, 전술한 박막 트랜지스터를 포함하는 전자소자가 제공된다. According to another aspect of the present invention, an electronic device including the above-described thin film transistor is provided.
상기 전자소자는 표시장치일 수 있다. The electronic device may be a display device.
상기 표시장치는 유기발광표시장치 또는 액정표시장치일 수 있다. The display device may be an organic light emitting display device or a liquid crystal display device.
상기 박막 트랜지스터는 스위칭소자 또는 구동소자로 사용될 수 있다. The thin film transistor may be used as a switching device or a driving device.
본 발명의 다른 측면에 따르면, 아연(zinc), 질소(nitrogen) 및 불소(fluorine)를 포함하는 반도체 물질로 형성된 채널요소; 상기 채널요소에 대응하도록 구비된 게이트전극; 상기 채널요소와 상기 게이트전극 사이에 구비된 게이트절연층; 및 상기 채널요소의 제1 및 제2 영역에 각각 접촉된 소오스 및 드레인;을 포함하는 박막 트랜지스터가 제공된다. According to another aspect of the present invention, a channel element formed of a semiconductor material including zinc, nitrogen and fluorine; A gate electrode provided to correspond to the channel element; A gate insulating layer provided between the channel element and the gate electrode; And a source and a drain in contact with the first and second regions of the channel element, respectively.
상기 채널요소의 상기 반도체 물질은 아연 플루오르나이트라이드(zinc fluoronitride)를 포함할 수 있다. The semiconductor material of the channel element may include zinc fluoronitride.
상기 채널요소의 상기 반도체 물질은 화합물 반도체를 포함할 수 있다. The semiconductor material of the channel element may include a compound semiconductor.
상기 채널요소의 상기 반도체 물질에서 질소 및 불소의 총 함유량에 대한 불소의 함유 비율은 약 3 at% 이상일 수 있다. The content ratio of fluorine to the total content of nitrogen and fluorine in the semiconductor material of the channel element may be about 3 at% or more.
상기 채널요소의 상기 반도체 물질에서 질소 및 불소의 총 함유량에 대한 불소의 함유 비율은 약 5 at% 이상일 수 있다. The content ratio of fluorine to the total content of nitrogen and fluorine in the semiconductor material of the channel element may be about 5 at% or more.
상기 채널요소의 상기 반도체 물질에서 질소 및 불소의 총 함유량에 대한 불소의 함유 비율은 5∼45 at% 정도일 수 있다. The content ratio of fluorine to the total content of nitrogen and fluorine in the semiconductor material of the channel element may be about 5 to 45 at%.
상기 채널요소의 상기 반도체 물질에서 질소 및 불소의 총 함유량에 대한 질소의 함유 비율은 약 55 at% 이상일 수 있다. The content ratio of nitrogen to the total content of nitrogen and fluorine in the semiconductor material of the channel element may be about 55 at% or more.
상기 채널요소의 상기 반도체 물질에서 질소 및 불소의 총 함유량에 대한 질소의 함유 비율은 약 65 at% 이상일 수 있다. The content ratio of nitrogen to the total content of nitrogen and fluorine in the semiconductor material of the channel element may be about 65 at% or more.
상기 채널요소의 상기 반도체 물질에서 질소 및 불소의 총 함유량에 대한 질소의 함유 비율은 65∼95 at% 정도일 수 있다.The content ratio of nitrogen to the total content of nitrogen and fluorine in the semiconductor material of the channel element may be about 65 to 95 at%.
상기 채널요소의 상기 반도체 물질은 약 10 ㎠/Vs 이상의 홀 이동도(Hall mobility)를 가질 수 있다. The semiconductor material of the channel element may have a hole mobility of about 10 cm2/Vs or more.
상기 채널요소의 상기 반도체 물질은 약 20 ㎠/Vs 이상의 홀 이동도(Hall mobility)를 가질 수 있다. The semiconductor material of the channel element may have a hole mobility of about 20 cm2/Vs or more.
상기 박막 트랜지스터는 약 10 ㎠/Vs 이상의 전계 효과 이동도(field effect mobility)를 가질 수 있다. The thin film transistor may have field effect mobility of about 10 cm2/Vs or more.
상기 박막 트랜지스터는 약 20 ㎠/Vs 이상의 전계 효과 이동도(field effect mobility)를 가질 수 있다. The thin film transistor may have field effect mobility of about 20 cm2/Vs or more.
상기 박막 트랜지스터는 약 0.95 V/dec 이하의 서브문턱 스윙(subthreshold swing)(S.S.) 값을 가질 수 있다. The thin film transistor may have a subthreshold swing (S.S.) value of about 0.95 V/dec or less.
상기 박막 트랜지스터는 약 0.75 V/dec 이하의 서브문턱 스윙(subthreshold swing)(S.S.) 값을 가질 수 있다. The thin film transistor may have a subthreshold swing (S.S.) value of about 0.75 V/dec or less.
상기 게이트전극은 상기 채널요소 아래에 구비될 수 있다. The gate electrode may be provided under the channel element.
상기 게이트전극이 상기 채널요소 아래에 구비된 경우, 상기 채널요소 상에 식각정지층이 더 구비될 수 있다. When the gate electrode is provided under the channel element, an etch stop layer may be further provided on the channel element.
상기 게이트전극은 상기 채널요소 위에 구비될 수 있다. The gate electrode may be provided on the channel element.
상기 채널요소는 활성층의 제1 영역에 대응될 수 있고, 상기 소오스 및 드레인은 상기 채널요소 양측의 상기 활성층 내에 구비될 수 있으며, 상기 게이트절연층 및 상기 게이트전극은 상기 활성층의 제1 영역 상에 순차로 적층될 수 있다. 이 경우, 상기 박막 트랜지스터는 자기 정렬(self-aligned) 탑(top) 게이트 구조를 가질 수 있다. The channel element may correspond to a first region of the active layer, the source and drain may be provided in the active layer on both sides of the channel element, and the gate insulating layer and the gate electrode are on the first region of the active layer. It can be stacked sequentially. In this case, the thin film transistor may have a self-aligned top gate structure.
상기 게이트절연층은 제1층과 제2층을 포함할 수 있다. 이때, 상기 제1층은 상기 게이트전극과 상기 제2층 사이에 구비될 수 있고, 상기 제2층은 상기 제1층과 상기 채널요소 사이에 구비될 수 있다. 상기 제1층은 실리콘 질화물을 포함할 수 있고, 상기 제2층은 실리콘 산화물을 포함할 수 있다. The gate insulating layer may include a first layer and a second layer. In this case, the first layer may be provided between the gate electrode and the second layer, and the second layer may be provided between the first layer and the channel element. The first layer may include silicon nitride, and the second layer may include silicon oxide.
상기 박막 트랜지스터를 덮는 보호층(passivation layer)이 더 구비될 수 있다. 상기 보호층은, 예컨대, 순차로 적층된 실리콘 산화물층 및 실리콘 질화물층을 포함할 수 있다. A passivation layer covering the thin film transistor may be further provided. The protective layer may include, for example, a silicon oxide layer and a silicon nitride layer sequentially stacked.
상기 게이트전극, 상기 소오스 및 상기 드레인 중 적어도 하나는 삼중층 전극 구조를 포함할 수 있다. At least one of the gate electrode, the source, and the drain may include a triple layer electrode structure.
상기 삼중층 전극 구조는 순차로 적층된 제1층, 제2층 및 제3층을 포함할 수 있다. 여기서, 상기 제1층 및/또는 제3층은, 예컨대, Ti, Mo 및 이들의 조합 중 하나를 포함할 수 있다. 상기 제2층은, 예컨대, Al, AlNd, Cu 및 이들의 조합 중 하나를 포함할 수 있다. The triple-layer electrode structure may include a first layer, a second layer, and a third layer sequentially stacked. Here, the first layer and/or the third layer may include, for example, one of Ti, Mo, and combinations thereof. The second layer may include, for example, one of Al, AlNd, Cu, and combinations thereof.
본 발명의 다른 측면에 따르면, 전술한 박막 트랜지스터를 포함하는 전자소자가 제공된다. According to another aspect of the present invention, an electronic device including the above-described thin film transistor is provided.
상기 전자소자는 표시장치일 수 있다. The electronic device may be a display device.
상기 표시장치는 유기발광표시장치 또는 액정표시장치일 수 있다. The display device may be an organic light emitting display device or a liquid crystal display device.
상기 박막 트랜지스터는 스위칭소자 또는 구동소자로 사용될 수 있다. The thin film transistor may be used as a switching device or a driving device.
우수한 물성을 갖는 반도체 물질을 구현할 수 있다. 이러한 반도체 물질을 트랜지스터의 채널 물질로 적용하면, 고성능의 트랜지스터를 구현할 수 있다. 고이동도 특성 및 우수한 스위칭 특성을 갖는 트랜지스터를 구현할 수 있다. 서브문턱 스윙(subthreshold swing) 값이 낮은 트랜지스터를 구현할 수 있다. 오프 커런트(OFF current) 레벨이 낮은 트랜지스터를 구현할 수 있다. A semiconductor material having excellent physical properties can be implemented. When such a semiconductor material is applied as a channel material of a transistor, a high-performance transistor can be implemented. A transistor having high mobility characteristics and excellent switching characteristics can be implemented. A transistor having a low subthreshold swing value can be implemented. A transistor having a low OFF current level can be implemented.
위와 같은 트랜지스터를 전자소자(ex, 표시장치)에 적용하면, 상기 전자소자의 성능을 향상시킬 수 있다. When the above transistor is applied to an electronic device (eg, a display device), the performance of the electronic device may be improved.
도 1은 본 발명의 실시예에 따른 반도체 물질(막/박막)을 보여주는 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 물질(막/박막)을 보여주는 단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 물질을 포함하는 박막 트랜지스터를 보여주는 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 물질을 포함하는 박막 트랜지스터를 보여주는 단면도이다.
도 5는 본 발명의 실시예에 따른 반도체막의 형성 조건에 따른 조성비 변화를 보여주는 그래프이다.
도 6은 도 5의 반도체막들에 대한 XRD(X-ray diffraction) 분석 결과를 보여주는 그래프이다.
도 7a 내지 도 7f는 본 발명의 실시예에 따른 반도체막을 적용한 박막 트랜지스터의 트랜스퍼(transfer) 특성을 보여주는 그래프이다.
도 8은 본 발명의 실시예에 따른 박막 트랜지스터의 반도체막(채널층)의 형성 조건에 따른 상기 박막 트랜지스터의 전계 효과 이동도 및 서브문턱 스윙(subthreshold swing) 값의 변화를 보여주는 그래프이다.
도 9는 본 발명의 다른 실시예에 따른 반도체막의 형성 조건에 따른 조성비 변화를 보여주는 그래프이다.
도 10은 도 9의 반도체막들에 대한 XRD 분석 결과를 보여주는 그래프이다.
도 11a 내지 도 11f는 본 발명의 다른 실시예에 따른 반도체막을 적용한 박막 트랜지스터의 트랜스퍼(transfer) 특성을 보여주는 그래프이다.
도 12는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 반도체막(채널층)의 형성 조건에 따른 상기 박막 트랜지스터의 전계 효과 이동도 및 서브문턱 스윙(subthreshold swing) 값의 변화를 보여주는 그래프이다.
도 13a 내지 도 13c는 본 발명의 다른 실시예에 따른 반도체막을 적용한 박막 트랜지스터의 트랜스퍼(transfer) 특성을 보여주는 그래프이다.
도 14는 본 발명의 실시예에 따른 반도체막에 대한 TEM(transmission electron microscope) 나노회절 분석 결과를 보여주는 이미지이다.
도 15는 본 발명의 실시예에 따른 박막 트랜지스터의 게이트전극, 소오스전극 및/또는 드레인전극이 가질 수 있는 다층 전극 구조를 예시적으로 보여주는 단면도이다.
도 16 내지 도 18은 본 발명의 다른 실시예에 따른 박막 트랜지스터를 보여주는 단면도이다.
도 19 내지 도 21은 본 발명의 다른 실시예에 따른 박막 트랜지스터를 보여주는 단면도이다.
도 22a 내지 도 22g는 본 발명의 실시예에 따른 박막 트랜지스터의 제조방법을 보여주는 단면도이다.
도 23a 내지 도 23e는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조방법을 보여주는 단면도이다.
도 24는 본 발명의 실시예에 따른 박막 트랜지스터를 포함하는 전자소자(표시장치)의 일례를 보여주는 단면도이다.1 is a cross-sectional view showing a semiconductor material (film/thin film) according to an embodiment of the present invention.
2 is a cross-sectional view showing a semiconductor material (film/thin film) according to another embodiment of the present invention.
3 is a cross-sectional view showing a thin film transistor including a semiconductor material according to an embodiment of the present invention.
4 is a cross-sectional view illustrating a thin film transistor including a semiconductor material according to another embodiment of the present invention.
5 is a graph showing a composition ratio change according to a forming condition of a semiconductor film according to an exemplary embodiment of the present invention.
6 is a graph showing a result of X-ray diffraction (XRD) analysis of the semiconductor films of FIG. 5.
7A to 7F are graphs showing transfer characteristics of a thin film transistor to which a semiconductor film is applied according to an embodiment of the present invention.
8 is a graph showing changes in field effect mobility and subthreshold swing values of the thin film transistor according to the formation conditions of the semiconductor film (channel layer) of the thin film transistor according to an exemplary embodiment of the present invention.
9 is a graph showing a change in composition ratio according to a forming condition of a semiconductor film according to another embodiment of the present invention.
10 is a graph showing XRD analysis results of the semiconductor films of FIG. 9.
11A to 11F are graphs showing transfer characteristics of a thin film transistor to which a semiconductor film is applied according to another embodiment of the present invention.
12 is a graph showing changes in field effect mobility and subthreshold swing values of the thin film transistor according to the formation conditions of the semiconductor film (channel layer) of the thin film transistor according to another embodiment of the present invention.
13A to 13C are graphs showing transfer characteristics of a thin film transistor to which a semiconductor film is applied according to another embodiment of the present invention.
14 is an image showing a result of TEM (transmission electron microscope) nano-diffraction analysis of a semiconductor film according to an embodiment of the present invention.
15 is a cross-sectional view illustrating a multilayer electrode structure that a gate electrode, a source electrode, and/or a drain electrode may have of a thin film transistor according to an exemplary embodiment of the present invention.
16 to 18 are cross-sectional views showing a thin film transistor according to another embodiment of the present invention.
19 to 21 are cross-sectional views illustrating a thin film transistor according to another embodiment of the present invention.
22A to 22G are cross-sectional views illustrating a method of manufacturing a thin film transistor according to an embodiment of the present invention.
23A to 23E are cross-sectional views illustrating a method of manufacturing a thin film transistor according to another embodiment of the present invention.
24 is a cross-sectional view showing an example of an electronic device (display device) including a thin film transistor according to an embodiment of the present invention.
이하, 본 발명의 실시예에 따른 반도체 물질과 이를 포함하는 트랜지스터 및 트랜지스터를 포함하는 전자소자를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다. Hereinafter, a semiconductor material, a transistor including the same, and an electronic device including the transistor according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings. The widths and thicknesses of layers or regions shown in the accompanying drawings are somewhat exaggerated for clarity of the specification. Throughout the detailed description, the same reference numbers indicate the same elements.
반도체 물질(1)Semiconductor Materials(1)
도 1은 본 발명의 실시예에 따른 반도체 물질(100)을 보여주는 단면도이다. 본 실시예의 반도체 물질(100)은 막(박막) 형태를 갖는다. 반도체 물질(100)은 화합물이거나 화합물을 포함할 수 있다. 이런 점에서 반도체 물질(100)은 "화합물 반도체" 또는 "화합물을 포함하는 반도체"라 할 수 있다. 1 is a cross-sectional view showing a
도 1을 참조하면, 반도체 물질(100)은 아연(zinc), 불소(fluorine), 산소(oxygen) 및 질소(nitrogen)를 포함할 수 있다. 즉, 반도체 물질(100)은 아연, 불소, 산소 및 질소의 화합물을 포함할 수 있다. 상기 아연, 불소, 산소 및 질소의 화합물은 4원계(quaternary) 화합물일 수 있다. 상기 4원계 화합물은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)(ZnFxOyNz)일 수 있다. 따라서, 반도체 물질(100)은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함한다고 할 수 있다. 다른 표현으로, 반도체 물질(100)은 불소가 포함된(함유된) 아연 옥시나이트라이드(zinc oxynitride)를 포함한다고 할 수 있다. 여기서, 불소가 포함된 아연 옥시나이트라이드(zinc oxynitride)는 상기 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)일 수 있다. 또 다른 표현으로, 반도체 물질(100)은 아연(Zn) 화합물 반도체라고 할 수 있고, 상기 아연 화합물 반도체는 불소, 산소 및 질소를 포함할 수 있다. 반도체 물질(100)은 무기 화합물 반도체일 수 있다. Referring to FIG. 1, the
반도체 물질(100)에서 질소, 산소 및 불소의 총 함유량에 대한 불소의 함유 비율, 즉, [F/(N+O+F)]×100 은, 예컨대, 약 3 at% 이상 또는 약 5 at% 이상일 수 있다. 상기 불소의 함유 비율은 3∼35 at% 또는 5∼35 at% 정도일 수 있다. 또는, 상기 불소의 함유 비율은 3∼25 at% 또는 5∼25 at% 정도일 수 있다. 반도체 물질(100)에서 질소, 산소 및 불소의 총 함유량에 대한 질소의 함유 비율, 즉, [N/(N+O+F)]×100 은, 예컨대, 약 50 at% 이상 또는 약 60 at% 이상일 수 있다. 상기 질소의 함유 비율은 55∼95 at% 또는 70∼95 at% 정도일 수 있다. 또는, 상기 질소의 함유 비율은 60∼90 at% 정도일 수 있다. 반도체 물질(100)에서 질소, 산소 및 불소의 총 함유량에 대한 산소의 함유 비율, 즉, [O/(N+O+F)]×100 은, 예컨대, 약 40 at% 이하일 수 있다. 상기 산소의 함유 비율은 2∼35 at% 또는 5∼30 at% 정도일 수 있다. The ratio of the fluorine content to the total content of nitrogen, oxygen and fluorine in the
반도체 물질(100)은 약 10 ㎠/Vs 이상 또는 약 20 ㎠/Vs 이상 또는 약 30 ㎠/Vs 이상의 홀 이동도(Hall mobility)를 가질 수 있다. 형성 조건에 따라, 반도체 물질(100)의 홀 이동도(Hall mobility)는 100 ㎠/Vs 이상까지 증가할 수 있다. 예컨대, 반도체 물질(100)의 홀 이동도(Hall mobility)는 10∼120 ㎠/Vs 정도일 수 있다. 반도체 물질(100)의 캐리어 농도는, 예컨대, 1011∼1018/㎤ 또는 1012∼1017/㎤ 정도일 수 있다. 반도체 물질(100)의 도전 타입은 n형일 수 있으므로, 캐리어 농도는 전자의 농도를 의미할 수 있고, 음(-)의 값으로 표현될 수 있다. 편의상, 본 명세서에서는 캐리어 농도(전자 농도)를 양(+)의 값으로 표현한다. 한편, 반도체 물질(100)의 비저항(ρ)은, 예컨대, 0.01∼106 Ω㎝ 또는 0.01∼105 Ω㎝ 정도일 수 있다. 반도체 물질(100)의 물성은 형성 조건 및 조성비에 따라 달라질 수 있다. The
반도체 물질(100)은 비정질상(amorphous phase)을 포함할 수 있다. 반도체 물질(100)의 일부 또는 전체가 비정질상일 수 있다. 또한, 반도체 물질(100)은 나노결정상(nanocrystalline phase)을 포함할 수 있다. 반도체 물질(100)은 비정질상과 나노결정상을 모두 포함할 수 있다. 예컨대, 반도체 물질(100)은 비정질 매트릭스(amorphous matrix) 내에 복수의 나노결정상(nanocrystalline phase)을 가질 수 있다. 상기 비정질 매트릭스는 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함할 수 있다. 상기 나노결정상은, 예컨대, 아연 나이트라이드(zinc nitride)를 포함할 수 있다. 상기 나노결정상의 크기(지름)는, 예컨대, 수 내지 수십 nm 정도일 수 있다. The
반도체 물질(100)은 기본적으로 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함하면서, 아연 나이트라이드(zinc nitride), 아연 옥사이드(zinc oxide) 및 아연 플루오라이드(zinc fluoride) 중 적어도 하나를 더 포함할 수 있다. 상기 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)는 비정질일 수 있고, 상기 아연 나이트라이드(zinc nitride), 아연 옥사이드(zinc oxide) 및 아연 플루오라이드(zinc fluoride)는 결정질일 수 있다. 또한, 반도체 물질(100)은 아연 옥시나이트라이드(zinc oxynitride), 아연 플루오르나이트라이드(zinc fluoronitride) 및 아연 플루오르옥사이드(zinc fluorooxide) 중 적어도 하나를 더 포함할 수 있다. 상기 아연 옥시나이트라이드(zinc oxynitride), 아연 플루오르나이트라이드(zinc fluoronitride) 및 아연 플루오르옥사이드(zinc fluorooxide)는 비정질일 수 있다. The
부가해서, 반도체 물질(100)은 아연(Zn), 불소(F), 산소(O), 질소(N) 이외에 다른 원소를 한 가지 이상 더 포함할 수 있다. 예컨대, 반도체 물질(100)은 Ⅰ족 원소, Ⅱ족 원소, Ⅲ족 원소, Ⅳ족 원소, Ⅴ족 원소, 전이금속 원소 및 란탄(Ln) 계열 원소 중 적어도 하나를 더 포함할 수 있다. 구체적인 예로, 반도체 물질(100)은 Li, K와 같은 Ⅰ족 원소, Mg, Ca, Sr, Ba와 같은 Ⅱ족 원소, Ga, Al, In, B와 같은 Ⅲ족 원소, Si, Sn, Ge와 같은 Ⅳ족 원소, Sb와 같은 Ⅴ족 원소, Y, Ti, Zr, V, Nb, Ta, Sc, Hf, Mo, Mn, Fe, Co, Ni, Cu, W과 같은 전이금속 원소 및 La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu와 같은 란탄(Ln) 계열 원소 중 적어도 하나를 더 포함할 수 있다. 이러한 부가적인 원소는 반도체 물질(100) 내에 도핑될 수 있다. 또는, 상기 부가적인 원소는 반도체 물질(100)의 기본 원소들과 더불어 화합물을 구성할 수도 있다. In addition, the
도 1에 도시하지는 않았지만, 반도체 물질(100)의 표면에는 표면 산화막 또는 산소-리치(oxygen-rich) 물질막이 구비될 수 있다. 상기 표면 산화막 또는 산소-리치 물질막은 반도체 물질(100)에 대하여 일종의 보호막으로 작용할 수 있다. 상기 표면 산화막 또는 산소-리치 물질막은 소정의 어닐링(annealing) 공정을 통해 형성될 수 있다. 상기 어닐링 공정은 일종의 안정화 공정일 수 있다. Although not shown in FIG. 1, a surface oxide film or an oxygen-rich material film may be provided on the surface of the
본 명세서에서 "화합물 반도체"는 단일 원소로 이루어지는 Si 또는 Ge 반도체 등과 비교될 수 있는 개념으로 2종 이상의 원소가 소정의 조성비로 결합된 화합물로서 반도체 특성을 나타내는 것을 지칭한다. 화합물 반도체는 그 구성 원소 각각과는 다른 물성을 가질 수 있다. 전술한 설명에서 아연 플루오르옥시나이트라이드(zinc fluorooxynitride), 아연 나이트라이드(zinc nitride), 아연 옥사이드(zinc oxide), 아연 플루오라이드(zinc fluoride), 아연 옥시나이트라이드(zinc oxynitride), 아연 플루오르나이트라이드(zinc fluoronitride), 아연 플루오르옥사이드(zinc fluorooxide) 등은 아연 성분에 산소, 질소 또는 불소 등의 성분이 소정의 조성비로 결합된 화합물 또는 이러한 화합물을 포함하는 물질이라고 할 수 있고, 이들 각각의 화합물은 비교적 균일한 특성을 가질 수 있으며, 각 화합물은 그 구성 원소 각각과는 다른 물성을 나타낼 수 있다. 상기한 물질들은 화합물 반도체 물질 또는 화합물을 포함하는 반도체 물질이라고 할 수 있다. 또한, 도 1의 반도체 물질(100)은 "화합물 반도체" 또는 "화합물을 포함하는 반도체"라고 할 수 있다. 본 명세서에서 사용되는 "화합물 반도체" 또는 "화합물을 포함하는 반도체"라는 용어는 넓게 해석되어야 한다. In the present specification, the term "compound semiconductor" refers to a compound in which two or more elements are combined in a predetermined composition ratio, as a concept that can be compared with a Si or Ge semiconductor made of a single element, and exhibits semiconductor properties. The compound semiconductor may have physical properties different from each of its constituent elements. In the above description, zinc fluorooxynitride, zinc nitride, zinc oxide, zinc fluoride, zinc oxynitride, zinc fluornitride (zinc fluoronitride), zinc fluorooxide, etc. can be said to be a compound in which a component such as oxygen, nitrogen, or fluorine is bonded to a zinc component in a predetermined composition ratio, or a substance containing such a compound, and each of these compounds is It may have relatively uniform properties, and each compound may exhibit physical properties different from each of its constituent elements. The above materials may be referred to as a compound semiconductor material or a semiconductor material including a compound. In addition, the
이하에서는, 반도체 물질(100)의 형성방법에 대해 설명한다. Hereinafter, a method of forming the
반도체 물질(100)은, 예컨대, 스퍼터링(sputtering) 법과 같은 PVD(physical vapor deposition) 방법으로 형성할 수 있다. 상기 스퍼터링은 반응성 스퍼터링(reactive sputtering) 일 수 있다. 또한, 상기 스퍼터링은 복수의 타겟을 사용하는 코스퍼터링(co-sputtering) 일 수 있다. 반도체 물질(100)을 상기 코스퍼터링(co-sputtering) 방법으로 형성하는 경우, Zn 타겟 및 ZnF2 타겟을 사용할 수 있다. 이때, 반응 가스로는 질소(N2) 가스와 산소(O2) 가스를 사용할 수 있고, 부가적으로, 아르곤(Ar) 가스를 더 사용할 수 있다. 질소(N2) 가스는 질소의 소오스일 수 있고, 산소(O2) 가스는 산소의 소오스일 수 있다. 아르곤(Ar) 가스는 캐리어 가스의 역할을 수행할 수 있다. 또한, 아르곤(Ar) 가스는 플라즈마를 발생시켜, 증착 효율을 높이는 역할을 할 수 있다. 상기 질소(N2) 가스의 유량은 20∼200 sccm 정도일 수 있고, 상기 산소(O2) 가스의 유량은 1∼15 sccm 정도일 수 있다. 상기 아르곤(Ar) 가스의 유량은 1∼100 sccm 정도일 수 있다. 상기 질소 가스의 공급량이 산소 가스의 공급량보다 클 수 있다. 예컨대, 질소 가스의 공급량은 산소 가스의 공급량보다 10배 이상 또는 50배 이상 클 수 있다. 아연(Zn)에 대한 산소의 반응성이 질소보다 크기 때문에, 산소 가스보다 질소 가스를 더 많이 공급함으로써, 질소-리치(N-rich)한 반도체 물질(100)을 얻을 수 있다. 또한, 질소 가스의 공급량은 아르곤 가스의 공급량보다 클 수 있다. 상기 스퍼터링 법은 상온(room temperature) 또는 비교적 저온(예컨대, 25∼300℃)에서 수행할 수 있다. 다시 말해, 상기 스퍼터링 법으로 반도체 물질(100)을 형성할 때, 기판의 온도는 상온(room temperature) 또는 비교적 저온(예컨대, 25∼300℃)으로 유지할 수 있다. 반응 챔버의 압력은 0.05∼15 Pa 정도일 수 있다. Zn 타겟에 대한 스퍼터링 파워는 수십 내지 수천 W 정도일 수 있고, ZnF2 타겟에 대한 스퍼터링 파워는 수 내지 수천 W 정도일 수 있다. ZnF2 타겟에 대한 스퍼터링 파워를 조절함으로써, 반도체 물질(100)의 불소(F) 함유량을 조절할 수 있다. ZnF2 타겟에 대한 스퍼터링 파워가 증가할수록, 반도체 물질(100)의 불소(F) 함유량이 증가할 수 있다. 그러나 전술한 구체적인 공정 조건들은 예시적인 것이고, 이 조건들은 스퍼터(sputter) 장비에 따라 달라질 수 있다. The
한편, Zn 타겟을 사용하지 않고 ZnF2 단일 타겟을 사용하는 경우, ZnF2 단일 타겟에서 아연(Zn)과 불소(F)의 본딩(bonding)을 깨기 어렵기 때문에, 아연(Zn)에 대한 질소(N) 및 산소(O)의 결합이 용이하지 않을 수 있다. 본 실시예에서는 ZnF2 타겟과 더불어 Zn 타겟을 별도로 사용함으로써, Zn 타겟으로부터 분리된 아연(Zn)을 질소(N) 및 산소(O)와 용이하게 결합시킬 수 있다. On the other hand, in the case of using a ZnF 2 single target without using a Zn target, since it is difficult to break the bonding of zinc (Zn) and fluorine (F) in the ZnF 2 single target, nitrogen ( The combination of N) and oxygen (O) may not be easy. In this embodiment, by using a Zn target in addition to the ZnF 2 target, zinc (Zn) separated from the Zn target can be easily combined with nitrogen (N) and oxygen (O).
전술한 반도체 물질(100)의 형성방법은 예시적인 것이고, 다양하게 변화될 수 있다. 예컨대, MOCVD(metal organic chemical vapor deposition) 법으로 반도체 물질(100)을 형성할 수 있다. 그 밖에 다른 방법, 예컨대, CVD(chemical vapor deposition)나 ALD(atomic layer deposition) 또는 증발(evaporation) 법 등으로 반도체 물질(100)을 형성할 수도 있다. The method of forming the
반도체 물질(2)Semiconductor Materials(2)
도 2는 본 발명의 다른 실시예에 따른 반도체 물질(100')을 보여주는 단면도이다. 본 실시예의 반도체 물질(100')은 막(박막) 형태를 갖는다. 반도체 물질(100')은 화합물이거나 화합물을 포함할 수 있다. 이런 점에서 반도체 물질(100')은 "화합물 반도체" 또는 "화합물을 포함하는 반도체"라 할 수 있다. 2 is a cross-sectional view illustrating a
도 2를 참조하면, 반도체 물질(100')은 아연(zinc), 불소(fluorine) 및 질소(nitrogen)를 포함할 수 있다. 즉, 반도체 물질(100')은 아연, 불소 및 질소의 화합물을 포함할 수 있다. 이 경우, 반도체 물질(100')은 아연 플루오르나이트라이드(zinc fluoronitride)(ZnFxNy)를 포함한다고 할 수 있다. 다른 표현으로, 반도체 물질(100')은 불소가 포함된(함유된) 아연 나이트라이드(zinc nitride)를 포함한다고 할 수 있다. 여기서, 불소가 포함된 아연 나이트라이드(zinc nitride)는 상기 아연 플루오르나이트라이드(zinc fluoronitride)일 수 있다. 또 다른 표현으로, 반도체 물질(100')은 아연(Zn) 화합물 반도체라고 할 수 있고, 상기 아연 화합물 반도체는 불소 및 질소를 포함할 수 있다. 본 실시예의 반도체 물질(100')은 산소 원소를 포함하지 않는다는 점에서 도 1의 반도체 물질(100)과 다를 수 있다. 그러나, 경우에 따라서는, 반도체 물질(100') 내에 미량의 산소가 포함될 수 있다. 예컨대, 어닐링(열처리) 조건(분위기)에 따라, 반도체 물질(100') 내에 미량의 산소가 포함될 수 있다. Referring to FIG. 2, the
반도체 물질(100')에서 질소 및 불소의 총 함유량에 대한 불소의 함유 비율, 즉, [F/(N+F)]×100 은, 예컨대, 약 3 at% 이상 또는 약 5 at% 이상일 수 있다. 상기 불소의 함유 비율은 3∼45 at% 또는 5∼45 at% 정도일 수 있다. 또는, 상기 불소의 함유 비율은 3∼40 at% 또는 5∼40 at% 정도일 수 있다. 반도체 물질(100')에서 질소 및 불소의 총 함유량에 대한 질소의 함유 비율, 즉, [N/(N+F)]×100 은, 예컨대, 약 55 at% 이상 또는 약 65 at% 이상일 수 있다. 상기 질소의 함유 비율은 55∼95 at% 또는 65∼95 at% 정도일 수 있다. 한편, 반도체 물질(100')의 홀 이동도(Hall mobility) 및 캐리어 농도는 도 1의 반도체 물질(100)의 그것과 유사하거나 그보다 높을 수 있다. 반도체 물질(100')의 비저항은 도 1의 반도체 물질(100)의 그것과 유사하거나 그보다 낮을 수 있다. The ratio of the fluorine content to the total content of nitrogen and fluorine in the
반도체 물질(100')은 비정질상(amorphous phase) 및/또는 나노결정상(nanocrystalline phase)을 포함할 수 있다. 반도체 물질(100')은 전체적으로 비정질상이거나, 비정질상과 나노결정상을 함께 포함할 수 있다. 후자의 경우, 반도체 물질(100')은 비정질 매트릭스(amorphous matrix) 내에 복수의 나노결정상(nanocrystalline phase)을 가질 수 있다. 상기 나노결정상은, 예컨대, 아연 나이트라이드(zinc nitride)일 수 있다. The
또한, 반도체 물질(100')은 기본적으로 아연 플루오르나이트라이드(zinc fluoronitride)를 포함하면서, 아연 나이트라이드(zinc nitride) 및 아연 플루오라이드(zinc fluoride) 중 적어도 하나를 더 포함할 수 있다. 여기서, 상기 아연 플루오르나이트라이드(zinc fluoronitride), 아연 나이트라이드(zinc nitride), 아연 플루오라이드(zinc fluoride) 등은 "화합물" 또는 "화합물을 포함하는 물질"이라고 할 수 있다. 이런 측면에서, 상기한 물질들은 화합물 반도체 물질 또는 화합물을 포함하는 반도체 물질이라고 할 수 있고, 도 2의 반도체 물질(100')은 "화합물 반도체" 또는 "화합물을 포함하는 반도체"라고 할 수 있다. 따라서, 본 실시예와 관련된 화합물 반도체 및 화합물을 포함하는 반도체라는 용어는 넓게 해석되어야 한다. 부가해서, 반도체 물질(100')은 아연(Zn), 불소(F), 질소(N) 이외에 다른 원소를 한 가지 이상 더 포함할 수 있다. 예컨대, 반도체 물질(100')은 Ⅰ족 원소, Ⅱ족 원소, Ⅲ족 원소, Ⅳ족 원소, Ⅴ족 원소, 전이금속 원소 및 란탄(Ln) 계열 원소 중 적어도 하나를 더 포함할 수 있다. 이는 도 1의 반도체 물질(100)에 대해 설명한 바와 동일하거나 유사할 수 있다. In addition, the
도 2의 반도체 물질(100')을 형성하는 방법은 도 1의 반도체 물질(100)을 형성하는 방법과 유사하지만, 산소(O2) 가스를 사용하지 않는다는 점에서 다를 수 있다. 즉, 전술한 도 1의 반도체 물질(100)의 형성방법에서 산소(O2) 가스의 유량을 0 sccm으로 하면, 도 2의 반도체 물질(100')을 얻을 수 있다. 도시하지는 않았지만, 반도체 물질(100')의 표면에는 표면 산화막 또는 산소-리치(oxygen-rich) 물질막이 구비될 수 있다. The method of forming the
트랜지스터(1)Transistor(1)
도 3은 본 발명의 실시예에 따른 반도체 물질을 포함하는 박막 트랜지스터를 보여주는 단면도이다. 본 실시예의 트랜지스터는 게이트전극(G10)이 채널층(C10) 아래에 구비되는 바텀(bottom) 게이트 구조의 박막 트랜지스터이다. 3 is a cross-sectional view showing a thin film transistor including a semiconductor material according to an embodiment of the present invention. The transistor of the present embodiment is a thin film transistor having a bottom gate structure in which the gate electrode G10 is provided under the channel layer C10.
도 3을 참조하면, 기판(SUB10) 상에 게이트전극(G10)이 구비될 수 있다. 기판(SUB10)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 기판(SUB10)은 무기물 기판이거나 유기물 기판일 수도 있고, 투명하거나 불투명 또는 반투명할 수 있다. 게이트전극(G10)은 일반적인 전극 물질(금속, 합금, 도전성 금속산화물, 도전성 금속질화물 등)로 형성될 수 있다. 예를 들어, 게이트전극(G10)은 Ti, Pt, Ru, Au, Ag, Mo, Al, W, Cu, Nd, Cr, Ta 등의 금속이나 이들을 포함하는 합금으로 구성되거나, In-Zn-O(indium zinc oxide)(IZO), Al-Zn-O(aluminum zinc oxide)(AZO), In-Sn-O(indium tin oxide)(ITO), Ga-Zn-O(gallium zinc oxide)(GZO), Zn-Sn-O(zinc tin oxide)(ZTO) 등의 도전성 산화물 또는 이들을 포함하는 화합물로 구성될 수 있다. 게이트전극(G10)은 단층 구조 또는 다층 구조를 가질 수 있다. 기판(SUB10) 상에 게이트전극(G10)을 덮는 게이트절연층(GI10)이 구비될 수 있다. 게이트절연층(GI10)은 실리콘 산화물층(SiO2층), 실리콘 산질화물층(SiOxNy)이나 실리콘 질화물층(Si3N4층)을 포함할 수 있으나, 그 밖의 다른 물질층, 예컨대, 실리콘 질화물층보다 유전상수가 큰 고유전물질층(HfO2, Al2O3 등)을 포함할 수도 있다. 게이트절연층(GI10)은 실리콘 산화물층, 실리콘 산질화물층, 실리콘 질화물층 및 고유전물질층 중 적어도 두 층 이상이 적층된 구조를 가질 수도 있다. 구체적인 예로, 게이트절연층(GI10)은 실리콘 질화물층과 실리콘 산화물층의 적층 구조를 가질 수 있다. 이 경우, 게이트전극(G10) 상에 상기 실리콘 질화물층과 상기 실리콘 산화물층이 순차로 구비될 수 있다. 도시하지는 않았지만, 기판(SUB10) 상에 소정의 하지층(underlayer)이 구비될 수 있고, 상기 하지층 상에 게이트전극(G10)과 이를 덮는 게이트절연층(GI10)이 구비될 수 있다. 상기 하지층은 산화물층과 같은 절연층일 수 있다. 상기 산화물층은, 예컨대, 실리콘 산화물층일 수 있다. 그러나, 상기 하지층의 물질은 다양하게 변화될 수 있다. Referring to FIG. 3, a gate electrode G10 may be provided on a substrate SUB10. The substrate SUB10 may be a glass substrate, but may be any one of various substrates used in conventional semiconductor device processes such as a plastic substrate or a silicon substrate. The substrate SUB10 may be an inorganic substrate or an organic substrate, and may be transparent, opaque, or translucent. The gate electrode G10 may be formed of a general electrode material (metal, alloy, conductive metal oxide, conductive metal nitride, etc.). For example, the gate electrode G10 is composed of metals such as Ti, Pt, Ru, Au, Ag, Mo, Al, W, Cu, Nd, Cr, Ta, or an alloy containing them, or In-Zn-O (indium zinc oxide) (IZO), Al-Zn-O (aluminum zinc oxide) (AZO), In-Sn-O (indium tin oxide) (ITO), Ga-Zn-O (gallium zinc oxide) (GZO) , Zn-Sn-O (zinc tin oxide) (ZTO) or a conductive oxide or a compound containing them. The gate electrode G10 may have a single layer structure or a multilayer structure. A gate insulating layer GI10 covering the gate electrode G10 may be provided on the substrate SUB10. The gate insulating layer GI10 may include a silicon oxide layer (SiO 2 layer), a silicon oxynitride layer (SiO x N y ) or a silicon nitride layer (Si 3 N 4 layer), but other material layers such as , A high dielectric material layer (HfO 2 , Al 2 O 3, etc.) having a higher dielectric constant than the silicon nitride layer may be included. The gate insulating layer GI10 may have a structure in which at least two or more of a silicon oxide layer, a silicon oxynitride layer, a silicon nitride layer, and a high dielectric material layer are stacked. As a specific example, the gate insulating layer GI10 may have a stacked structure of a silicon nitride layer and a silicon oxide layer. In this case, the silicon nitride layer and the silicon oxide layer may be sequentially provided on the gate electrode G10. Although not shown, a predetermined underlayer may be provided on the substrate SUB10, and a gate electrode G10 and a gate insulating layer GI10 covering the gate electrode G10 may be provided on the substrate SUB10. The underlying layer may be an insulating layer such as an oxide layer. The oxide layer may be, for example, a silicon oxide layer. However, the material of the underlying layer may be variously changed.
게이트절연층(GI10) 상에 채널층(C10)이 구비될 수 있다. 채널층(C10)은 게이트전극(G10) 위쪽에 게이트전극(G10)과 대향하도록 구비될 수 있다. 채널층(C10)의 X축 방향 폭은 게이트전극(G10)의 X축 방향 폭보다 클 수 있다. 그러나 경우에 따라서는, 채널층(C10)의 폭이 게이트전극(G10)의 폭과 유사하거나 그보다 작을 수도 있다. 채널층(C10)의 물질은 도 1의 반도체 물질(100)과 동일하거나 도 2의 반도체 물질(100')과 동일할 수 있다. 즉, 채널층(C10)은 아연(zinc), 불소(fluorine), 산소(oxygen) 및 질소(nitrogen)를 포함하는 반도체 물질로 구성되거나, 아연(zinc), 불소(fluorine) 및 질소(nitrogen)를 포함하는 반도체 물질로 구성될 수 있다. 다시 말해, 채널층(C10)은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함하거나, 아연 플루오르나이트라이드(zinc fluoronitride)를 포함할 수 있다. 채널층(C10)의 물질 구성, 물성, 특성, 변형 예 등은 도 1 및 도 2를 참조하여 반도체 물질(100, 100')에 대해 설명한 바와 동일하거나 유사할 수 있다. 채널층(C10)의 두께는 10∼150nm 정도, 예컨대, 20∼100nm 정도일 수 있다. 그러나 채널층(C10)의 두께 범위는 달라질 수 있다. A channel layer C10 may be provided on the gate insulating layer GI10. The channel layer C10 may be provided above the gate electrode G10 to face the gate electrode G10. The width of the channel layer C10 in the X-axis direction may be greater than the width of the gate electrode G10 in the X-axis direction. However, in some cases, the width of the channel layer C10 may be similar to or smaller than the width of the gate electrode G10. The material of the channel layer C10 may be the same as the
채널층(C10) 상에 식각정지층(etch stop layer)(ES10)이 구비될 수 있다. 식각정지층(ES10)의 X축 방향 폭은 채널층(C10)보다 작을 수 있다. 채널층(C10)의 양단은 식각정지층(ES10)으로 커버되지 않을 수 있다. 식각정지층(ES10)은, 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 유기절연물 등을 포함할 수 있다. An etch stop layer ES10 may be provided on the channel layer C10. The width of the etch stop layer ES10 in the X-axis direction may be smaller than that of the channel layer C10. Both ends of the channel layer C10 may not be covered by the etch stop layer ES10. The etch stop layer ES10 may include, for example, silicon oxide, silicon oxynitride, silicon nitride, organic insulating material, or the like.
게이트절연층(GI10) 상에 채널층(C10)의 제1 및 제2 영역(예컨대, 양단)에 각각 접촉되는 소오스전극(S10) 및 드레인전극(D10)이 구비될 수 있다. 소오스전극(S10) 및 드레인전극(D10)은 단층 구조 또는 다층 구조를 가질 수 있다. 소오스전극(S10) 및 드레인전극(D10)의 물질은 게이트전극(G10)의 물질과 동일하거나 유사할 수 있다. 소오스전극(S10) 및 드레인전극(D10)은 게이트전극(G10)과 동일한 물질층일 수 있으나, 다른 물질층일 수도 있다. 예를 들어, 소오스전극(S10) 및/또는 드레인전극(D10)은 Ti, Pt, Ru, Au, Ag, Mo, Al, W, Cu, Nd, Cr, Ta 등의 금속이나 이들을 포함하는 합금으로 구성되거나, IZO, AZO, ITO, GZO, ZTO 등의 도전성 산화물 또는 이들을 포함하는 화합물로 구성될 수 있다. 소오소전극(S10)은 채널층(C10)의 제1 영역(예컨대, 일단)과 콘택되면서 식각정지층(ES10)의 일단 위로 연장된 구조를 가질 수 있고, 드레인전극(D10)은 채널층(C10)의 제2 영역(예컨대, 타단)과 콘택되면서 식각정지층(ES10)의 타단 위로 연장된 구조를 가질 수 있다. 식각정지층(ES10)은 소오스전극(S10) 및 드레인전극(D10)을 형성하기 위한 식각 공정에서, 상기 식각에 의해 채널층(C10)이 손상되는 것을 방지하는 역할을 할 수 있다. A source electrode S10 and a drain electrode D10 may be provided on the gate insulating layer GI10 to contact the first and second regions (eg, both ends) of the channel layer C10, respectively. The source electrode S10 and the drain electrode D10 may have a single layer structure or a multilayer structure. The material of the source electrode S10 and the drain electrode D10 may be the same as or similar to the material of the gate electrode G10. The source electrode S10 and the drain electrode D10 may be the same material layer as the gate electrode G10, but may be different material layers. For example, the source electrode S10 and/or the drain electrode D10 are made of metals such as Ti, Pt, Ru, Au, Ag, Mo, Al, W, Cu, Nd, Cr, Ta, or an alloy containing them. Or it may be composed of a conductive oxide such as IZO, AZO, ITO, GZO, ZTO, or a compound containing them. The source electrode S10 may have a structure extending above one end of the etch stop layer ES10 while making contact with the first region (eg, one end) of the channel layer C10, and the drain electrode D10 may have a channel layer ( It may have a structure extending above the other end of the etch stop layer ES10 while making contact with the second region (eg, the other end) of C10). The etch stop layer ES10 may serve to prevent damage to the channel layer C10 by the etching in an etching process for forming the source electrode S10 and the drain electrode D10.
게이트절연층(GI10) 상에 식각정지층(ES10), 소오스전극(S10) 및 드레인전극(D10)을 덮는 보호층(passivation layer)(P10)이 구비될 수 있다. 보호층(P10)은 실리콘 산화물층, 실리콘 산질화물층, 실리콘 질화물층 또는 유기층이거나, 이들 중 적어도 두 개 이상이 적층된 구조를 가질 수 있다. 예컨대, 보호층(P10)은 실리콘 산화물 또는 실리콘 질화물로 구성된 단층 구조를 갖거나, 실리콘 산화물층과 그 위에 구비된 실리콘 질화물층을 포함하는 다층 구조를 가질 수 있다. 또한, 보호층(P10)은 삼중층 이상의 다층 구조를 가질 수도 있다. 이 경우, 보호층(P10)은 순차로 적층된 실리콘 산화물층, 실리콘 산질화물층 및 실리콘 질화물층을 포함할 수 있다. 게이트전극(G10), 게이트절연층(GI10), 소오스전극(S10), 드레인전극(D10) 및 보호층(P10)의 두께는 각각 50∼300nm, 50∼400nm, 10∼200nm, 10∼200nm 및 50∼1200nm 정도일 수 있다. 그러나 이 두께 범위는, 경우에 따라, 달라질 수 있다. An etch stop layer ES10, a passivation layer P10 covering the source electrode S10 and the drain electrode D10 may be provided on the gate insulating layer GI10. The protective layer P10 may be a silicon oxide layer, a silicon oxynitride layer, a silicon nitride layer, or an organic layer, or may have a structure in which at least two or more of them are stacked. For example, the protective layer P10 may have a single layer structure composed of silicon oxide or silicon nitride, or may have a multilayer structure including a silicon oxide layer and a silicon nitride layer provided thereon. In addition, the protective layer P10 may have a multilayer structure of three or more layers. In this case, the protective layer P10 may include a silicon oxide layer, a silicon oxynitride layer, and a silicon nitride layer sequentially stacked. The thickness of the gate electrode G10, the gate insulating layer GI10, the source electrode S10, the drain electrode D10, and the protective layer P10 are 50 to 300 nm, 50 to 400 nm, 10 to 200 nm, 10 to 200 nm, respectively, and It may be about 50 to 1200 nm. However, this thickness range may vary, depending on the case.
식각정지층(ES10)의 사용 여부는 채널층(C10)의 물질과 소오스전극(S10) 및 드레인전극(D10)의 물질에 따라 결정될 수 있다. 또는, 식각정지층(ES10)의 사용 여부는 소오스전극(S10) 및 드레인전극(D10)을 형성하기 위한 식각 공정에 따라 결정될 수 있다. 따라서, 경우에 따라서는, 도 3의 구조에서 식각정지층(ES10)을 제외시킬 수도 있다. 그 일례가 도 4에 도시되어 있다. Whether to use the etch stop layer ES10 may be determined according to a material of the channel layer C10 and a material of the source electrode S10 and the drain electrode D10. Alternatively, whether to use the etch stop layer ES10 may be determined according to an etching process for forming the source electrode S10 and the drain electrode D10. Accordingly, in some cases, the etch stop layer ES10 may be excluded from the structure of FIG. 3. An example is shown in FIG. 4.
도 4를 참조하면, 채널층(C10)의 제1 영역(예컨대, 일단)에 접촉된 소오스전극(S10')이 구비될 수 있고, 채널층(C10)의 제2 영역(예컨대, 타단)에 접촉된 드레인전극(D10')이 구비될 수 있다. 소오스전극(S10')은 상기 제1 영역에 인접한 게이트절연층(GI10) 부분으로 연장될 수 있고, 이와 유사하게, 드레인전극(D10')은 상기 제2 영역에 인접한 게이트절연층(GI10) 부분으로 연장될 수 있다. 식각정지층(도 3의 ES10)을 사용하지 않는 것과 소오스전극(S10') 및 드레인전극(D10')의 형태가 다소 변형된 것을 제외하면, 도 4의 트랜지스터는 도 3의 트랜지스터와 유사하거나 동일할 수 있다. 도 4의 트랜지스터에서는 채널층(C10)의 백 채널(back channel) 영역이 식각 공정에 노출될 수 있다. 이런 관점에서, 도 4의 트랜지스터는 백 채널 에치(back channel etch) 구조 또는 에치-백(etch-back) 구조라고 할 수 있다. Referring to FIG. 4, a source electrode S10 ′ in contact with a first region (eg, one end) of the channel layer C10 may be provided, and a second region (eg, the other end) of the channel layer C10 may be provided. The drain electrode D10 ′ in contact may be provided. The source electrode S10' may extend to a portion of the gate insulating layer GI10 adjacent to the first region, and similarly, the drain electrode D10' is a portion of the gate insulating layer GI10 adjacent to the second region. Can be extended to The transistor of FIG. 4 is similar or the same as the transistor of FIG. 3 except that the etch stop layer (ES10 in FIG. 3) is not used and the shape of the source electrode S10' and the drain electrode D10' are slightly modified. can do. In the transistor of FIG. 4, a back channel region of the channel layer C10 may be exposed through an etching process. In this respect, the transistor of FIG. 4 may be referred to as a back channel etch structure or an etch-back structure.
도 3 및 도 4와 같은 실시예에 따른 박막 트랜지스터의 전계 효과 이동도(field effect mobility)는, 예컨대, 약 10 ㎠/Vs 이상 또는 약 20 ㎠/Vs 이상 또는 약 30 ㎠/Vs 이상일 수 있다. 상기 전계 효과 이동도는, 예컨대, 약 110 ㎠/Vs 이상까지 증가할 수 있다. 한편, 상기 박막 트랜지스터의 서브문턱 스윙(subthreshold swing)(S.S.) 값은, 예컨대, 약 0.95 V/dec 이하 또는 약 0.75 V/dec 이하일 수 있다. 상기 서브문턱 스윙(subthreshold swing)(S.S.) 값은 약 0.4 V/dec 이하로 낮아질 수 있다. 이러한 전계 효과 이동도(field effect mobility) 및 서브문턱 스윙(subthreshold swing)(S.S.) 수치(범위)와 관련해서, 본 발명의 실시예에 따른 박막 트랜지스터는 우수한 스위칭 특성 및 고이동도 특성을 가질 수 있다. 이는 추후에 설명한 다른 실시예들에 따른 박막 트랜지스터에서도 마찬가지이다. The field effect mobility of the thin film transistor according to the exemplary embodiment of FIGS. 3 and 4 may be, for example, about 10 cm2/Vs or more, about 20 cm2/Vs or more, or about 30 cm2/Vs or more. The electric field effect mobility may increase to, for example, about 110
분석/평가(1)Analysis/Evaluation(1)
도 5는 본 발명의 실시예에 따른 반도체막(박막)의 형성 조건에 따른 조성비 변화를 보여주는 그래프이다. Zn 타겟 및 ZnF2 타겟을 사용하여 코스퍼터링(co-sputtering) 방법으로 반도체막(두께: 500Å)을 형성하되, N2, O2, Ar 가스를 각각 100 sccm, 2 sccm, 10 sccm의 유량비로 흘려주고, Zn 타겟에 대한 파워는 300W로 고정한 상태에서, ZnF2 타겟에 대한 파워를 0W, 15W, 30W, 45W, 60W, 75W로 변화시키면서, 다양한 반도체막을 형성하였다. 이때, 챔버의 압력은 0.4 Pa 이었고, 기판의 온도는 상온이었다. 위와 같은 조건으로 형성한 반도체막을 200℃에서 1시간 동안 어닐링한 후에 조성비를 측정하였다. 도 5는 RBS(Rutherford backscattering spectrometry)로 측정한 결과이다. 5 is a graph showing a change in composition ratio according to a formation condition of a semiconductor film (thin film) according to an embodiment of the present invention. Using a Zn target and a ZnF 2 target, a semiconductor film (thickness: 500Å) was formed by a co-sputtering method, but N 2 , O 2 , and Ar gases were respectively used at a flow rate of 100 sccm, 2 sccm, and 10 sccm. In a state where the power to the Zn target was fixed at 300W, various semiconductor films were formed while changing the power to the ZnF 2 target to 0W, 15W, 30W, 45W, 60W, 75W. At this time, the pressure in the chamber was 0.4 Pa, and the temperature of the substrate was room temperature. The composition ratio was measured after annealing the semiconductor film formed under the above conditions at 200° C. for 1 hour. 5 is a result of measurement by RBS (Rutherford backscattering spectrometry).
도 5를 참조하면, ZnF2 타겟에 대한 파워(ZnF2 파워)가 증가할수록, 반도체막의 불소(F)의 함유비, 즉, [F/(N+O+F)]×100 이 증가하는 것을 알 수 있다. ZnF2 파워가 15W 인 경우 불소(F)의 함유비는 약 1.7 at% 이었고, ZnF2 파워가 30W 인 경우 불소(F)의 함유비는 약 3.8 at% 이었고, ZnF2 파워가 45W 인 경우 불소(F)의 함유비는 약 7.1 at% 이었고, ZnF2 파워가 60W 인 경우 불소(F)의 함유비는 약 10.4 at% 이었고, ZnF2 파워가 75W 인 경우 불소(F)의 함유비는 약 15 at% 이었다. ZnF2 타겟에 대한 파워(ZnF2 파워)가 증가할수록, 질소(N)의 함유비는 점차 감소하는 경향을 보였고, 산소(O)의 함유비는 큰 변화 없이 유지되는 것을 알 수 있다. 질소(N)의 함유비는 약 77 at% 에서 약 62 at% 까지 감소하였고, 산소(O)의 함유비는 20∼22 at% 정도에서 유지되었다. 이러한 결과를 통해, 측정 범위 내에서, ZnF2 타겟에 대한 파워(ZnF2 파워)의 변화는 불소(F)의 함유비 및 질소(N)의 함유비에 영향을 주고, 산소(O)의 함유비에 대해서는 큰 영향을 주지 않는 것을 알 수 있다. 그리고, 제조된 반도체막은 기본적으로 질소-리치(N-rich)한 조성을 갖는 것을 알 수 있다. Referring to FIG. 5, as the power for the ZnF 2 target (ZnF 2 power) increases, the content ratio of fluorine (F) in the semiconductor film, that is, [F/(N+O+F)]×100 increases. Able to know. When the ZnF 2 power was 15W, the fluorine (F) content ratio was about 1.7 at%, when the ZnF 2 power was 30W, the fluorine (F) content was about 3.8 at%, and when the ZnF 2 power was 45W, fluorine The content ratio of (F) was about 7.1 at%, when the ZnF 2 power was 60W, the content ratio of fluorine (F) was about 10.4 at%, and when the ZnF 2 power was 75W, the content ratio of fluorine (F) was about It was 15 at%. As the power to the ZnF 2 target (ZnF 2 power) increased, the content ratio of nitrogen (N) tended to decrease gradually, and it can be seen that the content ratio of oxygen (O) is maintained without a large change. The content ratio of nitrogen (N) decreased from about 77 at% to about 62 at%, and the content ratio of oxygen (O) was maintained at about 20 to 22 at%. Through these results, within the measurement range, the change of the power (ZnF 2 power) for the ZnF 2 target affects the content ratio of fluorine (F) and nitrogen (N), and the content of oxygen (O). It can be seen that it does not have a significant effect on the rain. In addition, it can be seen that the manufactured semiconductor film basically has a nitrogen-rich composition.
한편, ZnF2 타겟에 대한 파워(ZnF2 파워)가 15W 인 경우, 제조된 반도체막의 홀 이동도(Hall mobility)(μ), 캐리어 농도(n) 및 비저항(ρ)은 각각 81.0 ㎠/Vs, 8.80×1017/㎤ 및 0.08759 Ω㎝ 이었다. ZnF2 타겟에 대한 파워(ZnF2 파워)가 30W 인 경우, 제조된 반도체막의 홀 이동도(Hall mobility)(μ), 캐리어 농도(n) 및 비저항(ρ)은 각각 60.3 ㎠/Vs, 3.15×1016/㎤ 및 3.281 Ω㎝ 이었다. ZnF2 타겟에 대한 파워(ZnF2 파워)가 0W 인 경우, 제조된 반도체막의 홀 이동도(Hall mobility)(μ), 캐리어 농도(n) 및 비저항(ρ)은 각각 78.7 ㎠/Vs, 2.15×1018/㎤ 및 0.03693 Ω㎝ 이었다. ZnF2 타겟에 대한 파워(ZnF2 파워)가 0W 인 경우(비교예), 제조된 반도체막은 불소(F)를 포함하지 않는 "아연 산질화물(ZnOxNy)" 박막일 수 있다. 이러한 측정 결과를 통해, ZnF2 파워 변화에 따른 반도체막의 홀 이동도(Hall mobility), 캐리어 농도 등의 변화 경향을 추정할 수 있다. On the other hand, when the power (ZnF 2 power) for the ZnF 2 target is 15 W, the Hall mobility (μ), carrier concentration (n) and specific resistance (ρ) of the manufactured semiconductor film are 81.0 cm2/Vs, respectively, 8.80×10 17 /
도 6은 도 5의 다양한 반도체막에 대한 XRD(X-ray diffraction) 분석 결과를 보여주는 그래프이다. 도 6에서 샘플 번호 #1 내지 #6은 도 5의 샘플 번호 #1 내지 #6에 각각 대응된다. 6 is a graph showing results of X-ray diffraction (XRD) analysis of various semiconductor films of FIG. 5. In FIG. 6,
도 6을 참조하면, 반도체막들에 대해서 날카로운(sharp) 피크(peak)가 발견되지 않는 것을 알 수 있다. 23°정도의 각도(2θ)에서 나타나는 브로드(broad)한 피크(peak)는 반도체막이 형성되는 기판(glass)에 의해 나타나는 서브-피크(sub-peak)이다. 이러한 결과로부터, 본 발명의 실시예에 따른 반도체막이 비정질상을 갖는 것을 알 수 있다. Referring to FIG. 6, it can be seen that no sharp peak is found for the semiconductor films. A broad peak appearing at an angle of about 23° (2θ) is a sub-peak appearing by a glass on which a semiconductor film is formed. From these results, it can be seen that the semiconductor film according to the embodiment of the present invention has an amorphous phase.
도 7a 내지 도 7f는 본 발명의 실시예에 따른 반도체막을 적용한 박막 트랜지스터의 트랜스퍼(transfer) 특성을 보여주는 그래프이다. 트랜스퍼(transfer) 특성은 게이트전압(VGS)에 대한 드레인전류(IDS)의 변화에 대응된다. 도 7a 내지 도 7f의 결과는 각각 도 5의 #1 내지 #6의 박막을 채널층으로 적용한 박막 트랜지스터에 대한 것이다. 단, 박막 트랜지스터의 경우, 반도체막 형성 후, 300℃에서 1시간 동안 어닐링하고, 이를 포함하는 박막 트랜지스터 제조 후, 250℃에서 1시간 동안 어닐링한 후에, 특성을 평가하였다. 동일 조건으로 네 개의 박막 트랜지스터를 제조한 후, 각 트랜지스터에 대해 트랜스퍼(transfer) 특성을 평가하였다. 따라서, 각 그래프는 네 개의 트랜스퍼 커브(transfer curve)를 포함한다. 이때, 상기 트랜지스터는 유리 기판 상에 게이트전극을 형성한 후, 그 위에 SixNy/SiO2 구조의 게이트절연층을 형성한 다음, 반도체로 채널층을 형성하고, 소오스/드레인전극을 형성하는 방식으로 제조하였다. 7A to 7F are graphs showing transfer characteristics of a thin film transistor to which a semiconductor film is applied according to an embodiment of the present invention. The transfer characteristic corresponds to a change in the drain current I DS with respect to the gate voltage V GS . The results of FIGS. 7A to 7F are for thin film transistors in which the
도 7a 내지 도 7f를 참조하면, 온(ON) 전류는 약 10-3∼10-2 A 이고, 오프(OFF) 전류는 10-10 A 이하이며, 온/오프(ON/OFF) 전류비는 107 이상으로 높은 것을 알 수 있다. 이를 통해, 본 발명의 실시예에 따른 박막 트랜지스터는 낮은 오프(OFF) 전류와 높은 온/오프(ON/OFF) 전류비를 나타내며, 트랜지스터로서의 특성을 만족시키는 것을 알 수 있다. 특히, 반도체막(채널층)의 불소(F)의 조성비가 증가할수록(즉, ZnF2 파워가 증가할수록), 온/오프(ON/OFF) 상태 사이의 기울기가 점차 증가하는 것을 알 수 있다. 이는 반도체막(채널층)의 불소(F) 함유량이 증가할수록, 서브문턱 스윙(subthreshold swing)(S.S.) 값이 작아지고, 온/오프(ON/OFF) 스위칭 특성이 개선된다는 것을 의미한다. 서브문턱 스윙(subthreshold swing)(S.S.) 값이 작다는 것은 서브문턱 기울기(subthreshold slope)가 크다는 것에 대응될 수 있다. 7A to 7F, the ON current is about 10 -3 to 10 -2 A, the OFF current is 10 -10 A or less, and the ON/OFF current ratio is It can be seen that it is high above 10 7 . Through this, it can be seen that the thin film transistor according to the exemplary embodiment of the present invention exhibits a low OFF current and a high ON/OFF current ratio, and satisfies the characteristics as a transistor. In particular, it can be seen that as the composition ratio of fluorine (F) of the semiconductor film (channel layer) increases (ie, as the ZnF 2 power increases), the slope between the ON/OFF states gradually increases. This means that as the fluorine (F) content of the semiconductor film (channel layer) increases, the subthreshold swing (SS) value decreases, and the on/off (ON/OFF) switching characteristics are improved. A small subthreshold swing (SS) value may correspond to a large subthreshold slope.
도 7a 내지 도 7f로부터 박막 트랜지스터들의 전계 효과 이동도(field effect mobility)(㎠/Vs) 및 서브문턱 스윙(subthreshold swing)(S.S.)(V/dec) 값을 정리하면, 아래의 표 1과 같다. The field effect mobility (cm2/Vs) and subthreshold swing (SS) (V/dec) values of thin film transistors from FIGS. 7A to 7F are summarized in Table 1 below. .
한편, 도 7a에서 도 7f로 갈수록, 즉, 채널층의 불소(F) 함유량이 증가할수록, 박막 트랜지스터의 문턱전압은 점차 증가하였다. 즉, 도 7a에 대응하는 박막 트랜지스터의 문턱전압은 -12.4±1.3 V 이었고, 도 7f에 대응하는 박막 트랜지스터의 문턱전압은 -2.0±0.1 V 이었다. 이를 통해, 불소(F)를 포함하는 본 발명의 실시예에 따른 반도체는 트랜지스터의 문턱전압 증가에 효과적이라는 것을 알 수 있다. Meanwhile, as the fluorine (F) content of the channel layer increased from FIG. 7A to FIG. 7F, the threshold voltage of the thin film transistor gradually increased. That is, the threshold voltage of the thin film transistor corresponding to FIG. 7A was -12.4±1.3 V, and the threshold voltage of the thin film transistor corresponding to FIG. 7F was -2.0±0.1 V. Through this, it can be seen that the semiconductor according to the embodiment of the present invention containing fluorine (F) is effective in increasing the threshold voltage of the transistor.
도 8은 본 발명의 실시예에 따른 박막 트랜지스터의 반도체막(채널층)의 형성 조건에 따른 상기 박막 트랜지스터의 전계 효과 이동도(field effect mobility) 및 서브문턱 스윙(subthreshold swing)(S.S.) 값의 변화를 보여주는 그래프이다. 도 8에서 샘플 번호 #1 내지 #6은 도 5의 샘플 번호 #1 내지 #6에 각각 대응된다. 즉, 도 8은 도 5의 #1 내지 #6에 대응하는 반도체막을 채널층으로 적용한 박막 트랜지스터에 대한 결과를 보여준다. 도 8의 결과는 표 1의 결과에 대응된다. 8 shows field effect mobility and subthreshold swing (SS) values of the thin film transistor according to the formation conditions of the semiconductor film (channel layer) of the thin film transistor according to an embodiment of the present invention. It is a graph showing the change. In FIG. 8,
도 8을 참조하면, ZnF2 타겟에 대한 파워가 증가함에 따라, 즉, 반도체막(채널층)의 불소(F) 함유비가 증가함에 따라, 이를 적용한 박막 트랜지스터의 전계 효과 이동도(field effect mobility) 및 서브문턱 스윙(subthreshold swing)(S.S.) 값은 감소하는 경향을 갖는 것을 알 수 있다. 서브문턱 스윙(subthreshold swing)(S.S.) 값의 감소는 온/오프(ON/OFF) 스위칭 특성의 개선을 의미한다. 반도체막의 불소(F) 함유비가 증가하는 경우, 반도체막의 캐리어 농도가 적절히 제어될 수 있고, 동시에 트랜스퍼 커브(transfer curve)의 서브문턱 스윙(subthreshold swing)(S.S.) 값이 감소할 수 있다. 더 구체적으로 설명하면, 반도체막의 불소(F) 함유비가 증가하면, 상기 반도체막에서 질소 공공(N vacancy)의 농도가 감소할 수 있고, 이와 관련해서, 서브문턱 스윙(subthreshold swing)(S.S.) 값이 감소할 수 있다. 트랜지스터의 이동도, 즉, 전계 효과 이동도의 경우, 약 10 ㎠/Vs 이상(또는, 약 20 ㎠/Vs 이상)일 때, 고속 구동 및 고해상도 표시장치(디스플레이)로의 응용이 적합하다는 점을 고려하면, 본 발명의 실시예에 따른 트랜지스터는 고속/고성능 전자장치(표시장치)에 용이하게 적용될 수 있다. 전계 효과 이동도 및 서브문턱 스윙 값을 고려하여, 반도체막의 불소(F) 함유비는 약 3 at% 이상에서 적절히 선택될 수 있다. 이 경우, 약 10 ㎠/Vs 이상(또는, 약 20 ㎠/Vs 이상)의 높은 전계 효과 이동도를 가지면서, 낮은 서브문턱 스윙 값을 갖는 박막 트랜지스터를 구현할 수 있고, 이는 고속 구동 및 고해상도 표시장치(디스플레이)의 구현을 위해 유리하게 적용될 수 있다. Referring to FIG. 8, as the power to the ZnF 2 target increases, that is, as the fluorine (F) content ratio of the semiconductor film (channel layer) increases, the field effect mobility of the thin film transistor to which it is applied. And it can be seen that the subthreshold swing (SS) value tends to decrease. A decrease in the subthreshold swing (SS) value means an improvement in ON/OFF switching characteristics. When the fluorine (F) content ratio of the semiconductor film increases, the carrier concentration of the semiconductor film can be appropriately controlled, and at the same time, the subthreshold swing (SS) value of the transfer curve can be reduced. More specifically, when the fluorine (F) content ratio of the semiconductor film increases, the concentration of nitrogen vacancy in the semiconductor film may decrease, and in this regard, the subthreshold swing (SS) value This can decrease. In the case of the mobility of the transistor, that is, the field effect mobility, when it is about 10 cm2/Vs or more (or about 20 cm2/Vs or more), consider that it is suitable for high-speed driving and application to high-resolution display devices (displays). Then, the transistor according to an embodiment of the present invention can be easily applied to a high-speed/high-performance electronic device (display device). In consideration of the field effect mobility and the sub-threshold swing value, the fluorine (F) content ratio of the semiconductor film may be appropriately selected from about 3 at% or more. In this case, it is possible to implement a thin film transistor having a high field effect mobility of about 10 cm2/Vs or more (or about 20 cm2/Vs or more) and a low subthreshold swing value, which is a high-speed driving and high-resolution display device. It can be advantageously applied for the implementation of (display).
기존의 반도체막, 예컨대, ZnOxNy 박막을 적용한 박막 트랜지스터의 경우, 비교적 높은 이동도 특성을 나타내지만, 서브문턱 스윙(subthreshold swing)(S.S.) 값이 큰 문제가 있다. 예컨대, 문턱전압을 제어하기 위해 질소(N)에 대한 산소(O)의 비율을 높일 경우, 캐리어 농도는 감소하지만, 서브문턱 스윙(subthreshold swing)(S.S.) 값이 증가하는 문제가 발생한다. 따라서, 기존의 반도체막으로는 고이동도 및 우수한 온/오프(ON/OFF) 스위칭 특성을 확보하기가 어려울 수 있다. A thin film transistor employing a conventional semiconductor film, for example, a ZnO x N y thin film, exhibits relatively high mobility characteristics, but has a problem with a large subthreshold swing (SS) value. For example, when the ratio of oxygen (O) to nitrogen (N) is increased to control the threshold voltage, the carrier concentration decreases, but the subthreshold swing (SS) value increases. Therefore, it may be difficult to secure high mobility and excellent ON/OFF switching characteristics with an existing semiconductor film.
분석/평가(2)Analysis/Evaluation(2)
도 9는 본 발명의 다른 실시예에 따른 반도체막의 형성 조건에 따른 조성비 변화를 보여주는 그래프이다. 도 9의 반도체막의 형성 조건은 도 2의 그것과 동일하되, 산소(O2) 가스를 1 sccm의 유량으로 흘려준다는 점에서 차이가 있다. 즉, Zn 타겟 및 ZnF2 타겟을 사용하여 코스퍼터링(co-sputtering) 방법으로 반도체막(두께: 500Å)을 형성하되, N2, O2, Ar 가스를 각각 100 sccm, 1 sccm, 10 sccm의 유량비로 흘려주고, Zn 타겟에 대한 파워는 300W로 고정한 상태에서, ZnF2 타겟에 대한 파워를 0W, 15W, 30W, 45W, 60W, 75W로 변화시키면서, 다양한 반도체막을 형성하였다. 이때, 챔버의 압력은 0.4 Pa 이었고, 기판의 온도는 상온이었다. 위와 같은 조건으로 형성한 반도체막을 200℃에서 1시간 동안 어닐링한 후에 조성비를 측정하였다. 9 is a graph showing a change in composition ratio according to a forming condition of a semiconductor film according to another embodiment of the present invention. The conditions for forming the semiconductor film of FIG. 9 are the same as those of FIG. 2, except that oxygen (O 2 ) gas is flowed at a flow rate of 1 sccm. That is, a semiconductor film (thickness: 500Å) is formed by a co-sputtering method using a Zn target and a ZnF 2 target, but N 2 , O 2 , and Ar gas are respectively 100 sccm, 1 sccm, and 10 sccm. Various semiconductor films were formed while changing the power to the ZnF 2 target to 0W, 15W, 30W, 45W, 60W, 75W while flowing at a flow rate and the power to the Zn target was fixed at 300W. At this time, the pressure in the chamber was 0.4 Pa, and the temperature of the substrate was room temperature. The composition ratio was measured after annealing the semiconductor film formed under the above conditions at 200° C. for 1 hour.
도 9를 참조하면, ZnF2 타겟에 대한 파워(ZnF2 파워)가 증가할수록, 반도체막의 불소(F)의 함유비가 증가하는 것을 알 수 있다. ZnF2 파워가 30W 인 경우 불소(F)의 함유비는 약 3.1 at% 이었고, ZnF2 파워가 45W 인 경우 불소(F)의 함유비는 약 6.1 at% 이었고, ZnF2 파워가 60W 인 경우 불소(F)의 함유비는 약 8.9 at% 이었고, ZnF2 파워가 75W 인 경우 불소(F)의 함유비는 약 12.7 at% 이었다. ZnF2 타겟에 대한 파워(ZnF2 파워)가 증가할수록, 질소(N)의 함유비는 점차 감소하는 경향을 보였고, 산소(O)의 함유비는 큰 변화 없이 유지되는 것을 알 수 있다. 질소(N)의 함유비는 약 90 at% 에서 약 78 at% 까지 감소하였고, 산소(O)의 함유비는 10∼11 at% 정도에서 유지되었다. 산소(O2) 가스의 유량비가 도 5와 비교하여 감소함에 따라, 산소(O)의 함유비는 도 5 대비 절반 정도로 감소하였고, 질소(N)의 함유비는 증가하였다. 한편, 불소(F)의 함유비는 도 5와 비교하여 약간 감소한 것을 알 수 있다. Referring to FIG. 9, it can be seen that as the power to the ZnF 2 target (ZnF 2 power) increases, the content ratio of fluorine (F) in the semiconductor film increases. When the ZnF 2 power was 30W, the fluorine (F) content ratio was about 3.1 at%, when the ZnF 2 power was 45W, the fluorine (F) content was about 6.1 at%, and when the ZnF 2 power was 60W, the fluorine content ratio was about 3.1 at%. The content ratio of (F) was about 8.9 at%, and when the ZnF 2 power was 75W, the content ratio of fluorine (F) was about 12.7 at%. As the power to the ZnF 2 target (ZnF 2 power) increased, the content ratio of nitrogen (N) tended to decrease gradually, and it can be seen that the content ratio of oxygen (O) is maintained without a large change. The content of nitrogen (N) decreased from about 90 at% to about 78 at%, and the content of oxygen (O) was maintained at about 10 to 11 at%. As the flow rate ratio of oxygen (O 2 ) gas decreases compared to FIG. 5, the content ratio of oxygen (O) decreased by about half compared to FIG. 5, and the content ratio of nitrogen (N) increased. On the other hand, it can be seen that the content ratio of fluorine (F) is slightly reduced compared to FIG. 5.
ZnF2 타겟에 대한 파워(ZnF2 파워)가 15W 인 경우, 제조된 반도체막의 홀 이동도(Hall mobility)(μ), 캐리어 농도(n) 및 비저항(ρ)은 각각 103.0 ㎠/Vs, 1.39×1018/㎤ 및 0.04361 Ω㎝ 이었다. ZnF2 타겟에 대한 파워(ZnF2 파워)가 30W 인 경우, 제조된 반도체막의 홀 이동도(Hall mobility)(μ), 캐리어 농도(n) 및 비저항(ρ)은 각각 86.8 ㎠/Vs, 2.61×1017/㎤ 및 0.2752 Ω㎝ 이었다. ZnF2 타겟에 대한 파워(ZnF2 파워)가 45W 인 경우, 제조된 반도체막의 홀 이동도(Hall mobility)(μ), 캐리어 농도(n) 및 비저항(ρ)은 각각 69.1 ㎠/Vs, 2.37×1016/㎤ 및 3.808 Ω㎝ 이었다. ZnF2 타겟에 대한 파워(ZnF2 파워)가 0W 인 경우, 제조된 반도체 박막의 홀 이동도(Hall mobility)(μ), 캐리어 농도(n) 및 비저항(ρ)은 각각 105.0 ㎠/Vs, 4.06×1018/㎤ 및 0.01458 Ω㎝ 이었다. 이러한 결과와 도 5의 박막에 대한 결과를 비교하면, 산소(O2) 가스의 유량비가 감소함에 따라(즉, 반도체막의 산소 대비 질소의 함량이 증가함에 따라), 반도체막의 홀 이동도(Hall mobility)는 증가하고, 캐리어 농도 또한 증가한 것을 알 수 있다. 다시 말해, 산소(O2) 가스의 유량비를 낮추어, 박막의 질소(N) 함유비를 증가시키면, 홀 이동도(Hall mobility)를 증가시킬 수 있고, 캐리어 농도 또한 증가시킬 수 있다. When the power (ZnF 2 power) for the ZnF 2 target is 15 W, the Hall mobility (μ), carrier concentration (n) and specific resistance (ρ) of the manufactured semiconductor film are 103.0 cm2/Vs, 1.39×, respectively. 10 18 /
도 10은 도 9의 다양한 반도체막에 대한 XRD(X-ray diffraction) 분석 결과를 보여주는 그래프이다. 도 10에서 샘플 번호 #11 내지 #16은 도 9의 샘플 번호 #11 내지 #16에 대응된다. FIG. 10 is a graph showing X-ray diffraction (XRD) analysis results of various semiconductor films of FIG. 9. In FIG. 10, sample numbers #11 to #16 correspond to sample numbers #11 to #16 of FIG. 9.
도 10의 결과는 도 6과 유사한 것을 알 수 있다. 따라서, 산소(O2) 가스의 유량비를 줄여주어, 박막 내 질소(N)의 함유비를 증가시키더라도, 측정 범위 내에서, 반도체막은 비정질상을 가질 수 있다. It can be seen that the result of FIG. 10 is similar to that of FIG. 6. Therefore, even if the flow ratio of the oxygen (O 2 ) gas is reduced and the content ratio of nitrogen (N) in the thin film is increased, the semiconductor film may have an amorphous phase within the measurement range.
도 11a 내지 도 11f는 본 발명의 실시예에 따른 반도체막을 적용한 박막 트랜지스터의 트랜스퍼(transfer) 특성을 보여주는 그래프이다. 도 11a 내지 도 11f의 결과는 각각 도 9의 샘플 #11 내지 #16의 박막을 채널층으로 적용한 박막 트랜지스터에 대한 것이다. 단, 박막 트랜지스터의 경우, 반도체막 형성 후, 300℃에서 1시간 동안 어닐링하고, 이를 포함하는 박막 트랜지스터 제조 후, 250℃에서 1시간 동안 어닐링한 후에, 특성을 평가하였다. 동일 조건으로 네 개의 박막 트랜지스터를 제조한 후, 각 트랜지스터에 대해 트랜스퍼(transfer) 특성을 평가하였다. 따라서, 각 그래프는 네 개의 트랜스퍼 커브(transfer curve)를 포함한다. 이때, 트랜지스터의 기본 구성은 도 7a 내지 도 7f에 대해 설명한 바와 동일하였다. 11A to 11F are graphs showing transfer characteristics of a thin film transistor to which a semiconductor film is applied according to an embodiment of the present invention. The results of FIGS. 11A to 11F are for a thin film transistor in which the thin films of
도 11a 내지 도 11f를 참조하면, 도 7a 내지 도 7f의 결과와 유사하게, 본 실시예에 따른 박막 트랜지스터는 낮은 오프(OFF) 전류와 높은 온/오프(ON/OFF) 전류비를 나타내는 것을 알 수 있다. 특히, 반도체막(채널층)의 불소(F) 함유량이 증가할수록, 서브문턱 스윙(subthreshold swing)(S.S.) 값이 작아지고, 온/오프(ON/OFF) 스위칭 특성이 개선되는 것을 알 수 있다. Referring to FIGS. 11A to 11F, similar to the results of FIGS. 7A to 7F, it can be seen that the thin film transistor according to this embodiment exhibits a low OFF current and a high ON/OFF current ratio. I can. In particular, it can be seen that as the fluorine (F) content of the semiconductor film (channel layer) increases, the subthreshold swing (SS) value decreases, and the ON/OFF switching characteristics are improved. .
도 11a 내지 도 11f로부터 박막 트랜지스터들의 전계 효과 이동도(field effect mobility)(㎠/Vs) 및 서브문턱 스윙(subthreshold swing)(S.S.)(V/dec) 값을 정리하면, 아래의 표 2와 같다. The field effect mobility (cm2/Vs) and subthreshold swing (SS) (V/dec) values of thin film transistors from FIGS. 11A to 11F are summarized in Table 2 below. .
한편, 도 11a에서 도 11f로 갈수록, 즉, 채널층의 불소(F) 함유량이 증가할수록, 박막 트랜지스터의 문턱전압은 점차 증가하였다. 즉, 도 11a에 대응하는 박막 트랜지스터의 문턱전압은 -8.0±0.2 V 이었고, 도 11f에 대응하는 박막 트랜지스터의 문턱전압은 -1.3±0.2 V 이었다. 이를 도 7a 내지 도 7f의 결과와 비교하면, 산소(O2) 가스의 유량비를 줄여주어, 박막 내 질소(N)의 함유비를 증가시키면, 박막 트랜지스터의 문턱전압을 더 크게 증가시킬 수 있음을 알 수 있다. Meanwhile, as the fluorine (F) content of the channel layer increased from FIG. 11A to FIG. 11F, the threshold voltage of the thin film transistor gradually increased. That is, the threshold voltage of the thin film transistor corresponding to FIG. 11A was -8.0±0.2 V, and the threshold voltage of the thin film transistor corresponding to FIG. 11F was -1.3±0.2 V. Comparing this with the results of FIGS. 7A to 7F, it was found that if the flow rate ratio of the oxygen (O 2 ) gas was decreased and the content ratio of nitrogen (N) in the thin film was increased, the threshold voltage of the thin film transistor can be increased. Able to know.
도 12는 본 발명의 실시예에 따른 박막 트랜지스터의 반도체막(채널층)의 형성 조건에 따른 상기 박막 트랜지스터의 전계 효과 이동도(field effect mobility) 및 서브문턱 스윙(subthreshold swing)(S.S.) 값의 변화를 보여주는 그래프이다. 도 12에서 샘플 번호 #11 내지 #16은 도 9의 샘플 번호 #11 내지 #16에 각각 대응된다. 즉, 도 12는 도 9의 #11 내지 #16에 대응하는 반도체막을 채널층으로 적용한 박막 트랜지스터에 대한 결과를 보여준다. 도 12의 결과는 표 2의 결과에 대응된다. 12 shows field effect mobility and subthreshold swing (SS) values of the thin film transistor according to the formation conditions of the semiconductor film (channel layer) of the thin film transistor according to an embodiment of the present invention. It is a graph showing the change. In FIG. 12, sample numbers #11 to #16 correspond to sample numbers #11 to #16 of FIG. 9, respectively. That is, FIG. 12 shows a result of a thin film transistor in which a semiconductor film corresponding to #11 to #16 of FIG. 9 is applied as a channel layer. The results of Fig. 12 correspond to the results of Table 2.
도 12를 참조하면, ZnF2 타겟에 대한 파워가 증가함에 따라, 즉, 반도체막(채널층)의 불소(F) 함유비가 증가함에 따라, 서브문턱 스윙(subthreshold swing)(S.S.) 값은 감소하는 경향을 갖는 것을 알 수 있다. 이는 도 8의 결과와 유사하였다. 그런데, 도 12의 경우, 서브문턱 스윙(subthreshold swing)(S.S.) 값이 0.35 V/dec 정도까지 감소하였고, 이는 도 8보다 더 낮은 수치이다. 따라서, 도 12에 대응하는 실시예의 경우, 서브문턱 스윙(subthreshold swing)(S.S.) 값의 감소, 즉, 온/오프(ON/OFF) 특성 개선에 더 유리할 수 있다. Referring to FIG. 12, as the power to the ZnF 2 target increases, that is, as the fluorine (F) content ratio of the semiconductor film (channel layer) increases, the subthreshold swing (SS) value decreases. It can be seen that it has a tendency. This was similar to the result of FIG. 8. However, in the case of FIG. 12, the value of the subthreshold swing (SS) is reduced to about 0.35 V/dec, which is a lower value than that of FIG. 8. Accordingly, in the case of the embodiment corresponding to FIG. 12, it may be more advantageous to reduce a subthreshold swing (SS) value, that is, improve an ON/OFF characteristic.
한편, 박막 트랜지스터의 전계 효과 이동도(field effect mobility)의 경우, 반도체막(채널층)의 불소(F) 함유비가 증가함에 따라, 어느 정도까지 증가하다가 감소하는 경향을 나타냈다. 즉, ZnF2 타겟에 대한 파워가 0W 에서 30W까지 증가함에 따라, 전계 효과 이동도는 110 ㎠/Vs 이상까지 증가하였고, 30W 에서 75W로 증가하는 구간에서는 전계 효과 이동도가 감소하였다. 그리고, 평균적인 이동도 값도 도 8에 비해 높은 것을 알 수 있다. 따라서, 도 12에 대응하는 실시예의 경우, 박막 트랜지스터의 고이동도 특성 확보에 더욱 유리할 수 있다. 또한, 고이동도 특성을 확보하면서 동시에 스윙(swing) 값을 낮추어 우수한 스위칭 특성을 확보하는데 유리할 수 있다. 예컨대, ZnF2 타겟에 대한 파워가 60W 인 경우, 박막 트랜지스터의 이동도는 약 50 ㎠/Vs 정도로 높고, 스윙(swing) 값은 0.45 V/dec 정도로 낮았다. 또한, ZnF2 타겟에 대한 파워가 30W 인 경우, 박막 트랜지스터의 이동도는 약 113 ㎠/Vs 정도로 매우 높고, 스윙(swing) 값은 0.7 V/dec 정도로 낮았다. 이러한 박막 트랜지스터는 차세대 고성능/고해상도/대면적 표시장치(디스플레이)의 구현에 유리하게 적용될 수 있다. On the other hand, in the case of field effect mobility of the thin film transistor, as the content ratio of fluorine (F) in the semiconductor film (channel layer) increases, it increases to some extent and then decreases. That is, as the power for the ZnF 2 target increases from 0W to 30W, the field effect mobility increases to more than 110 ㎠/Vs, and the field effect mobility decreases in the section that increases from 30W to 75W. And, it can be seen that the average mobility value is also higher than that of FIG. 8. Accordingly, in the case of the embodiment corresponding to FIG. 12, it may be more advantageous to secure high mobility characteristics of the thin film transistor. In addition, it may be advantageous in securing high mobility characteristics and at the same time lowering a swing value to secure excellent switching characteristics. For example, when the power for the ZnF 2 target is 60W, the mobility of the thin film transistor is as high as about 50
분석/평가(3)Analysis/Evaluation(3)
도 13a 내지 도 13c는 본 발명의 다른 실시예에 따른 반도체막을 적용한 박막 트랜지스터의 트랜스퍼(transfer) 특성을 보여주는 그래프이다. 도 13a 내지 도 13c의 결과는 도 2를 참조하여 설명한 반도체 물질(100')을 적용한 트랜지스터에 대한 결과이다. 즉, 산소(O2) 가스를 사용하지 않고, 아연(Zn)과 불소(F) 및 질소(N)를 포함하는 반도체막을 제조한 후, 이를 채널층으로 적용한 박막 트랜지스터에 대한 결과이다. 도 13a, 도 13b, 도 13c의 트랜지스터에 사용된 반도체막(채널층) 형성시, ZnF2 타겟에 대한 파워는 각각 70W, 80W, 90W 이었다. 트랜지스터의 기본 구성은 도 7a 내지 도 7f에 대해 설명한 바와 동일하였다. 13A to 13C are graphs showing transfer characteristics of a thin film transistor to which a semiconductor film is applied according to another embodiment of the present invention. The results of FIGS. 13A to 13C are results for a transistor to which the
도 13a 내지 도 13c를 참조하면, 도 7a 내지 도 7f의 결과 및 도 11a 내지 도 11f의 결과와 유사하게, 본 실시예에 따른 박막 트랜지스터는 비교적 우수한 특성을 나타내는 것을 확인할 수 있다. 13A to 13C, similar to the results of FIGS. 7A to 7F and 11A to 11F, it can be seen that the thin film transistor according to the present embodiment exhibits relatively excellent characteristics.
도 13a 내지 도 13c로부터 박막 트랜지스터들의 전계 효과 이동도(field effect mobility)(㎠/Vs) 및 서브문턱 스윙(subthreshold swing)(S.S.)(V/dec) 값을 정리하면, 아래의 표 3과 같다. The field effect mobility (cm2/Vs) and subthreshold swing (SS) (V/dec) values of the thin film transistors from FIGS. 13A to 13C are summarized in Table 3 below. .
한편, 도 13a 내지 도 13c으로부터 문턱전압을 계산하면, 도 13a에 대응하는 박막 트랜지스터의 문턱전압은 -0.86±0.93 V 이었고, 도 13b에 대응하는 박막 트랜지스터의 문턱전압은 -0.92±0.42 V 이었으며, 도 13c에 대응하는 박막 트랜지스터의 문턱전압은 -0.89±0.44 V 였다. On the other hand, when the threshold voltage is calculated from FIGS. 13A to 13C, the threshold voltage of the thin film transistor corresponding to FIG. 13A was -0.86±0.93 V, and the threshold voltage of the thin film transistor corresponding to FIG. 13B was -0.92±0.42 V, The threshold voltage of the thin film transistor corresponding to FIG. 13C was -0.89±0.44 V.
분석/평가(4)Analysis/Evaluation(4)
도 14는 본 발명의 다른 실시예에 따른 반도체막의 TEM(transmission electron microscope) 이미지로부터 얻어진 나노회절 패턴(nanodiffraction pattern)을 보여준다. 즉, 도 14는 상기 반도체막에 대한 TEM 나노회절(nanodiffraction) 분석 결과를 보여준다. 상기 반도체막은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)(ZnFxOyNz)를 포함한다. 일반적으로, TEM 이미지로부터 얻어진 회절 패턴에서 선명한 도트(dot) 및 대시(dash) 패턴은 결정질을 나타내고, 경계가 불분명하고 색이 옅은 광폭의 원형 밴드(band)는 비정질을 나타낸다. 14 shows a nanodiffraction pattern obtained from a transmission electron microscope (TEM) image of a semiconductor film according to another embodiment of the present invention. That is, FIG. 14 shows the result of TEM nanodiffraction analysis of the semiconductor layer. The semiconductor layer includes zinc fluorooxynitride (ZnF x O y N z ). In general, in a diffraction pattern obtained from a TEM image, a sharp dot and dash pattern indicates crystalline, and a wide circular band with an unclear boundary and light color indicates amorphous.
도 14를 참조하면, 광폭의 원형 밴드(band)와 함께 도트(dot) 패턴이 나타나는 것을 확인할 수 있다. 이는 본 실시예에 따른 반도체막 내에 비정질상과 결정질상(나노결정상)이 함께 존재하고 있음을 의미한다. 도트(dot) 패턴의 수는 많지 않으므로, 결정질상(나노결정상)의 양은 많지 않고, 비정질상이 주를 이루고 있는 것으로 추정된다. 그러나, 도 14의 결과는 예시적인 것이고, 형성 조건에 따라, 반도체막의 상(phase) 구성은 변화될 수 있다. Referring to FIG. 14, it can be seen that a dot pattern appears together with a wide circular band. This means that an amorphous phase and a crystalline phase (nanocrystalline phase) exist together in the semiconductor film according to the present embodiment. Since the number of dot patterns is not large, the amount of the crystalline phase (nanocrystalline phase) is not large, and it is presumed that the amorphous phase is dominant. However, the results of FIG. 14 are exemplary, and the phase configuration of the semiconductor film may be changed depending on the formation conditions.
트랜지스터(2)Transistor(2)
이하에서는, 본 발명의 실시예에 따른 박막 트랜지스터의 구성 및 변형예 등에 대해 자세히 설명한다. 즉, 도 3 및 도 4의 박막 트랜지스터의 구성요소들이 가질 수 있는 구체적인 구조 및 그들의 변형예, 그리고, 다른 실시예들에 따른 박막 트랜지스터에 대해 설명한다. Hereinafter, the configuration and modification examples of the thin film transistor according to an embodiment of the present invention will be described in detail. That is, a specific structure that the components of the thin film transistors of FIGS. 3 and 4 may have, modified examples thereof, and thin film transistors according to other embodiments will be described.
도 15는 도 3 및 도 4의 게이트전극(G10), 소오스전극(S10, S10') 및/또는 드레인전극(D10, D10')이 가질 수 있는 다층 전극 구조를 예시적으로 보여주는 단면도이다. 15 is a cross-sectional view illustrating a multilayer electrode structure that the gate electrode G10, source electrodes S10 and S10', and/or drain electrodes D10 and D10' of FIGS. 3 and 4 may have.
도 15를 참조하면, 다층 전극(ME10)은 복수의 층, 예컨대, 제1층(L1), 제2층(L2) 및 제3층(L3)을 포함할 수 있다. 제1층(L1)은 하부층일 수 있고, 제2층(L2)은 중간층일 수 있으며, 제3층(L3)은 상부층일 수 있다. 제2층(L2)의 비저항은 제1 및 제3층(L1, L3)의 비저항보다 낮을 수 있다. 따라서, 전류의 흐름은 대부분 제2층(L2)을 통해서 이루어질 수 있다. 제1층(L1) 및/또는 제3층(L3)은 접착력 향상 및 확산 방지(억제) 등을 위해 구비시킬 수 있다. 즉, 제1층(L1) 및/또는 제3층(L3)은 접착층, 확산 방지층 등의 역할을 할 수 있다. 예컨대, 제1층(L1) 및/또는 제3층(L3)은 Ti, Mo 또는 이들의 조합을 포함할 수 있다. 제2층(L2)은 Al, AlNd, Cu 또는 이들의 조합을 포함할 수 있다. 구체적인 예로, 다층 전극(ME10)은 Ti/Al/Ti, Ti/Cu/Ti, Mo/Al/Mo, Ti/AlNd/Ti, Mo/AlNd/Mo 등의 구조를 가질 수 있다. AlNd에 포함된 Nd는 EM(electromigration) 현상을 억제하는 역할을 할 수 있다. 제2층(L1)의 두께는 제1층(L1) 및 제3층(L3)의 두께보다 클 수 있다. 예컨대, 제1층(L1), 제2층(L2) 및 제3층(L3)의 두께는 각각 500Å∼1000Å, 1000Å∼2㎛, 500Å∼1000Å 정도일 수 있다. 경우에 따라서는, 제1층(L1)과 제2층(L2) 사이 및/또는 제2층(L2)과 제3층(L3) 사이에 소정의 베리어층(barrier layer)(미도시)을 더 구비시킬 수 있다. 일례로, 제1층(L1)과 제2층(L2) 사이에 TiN층과 같은 베리어층을 구비시킬 수 있다. 또한, 경우에 따라서는, 제1층(L1)과 제2층(L2) 중 적어도 하나를 구비시키지 않을 수도 있다. 그 밖에도, 도 15의 전극 구성은 다양하게 변화될 수 있다. Referring to FIG. 15, the multilayer electrode ME10 may include a plurality of layers, for example, a first layer L1, a second layer L2, and a third layer L3. The first layer L1 may be a lower layer, the second layer L2 may be an intermediate layer, and the third layer L3 may be an upper layer. The specific resistance of the second layer L2 may be lower than that of the first and third layers L1 and L3. Accordingly, most of the current can flow through the second layer L2. The first layer L1 and/or the third layer L3 may be provided to improve adhesion and prevent (suppress) diffusion. That is, the first layer L1 and/or the third layer L3 may serve as an adhesive layer or a diffusion barrier layer. For example, the first layer (L1) and/or the third layer (L3) may include Ti, Mo, or a combination thereof. The second layer L2 may include Al, AlNd, Cu, or a combination thereof. As a specific example, the multilayer electrode ME10 may have a structure such as Ti/Al/Ti, Ti/Cu/Ti, Mo/Al/Mo, Ti/AlNd/Ti, and Mo/AlNd/Mo. Nd contained in AlNd may play a role of suppressing an electromigration (EM) phenomenon. The thickness of the second layer L1 may be greater than the thickness of the first layer L1 and the third layer L3. For example, the first layer (L1), the second layer (L2) and the third layer (L3) may have a thickness of about 500Å to 1000Å, 1000Å to 2 μm, and 500Å to 1000Å, respectively. In some cases, a predetermined barrier layer (not shown) is formed between the first layer (L1) and the second layer (L2) and/or between the second layer (L2) and the third layer (L3). It can be provided further. For example, a barrier layer such as a TiN layer may be provided between the first layer L1 and the second layer L2. In addition, in some cases, at least one of the first layer L1 and the second layer L2 may not be provided. In addition, the electrode configuration of FIG. 15 may be variously changed.
도 15와 같은 구성을 갖는 다층 전극(ME10)을 도 3 및 도 4의 게이트전극(G10), 소오스전극(S10, S10') 및/또는 드레인전극(D10, D10')에 적용함으로써, 이들의 접착력 및 확산 방지 특성을 개선할 수 있고, RC(resistance-capacitance) 지연(delay)을 억제하여 우수한 신호 전달 특성을 확보할 수 있다. 도 15와 같은 전극 구성은 도 3 및 도 4 이외에 이하에서 설명할 다른 실시예의 박막 트랜지스터에도 유사하게 적용될 수 있다. 그러나 도 15의 구체적인 전극 구성은 예시적인 것에 불과하고, 다양하게 변형될 수 있다. 예컨대, 단층 구조의 전극, 이중층 구조의 전극, 삼중층 이상의 다층 전극도 가능할 수 있다. By applying the multilayer electrode ME10 having the configuration as in FIG. 15 to the gate electrode G10, source electrodes S10, S10' and/or drain electrodes D10, D10' of FIGS. 3 and 4, It is possible to improve adhesion and anti-diffusion characteristics, and secure excellent signal transmission characteristics by suppressing resistance-capacitance (RC) delay. The electrode configuration as shown in FIG. 15 may be similarly applied to a thin film transistor of another embodiment to be described below in addition to FIGS. 3 and 4. However, the specific electrode configuration of FIG. 15 is only exemplary, and may be variously modified. For example, an electrode having a single layer structure, an electrode having a double layer structure, and a multilayer electrode having a triple layer or more may be possible.
이하에서는, 도 16을 참조하여, 도 3 및 도 4의 게이트절연층(GI10)이 가질 수 있는 구체적인 구조(다층 구조)를 예시적으로 설명한다. 즉, 도 16은 도 3 및 도 4의 게이트절연층(GI10)이 가질 수 있는 구체적인 구조(다층 구조)를 예시적으로 보여주는 단면도이다. Hereinafter, with reference to FIG. 16, a specific structure (multilayer structure) that the gate insulating layer GI10 of FIGS. 3 and 4 may have will be exemplarily described. That is, FIG. 16 is a cross-sectional view illustrating a specific structure (multilayer structure) that the gate insulating layer GI10 of FIGS. 3 and 4 may have.
도 16을 참조하면, 게이트절연층(GI11)은 실리콘 질화물층(GI1) 및 실리콘 산화물층(GI2)을 포함할 수 있다. 게이트전극(G10) 상에 실리콘 질화물층(GI1)과 실리콘 산화물층(GI2)이 순차로 적층될 수 있다. 실리콘 질화물층(GI1)은 게이트전극(G10)과 실리콘 산화물층(GI2) 사이에 구비될 수 있고, 실리콘 산화물층(GI2)은 실리콘 질화물층(GI1)과 채널층(C10) 사이에 구비될 수 있다. 실리콘 질화물층(GI1)은 게이트전극(G10)에 접촉될 수 있고, 실리콘 산화물층(GI2)은 채널층(C10)에 접촉될 수 있다. 실리콘 산화물층(GI2)은 채널층(C10)과 게이트절연층(GI11) 사이의 계면 특성을 향상시키기 위한 물질층일 수 있다. 즉, 실리콘 산화물층(GI2)은 채널층(C10)과 접촉하여 우수한 계면 특성을 나타낼 수 있다. 게이트절연층(GI11)과 채널층(C10) 사이의 계면 특성은 트랜지스터 특성에 영향을 줄 수 있으므로, 가능하면, 이들(GI11, C10) 사이에 우수한 계면 특성을 확보하는 것이 바람직할 수 있다. 또한, 실리콘 산화물층(GI2)은 비교적 큰 에너지 밴드갭을 갖기 때문에, 채널층(C10)에 대해 큰 가전자대 오프셋(valence band offset)을 가질 수 있다. 따라서, 실리콘 산화물층(GI2)을 채널층(C10)과 접촉시키는 경우, 게이트절연층(GI11)과 채널층(G10) 사이의 전기적 베리어(barrier)를 높일 수 있고, 홀 주입(hole injection) 현상 등을 억제할 수 있다. 한편, 실리콘 질화물층(GI1)은 성막 속도가 빠르고 성막시 파티클(particle) 발생이 적기 때문에, 이와 관련해서, 트랜지스터 제조 공정 및 특성에 유리하게 작용할 수 있다. 즉, 실리콘 질화물층(GI1)을 게이트전극(G10)과 실리콘 산화물층(GI2) 사이에 구비시킬 경우, 게이트절연층(GI11) 형성시 파티클(particle) 발생을 줄일 수 있고, 게이트절연층(GI11)의 성막 속도를 증가시킬 수 있다. 따라서, 도 16과 같은 다층 구조의 게이트절연층(GI11)을 사용하면, 실리콘 질화물 또는 실리콘 산화물만으로 구성된 단층 구조의 게이트절연층을 사용하는 경우와 비교하여, 우수한 특성을 갖는 박막 트랜지스터를 제조할 수 있다. Referring to FIG. 16, the gate insulating layer GI11 may include a silicon nitride layer GI1 and a silicon oxide layer GI2. A silicon nitride layer GI1 and a silicon oxide layer GI2 may be sequentially stacked on the gate electrode G10. The silicon nitride layer GI1 may be provided between the gate electrode G10 and the silicon oxide layer GI2, and the silicon oxide layer GI2 may be provided between the silicon nitride layer GI1 and the channel layer C10. have. The silicon nitride layer GI1 may contact the gate electrode G10, and the silicon oxide layer GI2 may contact the channel layer C10. The silicon oxide layer GI2 may be a material layer for improving interfacial characteristics between the channel layer C10 and the gate insulating layer GI11. That is, the silicon oxide layer GI2 may contact the channel layer C10 to exhibit excellent interfacial characteristics. Since the interface characteristics between the gate insulating layer GI11 and the channel layer C10 may affect the transistor characteristics, it may be desirable to secure excellent interface characteristics between the gate insulating layer GI11 and C10, if possible. Also, since the silicon oxide layer GI2 has a relatively large energy band gap, it may have a large valence band offset with respect to the channel layer C10. Therefore, when the silicon oxide layer GI2 is in contact with the channel layer C10, an electrical barrier between the gate insulating layer GI11 and the channel layer G10 can be increased, and a hole injection phenomenon. The back can be suppressed. On the other hand, since the silicon nitride layer GI1 has a high film formation speed and little generation of particles during film formation, in this regard, it can advantageously act on a transistor manufacturing process and characteristics. That is, when the silicon nitride layer GI1 is provided between the gate electrode G10 and the silicon oxide layer GI2, generation of particles can be reduced when the gate insulating layer GI11 is formed, and the gate insulating layer GI11 ) Can increase the film formation speed. Therefore, when the multilayered gate insulating layer GI11 as shown in FIG. 16 is used, a thin film transistor having excellent characteristics can be manufactured as compared to the case of using a single-layered gate insulating layer composed of only silicon nitride or silicon oxide. have.
도 16과 같은 게이트절연층(GI11)의 전극 구성은 도 3 및 도 4 이외에 이하에서 설명할 다른 실시예의 박막 트랜지스터에도 유사하게 적용될 수 있다. 게이트전극이 채널층 위쪽에 구비되는 탑(top) 게이트 구조의 박막 트랜지스터의 경우, 상기 채널층으로부터 게이트전극 측으로 순차로 구비된 실리콘 산화물층 및 실리콘 질화물층을 포함하는 게이트절연층을 사용할 수 있다. 그러나 도 16의 게이트절연층(GI11) 구성은 예시적인 것에 불과하고, 다양하게 변형될 수 있다. 예컨대, 게이트절연층(GI11)의 구성 물질은 달라질 수 있고, 단층 구조의 게이트절연층이나 삼중층 이상의 다층 구조를 갖는 게이트절연층도 사용할 수 있다. The electrode configuration of the gate insulating layer GI11 as illustrated in FIG. 16 may be similarly applied to the thin film transistors of other embodiments to be described below in addition to FIGS. 3 and 4. In the case of a thin film transistor having a top gate structure in which the gate electrode is provided above the channel layer, a gate insulating layer including a silicon oxide layer and a silicon nitride layer sequentially provided from the channel layer toward the gate electrode may be used. However, the configuration of the gate insulating layer GI11 of FIG. 16 is only exemplary, and may be variously modified. For example, the constituent material of the gate insulating layer GI11 may be different, and a gate insulating layer having a single layer structure or a gate insulating layer having a multilayer structure of a triple layer or more may be used.
도 3 및 도 4의 보호층(P10)은 단층 또는 다층 구조를 가질 수 있다. 예컨대, 도 3 및 도 4의 보호층(P10)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 유기 절연물 등을 이용해서, 단층 또는 다층 구조로 형성할 수 있다. 도 3의 경우, 보호층(P10)이 채널층(C10)에 직접 접촉하지 않기 때문에, 보호층(P10)을 실리콘 질화물의 단층 구조로 형성할 수 있다. 도 4의 경우, 보호층(P10)이 채널층(C10)에 접촉하기 때문에, 보호층(P10)을 실리콘 산화물층과 실리콘 질화물층의 다층 구조로 형성할 수 있다. 이 경우, 상기 실리콘 산화물층이 채널층(C10)에 접촉되고, 그 위에 상기 실리콘 질화물층이 구비될 수 있다. 또는, 도 3 및 도 4의 보호층(P10)을 실리콘 산화물의 단층 구조로 형성할 수도 있다. 또는, 도 3 및 도 4의 보호층(P10)을 삼중층 이상의 다층 구조로 형성할 수도 있다. The protective layer P10 of FIGS. 3 and 4 may have a single layer or multilayer structure. For example, the protective layer P10 of FIGS. 3 and 4 may be formed of a single layer or a multilayer structure using silicon oxide, silicon nitride, silicon oxynitride, organic insulating material, or the like. In the case of FIG. 3, since the protective layer P10 does not directly contact the channel layer C10, the protective layer P10 can be formed in a single layer structure of silicon nitride. In the case of FIG. 4, since the protective layer P10 contacts the channel layer C10, the protective layer P10 can be formed in a multilayer structure of a silicon oxide layer and a silicon nitride layer. In this case, the silicon oxide layer may be in contact with the channel layer C10, and the silicon nitride layer may be provided thereon. Alternatively, the protective layer P10 of FIGS. 3 and 4 may be formed in a single layer structure of silicon oxide. Alternatively, the protective layer P10 of FIGS. 3 and 4 may be formed in a multilayered structure of three or more layers.
도 17은 이중층 구조의 보호층(P11)을 사용한 경우를 보여주고, 도 18은 삼중층 구조의 보호층(P12)을 사용한 경우를 보여준다. 도 17은 도 4의 박막 트랜지스터(back channel etch 구조)에 이중층 구조의 보호층(P11)을 적용한 경우이고, 도 18은 도 3의 박막 트랜지스터(etch stop 구조)에 삼중층 구조의 보호층(P12)을 적용한 경우이다. FIG. 17 shows a case in which the protective layer P11 having a double layer structure is used, and FIG. 18 shows a case where the protective layer P12 having a triple layer structure is used. FIG. 17 is a case in which a double-layered protective layer P11 is applied to the thin film transistor of FIG. 4 (a back channel etch structure), and FIG. 18 is a three-layered protective layer P12 on the thin film transistor of FIG. ) Is applied.
도 17을 참조하면, 보호층(P11)은 순차로 적층된 제1 보호층(P1)과 제2 보호층(P2)을 포함할 수 있다. 제1 보호층(P1)은 실리콘 산화물층일 수 있고, 제2 보호층(P2)은 실리콘 질화물층일 수 있다. 소오스전극(S10')과 드레인전극(D10') 사이의 채널층(C10)의 노출된 영역 상에 보호층(P11)을 형성하는 경우, 제1 보호층(P1)으로 실리콘 산화물층을 사용할 수 있고, 제2 보호층(P2)으로 실리콘 질화물층을 사용할 수 있다. 만약, 채널층(C10)에 접촉하는 실리콘 질화물 보호층을 형성할 경우, 실리콘 질화물 보호층 형성시 사용하는 암모니아(NH3) 가스 등에 의해 채널층(C10)의 전기전도도가 원치 않은 수준으로 높아질 수 있다. 따라서, 채널층(C10)에 접촉하는 제1 보호층(P1)으로는 실리콘 산화물층을 사용할 수 있다. 한편, 제2 보호층(P2)으로 사용될 수 있는 실리콘 질화물층은 산소, 수분 등의 침투를 억제/방지하는데 있어서, 실리콘 산화물층보다 우수한 성능을 가질 수 있다. Referring to FIG. 17, the protective layer P11 may include a first protective layer P1 and a second protective layer P2 that are sequentially stacked. The first protective layer P1 may be a silicon oxide layer, and the second protective layer P2 may be a silicon nitride layer. When the protective layer P11 is formed on the exposed region of the channel layer C10 between the source electrode S10' and the drain electrode D10', a silicon oxide layer can be used as the first protective layer P1. In addition, a silicon nitride layer may be used as the second protective layer P2. If a silicon nitride protective layer in contact with the channel layer C10 is formed, the electrical conductivity of the channel layer C10 may be increased to an undesired level due to ammonia (NH 3 ) gas used to form the silicon nitride protective layer. have. Accordingly, a silicon oxide layer may be used as the first protective layer P1 contacting the channel layer C10. On the other hand, the silicon nitride layer that can be used as the second protective layer P2 may have better performance than the silicon oxide layer in inhibiting/preventing penetration of oxygen and moisture.
도 18을 참조하면, 보호층(P12)은 순차로 적층된 제1 보호층(P1'), 제2 보호층(P2') 및 제3 보호층(P3')을 포함할 수 있다. 제1 보호층(P1')은 실리콘 산화물층일 수 있고, 제2 보호층(P2')은 실리콘 산질화물층일 수 있으며, 제3 보호층(P3')은 실리콘 질화물층일 수 있다. 이 경우, 상기 실리콘 산질화물층(P2')은 버퍼층(또는 차단층)과 같이 작용하여, 상기 실리콘 질화물층(P3') 형성시 플라즈마 및 수소 등의 침투를 방지 또는 억제하는 역할을 할 수 있다. 상기 실리콘 산질화물층(P2')의 버퍼층(또는 차단층)으로서의 역할을 고려할 때, 그 두께는 적어도 100nm 이상일 수 있다. 그러나, 경우에 따라, 상기 실리콘 산질화물층(P2')의 최소 두께는 달라질 수 있다. 또한, 실리콘 산화물층(P1')이 고온 증착층인 경우에는, 실리콘 산질화물층(P2')을 구비시키지 않을 수도 있다. Referring to FIG. 18, the protective layer P12 may include a first protective layer P1 ′, a second protective layer P2 ′, and a third protective layer P3 ′ that are sequentially stacked. The first protective layer P1 ′ may be a silicon oxide layer, the second protective layer P2 ′ may be a silicon oxynitride layer, and the third protective layer P3 ′ may be a silicon nitride layer. In this case, the silicon oxynitride layer P2 ′ may act like a buffer layer (or a blocking layer) to prevent or suppress penetration of plasma and hydrogen when the silicon nitride layer P3 ′ is formed. . When considering the role of the silicon oxynitride layer P2 ′ as a buffer layer (or blocking layer), the thickness may be at least 100 nm or more. However, in some cases, the minimum thickness of the silicon oxynitride layer P2 ′ may vary. In addition, when the silicon oxide layer P1 ′ is a high-temperature evaporation layer, the silicon oxynitride layer P2 ′ may not be provided.
도 17은 도 4에 이중층 구조의 보호층(P11)을 적용한 경우를 보여주고, 도 18은 도 3에 삼중층 구조의 보호층(P12)을 적용한 경우를 보여주지만, 이중층 구조의 보호층(P11)은 도 3의 트랜지스터에 적용될 수 있고, 삼중층 구조의 보호층(P12)은 도 4의 트랜지스터에 적용될 수 있다. 그리고, 도 17 및 도 18의 보호층(P11, P12)은 이하에서 설명할 다른 실시예의 트랜지스터에도 유사하게 적용될 수 있다. 또한, 도 17 및 도 18의 보호층(P11, P12) 구조는 예시적인 것이고, 다양하게 변형될 있다. FIG. 17 shows a case in which a double-layered protective layer P11 is applied to FIG. 4, and FIG. 18 shows a case in which a triple-layered protective layer P12 is applied to FIG. 3, but the double-layered protective layer P11 ) May be applied to the transistor of FIG. 3, and the protective layer P12 having a triple layer structure may be applied to the transistor of FIG. 4. In addition, the protective layers P11 and P12 of FIGS. 17 and 18 may be similarly applied to transistors of other exemplary embodiments described below. In addition, the structures of the protective layers P11 and P12 of FIGS. 17 and 18 are exemplary and may be variously modified.
트랜지스터(3)Transistor(3)
도 19는 본 발명의 다른 실시예에 따른 박막 트랜지스터를 보여주는 단면도이다. 본 실시예에 따른 트랜지스터는 게이트전극(G20)이 채널영역(C20) 위에 구비되는 탑(top) 게이트 구조의 박막 트랜지스터이다. 19 is a cross-sectional view showing a thin film transistor according to another embodiment of the present invention. The transistor according to the present embodiment is a thin film transistor having a top gate structure in which the gate electrode G20 is provided on the channel region C20.
도 19를 참조하면, 기판(SUB20) 상에 활성층(A20)이 구비될 수 있다. 기판(SUB20)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 기판(SUB20)은 무기물 기판이거나 유기물 기판일 수도 있고, 투명하거나 불투명 또는 반투명할 수 있다. 활성층(A20)은 반도체 물질로 형성된 층일 수 있다. 활성층(A20)은 도 1 및 도 2를 참조하여 설명한 반도체 물질(100, 100')로 형성된 층일 수 있다. 따라서, 활성층(A20)은 아연(zinc), 불소(fluorine), 산소(oxygen) 및 질소(nitrogen)를 포함하는 반도체 물질로 형성되거나, 아연(zinc), 불소(fluorine) 및 질소(nitrogen)를 포함하는 반도체 물질로 형성될 수 있다. 다시 말해, 활성층(A20)은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함하는 반도체 물질로 형성되거나, 아연 플루오르나이트라이드(zinc fluoronitride)를 포함하는 반도체 물질로 형성될 수 있다. 활성층(A20)은 그 중앙부 혹은 그 부근에 채널영역(C20)을 가질 수 있다. 채널영역(C20)의 물질 구성, 물성, 특성, 변형 예 등은 도 1 및 도 2를 참조하여 반도체 물질(100, 100')에 대하여 설명한 바와 동일하거나 유사할 수 있다. Referring to FIG. 19, an active layer A20 may be provided on a substrate SUB20. The substrate SUB20 may be a glass substrate, but may be any one of various substrates used in a typical semiconductor device process such as a plastic substrate or a silicon substrate. The substrate SUB20 may be an inorganic substrate or an organic substrate, and may be transparent, opaque, or translucent. The active layer A20 may be a layer formed of a semiconductor material. The active layer A20 may be a layer formed of the
활성층(A20)의 채널영역(C20) 상에 게이트절연층(GI20)과 게이트전극(G20)이 순차로 적층된 적층구조물(SS20)이 구비될 수 있다. 적층구조물(SS20) 양측의 활성층(A20) 내에 소오스영역(S20) 및 드레인영역(D20)이 구비될 수 있다. 소오스영역(S20) 및 드레인영역(D20)은 채널영역(C20)보다 높은 전기전도도를 가질 수 있다. 소오스영역(S20) 및 드레인영역(D20)은 도전성 영역일 수 있다. 소오스영역(S20) 및 드레인영역(D20)은 플라즈마 처리된 영역일 수 있다. 예컨대, 소오스영역(S20) 및 드레인영역(D20)은 수소(H)를 포함하는 플라즈마로 처리된 영역일 수 있다. 적층구조물(SS20) 양측의 활성층(A20)을 수소(H)를 포함하는 가스의 플라즈마로 처리하면, 도전성을 갖게 되어 소오스영역(S20) 및 드레인영역(D20)이 될 수 있다. 이때, 상기 수소(H)를 포함하는 가스는 NH3, H2 등일 수 있다. 상기 수소(H)를 포함하는 가스의 플라즈마로 활성층(A20)의 양단부를 처리하면, 수소가 활성층(A20) 내에 들어가 캐리어(carrier)로 작용할 수 있다. 또한, 수소의 플라즈마는 활성층(A20)의 음이온(anion)(산소 등)을 제거하는 역할을 할 수 있고, 그 결과, 플라즈마 처리 영역의 전기전도도가 높아질 수 있다. 이와 관련해서, 소오스영역(S20) 및 드레인영역(D20)은 음이온(산소 등)의 농도가 상대적으로 낮은 영역을 포함할 수 있다. 다시 말해, 소오스영역(S20) 및 드레인영역(D20)은 양이온(cation)의 농도가 상대적으로 높은 영역, 예컨대, 아연-리치(Zn-rich) 영역을 포함할 수 있다. A stacked structure SS20 in which a gate insulating layer GI20 and a gate electrode G20 are sequentially stacked on the channel region C20 of the active layer A20 may be provided. A source region S20 and a drain region D20 may be provided in the active layer A20 on both sides of the stacked structure SS20. The source region S20 and the drain region D20 may have higher electrical conductivity than the channel region C20. The source region S20 and the drain region D20 may be conductive regions. The source region S20 and the drain region D20 may be plasma-treated regions. For example, the source region S20 and the drain region D20 may be regions treated with plasma including hydrogen (H). When the active layers A20 on both sides of the stacked structure SS20 are treated with plasma of a gas containing hydrogen (H), they become conductive and may become a source region S20 and a drain region D20. In this case, the gas containing hydrogen (H) may be NH 3 , H 2, or the like. When both ends of the active layer A20 are treated with the plasma of the gas containing hydrogen (H), hydrogen may enter the active layer A20 and act as a carrier. Further, the plasma of hydrogen may serve to remove anions (oxygen, etc.) of the active layer A20, and as a result, the electrical conductivity of the plasma treatment region may be increased. In this regard, the source region S20 and the drain region D20 may include regions in which the concentration of negative ions (such as oxygen) is relatively low. In other words, the source region S20 and the drain region D20 may include a region having a relatively high cation concentration, for example, a zinc-rich region.
기판(SUB20) 상에 게이트전극(G20), 소오스영역(S20) 및 드레인영역(D20)을 덮는 층간절연층(ILD20)이 구비될 수 있다. 층간절연층(ILD20) 상에 소오스영역(S20) 및 드레인영역(D20)과 전기적으로 연결된 제1 및 제2 전극(E21, E22)이 구비될 수 있다. 소오스영역(S20)과 제1 전극(E21)은 제1 도전성플러그(PG21)에 의해, 드레인영역(D20)과 제2 전극(E22)은 제2 도전성플러그(PG22)에 의해 연결될 수 있다. 제1 및 제2 전극(E21, E22)은 각각 소오스전극 및 드레인전극이라 할 수 있다. 혹은, 소오스영역(S20) 및 드레인영역(D20) 자체를 소오스전극 및 드레인전극이라 할 수도 있다. 층간절연층(ILD20) 상에 제1 및 제2 전극(E21, E22)을 덮는 보호층(passivation layer)(미도시)이 더 구비될 수 있다. An interlayer insulating layer ILD20 covering the gate electrode G20, the source region S20, and the drain region D20 may be provided on the substrate SUB20. First and second electrodes E21 and E22 electrically connected to the source region S20 and the drain region D20 may be provided on the interlayer insulating layer ILD20. The source region S20 and the first electrode E21 may be connected by a first conductive plug PG21, and the drain region D20 and the second electrode E22 may be connected by a second conductive plug PG22. The first and second electrodes E21 and E22 may be referred to as a source electrode and a drain electrode, respectively. Alternatively, the source region S20 and the drain region D20 itself may be referred to as a source electrode and a drain electrode. A passivation layer (not shown) may be further provided on the interlayer insulating layer ILD20 to cover the first and second electrodes E21 and E22.
도시하지는 않았지만, 기판(SUB20) 상에 소정의 하지층(underlayer)이 구비될 수 있고, 상기 하지층 상에 활성층(A20)이 구비될 수 있다. 상기 하지층은 산화물층과 같은 절연층일 수 있다. 상기 산화물층은, 예컨대, 실리콘 산화물층일 수 있다. 그러나, 상기 하지층의 물질은 다양하게 변화될 수 있다. Although not shown, a predetermined underlayer may be provided on the substrate SUB20, and an active layer A20 may be provided on the underlayer. The underlying layer may be an insulating layer such as an oxide layer. The oxide layer may be, for example, a silicon oxide layer. However, the material of the underlying layer may be variously changed.
본 실시예에 따른 박막 트랜지스터는 게이트전극(G20)의 위치에 의해 그 양측의 소오스/드레인영역(S20, D20)의 위치가 자동적으로 결정되는 자기 정렬(self-aligned) 탑(top) 게이트 구조를 가질 수 있다. 이때, 소오스영역(S20) 및 드레인영역(D20)은 게이트전극(G20)과 오버랩(overlap)되지 않을 수 있다. 이러한 구조는 소자(트랜지스터)의 스케일 다운(scale down) 및 동작 속도 개선에 유리할 수 있다. 특히, 기생 캐패시턴스(parasitic capacitance)를 줄일 수 있기 때문에, RC 지연(delay) 현상을 억제할 수 있고, 결과적으로, 동작 속도가 개선될 수 있다. The thin film transistor according to the present embodiment has a self-aligned top gate structure in which the positions of the source/drain regions S20 and D20 on both sides of the gate electrode G20 are automatically determined according to the position of the gate electrode G20. Can have. In this case, the source region S20 and the drain region D20 may not overlap with the gate electrode G20. Such a structure may be advantageous for scaling down the device (transistor) and improving the operation speed. In particular, since the parasitic capacitance can be reduced, the RC delay phenomenon can be suppressed, and as a result, the operation speed can be improved.
도 20은 본 발명의 다른 실시예에 따른 박막 트랜지스터를 보여주는 단면도이다. 도 20는 도 19에서 변형된 것으로, 적층구조물(SS20)의 양측벽에 절연스페이서(SP20)가 구비되고, 변형된 소오스영역(S20') 및 드레인영역(D20')을 갖는다는 점에서 도 19의 구조와 차이가 있다. 20 is a cross-sectional view illustrating a thin film transistor according to another embodiment of the present invention. FIG. 20 is modified from FIG. 19, in that an insulating spacer SP20 is provided on both sidewalls of the stacked structure SS20, and has a modified source region S20' and a drain region D20'. There is a difference with the structure of
도 20을 참조하면, 적층구조물(SS20)의 양측벽에 절연스페이서(SP20)가 구비될 수 있다. 적층구조물(SS20) 양측의 활성층(A20) 내에 소오스영역(S20') 및 드레인영역(D20')이 구비되어 있다. 소오스영역(S20') 및 드레인영역(D20') 각각은 전기전도도가 다른 두 개의 영역(이하, 제1 및 제2 도전영역)(d1, d2)을 포함할 수 있고, 이들 중 제1 도전영역(d1)이 채널영역(C20)에 인접하게, 즉, 절연스페이서(SP20) 아래에 구비될 수 있다. 제1 도전영역(d1)의 전기전도도는 제2 도전영역(d2)의 전기전도도보다 낮을 수 있다. 이러한 제1 도전영역(d1)은 LDD(lightly doped drain) 영역과 유사한 영역일 수 있다. 소오스영역(S20') 및 드레인영역(D20')은 플라즈마 처리된 영역일 수 있다. 제1 도전영역(d1)의 플라즈마 처리 시간 또는 횟수는 제2 도전영역(d2)의 플라즈마 처리 시간 또는 횟수보다 짧거나 적을 수 있다. 도 20에서 절연스페이서(SP20)는 서로 다른 제1 및 제2 도전영역(d1, d2)을 형성하기 위해 마련된 것일 수 있다. 보다 구체적으로 설명하면, 적층구조물(SS20)을 형성한 후, 적층구조물(SS20) 양측의 활성층(A20)을 1차로 플라즈마 처리하고, 적층구조물(SS20) 양측벽에 절연스페이서(SP20)를 형성한 후, 적층구조물(SS20)과 절연스페이서(SP20) 양측의 활성층(A20)을 2차로 플라즈마 처리하면, 서로 다른 제1 및 제2 도전영역(d1, d2)을 형성할 수 있다. 다시 말해, 절연스페이스(SP20)는 활성층(A20) 내에 LDD 구조를 형성하는데 이용될 수 있다. 또한, 절연스페이스(SP20)는 게이트전극(G20)의 측벽을 보호하는 역할을 할 수 있다. Referring to FIG. 20, insulating spacers SP20 may be provided on both side walls of the stacked structure SS20. A source region S20' and a drain region D20' are provided in the active layer A20 on both sides of the stacked structure SS20. Each of the source region S20 ′ and the drain region D20 ′ may include two regions having different electrical conductivity (hereinafter, first and second conductive regions) d1 and d2, of which a first conductive region (d1) may be provided adjacent to the channel region C20, that is, below the insulating spacer SP20. The electrical conductivity of the first conductive region d1 may be lower than that of the second conductive region d2. The first conductive region d1 may be a region similar to a lightly doped drain (LDD) region. The source region S20 ′ and the drain region D20 ′ may be plasma-treated regions. The plasma treatment time or the number of times of the first conductive region d1 may be shorter or less than the plasma treatment time or the number of times of the second conductive region d2. In FIG. 20, the insulating spacer SP20 may be provided to form different first and second conductive regions d1 and d2. More specifically, after forming the stacked structure SS20, the active layers A20 on both sides of the stacked structure SS20 are primarily plasma-treated, and insulating spacers SP20 are formed on both side walls of the stacked structure SS20. Thereafter, when the active layer A20 on both sides of the stacked structure SS20 and the insulating spacer SP20 is subjected to a second plasma treatment, different first and second conductive regions d1 and d2 may be formed. In other words, the insulating space SP20 may be used to form an LDD structure in the active layer A20. In addition, the insulating space SP20 may serve to protect a sidewall of the gate electrode G20.
도 21은 본 발명의 다른 실시예에 따른 박막 트랜지스터를 보여주는 단면도이다. 본 실시예는 탑(top) 게이트 박막 트랜지스터의 다른 예를 보여준다. 21 is a cross-sectional view showing a thin film transistor according to another embodiment of the present invention. This embodiment shows another example of a top gate thin film transistor.
도 21을 참조하면, 기판(SUB30) 상에 서로 이격된 소오스전극(S30) 및 드레인전극(D30)이 구비될 수 있다. 소오스전극(S30)과 드레인전극(D30) 사이의 기판(SUB30) 상에 두 전극(S30, D30)에 접촉된 채널층(C30)이 구비될 수 있다. 채널층(C30)의 물질은 도 1의 반도체 물질(100)과 동일하거나 도 2의 반도체 물질(100')과 동일할 수 있다. 즉, 채널층(C30)은 아연(zinc), 불소(fluorine), 산소(oxygen) 및 질소(nitrogen)를 포함하는 반도체 물질로 구성되거나, 아연(zinc), 불소(fluorine) 및 질소(nitrogen)를 포함하는 반도체 물질로 구성될 수 있다. 다시 말해, 채널층(C30)은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함하거나, 아연 플루오르나이트라이드(zinc fluoronitride)를 포함할 수 있다. 채널층(C30)의 물질 구성, 물성, 특성, 변형 예 등은 도 1 및 도 2를 참조하여 반도체 물질(100, 100')에 대해 설명한 바와 동일하거나 유사할 수 있다. 채널층(C30)의 두께는 10∼150nm 정도, 예컨대, 20∼100nm 정도일 수 있다. 그러나 채널층(C30)의 두께 범위는 달라질 수 있다. Referring to FIG. 21, a source electrode S30 and a drain electrode D30 spaced apart from each other may be provided on a substrate SUB30. A channel layer C30 in contact with the two electrodes S30 and D30 may be provided on the substrate SUB30 between the source electrode S30 and the drain electrode D30. The material of the channel layer C30 may be the same as the
기판(SUB30) 상에 채널층(C30), 소오스전극(S30) 및 드레인전극(D30)을 덮는 게이트절연층(GI30)이 구비될 수 있다. 게이트절연층(GI30) 상에 게이트전극(G30)이 구비될 수 있다. 게이트전극(G30)은 채널층(C30) 위에 위치할 수 있다. 게이트절연층(GI30) 상에 게이트전극(G30)을 덮는 보호층(P30)이 구비될 수 있다. A gate insulating layer GI30 covering the channel layer C30, the source electrode S30, and the drain electrode D30 may be provided on the substrate SUB30. A gate electrode G30 may be provided on the gate insulating layer GI30. The gate electrode G30 may be positioned on the channel layer C30. A protective layer P30 covering the gate electrode G30 may be provided on the gate insulating layer GI30.
도 21의 기판(SUB30), 소오스전극(S30), 드레인전극(D30), 채널층(C30), 게이트절연층(GI30), 게이트전극(G30) 및 보호층(P30) 각각의 물질 및 두께 등은 도 3의 기판(SUB10), 소오스전극(S10), 드레인전극(D10), 채널층(C10), 게이트절연층(GI10), 게이트전극(G10) 및 보호층(P10) 각각의 그것들과 동일하거나 유사할 수 있다. 도 21에서 채널층(C30)과 소오스전극(S30) 및 드레인전극(D30)의 위치 관계는 도 4와 유사하게 변화될 수 있다. 다시 말해, 도 21에서는 소오스전극(S30) 및 드레인전극(D30)이 채널층(C30)의 양단 하면에 접촉되도록 구비되지만, 채널층(C30)을 먼저 형성한 후 채널층(C30)의 양단 상면에 접촉된 소오스전극(S30) 및 드레인전극(D30)을 형성할 수도 있다. 그 밖에도 도 21의 구조는 다양하게 변형될 수 있다. Materials and thicknesses of each of the substrate SUB30, the source electrode S30, the drain electrode D30, the channel layer C30, the gate insulating layer GI30, the gate electrode G30 and the protective layer P30 of FIG. 21 Is the same as those of the substrate SUB10, the source electrode S10, the drain electrode D10, the channel layer C10, the gate insulating layer GI10, the gate electrode G10, and the protective layer P10 of FIG. Or similar. In FIG. 21, the positional relationship between the channel layer C30, the source electrode S30, and the drain electrode D30 may be changed similarly to FIG. 4. In other words, in FIG. 21, the source electrode S30 and the drain electrode D30 are provided to contact the lower surfaces of both ends of the channel layer C30, but after forming the channel layer C30 first, the upper surfaces of both ends of the channel layer C30 A source electrode S30 and a drain electrode D30 in contact with each other may be formed. In addition, the structure of FIG. 21 may be variously modified.
트랜지스터 제조방법Transistor manufacturing method
이하에서는, 본 발명의 실시예에 따른 반도체 물질을 포함하는 박막 트랜지스터의 제조방법을 예시적으로 설명한다. Hereinafter, a method of manufacturing a thin film transistor including a semiconductor material according to an embodiment of the present invention will be exemplarily described.
도 22a 내지 도 22g는 본 발명의 실시예에 따른 박막 트랜지스터의 제조방법을 보여주는 단면도이다. 본 실시예는 바텀(bottom) 게이트 구조를 갖는 박막 트랜지스터의 제조방법이다. 22A to 22G are cross-sectional views illustrating a method of manufacturing a thin film transistor according to an embodiment of the present invention. This embodiment is a method of manufacturing a thin film transistor having a bottom gate structure.
도 22a를 참조하면, 기판(SUB10) 상에 게이트전극(G10)을 형성하고, 게이트전극(G10)을 덮는 게이트절연층(GI10)을 형성할 수 있다. 기판(SUB10)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 기판(SUB10)은 무기물 기판이거나 유기물 기판일 수도 있고, 투명하거나 불투명 또는 반투명할 수 있다. 게이트전극(G10)은 일반적인 전극 물질(금속, 합금, 도전성 금속산화물, 도전성 금속질화물 등)로 형성할 수 있다. 예를 들어, 게이트전극(G10)은 Ti, Pt, Ru, Au, Ag, Mo, Al, W, Cu, Nd, Cr, Ta 등의 금속이나 이들을 포함하는 합금으로 형성하거나, In-Zn-O(indium zinc oxide)(IZO), Al-Zn-O(aluminum zinc oxide)(AZO), In-Sn-O(indium tin oxide)(ITO), Ga-Zn-O(gallium zinc oxide)(GZO), Zn-Sn-O(zinc tin oxide)(ZTO) 등의 도전성 산화물 또는 이들을 포함하는 화합물로 형성할 수 있다. 게이트전극(G10)은 단층 구조 또는 다층 구조를 가질 수 있다. 게이트절연층(GI10)은 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물로 형성하거나, 그 밖의 다른 물질, 예컨대, 실리콘 질화물보다 유전상수가 큰 고유전물질(HfO2, Al2O3 등)로 형성할 수도 있다. 게이트절연층(GI10)은 실리콘 산화물층, 실리콘 산질화물층, 실리콘 질화물층 및 고유전물질층 중 적어도 두 층 이상이 적층된 구조로 형성할 수도 있다. 구체적인 예로, 게이트절연층(GI10)은 실리콘 질화물층과 실리콘 산화물층의 적층 구조로 형성할 수 있다. 이 경우, 게이트전극(G10) 상에 상기 실리콘 질화물층과 상기 실리콘 산화물층을 순차로 적층하여 게이트절연층(GI10)을 형성할 수 있다. Referring to FIG. 22A, a gate electrode G10 may be formed on a substrate SUB10 and a gate insulating layer GI10 covering the gate electrode G10 may be formed. The substrate SUB10 may be a glass substrate, but may be any one of various substrates used in conventional semiconductor device processes such as a plastic substrate or a silicon substrate. The substrate SUB10 may be an inorganic substrate or an organic substrate, and may be transparent, opaque, or translucent. The gate electrode G10 may be formed of a general electrode material (metal, alloy, conductive metal oxide, conductive metal nitride, etc.). For example, the gate electrode G10 is formed of a metal such as Ti, Pt, Ru, Au, Ag, Mo, Al, W, Cu, Nd, Cr, Ta, or an alloy containing these, or In-Zn-O (indium zinc oxide) (IZO), Al-Zn-O (aluminum zinc oxide) (AZO), In-Sn-O (indium tin oxide) (ITO), Ga-Zn-O (gallium zinc oxide) (GZO) , Zn-Sn-O (zinc tin oxide) (ZTO), or a conductive oxide or a compound containing them. The gate electrode G10 may have a single layer structure or a multilayer structure. The gate insulating layer GI10 may be formed of silicon oxide, silicon oxynitride, or silicon nitride, or other materials such as high dielectric materials (HfO 2 , Al 2 O 3, etc.) having a higher dielectric constant than silicon nitride. May be. The gate insulating layer GI10 may be formed in a structure in which at least two or more of a silicon oxide layer, a silicon oxynitride layer, a silicon nitride layer, and a high dielectric material layer are stacked. As a specific example, the gate insulating layer GI10 may be formed in a stacked structure of a silicon nitride layer and a silicon oxide layer. In this case, the silicon nitride layer and the silicon oxide layer may be sequentially stacked on the gate electrode G10 to form the gate insulating layer GI10.
도 22b를 참조하면, 게이트절연층(GI10) 상에 채널용 반도체층(C100)을 형성할 수 있다. 채널용 반도체층(C100)은 아연(zinc), 불소(fluorine), 산소(oxygen) 및 질소(nitrogen)를 포함하는 반도체 물질로 형성하거나, 아연(zinc), 불소(fluorine) 및 질소(nitrogen)를 포함하는 반도체 물질로 형성할 수 있다. 다시 말해, 채널용 반도체층(C100)은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함하는 반도체 물질로 형성하거나, 아연 플루오르나이트라이드(zinc fluoronitride)를 포함하는 반도체 물질로 형성할 수 있다. 채널용 반도체층(C100)의 두께는 10∼150nm 정도, 예컨대, 20∼100nm 정도일 수 있지만, 경우에 따라, 적정 두께 범위는 달라질 수 있다. Referring to FIG. 22B, a channel semiconductor layer C100 may be formed on the gate insulating layer GI10. The channel semiconductor layer C100 is formed of a semiconductor material including zinc, fluorine, oxygen, and nitrogen, or zinc, fluorine, and nitrogen. It may be formed of a semiconductor material including. In other words, the channel semiconductor layer C100 may be formed of a semiconductor material including zinc fluorooxynitride, or may be formed of a semiconductor material including zinc fluoronitride. The thickness of the channel semiconductor layer C100 may be about 10 to 150 nm, for example, about 20 to 100 nm, but depending on the case, the appropriate thickness range may vary.
채널용 반도체층(C100)은, 예컨대, 스퍼터링(sputtering) 법과 같은 PVD(physical vapor deposition) 방법으로 증착할 수 있다. 상기 스퍼터링은 반응성 스퍼터링(reactive sputtering) 일 수 있다. 또한, 상기 스퍼터링은 복수의 타겟을 사용하는 코스퍼터링(co-sputtering) 일 수 있다. 예컨대, 채널용 반도체층(C100)을 상기 코스퍼터링(co-sputtering) 방법으로 형성하는 경우, Zn 타겟 및 ZnF2 타겟을 사용할 수 있다. 이때, 반응 가스로는 질소(N2) 가스와 산소(O2) 가스를 사용할 수 있고, 부가적으로, 아르곤(Ar) 가스를 더 사용할 수 있다. 질소(N2) 가스는 질소의 소오스일 수 있고, 산소(O2) 가스는 산소의 소오스일 수 있다. 아르곤(Ar) 가스는 캐리어 가스의 역할을 수행할 수 있다. 또한, 아르곤(Ar) 가스는 플라즈마를 발생시켜, 증착 효율을 높이는 역할을 할 수 있다. 상기 질소(N2) 가스의 유량은 20∼200 sccm 정도일 수 있고, 상기 산소(O2) 가스의 유량은 1∼15 sccm 정도일 수 있다. 상기 아르곤(Ar) 가스의 유량은 1∼100 sccm 정도일 수 있다. 상기 질소 가스의 공급량이 산소 가스의 공급량보다 클 수 있다. 예컨대, 질소 가스의 공급량은 산소 가스의 공급량보다 10배 이상 또는 50배 이상 클 수 있다. 아연(Zn)에 대한 산소의 반응성이 질소보다 크기 때문에, 산소 가스보다 질소 가스를 더 많이 공급함으로써, 질소-리치(N-rich)한 반도체층(C100)을 얻을 수 있다. 또한, 질소 가스의 공급량은 아르곤 가스의 공급량보다 클 수 있다. 상기 스퍼터링 법은 상온(room temperature) 또는 비교적 저온(예컨대, 25∼300℃)에서 수행할 수 있다. 다시 말해, 상기 스퍼터링 법으로 채널용 반도체층(C100)을 형성할 때, 기판(SUB10)의 온도는 상온(room temperature) 또는 비교적 저온(예컨대, 25∼300℃)으로 유지할 수 있다. 반응 챔버의 압력은 0.05∼15 Pa 정도일 수 있다. Zn 타겟에 대한 스퍼터링 파워는 수십 내지 수천 W 정도일 수 있고, ZnF2 타겟에 대한 스퍼터링 파워는 수 내지 수천 W 정도일 수 있다. ZnF2 타겟에 대한 스퍼터링 파워를 조절함으로써, 채널용 반도체층(C100)의 불소(F) 함유량을 조절할 수 있다. ZnF2 타겟에 대한 스퍼터링 파워가 증가할수록, 채널용 반도체층(C100)의 불소(F) 함유량이 증가할 수 있다. 또한, 상기 채널용 반도체층(C100)의 형성방법에서 산소(O2) 가스를 사용하지 않으면, 즉, 산소(O2) 가스의 유량을 0 sccm으로 하면, 아연, 불소 및 질소로 구성된 채널용 반도체층(C100)을 형성할 수 있다. The channel semiconductor layer C100 may be deposited by a physical vapor deposition (PVD) method such as a sputtering method. The sputtering may be reactive sputtering. In addition, the sputtering may be co-sputtering using a plurality of targets. For example, when the channel semiconductor layer C100 is formed by the co-sputtering method, a Zn target and a ZnF 2 target may be used. At this time, nitrogen (N 2 ) gas and oxygen (O 2 ) gas may be used as the reaction gas, and additionally, argon (Ar) gas may be further used. The nitrogen (N 2 ) gas may be a source of nitrogen, and the oxygen (O 2 ) gas may be a source of oxygen. Argon (Ar) gas may serve as a carrier gas. In addition, argon (Ar) gas may serve to increase the deposition efficiency by generating plasma. The flow rate of the nitrogen (N 2 ) gas may be about 20 to 200 sccm, and the flow rate of the oxygen (O 2 ) gas may be about 1 to 15 sccm. The flow rate of the argon (Ar) gas may be about 1 to 100 sccm. The supply amount of the nitrogen gas may be greater than the supply amount of the oxygen gas. For example, the supply amount of nitrogen gas may be 10 times or more or 50 times or more than the supply amount of oxygen gas. Since oxygen has a greater reactivity to zinc (Zn) than nitrogen, a nitrogen-rich semiconductor layer C100 can be obtained by supplying more nitrogen gas than oxygen gas. In addition, the supply amount of nitrogen gas may be larger than the supply amount of argon gas. The sputtering method may be performed at room temperature or relatively low temperature (eg, 25 to 300°C). In other words, when forming the channel semiconductor layer C100 by the sputtering method, the temperature of the substrate SUB10 may be maintained at room temperature or relatively low temperature (eg, 25 to 300°C). The pressure in the reaction chamber may be about 0.05 to 15 Pa. The sputtering power for the Zn target may be about tens to thousands of W, and the sputtering power for the ZnF 2 target may be about several to several thousands W. By adjusting the sputtering power for the ZnF 2 target, the fluorine (F) content of the channel semiconductor layer C100 can be adjusted. As the sputtering power for the ZnF 2 target increases, the fluorine (F) content of the channel semiconductor layer C100 may increase. In addition, if oxygen (O 2 ) gas is not used in the method of forming the channel semiconductor layer (C100), that is, if the flow rate of the oxygen (O 2 ) gas is 0 sccm, the channel composed of zinc, fluorine and nitrogen A semiconductor layer C100 may be formed.
상기한 구체적인 공정 조건들은 예시적인 것이고, 이 조건들은 스퍼터(sputter) 장비에 따라 달라질 수 있다. 또한, 전술한 채널용 반도체층(C100)의 형성방법은 다양하게 변화될 수 있다. 예컨대, 채널용 반도체층(C100)은 상기 스퍼터링 법이 아닌 다른 방법, 예컨대, MOCVD(metal organic chemical vapor deposition) 법으로 형성할 수 있다. 그 밖에 다른 방법, 예컨대, CVD(chemical vapor deposition)나 ALD(atomic layer deposition) 또는 증발(evaporation) 법 등으로 채널용 반도체층(C100)을 형성할 수도 있다. The specific process conditions described above are exemplary, and these conditions may vary depending on the sputter equipment. In addition, a method of forming the aforementioned channel semiconductor layer C100 may be variously changed. For example, the channel semiconductor layer C100 may be formed by a method other than the sputtering method, for example, a metal organic chemical vapor deposition (MOCVD) method. In addition, the channel semiconductor layer C100 may be formed by other methods such as chemical vapor deposition (CVD), atomic layer deposition (ALD), or evaporation.
도 22c를 참조하면, 채널용 반도체층(C100)을 어닐링(annealing)(즉, 열처리)할 수 있다. 상기 어닐링은 약 450℃ 이하의 온도, 예컨대, 150∼450℃ 정도의 온도로 수행할 수 있다. 또한, 상기 어닐링은 N2, O2 또는 공기(air) 분위기 등에서 수행할 수 있다. 이러한 어닐링을 통해서, 채널용 반도체층(C100)이 안정화될 수 있다. 또한, 상기 어닐링에 의해 채널용 반도체층(C100)의 표면부에 일종의 보호막(미도시)이 얇게 형성될 수 있다. 상기 보호막은 표면 산화막 또는 산소-리치 물질막일 수 있다. 상기 보호막은 그 아래의 반도체층(C100)보다 상대적으로 높은 밀도를 가질 수 있다. 상기 어닐링 공정이 시점은 달라질 수 있다. 예컨대, 채널용 반도체층(C100)을 패터닝한 후에(도 22d와 같이), 상기 어닐링 공정을 수행할 수도 있다. 그러나, 상기 어닐링 공정은 선택적인(optional) 것이고, 경우에 따라서는, 수행하지 않을 수도 있다. Referring to FIG. 22C, the channel semiconductor layer C100 may be annealed (ie, heat treated). The annealing may be performed at a temperature of about 450°C or less, for example, about 150 to 450°C. In addition, the annealing may be performed in N 2 , O 2 or in an air atmosphere. Through such annealing, the channel semiconductor layer C100 may be stabilized. In addition, a kind of protective film (not shown) may be formed thinly on the surface of the channel semiconductor layer C100 by the annealing. The protective layer may be a surface oxide layer or an oxygen-rich material layer. The protective layer may have a relatively higher density than the semiconductor layer C100 under it. The timing of the annealing process may vary. For example, after patterning the channel semiconductor layer C100 (as shown in FIG. 22D), the annealing process may be performed. However, the annealing process is optional, and in some cases, it may not be performed.
채널용 반도체층(C100)을 패터닝하여, 도 22d에 도시된 바와 같은 채널층(C10)을 형성할 수 있다. 채널층(C10)은 게이트전극(G10) 위쪽에 구비될 수 있다. 즉, 채널층(C10)은 게이트전극(G10)에 대향하도록 배치될 수 있다. 채널층(C10)은 물질 구성, 물성, 특성, 변형 예 등은 도 1 및 도 2를 참조하여 반도체 물질(100, 100')에 대해 설명한 바와 동일하거나 유사할 수 있다. By patterning the channel semiconductor layer C100, a channel layer C10 as shown in FIG. 22D may be formed. The channel layer C10 may be provided above the gate electrode G10. That is, the channel layer C10 may be disposed to face the gate electrode G10. The channel layer C10 may have the same or similar material composition, physical properties, properties, and modifications as described for the
도 22e를 참조하면, 채널층(C10) 상에 식각정지층(ES10)을 형성할 수 있다. 식각정지층(ES10)은 채널층(C10)의 중앙부(혹은 그와 인접한 영역) 상에 형성할 수 있다. 따라서, 식각정지층(ES10) 양측의 채널층(C10) 부분은 식각정지층(ES10)으로 커버되지 않고 노출될 수 있다. 식각정지층(ES10)은, 예컨대, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 유기절연물 등으로 형성할 수 있다. Referring to FIG. 22E, an etch stop layer ES10 may be formed on the channel layer C10. The etch stop layer ES10 may be formed on the central portion (or a region adjacent thereto) of the channel layer C10. Accordingly, portions of the channel layer C10 on both sides of the etch stop layer ES10 may be exposed without being covered by the etch stop layer ES10. The etch stop layer ES10 may be formed of, for example, silicon oxide, silicon oxynitride, silicon nitride, organic insulating material, or the like.
도 22f를 참조하면, 게이트절연층(GI10) 상에 채널층(C10)의 제1 및 제2 영역(예컨대, 양단)에 각각 접촉되는 소오스전극(S10) 및 드레인전극(D10)을 형성할 수 있다. 소오스전극(S10)은 상기 제1 영역(일단)에 접촉하면서 식각정지층(ES10)의 일단 위로 연장된 구조를 가질 수 있다. 드레인전극(D10)은 상기 제2 영역(타단)에 접촉하면서 식각정지층(ES10)의 타단 위로 연장된 구조를 가질 수 있다. 게이트절연층(GI10) 상에 채널층(C10) 및 식각정지층(ES10)을 덮는 소정의 도전막을 형성한 후, 상기 도전막을 패터닝(식각)하여, 소오스전극(S10) 및 드레인전극(D10)을 형성할 수 있다. 이때, 식각정지층(ES10)은 소오스전극(S10) 및 드레인전극(D10)을 형성하기 위한 식각 공정시, 식각에 의해 채널층(C10)이 손상되는 것을 방지하는 역할을 할 수 있다. 소오스전극(S10) 및 드레인전극(D10)은 게이트전극(G10)과 동일한 물질층일 수 있으나, 다른 물질층일 수도 있다. 구체적인 예로, 소오스전극(S10) 및 드레인전극(D10)은 Ti, Pt, Ru, Au, Ag, Mo, Al, W, Cu, Nd, Cr, Ta 등의 금속이나 이들을 포함하는 합금으로 형성하거나, IZO, AZO, ITO, GZO, ZTO 등의 도전성 산화물 또는 이들을 포함하는 화합물로 형성할 수 있다. 소오스전극(S10) 및 드레인전극(D10)은 단층 또는 다층 구조로 형성할 수 있다. Referring to FIG. 22F, a source electrode S10 and a drain electrode D10 contacting each of the first and second regions (eg, both ends) of the channel layer C10 may be formed on the gate insulating layer GI10. have. The source electrode S10 may have a structure extending above one end of the etch stop layer ES10 while contacting the first region (one end). The drain electrode D10 may have a structure extending above the other end of the etch stop layer ES10 while contacting the second region (the other end). After forming a predetermined conductive film covering the channel layer C10 and the etch stop layer ES10 on the gate insulating layer GI10, the conductive film is patterned (etched) to form a source electrode S10 and a drain electrode D10. Can be formed. In this case, the etch stop layer ES10 may prevent damage to the channel layer C10 due to etching during an etching process for forming the source electrode S10 and the drain electrode D10. The source electrode S10 and the drain electrode D10 may be the same material layer as the gate electrode G10, but may be different material layers. As a specific example, the source electrode S10 and the drain electrode D10 are formed of metals such as Ti, Pt, Ru, Au, Ag, Mo, Al, W, Cu, Nd, Cr, Ta, or an alloy containing them, It can be formed of conductive oxides such as IZO, AZO, ITO, GZO, and ZTO, or a compound containing them. The source electrode S10 and the drain electrode D10 may be formed in a single layer or multilayer structure.
도 22g를 참조하면, 게이트절연층(GI10) 상에 식각정지층(ES10), 소오스전극(S10) 및 드레인전극(D10)을 덮는 보호층(passivation layer)(P10)을 형성할 수 있다. 상기 보호층(P10)은, 예컨대, 실리콘 산화물층, 실리콘 산질화물층, 실리콘 질화물층 또는 유기절연층으로 형성하거나, 이들 중 적어도 두 개 이상이 적층된 구조로 형성할 수 있다. 상기 보호층(P10)을 형성하기 전이나 후에, 소정의 어닐링 공정을 수행할 수 있다. Referring to FIG. 22G, an etch stop layer ES10, a passivation layer P10 covering the source electrode S10, and the drain electrode D10 may be formed on the gate insulating layer GI10. The protective layer P10 may be formed of, for example, a silicon oxide layer, a silicon oxynitride layer, a silicon nitride layer, or an organic insulating layer, or may be formed in a structure in which at least two or more of them are stacked. Before or after the protective layer P10 is formed, a predetermined annealing process may be performed.
전술한 도 22a 내지 도 22g의 제조방법은 도 3의 트랜지스터를 제조하는 방법의 일례이다. 이 방법을 변형하면, 도 4의 트랜지스터를 제조할 수 있다. 예컨대, 도 22e의 식각정지층(ES10)을 형성하지 않고, 소오스전극(S10) 및 드레인전극(D10)을 형성할 수 있다. 식각정지층(ES10)의 사용 여부는 채널층(C10)의 물질과 소오스전극(S10) 및 드레인전극(D10)의 물질에 따라 결정될 수 있다. 또는, 식각정지층(ES10)의 사용 여부는 소오스전극(S10) 및 드레인전극(D10)을 형성하기 위한 식각 공정에 따라 결정될 수 있다. 따라서, 경우에 따라, 식각정지층(ES10) 없이 후속 공정을 진행할 수 있고, 그 결과, 도 4와 같은 트랜지스터를 제조할 수 있다. 그 밖에도 도 22a 내지 도 22g의 제조방법은 다양하게 변형될 수 있다. The above-described manufacturing method of FIGS. 22A to 22G is an example of a method of manufacturing the transistor of FIG. 3. By modifying this method, the transistor of FIG. 4 can be manufactured. For example, the source electrode S10 and the drain electrode D10 may be formed without forming the etch stop layer ES10 of FIG. 22E. Whether to use the etch stop layer ES10 may be determined according to a material of the channel layer C10 and a material of the source electrode S10 and the drain electrode D10. Alternatively, whether to use the etch stop layer ES10 may be determined according to an etching process for forming the source electrode S10 and the drain electrode D10. Accordingly, in some cases, a subsequent process may be performed without the etch stop layer ES10, and as a result, a transistor as shown in FIG. 4 may be manufactured. In addition, the manufacturing method of FIGS. 22A to 22G may be variously modified.
도 23a 내지 도 23e는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 제조방법을 보여주는 단면도이다. 본 실시예는 탑(top) 게이트 구조를 갖는 박막 트랜지스터의 제조방법이다. 23A to 23E are cross-sectional views illustrating a method of manufacturing a thin film transistor according to another embodiment of the present invention. This embodiment is a method of manufacturing a thin film transistor having a top gate structure.
도 23a를 참조하면, 기판(SUB20) 상에 활성층(A20)을 형성할 수 있다. 활성층(A20)은 본 발명의 실시예에 따른 반도체 물질로 형성할 수 있다. 활성층(A20)을 형성하는 방법은 도 22b 내지 도 22d를 참조하여 설명한 채널층(C10)의 형성방법과 동일하거나 유사할 수 있다. 따라서, 활성층(A20)은 아연(zinc), 불소(fluorine), 산소(oxygen) 및 질소(nitrogen)를 포함하는 반도체 물질로 구성되거나, 아연(zinc), 불소(fluorine) 및 질소(nitrogen)를 포함하는 반도체 물질로 구성될 수 있다. 다시 말해, 활성층(A20)은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함하는 반도체 물질로 형성하거나, 아연 플루오르나이트라이드(zinc fluoronitride)를 포함하는 반도체 물질로 형성할 수 있다. 활성층(A20)의 두께는 10∼150nm 정도, 예컨대, 20∼100nm 정도일 수 있지만, 경우에 따라, 적정 두께 범위는 달라질 수 있다. 활성층(A20)은 물질 구성, 물성, 특성, 변형 예 등은 도 1 및 도 2를 참조하여 반도체 물질(100, 100')에 대해 설명한 바와 동일하거나 유사할 수 있다. Referring to FIG. 23A, an active layer A20 may be formed on the substrate SUB20. The active layer A20 may be formed of a semiconductor material according to an embodiment of the present invention. The method of forming the active layer A20 may be the same as or similar to the method of forming the channel layer C10 described with reference to FIGS. 22B to 22D. Accordingly, the active layer A20 is composed of a semiconductor material including zinc, fluorine, oxygen, and nitrogen, or contains zinc, fluorine, and nitrogen. It may be composed of a semiconductor material containing. In other words, the active layer A20 may be formed of a semiconductor material including zinc fluorooxynitride, or may be formed of a semiconductor material including zinc fluorooxynitride. The thickness of the active layer A20 may be about 10 to 150 nm, for example, about 20 to 100 nm, but in some cases, the appropriate thickness range may vary. The active layer A20 may have the same or similar material composition, properties, properties, and modifications as described for the
도 23b를 참조하면, 기판(SUB20) 상에 활성층(A20)을 덮는 절연물질층(IM20)을 형성할 수 있다. 절연물질층(IM20)은 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물로 형성하거나, 그 밖의 다른 물질, 예컨대, 실리콘 질화물보다 유전상수가 큰 고유전물질(HfO2, Al2O3 등)로 형성할 수도 있다. 절연물질층(IM20)은 실리콘 산화물층, 실리콘 산질화물층, 실리콘 질화물층 및 고유전물질층 중 적어도 두 층 이상이 적층된 구조로 형성할 수도 있다. 구체적인 예로, 절연물질층(IM20)은 실리콘 산화물층으로 형성하거나, 실리콘 산화물층과 실리콘 질화물층이 순차로 적층된 구조로 형성할 수 있다. 이어서, 절연물질층(IM20) 상에 전극물질층(EM20)을 형성할 수 있다. Referring to FIG. 23B, an insulating material layer IM20 covering the active layer A20 may be formed on the substrate SUB20. The insulating material layer IM20 may be formed of silicon oxide, silicon oxynitride, or silicon nitride, or other materials such as high dielectric materials (HfO 2 , Al 2 O 3, etc.) having a higher dielectric constant than silicon nitride. May be. The insulating material layer IM20 may be formed in a structure in which at least two or more of a silicon oxide layer, a silicon oxynitride layer, a silicon nitride layer, and a high dielectric material layer are stacked. As a specific example, the insulating material layer IM20 may be formed of a silicon oxide layer, or may be formed in a structure in which a silicon oxide layer and a silicon nitride layer are sequentially stacked. Subsequently, an electrode material layer EM20 may be formed on the insulating material layer IM20.
다음, 전극물질층(EM20)과 절연물질층(IM20)을 순차로 식각하여, 도 23c에 도시된 바와 같이, 활성층(A20)의 중앙부 혹은 그와 인접한 영역 상에 적층구조물(SS20)을 형성할 수 있다. 적층구조물(SS20) 아래의 활성층(A20) 영역은 채널영역(C20)일 수 있다. 도 23c에서 참조번호 GI20은 식각된 절연물질층(이하, 게이트절연층)을 나타내고, G20은 식각된 전극물질층(이하, 게이트전극)을 나타낸다. Next, the electrode material layer EM20 and the insulating material layer IM20 are sequentially etched to form a stacked structure SS20 on the central part of the active layer A20 or in an area adjacent thereto, as shown in FIG. 23C. I can. An area of the active layer A20 under the stacked structure SS20 may be a channel area C20. In FIG. 23C, reference numeral GI20 denotes an etched insulating material layer (hereinafter, a gate insulating layer), and G20 denotes an etched electrode material layer (hereinafter, a gate electrode).
도 23d를 참조하면, 적층구조물(SS20) 양측의 활성층(A20)을 플라즈마로 처리하여, 적층구조물(SS20) 양측의 활성층(A20)에 소오스영역(S20) 및 드레인영역(D20)을 형성할 수 있다. 상기 플라즈마는, 예컨대, 수소(H)를 포함하는 가스의 플라즈마일 수 있다. 상기 수소(H)를 포함하는 가스는 NH3, H2 등일 수 있다. 상기 수소(H)를 포함하는 가스의 플라즈마로 활성층(A20)의 양단부를 처리하면, 수소가 활성층(A20) 내에 들어가 캐리어(carrier)로 작용할 수 있다. 또한, 수소의 플라즈마는 활성층(A20)의 음이온(anion)(산소 등)을 제거하는 역할을 할 수 있고, 그 결과, 플라즈마 처리 영역의 전기전도도가 높아질 수 있다. 이와 관련해서, 소오스영역(S20) 및 드레인영역(D20)은 음이온(산소 등)의 농도가 상대적으로 낮은 영역을 포함할 수 있다. 다시 말해, 소오스영역(S20) 및 드레인영역(D20)은 양이온(cation)의 농도가 상대적으로 높은 영역, 예컨대, 아연-리치(Zn-rich) 영역을 포함할 수 있다. 상기한 소오스영역(S20) 및 드레인영역(D20)의 형성방법은 예시적인 것이고, 다양하게 변화될 수 있다. Referring to FIG. 23D, the active layers A20 on both sides of the stacked structure SS20 are treated with plasma to form a source region S20 and a drain region D20 on the active layers A20 on both sides of the stacked structure SS20. have. The plasma may be, for example, a plasma of a gas containing hydrogen (H). The gas containing hydrogen (H) may be NH 3 or H 2 . When both ends of the active layer A20 are treated with the plasma of the gas containing hydrogen (H), hydrogen may enter the active layer A20 and act as a carrier. Further, the plasma of hydrogen may serve to remove anions (oxygen, etc.) of the active layer A20, and as a result, the electrical conductivity of the plasma treatment region may be increased. In this regard, the source region S20 and the drain region D20 may include regions in which the concentration of negative ions (such as oxygen) is relatively low. In other words, the source region S20 and the drain region D20 may include a region having a relatively high cation concentration, for example, a zinc-rich region. The method of forming the source region S20 and the drain region D20 described above is exemplary and may be variously changed.
도 23e를 참조하면, 기판(SUB20) 상에 적층구조물(SS20), 소오스영역(S20) 및 드레인영역(D20)을 덮는 층간절연층(ILD20)을 형성할 수 있다. 층간절연층(ILD20)을 식각하여, 소오스영역(S20)과 드레인영역(D20)을 노출시키는 제1 및 제2 콘택홀(H21, H22)을 형성하고, 그 내부에 제1 도전성플러그(PG21) 및 제2 도전성플러그(PG22)를 형성할 수 있다. 다음, 층간절연층(ILD20) 상에 제1 도전성플러그(PG21)와 접촉된 제1 전극(E21) 및 제2 도전성플러그(PG22)와 접촉된 제2 전극(E22)을 형성할 수 있다. 이후, 도시하지는 않았지만, 층간절연층(ILD20) 상에 제1 및 제2 전극(E21, E22)을 덮는 보호층(passivation layer)을 더 형성할 수 있다. 상기 보호층을 형성하기 전이나 후에, 소자의 특성 향상을 위해 기판(SUB20)을 소정의 온도로 어닐링(열처리)하는 단계를 더 수행할 수 있다. Referring to FIG. 23E, an interlayer insulating layer ILD20 covering the stacked structure SS20, the source region S20, and the drain region D20 may be formed on the substrate SUB20. The interlayer insulating layer ILD20 is etched to form first and second contact holes H21 and H22 exposing the source region S20 and the drain region D20, and a first conductive plug PG21 therein. And a second conductive plug PG22 may be formed. Next, a first electrode E21 in contact with the first conductive plug PG21 and a second electrode E22 in contact with the second conductive plug PG22 may be formed on the interlayer insulating layer ILD20. Thereafter, although not shown, a passivation layer covering the first and second electrodes E21 and E22 may be further formed on the interlayer insulating layer ILD20. Before or after forming the protective layer, an annealing (heat treatment) step of the substrate SUB20 at a predetermined temperature may be further performed in order to improve the characteristics of the device.
전술한 도 23a 내지 도 23e의 제조방법은 도 19의 트랜지스터를 제조하는 방법의 일례이다. 이 방법을 변형하면, 도 20의 트랜지스터를 제조할 수 있다. 예컨대, 도 23d의 단계에서 적층구조물(SS20) 양측의 활성층(A20)을 1차로 플라즈마 처리한 후, 적층구조물(SS20) 양측벽에 절연스페이서를 형성하고, 적층구조물(SS20)과 상기 절연스페이서 양측의 활성층(A20) 영역을 2차로 플라즈마 처리하면, 도 20에 도시된 바와 같은 소오스/드레인영역(S20', D20')을 형성할 수 있다. 이후, 후속 공정을 진행하여 도 20와 같은 구조의 트랜지스터를 제조할 수 있다. 그 밖에도 도 23a 내지 도 23e의 제조방법은 다양하게 변형될 수 있다. The above-described manufacturing method of FIGS. 23A to 23E is an example of a method of manufacturing the transistor of FIG. 19. By modifying this method, the transistor of Fig. 20 can be manufactured. For example, in the step of FIG. 23D, after plasma treatment of the active layers A20 on both sides of the stacked structure SS20 first, insulating spacers are formed on both side walls of the stacked structure SS20, and the stacked structure SS20 and both sides of the insulating spacer When the area of the active layer A20 of is subjected to a second plasma treatment, source/drain regions S20 ′ and D20 ′ as shown in FIG. 20 may be formed. Thereafter, a subsequent process may be performed to manufacture a transistor having the structure shown in FIG. 20. In addition, the manufacturing method of FIGS. 23A to 23E may be variously modified.
전자소자Electronic device
본 발명의 실시예에 따른 박막 트랜지스터는 유기발광표시장치, 액정표시장치 등과 같은 표시장치(디스플레이)에 스위칭소자 또는 구동소자로 적용될 수 있다. 앞서 설명한 바와 같이, 본 발명의 실시예에 따른 박막 트랜지스터는 고이동도를 가지면서 낮은 스윙(swing) 값, 낮은 오프 커런트(OFF current) 레벨 및 우수한 스위칭 특성(ON/OFF 특성)을 갖기 때문에, 이를 표시장치에 적용하면, 표시장치의 성능을 향상시킬 수 있다. 따라서, 본 발명의 실시예에 따른 박막 트랜지스터는 차세대 고성능/고해상도/대면적 표시장치(디스플레이)의 구현에 유리하게 적용될 수 있다. 또한, 본 발명의 실시예에 따른 트랜지스터는 표시장치뿐 아니라, 메모리소자 및 논리소자 등 다른 전자소자 분야에 다양한 용도로 적용될 수 있다. 예컨대, 본 발명의 실시예에 따른 트랜지스터는 메모리소자의 주변회로를 구성하는 트랜지스터 또는 선택 트랜지스터로 적용될 수 있다. The thin film transistor according to the exemplary embodiment of the present invention may be applied as a switching device or a driving device to a display device (display) such as an organic light emitting display device and a liquid crystal display device. As described above, since the thin film transistor according to the embodiment of the present invention has a high mobility and has a low swing value, a low OFF current level, and excellent switching characteristics (ON/OFF characteristics), If this is applied to a display device, performance of the display device can be improved. Accordingly, the thin film transistor according to the embodiment of the present invention can be advantageously applied to the implementation of a next-generation high performance/high resolution/large area display device (display). In addition, the transistor according to the exemplary embodiment of the present invention may be applied not only to a display device, but also to other electronic devices such as memory devices and logic devices for various purposes. For example, the transistor according to the embodiment of the present invention may be applied as a transistor or a selection transistor constituting a peripheral circuit of a memory device.
도 24는 본 발명의 실시예에 따른 박막 트랜지스터를 포함하는 전자소자의 일례를 보여주는 단면도이다. 본 실시예의 전자소자는 표시장치(디스플레이)이다. 24 is a cross-sectional view showing an example of an electronic device including a thin film transistor according to an embodiment of the present invention. The electronic device of this embodiment is a display device (display).
도 24를 참조하면, 제1 기판(1000)과 제2 기판(2000) 사이에 소정의 중간요소층(intermediate element layer)(1500)이 구비될 수 있다. 제1 기판(1000)은 본 발명의 실시예에 따른 트랜지스터, 예컨대, 도 3, 도 4, 도 15 내지 도 21을 참조하여 설명한 트랜지스터 중 적어도 하나를 스위칭소자 또는 구동소자로 포함하는 어레이 기판(array substrate)일 수 있다. 제2 기판(2000)은 제1 기판(1000)에 대향하는 기판일 수 있다. 중간요소층(1500)의 구성은 표시장치의 종류에 따라 달라질 수 있다. 본 실시예의 표시장치가 유기발광표시장치인 경우, 중간요소층(1500)은 "유기 발광층"을 포함할 수 있다. 한편, 본 실시예의 표시장치가 액정표시장치인 경우, 중간요소층(1500)은 "액정층(liquid crystal layer)"을 포함할 수 있다. 또한, 액정표시장치의 경우, 제1 기판(1000) 아래에 백라이트 유닛(back light unit)(미도시)이 더 구비될 수 있다. 본 발명의 실시예에 따른 트랜지스터를 포함하는 전자소자의 구성은 도 24의 구조에 한정되지 않고, 다양하게 변형될 수 있다. Referring to FIG. 24, a predetermined
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 3, 도 4 및 도 15 내지 도 21의 트랜지스터의 구성요소 및 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 채널층은 다층 구조로 형성될 수 있고, 이 경우, 채널층을 구성하는 복수의 층 중 적어도 하나가 전술한 도 1 또는 도 2의 반도체 물질(100, 100')로 형성될 수 있다. 또한 본 발명의 실시예에 따른 트랜지스터는 더블 게이트 구조를 가질 수도 있다. 그리고 도 22a 내지 도 22g 및 도 23a 내지 도 23e의 제조방법도 다양하게 변화될 수 있다. 또한, 본 발명의 실시예에 따른 트랜지스터는 도 24와 같은 표시장치 이외에 다양한 전자소자에 여러 가지 용도로 적용될 수 있다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.Although many items are specifically described in the above description, they should be construed as examples of specific embodiments rather than limiting the scope of the invention. For example, those of ordinary skill in the art to which the present invention pertains will appreciate that components and structures of the transistors of FIGS. 3, 4, and 15 to 21 may be variously modified. As a specific example, the channel layer may be formed in a multi-layer structure, and in this case, at least one of the plurality of layers constituting the channel layer may be formed of the
100, 100' : 반도체 물질(막) 1000 : 제1 기판
1500 : 중간요소층 2000 : 제2 기판
A20 : 활성층 C10 : 채널층
C20 : 채널영역 D10, D10' : 드레인전극
D20, D20' : 드레인영역 E21, E22 : 전극
ES10 : 식각정지층 G10, G20 : 게이트전극
GI10, GI20 : 게이트절연층 H21, H22 : 콘택홀
ILD20 : 층간절연층 P10, P11, P12 : 보호층
PG21, PG22 : 도전성플러그 S10, S10' : 소오스전극
S20, S20' : 소오스영역 SUB10, SUB20 : 기판100, 100': semiconductor material (film) 1000: first substrate
1500: intermediate element layer 2000: second substrate
A20: active layer C10: channel layer
C20: channel region D10, D10': drain electrode
D20, D20': drain regions E21, E22: electrodes
ES10: etch stop layer G10, G20: gate electrode
GI10, GI20: gate insulating layer H21, H22: contact hole
ILD20: interlayer insulating layer P10, P11, P12: protective layer
PG21, PG22: conductive plug S10, S10': source electrode
S20, S20': source area SUB10, SUB20: substrate
Claims (72)
상기 반도체 물질은 아연(zinc), 불소(fluorine), 산소(oxygen) 및 질소(nitrogen)를 포함하고,
상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 불소의 함유 비율은 3 at% 이상인 반도체 물질. In a semiconductor material,
The semiconductor material includes zinc, fluorine, oxygen, and nitrogen,
A semiconductor material in which the content ratio of fluorine to the total content of nitrogen, oxygen and fluorine in the semiconductor material is 3 at% or more.
상기 반도체 물질은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함하는 반도체 물질. The method of claim 1,
The semiconductor material is a semiconductor material including zinc fluorooxynitride.
상기 반도체 물질은 불소(fluorine)가 함유된 아연 옥시나이트라이드(zinc oxynitride)를 포함하는 반도체 물질. The method of claim 1,
The semiconductor material is a semiconductor material including zinc oxynitride containing fluorine.
상기 반도체 물질은 화합물 반도체를 포함하는 반도체 물질. The method of claim 1,
The semiconductor material is a semiconductor material including a compound semiconductor.
상기 반도체 물질은 4원계(quaternary) 화합물을 포함하는 반도체 물질. The method of claim 1,
The semiconductor material is a semiconductor material including a quaternary compound.
상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 불소의 함유 비율은 5∼35 at% 인 반도체 물질. The method of claim 1,
A semiconductor material in which the content ratio of fluorine to the total content of nitrogen, oxygen and fluorine in the semiconductor material is 5 to 35 at%.
상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 질소의 함유 비율은 50 at% 이상인 반도체 물질. The method of claim 1,
A semiconductor material in which the content ratio of nitrogen to the total content of nitrogen, oxygen and fluorine in the semiconductor material is 50 at% or more.
상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 질소의 함유 비율은 60∼90 at% 인 반도체 물질. The method of claim 8,
A semiconductor material in which the content ratio of nitrogen to the total content of nitrogen, oxygen and fluorine in the semiconductor material is 60 to 90 at%.
상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 산소의 함유 비율은 40 at% 이하인 반도체 물질. The method of claim 1,
A semiconductor material in which the content ratio of oxygen to the total content of nitrogen, oxygen and fluorine in the semiconductor material is 40 at% or less.
상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 산소의 함유 비율은 5∼30 at% 인 반도체 물질. The method of claim 10,
A semiconductor material in which the content ratio of oxygen to the total content of nitrogen, oxygen and fluorine in the semiconductor material is 5 to 30 at%.
상기 반도체 물질은 10 ㎠/Vs 이상의 홀 이동도(Hall mobility)를 갖는 반도체 물질. The method of claim 1,
The semiconductor material is a semiconductor material having a hole mobility of 10 cm 2 /Vs or more.
상기 반도체 물질은 비정질상(amorphous phase)을 포함하는 반도체 물질.The method of claim 1,
The semiconductor material is a semiconductor material including an amorphous phase.
상기 반도체 물질은 나노결정상(nanocrystalline phase)을 포함하는 반도체 물질. The method of claim 1 or 13,
The semiconductor material is a semiconductor material comprising a nanocrystalline phase (nanocrystalline phase).
상기 반도체 물질은 Ⅰ족 원소, Ⅱ족 원소, Ⅲ족 원소, Ⅳ족 원소, Ⅴ족 원소, 전이금속 원소 및 란탄(Ln) 계열 원소 중 적어도 하나를 더 포함하는 반도체 물질. The method of claim 1,
The semiconductor material further includes at least one of a group I element, a group II element, a group III element, a group IV element, a group V element, a transition metal element, and a lanthanum (Ln) element.
상기 반도체 물질은 Li, K, Mg, Ca, Sr, Ba, Ga, Al, In, B, Si, Sn, Ge, Sb, Y, Ti, Zr, V, Nb, Ta, Sc, Hf, Mo, Mn, Fe, Co, Ni, Cu, W, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 중 적어도 하나를 더 포함하는 반도체 물질. The method of claim 15,
The semiconductor material is Li, K, Mg, Ca, Sr, Ba, Ga, Al, In, B, Si, Sn, Ge, Sb, Y, Ti, Zr, V, Nb, Ta, Sc, Hf, Mo, A semiconductor material further comprising at least one of Mn, Fe, Co, Ni, Cu, W, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, and Lu .
상기 반도체 물질은 아연(zinc), 질소(nitrogen) 및 불소(fluorine)를 포함하고,
상기 반도체 물질에서 질소 및 불소의 총 함유량에 대한 불소의 함유 비율은 3 at% 이상인 반도체 물질. In a semiconductor material,
The semiconductor material includes zinc, nitrogen and fluorine,
A semiconductor material in which the content ratio of fluorine to the total content of nitrogen and fluorine in the semiconductor material is 3 at% or more.
상기 반도체 물질은 아연 플루오르나이트라이드(zinc fluoronitride)를 포함하는 반도체 물질. The method of claim 17,
The semiconductor material is a semiconductor material including zinc fluoronitride.
상기 반도체 물질은 화합물 반도체를 포함하는 반도체 물질. The method of claim 17,
The semiconductor material is a semiconductor material including a compound semiconductor.
상기 반도체 물질에서 질소 및 불소의 총 함유량에 대한 불소의 함유 비율은 5∼45 at% 인 반도체 물질. The method of claim 17,
A semiconductor material in which the content ratio of fluorine to the total content of nitrogen and fluorine in the semiconductor material is 5 to 45 at%.
상기 반도체 물질에서 질소 및 불소의 총 함유량에 대한 질소의 함유 비율은 55 at% 이상인 반도체 물질. The method of claim 17,
A semiconductor material in which the content ratio of nitrogen to the total content of nitrogen and fluorine in the semiconductor material is 55 at% or more.
상기 반도체 물질에서 질소 및 불소의 총 함유량에 대한 질소의 함유 비율은 65∼95 at% 인 반도체 물질. The method of claim 22,
A semiconductor material in which the content ratio of nitrogen to the total content of nitrogen and fluorine in the semiconductor material is 65 to 95 at%.
상기 반도체 물질은 10 ㎠/Vs 이상의 홀 이동도(Hall mobility)를 갖는 반도체 물질. The method of claim 17,
The semiconductor material is a semiconductor material having a hole mobility of 10 cm 2 /Vs or more.
상기 반도체 물질은 비정질상(amorphous phase)을 포함하는 반도체 물질.The method of claim 17,
The semiconductor material is a semiconductor material including an amorphous phase.
상기 반도체 물질은 나노결정상(nanocrystalline phase)을 포함하는 반도체 물질. The method of claim 17 or 25,
The semiconductor material is a semiconductor material comprising a nanocrystalline phase (nanocrystalline phase).
상기 반도체 물질은 Li, K, Mg, Ca, Sr, Ba, Ga, Al, In, B, Si, Sn, Ge, Sb, Y, Ti, Zr, V, Nb, Ta, Sc, Hf, Mo, Mn, Fe, Co, Ni, Cu, W, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 중 적어도 하나를 더 포함하는 반도체 물질. The method of claim 17,
The semiconductor material is Li, K, Mg, Ca, Sr, Ba, Ga, Al, In, B, Si, Sn, Ge, Sb, Y, Ti, Zr, V, Nb, Ta, Sc, Hf, Mo, A semiconductor material further comprising at least one of Mn, Fe, Co, Ni, Cu, W, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, and Lu .
상기 채널요소에 대응하도록 구비된 게이트전극;
상기 채널요소와 상기 게이트전극 사이에 구비된 게이트절연층; 및
상기 채널요소의 제1 및 제2 영역에 각각 접촉된 소오스 및 드레인;을 포함하고,
상기 채널요소의 상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 불소의 함유 비율은 3 at% 이상인 박막 트랜지스터. A channel element formed of a semiconductor material including zinc, fluorine, oxygen, and nitrogen;
A gate electrode provided to correspond to the channel element;
A gate insulating layer provided between the channel element and the gate electrode; And
A source and a drain in contact with the first and second regions of the channel element, respectively, and
A thin film transistor having a fluorine content ratio of 3 at% or more to the total content of nitrogen, oxygen and fluorine in the semiconductor material of the channel element.
상기 채널요소의 상기 반도체 물질은 아연 플루오르옥시나이트라이드(zinc fluorooxynitride)를 포함하는 박막 트랜지스터. The method of claim 28,
The semiconductor material of the channel element includes zinc fluorooxynitride.
상기 채널요소의 상기 반도체 물질은 불소(fluorine)가 함유된 아연 옥시나이트라이드(zinc oxynitride)를 포함하는 박막 트랜지스터. The method of claim 28,
The semiconductor material of the channel element includes fluorine-containing zinc oxynitride.
상기 채널요소의 상기 반도체 물질은 화합물 반도체를 포함하는 박막 트랜지스터. The method of claim 28,
The semiconductor material of the channel element is a thin film transistor including a compound semiconductor.
상기 채널요소의 상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 불소의 함유 비율은 5∼35 at% 인 박막 트랜지스터. The method of claim 28,
A thin film transistor having a fluorine content of 5 to 35 at% relative to the total content of nitrogen, oxygen and fluorine in the semiconductor material of the channel element.
상기 채널요소의 상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 질소의 함유 비율은 50 at% 이상인 박막 트랜지스터. The method of claim 28,
The thin film transistor having a nitrogen content ratio of 50 at% or more to the total content of nitrogen, oxygen and fluorine in the semiconductor material of the channel element.
상기 채널요소의 상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 질소의 함유 비율은 60∼90 at% 인 박막 트랜지스터. The method of claim 34,
A thin film transistor having a nitrogen content ratio of 60 to 90 at% relative to the total content of nitrogen, oxygen and fluorine in the semiconductor material of the channel element.
상기 채널요소의 상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 산소의 함유 비율은 40 at% 이하인 박막 트랜지스터. The method of claim 28,
A thin film transistor having an oxygen content ratio of 40 at% or less to a total content of nitrogen, oxygen and fluorine in the semiconductor material of the channel element.
상기 채널요소의 상기 반도체 물질에서 질소, 산소 및 불소의 총 함유량에 대한 산소의 함유 비율은 5∼30 at% 인 박막 트랜지스터. The method of claim 36,
A thin film transistor having an oxygen content ratio of 5 to 30 at% relative to the total content of nitrogen, oxygen and fluorine in the semiconductor material of the channel element.
상기 채널요소의 상기 반도체 물질은 10 ㎠/Vs 이상의 홀 이동도(Hall mobility)를 갖는 박막 트랜지스터. The method of claim 28,
The semiconductor material of the channel element has a hole mobility of 10 cm2/Vs or more.
상기 박막 트랜지스터는 10 ㎠/Vs 이상의 전계 효과 이동도(field effect mobility)를 갖는 박막 트랜지스터. The method of claim 28,
The thin film transistor has a field effect mobility of 10 cm 2 /Vs or more.
상기 박막 트랜지스터는 0.95 V/dec 이하의 서브문턱 스윙(subthreshold swing)(S.S.) 값을 갖는 박막 트랜지스터. The method of claim 28,
The thin film transistor has a subthreshold swing (SS) value of 0.95 V/dec or less.
상기 게이트전극은 상기 채널요소 아래에 구비된 박막 트랜지스터. The method of claim 28,
The gate electrode is a thin film transistor provided under the channel element.
상기 채널요소 상에 구비된 식각정지층을 더 포함하는 박막 트랜지스터. The method of claim 41,
A thin film transistor further comprising an etch stop layer provided on the channel element.
상기 게이트전극은 상기 채널요소 위에 구비된 박막 트랜지스터. The method of claim 28,
The gate electrode is a thin film transistor provided on the channel element.
상기 채널요소는 활성층의 제1 영역에 대응되고,
상기 소오스 및 드레인은 상기 채널요소 양측의 상기 활성층 내에 구비되며,
상기 게이트절연층 및 상기 게이트전극은 상기 활성층의 제1 영역 상에 순차로 적층된 박막 트랜지스터. The method of claim 43,
The channel element corresponds to the first region of the active layer,
The source and drain are provided in the active layer on both sides of the channel element,
The gate insulating layer and the gate electrode are sequentially stacked on a first region of the active layer.
상기 게이트절연층은 제1층과 제2층을 포함하되, 상기 제1층은 상기 게이트전극과 상기 제2층 사이에 구비되고, 상기 제2층은 상기 제1층과 상기 채널요소 사이에 구비되며,
상기 제1층은 실리콘 질화물을 포함하고,
상기 제2층은 실리콘 산화물을 포함하는 박막 트랜지스터. The method of claim 28,
The gate insulating layer includes a first layer and a second layer, wherein the first layer is provided between the gate electrode and the second layer, and the second layer is provided between the first layer and the channel element. And
The first layer includes silicon nitride,
The second layer is a thin film transistor containing silicon oxide.
상기 박막 트랜지스터를 덮는 보호층(passivation layer)을 더 포함하고,
상기 보호층은 순차로 적층된 실리콘 산화물층 및 실리콘 질화물층을 포함하는 박막 트랜지스터. The method of claim 28,
Further comprising a passivation layer covering the thin film transistor,
The protective layer is a thin film transistor including a silicon oxide layer and a silicon nitride layer sequentially stacked.
상기 게이트전극, 상기 소오스 및 상기 드레인 중 적어도 하나는 삼중층 전극 구조를 포함하는 박막 트랜지스터. The method of claim 28,
At least one of the gate electrode, the source, and the drain has a triple layer electrode structure.
상기 삼중층 전극 구조는 순차로 적층된 제1층, 제2층 및 제3층을 포함하고,
상기 제1층 및/또는 제3층은 Ti, Mo 및 이들의 조합 중 하나를 포함하고,
상기 제2층은 Al, AlNd, Cu 및 이들의 조합 중 하나를 포함하는 박막 트랜지스터. The method of claim 47,
The triple-layer electrode structure includes a first layer, a second layer, and a third layer sequentially stacked,
The first layer and/or the third layer comprises one of Ti, Mo, and combinations thereof,
The second layer is a thin film transistor comprising one of Al, AlNd, Cu, and combinations thereof.
상기 전자소자는 표시장치인 전자소자. The method of claim 49,
The electronic device is an electronic device that is a display device.
상기 표시장치는 유기발광표시장치 또는 액정표시장치인 전자소자. The method of claim 50,
The display device is an electronic device that is an organic light emitting display device or a liquid crystal display device.
상기 채널요소에 대응하도록 구비된 게이트전극;
상기 채널요소와 상기 게이트전극 사이에 구비된 게이트절연층; 및
상기 채널요소의 제1 및 제2 영역에 각각 접촉된 소오스 및 드레인;을 포함하고,
상기 채널요소의 상기 반도체 물질에서 질소 및 불소의 총 함유량에 대한 불소의 함유 비율은 3 at% 이상인 박막 트랜지스터. A channel element formed of a semiconductor material including zinc, nitrogen and fluorine;
A gate electrode provided to correspond to the channel element;
A gate insulating layer provided between the channel element and the gate electrode; And
A source and a drain in contact with the first and second regions of the channel element, respectively, and
A thin film transistor having a fluorine content ratio of 3 at% or more to a total content of nitrogen and fluorine in the semiconductor material of the channel element.
상기 채널요소의 상기 반도체 물질은 아연 플루오르나이트라이드(zinc fluoronitride)를 포함하는 박막 트랜지스터. The method of claim 52,
The semiconductor material of the channel element is a thin film transistor including zinc fluoronitride.
상기 채널요소의 상기 반도체 물질은 화합물 반도체를 포함하는 박막 트랜지스터. The method of claim 52,
The semiconductor material of the channel element is a thin film transistor including a compound semiconductor.
상기 채널요소의 상기 반도체 물질에서 질소 및 불소의 총 함유량에 대한 불소의 함유 비율은 5∼45 at% 인 박막 트랜지스터. The method of claim 52,
A thin film transistor having a fluorine content of 5 to 45 at% relative to the total content of nitrogen and fluorine in the semiconductor material of the channel element.
상기 채널요소의 상기 반도체 물질에서 질소 및 불소의 총 함유량에 대한 질소의 함유 비율은 55 at% 이상인 박막 트랜지스터. The method of claim 52,
The thin film transistor having a content ratio of nitrogen to the total content of nitrogen and fluorine in the semiconductor material of the channel element is 55 at% or more.
상기 채널요소의 상기 반도체 물질에서 질소 및 불소의 총 함유량에 대한 질소의 함유 비율은 65∼95 at% 인 박막 트랜지스터. The method of claim 57,
A thin film transistor in which a content ratio of nitrogen to the total content of nitrogen and fluorine in the semiconductor material of the channel element is 65 to 95 at%.
상기 채널요소의 상기 반도체 물질은 10 ㎠/Vs 이상의 홀 이동도(Hall mobility)를 갖는 박막 트랜지스터. The method of claim 52,
The semiconductor material of the channel element has a hole mobility of 10 cm2/Vs or more.
상기 박막 트랜지스터는 10 ㎠/Vs 이상의 전계 효과 이동도(field effect mobility)를 갖는 박막 트랜지스터. The method of claim 52,
The thin film transistor has a field effect mobility of 10 cm 2 /Vs or more.
상기 박막 트랜지스터는 0.95 V/dec 이하의 서브문턱 스윙(subthreshold swing)(S.S.) 값을 갖는 박막 트랜지스터. The method of claim 52,
The thin film transistor has a subthreshold swing (SS) value of 0.95 V/dec or less.
상기 게이트전극은 상기 채널요소 아래에 구비된 박막 트랜지스터. The method of claim 52,
The gate electrode is a thin film transistor provided under the channel element.
상기 채널요소 상에 구비된 식각정지층을 더 포함하는 박막 트랜지스터. The method of claim 62,
A thin film transistor further comprising an etch stop layer provided on the channel element.
상기 게이트전극은 상기 채널요소 위에 구비된 박막 트랜지스터. The method of claim 52,
The gate electrode is a thin film transistor provided on the channel element.
상기 채널요소는 활성층의 제1 영역에 대응되고,
상기 소오스 및 드레인은 상기 채널요소 양측의 상기 활성층 내에 구비되며,
상기 게이트절연층 및 상기 게이트전극은 상기 활성층의 제1 영역 상에 순차로 적층된 박막 트랜지스터. The method of claim 64,
The channel element corresponds to the first region of the active layer,
The source and drain are provided in the active layer on both sides of the channel element,
The gate insulating layer and the gate electrode are sequentially stacked on a first region of the active layer.
상기 게이트절연층은 제1층과 제2층을 포함하되, 상기 제1층은 상기 게이트전극과 상기 제2층 사이에 구비되고, 상기 제2층은 상기 제1층과 상기 채널요소 사이에 구비되며,
상기 제1층은 실리콘 질화물을 포함하고,
상기 제2층은 실리콘 산화물을 포함하는 박막 트랜지스터. The method of claim 52,
The gate insulating layer includes a first layer and a second layer, wherein the first layer is provided between the gate electrode and the second layer, and the second layer is provided between the first layer and the channel element. And
The first layer includes silicon nitride,
The second layer is a thin film transistor containing silicon oxide.
상기 박막 트랜지스터를 덮는 보호층(passivation layer)을 더 포함하고,
상기 보호층은 순차로 적층된 실리콘 산화물층 및 실리콘 질화물층을 포함하는 박막 트랜지스터. The method of claim 52,
Further comprising a passivation layer covering the thin film transistor,
The protective layer is a thin film transistor including a silicon oxide layer and a silicon nitride layer sequentially stacked.
상기 게이트전극, 상기 소오스 및 상기 드레인 중 적어도 하나는 삼중층 전극 구조를 포함하는 박막 트랜지스터. The method of claim 52,
At least one of the gate electrode, the source, and the drain has a triple layer electrode structure.
상기 삼중층 전극 구조는 순차로 적층된 제1층, 제2층 및 제3층을 포함하고,
상기 제1층 및/또는 제3층은 Ti, Mo 및 이들의 조합 중 하나를 포함하고,
상기 제2층은 Al, AlNd, Cu 및 이들의 조합 중 하나를 포함하는 박막 트랜지스터. The method of claim 68,
The triple-layer electrode structure includes a first layer, a second layer, and a third layer sequentially stacked,
The first layer and/or the third layer comprises one of Ti, Mo, and combinations thereof,
The second layer is a thin film transistor comprising one of Al, AlNd, Cu, and combinations thereof.
상기 전자소자는 표시장치인 전자소자. The method of claim 70,
The electronic device is an electronic device that is a display device.
상기 표시장치는 유기발광표시장치 또는 액정표시장치인 전자소자.The method of claim 71,
The display device is an electronic device that is an organic light emitting display device or a liquid crystal display device.
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