KR102144933B1 - Chip Package and Method of Manufacturing the Same - Google Patents

Chip Package and Method of Manufacturing the Same Download PDF

Info

Publication number
KR102144933B1
KR102144933B1 KR1020180081717A KR20180081717A KR102144933B1 KR 102144933 B1 KR102144933 B1 KR 102144933B1 KR 1020180081717 A KR1020180081717 A KR 1020180081717A KR 20180081717 A KR20180081717 A KR 20180081717A KR 102144933 B1 KR102144933 B1 KR 102144933B1
Authority
KR
South Korea
Prior art keywords
chip
layer
wiring
pad
insulating layer
Prior art date
Application number
KR1020180081717A
Other languages
Korean (ko)
Other versions
KR20190015097A (en
Inventor
권용태
이응주
여용운
박윤묵
김효영
이준규
천석휘
Original Assignee
주식회사 네패스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 네패스 filed Critical 주식회사 네패스
Priority to US16/636,638 priority Critical patent/US11264330B2/en
Priority to PCT/KR2018/008816 priority patent/WO2019027278A1/en
Publication of KR20190015097A publication Critical patent/KR20190015097A/en
Application granted granted Critical
Publication of KR102144933B1 publication Critical patent/KR102144933B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
    • G06V40/00—Recognition of biometric, human-related or animal-related patterns in image or video data
    • G06V40/10—Human or animal bodies, e.g. vehicle occupants or pedestrians; Body parts, e.g. hands
    • G06V40/12—Fingerprints or palmprints
    • G06V40/13—Sensors therefor
    • G06V40/1329—Protecting the fingerprint sensor against damage caused by the finger
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Theoretical Computer Science (AREA)
  • Multimedia (AREA)
  • Human Computer Interaction (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

패키지의 강도를 향상시키고, 제조 공정을 단순화할 수 있는 칩 패키지 및 이의 제조방법이 개시된다. 이는 칩 상에 접착층을 이용하여 보강층을 추가로 형성하고, 칩과 보강층을 몰딩층을 이용하여 일체화하도록 몰딩함으로써 패키지의 내구성을 향상시킬 수 있다. 또한, 베이스 기판과 재배선층 사이에 솔더볼을 형성하여 몰딩층으로 일체화하는 구조를 취함으로써 패키지의 강도를 향상시킬 수 있으며, 몰딩층으로 폴리이미드(PI)를 사용함으로써 종래와 같이 몰딩층 상에 형성된 별도의 절연층을 소모하지 않고 몰딩층 상에 바로 배선층을 형성할 수 있다.Disclosed are a chip package capable of improving the strength of a package and simplifying a manufacturing process, and a method of manufacturing the same. This can improve the durability of the package by further forming a reinforcing layer on the chip using an adhesive layer and molding the chip and the reinforcing layer to be integrated using a molding layer. In addition, the strength of the package can be improved by forming a solder ball between the base substrate and the redistribution layer to integrate it into the molding layer, and by using polyimide (PI) as the molding layer, it is formed on the molding layer as in the prior art. A wiring layer can be formed directly on the molding layer without consuming a separate insulating layer.

Description

칩 패키지 및 그 제조방법{Chip Package and Method of Manufacturing the Same}Chip Package and Method of Manufacturing the Same}

본 발명은 칩 패키지 및 이의 제조방법에 관한 것으로, 더욱 상세하게는 패키지의 강도를 향상시키고, 제조 공정을 단순화할 수 있는 칩 패키지 및 이의 제조방법에 관한 것이다.The present invention relates to a chip package and a method of manufacturing the same, and more particularly, to a chip package capable of improving the strength of the package and simplifying the manufacturing process, and a method of manufacturing the same.

최근, 보안 및 기밀 유지를 위한 산업체 및 연구소를 비롯하여, 일반 가정 및 아파트 등의 출입통제, 금융권의 ATM 및 모바일 폰 등에서는 신원 확인을 위해 생체인식에 의한 인증기술이 적용되고 있다.In recent years, biometric authentication technology has been applied to verify identity in industries and research institutes for security and confidentiality, as well as access control of general homes and apartments, ATMs and mobile phones in the financial sector.

보안 인증을 위한 생체인식의 종류로서, 사람마다 서로 다른 지문, 홍채, 목소리, 얼굴, 혈관 등을 사용하고 있지만, 그 중에서도 지문 센싱은 편의성이나 보안성 등 여러 가지 이유로 현재 가장 많이 상용화되어 있다.As a type of biometric identification for security authentication, different fingerprints, irises, voices, faces, blood vessels, etc. are used for each person, but among them, fingerprint sensing is currently the most commercialized for various reasons such as convenience and security.

지문 센싱을 위한 센서 패키지의 경우, 일반적인 반도체 칩과 마찬가지로 EMC등의 수지재에 의해 밀봉되어, 센서 패키지로서 전자기기의 메인보드에 조립된다.In the case of a sensor package for fingerprint sensing, it is sealed by a resin material such as EMC, like a general semiconductor chip, and is assembled on a main board of an electronic device as a sensor package.

허나, 최근 지문인식 센서 패키지가 탑재되는 전자 장치가 소형화 및 박형화 됨에 따라 지문인식 센서 패키지도 소형화 및 박형화 될 필요가 있다.However, as electronic devices equipped with a fingerprint recognition sensor package have recently become smaller and thinner, the fingerprint recognition sensor package also needs to be miniaturized and thinner.

한국공개특허 10-2017-0084941Korean Patent Publication 10-2017-0084941

본 발명이 이루고자 하는 제1 기술적 과제는 패키지의 강도를 향상시키고, 제조 공정을 단순화할 수 있는 칩 패키지를 제공하는데 있다.A first technical problem to be achieved by the present invention is to provide a chip package capable of improving the strength of the package and simplifying the manufacturing process.

또한, 본 발명이 이루고자 하는 제2 기술적 과제는 상기 제1 기술적 과제를 달성하기 위한 칩 패키지의 제조방법을 제공하는데 있다.In addition, a second technical problem to be achieved by the present invention is to provide a method of manufacturing a chip package to achieve the first technical problem.

상술한 기술적 과제를 달성하기 위한 본 발명은, 패드가 형성된 활성면과 이에 대응하는 비활성면을 갖는 칩, 상기 칩을 매립하고, 상기 칩의 활성면과 동일 방향으로 형성된 제1면 및 상기 제1면과 대응하는 면인 제2면을 갖는 봉지부, 상기 칩과 연결되고, 외부와 전기적으로 접속되는 외부연결단자 및 상기 패드 및 상기 외부연결단자와 전기적으로 연결된 배선부를 포함한다.The present invention for achieving the above technical problem is a chip having an active surface on which a pad is formed and an inactive surface corresponding thereto, a first surface formed in the same direction as the chip and the first surface and the first And an encapsulation unit having a second surface corresponding to the surface, an external connection terminal connected to the chip and electrically connected to the outside, and a wiring unit electrically connected to the pad and the external connection terminal.

상기 배선부는, 상기 봉지부의 제1면에 형성되고, 상기 칩의 영역을 벗어나 연장 형성된 상부 배선부을 더 포함할 수 있다.The wiring portion may further include an upper wiring portion formed on the first surface of the encapsulation portion and extending beyond the area of the chip.

상기 상부 배선부는, 상기 칩의 활성면 및 상기 봉지부의 제1면 상에 형성된 상부 절연층 및 상기 상부 절연층 상에 형성되고, 상기 패드와 전기적으로 연결된 상부 배선층을 포함할 수 있다.The upper wiring part may include an upper insulating layer formed on the active surface of the chip and the first surface of the encapsulation part, and an upper wiring layer formed on the upper insulating layer and electrically connected to the pad.

상기 칩의 활성 영역 상에 투광성 절연층이 형성될 수 있다.A translucent insulating layer may be formed on the active region of the chip.

봉지부는, 상기 봉지부 내에 형성된 제1 몰드 비아 및 제2 몰드 비아를 포함할 수 있다.The encapsulation portion may include a first mold via and a second mold via formed in the encapsulation portion.

상부 배선부는, 상기 봉지부의 제1면과 접하도록 형성되고, 상기 제1 몰드 비아 및 제2 몰드 비아를 전기적으로 연결하는 상부 배선층 및 상기 상부 배선층 상에 형성된 상부 절연층을 포함할 수 있다.The upper wiring portion may include an upper wiring layer formed on the first surface of the encapsulation portion and electrically connecting the first mold via and the second mold via, and an upper insulating layer formed on the upper wiring layer.

상기 배선부는, 상기 봉지부의 제2면에 형성된 하부 배선부 및 상기 상부 배선부와 상기 하부 배선부를 전기적으로 연결하는 연결부를 포함할 수 있다.The wiring portion may include a lower wiring portion formed on a second surface of the encapsulation portion, and a connection portion electrically connecting the upper wiring portion and the lower wiring portion.

상기 하부 배선부는, 상기 봉지부의 제2면 상에 형성된 하부 절연층 및 상기 하부 절연층 상에 형성된 하부 배선층을 포함할 수 있다.The lower wiring part may include a lower insulating layer formed on the second surface of the encapsulation part and a lower wiring layer formed on the lower insulating layer.

상기 연결부는 상기 봉지부를 관통하여 형성될 수 있다.The connection part may be formed through the encapsulation part.

상기 연결부는, 몸체부, 상기 몸체부의 적어도 일부를 관통하는 적어도 하나의 관통부 및 상기 관통부에 마련된 도전성 연결부를 포함할 수 있다.The connection portion may include a body portion, at least one penetration portion penetrating at least a portion of the body portion, and a conductive connection portion provided in the penetration portion.

상기 도전성 연결부는 상기 관통부를 매립하거나, 또는 상기 관통부의 측면에 형성될 수 있다.The conductive connection part may bury the through part or may be formed on a side surface of the through part.

상기 연결부는, 상기 몸체부의 상측으로 돌출되고, 상기 도전성 연결부를 전기적으로 연결하는 비아 포스트를 포함할 수 있다.The connection portion may include a via post protruding upward from the body portion and electrically connecting the conductive connection portion.

상기 비아 포스트의 직경은 상기 도전성 연결부의 직경보다 크거나 같을 수 있다.The diameter of the via post may be greater than or equal to the diameter of the conductive connection part.

상기 도전성 연결부 상에 마련된 접속 패드를 포함할 수 있다.It may include a connection pad provided on the conductive connection part.

상기 몸체부는 상기 칩의 비활성 영역으로 연장된 판 형상을 가지며, 상기 판 형상 내측에는 상기 하부 배선부가 형성될 수 있다.The body portion may have a plate shape extending to an inactive area of the chip, and the lower wiring portion may be formed inside the plate shape.

상기 몸체부 상측에 상기 상부 배선부와 접촉된 솔더볼을 포함할 수 있다.A solder ball in contact with the upper wiring part may be included on the upper side of the body part.

상기 솔더볼의 높이는 상기 칩의 활성면과 동일 평면이 되도록 형성될 수 있다.The height of the solder ball may be formed to be flush with the active surface of the chip.

상기 칩의 비활성면이 상기 몸체부에 접착될 수 있다.The inactive surface of the chip may be adhered to the body.

상기 연결부는 상기 봉지부를 관통하여 형성되고, 상기 연결부의 수직 단면의 중심점을 기준으로 상하 방향으로 연결부의 폭이 좁아질 수 있다.The connection part may be formed through the encapsulation part, and the width of the connection part may be narrowed in a vertical direction based on a center point of a vertical cross section of the connection part.

상기 몸체부는 내부 관통공을 갖는 링 형상을 가지며, 상기 관통공 내에 상기 칩이 배치될 수 있다.The body portion has a ring shape having an inner through hole, and the chip may be disposed in the through hole.

상기 봉지부의 제2면에는 상기 도전성 연결부와 상기 하부 배선부를 전기적으로 연결하는 몰드 비아를 포함할 수 있다.The second surface of the encapsulation part may include a mold via electrically connecting the conductive connection part and the lower wiring part.

상기 연결부는, 상기 칩의 일측 영역에 배치되거나, 또는 상기 칩의 양측 영역에 배치될 수 있다.The connection part may be disposed on one side area of the chip, or may be disposed on both side areas of the chip.

상기 연결부는, 상기 칩 주위를 둘러싸도록 배치될 수 있다.The connection part may be disposed to surround the chip.

상기 봉지부는 상기 몸체부의 적어도 측면을 감쌀 수 있다.The encapsulation portion may surround at least a side surface of the body portion.

상기 칩의 활성면은 상기 몸체부의 상측면과 동일 평면상에 배치되거나, 또는 상기 칩의 활성면이 상기 몸체부의 상측면보다 돌출되도록 배치될 수 있다.The active surface of the chip may be disposed on the same plane as the upper surface of the body part, or may be disposed such that the active surface of the chip protrudes from the upper surface of the body part.

상기 몸체부의 두께가 상기 칩의 두께보다 두꺼울 수 있다.The thickness of the body portion may be thicker than the thickness of the chip.

상기 칩의 비활성면에 마련된 보강층을 더 포함할 수 있다.It may further include a reinforcing layer provided on the inactive surface of the chip.

상기 보강층은 SUS, Cu, Ag, Au, W, Pt, Cr, 에폭시 및 우레탄 중 어느 하나로 형성될 수 있다.The reinforcing layer may be formed of any one of SUS, Cu, Ag, Au, W, Pt, Cr, epoxy, and urethane.

상기 보강층은 판 형상을 가지되, 상기 연결부의 적어도 일부를 노출시킬 수 있다.The reinforcing layer may have a plate shape, but may expose at least a portion of the connection portion.

상기 보강층은, 상기 연결부가 삽입되도록 형성된 삽입홀 및 상기 봉지부가 상기 보강층 하부로 주입되어 상기 칩을 매립하도록 형성된 주입홀을 포함할 수 있다.The reinforcing layer may include an insertion hole formed to insert the connection portion and an injection hole formed to fill the chip by injecting the encapsulation portion below the reinforcing layer.

상기 외부연결단자는 상기 봉지부의 제1면 영역에 형성되고, 상기 상부 배선부와 전기적으로 접속될 수 있다.The external connection terminal is formed in a region of the first surface of the encapsulation part, and may be electrically connected to the upper wiring part.

상기 외부연결단자는 상기 봉지부의 제2면 영역에 형성되고, 상기 연결부와 상기 하부 배선부에 전기적으로 접속될 수 있다.The external connection terminal may be formed in a region of the second surface of the encapsulation part, and may be electrically connected to the connection part and the lower wiring part.

상기 외부연결단자는 LGA패드를 포함할 수 있다.The external connection terminal may include an LGA pad.

상기 상부 배선부 상에 상기 상부 배선부를 커버하도록 하는 보호층을 더 포함할 수 있다.A protective layer may be further included on the upper wiring portion to cover the upper wiring portion.

상술한 본 발명에 따르면, 칩 상에 접착층을 이용하여 보강층을 추가로 형성하고, 칩과 보강층을 몰딩층을 이용하여 일체화하도록 몰딩함으로써 패키지의 내구성을 향상시킬 수 있다.According to the present invention described above, the durability of the package may be improved by further forming a reinforcing layer on the chip using an adhesive layer and molding the chip and the reinforcing layer to be integrated using a molding layer.

또한, 베이스 기판과 재배선층 사이에 솔더볼을 형성하여 몰딩층으로 일체화하는 구조를 취함으로써 패키지의 강도를 향상시킬 수 있으며, 몰딩층으로 폴리이미드(PI)를 사용함으로써 종래와 같이 몰딩층 상에 형성된 별도의 절연층을 소모하지 않고 몰딩층 상에 바로 배선층을 형성할 수 있다. 따라서, 배선층 하부에 별도의 절연층을 형성하는 공정이 생략될 수 있으므로 절연층의 소모를 감소시키고 공정시간을 단축시킬 수 있으며, 절연층 감소에 따른 패키지의 두께를 감소시킬 수 있는 효과가 있다.In addition, the strength of the package can be improved by forming a solder ball between the base substrate and the redistribution layer to integrate it into the molding layer, and by using polyimide (PI) as the molding layer, A wiring layer can be formed directly on the molding layer without consuming a separate insulating layer. Accordingly, since the process of forming a separate insulating layer under the wiring layer may be omitted, consumption of the insulating layer may be reduced, a process time may be shortened, and the thickness of the package may be reduced due to the decrease of the insulating layer.

더 나아가, 비아 프레임의 상부 및 하부에 각각 재배선층을 형성함으로써 칩과 외부연결단자를 전기적으로 연결시킬 수 있기 때문에 패키지의 두께를 효과적으로 감소시킬 수 있다.Furthermore, since the redistribution layers are formed on the upper and lower portions of the via frame, the chip and the external connection terminals can be electrically connected, so that the thickness of the package can be effectively reduced.

본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical effects of the present invention are not limited to those mentioned above, and other technical effects that are not mentioned will be clearly understood by those skilled in the art from the following description.

도 1은 본 발명의 칩 패키지에 따른 제1 실시예를 도시한 단면도이다.
도 2 및 도 3은 본 발명의 제1 실시예에 따른 프레임 배치의 다른 실시예를 나타내는 도면이다.
도 4 내지 도 6은 본 발명에 따른 보강층의 다른 실시예를 나타내는 도면이다.
도 7 내지 도 16은 본 발명의 제1 실시예에 따라 상기 도 1 및 도 3 에 도시된 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 17은 본 발명의 칩 패키지에 따른 제2 실시예를 도시한 단면도이다.
도 18 내지 도 20은 본 발명의 칩 패키지의 칩 주위의 솔더볼 배치를 나타내는 도면이다.
도 21은 본 발명의 칩 패키지에 따른 제3 실시예를 도시한 단면도이다.
도 22 내지 도 32는 본 발명의 제2 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 33 내지 도 43은 본 발명의 제3 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 44 내지 도 50은 본 발명의 제3 실시예에 따른 칩 패키지의 다른 제조방법을 설명하기 위한 단면도들이다.
도 51은 본 발명의 칩 패키지에 따른 제4 실시예를 도시한 단면도이다.
도 52 내지 도 54는 본 발명의 제4 실시예에 따른 비아 포스트 배치를 나타내는 평면도이다.
도 55는 본 발명의 칩 패키지에 따른 제5 실시예를 도시한 단면도이다.
도 56 내지 도 66은 본 발명의 제4 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 67 내지 도 76은 본 발명의 제5 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 77은 본 발명의 칩 패키지에 따른 제6 실시예를 도시한 단면도이다.
도 78 내지 도 80은 본 발명의 제6 실시예에 따른 비아 프레임과 칩의 구조를 나타내는 평면도이다.
도 81은 본 발명의 제6 실시예에 따른 비아홀의 다른 실시예를 나타내는 도면이다.
도 82는 본 발명의 칩 패키지에 따른 제7 실시예를 도시한 단면도이다.
도 83 내지 도 91은 본 발명의 제6 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 92 내지 도 100은 본 발명의 제7 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.1 is a cross-sectional view showing a first embodiment according to the chip package of the present invention.
2 and 3 are views showing another embodiment of a frame arrangement according to the first embodiment of the present invention.
4 to 6 are views showing another embodiment of a reinforcing layer according to the present invention.
7 to 16 are cross-sectional views illustrating a method of manufacturing the chip package shown in FIGS. 1 and 3 according to the first embodiment of the present invention.
17 is a cross-sectional view showing a second embodiment according to the chip package of the present invention.
18 to 20 are views showing arrangement of solder balls around a chip in the chip package of the present invention.
21 is a cross-sectional view showing a third embodiment according to the chip package of the present invention.
22 to 32 are cross-sectional views illustrating a method of manufacturing a chip package according to a second embodiment of the present invention.
33 to 43 are cross-sectional views illustrating a method of manufacturing a chip package according to a third embodiment of the present invention.
44 to 50 are cross-sectional views illustrating another method of manufacturing a chip package according to a third embodiment of the present invention.
51 is a cross-sectional view showing a fourth embodiment according to the chip package of the present invention.
52 to 54 are plan views illustrating a via post arrangement according to a fourth embodiment of the present invention.
55 is a cross-sectional view showing a fifth embodiment according to the chip package of the present invention.
56 to 66 are cross-sectional views illustrating a method of manufacturing a chip package according to a fourth embodiment of the present invention.
67 to 76 are cross-sectional views illustrating a method of manufacturing a chip package according to a fifth embodiment of the present invention.
77 is a cross-sectional view showing a sixth embodiment according to the chip package of the present invention.
78 to 80 are plan views showing structures of a via frame and a chip according to the sixth embodiment of the present invention.
81 is a view showing another embodiment of a via hole according to the sixth embodiment of the present invention.
82 is a cross-sectional view showing a seventh embodiment according to the chip package of the present invention.
83 to 91 are cross-sectional views illustrating a method of manufacturing a chip package according to a sixth embodiment of the present invention.
92 to 100 are cross-sectional views illustrating a method of manufacturing a chip package according to a seventh embodiment of the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.In the present invention, various modifications may be made and various forms may be applied, and specific embodiments will be illustrated in the drawings and described in detail in the text. However, this is not intended to limit the present invention to a specific form disclosed, it should be understood to include all changes, equivalents, and substitutes included in the spirit and scope of the present invention. In describing each drawing, similar reference numerals have been used for similar elements.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which the present invention belongs. Terms as defined in a commonly used dictionary should be interpreted as having a meaning consistent with the meaning in the context of the related technology, and should not be interpreted as an ideal or excessively formal meaning unless explicitly defined in this application. Does not.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in more detail with reference to the accompanying drawings.

실시예Example

도 1은 본 발명의 칩 패키지에 따른 제1 실시예를 도시한 단면도이다.1 is a cross-sectional view showing a first embodiment according to the chip package of the present invention.

도 2 및 도 3은 본 발명의 제1 실시예에 따른 프레임 배치의 다른 실시예를 나타내는 도면이다.2 and 3 are views showing another embodiment of a frame arrangement according to the first embodiment of the present invention.

도 1 내지 도 3을 참조하면, 본 발명의 제1 실시예에 따른 칩 패키지(1000)는 프레임(1100), 칩(1200), 보강층(1300), 몰딩층(1400), 외부연결단자(1500) 및 재배선층(1600)을 포함한다.1 to 3, the chip package 1000 according to the first embodiment of the present invention includes a frame 1100, a chip 1200, a reinforcing layer 1300, a molding layer 1400, and an external connection terminal 1500. ) And a redistribution layer 1600.

프레임(1100)은 절연성 재질 또는 반도체 재질임이 바람직하다. 또한, 상기 프레임(1100)은 이후에 개시되는 캐리어 기판(1110) 또는 상술한 몰딩층(1400)과 유사한 열팽창 계수를 가짐이 바람직하다. 따라서, 상기 프레임(1100)은 절연 세라믹 또는 반도체 재질의 세라믹일 수 있다. 상기 절연 세라믹은 다양한 재질을 가지는 바, 금속 산화물 또는 금속 질화물 등이 사용될 수 있으며, 소다라임 글라스 또는 사파이어 등이 사용될 수 있다.The frame 1100 is preferably an insulating material or a semiconductor material. In addition, it is preferable that the frame 1100 has a thermal expansion coefficient similar to that of the carrier substrate 1110 or the molding layer 1400 described later. Accordingly, the frame 1100 may be an insulating ceramic or a ceramic made of a semiconductor material. Since the insulating ceramic has various materials, metal oxide or metal nitride may be used, and soda lime glass or sapphire may be used.

또한, 반도체 재질의 세라믹은 실리콘 재질을 가질 수 있으며, 이외에 ZnO, GaN 및 GaAs 등이 사용될 수도 있다. 다만, 상기 프레임(1100)은 사용되는 캐리어 기판(1110) 또는 몰딩층(1400)의 재질에 따라 다양하게 선택될 수 있다.In addition, the semiconductor material ceramic may have a silicon material, and in addition, ZnO, GaN, and GaAs may be used. However, the frame 1100 may be variously selected according to the material of the carrier substrate 1110 or the molding layer 1400 used.

상기 프레임(1100)은 관통공(1101)과 관통공(1101) 주변에 형성된 비아홀(1102)을 가진다. 만일, 상기 프레임(1100)이 반도체 재질을 가지는 경우, 관통공(1101)의 내주면 상에는 별도의 절연층이 형성될 수 있다. 상기 절연층은 반도체 재질의 프레임(1100)과 칩(1200) 사이의 전기적 연결을 차단하기 위해 구비될 수 있다. 또한, 프레임(1100)이 반도체 재질을 가지는 경우, 비아홀(1102)의 내주면에도 별도의 절연층이 형성될 수 있다.The frame 1100 has a through hole 1101 and a via hole 1102 formed around the through hole 1101. If the frame 1100 is made of a semiconductor material, a separate insulating layer may be formed on the inner circumferential surface of the through hole 1101. The insulating layer may be provided to block electrical connection between the frame 1100 made of a semiconductor material and the chip 1200. In addition, when the frame 1100 is made of a semiconductor material, a separate insulating layer may be formed on the inner circumferential surface of the via hole 1102.

프레임(1100)의 관통공(1101)은 프레임(1100)을 관통하도록 마련될 수 있으며, 프레임(1100)의 중앙부에 위치할 수 있다. 관통공(1101)은 칩(1200)의 너비보다 넓게 마련되어 칩(1200)을 수용할 수 있다. 또한, 프레임(1100)의 두께는 칩(1200)의 두께와 같거나, 칩(1200)의 두께보다 두꺼울 수 있다.The through hole 1101 of the frame 1100 may be provided to pass through the frame 1100 and may be located at a central portion of the frame 1100. The through hole 1101 may be provided wider than the width of the chip 1200 to accommodate the chip 1200. In addition, the thickness of the frame 1100 may be the same as the thickness of the chip 1200 or may be thicker than the thickness of the chip 1200.

다만, 도 2 및 도 3에서와 같이, 실시의 형태에 따라 프레임(1100)이 칩(1200)의 일측에 배치되거나, 또는 양측에 배치되는 구조를 취할 수 있다. 따라서, 프레임(1100)의 비아홀(1102)과 연결되는 배선층(1620)은 프레임(1100)의 배치에 따라 변경될 수 있다.However, as shown in FIGS. 2 and 3, the frame 1100 may be disposed on one side of the chip 1200 or may be disposed on both sides according to the embodiment. Accordingly, the wiring layer 1620 connected to the via hole 1102 of the frame 1100 may be changed according to the arrangement of the frame 1100.

비아홀(1102)은 프레임(1100)을 관통하도록 형성되며, 칩(1200)의 외곽을 따라 복수로 마련될 수 있다. 또한, 비아홀(1102) 내에는 상하 방향으로 전기적 신호를 전달하는 비아 컨택(1700)이 마련될 수 있다. 비아 컨택(1700)은 프레임(1100)의 제1면(1103)에 마련되는 재배선층(1600)에서 전달되는 전기적 신호를 프레임(1100)의 제1면(1103)과 대향되는 면인 제2면(104)으로 전달 할 수 있다. 일예로, 비아 컨택(1700)의 제1면(1103)은 재배선층(1600)과 접속되되 배선층(1620)을 통해 칩(1200)과 전기적으로 연결되고, 제2면(1104)은 외부연결단자(1500)와 전기적으로 연결되어 외부의 기판 등에 접속 될 수 있다.The via hole 1102 is formed to pass through the frame 1100 and may be provided in plurality along the periphery of the chip 1200. In addition, a via contact 1700 for transmitting an electrical signal in the vertical direction may be provided in the via hole 1102. The via contact 1700 transmits an electrical signal transmitted from the redistribution layer 1600 provided on the first surface 1103 of the frame 1100 to the second surface, which is a surface facing the first surface 1103 of the frame 1100. 104). For example, the first surface 1103 of the via contact 1700 is connected to the redistribution layer 1600, but is electrically connected to the chip 1200 through the wiring layer 1620, and the second surface 1104 is an external connection terminal. It is electrically connected to 1500 and can be connected to an external substrate.

또한, 비아 컨택(1700)은 비아홀(1102)에 충진되는 도전성 물질일 수 있으며, 비아홀(1102)에 코팅되는 금속층일 수 있다. 일예로, 비아 컨택(1700)은 원기둥 형상으로 마련될 수 있다. 또는 비아 컨택(1700)은 솔더볼 등의 형태로 마련되어 비아홀(1102)을 관통하거나, 비아홀(1102)에 충진되는 솔더 레지스트 잉크일 수 있다.In addition, the via contact 1700 may be a conductive material filled in the via hole 1102, and may be a metal layer coated on the via hole 1102. For example, the via contact 1700 may be provided in a cylindrical shape. Alternatively, the via contact 1700 may be provided in the form of a solder ball or the like, and may penetrate the via hole 1102 or may be a solder resist ink filled in the via hole 1102.

프레임(1100)의 제2면(1104) 상에는 비아 컨택(1700) 상부와 전기적으로 연결되고, 몰딩층(1400)으로부터 일부가 노출되는 외부연결단자(1500)를 더 포함할 수 있다. 외부연결단자(1500)는 비아 컨택(1700)과 전기적으로 연결됨으로써 칩 패키지와 외부 기판 또는 다른 반도체 패키지 등을 전기적으로 연결시킬 수 있다. 또한, 외부연결단자(1500)의 표면에는 유기물 코팅 또는 금속도금 등의 표면처리가 수행되어 표면이 산화되는 것을 방지할 수 있다. 예를 들면, 유기물은 OSP(Organic Solder Preservation) 코팅일 수 있으며, 금속도금은 금(Au), 니켈(Ni), 납(Pb), 또는 실버(Ag) 도금 등으로 처리될 수 있다.The second surface 1104 of the frame 1100 may further include an external connection terminal 1500 electrically connected to an upper portion of the via contact 1700 and partially exposed from the molding layer 1400. The external connection terminal 1500 may be electrically connected to the via contact 1700 to electrically connect the chip package to an external substrate or other semiconductor package. In addition, surface treatment such as organic material coating or metal plating is performed on the surface of the external connection terminal 1500 to prevent oxidation of the surface. For example, the organic material may be OSP (Organic Solder Preservation) coating, and the metal plating may be treated with gold (Au), nickel (Ni), lead (Pb), or silver (Ag) plating.

프레임(1100)의 관통공(1101) 내에는 칩(1200)이 배치된다. 칩(1200)의 일면은 회로가 형성되는 활성영역을 포함하는 활성면일 수 있다. 한편, 칩(1200)의 배면은 비활성면일 수 있다. 이와 달리, 칩(1200)의 양면이 모두 활성면으로 마련되는 경우를 포함한다. 칩(1200)의 활성면에는 외부와 신호를 교환하기 위한 패드(1210)가 복수로 마련될 수 있으며, 패드(1210)는 알루미늄(Al)과 같은 도전성 물질막으로 형성될 수 있다. 패드(1210)는 칩(1200)과 일체로 형성되는 것을 포함한다.A chip 1200 is disposed in the through hole 1101 of the frame 1100. One surface of the chip 1200 may be an active surface including an active area in which a circuit is formed. Meanwhile, the rear surface of the chip 1200 may be an inactive surface. In contrast, this includes a case in which both surfaces of the chip 1200 are provided as active surfaces. A plurality of pads 1210 for exchanging signals with the outside may be provided on the active surface of the chip 1200, and the pad 1210 may be formed of a conductive material film such as aluminum (Al). The pad 1210 includes one formed integrally with the chip 1200.

상기 칩(1200)의 패드(1210)는 재배선층(1600)을 향하도록 배치될 수 있다. 또한, 상기 칩(1200)의 활성면은 프레임(1100)의 제1면(1103)과 동일 평면을 이룸이 바람직하다.The pad 1210 of the chip 1200 may be disposed to face the redistribution layer 1600. In addition, it is preferable that the active surface of the chip 1200 is flush with the first surface 1103 of the frame 1100.

또한, 본 발명에 따른 칩(1200) 패키지의 칩(1200)이 지문센서로 적용시에는 칩(1200) 활성면에 지문을 감지하는 센싱부(201)를 포함할 수 있다. 센싱부(1201)는 다양한 형태로 이루어질 수 있으며, 일예로, 도전체를 이용하여 형성될 수 있다. 센싱부(1201)는 사용자의 손가락의 지문의 산과 골의 형상에 따른 높이 차에 의한 정전용량의 차이를 찾을 수 있으며, 지문의 이미지를 스캐닝(Scanning)하여 지문 이미지를 만들어 낼 수 있다. 따라서, 본 발명에 따른 칩(1200)의 활성면은 후술할 상부 재배선층(1600)에 대해 개방된 형태로 형성될 수 있으며, 개방된 활성면에 의해 외부 정보, 일예로, 사용자의 손가락에 의한 지문 정보를 수집할 수 있다. 또한, 본 발명에서의 칩(1200)의 센싱부(1201)는 지문센서로써 설명되나, 상기 칩(1200)은 지문센서의 센싱 외에 전자기 센싱, 광 센싱 및 의료 센싱 등의 칩(1200)으로도 적용이 가능하다.In addition, when the chip 1200 of the chip 1200 package according to the present invention is applied as a fingerprint sensor, a sensing unit 201 for detecting a fingerprint on an active surface of the chip 1200 may be included. The sensing unit 1201 may be formed in various shapes, and as an example, may be formed using a conductor. The sensing unit 1201 may find a difference in capacitance due to a height difference according to the shape of the peak and valley of the fingerprint of the user's finger, and may generate a fingerprint image by scanning the fingerprint image. Therefore, the active surface of the chip 1200 according to the present invention may be formed in an open shape with respect to the upper redistribution layer 1600 to be described later, and external information, for example, by the user's finger Fingerprint information can be collected. In addition, the sensing unit 1201 of the chip 1200 in the present invention is described as a fingerprint sensor, but the chip 1200 is also a chip 1200 such as electromagnetic sensing, optical sensing, and medical sensing in addition to sensing of the fingerprint sensor. Applicable.

칩(1200)의 두께는 상기 프레임(1100)의 두께와 같거나, 다른 값을 가질 수 있으나, 후술할 칩(1200) 상에 적층되는 보강층(1300)을 고려하여 상기 프레임(1100)의 두께보다 얇은 두께를 갖는 것이 바람직하다.The thickness of the chip 1200 may be the same as the thickness of the frame 1100 or may have a different value, but is less than the thickness of the frame 1100 in consideration of the reinforcing layer 1300 stacked on the chip 1200 to be described later. It is desirable to have a thin thickness.

보강층(1300)은 칩(1200) 상에 형성될 수 있다. 보강층(1300)은 칩(1200) 상에 형성되되, 칩(1200)과 보강층(1300) 사이에 접착층을 이용하여 칩(1200) 상에 적층될 수 있다. 즉, 보강층(1300)은 칩(1200)의 비활성면 상에 접착층(1310)을 이용하여 적층될 수 있다.The reinforcing layer 1300 may be formed on the chip 1200. The reinforcing layer 1300 is formed on the chip 1200 and may be stacked on the chip 1200 by using an adhesive layer between the chip 1200 and the reinforcing layer 1300. That is, the reinforcing layer 1300 may be laminated on the inactive surface of the chip 1200 by using the adhesive layer 1310.

도 4 내지 도 6은 본 발명에 따른 보강층의 다른 실시예를 나타내는 도면이다.4 to 6 are views showing another embodiment of a reinforcing layer according to the present invention.

도 4 내지 도 6을 참조하면, 본 발명에 따른 보강층(1300)의 다른 실시예로써, 보강층(1300)의 폭은 칩(1200)의 폭과 같거나, 작을 수 있다. 또한, 다른 실시예로써, 도 4 및 도 5에서와 같이 보강층(1300)은 칩(1200)의 폭보다 큰 폭을 가지되, 프레임(1100)의 폭보다는 작은 폭을 갖거나, 또는, 프레임(1100)을 감싸도록 프레임(1100)의 전체 폭보다 큰 폭을 갖을 수 있다. 보강층(1300)이 프레임(1100)의 폭보다 큰 폭을 가질 경우, 도 6에 도시한 바와 같이, 판 형상으로 형성된 보강층(1300)을 칩(1200)에 부착시 프레임(1100)과 보강층(1300)이 간섭 되지 않도록, 보강층(1300) 양 측에 프레임(1100)을 관통하여 삽입하기 위한 삽입홀(1301)을 포함할 수 있다. 또한, 보강층(1300)을 프레임(1100)에 삽입 후 몰딩층(1400)을 패키지 내에 주입하여 형성하기 위한 주입홀(1302)이 포함될 수 있다.4 to 6, as another embodiment of the reinforcing layer 1300 according to the present invention, the width of the reinforcing layer 1300 may be equal to or smaller than the width of the chip 1200. In addition, as another embodiment, as in FIGS. 4 and 5, the reinforcing layer 1300 has a width greater than the width of the chip 1200, but has a width less than the width of the frame 1100, or It may have a width larger than the entire width of the frame 1100 so as to surround the 1100. When the reinforcing layer 1300 has a width greater than the width of the frame 1100, as shown in FIG. 6, when the reinforcing layer 1300 formed in a plate shape is attached to the chip 1200, the frame 1100 and the reinforcing layer 1300 ) May include insertion holes 1301 for inserting through the frame 1100 on both sides of the reinforcing layer 1300 so as not to interfere. Further, an injection hole 1302 for forming the reinforcing layer 1300 by inserting the reinforcing layer 1300 into the frame 1100 and then injecting the molding layer 1400 into the package may be included.

보강층(1300)은 금속, 금속 합금 및 세라믹 물질 중 적어도 어느 하나를 포함할 수 있다. 일예로, 보강층(1300)은 스테인레스(SUS), 은(Ag), 구리(Cu), 금(Au), 알루미늄(Al), 텅스텐(W), 백금(Pt), 크롬(Cr) 및 이들의 합금일수 있다. 바람직하게는 SUS 또는 Cu로 형성될 수 있다. 다른 예로써, 보강층(1300)은 에폭시(epoxy) 또는 우레탄(urethane) 등의 강성이 향상된 물질을 포함할 수 있다. 즉, 칩(1200) 상에 보강층(1300)을 적층함으로써, 몰딩층(1400)의 밀봉 및 열경화를 행했을 때 칩(1200)의 휘어짐을 교정하고, 몰딩공정이후 웨이퍼를 평탄하게 유지할 수 있으므로 패키지의 내구성을 향상시킬 수 있는 효과를 가진다.The reinforcing layer 1300 may include at least one of a metal, a metal alloy, and a ceramic material. As an example, the reinforcing layer 1300 is stainless (SUS), silver (Ag), copper (Cu), gold (Au), aluminum (Al), tungsten (W), platinum (Pt), chromium (Cr), and It can be an alloy. Preferably it may be formed of SUS or Cu. As another example, the reinforcing layer 1300 may include a material having improved rigidity such as epoxy or urethane. That is, by laminating the reinforcing layer 1300 on the chip 1200, the warp of the chip 1200 can be corrected when the molding layer 1400 is sealed and thermally cured, and the wafer can be kept flat after the molding process. It has the effect of improving the durability of the package.

따라서, 본 발명에 따른 보강층(1300)은 칩(1200)을 보강하는 역할을 다하고, 거의 모든 공정을 칩(1200)을 보강한 상태로 유동시킬 수 있으므로, 웨이퍼 레벨 패키지의 박형화를 실현시키는데 적합하고, 종래에 발생되던 칩(1200)의 크랙을 방지할 수 있다.Therefore, the reinforcing layer 1300 according to the present invention serves to reinforce the chip 1200 and can flow almost all processes in a state in which the chip 1200 is reinforced, so it is suitable for realizing a thinner wafer-level package. , It is possible to prevent cracking of the chip 1200 that has been conventionally generated.

몰딩층(1400)은 관통공(1101) 내에 배치된 칩(1200) 및 프레임(1100)을 일체화하도록 몰딩할 수 있다. 즉, 몰딩층(1400)은 칩(1200)의 측면과 칩(1200) 상에 적층된 보강층(1300)을 매립하도록 형성될 수 있으며, 프레임(1100)과 프레임(1100)의 제2면(1104) 상에 형성된 외부연결단자(1500)를 매립하도록 형성될 수 있다. 이때, 몰딩층(1400)은 외부연결단자(1500)의 단부를 노출하도록 마련될 수 있다. 즉, 몰딩층(1400)은 프레임(1100) 및 보강층(1300)이 외부로 노출되지 않도록 덮는 정도로 마련되되, 외부연결단자(1500)의 단부가 노출되도록 외부연결단자(1500)의 단부보다 낮은 높이로 마련될 수 있다.The molding layer 1400 may be molded to integrate the chip 1200 and the frame 1100 disposed in the through hole 1101. That is, the molding layer 1400 may be formed to bury the side surface of the chip 1200 and the reinforcing layer 1300 stacked on the chip 1200, and the frame 1100 and the second surface 1104 of the frame 1100 ) May be formed to bury the external connection terminal 1500 formed thereon. In this case, the molding layer 1400 may be provided to expose the end of the external connection terminal 1500. That is, the molding layer 1400 is provided so as to cover the frame 1100 and the reinforcing layer 1300 so as not to be exposed to the outside, but a height lower than the end of the external connection terminal 1500 so that the end of the external connection terminal 1500 is exposed. Can be provided with.

몰딩층(1400)은 통상의 에폭시 몰딩 컴파운드(EMC) 재질을 가지며, 액상 또는 분말상으로 공급될 수 있다. 액상으로 공급되는 경우, 용매의 휘발을 통해 몰딩층(1400)으로 형성된다. 또한, 상기 몰딩층(1400)은 절연성 고분자를 주성분으로 하고, 실리카 입자 등이 포함될 수 있다.The molding layer 1400 has a conventional epoxy molding compound (EMC) material, and may be supplied in a liquid or powder form. When supplied as a liquid, it is formed as a molding layer 1400 through volatilization of a solvent. In addition, the molding layer 1400 may have an insulating polymer as a main component, and may include silica particles.

재배선층(1600)은 칩(1200)의 패드(1210)와 비아 컨택(1700)의 일 측을 전기적으로 연결하도록 마련될 수 있다. 일예로, 재배선층(1600)은 제1 절연층(1610), 배선층(1620) 및 제2 절연층(1630)을 포함할 수 있다. 제1 절연층(1610)과 제2 절연층(1630)은 절연물질로 형성되어 배선층(1620)을 절연하도록 마련된다.The redistribution layer 1600 may be provided to electrically connect the pad 1210 of the chip 1200 and one side of the via contact 1700. For example, the redistribution layer 1600 may include a first insulating layer 1610, a wiring layer 1620, and a second insulating layer 1630. The first insulating layer 1610 and the second insulating layer 1630 are formed of an insulating material to insulate the wiring layer 1620.

제1 절연층(1610)은 칩(1200)의 활성면, 몰딩층(1400) 및 프레임(1100)의 제1면(1103) 상에 적층되도록 형성될 수 있다. 또한, 제1 절연층(1610)은 칩(1200)의 패드(1210)와 비아 컨택(1700)을 노출하여 제1 절연층(1610) 상에 적층되는 배선층(1620)이 패드(1210) 및 비아 컨택(1700)과 접속되도록 할 수 있다.The first insulating layer 1610 may be formed to be stacked on the active surface of the chip 1200, the molding layer 1400, and the first surface 1103 of the frame 1100. In addition, the first insulating layer 1610 exposes the pad 1210 of the chip 1200 and the via contact 1700 so that the wiring layer 1620 stacked on the first insulating layer 1610 is provided with the pad 1210 and the via. It may be connected to the contact 1700.

배선층(1620)은 도전성 물질을 포함하는 것으로, 재배치 공정을 통해 제1 절연층(1610) 상에 적층될 수 있다. 다만, 본 발명에 따른 칩 패키지의 칩(1200)이 지문센서로써 기능을 수행시에는, 상기 배선층(1620)을 칩(1200)의 활성면이 개방되도록 형성함으로써 칩(1200)의 센싱부(1201)가 개방된 형태를 취하도록 하는 것이 바람직하다.The wiring layer 1620 includes a conductive material and may be stacked on the first insulating layer 1610 through a rearrangement process. However, when the chip 1200 of the chip package according to the present invention functions as a fingerprint sensor, the sensing unit 1201 of the chip 1200 is formed by forming the wiring layer 1620 so that the active surface of the chip 1200 is open. It is desirable to have) take the open form.

배선층(1620)은 도전성 물질로 금속을 포함할 수 있고, 예를 들어, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다.The wiring layer 1620 may include a metal as a conductive material, and may include, for example, copper, a copper alloy, aluminum, or an aluminum alloy.

제2 절연층(1630)은 제1 절연층(1610)과 배선층(1620) 상에 적층되어 배선층(1620)을 외부로부터 절연시키도록 형성될 수 있다. 다만, 도면에는 제2 절연층(1630)이 배선층(1620)을 밀봉하는 것을 도시하였지만, 이와 달리 제2 절연층(1630)이 배선층(1620)의 일부를 노출시키도록 마련될 수 있으며, 노출된 배선층(1620)을 통해 추가적인 배선라인을 형성함으로써 외부(메인 기판, 칩, 또는 패키지 등)와 전기적으로 접속될 수 있다. 즉, 패키지 상에 패키지가 적층되는 POP(Package On Package)구조나 SIP(System in Package)구조를 취할 수 있다. 또한, 복수의 칩이 너비 방향으로 인접하여 또는 접촉하여 배치될 수도 있다.The second insulating layer 1630 may be stacked on the first insulating layer 1610 and the wiring layer 1620 to insulate the wiring layer 1620 from the outside. However, although the drawing shows that the second insulating layer 1630 seals the wiring layer 1620, the second insulating layer 1630 may be provided to expose a part of the wiring layer 1620. By forming an additional wiring line through the wiring layer 1620, it may be electrically connected to the outside (such as a main substrate, a chip, or a package). That is, a POP (Package On Package) structure in which packages are stacked on a package or a SIP (System in Package) structure may be taken. Further, a plurality of chips may be disposed adjacent to or in contact with each other in the width direction.

상기 실시예에서는 칩(1200) 상에 형성된 재배선층(1600)만이 도시되었으나, 실시예에 따라 재배선층(1600)이 형성되는 몰딩층(1400)의 대향되는 면에 외부연결단자(1500)를 전기적으로 연결시키는 하부 재배선층이 형성될 수 있다.In the above embodiment, only the redistribution layer 1600 formed on the chip 1200 is shown, but according to the embodiment, the external connection terminal 1500 is electrically connected to the surface opposite to the molding layer 1400 on which the redistribution layer 1600 is formed. A lower redistribution layer connected to each other may be formed.

도 7 내지 도 16은 본 발명의 제1 실시예에 따라 상기 도 1 및 도 3 에 도시된 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.7 to 16 are cross-sectional views illustrating a method of manufacturing the chip package shown in FIGS. 1 and 3 according to the first embodiment of the present invention.

도 7 내지 도 16을 참조하면, 본 발명의 제1 실시예에 따른 칩 패키지(1000)의 제조방법은 관통공(1101)과 관통공(1101) 주위에 형성된 비아홀(1102)을 가지는 프레임(1100)을 준비하는 단계, 프레임(1100)을 캐리어 기판(1110) 상에 배치하고, 칩(1200)의 활성면 상에 형성된 패드(1210)가 캐리어 기판(1110)을 향하도록 관통공(1101)에 상기 칩(1200)을 배치하는 단계, 칩(1200)의 비활성면 상에 보강층(1300)을 형성하는 단계, 프레임(1100)과 칩(1200)을 몰딩층(1400)으로 매립하는 단계 및 칩(1200)의 패드(1210) 상에 재배선층(1600)을 형성하고, 재배선층(1600)을 비아 컨택(1700)과 전기적으로 연결시키는 단계를 포함한다.7 to 16, the method of manufacturing the chip package 1000 according to the first embodiment of the present invention includes a frame 1100 having a through hole 1101 and a via hole 1102 formed around the through hole 1101. ), placing the frame 1100 on the carrier substrate 1110, and in the through hole 1101 so that the pad 1210 formed on the active surface of the chip 1200 faces the carrier substrate 1110 Arranging the chip 1200, forming a reinforcing layer 1300 on the inactive surface of the chip 1200, filling the frame 1100 and the chip 1200 with a molding layer 1400, and a chip ( Forming the redistribution layer 1600 on the pad 1210 of 1200, and electrically connecting the redistribution layer 1600 with the via contact 1700.

도 7은 관통공(1101)과 비아홀(1102)을 가지는 프레임(1100)을 준비하는 단계를 도시한다. 즉, 프레임(1100)은 중앙에 관통공(1101)을 형성하고, 중앙에 형성된 관통공(1101) 주위에 복수의 비아홀(1102)을 형성할 수 있다. 도 4에는 하나의 관통공(1101) 주변에 형성된 비아홀(1102)들은 관통공(1101)의 좌우측에만 형성된 것으로 도시되나, 비아홀(1102)들은 관통공(1101) 주변의 다양한 위치에 형성될 수 있다.7 shows a step of preparing a frame 1100 having a through hole 1101 and a via hole 1102. That is, the frame 1100 may have a through hole 1101 formed in the center, and a plurality of via holes 1102 may be formed around the through hole 1101 formed in the center. In FIG. 4, the via holes 1102 formed around one through hole 1101 are shown to be formed only on the left and right sides of the through hole 1101, but the via holes 1102 may be formed at various locations around the through hole 1101. .

만일, 프레임(1100)이 반도체 재질을 가지는 경우, 프레임(1100)의 표면은 산화물 또는 질화물의 절연층으로 도포될 수 있다. 따라서, 프레임(1100)에 형성된 관통공(1101)의 내주면 및 비아홀(1102)의 내주면에는 절연층이 도포될 수 있다.If the frame 1100 is made of a semiconductor material, the surface of the frame 1100 may be coated with an insulating layer of oxide or nitride. Accordingly, an insulating layer may be applied to the inner circumferential surface of the through hole 1101 formed in the frame 1100 and the inner circumferential surface of the via hole 1102.

도 8 및 도 9는 캐리어 기판(1110) 상에 프레임(1100) 및 칩(1200)을 배치하는 단계를 도시한다. 도 8에 도시된 바와 같이, 캐리어 기판(1110) 상에는 접착부(1120)가 형성되고, 접착부(1120) 상에 프레임(1100)이 배치된다. 이때 프레임(1100)의 제1면(1103)은 캐리어 기판(1110)을 향하여 배치되고, 관통공(1101) 및 비아홀(1102)을 통해 캐리어 기판(1110)의 표면은 노출된다.8 and 9 illustrate the steps of placing the frame 1100 and the chip 1200 on the carrier substrate 1110. As shown in FIG. 8, an adhesive portion 1120 is formed on the carrier substrate 1110, and a frame 1100 is disposed on the adhesive portion 1120. At this time, the first surface 1103 of the frame 1100 is disposed toward the carrier substrate 1110, and the surface of the carrier substrate 1110 is exposed through the through hole 1101 and the via hole 1102.

캐리어 기판(1110)은 프레임(1100)과 칩(1200)을 지지하기위한 것으로 강성이 상당하고 열변형이 적은 재질로 마련될 수 있다. 캐리어 기판(1110)은 고형(rigid type)의 재료일 수 있으며, 예를 들어, 몰드 성형물 내지 몰리이미드 테이프등의 재료를 사용할 수 있다.The carrier substrate 1110 is for supporting the frame 1100 and the chip 1200 and may be made of a material having significant rigidity and low thermal deformation. The carrier substrate 1110 may be a solid type material, and for example, a molded product or a material such as a molimide tape may be used.

접착부(1120)는 양면 접착필름을 사용할 수 있으며, 일면이 캐리어 기판(1110) 상에 부착되어 고정되고 타 면에 프레임(1100)이 부착될 수 있다.The adhesive part 1120 may use a double-sided adhesive film, and one side may be attached to and fixed on the carrier substrate 1110, and the frame 1100 may be attached to the other side.

캐리어 기판(1110) 상에 프레임(1100)이 배치되면, 도 9에서와 같이, 캐리어 기판(1110)상에 칩(1200)이 배치된다. 좀 더 상세하게는, 칩(1200)은 프레임(1100)의 중앙에 위치하는 관통공(1101) 내에 배치될 수 있으며, 칩(1200)의 양 측면은 프레임(1100)과 떨어져 배치될 수 있다. 또한, 칩(1200)은 활성면이 캐리어 기판(1110)을 향하도록 하여 배치될 수 있다.When the frame 1100 is disposed on the carrier substrate 1110, as in FIG. 9, the chip 1200 is disposed on the carrier substrate 1110. In more detail, the chip 1200 may be disposed in the through hole 1101 located at the center of the frame 1100, and both sides of the chip 1200 may be disposed apart from the frame 1100. Also, the chip 1200 may be disposed with the active surface facing the carrier substrate 1110.

도 10은 칩(1200) 상에 보강층(1300)을 형성하는 단계를 도시한다. 도 10에 도시한 바와 같이, 보강층(1300)은 칩(1200) 상에 형성될 수 있다. 보강층(1300)은 칩(1200) 상에 형성되되, 칩(1200)과 보강층(1300) 사이에 접착층(1310)을 이용하여 칩(1200) 상에 적층될 수 있다. 즉, 보강층(1300)은 칩(1200)의 비활성면 상에 접착층(1310)을 이용하여 적층될 수 있다.10 illustrates a step of forming a reinforcing layer 1300 on the chip 1200. 10, the reinforcing layer 1300 may be formed on the chip 1200. The reinforcing layer 1300 is formed on the chip 1200 and may be stacked on the chip 1200 by using an adhesive layer 1310 between the chip 1200 and the reinforcing layer 1300. That is, the reinforcing layer 1300 may be laminated on the inactive surface of the chip 1200 by using the adhesive layer 1310.

보강층(1300)은 금속, 금속 합금 및 세라믹 물질 중 적어도 어느 하나를 포함할 수 있다. 일예로, 보강층(1300)은 스테인레스(SUS), 은(Ag), 구리(Cu), 금(Au), 알루미늄(Al), 텅스텐(W), 백금(Pt), 크롬(Cr) 및 이들의 합금일수 있다. 바람직하게는 SUS 또는 Cu로 형성될 수 있다. 다른 예로써, 보강층(1300)은 에폭시(epoxy) 또는 우레탄(urethane) 등의 강성이 향상된 물질을 포함할 수 있다. 보강층(1300)으로 에폭시 또는 우레탄으로 형성되는 경우 칩(1200) 상에 증착 공정이나 도포 공정을 통해 형성될 수 있다.The reinforcing layer 1300 may include at least one of a metal, a metal alloy, and a ceramic material. As an example, the reinforcing layer 1300 is stainless (SUS), silver (Ag), copper (Cu), gold (Au), aluminum (Al), tungsten (W), platinum (Pt), chromium (Cr), and It can be an alloy. Preferably it may be formed of SUS or Cu. As another example, the reinforcing layer 1300 may include a material having improved rigidity such as epoxy or urethane. When the reinforcing layer 1300 is made of epoxy or urethane, it may be formed on the chip 1200 through a deposition process or a coating process.

즉, 칩(1200) 상에 보강층(1300)을 적층함으로써, 몰딩층(1400)의 밀봉 및 열경화를 행했을 때 칩(1200)의 휘어짐을 교정하고, 몰딩공정이후 웨이퍼를 평탄하게 유지할 수 있으므로 패키지의 내구성을 향상시킬 수 있는 효과를 가진다.That is, by laminating the reinforcing layer 1300 on the chip 1200, the warp of the chip 1200 can be corrected when the molding layer 1400 is sealed and thermally cured, and the wafer can be kept flat after the molding process. It has the effect of improving the durability of the package.

따라서, 본 발명에 따른 보강층(1300)은 칩(1200)을 보강하는 역할을 다하고, 거의 모든 공정을 칩(1200)을 보강한 상태로 유동 시킬 수 있으므로, 웨이퍼 레벨 패키지의 박형화를 실현시키는데 적합하고, 종래에 발생되던 칩(1200)의 크랙을 방지할 수 있다.Therefore, the reinforcing layer 1300 according to the present invention serves to reinforce the chip 1200 and can flow almost all processes in a state in which the chip 1200 is reinforced, so it is suitable for realizing a thinner wafer-level package. , It is possible to prevent cracking of the chip 1200 that has been conventionally generated.

또한, 상기 보강층(1300)은 캐리어 기판(1110) 상에 칩(1200)이 적층된 후에 칩(1200) 상에 적층되는 것으로 설명되었으나, 칩(1200)의 웨이퍼 레벨 단계에서 웨이퍼 레벨의 칩의 배면에 보강층(1300)을 부착한 후 쏘잉(sawing) 공정을 이용하여 칩(1200) 상에 보강층(1300)이 적층된 형태로 캐리어 기판(1110)에 적층될 수도 있다.In addition, the reinforcing layer 1300 has been described as being stacked on the chip 1200 after the chip 1200 is stacked on the carrier substrate 1110, but the rear surface of the chip at the wafer level in the wafer level step of the chip 1200 After attaching the reinforcing layer 1300 to the carrier substrate 1110 in a form in which the reinforcing layer 1300 is stacked on the chip 1200 using a sawing process, it may be laminated on the carrier substrate 1110.

계속해서, 프레임(1100)에는 비아 컨택(1700)이 마련될 수 있다. 즉, 비아홀(1102) 내부에 비아 컨택(1700)이 충진되어 프레임(1100)의 양 면을 전기적으로 연결할 수 있다. 또한, 비아 컨택(1700)이 형성된 프레임(1100)의 제2면(1104)에는 비아 컨택(1700)과 연결되는 접속패드(1701)가 마련될 수 있으며, 접속패드(1701)는 신호 리드일 수 있다. 비아 컨택(1700)과 접속패드(1701)는 하나의 공정으로 형성될 수 있다.Subsequently, a via contact 1700 may be provided in the frame 1100. That is, the via contact 1700 is filled in the via hole 1102 to electrically connect both sides of the frame 1100. In addition, a connection pad 1701 connected to the via contact 1700 may be provided on the second surface 1104 of the frame 1100 on which the via contact 1700 is formed, and the connection pad 1701 may be a signal lead. have. The via contact 1700 and the connection pad 1701 may be formed in one process.

또한, 비아 컨택(1700)의 상부면에는 외부연결단자(1500)가 형성될 수 있다. 외부연결단자(1500)는 비아 컨택(1700)의 일면에 부착되어 칩 패키지를 외부와 전기적으로 연결한다. 외부는 회로기판 또는 다른 반도체 패키지가 될 수 있다.In addition, an external connection terminal 1500 may be formed on an upper surface of the via contact 1700. The external connection terminal 1500 is attached to one surface of the via contact 1700 to electrically connect the chip package to the outside. The exterior may be a circuit board or other semiconductor package.

한편, 도면에는 외부연결단자(1500)의 일예로 솔더볼을 나타내었지만 솔더범프 등을 포함할 수 있다.Meanwhile, although a solder ball is shown as an example of the external connection terminal 1500 in the drawing, a solder bump or the like may be included.

도 11은 프레임(1100)과 칩(1200)을 몰딩층(1400)으로 매립하는 과정을 도시한다. 몰딩층(1400)은 캐리어 기판(1110)과 상부 금형(미도시) 사이에 유동성이 있는 상태로 주입되어 캐리어 기판(1110) 상에 제공될 수 있으며, 상부 금형에 의해 고온 상태에서 압착되어 경화될 수 있다.11 shows a process of filling the frame 1100 and the chip 1200 with the molding layer 1400. The molding layer 1400 may be injected in a state of fluidity between the carrier substrate 1110 and the upper mold (not shown) and provided on the carrier substrate 1110, and may be compressed and cured at a high temperature by the upper mold. I can.

몰딩층(1400)은 금형 안에 부어져 프레임(1100)과 칩(1200) 및 보강층(1300)을 덮도록 몰딩한다. 시간의 경과에 따라 몰딩층(1400)이 경화되고, 이 과정에서 프레임(1100)과 칩(1200) 및 보강층(1300)이 일체화된다.The molding layer 1400 is poured into the mold and molded to cover the frame 1100, the chip 1200, and the reinforcing layer 1300. The molding layer 1400 is cured over time, and in this process, the frame 1100, the chip 1200, and the reinforcing layer 1300 are integrated.

몰딩층(1400)을 밀봉하는 방법으로 몰딩층(1400)이 유동성 있는 상태로 주입되는 것을 설명하였지만, 이와 달리 도포되거나 인쇄되는 등의 방법을 사용할 수 있다. 또한, 몰딩층(1400)의 몰딩 방법으로 관련 기술분야에서 통상적으로 사용되는 다양한 기술들이 사용될 수 있다.Although it has been described that the molding layer 1400 is injected in a fluid state as a method of sealing the molding layer 1400, a method such as coating or printing may be used. In addition, various techniques commonly used in the related art may be used as a molding method of the molding layer 1400.

몰딩층(1400)은 외부연결단자(1500)의 단부를 노출시키도록 형성될 수 있다. 몰딩층(1400)을 몰딩하는 과정에서 외부연결단자(1500)를 노출하기 위해 몰딩층(1400)의 두께를 조절할 수 있다. 몰딩층(1400)의 두께를 조절하기 위해 외부연결단자(1500)의 노출부에 마스킹 부재(미도시)를 접촉시킬 수 있다. 마스킹 부재는 상부 금형(미도시)과 몰딩층(1400)이 들러붙는 것을 방지하기 위한 필름일 수 있으며, 일예로 이형필름(Release Film)일 수 있다. 또한, 상부 금형의 하부에 별도로 삽입되는 부재를 포함한다.The molding layer 1400 may be formed to expose an end of the external connection terminal 1500. In the process of molding the molding layer 1400, the thickness of the molding layer 1400 may be adjusted to expose the external connection terminals 1500. In order to adjust the thickness of the molding layer 1400, a masking member (not shown) may be brought into contact with the exposed portion of the external connection terminal 1500. The masking member may be a film for preventing the upper mold (not shown) and the molding layer 1400 from sticking together, and may be, for example, a release film. In addition, it includes a member that is separately inserted under the upper mold.

마스킹 부재는 신축성을 가질 수 있으며, 이에 의해 외부연결단자(1500)의 노출부를 수용할 수 있다. 따라서 몰딩층(1400)이 캐리어 기판(1110)과 마스킹 부재 사이에 충진될 때 외부연결단자(1500)의 노출부는 몰딩층(1400)에 의해 밀봉되지 않을 수 있다. 또한, 외부연결단자(1500)를 노출시키기 위한 다른 실시예로써, 몰딩 이후에 외부연결단자(1500)가 노출되도록 몰딩층(1400) 상부를 그라인드(Grind) 또는 샌드 블러스트(sand blast) 등의 공정을 이용하여 외부연결단자(1500)의 노출부가 노출되도록 할 수 있다.The masking member may have elasticity, thereby accommodating the exposed portion of the external connection terminal 1500. Therefore, when the molding layer 1400 is filled between the carrier substrate 1110 and the masking member, the exposed portion of the external connection terminal 1500 may not be sealed by the molding layer 1400. In addition, as another embodiment for exposing the external connection terminal 1500, the upper part of the molding layer 1400 is grind or sand blast so that the external connection terminal 1500 is exposed after molding. The exposed portion of the external connection terminal 1500 may be exposed using a process.

본 발명의 제1 실시예(1000)에서 외부연결단자(1500)는 몰딩층(1400)이 매립되기 전에 형성되는 것으로 설명되었으나, 다른 실시예로써, 몰딩층(1400)이 형성된 이후에 비아 컨택(1700)의 상부면 외부연결단자(1500)를 형성하는 것도 가능하다.In the first embodiment 1000 of the present invention, it has been described that the external connection terminal 1500 is formed before the molding layer 1400 is buried. However, in another embodiment, after the molding layer 1400 is formed, the via contact ( It is also possible to form an external connection terminal 1500 on the upper surface of the 1700).

도 12 및 도 13은 도 3에 도시된 다른 실시예에 따른 보강층의 제조방법을 설명하기 위한 도면이다.12 and 13 are views for explaining a method of manufacturing a reinforcing layer according to another embodiment illustrated in FIG. 3.

도 12에서와 같이, 판 형상으로 형성된 보강층이 접착층(1310) 상에 형성될 수 있다. 이때, 프레임은 보강층에 형성된 삽입홀에 삽입되어 보강층에 장착되기 때문에 보강층은 접착층에 적층되어 칩과 접착될 수 있다. 또한, 도 13에서와 같이, 몰딩층(1400)은 금형 안에 부어져 프레임(1100)과 칩(1200) 및 보강층(1300)을 덮도록 몰딩된다. 이때, 몰딩층은 보강층 상에 형성된 주입홀을 통해 보강층 하부로 주입될 수 있기 때문에 몰딩층은 보강층 하부에 배치된 칩을 덮도록 몰딩될 수 있다.As shown in FIG. 12, a reinforcing layer formed in a plate shape may be formed on the adhesive layer 1310. At this time, since the frame is inserted into the insertion hole formed in the reinforcing layer and mounted on the reinforcing layer, the reinforcing layer may be laminated on the adhesive layer to adhere to the chip. In addition, as shown in FIG. 13, the molding layer 1400 is poured into the mold and molded to cover the frame 1100, the chip 1200, and the reinforcing layer 1300. In this case, since the molding layer may be injected into the lower part of the reinforcement layer through the injection hole formed on the reinforcement layer, the molding layer may be molded to cover the chip disposed under the reinforcement layer.

계속해서, 도 14 내지 도 16은 캐리어 기판(1110)이 제거되고, 칩(1200)의 활성면 및 프레임(1100)의 제1면(1103) 상에 재배선층(1600)이 형성되는 과정을 도시한다.Subsequently, FIGS. 14 to 16 illustrate a process in which the carrier substrate 1110 is removed and the redistribution layer 1600 is formed on the active surface of the chip 1200 and the first surface 1103 of the frame 1100. do.

먼저, 몰딩층(1400)이 형성된 프레임(1100)은 캐리어 기판(1110)으로부터 분리된다. 캐리어 기판(1110)과의 분리를 통해 칩(1200)의 패드(1210) 및 프레임(1100)의 제1면(1103)은 노출된다. 또한, 칩(1200)의 패드(1210) 및 프레임(1100)의 제1면(1103) 상에 재배선층(1600)이 형성된다. 재배선층(1600)은 제1 절연층(1610), 배선층(1620) 및 제2 절연층(1630)을 포함할 수 있다.First, the frame 1100 on which the molding layer 1400 is formed is separated from the carrier substrate 1110. The pad 1210 of the chip 1200 and the first surface 1103 of the frame 1100 are exposed through separation from the carrier substrate 1110. Further, a redistribution layer 1600 is formed on the pad 1210 of the chip 1200 and the first surface 1103 of the frame 1100. The redistribution layer 1600 may include a first insulating layer 1610, a wiring layer 1620, and a second insulating layer 1630.

제1 절연층(1610)은 칩(1200)과 프레임(1100)과 몰딩층(1400)를 덥도록 적층될 수 있다. 이 때, 제1 절연층(1610)은 비아 컨택(1700)과 칩(1200)의 패드(1210)를 노출하도록 형성 될 수 있다. 제1 절연층(1610)의 일부를 제거하는 과정은 식각 공정 또는 레이저 제거 공정을 이용할 수 있다. 제1 절연층(1610)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.The first insulating layer 1610 may be stacked to cover the chip 1200, the frame 1100, and the molding layer 1400. In this case, the first insulating layer 1610 may be formed to expose the via contact 1700 and the pad 1210 of the chip 1200. The process of removing a part of the first insulating layer 1610 may use an etching process or a laser removal process. The first insulating layer 1610 may include an insulating material, and may include, for example, an oxide, a nitride, or an epoxy molding compound.

제1 절연층(1610)이 형성된 후 배선층(1620)이 형성될 수 있다. 배선층(1620)은 제1 절연층(1610) 상에 적층되고, 칩(1200)의 패드(1210)와 비아 컨택(1700)을 전기적으로 연결하는 재배선 패턴을 형성할 수 있다. 배선층(1620)은 제1 절연층(1610)의 개구된 부분을 충진할 수 있고, 이 과정에서 칩(1200)의 패드(1210) 및 비아 컨택(1700)과 접속될 수 있다. 다만, 본 발명의 제1 실시예 따른 칩 패키지(1000)의 칩(1200)이 지문센서로써 기능을 수행시에는, 상기 배선층(1620)을 칩(1200)의 활성면이 개방되도록 형성함으로써 칩(1200)의 센싱부(201)가 개방된 형태를 취하도록 하는 것이 바람직하다. 배선층(1620)은 도전성 물질로 금속을 포함할 수 있고, 예를 들어, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다.After the first insulating layer 1610 is formed, the wiring layer 1620 may be formed. The wiring layer 1620 may be stacked on the first insulating layer 1610 and may form a redistribution pattern electrically connecting the pad 1210 of the chip 1200 and the via contact 1700. The wiring layer 1620 may fill the opened portion of the first insulating layer 1610, and may be connected to the pad 1210 of the chip 1200 and the via contact 1700 in this process. However, when the chip 1200 of the chip package 1000 according to the first embodiment of the present invention functions as a fingerprint sensor, the wiring layer 1620 is formed so that the active surface of the chip 1200 is opened, It is preferable that the sensing unit 201 of 1200) takes an open shape. The wiring layer 1620 may include a metal as a conductive material, and may include, for example, copper, a copper alloy, aluminum, or an aluminum alloy.

배선층(1620)이 형성된 후 제2 절연층(1630)이 형성될 수 있다. 제2 절연층(1630)은 제1 절연층(1610)과 배선층(1620)의 노출된 면에 적층될 수 있다. 도면에는 제2 절연층(1630)이 배선층(1620)이 외부로 노출되지 않도록 덥는 것을 도시하였지만, 이와 달리 제2 절연층(1630)의 일부가 제거되어 배선층(1620)을 외부로 노출할 수 있다. 이 때, 노출된 배선층(1620)은 외부와 전기적으로 접속될 수 있는 통로로 사용될 수 있다. 제2 절연층(1630)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.After the wiring layer 1620 is formed, a second insulating layer 1630 may be formed. The second insulating layer 1630 may be stacked on the exposed surfaces of the first insulating layer 1610 and the wiring layer 1620. Although the drawing shows that the second insulating layer 1630 is warmed so that the wiring layer 1620 is not exposed to the outside, a part of the second insulating layer 1630 may be removed to expose the wiring layer 1620 to the outside. . In this case, the exposed wiring layer 1620 may be used as a path that can be electrically connected to the outside. The second insulating layer 1630 may include an insulating material, and may include, for example, an oxide, a nitride, or an epoxy molding compound.

상술한 과정을 통해 프레임(1100)의 관통공(1101) 내에 칩(1200)이 실장되고, 칩(1200) 상에 보강층(1300)이 적층된다. 또한, 비아홀(1102)에 비아 컨택(1700)이 형성된 이후, 보강층(1300)이 적층된 칩(1200)과 프레임(1100)은 몰딩층(1400)에 의해 일체화된다. 몰딩층(1400)이 형성되면 칩(1200)의 활성면 및 프레임(1100)의 제1면(1103) 상에는 재배선층(1600)이 형성된다.Through the above-described process, the chip 1200 is mounted in the through hole 1101 of the frame 1100, and a reinforcing layer 1300 is stacked on the chip 1200. In addition, after the via contact 1700 is formed in the via hole 1102, the chip 1200 on which the reinforcing layer 1300 is stacked and the frame 1100 are integrated by the molding layer 1400. When the molding layer 1400 is formed, a redistribution layer 1600 is formed on the active surface of the chip 1200 and the first surface 1103 of the frame 1100.

도 17은 본 발명의 칩 패키지에 따른 제2 실시예를 도시한 단면도이다.17 is a cross-sectional view showing a second embodiment according to the chip package of the present invention.

도 17을 참조하면, 본 발명의 제2 실시예에 따른 칩 패키지(2100)는 베이스 기판(2110), 솔더볼(2120), 칩(2130), 몰딩층(2140) 및 재배선층(2150)을 포함한다.Referring to FIG. 17, a chip package 2100 according to a second embodiment of the present invention includes a base substrate 2110, a solder ball 2120, a chip 2130, a molding layer 2140, and a redistribution layer 2150. do.

베이스 기판(2110)은 평판 형태로 형성될 수 있다. 또한, 베이스 기판(2110)은 상하면이 직사각형 형태일 수 있으나, 이에 한정하지는 않는다. 베이스 기판(2110)은 금속 패드(2111)가 형성된 제1면(2112)과 제1면(2112)과 대향되는 제2면(2113)을 갖는다. 제1면(2112)에 형성된 금속 패드(2111)는 신호가 입출력되거나 전원이 공급되는데 사용될 수 있으며, 금속 패드(2111)의 재질로는 접촉부의 부식을 막고 접촉 성능을 높이기 위해 무전해 니켈금도금(Electronic Nickel Immersion gold, ENIG)으로 형성될 수 있다.The base substrate 2110 may be formed in a flat plate shape. Further, the base substrate 2110 may have a rectangular upper and lower surfaces, but is not limited thereto. The base substrate 2110 has a first surface 2112 on which a metal pad 2111 is formed and a second surface 2113 facing the first surface 2112. The metal pad 2111 formed on the first surface 2112 may be used to input/output signals or supply power, and the material of the metal pad 2111 is made of electroless nickel gold plating (electroless nickel plating) to prevent corrosion of the contact portion and increase contact performance. Electronic Nickel Immersion gold, ENIG).

베이스 기판(2110)의 제2면(2113) 상에는 후술할 솔더볼(2120)이 형성될 수 있다. 솔더볼(2120)은 베이스 기판(2110) 내부의 내부 배선(2114) 등을 통해 제1면(2112)에 형성된 금속 패드(2111)와 전기적으로 연결될 수 있다.A solder ball 2120 to be described later may be formed on the second surface 2113 of the base substrate 2110. The solder ball 2120 may be electrically connected to the metal pad 2111 formed on the first surface 2112 through an internal wiring 2114 or the like inside the base substrate 2110.

베이스 기판(2110)은 회로가 인쇄된 인쇄회로기판(printed circuit board, PCB) 또는 연성인쇄회로기판(flexible printed circuit board, FPCB) 일 수 있으며, 바람직하게는 단면 인쇄회로기판(single-side PCB) 일 수 있다. 또한, 인쇄회로기판은 박형의 필름(Film), 글래스(Glass), 또는 테이프(Tape) 등을 포함한다. 상기와 같이 베이스 기판(2110)으로 단면 인쇄회로기판을 사용함으로써 패키지의 두께를 감소시킬 수 있기 때문에 초박형 패키지 구현이 가능하다.The base board 2110 may be a printed circuit board (PCB) or a flexible printed circuit board (FPCB) on which a circuit is printed, and preferably, a single-side PCB Can be In addition, the printed circuit board includes a thin film, glass, or tape. As described above, since the thickness of the package can be reduced by using a single-sided printed circuit board as the base substrate 2110, an ultra-thin package can be implemented.

솔더볼(2120)은 베이스 기판(2110)의 제2면(2113)에 융착될 수 있다. 또한, 베이스 기판(2110)에 솔더볼(2120)을 융착시키기 위해 베이스 기판(2110)의 제2면(2113) 상에 노출된 내부 배선(2114)에는 솔더볼 패드(2121)가 형성될 수 있다. 즉, 솔더볼(2120)은 솔더볼 패드(2121)에 의해 베이스 기판(2110) 상부에 융착될 수 있다. 솔더볼(2120)은 후술할 재배선층(2150)과 베이스 기판(2110)을 전기적으로 연결하는 기능한다.The solder ball 2120 may be fused to the second surface 2113 of the base substrate 2110. In addition, a solder ball pad 2121 may be formed on the internal wiring 2114 exposed on the second surface 2113 of the base substrate 2110 to fuse the solder balls 2120 to the base substrate 2110. That is, the solder ball 2120 may be fused to the upper portion of the base substrate 2110 by the solder ball pad 2121. The solder ball 2120 functions to electrically connect the redistribution layer 2150 and the base substrate 2110 to be described later.

칩(2130)은 베이스 기판(2110)에 형성된 솔더볼(2120) 사이에 배치될 수 있다.The chip 2130 may be disposed between the solder balls 2120 formed on the base substrate 2110.

칩(2130)의 일면은 회로가 형성되는 활성영역을 포함하는 활성면일 수 있다. 한편, 칩(2130)의 활성면과 대향되는 배면은 비활성면일 수 있다. 이와 달리, 칩(2130)의 양면이 모두 활성면으로 마련되는 경우를 포함한다. 칩(2130)의 활성면에는 외부와 신호를 교환하기 위한 패드(2131)가 복수로 마련될 수 있으며, 패드(2131)는 알루미늄(Al)과 같은 도전성 물질막으로 형성될 수 있다. 패드(2131)는 칩(2130)과 일체로 형성되는 것을 포함한다.One surface of the chip 2130 may be an active surface including an active region in which a circuit is formed. Meanwhile, a rear surface of the chip 2130 facing the active surface may be an inactive surface. In contrast, this includes a case in which both surfaces of the chip 2130 are provided as active surfaces. A plurality of pads 2131 for exchanging signals with the outside may be provided on the active surface of the chip 2130, and the pads 2131 may be formed of a conductive material film such as aluminum (Al). The pad 2131 includes one formed integrally with the chip 2130.

상기 칩(2130)의 패드(2131)가 형성된 활성면은 재배선층(2150)을 향하도록 배치될 수 있다. 즉, 칩(2130)의 비활성면은 베이스 기판(2110)과 마주보도록 배치될 수 있다.The active surface of the chip 2130 on which the pads 2131 are formed may be disposed to face the redistribution layer 2150. That is, the inactive surface of the chip 2130 may be disposed to face the base substrate 2110.

칩(2130)의 두께는 베이스 기판(2110) 상에 형성된 솔더볼(2120)의 두께보다 작은 두께를 갖을 수 있다. 일예로써, 솔더볼(2120)의 높이를 1이라 했을 때, 솔더볼(2120)의 높이 대비 칩(2130)의 두께가 0.8 이내인 것이 바람직하다. 더욱 바람직하게는 솔더볼(2120)의 높이 대비 칩(2130)의 두께가 0.5 이내인 것이 바람직하다. 만약, 솔더볼(2120) 높이 대비 칩(2130)의 두께가 0.8 이상의 두께를 가지면, 베이스 기판(2110)을 칩(2130)에 적층시, 베이스 기판(2110)과 칩(2130) 간에 간섭이 발생될 수 있다.The thickness of the chip 2130 may be smaller than the thickness of the solder ball 2120 formed on the base substrate 2110. As an example, when the height of the solder ball 2120 is 1, it is preferable that the thickness of the chip 2130 relative to the height of the solder ball 2120 is within 0.8. More preferably, the thickness of the chip 2130 relative to the height of the solder ball 2120 is preferably within 0.5. If the thickness of the chip 2130 relative to the height of the solder ball 2120 is 0.8 or more, when the base substrate 2110 is stacked on the chip 2130, interference may occur between the base substrate 2110 and the chip 2130. I can.

또한, 칩(2130) 주위에는 솔더볼(2120)이 배치될 수 있다.Also, a solder ball 2120 may be disposed around the chip 2130.

도 18 내지 도 20은 본 발명의 칩 패키지의 칩 주위의 솔더볼 배치를 나타내는 도면이다.18 to 20 are views showing arrangement of solder balls around a chip in the chip package of the present invention.

도 18 내지 도 20을 참조하면, 솔더볼(2120)은 도 18에서와 같이 칩(2130) 주위를 둘러싸도록 배치되거나, 도 19 및 도 20에서와 같이 칩(2130) 일측에 배치되거나, 또는 양측에 배치될 수 있다. 상기와 같이, 칩(2130) 주위의 솔더볼(2120) 배치에 따라 칩(2130)의 패드(2131)와 솔더볼(2120)을 전기적으로 연결하는 재배선층(2150)의 구조도 솔더볼(2120)의 배치에 맞게 변경가능하다.18 to 20, the solder ball 2120 is disposed to surround the chip 2130 as shown in FIG. 18, or disposed on one side of the chip 2130 as in FIGS. 19 and 20, or on both sides. Can be placed. As described above, according to the arrangement of the solder balls 2120 around the chip 2130, the structure of the redistribution layer 2150 electrically connecting the pads 2131 of the chip 2130 and the solder balls 2120 is also shown in the arrangement of the solder balls 2120. It can be changed to suit.

칩(2130)의 측면과 비활성면에는 몰딩층(2140)이 형성될 수 있다. 또한, 몰딩층(2140)은 솔더볼(2120)과 베이스 기판(2110)의 제2면(2113) 및 측면을 감사도록 형성될 수 있다. 즉, 베이스 기판(2110)은 금속 패드(2111)가 형성된 제1면(2112)을 제외한 상부 및 측면이 모두 몰딩층(2140)에 의해 충진될 수 있다. 상기 몰딩층(2140)은 통상의 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC) 또는 엔캡슐런트(encapsulant) 재질을 가지며, 액상 또는 분말상으로 공급될 수 있다. 액상으로 공급되는 경우, 용매의 휘발을 통해 몰딩층(2140)으로 형성된다.A molding layer 2140 may be formed on the side surface and the inactive surface of the chip 2130. In addition, the molding layer 2140 may be formed to audit the solder ball 2120 and the second surface 2113 and side surfaces of the base substrate 2110. That is, the base substrate 2110 may be filled with the molding layer 2140 on both top and side surfaces of the base substrate 2110 except for the first surface 2112 on which the metal pad 2111 is formed. The molding layer 2140 has a conventional epoxy molding compound (EMC) or an encapsulant material, and may be supplied in a liquid or powder form. When supplied as a liquid, it is formed as a molding layer 2140 through volatilization of a solvent.

재배선층(2150)은 칩(2130)의 패드(2131)와 솔더볼(2120)의 상부를 전기적으로 연결하도록 마련될 수 있다. 일예로, 재배선층(2150)은 제1 절연층(2151), 배선층(2152) 및 제2 절연층(2153)을 포함할 수 있다. 제1 절연층(2151)과 제2 절연층(2153)은 절연물질로 형성되어 배선층(2152)을 절연하도록 마련된다.The redistribution layer 2150 may be provided to electrically connect the pad 2131 of the chip 2130 and the upper portion of the solder ball 2120. For example, the redistribution layer 2150 may include a first insulating layer 2151, a wiring layer 2152, and a second insulating layer 2153. The first insulating layer 2151 and the second insulating layer 2153 are formed of an insulating material to insulate the wiring layer 2152.

제1 절연층(2151)은 칩(2130)의 활성면, 몰딩층(2140) 및 솔더볼(2120) 일측에 적층되도록 형성될 수 있다. 또한, 제1 절연층(2151)은 칩(2130)의 패드(2131)와 솔더볼(2120) 상부를 노출하여 제1 절연층(2151) 상에 적층되는 배선층(2152)이 패드(2131) 및 솔더볼(2120)과 접속될 수 있도록 할 수 있다.The first insulating layer 2151 may be formed to be stacked on the active surface of the chip 2130, the molding layer 2140, and one side of the solder ball 2120. In addition, the first insulating layer 2151 is a wiring layer 2152 stacked on the first insulating layer 2151 by exposing the upper portion of the pad 2131 and the solder ball 2120 of the chip 2130 to the pad 2131 and the solder ball. It can be made to be able to connect with (2120).

배선층(2152)은 도전성 물질을 포함하는 것으로, 재배치 공정을 통해 제1 절연층(2151) 상에 적층될 수 있다. 다만, 본 발명에 따른 칩 패키지의 칩(2130)이 지문센서로써 기능을 수행시에는, 제1 실시예(1000)에서와 같이, 상기 배선층(2152)을 칩(2130)의 활성면이 개방되도록 형성함으로써 칩(2130)의 센싱부(2132)가 개방된 형태를 취하도록 하는 것이 바람직하다.The wiring layer 2152 includes a conductive material and may be stacked on the first insulating layer 2151 through a rearrangement process. However, when the chip 2130 of the chip package according to the present invention functions as a fingerprint sensor, as in the first embodiment 1000, the wiring layer 2152 is opened so that the active surface of the chip 2130 is opened. By forming, it is preferable that the sensing unit 2132 of the chip 2130 takes an open shape.

제2 절연층(2153)은 제1 절연층(2151)과 배선층(2152) 상에 적층되어 배선층(2152)을 외부로부터 절연시키도록 형성될 수 있다. 다만, 제1 실시예(1000)에서와 같이, 도면에는 제2 절연층(2153)이 배선층(2152)을 밀봉하는 것을 도시하였지만, 실시의 형태에 따라 제2 절연층(2153)이 배선층(2152)의 일부를 노출시키도록 마련될 수 있으며, 노출된 배선층(2152)을 통해 추가적인 배선라인을 형성함으로써 외부(메인 기판, 칩, 또는 패키지 등)와 전기적으로 접속될 수 있다. 즉, 패키지 상에 패키지가 적층되는 POP(Package On Package)구조나 SIP(System in Package)구조를 취할 수 있다. 또한, 복수의 칩이 너비 방향으로 인접하여 또는 접촉하여 배치될 수도 있다.The second insulating layer 2153 may be stacked on the first insulating layer 2151 and the wiring layer 2152 to insulate the wiring layer 2152 from the outside. However, as in the first embodiment 1000, Although the drawing shows that the second insulating layer 2153 seals the wiring layer 2152, according to the embodiment, the second insulating layer 2153 may be provided to expose a part of the wiring layer 2152. An additional wiring line is formed through the wiring layer 2152 to be electrically connected to the outside (such as a main substrate, a chip, or a package). That is, a POP (Package On Package) structure in which packages are stacked on a package or a SIP (System in Package) structure may be taken. Further, a plurality of chips may be disposed adjacent to or in contact with each other in the width direction.

도 21은 본 발명의 칩 패키지에 따른 제3 실시예를 도시한 단면도이다.21 is a cross-sectional view showing a third embodiment according to the chip package of the present invention.

도 21을 참조하면, 본 발명의 제3 실시예에 따른 칩 패키지(2200)는 제2 실시예(2100)에서와 같이, 베이스 기판(2210), 솔더볼(2220), 칩(2230), 몰딩층(2240) 및 재배선층(2250)을 포함할 수 있다.Referring to FIG. 21, a chip package 2200 according to a third embodiment of the present invention includes a base substrate 2210, a solder ball 2220, a chip 2230, and a molding layer, as in the second embodiment 2100. It may include 2240 and a redistribution layer 2250.

다만, 제2 실시예(2100)에서의 칩(2230)은 비활성면에 접착층(260)이 형성될 수 있다. 즉, 제3 실시예(2200)에서의 칩(2230)은 제2 실시예(2100)에서의 칩(2130)과 달리 칩(2230)의 비활성면에 형성된 접착층(2260)에 의해 베이스 기판(2210)에 접착될 수 있다.However, in the chip 2230 in the second embodiment 2100, an adhesive layer 260 may be formed on an inactive surface. That is, unlike the chip 2130 in the second embodiment 2100, the chip 2230 in the third embodiment 2200 is formed on the base substrate 2210 by the adhesive layer 2260 formed on the inactive surface of the chip 2230. ) Can be adhered to.

예를 들어, 접착층(2260)은 필름의 형태로 베이스 기판(2210)과 칩(2130)을 부착시킬 수 있으며, 이와 달리, 베이스 기판(2210) 상에 수지의 형태로 도포한 후 칩(2230)을 베이스 기판(2210) 상에 부착할 수 있다.For example, the adhesive layer 2260 may attach the base substrate 2210 and the chip 2130 in the form of a film. Unlike this, the adhesive layer 2260 may be applied to the base substrate 2210 in the form of a resin and then the chip 2230 Can be attached on the base substrate 2210.

상기와 같이 칩(2230)이 접착층(2260)에 의해 베이스 기판(2210)과 접착되어 고정될 수 있기 때문에 제3 실시예의 칩 패키지(2200)는 제2 실시예(2100)에서의 칩 패키지(2100) 구조보다 패키지 강도를 향상시킬 수 있다.As described above, since the chip 2230 can be adhered and fixed to the base substrate 2210 by the adhesive layer 2260, the chip package 2200 of the third embodiment is the chip package 2100 of the second embodiment 2100. ) Package strength can be improved over structure.

또한, 몰딩층(2240)은 베이스 기판(2210) 상에 솔더볼(2220)과 칩(2230)을 매립하도록 충진되되, 제3 실시예(2200)에서의 몰딩층(2240)은 제2 실시예(2100)에서 베이스 기판(2110)의 측면 및 칩(2130)과 베이스 기판(2110)의 제2면(2113) 사이를 충진하는 것과는 달리 칩(2230)의 측면만이 충진될 수 있다. 즉, 칩(2230)의 비활성면이 접착층(2260)에 의해 베이스 기판(2210)과 접착되므로 몰딩층(2240)은 칩(2230)의 측면과 솔더볼(2220)을 감싸도록 형성될 수 있다. 따라서, 베이스 기판(2210)의 측면 및 제1면(2212)은 몰딩층(2240)으로부터 노출될 수 있다.In addition, the molding layer 2240 is filled to fill the solder balls 2220 and the chips 2230 on the base substrate 2210, but the molding layer 2240 in the third embodiment 2200 is the second embodiment ( Unlike filling the side surface of the base substrate 2110 and between the chip 2130 and the second surface 2113 of the base substrate 2110 in 2100, only the side surface of the chip 2230 may be filled. That is, since the inactive surface of the chip 2230 is adhered to the base substrate 2210 by the adhesive layer 2260, the molding layer 2240 may be formed to surround the side surface of the chip 2230 and the solder ball 2220. Accordingly, the side surface and the first surface 2212 of the base substrate 2210 may be exposed from the molding layer 2240.

이외에, 베이스 기판(2210)의 제2면(2213)에 형성된 솔더볼(2220) 및 칩(2230)의 활성면 상에 형성된 재배선층(2250)은 제2 실시예(2100)와 동일한 구조를 취한다.In addition, the solder ball 2220 formed on the second surface 2213 of the base substrate 2210 and the redistribution layer 2250 formed on the active surface of the chip 2230 have the same structure as in the second embodiment 2100. .

도 22 내지 도 32는 본 발명의 제2 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.22 to 32 are cross-sectional views illustrating a method of manufacturing a chip package according to a second embodiment of the present invention.

도 22 내지 도 32를 참조하면, 본 발명의 제2 실시예에 따른 칩 패키지(2100)의 제조방법은 금속 패드(2111)가 형성된 제1면(2112)과 상기 제1면(2112)에 대향되는 제2면(2113)을 갖는 베이스 기판(2110)을 준비하는 단계, 상기 베이스 기판(2110)의 제2면(2113) 상에 솔더볼(2120)을 형성하는 단계, 상기 솔더볼(2120)이 형성된 베이스 기판(2110)을 커팅하는 단계, 상기 커팅된 베이스 기판(2110)과 칩(2130)을 캐리어 기판(2101) 상에 적층하는 단계, 상기 칩(2130)과 상기 솔더볼(2120)을 몰딩층(2140)으로 매립하는 단계 및 상기 칩(2130)의 활성면 상에 형성되고, 상기 칩(2130)의 패드(2131)와 상기 솔더볼(2120)을 전기적으로 연결시키기 위한 재배선층(2150)을 형성하는 단계를 포함한다.22 to 32, the method of manufacturing the chip package 2100 according to the second embodiment of the present invention is to face the first surface 2112 on which the metal pad 2111 is formed and the first surface 2112. Preparing a base substrate 2110 having a second surface 2113 to be formed, forming a solder ball 2120 on the second surface 2113 of the base substrate 2110, and forming the solder ball 2120 Cutting the base substrate 2110, laminating the cut base substrate 2110 and the chip 2130 on the carrier substrate 2101, and forming the chip 2130 and the solder ball 2120 into a molding layer ( 2140) and forming a redistribution layer 2150 formed on the active surface of the chip 2130 and electrically connecting the pad 2131 of the chip 2130 and the solder ball 2120 Includes steps.

도 22 내지 도 24는 베이스 기판(2110) 상에 솔더볼(2120)을 형성하는 단계를 도시한다. 즉, 도 22에서와 같이, 금속 패드(2111)가 형성된 제1면(2112)과 제1면(2112)과 대향되는 제2면(2113)을 갖는 베이스 기판(2110)을 준비한다. 제1면(2112)에 형성된 금속 패드(2111)는 신호가 입출력되거나 전원이 공급되는데 사용될 수 있으며, 금속 패드(2111)의 재질로는 접촉부의 부식을 막고 접촉 성능을 높이기 위해 무전해 니켈금도금(Electronic Nickel Immersion gold, ENIG)으로 형성될 수 있다.22 to 24 illustrate steps of forming a solder ball 2120 on the base substrate 2110. That is, as shown in FIG. 22, a base substrate 2110 having a first surface 2112 on which a metal pad 2111 is formed and a second surface 2113 facing the first surface 2112 is prepared. The metal pad 2111 formed on the first surface 2112 may be used to input/output signals or supply power, and the material of the metal pad 2111 is made of electroless nickel gold plating (electroless nickel plating) to prevent corrosion of the contact portion and increase contact performance. Electronic Nickel Immersion gold, ENIG).

베이스 기판(2110)은 회로가 인쇄된 인쇄회로기판(printed circuit board, PCB) 또는 연성인쇄회로기판(flexible printed circuit board, FPCB) 일 수 있으며, 바람직하게는 단면 인쇄회로기판(single-side PCB) 일 수 있다. 또한, 인쇄회로기판은 박형의 필름(Film), 글래스(Glass), 또는 테이프(Tape) 등을 포함한다. 상기와 같이 베이스 기판(2110)으로 단면 인쇄회로기판을 사용함으로써 패키지의 두께를 감소시킬 수 있기 때문에 초박형 패키지 구현이 가능하다.The base board 2110 may be a printed circuit board (PCB) or a flexible printed circuit board (FPCB) on which a circuit is printed, and preferably, a single-side PCB Can be In addition, the printed circuit board includes a thin film, glass, or tape. As described above, since the thickness of the package can be reduced by using a single-sided printed circuit board as the base substrate 2110, an ultra-thin package can be implemented.

베이스 기판(2110) 내부에는 금속 패드(2111)와 전기적으로 연결되고, 제2면(2113)에 노출된 내부 배선(2114)이 형성될 수 있다. 내부 배선(2114)이 노출된 제2면(2113) 상에는 솔더볼(2120)이 형성될 수 있으며, 솔더볼(2120)은 솔더볼 패드(2121)를 통해 베이스 기판(2110)에 융착될 수 있다. 이때, 솔더볼(2120)의 높이는 후술할 칩(2130)의 높이보다 높게 형성하는 것이 바람직하다.An internal wiring 2114 that is electrically connected to the metal pad 2111 and exposed to the second surface 2113 may be formed inside the base substrate 2110. The solder ball 2120 may be formed on the second surface 2113 to which the internal wiring 2114 is exposed, and the solder ball 2120 may be fused to the base substrate 2110 through the solder ball pad 2121. At this time, the height of the solder ball 2120 is preferably formed higher than the height of the chip 2130 to be described later.

베이스 기판(2110) 상에 솔더볼(2120)을 융착시킨 후에는 도 24에 도시한 바와 같이, 개별화된 칩 패키지의 베이스 기판(2110)을 얻기 위해 베이스 기판(2110)을 컷팅한다.After the solder balls 2120 are fused onto the base substrate 2110, as shown in FIG. 24, the base substrate 2110 is cut to obtain the base substrate 2110 of the individualized chip package.

도 25 및 도 26은 캐리어 기판(2101) 상에 칩(2130)과 베이스 기판(2110)을 적층하는 단계를 도시한다. 우선, 도 25에서와 같이, 제1 접착부(2102)가 형성된 캐리어 기판(101) 상에 칩(2130)을 적층한다. 일 예로, 상기 캐리어 기판(101)은 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer) 등을 포함할 수 있다. 또한, 상기 제1 접착부(2102)는 액상 접착제 또는 접착 테이프일 수 있다.25 and 26 illustrate a step of laminating the chip 2130 and the base substrate 2110 on the carrier substrate 2101. First, as shown in FIG. 25, a chip 2130 is stacked on the carrier substrate 101 on which the first adhesive portion 2102 is formed. For example, the carrier substrate 101 may include silicon, glass, ceramic, plastic, or polymer. In addition, the first adhesive portion 2102 may be a liquid adhesive or an adhesive tape.

칩(2130)은 캐리어 기판(2101) 상에 적층되되, 칩(2130)의 활성면이 캐리어 기판(2101)과 접하도록 적층하는 것이 바람직하다.The chip 2130 is stacked on the carrier substrate 2101, but it is preferable that the chip 2130 is stacked so that the active surface of the chip 2130 is in contact with the carrier substrate 2101.

캐리어 기판(2101) 상에 칩(2130)을 적층한 후에는 베이스 기판(2110)을 캐리어 기판(2101) 상에 적층한다. 이때, 베이스 기판(2110)은 칩(2130) 상부에 위치하도록 적층되되, 베이스 기판(2110)의 제2면(2113)과 칩(2130)의 비활성면이 마주하고, 솔더볼(2120)이 상기 캐리어 기판(2101)과 접하도록 베이스 기판(2110)을 상기 캐리어 기판(2101) 상에 적층하는 것이 바람직하다.After stacking the chip 2130 on the carrier substrate 2101, the base substrate 2110 is stacked on the carrier substrate 2101. At this time, the base substrate 2110 is stacked to be positioned above the chip 2130, the second surface 2113 of the base substrate 2110 and the inactive surface of the chip 2130 face each other, and the solder ball 2120 is the carrier. It is preferable to stack the base substrate 2110 on the carrier substrate 2101 so as to contact the substrate 2101.

이때, 칩(2130)의 두께는 베이스 기판(2110) 상에 형성된 솔더볼(2120)의 두께보다 작은 두께를 갖을 수 있다. 일예로써, 솔더볼(2120)의 높이를 1이라 했을 때, 솔더볼(2120)의 높이 대비 칩(2130)의 두께가 0.8 이내인 것이 바람직하다. 더욱 바람직하게는 솔더볼(2120)의 높이 대비 칩(2130)의 두께가 0.5 이내인 것이 바람직하다. 만약, 솔더볼(2120) 높이 대비 칩(2130)의 두께가 0.8 이상의 두께를 가지면, 베이스 기판(2110)을 칩(2130)에 적층시, 베이스 기판(2110)과 칩(2130) 간에 간섭이 발생될 수 있다.In this case, the thickness of the chip 2130 may be smaller than the thickness of the solder ball 2120 formed on the base substrate 2110. As an example, when the height of the solder ball 2120 is 1, it is preferable that the thickness of the chip 2130 relative to the height of the solder ball 2120 is within 0.8. More preferably, the thickness of the chip 2130 relative to the height of the solder ball 2120 is preferably within 0.5. If the thickness of the chip 2130 relative to the height of the solder ball 2120 is 0.8 or more, when the base substrate 2110 is stacked on the chip 2130, interference may occur between the base substrate 2110 and the chip 2130. I can.

도 27은 칩(2130)과 솔더볼(2120)을 몰딩층(2140)으로 매립하는 단계를 도시한다. 몰딩층(2140)은 솔더볼(2120)과 베이스 기판(2110)의 제2면(2113) 및 측면을 감사도록 형성될 수 있다. 또한, 몰딩층(2140)은 칩(2130)의 측면 및 칩(2130)과 베이스 기판(2110)의 제2면(2113) 사이를 충진할 수 있다. 상기 몰딩층(2140)은 통상의 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC) 또는 엔캡슐런트(encapsulant) 재질을 가지며, 액상 또는 분말상으로 공급될 수 있다. 액상으로 공급되는 경우, 용매의 휘발을 통해 몰딩층(2140)으로 형성된다. 또한, 몰딩층(2140)은 인쇄(printing) 방식이나 압축 몰딩(compression molding)방식을 이용하여 형성될 수 있다.27 shows a step of filling the chip 2130 and the solder ball 2120 with the molding layer 2140. The molding layer 2140 may be formed to audit the solder ball 2120 and the second surface 2113 and side surfaces of the base substrate 2110. In addition, the molding layer 2140 may fill a side surface of the chip 2130 and between the chip 2130 and the second surface 2113 of the base substrate 2110. The molding layer 2140 has a conventional epoxy molding compound (EMC) or an encapsulant material, and may be supplied in a liquid or powder form. When supplied as a liquid, it is formed as a molding layer 2140 through volatilization of a solvent. Further, the molding layer 2140 may be formed using a printing method or a compression molding method.

도 28 내지 도 31은 재배선층(2150)을 형성하는 단계를 도시한다. 재배선층(2150)은 칩(2130)의 활성면 상에 형성되고, 칩(2130)의 패드(2131)와 솔더볼(2120)을 전기적으로 연결시킬 수 있다. 또한, 재배선층(2150)은 칩(2130)의 활성면과 솔더볼(2120)의 일측에 형성된 제1 절연층(2151), 제1 절연층(2151) 상에 형성되고, 칩(2130)의 패드(2131)와 솔더볼(2120)을 전기적으로 연결시키는 배선층(2152) 및 배선층(2152) 상에 형성된 제2 절연층(2153)을 포함한다.28 to 31 illustrate steps of forming the redistribution layer 2150. The redistribution layer 2150 is formed on the active surface of the chip 2130, and may electrically connect the pad 2131 of the chip 2130 and the solder ball 2120. In addition, the redistribution layer 2150 is formed on the first insulating layer 2151 and the first insulating layer 2151 formed on the active surface of the chip 2130 and one side of the solder ball 2120, and the pad of the chip 2130 A wiring layer 2152 electrically connecting the 2131 and the solder balls 2120 and a second insulating layer 2153 formed on the wiring layer 2152 are included.

우선, 재배선층(2150)을 형성하기 위해 도 28에서와 같이 캐리어 기판(2101)이 제거된다. 제1 절연층(2151)은 도 29에서와 같이, 칩(2130), 솔더볼(2120)의 일측면 및 몰딩층(2140)을 덥도록 적층될 수 있다. 이때, 제1 절연층(2151)은 칩(2130)의 패드(2131)와 솔더볼(2120) 일단이 노출되도록 형성될 수 있다. 제1 절연층(2151)의 일부를 제거하는 과정은 식각 공정 또는 레이저 제거 공정을 이용할 수 있다. 제1 절연층(2151)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.First, the carrier substrate 2101 is removed as shown in FIG. 28 to form the redistribution layer 2150. As shown in FIG. 29, the first insulating layer 2151 may be stacked to cover the chip 2130, one side surface of the solder ball 2120, and the molding layer 2140. In this case, the first insulating layer 2151 may be formed to expose one end of the pad 2131 of the chip 2130 and the solder ball 2120. The process of removing a part of the first insulating layer 2151 may use an etching process or a laser removal process. The first insulating layer 2151 may include an insulating material, and may include, for example, an oxide, a nitride, or an epoxy molding compound.

배선층(2152)은 도 30에서와 같이, 제1 절연층(2151) 상에 형성될 수 있다. 배선층(2152)은 제1 절연층(2151) 상에 적층되되, 칩(2130)의 패드(2131)와 솔더볼(2120)을 전기적으로 연결하는 재배선 패턴을 형성할 수 있다. 배선층(2152)은 제1 절연층(2151)의 개구된 부분을 충진할 수 있고, 이 과정에서 칩(2130)의 패드(2131) 및 솔더볼(2120)과 접속될 수 있다. 다만, 본 발명에 따른 칩 패키지의 칩(2130)은 지문센서로써 기능을 수행하기 때문에, 상기 배선층(2152)을 칩(2130)의 활성면이 개방되도록 형성함으로써 칩(2130)의 센싱부(2132)가 개방된 형태를 취하도록 하는 것이 바람직하다.The wiring layer 2152 may be formed on the first insulating layer 2151 as shown in FIG. 30. The wiring layer 2152 may be stacked on the first insulating layer 2151 to form a redistribution pattern electrically connecting the pad 2131 of the chip 2130 and the solder ball 2120. The wiring layer 2152 may fill the opened portion of the first insulating layer 2151, and may be connected to the pad 2131 and the solder ball 2120 of the chip 2130 in this process. However, since the chip 2130 of the chip package according to the present invention functions as a fingerprint sensor, the sensing unit 2132 of the chip 2130 is formed by forming the wiring layer 2152 so that the active surface of the chip 2130 is open. It is desirable to have) take the open form.

배선층(2152)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있으며, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 배선층(2152)은 증착, 도금, 프린팅 등 다양한 방법을 이용하여 형성될 수 있다.The wiring layer 2152 may include a conductive material, for example, a metal, and may include copper, copper alloy, aluminum, or aluminum alloy. The wiring layer 2152 may be formed using various methods such as vapor deposition, plating, and printing.

제2 절연층(2153)은 도 31에서와 같이, 제1 절연층(2151)과 배선층(2152)이 노출된 면에 적층될 수 있다. 제2 절연층(2153)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.As shown in FIG. 31, the second insulating layer 2153 may be stacked on the surface where the first insulating layer 2151 and the wiring layer 2152 are exposed. The second insulating layer 2153 may include an insulating material, and may include, for example, an oxide, a nitride, or an epoxy molding compound.

이어서, 도 32에서와 같이, 컷팅 라인을 따라 컷팅하여 개별화된 칩 패키지를 얻을 수 있다.Subsequently, as shown in FIG. 32, an individualized chip package may be obtained by cutting along the cutting line.

도 33 내지 도 43은 본 발명의 제3 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.33 to 43 are cross-sectional views illustrating a method of manufacturing a chip package according to a third embodiment of the present invention.

도 33 내지 도 35는 준비된 베이스 기판(2210) 상에 솔더볼(2220)을 형성하는 단계를 도시한다. 도 33을 참조하면, 금속 패드(2211)가 형성된 제1면(2212)과 상기 제1면(2212)에 대향되는 제2면(2213)을 갖는 베이스 기판(2210)을 준비한다. 베이스 기판(2210)은 제2 실시예(2100)에서와 같이 단면 인쇄회로기판일 수 있다. 준비된 베이스 기판(2210)은 제1 캐리어 기판(2201) 상에 형성된 제1 접착부(2202)에 적층되되, 베이스 기판(2210)의 제1면(2212)이 제1 접착부(2202)와 접착되도록 적층될 수 있다.33 to 35 show steps of forming a solder ball 2220 on the prepared base substrate 2210. Referring to FIG. 33, a base substrate 2210 having a first surface 2212 on which a metal pad 2211 is formed and a second surface 2213 facing the first surface 2212 is prepared. The base substrate 2210 may be a single-sided printed circuit board as in the second embodiment 2100. The prepared base substrate 2210 is laminated on the first adhesive portion 2202 formed on the first carrier substrate 2201, and the first surface 2212 of the base substrate 2210 is laminated to adhere to the first adhesive portion 2202 Can be.

제1 캐리어 기판(2201) 상에 베이스 기판(2210)이 적층된 후에는 베이스 기판(2210)의 내부 배선(2214)이 노출된 제2면(2213) 상에 솔더볼(2220)이 형성될 수 있다. 이때, 노출된 내부 배선(2214) 상에 솔더볼 패드(221)를 형성하고, 솔더볼 패드(221)를 통해 솔더볼(2220)이 베이스 기판(2210)에 융착될 수 있다.After the base substrate 2210 is stacked on the first carrier substrate 2201, the solder balls 2220 may be formed on the second surface 2213 where the internal wiring 2214 of the base substrate 2210 is exposed. . In this case, a solder ball pad 221 may be formed on the exposed internal wiring 2214, and the solder ball 2220 may be fused to the base substrate 2210 through the solder ball pad 221.

솔더볼(2220)이 형성된 후에는 솔더볼(2220) 상부를 그라인딩(grinding) 처리 할 수 있다. 이는, 후술할 칩(2230) 적층단계에서 칩(2230)을 베이스 기판(2210) 상에 적층시, 칩(2230)의 활성면 높이와 솔더볼(2220) 높이를 동일 평면이 되도록 하기 위함이다.After the solder ball 2220 is formed, the upper part of the solder ball 2220 may be subjected to grinding. This is to make the height of the active surface of the chip 2230 and the height of the solder ball 2220 the same plane when the chip 2230 is stacked on the base substrate 2210 in the chip 2230 stacking step to be described later.

일예로, 칩(2230)을 베이스 기판(2210) 상에 적층했을 때, 솔더볼(2220)의 높이를 1이라 가정하면, 솔더볼(2220)의 높이 대비 칩(2230)의 두께가 0.8 이내가 되도록 형성하는 것이 바람직하며, 실시예로써, 베이스 기판(2210)의 제2면(2213)과 솔더볼(2220) 상부까지의 높이가 180μ가 되도록 솔더볼(2220) 상부를 그라인딩 처리하는 것이 바람직하다.For example, when the chip 2230 is stacked on the base substrate 2210, assuming that the height of the solder ball 2220 is 1, the thickness of the chip 2230 is formed to be within 0.8 compared to the height of the solder ball 2220. In an embodiment, it is preferable to grind the upper part of the solder ball 2220 so that the height between the second surface 2213 of the base substrate 2210 and the upper part of the solder ball 2220 is 180 μ.

도 36 및 도 37은 베이스 기판(2210) 상에 칩(2230)을 적층하는 단계를 도시한다. 칩(2230)을 베이스 기판(2210) 상에 적층하기 전에 칩(2230)의 비활성면에 접착층(2260)을 형성하고, 접착층(2260)이 형성된 칩(2230)은 도 36에서와 같이, 제2 접착부(2204)가 형성된 제2 캐리어 기판(2203) 상에 칩(2230)을 적층한다. 이때, 칩(2230)은 칩(2230)의 활성면이 제2 캐리어 기판(2203)과 접하도록 적층하는 것이 바람직하다. 여기서, 제2 캐리어 기판(2203)은 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer) 등을 포함할 수 있으며, 제2 접착부(2204)는 액상 접착제 또는 접착 테이프일 수 있다.36 and 37 illustrate a step of stacking the chip 2230 on the base substrate 2210. Before stacking the chip 2230 on the base substrate 2210, an adhesive layer 2260 is formed on the inactive surface of the chip 2230, and the chip 2230 on which the adhesive layer 2260 is formed is shown in FIG. A chip 2230 is stacked on the second carrier substrate 2203 on which the adhesive portion 2204 is formed. In this case, the chip 2230 is preferably stacked so that the active surface of the chip 2230 is in contact with the second carrier substrate 2203. Here, the second carrier substrate 2203 may include silicon, glass, ceramic, plastic, or polymer, and the second adhesive portion 2204 is liquid It can be an adhesive or adhesive tape.

제2 캐리어 기판(2203) 상에 적층된 칩(2230)은 도 37에서와 같이, 베이스 기판(2210) 상에 접착층(2260)이 접착되도록 칩(2230)을 적층할 수 있다. 이때 솔더볼(2220)은 칩(2230)의 활성면이 솔더볼(2220) 상부와 동일 평면에 위치하도록 제2 캐리어 기판(2203)의 제2 접착부(2204)에 접할 수 있다.In the chip 2230 stacked on the second carrier substrate 2203, as shown in FIG. 37, the chip 2230 may be stacked so that the adhesive layer 2260 is adhered on the base substrate 2210. In this case, the solder ball 2220 may contact the second bonding portion 2204 of the second carrier substrate 2203 such that the active surface of the chip 2230 is positioned on the same plane as the upper portion of the solder ball 2220.

도 38 및 도 39는 몰딩층(2240)을 형성하는 단계를 도시한다. 칩(2230)과 솔더볼(2220)을 몰딩층(2240)으로 매립하기 위해 도 38에서와 같이, 제2 캐리어 기판(2203)이 제거된 후에 몰딩층(2240)이 형성될 수 있다.38 and 39 show the steps of forming the molding layer 2240. In order to fill the chip 2230 and the solder ball 2220 with the molding layer 2240, as shown in FIG. 38, the molding layer 2240 may be formed after the second carrier substrate 2203 is removed.

도 40 내지 도 41은 재배선층(2250)을 형성하는 단계를 도시한다. 재배선층(2250)은 칩(2230)의 활성면 상에 형성되고, 칩(2230)의 패드(231)와 솔더볼(2220)을 전기적으로 연결시킬 수 있다. 또한, 재배선층(2250)은 칩(2230)의 활성면과 솔더볼(2220)의 일측에 형성된 제1 절연층(2251), 제1 절연층(2251) 상에 형성되고, 칩(2230)의 패드(231)와 솔더볼(2220)을 전기적으로 연결시키는 배선층(2252) 및 배선층(2252) 상에 형성된 제2 절연층(2253)을 포함한다. 재배선층(2250)이 형성되는 과정은 제2 실시예(2100)와 동일 할 수 있다.40 to 41 illustrate steps of forming the redistribution layer 2250. The redistribution layer 2250 is formed on the active surface of the chip 2230, and may electrically connect the pad 231 of the chip 2230 and the solder ball 2220. In addition, the redistribution layer 2250 is formed on the first insulating layer 2251 and the first insulating layer 2251 formed on the active surface of the chip 2230 and one side of the solder ball 2220, and the pad of the chip 2230 A wiring layer 2252 electrically connecting the 231 and the solder balls 2220 and a second insulating layer 2253 formed on the wiring layer 2252. The process of forming the redistribution layer 2250 may be the same as that of the second embodiment 2100.

재배선층(2250)이 형성된 후에는 베이스 기판(2210)의 금속 패드(2211)가 노출되도록 제1 캐리어 기판(2201)이 제거되고, 컷팅 라인을 따라 컷팅하여 개별화된 칩 패키지를 얻을 수 있다.After the redistribution layer 2250 is formed, the first carrier substrate 2201 is removed so that the metal pad 2211 of the base substrate 2210 is exposed, and cut along the cutting line to obtain an individualized chip package.

도 44 내지 도 50은 본 발명의 제3 실시예에 따른 칩 패키지의 다른 제조방법을 설명하기 위한 단면도들이다.44 to 50 are cross-sectional views illustrating another method of manufacturing a chip package according to a third embodiment of the present invention.

도 44 내지 도 50을 참조하면, 본 발명의 제3 실시예에 따른 칩 패키지(2200)의 다른 제조방법은 도 44 및 도 45에 도시한 바와 같이, 제1 캐리어 기판(2201) 상에 솔더볼(2220)이 형성된 베이스 기판(2210)을 적층하는 과정은 전과 동일하다. 다만, 다른 실시예에서는 접착층(2260)이 형성된 칩(2230)을 제2 캐리어 기판(2203)을 사용하지 않고, 도 46에서와 같이, 베이스 기판(2210) 상에 접착층(2260)을 이용하여 바로 적층될 수 있다. 따라서, 칩(2230)의 활성면과 솔더볼(2220)의 상부를 동일 평면 상에 마련하기 위해 도 47에서와 같이, 솔더볼(2220)과 칩(2230)을 평탄화 하는 평탄화 및 본딩경화 단계가 더 포함될 수 있다.44 to 50, another manufacturing method of the chip package 2200 according to the third embodiment of the present invention is as shown in FIGS. 44 and 45, a solder ball on the first carrier substrate 2201 ( The process of laminating the base substrate 2210 on which the 2220 is formed is the same as before. However, in another embodiment, the chip 2230 on which the adhesive layer 2260 is formed is not used as the second carrier substrate 2203, and, as shown in FIG. 46, directly using the adhesive layer 2260 on the base substrate 2210. Can be stacked. Accordingly, in order to provide the active surface of the chip 2230 and the upper portion of the solder ball 2220 on the same plane, a planarization and bonding hardening step of flattening the solder ball 2220 and the chip 2230 as shown in FIG. 47 is further included. I can.

평탄화 및 본딩경화 단계가 완료되면, 솔더볼(2220)과 칩(2230)을 몰딩층(2240)을 이용하여 매립하고, 평탄화된 솔더볼(2220)과 칩(2230) 상에 재배선층(2250)이 전과 동일한 과정으로 형성되어 개별화된 칩 패키지를 얻을 수 있다.When the flattening and bonding hardening step is completed, the solder balls 2220 and the chips 2230 are buried using the molding layer 2240, and the redistribution layer 2250 is transferred to the flattened solder balls 2220 and the chips 2230. Individualized chip packages can be obtained by being formed in the same process.

도 51은 본 발명의 칩 패키지에 따른 제4 실시예를 도시한 단면도이다.51 is a cross-sectional view showing a fourth embodiment according to the chip package of the present invention.

도 51을 참조하면, 본 발명의 제4 실시예에 따른 칩 패키지(3100)는 베이스 기판(3110), 칩(3120), 몰딩층(3130) 및 배선부(3140)를 포함한다.Referring to FIG. 51, a chip package 3100 according to a fourth embodiment of the present invention includes a base substrate 3110, a chip 3120, a molding layer 3130, and a wiring part 3140.

베이스 기판은(3110)은 제2 실시예(2100) 및 제3 실시예(2200)에서 사용된 기판으로 형성될 수 있다.The base substrate 3110 may be formed of the substrate used in the second embodiment 2100 and the third embodiment 2200.

베이스 기판(3110)은 평판 형태로 형성될 수 있다. 또한, 베이스 기판(3110)은 상하면이 직사각형 형태일 수 있으나, 이에 한정하지는 않는다. 베이스 기판(3110)은 금속 패드(3111)가 형성된 제1면(3112)과 제1면(3112)과 대향되는 제2면(2113)을 갖는다. 제1면(3112)에 형성된 금속 패드(3111)는 신호가 입출력되거나 전원이 공급되는데 사용될 수 있으며, 금속 패드(3111)의 재질로는 접촉부의 부식을 막고 접촉 성능을 높이기 위해 무전해 니켈금도금(Electronic Nickel Immersion gold, ENIG)으로 형성될 수 있다.The base substrate 3110 may be formed in a flat plate shape. In addition, the base substrate 3110 may have a rectangular upper and lower surfaces, but is not limited thereto. The base substrate 3110 has a first surface 3112 on which a metal pad 3111 is formed and a second surface 2113 facing the first surface 3112. The metal pad 3111 formed on the first surface 3112 may be used to input/output signals or supply power, and the material of the metal pad 3111 is electroless nickel gold plating (electroless nickel gold plating) to prevent corrosion of the contact portion and increase contact performance. Electronic Nickel Immersion gold, ENIG).

베이스 기판(3110)의 제2면(3113)에는 비아 포스트(3114)와 안착홈(3115)이 형성될 수 있다. 비아 포스트(3114)는 제2면(3113)에 돌출되도록 형성되되, 칩(3120)의 높이보다 높거나, 또는 낮게 형성될 수 있으며, 내부에 형성된 내부 배선(3116)에 의해 금속 패드(3111)와 전기적으로 연결될 수 있다. 또한, 비아 포스트(3114)의 직경은 내부 배선(3116)의 직경보다 크거나 같게 형성될 수 있다.A via post 3114 and a seating groove 3115 may be formed on the second surface 3113 of the base substrate 3110. The via post 3114 is formed to protrude from the second surface 3113, and may be formed higher or lower than the height of the chip 3120, and the metal pad 3111 is formed by the internal wiring 3116 formed therein. And can be electrically connected. Also, the diameter of the via post 3114 may be formed to be greater than or equal to the diameter of the inner wiring 3116.

도 52 내지 도 54는 본 발명의 제4 실시예에 따른 비아 포스트 배치를 나타내는 평면도이다.52 to 54 are plan views illustrating a via post arrangement according to a fourth embodiment of the present invention.

비아 포스트(3114)는 도 52에서와 같이, 칩(3120)을 둘러싸도록 형성되거나, 도 53 및 도 54에서와 같이, 칩(3120)의 일측 또는 양측에 형성될 수 있다. 따라서, 비아 포스트(3114)의 내부 배선(3116)과 연결되는 배선층(3141)은 도 52 내지 도 54에 도시한 비아 포스트(3114)의 배치에 따라 변경될 수 있다.The via post 3114 may be formed to surround the chip 3120 as in FIG. 52, or may be formed on one or both sides of the chip 3120 as in FIGS. 53 and 54. Accordingly, the wiring layer 3141 connected to the internal wiring 3116 of the via post 3114 may be changed according to the arrangement of the via posts 3114 shown in FIGS. 52 to 54.

내부 배선(3116)은 비아컨택(3117), 비아(3118) 및 하부 배선(3119)을 포함하며, 비아컨택(3117)과 하부 배선(3119)은 비아(3118)에 의해 전기적으로 연결될 수 있다. 비아컨택(3117) 및 하부 배선(3119)은 비아(3118)와 일체화며, 동일 재질로 제공됨이 바람직하다. 하부 배선(3119)은 비아(3118)로부터 일정 거리 신장된 형태로 제공될 수 있으며 금속 패드(3111)와 전기적으로 연결될 수 있다.The internal wiring 3116 includes a via contact 3117, a via 3118, and a lower wiring 3119, and the via contact 3117 and the lower wiring 3119 may be electrically connected through the via 3118. The via contact 3117 and the lower wiring 3119 are integrated with the via 3118 and are preferably made of the same material. The lower wiring 3119 may be provided in a form extending a predetermined distance from the via 3118 and may be electrically connected to the metal pad 3111.

또한, 비아 포스트(3114)는 후술할 제1 몰드 비아(3131)와 배선부(3140)에 의해 칩(3120)과 전기적으로 연결될 수 있다. 안착홈(3115)은 베이스 기판(3110)의 제2면(3113) 상에 비아 포스트(3114) 사이에 홈 형태로 형성될 수 있다. 안착홈(3115) 내에는 칩(3120)이 배치되되, 안착홈(3115)의 크기는 칩(3120)의 크기보다 더 크게 형성될 수 있다.Further, the via post 3114 may be electrically connected to the chip 3120 by a first mold via 3131 and a wiring unit 3140 to be described later. The mounting groove 3115 may be formed in a groove shape between the via posts 3114 on the second surface 3113 of the base substrate 3110. The chip 3120 is disposed in the seating groove 3115, but the size of the seating groove 3115 may be larger than the size of the chip 3120.

베이스 기판(3110)은 제2 실시예(2100) 및 제3 실시예(2200)에서 사용된 인쇄회로기판이 적용될 수 있다.As the base substrate 3110, the printed circuit board used in the second embodiment 2100 and the third embodiment 2200 may be applied.

베이스 기판(3110)의 안착홈(3115)에는 접착층(3150)을 이용하여 칩(3120)이 배치될 수 있다. 칩(3120)의 일면은 회로가 형성되는 활성영역을 포함하는 활성면일 수 있다. 한편, 칩(3120)의 활성면과 대향되는 배면은 비활성면일 수 있다. 이와 달리, 칩(3120)의 양면이 모두 활성면으로 마련되는 경우를 포함한다. 칩(3120)의 활성면에는 외부와 신호를 교환하기 위한 패드(3121)가 복수로 마련될 수 있으며, 패드(3121)는 알루미늄(Al)과 같은 도전성 물질막으로 형성될 수 있다. 패드(3121)는 칩(3120)과 일체로 형성되는 것을 포함한다. The chip 3120 may be disposed in the mounting groove 3115 of the base substrate 3110 using the adhesive layer 3150. One surface of the chip 3120 may be an active surface including an active region in which a circuit is formed. Meanwhile, a rear surface of the chip 3120 facing the active surface may be an inactive surface. In contrast, this includes a case in which both surfaces of the chip 3120 are provided as active surfaces. A plurality of pads 3121 for exchanging signals with the outside may be provided on the active surface of the chip 3120, and the pads 3121 may be formed of a conductive material film such as aluminum (Al). The pad 3121 includes one formed integrally with the chip 3120.

상기 칩(3120)의 패드(3121)가 형성된 활성면은 배선부(3140)를 향하도록 배치될 수 있다. 즉, 칩(3120)의 비활성면은 비활성면 하부에 형성된 접착층(3150)을 통해 베이스 기판(3110)과 마주하도록 배치될 수 있다.The active surface of the chip 3120 on which the pad 3121 is formed may be disposed to face the wiring part 3140. That is, the inactive surface of the chip 3120 may be disposed to face the base substrate 3110 through the adhesive layer 3150 formed under the inactive surface.

또한, 본 발명에 따른 칩 패키지의 칩(3120)이 지문센서로 적용시에는 칩(3120) 활성면에 지문을 감지하는 센싱부(3122)를 포함할 수 있다. 센싱부(3122)는 다양한 형태로 이루어질 수 있으며, 일예로, 도전체를 이용하여 형성될 수 있다. 센싱부(3122)는 사용자의 손가락의 지문의 산과 골의 형상에 따른 높이 차에 의한 정전용량의 차이를 찾을 수 있으며, 지문의 이미지를 스캐닝(Scanning)하여 지문 이미지를 만들어 낼 수 있다. 따라서, 본 발명에 따른 칩(3120)의 활성면은 배선부(3140)에 대해 개방된 형태로 형성될 수 있으며, 개방된 활성면에 의해 외부 정보, 일예로, 사용자의 손가락에 의한 지문 정보를 수집할 수 있다. 또한, 본 발명에서의 칩(3120)의 센싱부(3122)는 지문센서로써 설명되나, 상기 칩(3120)은 지문센서의 센싱 외에 전자기 센싱, 광 센싱 및 의료 센싱 등의 칩으로도 적용이 가능하다.In addition, when the chip 3120 of the chip package according to the present invention is applied as a fingerprint sensor, a sensing unit 3122 for sensing a fingerprint on an active surface of the chip 3120 may be included. The sensing unit 3122 may be formed in various shapes, and as an example, may be formed using a conductor. The sensing unit 3122 may find a difference in capacitance due to a height difference according to the shape of the peak and valley of the fingerprint of the user's finger, and may generate a fingerprint image by scanning the fingerprint image. Accordingly, the active surface of the chip 3120 according to the present invention may be formed in an open form with respect to the wiring unit 3140, and external information, for example, fingerprint information by a user's finger, may be stored by the open active surface. Can be collected. In addition, the sensing unit 3122 of the chip 3120 in the present invention is described as a fingerprint sensor, but the chip 3120 can be applied as a chip such as electromagnetic sensing, optical sensing, and medical sensing in addition to sensing of a fingerprint sensor. Do.

베이스 기판(3110)과 칩(3120) 상에는 몰딩층(3130)이 형성될 수 있다. 또한, 몰딩층(3130)은 칩(3120)의 활성면 상부와 측면 및 베이스 기판(3110) 상부와 비아 포스트(3114)를 감싸도록 형성될 수 있다. 즉, 베이스 기판(3110)의 금속 패드(3111)가 형성된 제1면(3112)은 몰딩층(3130)으로부터 노출될 수 있다.A molding layer 3130 may be formed on the base substrate 3110 and the chip 3120. In addition, the molding layer 3130 may be formed to surround the top and side surfaces of the active surface of the chip 3120, the top of the base substrate 3110, and the via post 3114. That is, the first surface 3112 of the base substrate 3110 on which the metal pad 3111 is formed may be exposed from the molding layer 3130.

또한, 몰딩층(3130)에는 제1 몰드 비아(3131) 및 제2 몰드 비아(3132)가 포함될 수 있다. 제1 몰드 비아(3131)는 상기 비아 포스트(3114) 상부에 형성될 수 있고, 제2 몰드 비아(3132)는 칩(3120)의 패드(3121) 상에 형성될 수 있다. 제1 몰드 비아(3131)와 제2 몰드 비아(3132)는 도전성 물질로 충진될 수 있다. 여기서, 제1 몰드 비아(3131)는 비아(3131)의 수직 단면의 중심점을 기준으로 하부 방향으로 폭이 좁아지도록 형성될 수 있다.Further, the molding layer 3130 may include a first mold via 3131 and a second mold via 3132. The first mold via 3131 may be formed on the via post 3114, and the second mold via 3132 may be formed on the pad 3121 of the chip 3120. The first mold via 3131 and the second mold via 3132 may be filled with a conductive material. Here, the first mold via 3131 may be formed such that the width of the first mold via 3131 decreases in a lower direction based on a center point of the vertical cross section of the via 3131.

몰딩층(3130)은 종래에 사용되는 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)나 엔캡슐런트(encapsulant) 등이 아닌 절연막인 폴리이미드(polyimide, PI)로 형성될 수 있다. 따라서, 후술할 배선부(3140) 공정에서 종래의 배선층(3141) 하부에 형성되는 절연층을 생략하고 몰딩층(3130) 상에 바로 배선층(3141) 형성이 가능하다. 즉, 몰딩층(3130) 상에 별도의 절연층을 소모하지 않고 몰딩층(3130) 상에 바로 배선층(3141)을 형성할 수 있기 때문에 배선층(3141) 하부에 별도의 절연층을 형성하는 공정이 생략될 수 있으므로 절연층의 소모를 감소시키고 공정시간을 단축시킬 수 있으며, 절연층 감소에 따른 패키지의 두께를 감소시킬 수 있는 효과를 가진다.The molding layer 3130 may be formed of polyimide (PI), which is an insulating film, rather than an epoxy mold compound (EMC) or encapsulant used in the prior art. Accordingly, in the process of the wiring unit 3140 to be described later, the insulating layer formed under the conventional wiring layer 3141 may be omitted, and the wiring layer 3141 may be formed directly on the molding layer 3130. That is, since the wiring layer 3141 can be formed directly on the molding layer 3130 without consuming a separate insulating layer on the molding layer 3130, the process of forming a separate insulating layer under the wiring layer 3141 Since it can be omitted, the consumption of the insulating layer can be reduced, the process time can be shortened, and the thickness of the package can be reduced due to the reduction of the insulating layer.

또한, 본 발명에 따른 몰딩층(3130)은 투광성을 가질 수 있다. 종래의 칩 패키지는 몰딩 컴파운드(EMC)로 몰딩층을 형성하고 칩의 활성층 상에 절연층이 형성되기 때문에 몰딩층이 투광일 필요가 없으나, 본 발명에 따른 칩 패키지는 칩(3120)의 활성면이 폴리이미드(PI)로 형성된 몰딩층(3130)으로 매립되고, 몰딩층(3130) 상에 배선층(3141)을 감싸는 절연층(3142)이 형성되기 때문에, 본 발명에 따른 패키지는 센서 패키지로써 기능하기 위해 몰딩층(3130)이 투광성을 가질 수 있다.In addition, the molding layer 3130 according to the present invention may have light transmission properties. In the conventional chip package, since the molding layer is formed of a molding compound (EMC) and an insulating layer is formed on the active layer of the chip, the molding layer does not need to be transparent, but the chip package according to the present invention Since it is buried with the molding layer 3130 formed of polyimide (PI), and an insulating layer 3142 surrounding the wiring layer 3141 is formed on the molding layer 3130, the package according to the present invention functions as a sensor package. To do this, the molding layer 3130 may have light transmission properties.

배선부(3140)는 칩(3120)의 패드(3121)와 비아 포스트(3114)를 전기적으로 연결하도록 마련될 수 있다. 일예로, 배선부(3140)는 배선층(3141) 및 절연층(3142)을 포함할 수 있다. 절연층(3142)은 절연물질로 형성되어 배선층(3141)을 절연하도록 마련된다.The wiring part 3140 may be provided to electrically connect the pad 3121 of the chip 3120 and the via post 3114. As an example, the wiring unit 3140 may include a wiring layer 3141 and an insulating layer 3142. The insulating layer 3142 is formed of an insulating material and is provided to insulate the wiring layer 3141.

배선층(3141)은 도전성 물질을 포함하는 것으로, 재배치 공정을 통해 몰딩층(3130) 상에 형성될 수 있다. 다만, 본 발명에 따른 칩 패키지의 칩(3120)이 지문센서로써 기능을 수행시에는, 상기 배선층(3141)을 칩(3120)의 활성면이 개방되도록 형성함으로써 칩(3120)의 센싱부(3122)가 개방된 형태를 취하도록 하는 것이 바람직하다. 칩(3120)은 제1 몰드 비아(3131), 배선층(3141), 제2 몰드 비아(3132) 및 비아 포스트(3114)를 통해 베이스 기판(3110)과 전기적으로 연결될 수 있다.The wiring layer 3141 includes a conductive material and may be formed on the molding layer 3130 through a rearrangement process. However, when the chip 3120 of the chip package according to the present invention functions as a fingerprint sensor, the sensing unit 3122 of the chip 3120 is formed by forming the wiring layer 3141 so that the active surface of the chip 3120 is open. It is desirable to have) take the open form. The chip 3120 may be electrically connected to the base substrate 3110 through the first mold via 3131, the wiring layer 3141, the second mold via 3132, and the via post 3114.

절연층(3142)은 배선층(3141) 상에 형성되어 배선층(3141)을 외부로부터 절연시키도록 형성될 수 있다. 즉, 절연층(3142)은 몰딩층(3130)과 배선부(3140)의 노출된 면에 적층될 수 있다. 다만, 도면에는 절연층(3142)이 배선층(3141)을 밀봉하는 것을 도시하였지만, 이와 달리 절연층(3142)이 배선층(3141)의 일부를 노출시키도록 마련될 수 있으며, 노출된 배선층(3141)을 통해 외부(메인 기판, 칩, 또는 패키지 등)와 전기적으로 접속될 수 있다. 즉, 패키지 상에 패키지가 적층되는 POP(Package On Package)구조나 SIP(System in Package)구조를 취할 수 있다. 또한, 복수의 칩이 너비 방향으로 인접하여 또는 접촉하여 배치될 수도 있다.The insulating layer 3142 may be formed on the wiring layer 3141 to insulate the wiring layer 3141 from the outside. That is, the insulating layer 3142 may be stacked on the exposed surfaces of the molding layer 3130 and the wiring part 3140. However, although the drawing shows that the insulating layer 3142 seals the wiring layer 3141, the insulating layer 3142 may be provided to expose a part of the wiring layer 3141, and the exposed wiring layer 3141 It can be electrically connected to the outside (main substrate, chip, or package, etc.) through. That is, a POP (Package On Package) structure in which packages are stacked on a package or a SIP (System in Package) structure may be taken. Further, a plurality of chips may be disposed adjacent to or in contact with each other in the width direction.

도 55는 본 발명의 칩 패키지에 따른 제5 실시예를 도시한 단면도이다.55 is a cross-sectional view showing a fifth embodiment according to the chip package of the present invention.

도 55를 참조하면, 본 발명의 제5 실시예에 따른 칩 패키지(3200)는 베이스 기판(3210), 칩(3220), 몰딩층(3230) 및 배선부(3240)를 포함한다.Referring to FIG. 55, a chip package 3200 according to a fifth embodiment of the present invention includes a base substrate 3210, a chip 3220, a molding layer 3230, and a wiring part 3240.

제5 실시예(3200)에 따른 베이스 기판(3210)은 제4 실시예(3100)에서와 같이, 금속 패드(3211)가 형성된 제1면(3212)과 제1면(3212)과 대향되는 제2면(3213)을 갖는다. 다만, 제5 실시예(3200)에 베이스 기판(3210)은 관통홀(3215)을 가질 수 있다. 관통홀(3215)은 베이스 기판(3210)의 금속 패드(3211) 사이에 베이스 기판(3210)을 관통하도록 형성될 수 있다. 금속 패드(3211) 상에는 베이스 기판(3210)의 제2면(3213)까지 연장되어, 외부로 노출되도록 내부 배선(3216)이 형성될 수 있다.The base substrate 3210 according to the fifth embodiment 3200 is, as in the fourth embodiment 3100, the first surface 3212 on which the metal pads 3211 are formed and the first surface 3212 facing each other. It has two sides 3213. However, in the fifth embodiment 3200, the base substrate 3210 may have a through hole 3215. The through hole 3215 may be formed to penetrate the base substrate 3210 between the metal pads 3211 of the base substrate 3210. An internal wiring 3216 may be formed on the metal pad 3211 to extend to the second surface 3213 of the base substrate 3210 and to be exposed to the outside.

내부 배선(3216)은 비아컨택(3217), 비아(3218) 및 하부 배선(3219)을 포함하며, 비아컨택(3217)과 하부 배선(3219)은 비아(3218)에 의해 전기적으로 연결될 수 있다. 비아컨택(3217) 및 하부 배선(3219)은 비아(3218)와 일체화며, 동일 재질로 제공됨이 바람직하다. 하부 배선(3219)은 베이스 기판(3210)의 제1면(3212)에 형성된 금속 패드(3211)와 전기적으로 연결될 수 있다.The internal wiring 3216 includes a via contact 3217, a via 3218, and a lower wiring 3219, and the via contact 3217 and the lower wiring 3219 may be electrically connected through the via 3218. The via contact 3217 and the lower wiring 3219 are integrated with the via 3218 and are preferably made of the same material. The lower wiring 3219 may be electrically connected to the metal pad 3211 formed on the first surface 3212 of the base substrate 3210.

베이스 기판(3210)에 형성된 관통홀(3215) 내에는 칩(3220)이 배치될 수 있다. 칩(3220)은 패드(3221)가 형성된 활성면이 배선부(3240)와 마주하도록 형성될 수 있다. 또한, 칩(3220)의 비활성면은 베이스 기판(3210)의 금속 패드(3211)가 형성된 제1면(3212)과 동일 평면이 되도록 형성될 수 있다.A chip 3220 may be disposed in the through hole 3215 formed in the base substrate 3210. The chip 3220 may be formed such that the active surface on which the pad 3221 is formed faces the wiring part 3240. In addition, the inactive surface of the chip 3220 may be formed to be flush with the first surface 3212 of the base substrate 3210 on which the metal pads 3211 are formed.

베이스 기판(3210)과 칩(3220)의 상에는 몰딩층(3230)이 형성될 수 있다. 또한, 몰딩층(3230)은 제4 실시에서와 같이, 칩(3220)의 활성면 상부와 측면 및 베이스 기판(3210) 상부와 관통홀(3215) 내에 충진될 수 있다. 다만, 베이스 기판(3210)의 금속 패드(3211)가 형성된 제1면(3212) 및 반도체 기판의 비활성면은 몰딩층(3230)으로부터 노출될 수 있다.A molding layer 3230 may be formed on the base substrate 3210 and the chip 3220. Also, as in the fourth embodiment, the molding layer 3230 may be filled in the upper and side surfaces of the active surface of the chip 3220, the upper part of the base substrate 3210 and the through hole 3215. However, the first surface 3212 of the base substrate 3210 on which the metal pad 3211 is formed and the inactive surface of the semiconductor substrate may be exposed from the molding layer 3230.

몰딩층(3230)은 제1 몰드 비아(3231) 및 제2 몰드 비아(3232)를 포함할 수 있다. 제1 몰드 비아(3231)는 상기 베이스 기판(3210)의 노출된 내부 배선(3216) 상에 형성될 수 있고, 제2 몰드 비아(3232)는 칩(3220)의 패드(3221) 상에 형성될 수 있다. 제1 몰드 비아(3231)와 제2 몰드 비아(3232)는 도전성 물질로 충진될 수 있다.The molding layer 3230 may include a first mold via 3231 and a second mold via 3232. The first mold via 3231 may be formed on the exposed internal wiring 3216 of the base substrate 3210, and the second mold via 3232 may be formed on the pad 3221 of the chip 3220. I can. The first mold via 3231 and the second mold via 3232 may be filled with a conductive material.

몰딩층(3230)은 칩(3220)의 활성면 상부와 측면 및 베이스 기판(3210) 상부와 관통홀(3215) 내부가 충진되도록 형성될 수 있다. 즉, 베이스 기판(3210)의 금속 패드(3211)가 형성된 제1면(3212)과 칩(3220)의 비활성면은 몰딩층(3230)으로부터 노출될 수 있다.The molding layer 3230 may be formed to fill the top and side surfaces of the active surface of the chip 3220, the top of the base substrate 3210, and the inside of the through hole 3215. That is, the first surface 3212 of the base substrate 3210 on which the metal pad 3211 is formed and the inactive surface of the chip 3220 may be exposed from the molding layer 3230.

또한, 몰딩층(3230)은 제4 실시예(3100)에서와 같이 절연막인 폴리이미드(polyimide, PI)로 형성될 수 있다. 따라서, 후술할 배선부(3240) 공정에서 배선층(3241) 하부에 형성되는 절연층을 생략하고 몰딩층(3230) 상에 바로 배선층(3241) 형성이 가능하다.In addition, the molding layer 3230 may be formed of polyimide (PI), which is an insulating film, as in the fourth embodiment 3100. Accordingly, in the process of the wiring part 3240 to be described later, the insulating layer formed under the wiring layer 3241 may be omitted, and the wiring layer 3241 may be formed directly on the molding layer 3230.

배선부(3240)는 칩(3220)의 패드(3221)와 베이스 기판(3210)의 내부 배선(3216)을 전기적으로 연결하도록 마련될 수 있다. 일예로, 배선부(3240)는 제4 실시예(3100)에서와 같이 배선층(3241) 및 절연층(3242)을 포함할 수 있다. 절연층(3242)은 절연물질로 형성되어 배선층(3241)을 절연하도록 마련된다.The wiring part 3240 may be provided to electrically connect the pad 3221 of the chip 3220 and the internal wiring 3216 of the base substrate 3210. As an example, the wiring unit 3240 may include a wiring layer 3241 and an insulating layer 3242 as in the fourth embodiment 3100. The insulating layer 3242 is formed of an insulating material and is provided to insulate the wiring layer 3241.

따라서, 제5 실시예에 따른 칩 패키지(3200)도 제4 실시예에 따른 칩 패키지(3100)와 같이 몰딩층(3230)으로 폴리이미드(PI)를 사용함으로써, 배선부(3240) 형성시 종래의 배선층(3241) 하부에 형성된 절연층이 불필요하기 때문에 제조 공정을 단순화 할 수 있고, 원가를 절감할 수 있는 효과가 있다.Accordingly, the chip package 3200 according to the fifth embodiment also uses polyimide (PI) as the molding layer 3230 as the chip package 3100 according to the fourth embodiment, so that the conventional wiring part 3240 is formed. Since the insulating layer formed under the wiring layer 3241 is unnecessary, the manufacturing process can be simplified and cost can be reduced.

도 56 내지 도 66은 본 발명의 제4 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.56 to 66 are cross-sectional views illustrating a method of manufacturing a chip package according to a fourth embodiment of the present invention.

도 56 내지 도 66을 참조하면, 본 발명의 제4 실시예(3100)에 따른 칩 패키지의 제조방법은 금속 패드(3111)가 형성된 제1면(3112)과 상기 제1면(3112)에 대향되는 제2면(3113)을 갖는 베이스 기판(3110)을 준비하는 단계, 상기 베이스 기판(3110)의 제1면(3112)이 접하도록 제1 캐리어 기판(3102) 상에 상기 베이스 기판(3110)을 적층하고, 상기 베이스 기판(3110)에 칩(3120)을 배치하는 단계, 상기 베이스 기판(3110)과 상기 칩(3120)을 몰딩층(3130)으로 매립하는 단계, 상기 몰딩층(3130) 상에 제1 몰드 비아(3131) 및 제2 몰드 비아(3132)를 형성하는 단계 및 상기 몰딩층(3130) 상에 배선부(3140)를 형성하고, 상기 칩(3120)의 패드(3121)와 상기 비아 포스트(3114)를 전기적으로 연결시키는 단계를 포함한다.56 to 66, the manufacturing method of the chip package according to the fourth embodiment 3100 of the present invention is to face the first surface 3112 on which the metal pad 3111 is formed and the first surface 3112. Preparing a base substrate (3110) having a second surface (3113) that is, the base substrate (3110) on the first carrier substrate (3102) so that the first surface (3112) of the base substrate (3110) contacts Stacking and placing the chip 3120 on the base substrate 3110, filling the base substrate 3110 and the chip 3120 with a molding layer 3130, on the molding layer 3130 Forming a first mold via 3131 and a second mold via 3132 on the molding layer 3130 and forming a wiring part 3140 on the molding layer 3130, and the pad 3121 of the chip 3120 and the And electrically connecting the via posts 3114.

단, 본 발명의 제4 실시예(3100)에 따른 칩 패키지의 제조방법은 베이스 기판(3110)을 준비하는 단계에서 상기 베이스 기판(3110) 상에 비아 포스트(3114)와 상기 칩(3120)이 배치되는 안착홈(3115)을 형성하는 단계를 더 포함할 수 있다.However, in the manufacturing method of the chip package according to the fourth embodiment 3100 of the present invention, in the step of preparing the base substrate 3110, the via post 3114 and the chip 3120 are formed on the base substrate 3110. It may further include forming the seating groove 3115 to be disposed.

도 56 내지 도 59는 베이스 기판(3110)에 비아 포스트(3114) 및 안착홈(3115)을 형성하는 과정을 도시한다. 즉, 내부 배선(3116)이 형성된 베이스 기판(3110)을 준비한다. 베이스 기판(3110) 내에 형성된 내부 배선(3116)은 비아컨택(3117), 비아(3118) 및 하부 배선(3119)을 포함하며, 비아컨택(3117)과 하부 배선(3119)은 비아(3118)에 의해 전기적으로 연결될 수 있다. 비아컨택(3117) 및 하부 배선(3119)은 비아(3118)와 일체화며, 동일 재질로 제공됨이 바람직하다. 하부 배선(3119)은 비아(3118)로부터 일정 거리 신장된 형태로 제공될 수 있으며 베이스 기판(3110)의 제1면(3112)에 형성된 금속 패드(3111)와 전기적으로 연결될 수 있다.56 to 59 illustrate a process of forming a via post 3114 and a mounting groove 3115 on the base substrate 3110. That is, the base substrate 3110 on which the internal wiring 3116 is formed is prepared. The internal wiring 3116 formed in the base substrate 3110 includes a via contact 3117, a via 3118, and a lower wiring 3119, and the via contact 3117 and the lower wiring 3119 are connected to the via 3118. Can be electrically connected by The via contact 3117 and the lower wiring 3119 are integrated with the via 3118 and are preferably made of the same material. The lower wiring 3119 may be provided in a form extending a predetermined distance from the via 3118 and may be electrically connected to the metal pad 3111 formed on the first surface 3112 of the base substrate 3110.

베이스 기판(3110)이 준비되면, 베이스 기판(3110)에서 노출된 비아컨택(3117)을 마스크(3101)를 이용하여 마스킹 한다. 마스킹 후 베이스 기판(3110)의 제2면(3113)을 블라스팅(Blasting) 공정을 수행하여, 제2면(3113) 상에 비아 포스트(3114) 및 안착홈(3115)을 형성한다. 여기서, 베이스 기판(3110)은 일예로, 회로가 인쇄된 인쇄회로기판(printed circuit board, PCB) 또는 연성인쇄회로기판(flexible printed circuit board, FPCB) 일 수 있으며, 바람직하게는 양면 인쇄회로기판(double-side PCB) 일 수 있다. 또한, 인쇄회로기판은 박형의 필름(Film), 글래스(Glass), 또는 테이프(Tape) 등을 포함한다.When the base substrate 3110 is prepared, the via contact 3117 exposed from the base substrate 3110 is masked using a mask 3101. After masking, a blasting process is performed on the second surface 3113 of the base substrate 3110 to form a via post 3114 and a mounting groove 3115 on the second surface 3113. Here, the base substrate 3110 may be, for example, a printed circuit board (PCB) or a flexible printed circuit board (FPCB), preferably a double-sided printed circuit board ( double-side PCB). In addition, the printed circuit board includes a thin film, glass, or tape.

도 60 내지 도 62는 베이스 기판(3110)에 칩(3120)을 배치하는 과정을 도시한다. 즉, 베이스 기판(3110)을 제1 캐리어 기판(3102) 상에 형성된 제1 접착부(3103)에 적층하고, 적층된 베이스 기판(3110)의 안착홈(3115) 바닥에 칩(3120)을 접착시키기 위한 접착층(3150)을 형성한다. 상기 제1 접착부(3103)는 액상 접착제 또는 접착 테이프일 수 있다.60 to 62 illustrate a process of disposing the chip 3120 on the base substrate 3110. That is, the base substrate 3110 is stacked on the first adhesive portion 3103 formed on the first carrier substrate 3102, and the chip 3120 is adhered to the bottom of the mounting groove 3115 of the stacked base substrate 3110. To form an adhesive layer 3150 for. The first adhesive part 3103 may be a liquid adhesive or an adhesive tape.

접착층(3150)을 형성한 후에는 칩(3120)이 제2 캐리어 기판(3104) 상에 제2 접착부(3105)를 이용하여 접착될 수 있다. 이때, 칩(3120)의 패드(3121)가 형성된 활성면이 제2 캐리어 기판(3104)과 마주하도록 접착될 수 있다. 상기 제2 캐리어 기판(3104)은 제1 캐리어 기판(3102)과 같이 실리콘(silicon), 유리(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer) 등을 포함할 수 있으며, 상기 제2 접착부(3105)는 액상 접착제 또는 접착 테이프일 수 있다.After forming the adhesive layer 3150, the chip 3120 may be adhered to the second carrier substrate 3104 using the second adhesive portion 3105. In this case, the active surface of the chip 3120 on which the pad 3121 is formed may be bonded to face the second carrier substrate 3104. Like the first carrier substrate 3102, the second carrier substrate 3104 may include silicon, glass, ceramic, plastic, or polymer, and the like, The second adhesive part 3105 may be a liquid adhesive or an adhesive tape.

제2 캐리어 기판(3104) 상에 적층된 칩(3120)은 상기 접착층(3150)이 형성된 안착홈(3115) 내에 적층될 수 있다. 즉, 칩(3120)의 비활성면이 접착층(3150)과 접하여 베이스 기판(3110) 상에 배치되도록 적층되고, 경화공정을 통해 경화될 수 있다.The chip 3120 stacked on the second carrier substrate 3104 may be stacked in the mounting groove 3115 in which the adhesive layer 3150 is formed. That is, the inactive surface of the chip 3120 is stacked to be disposed on the base substrate 3110 in contact with the adhesive layer 3150, and may be cured through a curing process.

도 63은 베이스 기판(3110)과 칩(3120)을 몰딩층(3130)으로 매립하는 단계를 도시한다. 즉, 제2 접착부(3105)를 포함한 제2 캐리어 기판(3104)을 제거하고, 베이스 기판(3110)과 칩(3120)을 몰딩층(3130)으로 매립할 수 있다. 몰딩층(3130)은 종래에 사용되는 에폭시 몰딩 컴파운드(epoxy mold compound, EMC)나 엔캡슐런트(encapsulant) 등이 아닌 절연막인 폴리이미드(polyimide, PI)로 형성될 수 있다. 따라서, 후술할 배선부(3140) 공정에서 종래의 배선층(3141) 하부에 형성된 절연층을 생략하고 몰딩층(3130) 상에 바로 배선층(3141) 형성이 가능하다.63 illustrates a step of filling the base substrate 3110 and the chip 3120 with the molding layer 3130. That is, the second carrier substrate 3104 including the second bonding portion 3105 may be removed, and the base substrate 3110 and the chip 3120 may be buried with the molding layer 3130. The molding layer 3130 may be formed of polyimide (PI), which is an insulating film, rather than an epoxy mold compound (EMC) or encapsulant used in the prior art. Accordingly, in the process of the wiring part 3140 to be described later, the insulating layer formed under the conventional wiring layer 3141 may be omitted, and the wiring layer 3141 may be formed directly on the molding layer 3130.

몰딩층(3130)은 칩(3120)의 활성면 상부와 측면 및 베이스 기판(3110) 상부와 비아 포스트(3114)를 감싸도록 형성될 수 있다. 즉, 베이스 기판(3110)의 금속 패드(3111)가 형성된 제1면(3112)은 몰딩층(3130)으로부터 노출될 수 있다.The molding layer 3130 may be formed to surround the top and side surfaces of the active surface of the chip 3120, the top of the base substrate 3110, and the via post 3114. That is, the first surface 3112 of the base substrate 3110 on which the metal pad 3111 is formed may be exposed from the molding layer 3130.

또한, 몰딩층(3130)에는 패터닝(patterning) 공정을 통해 제1 몰드 비아(3131) 및 제2 몰드 비아(3132)를 형성할 수 있다. 제1 몰드 비아(3131)는 상기 비아 포스트(3114) 상부에 형성될 수 있고, 제2 몰드 비아(3132)는 칩(3120)의 패드(3121) 상에 형성될 수 있다.Further, a first mold via 3131 and a second mold via 3132 may be formed in the molding layer 3130 through a patterning process. The first mold via 3131 may be formed on the via post 3114, and the second mold via 3132 may be formed on the pad 3121 of the chip 3120.

도 64 및 도 65는 몰딩층(3130) 상에 배선부(3140)를 형성하는 과정을 도시한다. 즉, 몰딩층(3130)에 제1 몰드 비아(3131) 및 제2 몰드 비아(3132)를 형성한 후에 몰딩층(3130) 상에 배선부(3140)를 형성할 수 있다. 배선부(3140)가 형성되기 전에 제1 몰드 비아(3131)와 제2 몰드 비아(3132)는 도전성 물질로 충진될 수 있다. 예를 들어 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있으며, 다른 예로는 도전성 페이스트 또는 솔더 레지스트 잉크(solder resist ink)일 수 있다.64 and 65 illustrate a process of forming the wiring part 3140 on the molding layer 3130. That is, after forming the first mold via 3131 and the second mold via 3132 in the molding layer 3130, the wiring part 3140 may be formed on the molding layer 3130. Before the wiring part 3140 is formed, the first mold via 3131 and the second mold via 3132 may be filled with a conductive material. For example, it may include copper, a copper alloy, aluminum, or an aluminum alloy, and another example may be a conductive paste or solder resist ink.

배선부(3140)는 칩(3120)의 패드(3121)와 비아 포스트(3114)를 전기적으로 연결하도록 마련될 수 있다. 일예로, 배선부(3140)는 배선층(3141) 및 절연층(3142)을 포함할 수 있다. 절연층(3142)은 절연물질로 형성되어 배선층(3141)을 절연하도록 마련된다.The wiring part 3140 may be provided to electrically connect the pad 3121 of the chip 3120 and the via post 3114. As an example, the wiring unit 3140 may include a wiring layer 3141 and an insulating layer 3142. The insulating layer 3142 is formed of an insulating material and is provided to insulate the wiring layer 3141.

배선층(3141)은 몰딩층(3130) 상에 형성되되, 제1 몰드 비아(3131)와 제2 몰드 비아(3132)를 전기적으로 연결하도록 형성될 수 있다. 즉, 배선층(3141)에 의해 칩(3120)은 제1 몰드 비아(3131), 배선층(3141), 제2 몰드 비아(3132) 및 비아 포스트(3114)를 통해 베이스 기판(3110)과 전기적으로 연결시킬 수 있다.The wiring layer 3141 is formed on the molding layer 3130, and may be formed to electrically connect the first mold via 3131 and the second mold via 3132. That is, the chip 3120 is electrically connected to the base substrate 3110 through the first mold via 3131, the wiring layer 3141, the second mold via 3132, and the via post 3114 by the wiring layer 3141 I can make it.

다만, 본 발명에 따른 칩 패키지의 칩(3120)이 지문센서로써 기능을 수행시에는, 상기 배선층(3141)을 칩(3120)의 활성면이 개방되도록 형성함으로써 칩(3120)의 센싱부(3122)가 개방된 형태를 취하도록 하는 것이 바람직하다.However, when the chip 3120 of the chip package according to the present invention functions as a fingerprint sensor, the sensing unit 3122 of the chip 3120 is formed by forming the wiring layer 3141 so that the active surface of the chip 3120 is open. It is desirable to have) take the open form.

배선층(3141)은 도전성 물질로 금속을 포함할 수 있고, 예를 들어, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있으며, 증착, 도금, 프린팅 등 다양한 방법을 이용하여 형성될 수 있다.The wiring layer 3141 may include a metal as a conductive material, for example, copper, copper alloy, aluminum, or aluminum alloy, and may be formed using various methods such as deposition, plating, printing, etc. .

상기한 바와 같이, 몰딩층(3130)으로 PI를 사용함으로써 종래와 같이 몰딩층(3130) 상에 별도의 절연층을 소모하지 않고 몰딩층(3130) 상에 바로 배선층(3141)을 형성할 수 있다. 따라서, 배선층(3141) 하부에 별도의 절연층을 형성하는 공정이 생략될 수 있으므로 절연층의 소모를 감소시키고 공정시간을 단축시킬 수 있으며, 절연층 감소에 따른 패키지의 두께를 감소시킬 수 있는 효과가 있다. As described above, by using PI as the molding layer 3130, the wiring layer 3141 can be formed directly on the molding layer 3130 without consuming a separate insulating layer on the molding layer 3130 as in the prior art. . Therefore, since the process of forming a separate insulating layer under the wiring layer 3141 can be omitted, the consumption of the insulating layer can be reduced, the process time can be shortened, and the thickness of the package can be reduced due to the reduction of the insulating layer. There is.

배선층(3141)이 형성된 후 절연층(3142)이 형성될 수 있다. 절연층(3142)은 몰딩층(3130)과 배선층(3141)의 노출된 면에 적층될 수 있다. 도면에는 절연층(3142)이 배선층(3141)을 외부로 노출되지 않도록 덮는 것을 도시하였지만, 이와 달리 절연층(3142)의 일부가 제거되어 배선층(3141)을 외부로 노출할 수 있다. 이 때, 노출된 배선층(3141)은 외부와 전기적으로 접속될 수 있는 통로로 사용될 수 있다. 절연층(3142)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.After the wiring layer 3141 is formed, the insulating layer 3142 may be formed. The insulating layer 3142 may be stacked on the exposed surfaces of the molding layer 3130 and the wiring layer 3141. Although the drawing shows that the insulating layer 3142 covers the wiring layer 3141 so as not to be exposed to the outside, a portion of the insulating layer 3142 may be removed to expose the wiring layer 3141 to the outside. In this case, the exposed wiring layer 3141 may be used as a passage that can be electrically connected to the outside. The insulating layer 3142 may include an insulating material, and may include, for example, an oxide, a nitride, or an epoxy molding compound.

배선부(3140)가 형성된 후에는 베이스 기판(3110)의 금속 패드(3111)가 노출되도록 제1 캐리어 기판(3102)을 제거한다.After the wiring part 3140 is formed, the first carrier substrate 3102 is removed so that the metal pads 3111 of the base substrate 3110 are exposed.

도 67 내지 도 76은 본 발명의 제5 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.67 to 76 are cross-sectional views illustrating a method of manufacturing a chip package according to a fifth embodiment of the present invention.

도 67 내지 도 76을 참조하면, 본 발명의 제5 실시예에 따른 칩 패키지(3200)의 제조방법은 금속 패드(3211)가 형성된 제1면(3212)과 상기 제1면(3212)에 대향되는 제2면(3213)을 갖는 베이스 기판(3210)을 준비하는 단계, 상기 베이스 기판(3210)의 제1면(3212)이 접하도록 제1 캐리어 기판(3202) 상에 상기 베이스 기판(3210)을 적층하고, 상기 베이스 기판(3210)에 칩(3220)을 배치하는 단계, 상기 베이스 기판(3210)과 상기 칩(3220)을 몰딩층(3230)으로 매립하는 단계, 상기 몰딩층(3230) 상에 제1 몰드 비아(3231) 및 제2 몰드 비아(3232)를 형성하는 단계 및 상기 몰딩층(3230) 상에 배선부(3240)를 형성하고, 상기 칩(3220)의 패드(3221)와 상기 비아 포스트(3214)를 전기적으로 연결시키는 단계를 포함한다.67 to 76, the method of manufacturing the chip package 3200 according to the fifth embodiment of the present invention is directed to a first surface 3212 on which a metal pad 3211 is formed and the first surface 3212. Preparing a base substrate 3210 having a second surface 3213 that is formed, the base substrate 3210 on the first carrier substrate 3202 so that the first surface 3212 of the base substrate 3210 contacts Stacking and placing a chip 3220 on the base substrate 3210, filling the base substrate 3210 and the chip 3220 with a molding layer 3230, on the molding layer 3230 Forming a first mold via 3231 and a second mold via 3232 on the molding layer 3230 and forming a wiring part 3240 on the molding layer 3230, and the pad 3221 of the chip 3220 and the And electrically connecting the via posts 3214.

또한, 제5 실시예(3200)에 따른 제조방법에서는 베이스 기판(3210)을 준비하는 단계에서 베이스 기판(3210)에 관통홀(3215)을 형성하는 단계와 베이스 기판(3210)에 칩(3220)을 배치하는 단계에서 칩(3220)을 제1 캐리어 기판(202) 상에 적층하는 단계가 더 포함될 수 있다.Further, in the manufacturing method according to the fifth embodiment 3200, in the step of preparing the base substrate 3210, forming a through hole 3215 in the base substrate 3210 and the chip 3220 in the base substrate 3210 In the step of arranging the chip 3220, a step of stacking the chip 3220 on the first carrier substrate 202 may be further included.

도 67 내지 도 70은 베이스 기판(3210)에 관통홀(3215)을 형성하는 과정을 도시한다. 즉, 내부 배선(3216)이 형성된 베이스 기판(3210)을 준비한다. 베이스 기판(3210) 내에 형성된 내부 배선(3216)은 비아컨택(3217), 비아(3218) 및 하부 배선(3219)을 포함하며, 비아컨택(3217)과 하부 배선(3219)은 비아(3218)에 의해 전기적으로 연결될 수 있다. 비아컨택(3217) 및 하부 배선(3219)은 비아(3218)와 일체화며, 동일 재질로 제공됨이 바람직하다. 하부 배선(3219)은 베이스 기판(3210)의 제1면(3212)에 형성된 금속 패드(3211)와 전기적으로 연결될 수 있다.67 to 70 illustrate a process of forming a through hole 3215 in the base substrate 3210. That is, the base substrate 3210 on which the internal wiring 3216 is formed is prepared. The internal wiring 3216 formed in the base substrate 3210 includes a via contact 3217, a via 3218, and a lower wiring 3219, and the via contact 3217 and the lower wiring 3219 are connected to the via 3218. Can be electrically connected by The via contact 3217 and the lower wiring 3219 are integrated with the via 3218 and are preferably made of the same material. The lower wiring 3219 may be electrically connected to the metal pad 3211 formed on the first surface 3212 of the base substrate 3210.

베이스 기판(3210)이 준비되면, 베이스 기판(3210)에서 노출된 비아컨택(3217)을 마스크(3201)를 이용하여 마스킹 한다. 마스킹 후 베이스 기판(3210)의 제2면(3213)을 블라스팅 공정을 수행하여 베이스 기판(3210) 상에 관통홀(3215)을 형성한다.When the base substrate 3210 is prepared, the via contact 3217 exposed from the base substrate 3210 is masked using a mask 3201. After masking, a through hole 3215 is formed on the base substrate 3210 by performing a blasting process on the second surface 3213 of the base substrate 3210.

도 71 및 도 72에서는 베이스 기판(3210)에 칩(3220)을 배치하는 단계를 도시한다. 제1 접착부(3203)가 형성된 제1 캐리어 기판(3202) 상에 관통홀(3215)이 형성된 베이스 기판(3210)을 적층하고, 칩(3220)을 관통홀(3215) 내에 삽입하여 제1 접착부(3203)를 통해 제1 캐리어 기판(3202) 상에 적층한다. 즉, 제4 실시예(3100)에서 칩(3220)은 제2 캐리어 기판(3204)에 적층된 후 베이스 기판(3210)의 안착홈(3215)에 적층되는 단계를 가지나, 본 발명의 제5 실시예(3200)에서는 칩(3220)이 제1 캐리어 기판(3202) 상에 바로 적층될 수 있기 때문에 제조공정을 단축할 수 있다. 칩(3220)이 제1 캐리어 기판(3202) 상에 적층될 때는 칩(3220)의 비활성면이 제1 캐리어 기판(3202)에 접하도록 적층하는 것이 바람직하다.71 and 72 illustrate steps of disposing the chip 3220 on the base substrate 3210. A base substrate 3210 having a through hole 3215 is stacked on a first carrier substrate 3202 on which the first adhesive part 3203 is formed, and a chip 3220 is inserted into the through hole 3215 It is stacked on the first carrier substrate 3202 through 3203. That is, in the fourth embodiment 3100, the chip 3220 is stacked on the second carrier substrate 3204 and then stacked in the mounting groove 3215 of the base substrate 3210, but the fifth embodiment of the present invention In example 3200, since the chip 3220 can be directly stacked on the first carrier substrate 3202, the manufacturing process can be shortened. When the chip 3220 is stacked on the first carrier substrate 3202, it is preferable that the chip 3220 is stacked so that the inactive surface of the chip 3220 comes into contact with the first carrier substrate 3202.

도 73은 제5 실시예(3200)에 따른 몰딩층(3230) 매립단계를 도시한다. 즉, 제1 캐리어 기판(3202) 상에 적층된 베이스 기판(3210)과 칩(3220)을 몰딩층(3230)으로 매립할 수 있다. 제4 실시예(3100)에서는 칩(3220)이 제2 캐리어 기판(3104)에 접착되어 있기 때문에 몰딩층(3230)을 형성하기 전에 제2 캐리어 기판(3104)을 제거하는 단계를 가지나, 제5 실시예(3200)에서는 별도의 제2 캐리어 기판(3104)이 사용되지 않기 때문에 제2 캐리어 기판(3104)를 제거하는 단계가 생략될 수 있다. 몰딩층(3230)은 칩(3220)의 활성면 상부와 측면 및 베이스 기판(3210) 상부와 관통홀(3215) 내부가 채워지도록 형성될 수 있다.73 shows a step of embedding the molding layer 3230 according to the fifth embodiment 3200. That is, the base substrate 3210 and the chip 3220 stacked on the first carrier substrate 3202 may be filled with the molding layer 3230. In the fourth embodiment 3100, since the chip 3220 is adhered to the second carrier substrate 3104, the step of removing the second carrier substrate 3104 before forming the molding layer 3230 is performed. In the embodiment 3200, since a separate second carrier substrate 3104 is not used, the step of removing the second carrier substrate 3104 may be omitted. The molding layer 3230 may be formed to fill the top and side surfaces of the active surface of the chip 3220, the top of the base substrate 3210, and the inside of the through hole 3215.

또한, 몰딩층(3230)에는 패터닝(patterning) 공정을 통해 제1 몰드 비아(3231) 및 제2 몰드 비아(3232)를 형성할 수 있다. 제1 몰드 비아(3231)는 베이스 기판(3210)의 내부 배선이 노출된 상부에 형성될 수 있고, 제2 몰드 비아(3232)는 칩(3220)의 패드(3221) 상에 형성될 수 있다.In addition, a first mold via 3231 and a second mold via 3232 may be formed in the molding layer 3230 through a patterning process. The first mold via 3231 may be formed on an upper portion of the base substrate 3210 to which the internal wiring is exposed, and the second mold via 3232 may be formed on the pad 3221 of the chip 3220.

도 74 및 도 75는 배선부(3240) 형성 단계를 도시하며, 이는 제4 실시예(3100)의 배선부(3240) 실시예와 동일한 과정으로 배선부(3240)가 형성될 수 있다. 즉, 배선부(3240)가 형성되기 전에 제1 몰드 비아(3231)와 제2 몰드 비아(3232)에 도전성 물질로 충진한 후 몰딩층(3230) 상에 배선층(3241)을 이용하여 제1 몰드 비아(3231)와 제2 몰드 비아(3232)를 전기적으로 연결하도록 형성될 수 있다. 따라서, 배선층(3241)에 의해 칩(3220)은 제1 몰드 비아(3231), 배선층(3241) 및 제2 몰드 비아(3232)를 통해 베이스 기판(3210)과 전기적으로 연결될 수 있다.74 and 75 illustrate a step of forming the wiring unit 3240, which may be formed in the same process as the wiring unit 3240 of the fourth embodiment 3100. That is, before the wiring part 3240 is formed, the first mold via 3231 and the second mold via 3232 are filled with a conductive material, and then the first mold is formed by using the wiring layer 3241 on the molding layer 3230. It may be formed to electrically connect the via 3231 and the second mold via 3232. Accordingly, the chip 3220 may be electrically connected to the base substrate 3210 through the first mold via 3231, the wiring layer 3241, and the second mold via 3232 by the wiring layer 3241.

몰딩층(3230)과 배선층(3241)의 노출된 면에 절연층(3242)을 적층하여 배선부(3240) 공정을 완료한 후에는 베이스 기판(3210)의 금속 패드(3211)와 칩(3220)의 비활성면이 노출되도록 제1 캐리어 기판(3202)이 제거될 수 있다.After completing the process of the wiring part 3240 by laminating the insulating layer 3242 on the exposed surface of the molding layer 3230 and the wiring layer 3241, the metal pad 3211 and the chip 3220 of the base substrate 3210 The first carrier substrate 3202 may be removed so that the non-active surface of is exposed.

도 77은 본 발명의 칩 패키지에 따른 제6 실시예를 도시한 단면도이다.77 is a cross-sectional view showing a sixth embodiment according to the chip package of the present invention.

도 77을 참조하면, 본 발명의 제6 실시예에 따른 칩 패키지(4100)는 비아 프레임(4110), 칩(4120), 몰딩층(4130), 상부 재배선층(4140) 및 하부 재배선층(4150)을 포함한다.Referring to FIG. 77, a chip package 4100 according to a sixth embodiment of the present invention includes a via frame 4110, a chip 4120, a molding layer 4130, an upper redistribution layer 4140, and a lower redistribution layer 4150. ).

비아 프레임(4110)은 절연기판으로 마련될 수 있다. 비아 프레임(4110)은 절연 물질을 포함할 수 있으며, 예를 들어 실리콘(silicon), 글래스(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer)를 포함할 수 있다.The via frame 4110 may be provided with an insulating substrate. The via frame 4110 may include an insulating material, and may include, for example, silicon, glass, ceramic, plastic, or polymer.

또한, 상기 비아 프레임(4110)은 절연 세라믹 또는 반도체 재질의 세라믹일 수 있다. 상기 절연 세라믹은 다양한 재질을 가지는 바, 금속 산화물 또는 금속 질화물 등이 사용될 수 있으며, 소다라임 글라스 또는 사파이어 등이 사용될 수 있다. 반도체 재질의 세라믹은 실리콘 재질을 가질 수 있으며, 이외에 ZnO, GaN 및 GaAs 등이 사용될 수도 있다. 다만, 상기 비아 프레임(4110)은 사용되는 캐리어 기판 또는 몰딩층(4130)의 재질에 따라 다양하게 선택될 수 있다.In addition, the via frame 4110 may be an insulating ceramic or a ceramic made of a semiconductor material. Since the insulating ceramic has various materials, metal oxide or metal nitride may be used, and soda lime glass or sapphire may be used. The semiconductor material ceramic may have a silicon material, and in addition, ZnO, GaN, and GaAs may be used. However, the via frame 4110 may be variously selected according to the material of the carrier substrate or the molding layer 4130 used.

비아 프레임(4110)은 평판 형상으로 마련될 수 있으며, 원형 또는 다각형 등 다양한 형상으로 마련될 수 있다.The via frame 4110 may be provided in a flat plate shape, and may be provided in various shapes such as a circle or a polygon.

비아 프레임(4110) 내에는 상하로 관통된 제1 비아홀(4111)을 포함할 수 있다. 제1 비아홀(4111)은 칩(4120)의 상하 방향으로 전기 신호를 전달하기 위한 통로로 사용되고, 필요에 따라 복수가 형성되거나 그 위치를 달리할 수도 있다. 제1 비아홀(4111)에는 도전성 페이스트 등의 도전성 충진재가 충진될 수 있다. 만일, 상기 비아 프레임(4110)이 반도체 재질을 가지는 경우, 비아 프레임(4110) 외주면 상에는 별도의 절연층이 형성될 수 있다. 상기 절연층은 반도체 재질의 비아 프레임(4110)과 칩(4120) 사이의 전기적 연결을 차단하기 위해 구비될 수 있다. 또한, 비아 프레임(4110)이 반도체 재질을 가지는 경우, 제1 비아홀(4111)의 내주면에도 별도의 절연층이 형성될 수 있다.The via frame 4110 may include a first via hole 4111 penetrating vertically. The first via hole 4111 is used as a path for transmitting electrical signals in the vertical direction of the chip 4120, and a plurality of the first via holes 4111 may be formed or the positions thereof may be changed as necessary. A conductive filler such as a conductive paste may be filled in the first via hole 4111. If the via frame 4110 has a semiconductor material, a separate insulating layer may be formed on the outer peripheral surface of the via frame 4110. The insulating layer may be provided to block electrical connection between the via frame 4110 made of a semiconductor material and the chip 4120. In addition, when the via frame 4110 is made of a semiconductor material, a separate insulating layer may be formed on the inner circumferential surface of the first via hole 4111.

제1 비아홀(4111)의 양 단에는 제1 비아 컨택 패드(4112) 및 제2 비아 컨택 패드(4113)가 각각 형성될 수 있다. 제1 비아 컨택 패드(4112) 및 제2 비아 컨택 패드(4113)는 금속을 포함하는 도전성 물질을 사용할 수 있으며, 제1 비아홀(4111)을 통한 전기적 신호를 보다 용이하게 전달하기 위해 사용될 수 있다.A first via contact pad 4112 and a second via contact pad 4113 may be formed at both ends of the first via hole 4111, respectively. The first via contact pad 4112 and the second via contact pad 4113 may use a conductive material including a metal, and may be used to more easily transmit an electrical signal through the first via hole 4111.

칩(4120)은 비아 프레임(4110)과 인접하도록 배치된다. 칩(4120)의 일면은 회로가 형성되는 활성영역을 포함하는 활성면일 수 있다. 한편, 칩(4120)의 배면은 비활성면일 수 있다. 이와 달리, 칩(4120)의 양면이 모두 활성면으로 마련되는 경우를 포함한다. 칩(4120)의 활성면에는 외부와 신호를 교환하기 위한 패드(4121)가 복수로 마련될 수 있으며, 패드(4121)는 알루미늄(Al)과 같은 도전성 물질막으로 형성될 수 있다. 패드(4121)는 칩(4120)과 일체로 형성되는 것을 포함한다.The chip 4120 is disposed adjacent to the via frame 4110. One surface of the chip 4120 may be an active surface including an active region in which a circuit is formed. Meanwhile, the rear surface of the chip 4120 may be an inactive surface. In contrast, this includes a case in which both surfaces of the chip 4120 are provided as active surfaces. A plurality of pads 4121 for exchanging signals with the outside may be provided on the active surface of the chip 4120, and the pads 4121 may be formed of a conductive material film such as aluminum (Al). The pad 4121 includes one formed integrally with the chip 4120.

상기 칩(4120)의 패드(4121)는 재배선층을 향하도록 배치될 수 있다. 바람직하게는 상부 재배선층(4140)을 향하도록 배치될 수 있다. 바람직하게는 상부 재배선층(4140)을 향하도록 배치될 수 있다. 상기 칩(4120)의 활성면은 제1 비아 컨택 패드(4112)의 일면과 동일 평면을 이룸이 바람직하다.The pad 4121 of the chip 4120 may be disposed to face the redistribution layer. Preferably, it may be disposed to face the upper redistribution layer 4140. Preferably, it may be disposed to face the upper redistribution layer 4140. It is preferable that the active surface of the chip 4120 is flush with one surface of the first via contact pad 4112.

또한, 본 발명에 따른 칩 패키지의 칩(4120)이 지문센서로 적용시에는 칩(4120) 활성면에 지문을 감지하는 센싱부(4122)를 포함할 수 있다. 센싱부(4122)는 다양한 형태로 이루어질 수 있으며, 일예로, 도전체를 이용하여 형성될 수 있다. 센싱부(4122)는 사용자의 손가락의 지문의 산과 골의 형상에 따른 높이 차에 의한 정전용량의 차이를 찾을 수 있으며, 지문의 이미지를 스캐닝(Scanning)하여 지문 이미지를 만들어 낼 수 있다.In addition, when the chip 4120 of the chip package according to the present invention is applied as a fingerprint sensor, a sensing unit 4122 for sensing a fingerprint on an active surface of the chip 4120 may be included. The sensing unit 4122 may be formed in various shapes, and as an example, may be formed using a conductor. The sensing unit 4122 may find a difference in capacitance due to a height difference according to the shape of the peak and valley of the fingerprint of the user's finger, and may generate a fingerprint image by scanning the fingerprint image.

따라서, 본 발명에 따른 칩(4120)의 활성면은 후술할 상부 재배선층(4140)에 대해 개방된 형태로 형성될 수 있으며, 개방된 활성면에 의해 외부 정보, 일예로, 사용자의 손가락에 의한 지문 정보를 수집할 수 있다. 본 발명에서의 칩(4120)의 센싱부(4122)는 지문센서로써 설명되나, 상기 칩(4120)은 지문센서의 센싱 외에 전자기 센싱, 광 센싱 및 의료 센싱 등의 칩(4120)으로도 적용이 가능하다.Accordingly, the active surface of the chip 4120 according to the present invention may be formed in an open form with respect to the upper redistribution layer 4140 to be described later, and external information, for example, by the user's finger Fingerprint information can be collected. In the present invention, the sensing unit 4122 of the chip 4120 is described as a fingerprint sensor, but the chip 4120 can be applied as a chip 4120 such as electromagnetic sensing, optical sensing, and medical sensing in addition to sensing of the fingerprint sensor. It is possible.

또한, 도 1에서 도시한 칩(4120)과 비아 프레임(4110)은 다양한 구조로 형성될 수 있다. In addition, the chip 4120 and the via frame 4110 illustrated in FIG. 1 may be formed in various structures.

도 78 내지 도 80은 본 발명의 제6 실시예에 따른 비아 프레임과 칩의 구조를 나타내는 평면도이다.78 to 80 are plan views showing structures of a via frame and a chip according to the sixth embodiment of the present invention.

도 78 내지 도 80를 참조하면, 비아 프레임(4110)은 도 78에서와 같이, 내부에 관통홀(4010)을 포함하며, 관통홀(4010) 내부에 칩(4120)이 배치될 수 있다. 즉, 칩(4120) 주위를 둘러싸도록 비아 프레임(4110)이 형성될 수 있다. 따라서, 몰딩층(4130)은 관통홀(4010) 내부를 매립하여 비아 프레임(4110)과 칩(4120)을 일체화 할 수 있다. 또한, 도 79 및 도 80은 칩(4120)의 일측 또는 양측에 비아 프레임(4110)이 배치되는 구조를 나타낸다. 즉, 도 79에서와 같이, 비아 프레임(4110)이 칩(4120)의 일측에 배치되거나, 도 80에서와 같이, 비아 프레임(4110)이 칩(4120)의 양측에 배치될 수 있다. 본 발명의 제6 실시예에 따른 칩 패키지(4100)는 도 79에서와 같이 비아 프레임(4110)이 칩(4120)의 일측에 배치되는 구조를 취할 수 있다.78 to 80, the via frame 4110 includes a through hole 4010 therein, as in FIG. 78, and a chip 4120 may be disposed in the through hole 4010. That is, the via frame 4110 may be formed to surround the chip 4120. Accordingly, the molding layer 4130 may fill the inside of the through hole 4010 to integrate the via frame 4110 and the chip 4120. Also, FIGS. 79 and 80 illustrate a structure in which via frames 4110 are disposed on one or both sides of the chip 4120. That is, as shown in FIG. 79, the via frame 4110 may be disposed on one side of the chip 4120, or as shown in FIG. 80, the via frame 4110 may be disposed on both sides of the chip 4120. The chip package 4100 according to the sixth embodiment of the present invention may have a structure in which the via frame 4110 is disposed on one side of the chip 4120 as shown in FIG. 79.

상기와 같이, 칩(4120) 주위의 비아 프레임(4110)의 배치에 따라 칩(4120)의 패드(4121)와 비아를 전기적으로 연결하는 상부 재배선층(4140)의 배선 구조도 비아 프레임(4110)의 구조에 맞게 변경될 수 있다.As described above, according to the arrangement of the via frame 4110 around the chip 4120, the wiring structure of the upper redistribution layer 4140 electrically connecting the pads 4121 and the vias of the chip 4120 is also a via frame 4110 It can be changed to suit the structure of

계속해서 도 77을 참조하면, 몰딩층(4130)은 칩(4120) 및 비아 프레임(4110)을 일체화하도록 몰딩될 수 있다. 즉, 몰딩층(4130)은 비아 프레임(4110)과 칩(4120)사이의 공간을 충진할 수 있다.Continuing with reference to FIG. 77, the molding layer 4130 may be molded to integrate the chip 4120 and the via frame 4110. That is, the molding layer 4130 may fill the space between the via frame 4110 and the chip 4120.

상기 몰딩층(4130)은 통상의 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 재질을 가지며, 액상 또는 분말상으로 공급될 수 있다. 액상으로 공급되는 경우, 용매의 휘발을 통해 몰딩층(4130)으로 형성된다. 또한, 상기 몰딩층(4130)은 절연성 고분자를 주성분으로 하고, 실리카 입자 등이 포함될 수 있다.The molding layer 4130 is made of a conventional epoxy mold compound (EMC) material, and may be supplied in a liquid or powder form. When supplied as a liquid, it is formed as a molding layer 4130 through volatilization of a solvent. In addition, the molding layer 4130 may have an insulating polymer as a main component, and may include silica particles.

몰딩층(4130)은 칩(4120)의 활성면과 동일 평면에 위치하는 제1 면(4131)과 상기 제1 면(4131)과 대향되는 면인 제2 면(4132)을 가질 수 있다.The molding layer 4130 may have a first surface 4131 positioned on the same plane as the active surface of the chip 4120 and a second surface 4132 that is a surface opposite to the first surface 4131.

또한, 몰딩층(4130)은 제2 비아홀(4133)을 포함할 수 있다. 제2 비아홀(4133)은 몰딩층(4130)의 제2 면(4132)에서부터 상기 제2 비아 컨택 패드(4113)까지 연장되도록 비아를 형성함으로써 몰딩층(4130) 내에 형성될 수 있다. 일예로, 제2 비아홀(4133)의 폭은 상기 제1 비아홀(4111)의 폭보다 좁거나 또는, 넓은 폭을 가질 수 있으며, 폭이 점차 증가하다 다시 감소하는 솔더볼 형태를 가질 수 있다.Further, the molding layer 4130 may include a second via hole 4133. The second via hole 4133 may be formed in the molding layer 4130 by forming a via to extend from the second surface 4132 of the molding layer 4130 to the second via contact pad 4113. For example, the width of the second via hole 4133 may be narrower or wider than the width of the first via hole 4111, and may have a shape of a solder ball that gradually increases and then decreases again.

제2 비아홀(4133) 내부는 제1 비아홀(4111)과 같이 도전성 페이스트 등의 도전성 충진재가 충진될 수 있으며, 제2 비아 컨택 패드(4113)를 통해 제1 비아홀(4111)과 전기적으로 연결될 수 있다.The inside of the second via hole 4133 may be filled with a conductive filler such as a conductive paste, like the first via hole 4111, and may be electrically connected to the first via hole 4111 through the second via contact pad 4113. .

또한, 제2 비아홀(4133) 하부에는 제3 비아 컨택 패드(4160)가 형성될 수 있다. 즉, 제2 비아홀(4133) 일측은 제2 비아 컨택 패드(4113)와 접하고, 타측은 제3 비아 컨택 패드(4160)와 접할 수 있다. 제3 비아 컨택 패드(4160)는 몰딩층(4130)의 제2 면(4132) 상에 형성될 수 있으며, 후술할 하부 재배선층(4150)과 전기적으로 연결될 수 있다.Further, a third via contact pad 4160 may be formed under the second via hole 4133. That is, one side of the second via hole 4133 may contact the second via contact pad 4113, and the other side may contact the third via contact pad 4160. The third via contact pad 4160 may be formed on the second surface 4132 of the molding layer 4130 and may be electrically connected to the lower redistribution layer 4150 to be described later.

도 81은 본 발명의 제6 실시예에 따른 비아홀의 다른 실시예를 나타내는 도면이다.81 is a view showing another embodiment of a via hole according to the sixth embodiment of the present invention.

도 81을 참조하면, 제1 비아홀(4111)과 제2 비아홀(4133) 내에 관통배선(4114)이 포함될 수 있다. 관통배선(4114)은 제1 비아홀(4111) 및 제2 비아홀(4133)의 내주면을 따라 마련되는 도전성 물질일 수 있으며, 제1 비아홀(4111) 및 제2 비아홀(4133)에 코팅되는 금속층일 수 있다. 또한, 관통배선(4114)은 이와 달리 비아홀(4111,4133) 내에 2열 이상의 관통배선(4114)이 마련되거나 제1 비아홀(4111) 또는 제2 비아홀(4133) 중 어느 하나의 비아홀에만 형성될 수도 있다.Referring to FIG. 81, a through wiring 4114 may be included in the first via hole 4111 and the second via hole 4133. The through wiring 4114 may be a conductive material provided along the inner circumferential surfaces of the first via hole 4111 and the second via hole 4133, and may be a metal layer coated on the first via hole 4111 and the second via hole 4133 have. In addition, unlike the through wiring 4114, two or more rows of through wirings 4114 may be provided in the via holes 4111 and 4133, or may be formed only in one of the first via hole 4111 or the second via hole 4133. have.

관통배선(4114)은 원기둥 형상으로 마련될 수 있으며, 관통배선(4114)의 중공부에는 관통부재(4115)가 수용될 수 있다. 관통부재(4115)는 비도전성 레진(resin)일 수 있으며, 관통배선(4114)의 중공부에 충전되도록 형성될 수 있다. 한편, 관통부재(4115)가 도전성 물질로 마련되는 것을 포함한다.The through wiring 4114 may be provided in a cylindrical shape, and a through member 4115 may be accommodated in the hollow portion of the through wiring 4114. The through member 4115 may be a non-conductive resin, and may be formed to be filled in the hollow portion of the through wiring 4114. Meanwhile, the penetrating member 4115 is formed of a conductive material.

또한, 관통배선(4114)은 솔더볼 등의 형태로 마련되어 비아홀(4111,4113)을 관통하거나, 비아홀(4111,4133)에 충진되는 솔더레지스트 잉크(Solder resist ink)일 수 있다. 관통배선(4114)의 형성 방법은 무전해 도금, 전해 도금, 스퍼터링, 또는 프린팅 등을 포함한다.In addition, the through wiring 4114 may be provided in the form of a solder ball or the like to penetrate the via holes 4111 and 4113 or may be solder resist ink filled in the via holes 4111 and 4133. A method of forming the through wiring 4114 includes electroless plating, electrolytic plating, sputtering, or printing.

관통배선(4114)은 제1 비아홀(4111) 및 제2 비아홀(4133) 모두에 형성되거나, 제1 비아홀(4111) 또는 제2 비아홀(4133) 중 어느 하나의 비아홀에만 형성될 수도 있다.The through wiring 4114 may be formed in both the first via hole 4111 and the second via hole 4133, or may be formed only in any one of the first via hole 4111 or the second via hole 4133.

계속해서 도 77을 참조하면, 본 발명에 따른 칩 패키지(4100)는 상부 재배선층(4140) 및 하부 재배선층(4150)을 포함할 수 있다.Continuing with reference to FIG. 77, the chip package 4100 according to the present invention may include an upper redistribution layer 4140 and a lower redistribution layer 4150.

상부 재배선층(4140)은 몰딩층(4130)의 제1 면(4131) 상에 형성될 수 있으며, 하부 재배선층(4150)은 몰딩층(4130)의 제2 면(4132) 상에 형성될 수 있다.The upper redistribution layer 4140 may be formed on the first surface 4131 of the molding layer 4130, and the lower redistribution layer 4150 may be formed on the second surface 4132 of the molding layer 4130. have.

좀 더 상세하게는, 상부 재배선층(4140)은 칩(4120)의 활성면, 몰딩층(4130)의 제1 면(4131) 및 비아 프레임(4110) 상에 형성되어 칩(4120)의 패드(4121)와 제1 비아 컨택 패드(4112)를 전기적으로 연결하도록 마련될 수 있다. 일예로, 상부 재배선층(4140)은 상부 제1 절연층(4141), 상부 배선층(4142) 및 상부 제2 절연층(4143)을 포함할 수 있다.In more detail, the upper redistribution layer 4140 is formed on the active surface of the chip 4120, the first surface 4131 of the molding layer 4130, and the via frame 4110, and the pad of the chip 4120 ( It may be provided to electrically connect the 4121 and the first via contact pad 4112. As an example, the upper redistribution layer 4140 may include an upper first insulating layer 4141, an upper wiring layer 4142, and an upper second insulating layer 4143.

상부 제1 절연층(4141)은 절연성 물질로 구성되며, 필름의 형태로 제공될 수 있다. 또한, 상부 제1 절연층(4141)은 칩(4120)의 패드(4121)를 노출하고, 상기 비아 프레임(4110)의 제1 비아 컨택 패드(4112)를 오픈하며, 칩(4120)이 활성영역을 차폐한다.The upper first insulating layer 4141 is made of an insulating material and may be provided in the form of a film. Also, the upper first insulating layer 4141 exposes the pad 4121 of the chip 4120, opens the first via contact pad 4112 of the via frame 4110, and the chip 4120 is an active region Shield.

상부 배선층(4142)은 도전성 물질을 포함하는 것으로, 재배치 공정을 통해 상부 제1 절연층(4141) 상에 형성될 수 있다. 상부 배선층(4142)의 일부는 칩(4120)의 패드(4121)를 노출하는 상부 제1 절연층(4141)의 개방 공간을 매립하여 칩(4120)의 패드(4121)와 연결된다. 또한, 상기 상부 배선층(4142)은 비아 프레임(4110)의 제1 비아 컨택 패드(4112)와 전기적으로 연결된다.The upper wiring layer 4142 includes a conductive material and may be formed on the upper first insulating layer 4141 through a rearrangement process. A part of the upper wiring layer 4142 is connected to the pad 4121 of the chip 4120 by filling an open space of the upper first insulating layer 4141 exposing the pad 4121 of the chip 4120. Also, the upper wiring layer 4142 is electrically connected to the first via contact pad 4112 of the via frame 4110.

다만, 본 발명에 따른 칩 패키지의 칩(4120)이 지문센서로써 기능을 수행시에는, 상기 상부 배선층(4142)을 칩(4120)의 활성면이 개방되도록 형성함으로써 칩(4120)의 센싱부(4122)가 개방된 형태를 취하도록 하는 것이 바람직하다.However, when the chip 4120 of the chip package according to the present invention functions as a fingerprint sensor, the upper wiring layer 4142 is formed so that the active surface of the chip 4120 is opened, thereby the sensing unit of the chip 4120 ( It is desirable that 4122) take an open form.

상부 배선층(4142)은 도전성 물질로 금속을 포함할 수 있고, 예를 들어, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다.The upper wiring layer 4142 may include a metal as a conductive material, and may include, for example, copper, a copper alloy, aluminum, or an aluminum alloy.

상부 제2 절연층(4143)은 상부 제1 절연층(4141)과 상부 배선층(4142) 상에 적층되어 상부 배선층(4142)을 외부로부터 절연시키도록 형성될 수 있다. 다만, 도면에는 상부 제2 절연층(4143)이 상부 배선층(4142)을 밀봉하는 것을 도시하였지만, 이와 달리 상부 제2 절연층(4143)이 상부 배선층(4142)의 일부를 노출시키도록 마련될 수 있으며, 노출된 상부 배선층(4142)을 통해 추가적인 배선라인을 형성함으로써 외부(메인 기판, 칩, 또는 패키지 등)와 전기적으로 접속될 수 있다. 즉, 패키지 상에 패키지가 적층되는 POP(Package On Package)구조나 SIP(System in Package)구조를 취할 수 있다. 또한, 복수의 칩(4120)이 너비 방향으로 인접하여 또는 접촉하여 배치될 수도 있다.The upper second insulating layer 4143 may be stacked on the upper first insulating layer 4141 and the upper wiring layer 4142 to insulate the upper wiring layer 4142 from the outside. However, although the drawing shows that the upper second insulating layer 4143 seals the upper wiring layer 4142, the upper second insulating layer 4143 may be provided to expose a part of the upper wiring layer 4142. In addition, by forming an additional wiring line through the exposed upper wiring layer 4142, it may be electrically connected to the outside (such as a main substrate, a chip, or a package). That is, a POP (Package On Package) structure in which packages are stacked on a package or a SIP (System in Package) structure may be taken. In addition, a plurality of chips 4120 may be disposed adjacent to or in contact with each other in the width direction.

하부 재배선층(4150)은 몰딩층(4130)의 제2 면(4132)과 제3 비아 컨택 패드(4160) 상에 형성되어 제3 비아 컨택 패드(4160)를 전기적으로 연결시킬 수 있다. 또한, 하부 재배선층(4150)은 하부 절연층(4151) 및 하부 배선층(4152)을 포함할 수 있다.The lower redistribution layer 4150 may be formed on the second surface 4132 of the molding layer 4130 and the third via contact pad 4160 to electrically connect the third via contact pad 4160. Further, the lower redistribution layer 4150 may include a lower insulating layer 4151 and a lower wiring layer 4152.

하부 절연층(4151)은 상부 절연층과 같이 절연성 물질로 구성되며, 필름의 형태로 제공될 수 있다. 또한, 하부 절연층(4151)은 제3 비아 컨택 패드(4160)를 노출하고, 몰딩층(4130)의 제2 면(4132)을 차폐한다.The lower insulating layer 4151 is made of an insulating material like the upper insulating layer, and may be provided in the form of a film. Also, the lower insulating layer 4151 exposes the third via contact pad 4160 and shields the second surface 4132 of the molding layer 4130.

하부 배선층(4152)은 도전성 물질을 포함하는 것으로, 재배치 공정을 통해 하부 절연층(4151) 상에 형성될 수 있다. 하부 배선층(4152)의 일부는 제3 비아 컨택 패드(4160)를 노출하는 하부 절연층(4151)의 개방 공간을 매립하여 제3 비아 컨택 패드(4160)와 연결된다.The lower wiring layer 4152 includes a conductive material and may be formed on the lower insulating layer 4151 through a rearrangement process. A portion of the lower wiring layer 4152 is connected to the third via contact pad 4160 by filling an open space of the lower insulating layer 4151 exposing the third via contact pad 4160.

따라서, 칩(4120)은 칩(4120)의 패드(4121), 상부 재배선층(4140), 제1 비아홀(4111), 제2 비아홀(4133) 및 하부 재배선층(4150)을 통해 전기적으로 연결될 수 있다.Accordingly, the chip 4120 may be electrically connected through the pad 4121 of the chip 4120, the upper redistribution layer 4140, the first via hole 4111, the second via hole 4133, and the lower redistribution layer 4150. have.

도 82는 본 발명의 칩 패키지에 따른 제7 실시예를 도시한 단면도이다.82 is a cross-sectional view showing a seventh embodiment according to the chip package of the present invention.

도 82를 참조하면, 본 발명의 제7 실시예에 따른 칩 패키지(4200)는 비아 프레임(4210), 칩(4220), 몰딩층(4230), 상부 재배선층(4240), 하부 재배선층(4250), 보호층(4260) 및 LGA 패드(4270)를 포함한다.Referring to FIG. 82, a chip package 4200 according to a seventh embodiment of the present invention includes a via frame 4210, a chip 4220, a molding layer 4230, an upper redistribution layer 4240, and a lower redistribution layer 4250. ), a protective layer 4260 and an LGA pad 4270.

비아 프레임(4210), 칩(4220), 몰딩층(4230) 및 상부 재배선층(4240)은 도 77에 도시한 제6 실시예의 칩 패키지(4100)와 구조 및 재질이 동일하다.The via frame 4210, the chip 4220, the molding layer 4230, and the upper redistribution layer 4240 have the same structure and material as the chip package 4100 of the sixth embodiment shown in FIG. 77.

상부 재배선층(4240) 상에는 보호층(4260)이 형성될 수 있다. 보호층(4260)은 상부 재배선층(4240)을 커버하도록 형성함으로써 외부로부터 상부 재배선층(4240)이 노출되는 것을 방지할 수 있다. 보호층(4260)은 에폭시 필름, 열 에폭시, 에폭시 수지, B-스테이지 에폭시 필름, 선택적 아크릴 폴리머를 갖는 자외선(UV) B-스테이지 필름, 유전체 필름, 또는 다른 적합한 재료일 수 있다.A protective layer 4260 may be formed on the upper redistribution layer 4240. The protective layer 4260 may be formed to cover the upper redistribution layer 4240 to prevent the upper redistribution layer 4240 from being exposed from the outside. The protective layer 4260 may be an epoxy film, thermal epoxy, epoxy resin, B-stage epoxy film, ultraviolet (UV) B-stage film with optional acrylic polymer, dielectric film, or other suitable material.

하부 재배선층(4250)은 하부 제1 절연층(4251), 하부 배선층(4252) 및 하부 제2 절연층(4253)을 포함할 수 있다.The lower redistribution layer 4250 may include a lower first insulating layer 4251, a lower wiring layer 4252, and a lower second insulating layer 4253.

하부 제1 절연층(4251)은 몰딩층(4230)의 제2 면(4232) 상에 형성될 수 있으며, 몰딩층(4230)과 하부 제1 절연층(4251) 상에는 제2 비아홀(4233)을 포함할 수 있다. 몰딩층(4230) 내에만 형성되었던 제6 실시예(4100)와 달리 제7 실시예(4200)에서는 몰딩층(4230)과 하부 제1 절연층(4251)에 비아를 형성하여 제2 비아 컨택 패드(4213)가 노출되도록 제2 비아홀(4233)이 형성될 수 있다. 제2 비아홀(4233) 내에는 도전성 페이스트 등의 도전성 충진재가 충진되어 제2 비아 컨택 패드(4213)와 전기적으로 연결될 수 있다.The lower first insulating layer 4251 may be formed on the second surface 4232 of the molding layer 4230, and a second via hole 4231 is formed on the molding layer 4230 and the lower first insulating layer 4251. Can include. Unlike the sixth embodiment 4100, which was formed only in the molding layer 4230, in the seventh embodiment 4200, vias are formed in the molding layer 4230 and the lower first insulating layer 4251 to form a second via contact pad. A second via hole 4233 may be formed so that the 4213 is exposed. A conductive filler, such as a conductive paste, may be filled in the second via hole 423 to be electrically connected to the second via contact pad 4213.

하부 제1 절연층(4251) 및 제2 비아홀(4233) 상에는 하부 배선층(4252)이 형성될 수 있다. 하부 배선층(4252)은 제6 실시예(4100)와 달리 여러 개로 이격되어 형성될 수 있다. 또한, 하부 배선층(4252)은 칩(4220)의 다수의 패드와 각각 연결될 수 있다.A lower wiring layer 4252 may be formed on the lower first insulating layer 4251 and the second via hole 423. Unlike the sixth embodiment 4100, the lower wiring layers 4252 may be formed to be spaced apart from each other. In addition, the lower wiring layer 4252 may be connected to a plurality of pads of the chip 4220, respectively.

하부 제2 절연층(4253)은 상기 하부 제1 절연층(4251) 및 하부 배선층(4252) 상에 형성되되, 하부 배선층(4252)의 일부가 노출되도록 형성될 수 있다.The lower second insulating layer 4253 may be formed on the lower first insulating layer 4251 and the lower wiring layer 4252, and may be formed to expose a portion of the lower wiring layer 4252.

노출된 하부 배선층(4252) 상에는 LGA(Land Grid Array) 패드(4270)가 형성된다. 즉, LGA 패드(4270)는 하부 제2 절연층(4253)에 노출된 하부 배선층(4252) 상에 형성될 수 있으며, 하부 배선층(4252)과 같이 여러 개로 이격되어 형성될 수 있다.A Land Grid Array (LGA) pad 4270 is formed on the exposed lower wiring layer 4252. That is, the LGA pad 4270 may be formed on the lower wiring layer 4252 exposed to the lower second insulating layer 4253, and may be formed to be spaced apart in several like the lower wiring layer 4252.

LGA 패드(4270)는 칩(4220)이 외부의 회로와 전기적으로 연결될 수 있는 경로를 형성한다. 또한, LGA 패드(4270)와 하부 배선층(4252)은 하부 제2 절연층(4253)에 의해 서로 전기적으로 절연될 수 있다. 즉, 하부 배선층(4252) 상에 종래의 솔더볼 형태가 아닌 LGA 패드(4270)로 형성함으로써 패키지의 두께를 효과적으로 감소시킬 수 있다.The LGA pad 4270 forms a path through which the chip 4220 can be electrically connected to an external circuit. Also, the LGA pad 4270 and the lower wiring layer 4252 may be electrically insulated from each other by the lower second insulating layer 4253. That is, the thickness of the package can be effectively reduced by forming the LGA pad 4270 on the lower wiring layer 4252 instead of the conventional solder ball shape.

또한, 제7 실시예에 따른 칩 패키지(4200)의 제1 비아홀(4211) 및 제2 비아홀(4233)에도 도 81에 도시한 관통배선(4114) 및 관통부재(4115)가 포함될 수 있다. 관통배선(4114)은 제1 비아홀(4211) 및 제2 비아홀(4233) 모두에 형성되거나, 제1 비아홀(4211) 또는 제2 비아홀(4233) 중 어느 하나의 비아홀에만 형성될 수도 있다.In addition, the through wiring 4114 and the through member 4115 shown in FIG. 81 may also be included in the first via hole 4211 and the second via hole 4233 of the chip package 4200 according to the seventh embodiment. The through wiring 4114 may be formed in both the first via hole 4211 and the second via hole 423, or may be formed only in one of the first via hole 4211 and the second via hole 4233.

도 83 내지 도 91은 본 발명의 제6 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.83 to 91 are cross-sectional views illustrating a method of manufacturing a chip package according to a sixth embodiment of the present invention.

도 83 내지 도 91을 참조하면, 도 83에서는 캐리어 기판(4101) 상에 비아 프레임(4110) 및 칩(4120)이 적층되는 단계를 도시한다. 비아 프레임(4110)은 절연기판으로 마련될 수 있다. 비아 프레임(4110)은 절연 물질을 포함할 수 있으며, 예를 들어 실리콘(silicon), 글래스(glass), 세라믹(ceramic), 플라스틱(plastic), 또는 폴리머(polymer)를 포함할 수 있다. 비아 프레임(4110)은 평판 형상으로 마련될 수 있으나, 원형 또는 다각형 형상으로 마련되는 것도 가능하다.83 to 91, FIG. 83 illustrates a step in which the via frame 4110 and the chip 4120 are stacked on the carrier substrate 4101. The via frame 4110 may be provided with an insulating substrate. The via frame 4110 may include an insulating material, and may include, for example, silicon, glass, ceramic, plastic, or polymer. The via frame 4110 may be provided in a flat plate shape, but may be provided in a circular or polygonal shape.

또한, 비아 프레임(4110)은 칩(4120) 주위를 둘러싸도록 관통홀이 형성된 형태이거나, 칩(4120)의 일측 또는 양측에 배치되는 구조를 취할 수 있다.In addition, the via frame 4110 may have a form in which a through hole is formed to surround the chip 4120 or may have a structure disposed on one or both sides of the chip 4120.

비아 프레임(4110) 상에는 캐리어 기판(4101)에 적층되기 전에 제1 비아홀(4111)이 형성될 수 있다. 제1 비아홀(4111)은 비아 프레임(4110)을 상하로 관통하도록 마련될 수 있으며, 필요에 따라 복수가 형성되거나 그 위치를 달리할 수도 있다. 제1 비아홀(4111)에는 도전성 페이스트 등의 도전성 충진재가 충진될 수 있다.A first via hole 4111 may be formed on the via frame 4110 before being stacked on the carrier substrate 4101. The first via hole 4111 may be provided to penetrate the via frame 4110 vertically, and a plurality of first via holes 4111 may be formed or their positions may be changed as necessary. A conductive filler such as a conductive paste may be filled in the first via hole 4111.

또한, 제1 비아홀(4111)의 양 단에는 제1 비아 컨택 패드(4112) 및 제2 비아 컨택 패드(4113)가 각각 형성될 수 있다. 제1 비아 컨택 패드(4112) 및 제2 비아 컨택 패드(4113)는 금속을 포함하는 도전성 물질이 사용될 수 있다.Also, a first via contact pad 4112 and a second via contact pad 4113 may be formed at both ends of the first via hole 4111, respectively. A conductive material including a metal may be used for the first via contact pad 4112 and the second via contact pad 4113.

비아 프레임(4110) 상에 제1 비아홀(4111)과 제1 비아 컨택 패드(4112) 및 제2 비아 컨택 패드(4113)가 형성되면, 캐리어 기판 상에 비아 프레임(4110)과 칩(4120)이 적층될 수 있다. 일예로, 캐리어 기판 상면에는 제1 접착층이 접착되어 제1 접착층 상에 비아 프레임(4110)의 제1 비아 컨택 패드(4112)가 접하도록 적층될 수 있다. 또한, 칩(4120)은 비아 프레임(4110)과 인접하도록 제1 접착층 상에 적층되되, 칩(4120)의 활성면이 제1 접착층에 접하도록 적층될 수 있다.When the first via hole 4111, the first via contact pad 4112 and the second via contact pad 4113 are formed on the via frame 4110, the via frame 4110 and the chip 4120 are formed on the carrier substrate. Can be stacked. As an example, a first adhesive layer may be adhered to an upper surface of the carrier substrate, and the first via contact pad 4112 of the via frame 4110 may be stacked on the first adhesive layer to contact the first adhesive layer. Further, the chip 4120 may be stacked on the first adhesive layer to be adjacent to the via frame 4110, and may be stacked so that the active surface of the chip 4120 is in contact with the first adhesive layer.

도 84는 비아 프레임(4110)과 칩(4120)을 몰딩층(4130)으로 매립하는 단계를 도시한다.84 illustrates a step of filling the via frame 4110 and the chip 4120 with the molding layer 4130.

몰딩층(4130)은 칩(4120)의 측면 및 비활성면을 매립할 수 있으며, 비아 프레임(4110)의 일 측면 및 제2 비아 컨택 패드(4113)가 매립되도록 캐리어 기판 상에 충진될 수 있다. 따라서, 비아 프레임(4110)과 칩(4120)은 몰딩층(4130)에 의해 일체화 될 수 있으며, 몰딩층(4130)은 비아 프레임(4110)과 칩(4120)을 외부로부터 보호할 수 있다. 또한, 몰딩층(4130)은 칩(4120)의 활성면과 동일 평면에 위치하는 제1 면(4131)과 상기 제1 면(4131)과 대향되는 면인 제2 면(4132)을 가질 수 있다. 몰딩층(4130)은 절연물을 포함할 수 있고, 예를 들어 에폭시 몰딩 컴파운드(epoxy mold compound, EMC) 또는 엔캡슐런트(encapsulant)를 포함할 수 있다. 몰딩층(4130)은 인쇄(printing) 방식이나 압축 몰딩(compression molding) 방식을 이용하여 형성될 수 있다.The molding layer 4130 may fill the side surface and the inactive surface of the chip 4120, and may be filled on the carrier substrate so that one side surface of the via frame 4110 and the second via contact pad 4113 are filled. Accordingly, the via frame 4110 and the chip 4120 may be integrated by the molding layer 4130, and the molding layer 4130 may protect the via frame 4110 and the chip 4120 from the outside. In addition, the molding layer 4130 may have a first surface 4131 positioned on the same plane as the active surface of the chip 4120 and a second surface 4132 that is a surface facing the first surface 4131. The molding layer 4130 may include an insulating material, for example, an epoxy mold compound (EMC) or an encapsulant. The molding layer 4130 may be formed using a printing method or a compression molding method.

도 85 및 도 86은 몰딩층(4130)에 제2 비아홀(4133) 및 제3 비아 컨택 패드(4160)를 형성하는 단계를 도시한다.85 and 86 illustrate an operation of forming a second via hole 4133 and a third via contact pad 4160 in the molding layer 4130.

제2 비아홀(4133)은 도 85에 도시한 바와 같이, 몰딩층(4130)의 제2 면(4132)에서부터 제2 비아 컨택 패드(4113)까지 연장되도록 비아를 형성함으로써 몰딩층(4130) 내에 형성될 수 있다. 바람직하게는 비아 프레임(4110)의 제2 비아 컨택 패드(4113) 상에 제2 비아 컨택 패드(4113)가 노출되도록 형성될 수 있다. 몰딩층(4130) 내에 제2 비아홀(4133)이 형성되면 제2 비아홀(4133) 내에는 도전성 페이스트 등의 도전성 충진재가 충진될 수 있다.The second via hole 4133 is formed in the molding layer 4130 by forming a via to extend from the second surface 4132 of the molding layer 4130 to the second via contact pad 4113 as shown in FIG. 85. Can be. Preferably, the second via contact pad 4113 may be exposed on the second via contact pad 4113 of the via frame 4110. When the second via hole 4133 is formed in the molding layer 4130, a conductive filler such as a conductive paste may be filled in the second via hole 4133.

또한, 제2 비아홀(4133) 상에는 도 86에 도시한 바와 같이, 제3 비아 컨택 패드(4160)가 형성될 수 있다. 즉, 제3 비아 컨택 패드(4160)는 제2 비아홀(4133)의 일측과 몰딩층(4130)의 제2 면(4132) 상에 형성될 수 있다. 제3 비아 컨택 패드(4160)는 제1 비아 컨택 패드(4112) 및 제2 비아 컨택 패드(4113)와 동일하게 금속을 포함하는 도전성 물질이 사용될 수 있다.Also, as shown in FIG. 86, a third via contact pad 4160 may be formed on the second via hole 4133. That is, the third via contact pad 4160 may be formed on one side of the second via hole 4133 and on the second surface 4132 of the molding layer 4130. The third via contact pad 4160 may be formed of a conductive material including a metal in the same manner as the first via contact pad 4112 and the second via contact pad 4113.

도 87 및 도 88은 하부 재배선층(4150)을 형성하는 단계를 도시한다. 하부 재배선층(4150)은 몰딩층(4130)의 제2 면(4132) 및 제3 비아 컨택 패드(4160) 상에 형성될 수 있다. 또한, 하부 재배선층(4150)은 하부 절연층(4151) 및 하부 배선층(4152)을 포함할 수 있다.87 and 88 illustrate steps of forming the lower redistribution layer 4150. The lower redistribution layer 4150 may be formed on the second surface 4132 and the third via contact pad 4160 of the molding layer 4130. Further, the lower redistribution layer 4150 may include a lower insulating layer 4151 and a lower wiring layer 4152.

하부 절연층(4151)은 도 87에 도시한 바와 같이, 몰딩층(4130)의 제2 면(4132)을 덮도록 적층되되, 제3 비아 컨택 패드(4160)를 노출하도록 적층될 수 있다. 제3 비아 컨택 패드(4160)를 노출하는 과정은 식각 공정 또는 레이저 제거 공정을 이용할 수 있다. 하부 절연층(4151)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.As illustrated in FIG. 87, the lower insulating layer 4151 may be stacked to cover the second surface 4132 of the molding layer 4130, but may be stacked to expose the third via contact pad 4160. The process of exposing the third via contact pad 4160 may use an etching process or a laser removal process. The lower insulating layer 4151 may include an insulating material, and may include, for example, an oxide, a nitride, or an epoxy molding compound.

하부 절연층(4151) 상에는 도 88에 도시한 바와 같이, 하부 배선층(4152)이 형성될 수 있다. 하부 배선층(4152)은 도전성 물질을 포함하는 것으로, 재배치 공정을 통해 하부 절연층(4151) 상에 형성될 수 있다. 하부 배선층(4152)의 일부는 제3 비아 컨택 패드(4160)를 노출하는 하부 절연층(4151)의 개방 공간을 매립하여 제3 비아 컨택 패드(4160)와 연결된다. 하부 배선층(4152)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있고, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다. 하부 배선층(4152)은 증착, 도금, 프린팅 등 다양한 방법을 이용하여 형성될 수 있다.As shown in FIG. 88, a lower wiring layer 4152 may be formed on the lower insulating layer 4151. The lower wiring layer 4152 includes a conductive material and may be formed on the lower insulating layer 4151 through a rearrangement process. A portion of the lower wiring layer 4152 is connected to the third via contact pad 4160 by filling an open space of the lower insulating layer 4151 exposing the third via contact pad 4160. The lower wiring layer 4152 may include a conductive material, for example, a metal, and may include copper, copper alloy, aluminum, or aluminum alloy. The lower wiring layer 4152 may be formed using various methods such as vapor deposition, plating, and printing.

도 89 내지 도 91은 상부 재배선층(4140)을 형성하는 단계를 도시한다.89 to 91 illustrate steps of forming the upper redistribution layer 4140.

상부 재배선층(4140)을 형성하기 전에 캐리어 기판이 제거된다. 캐리어 기판이 제거됨으로써 칩(4120)의 활성영역, 비아 프레임(4110) 및 몰딩층(4130)의 제1 면(4131)이 노출될 수 있다. 상부 재배선층(4140)은 상기 노출된 면 상에 형성되어 칩(4120)의 패드(4121)와 제1 비아 컨택 패드(4112)를 전기적으로 연결하도록 형성될 수 있다. 또한, 상부 재배선층(4140)은 상부 제1 절연층(4141), 상부 배선층(4142) 및 상부 제2 절연층(4143)을 포함할 수 있다.The carrier substrate is removed before forming the upper redistribution layer 4140. By removing the carrier substrate, the active region of the chip 4120, the via frame 4110, and the first surface 4131 of the molding layer 4130 may be exposed. The upper redistribution layer 4140 may be formed on the exposed surface to electrically connect the pad 4121 of the chip 4120 and the first via contact pad 4112. Also, the upper redistribution layer 4140 may include an upper first insulating layer 4141, an upper wiring layer 4142, and an upper second insulating layer 4143.

상부 제1 절연층(4141)은 칩(4120)의 활성영역, 비아 프레임(4110) 및 몰딩층(4130)의 제1 면(4131) 상에 형성된다. 좀 더 상세하게는, 상부 제1 절연층(4141)은 칩(4120)의 패드(4121)를 노출하고, 상기 비아 프레임(4110)의 제1 비아 컨택 패드(4112)를 오픈하고, 칩(4120)이 활성영역을 덮도록 형성될 수 있다. 또한, 상부 제1 절연층(4141)은 절연성 물질로 구성되며, 필름의 형태로 제공될 수 있다. The upper first insulating layer 4141 is formed on the active region of the chip 4120, the via frame 4110, and the first surface 4131 of the molding layer 4130. In more detail, the upper first insulating layer 4141 exposes the pad 4121 of the chip 4120, opens the first via contact pad 4112 of the via frame 4110, and opens the chip 4120. ) May be formed to cover the active area. In addition, the upper first insulating layer 4141 is made of an insulating material and may be provided in the form of a film.

상기 칩(4120)의 패드(4121) 및 상기 제1 비아 컨택 패드(4112)를 노출하는 과정은 식각 공정 또는 레이저 제거 공정을 이용할 수 있다. 상부 제1 절연층(4141)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.A process of exposing the pad 4121 of the chip 4120 and the first via contact pad 4112 may use an etching process or a laser removal process. The upper first insulating layer 4141 may include an insulating material, and may include, for example, an oxide, nitride, or epoxy molding compound.

상부 배선층(4142)은 도전성 물질을 포함하는 것으로, 재배치 공정을 통해 상부 제1 절연층(4141) 상에 형성될 수 있다. 상부 배선층(4142)의 일부는 칩(4120)의 패드(4121)를 노출하는 상부 제1 절연층(4141)의 개방 공간을 매립하여 칩(4120)의 패드(4121)와 연결된다. 또한, 상기 상부 배선층(4142)은 비아 프레임(4110)의 제1 비아 컨택 패드(4112)와 전기적으로 연결된다.The upper wiring layer 4142 includes a conductive material and may be formed on the upper first insulating layer 4141 through a rearrangement process. A part of the upper wiring layer 4142 is connected to the pad 4121 of the chip 4120 by filling an open space of the upper first insulating layer 4141 exposing the pad 4121 of the chip 4120. Also, the upper wiring layer 4142 is electrically connected to the first via contact pad 4112 of the via frame 4110.

다만, 본 발명에 따른 칩 패키지의 칩(4120)이 지문센서로써 기능을 수행시에는, 상기 상부 배선층(4142)을 칩(4120)의 활성면이 개방되도록 형성함으로써 칩(4120)의 센싱부(4122)가 개방된 형태를 취하도록 하는 것이 바람직하다. 상부 배선층(4142)은 도전성 물질로 금속을 포함할 수 있고, 예를 들어, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다.However, when the chip 4120 of the chip package according to the present invention functions as a fingerprint sensor, the upper wiring layer 4142 is formed so that the active surface of the chip 4120 is opened, thereby the sensing unit of the chip 4120 ( It is desirable that 4122) take an open form. The upper wiring layer 4142 may include a metal as a conductive material, and may include, for example, copper, a copper alloy, aluminum, or an aluminum alloy.

상부 제2 절연층(4143)은 상부 제1 절연층(4141)과 상부 배선층(4142)의 노출된 면에 적층되어 상부 제1 절연층(4141)과 상부 배선층(4142)을 외부로부터 절연시키도록 형성될 수 있다. 다만, 도면에는 상부 제2 절연층(4143)이 상부 배선층(4142)을 밀봉하는 것을 도시하였지만, 이와 달리 상부 제2 절연층(4143)이 상부 배선층(4142)의 일부를 노출시키도록 마련될 수 있으며, 노출된 상부 배선층(4142)을 통해 추가적인 배선라인을 형성함으로써 외부(메인 기판, 칩, 또는 패키지 등)와 전기적으로 접속될 수 있다. 즉, 패키지 상에 패키지가 적층되는 POP(Package On Package)구조나 SIP(System in Package)구조를 취할 수 있다. 상부 제2 절연층(4143)은 절연물을 포함할 수 있고, 예를 들어 산화물, 질화물, 또는 에폭시 몰딩 컴파운드 등을 포함할 수 있다.The upper second insulating layer 4143 is stacked on the exposed surfaces of the upper first insulating layer 4141 and the upper wiring layer 4142 to insulate the upper first insulating layer 4141 and the upper wiring layer 4142 from the outside. Can be formed. However, although the drawing shows that the upper second insulating layer 4143 seals the upper wiring layer 4142, the upper second insulating layer 4143 may be provided to expose a part of the upper wiring layer 4142. In addition, by forming an additional wiring line through the exposed upper wiring layer 4142, it may be electrically connected to the outside (such as a main substrate, a chip, or a package). That is, a POP (Package On Package) structure in which packages are stacked on a package or a SIP (System in Package) structure may be taken. The upper second insulating layer 4143 may include an insulating material, and may include, for example, an oxide, a nitride, or an epoxy molding compound.

도 92 내지 도 100은 본 발명의 제7 실시예에 따른 칩 패키지의 제조방법을 설명하기 위한 단면도들이다.92 to 100 are cross-sectional views illustrating a method of manufacturing a chip package according to a seventh embodiment of the present invention.

도 92 내지 도 100을 참조하면, 도 92는 캐리어 기판 상에 비아 프레임(4210) 및 칩(4220)이 적층되는 단계를 도시하고, 도 93은 비아 프레임(4210)과 칩(4220)을 몰딩층(4230)으로 매립하는 단계를 도시한다. 도 92 및 도 93에 도시한 과정은 제6 실시예(4100)와 동일한 과정이므로 상세한 설명은 생략한다.92 to 100, FIG. 92 shows a step in which the via frame 4210 and the chip 4220 are stacked on a carrier substrate, and FIG. 93 is a molding layer of the via frame 4210 and the chip 4220. The step of landfilling with 4230 is shown. The processes shown in FIGS. 92 and 93 are the same as those of the sixth embodiment 4100, so detailed descriptions are omitted.

도 94는 하부 재배선층(4250)의 하부 제1 절연층(4251)을 형성하는 단계를 도시한다. 하부 제1 절연층(4251)은 몰딩층(4230)의 제2 면 상에 몰딩층(4230)을 덮도록 적층될 수 있다.94 illustrates a step of forming the lower first insulating layer 4251 of the lower redistribution layer 4250. The lower first insulating layer 4251 may be stacked on the second surface of the molding layer 4230 to cover the molding layer 4230.

도 95는 제2 비아홀(4233)을 형성하는 단계를 도시한다. 제2 비아홀(4233)은 하부 제1 절연층(4251)에서부터 제2 비아 컨택 패드까지 연장되도록 형성될 수 있다. 즉, 제2 비아홀(4233)은 하부 제1 절연층(4251)과 몰딩층(4230)에 비아를 형성하여 제2 비아 컨택 패드가 노출되도록 형성될 수 있다.95 illustrates a step of forming the second via hole 423. The second via hole 423 may be formed to extend from the lower first insulating layer 4251 to the second via contact pad. That is, the second via hole 423 may be formed to expose the second via contact pad by forming a via in the lower first insulating layer 4251 and the molding layer 4230.

도 96은 하부 재배선층(4250)의 하부 배선층(4252)을 형성하는 단계를 도시한다. 하부 배선층(4252)이 형성되기 전에 제2 비아홀(4233) 내에는 도전성 페이스트 등의 도전성 충진재가 충진될 수 있다.96 illustrates a step of forming the lower wiring layer 4252 of the lower redistribution layer 4250. Before the lower wiring layer 4252 is formed, a conductive filler such as a conductive paste may be filled in the second via hole 423.

도전성 충진재가 충진된 후에는 하부 배선층(4252)이 재배치 공정을 통해 하부 제1 절연층(4251) 및 제2 비아홀(4233) 상에 형성될 수 있다. 하부 배선층(4252)은 제2 비아홀(4233)과 전기적으로 연결되며, 하부 제1 절연층(4251) 상에서 여러 개로 이격되어 형성될 수 있다. 즉, 하부 배선층(4252)은 칩(4220)의 다수의 패드와 각각 연결될 수 있다. 하부 배선층(4252)은 상부 배선층과 마찬가지로 도전성 물질인 금속을 포함할 수 있고, 예를 들어, 구리, 구리 합금, 알루미늄, 또는 알루미늄 합금을 포함할 수 있다.After the conductive filler is filled, the lower wiring layer 4252 may be formed on the lower first insulating layer 4251 and the second via hole 423 through a rearrangement process. The lower wiring layer 4252 is electrically connected to the second via hole 4231 and may be formed to be spaced apart from each other in a plurality on the lower first insulating layer 4251. That is, the lower wiring layer 4252 may be connected to a plurality of pads of the chip 4220, respectively. Like the upper wiring layer, the lower wiring layer 4252 may include a metal that is a conductive material, and may include, for example, copper, a copper alloy, aluminum, or an aluminum alloy.

도 97은 하부 재배선층(4250)의 하부 제2 절연층(4253)을 형성하는 단계를 도시한다. 하부 제2 절연층(4253)은 하부 제1 절연층(4251) 및 하부 배선층(4252) 상에 형성되되, 하부 배선층(4252)의 일부가 노출되도록 형성될 수 있다. 하부 배선층(4252)을 노출시키기 위해 노출시킬 하부 배선층(4252) 영역에 포토 레지스트를 형성한 후, 상기 포터레지스트가 형성되지 않은 영역에 하부 제2 절연층(4253)을 채움으로써 형성될 수 있다. 따라서, 하부 제2 절연층(4253)은 하부 배선층(4252)의 일부 및 하부 제1 절연층(4251)을 덮도록 형성함으로써 이격되어 형성된 다수의 하부 배선층(4252)은 서로 전기적으로 절연될 수 있다.97 illustrates a step of forming the lower second insulating layer 4253 of the lower redistribution layer 4250. The lower second insulating layer 4253 is formed on the lower first insulating layer 4251 and the lower wiring layer 4252, and may be formed to expose a part of the lower wiring layer 4252. In order to expose the lower wiring layer 4252, a photoresist may be formed in an area of the lower wiring layer 4252 to be exposed, and then the lower second insulating layer 4253 may be filled in an area where the photoresist is not formed. Accordingly, by forming the lower second insulating layer 4253 to cover a portion of the lower wiring layer 4252 and the lower first insulating layer 4251, the plurality of lower wiring layers 4252 formed spaced apart can be electrically insulated from each other. .

도 98은 LGA 패드(4270)를 형성하는 단계를 도시한다. LGA 패드(4270)는 하부 제2 절연층(4253)을 통해 노출된 하부 배선층(4252) 상에 형성될 수 있다. 즉, 하부 제2 절연층(4253)을 통해 노출된 다수의 하부 배선층(4252) 상에 각각 형성될 수 있다. 또한, 다수의 LGA 패드(4270)는 하부 배선층(4252)과 전기적으로 연결되되, 하부 제2 절연층(4253)에 의해 서로 전기적으로 절연될 수 있다.98 shows the steps of forming an LGA pad 4270. The LGA pad 4270 may be formed on the lower wiring layer 4252 exposed through the lower second insulating layer 4253. That is, they may be formed on each of the plurality of lower wiring layers 4252 exposed through the lower second insulating layer 4253. In addition, the plurality of LGA pads 4270 are electrically connected to the lower wiring layer 4252 and may be electrically insulated from each other by the lower second insulating layer 4253.

상기와 같이, 하부 배선층(4252) 상에 LGA 패드(4270)를 형성함으로써 종래의 솔더볼 형태의 외부접속단자 형태보다 패키지의 두께를 효과적으로 감소시킬 수 있다.As described above, by forming the LGA pad 4270 on the lower wiring layer 4252, the thickness of the package can be effectively reduced compared to the conventional solder ball type external connection terminal type.

도 99는 상부 재배선층(4240)을 형성하는 단계를 도시한다. 상부 재배선층(4240)의 형성 과정은 제6 실시예(4100)와 동일한 과정이므로 상세한 설명은 생략한다.99 illustrates a step of forming the upper redistribution layer 4240. Since the formation process of the upper redistribution layer 4240 is the same as that of the sixth embodiment 4100, detailed descriptions are omitted.

도 100은 보호층(4260)을 형성하는 단계를 도시한다. 보호층(4260)은 상기 상부 재배선층(4240), 좀 더 상세하게는 상부 제2 절연층 상에 형성될 수 있다. 보호층(4260)을 상부 재배선층(4240)을 커버하도록 형성함으로써 외부로부터 상부 재배선층(4240)이 노출되는 것을 방지할 수 있다. 보호층(4260)은 에폭시 필름, 열 에폭시, 에폭시 수지, B-스테이지 에폭시 필름, 선택적 아크릴 폴리머를 갖는 자외선(UV) B-스테이지 필름, 유전체 필름, 또는 다른 적합한 재료일 수 있다.100 illustrates the step of forming the protective layer 4260. The protective layer 4260 may be formed on the upper redistribution layer 4240, more specifically, the upper second insulating layer. By forming the protective layer 4260 to cover the upper redistribution layer 4240, it is possible to prevent the upper redistribution layer 4240 from being exposed from the outside. The protective layer 4260 may be an epoxy film, thermal epoxy, epoxy resin, B-stage epoxy film, ultraviolet (UV) B-stage film with optional acrylic polymer, dielectric film, or other suitable material.

상술한 바와 같이, 본 발명에 따른 칩 패키지는 칩(1200) 상에 접착층(1310)을 이용하여 보강층(1300)을 추가로 형성하고, 칩(1200)과 보강층(1300)을 몰딩층(1400)을 이용하여 일체화하도록 몰딩함으로써 패키지의 내구성을 향상시킬 수 있다.As described above, in the chip package according to the present invention, a reinforcing layer 1300 is additionally formed on the chip 1200 by using the adhesive layer 1310, and the chip 1200 and the reinforcing layer 1300 are formed as a molding layer 1400. The durability of the package can be improved by molding to be integrated using

또한, 베이스 기판(2110)과 재배선층(2150) 사이에 솔더볼(2120)을 형성하여 몰딩층(2140)으로 일체화하는 구조를 취함으로써 패키지의 강도를 향상시킬 수 있으며, 몰딩층(3130)으로 폴리이미드(PI)를 사용함으로써 종래와 같이 몰딩층 상에 형성된 별도의 절연층을 소모하지 않고 몰딩층(3130) 상에 바로 배선층(3141)을 형성할 수 있다. 따라서, 배선층(3141) 하부에 별도의 절연층을 형성하는 공정이 생략될 수 있으므로 절연층의 소모를 감소시키고 공정시간을 단축시킬 수 있으며, 절연층 감소에 따른 패키지의 두께를 감소시킬 수 있는 효과가 있다.In addition, the strength of the package can be improved by forming a solder ball 2120 between the base substrate 2110 and the redistribution layer 2150 so as to be integrated into the molding layer 2140. By using the mid (PI), it is possible to form the wiring layer 3141 directly on the molding layer 3130 without consuming a separate insulating layer formed on the molding layer as in the related art. Therefore, since the process of forming a separate insulating layer under the wiring layer 3141 can be omitted, the consumption of the insulating layer can be reduced, the process time can be shortened, and the thickness of the package can be reduced due to the reduction of the insulating layer. There is.

더 나아가, 비아 프레임(4110)의 상부 및 하부에 각각 재배선층(4140,4150)을 형성함으로써 칩(4120)과 외부연결단자를 전기적으로 연결시킬 수 있기 때문에 패키지의 두께를 효과적으로 감소시킬 수 있다.Furthermore, since redistribution layers 4140 and 4150 are formed on the upper and lower portions of the via frame 4110, respectively, since the chip 4120 and the external connection terminals can be electrically connected, the thickness of the package can be effectively reduced.

한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.On the other hand, the embodiments of the present invention disclosed in the specification and drawings are only presented specific examples to aid understanding, and are not intended to limit the scope of the present invention. In addition to the embodiments disclosed herein, it is apparent to those of ordinary skill in the art that other modifications are possible based on the technical idea of the present invention.

1100 : 프레임 1200 : 칩
1300 : 보강층 1400 : 몰딩층
1500 : 외부연결단자 1600 : 재배선층
1700 : 비아 컨택1100: frame 1200: chip
1300: reinforcing layer 1400: molding layer
1500: external connection terminal 1600: redistribution layer
1700: Via contact

Claims (36)

패드가 형성된 활성면과 이에 대응하는 비활성면을 갖는 칩;
상기 칩을 매립하고, 상기 칩의 활성면과 동일 방향으로 형성된 제1면 및 상기 제1면과 대응하는 면인 제2면을 갖는 봉지부;
상기 칩과 연결되고, 외부와 전기적으로 접속되는 외부연결단자;
상기 패드 및 상기 외부연결단자와 전기적으로 연결된 배선부; 및
상기 칩의 비활성면에 마련된 보강층을 포함하고,
상기 보강층은,
상기 배선부가 삽입되도록 형성된 삽입홀; 및
상기 봉지부가 상기 보강층 하부로 주입되어 상기 칩을 매립하도록 형성된 주입홀을 포함하는 칩 패키지.A chip having an active surface on which a pad is formed and an inactive surface corresponding thereto;
An encapsulation part filling the chip and having a first surface formed in the same direction as the active surface of the chip and a second surface corresponding to the first surface;
An external connection terminal connected to the chip and electrically connected to the outside;
A wiring part electrically connected to the pad and the external connection terminal; And
Including a reinforcing layer provided on the inactive surface of the chip,
The reinforcing layer,
An insertion hole formed to insert the wiring part; And
A chip package including an injection hole formed to fill the chip by injecting the encapsulation portion under the reinforcing layer. 제1항에 있어서,
상기 보강층은 SUS, Cu, Ag, Au, W, Pt, Cr, 에폭시 및 우레탄 중 어느 하나로 형성되는 것인 칩 패키지.The method of claim 1,
The reinforcing layer is a chip package formed of any one of SUS, Cu, Ag, Au, W, Pt, Cr, epoxy and urethane. 제1항에 있어서, 상기 배선부는,
상기 봉지부의 제1면에 형성되고, 상기 칩의 영역을 벗어나 연장 형성된 상부 배선부을 더 포함하는 칩 패키지.The method of claim 1, wherein the wiring unit,
A chip package further comprising an upper wiring part formed on the first surface of the encapsulation part and extending beyond the chip area. 제3항에 있어서, 상기 상부 배선부는,
상기 칩의 활성면 및 상기 봉지부의 제1면 상에 형성된 상부 절연층; 및
상기 상부 절연층 상에 형성되고, 상기 패드와 전기적으로 연결된 상부 배선층을 포함하는 칩 패키지.The method of claim 3, wherein the upper wiring part,
An upper insulating layer formed on the active surface of the chip and the first surface of the encapsulation part; And
A chip package comprising an upper wiring layer formed on the upper insulating layer and electrically connected to the pad. 제3항에 있어서, 상기 배선부는,
상기 봉지부의 제2면에 형성된 하부 배선부; 및
상기 상부 배선부와 상기 하부 배선부를 전기적으로 연결하는 연결부를 포함하는 칩 패키지.The method of claim 3, wherein the wiring unit,
A lower wiring part formed on the second surface of the encapsulation part; And
A chip package comprising a connection portion electrically connecting the upper wiring portion and the lower wiring portion. 제5항에 있어서, 상기 연결부는,
몸체부;
상기 몸체부의 적어도 일부를 관통하는 적어도 하나의 관통부; 및
상기 관통부에 마련된 도전성 연결부를 포함하는 칩 패키지.The method of claim 5, wherein the connection part,
Body part;
At least one penetrating portion penetrating at least a portion of the body portion; And
A chip package including a conductive connection part provided in the through part. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 7 has been abandoned upon payment of the set registration fee. 제6항에 있어서,
상기 도전성 연결부는 상기 관통부를 매립하거나, 또는 상기 관통부의 측면에 형성되는 것인 칩 패키지.The method of claim 6,
The conductive connection part fills the through part or is formed on a side surface of the through part. 제6항에 있어서,
상기 몸체부는 내부 관통공을 갖는 링 형상을 가지며, 상기 관통공 내에 상기 칩이 배치되는 것인 칩 패키지.The method of claim 6,
The body portion has a ring shape having an inner through hole, wherein the chip is disposed in the through hole. 제5항에 있어서, 상기 연결부는,
상기 칩의 일측 영역에 배치되거나, 또는 상기 칩의 양측 영역에 배치되는 것인 칩 패키지.The method of claim 5, wherein the connection part,
The chip package is disposed on one side of the chip or on both sides of the chip. 제5항에 있어서, 상기 연결부는,
상기 칩 주위를 둘러싸도록 배치되는 것인 칩 패키지.The method of claim 5, wherein the connection part,
A chip package disposed to surround the chip. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 11 was abandoned upon payment of the set registration fee. 제3항에 있어서,
상기 외부연결단자는 상기 봉지부의 제2면 영역에 형성되고, 상기 상부 배선부와 전기적으로 접속되는 것인 칩 패키지.The method of claim 3,
The external connection terminal is formed in the area of the second surface of the encapsulation part, and is electrically connected to the upper wiring part. 패드가 형성된 활성면과 이에 대응하는 비활성면을 갖는 칩;
상기 칩을 매립하고, 상기 칩의 활성면과 동일 방향으로 형성된 제1면 및 상기 제1면과 대응하는 면인 제2면을 갖는 봉지부;
상기 칩과 연결되고, 외부와 전기적으로 접속되는 외부연결단자; 및
상기 패드 및 상기 외부연결단자와 전기적으로 연결된 배선부를 포함하고,
상기 배선부는,
상기 봉지부의 제1면에 형성되고, 상기 칩의 영역을 벗어나 연장 형성된 상부 배선부;
상기 봉지부의 제2면에 형성된 하부 배선부; 및
상기 상부 배선부와 상기 하부 배선부를 전기적으로 연결하는 연결부를 포함하며,
상기 연결부는 상기 칩의 일측 또는 양측 영역에 배치되는 것인 칩 패키지.A chip having an active surface on which a pad is formed and an inactive surface corresponding thereto;
An encapsulation part filling the chip and having a first surface formed in the same direction as the active surface of the chip and a second surface corresponding to the first surface;
An external connection terminal connected to the chip and electrically connected to the outside; And
And a wiring part electrically connected to the pad and the external connection terminal,
The wiring part,
An upper wiring part formed on the first surface of the encapsulation part and extending beyond the chip area;
A lower wiring part formed on the second surface of the encapsulation part; And
And a connection portion electrically connecting the upper wiring portion and the lower wiring portion,
The connection portion is a chip package to be disposed on one side or both sides of the chip. 제12항에 있어서, 상기 상부 배선부는,
상기 칩의 활성면 및 상기 봉지부의 제1면 상에 형성된 상부 절연층; 및
상기 상부 절연층 상에 형성되고, 상기 패드와 전기적으로 연결된 상부 배선층을 포함하는 칩 패키지.The method of claim 12, wherein the upper wiring portion,
An upper insulating layer formed on the active surface of the chip and the first surface of the encapsulation part; And
A chip package comprising an upper wiring layer formed on the upper insulating layer and electrically connected to the pad. 제12항에 있어서, 상기 하부 배선부는,
상기 봉지부의 제2면 상에 형성된 하부 절연층; 및
상기 하부 절연층 상에 형성된 하부 배선층을 포함하는 칩 패키지.The method of claim 12, wherein the lower wiring portion,
A lower insulating layer formed on the second surface of the encapsulation part; And
A chip package including a lower wiring layer formed on the lower insulating layer. 제12항에 있어서, 상기 연결부는,
몸체부;
상기 몸체부의 적어도 일부를 관통하는 적어도 하나의 관통부; 및
상기 관통부에 마련된 도전성 연결부를 포함하는 칩 패키지.The method of claim 12, wherein the connection part,
Body part;
At least one penetrating portion penetrating at least a portion of the body portion; And
A chip package including a conductive connection part provided in the through part. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 16 was abandoned upon payment of the set registration fee. 제15항에 있어서,
상기 도전성 연결부는 상기 관통부를 매립하거나, 또는 상기 관통부의 측면에 형성되는 것인 칩 패키지.The method of claim 15,
The conductive connection part fills the through part or is formed on a side surface of the through part. 제15항에 있어서,
상기 도전성 연결부 상에 마련된 접속 패드를 포함하는 칩 패키지.The method of claim 15,
A chip package including a connection pad provided on the conductive connection part. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 18 was abandoned upon payment of the set registration fee. 제12항에 있어서,
상기 외부연결단자는 상기 봉지부의 제2면 영역에 형성되고, 상기 연결부와 상기 하부 배선부에 전기적으로 접속되는 것인 칩 패키지.The method of claim 12,
The external connection terminal is formed in a region of the second surface of the encapsulation part, and is electrically connected to the connection part and the lower wiring part. 패드가 형성된 활성면과 이에 대응하는 비활성면을 갖는 칩;
상기 칩을 매립하고, 상기 칩의 활성면과 동일 방향으로 형성된 제1면 및 상기 제1면과 대응하는 면인 제2면을 갖는 봉지부;
상기 칩과 연결되고, 외부와 전기적으로 접속되는 외부연결단자; 및
상기 패드 및 상기 외부연결단자와 전기적으로 연결된 배선부를 포함하고,
상기 배선부는,
상기 봉지부의 제1면에 형성되고, 상기 칩의 영역을 벗어나 연장 형성된 상부 배선부;
상기 봉지부 내에 형성되고, 상기 상부 배선부와 전기적으로 연결된 제1 몰드 비아 및 제2 몰드 비아; 및
상기 제1 몰드 비아와 연결되는 비아컨택, 상기 비아컨택과 연결되고, 수직으로 연장된 비아 및 상기 비아로부터 소정거리 신장되어 상기 외부연결단자와 연결되는 하부 배선을 일체로 하는 연결부를 포함하는 칩 패키지.A chip having an active surface on which a pad is formed and an inactive surface corresponding thereto;
An encapsulation part filling the chip and having a first surface formed in the same direction as the active surface of the chip and a second surface corresponding to the first surface;
An external connection terminal connected to the chip and electrically connected to the outside; And
And a wiring part electrically connected to the pad and the external connection terminal,
The wiring part,
An upper wiring part formed on the first surface of the encapsulation part and extending beyond the chip area;
A first mold via and a second mold via formed in the encapsulation part and electrically connected to the upper wiring part; And
A chip package including a via contact connected to the first mold via, a via connected to the via contact and extending vertically, and a connection portion extending a predetermined distance from the via to integrally connect a lower wiring connected to the external connection terminal . 제19항에 있어서, 상기 배선부는,
상기 비아 컨택을 감싸되, 상기 비아 컨택의 상측으로 돌출되도록 형성된 비아 포스트를 더 포함하는 칩 패키지.The method of claim 19, wherein the wiring unit,
The chip package further comprises a via post surrounding the via contact and protruding upward from the via contact. 제19항에 있어서,
상기 칩의 활성 영역 상에 투광성 절연층이 형성된 것인 칩 패키지.The method of claim 19,
A chip package in which a light-transmitting insulating layer is formed on the active region of the chip. 제19항에 있어서, 상부 배선부는,
상기 봉지부의 제1면과 접하도록 형성되고, 상기 제1 몰드 비아 및 상기 제2 몰드 비아를 전기적으로 연결하는 상부 배선층; 및
상기 상부 배선층 상에 형성된 상부 절연층을 포함하는 칩 패키지.The method of claim 19, wherein the upper wiring portion,
An upper wiring layer formed to be in contact with the first surface of the encapsulation unit and electrically connecting the first mold via and the second mold via; And
A chip package including an upper insulating layer formed on the upper wiring layer. 제19항에 있어서,
상기 제2 몰드 비아는 상기 패드와 연결되는 것인 칩 패키지.The method of claim 19,
The second mold via is connected to the pad. 제19항에 있어서,
상기 제1 몰드 비아 및 제2 몰드 비아는 수직 단면의 중심점을 기준으로 상하 방향으로 폭이 좁아지는 것인 칩 패키지.The method of claim 19,
The first mold via and the second mold via are vertically narrowed in width based on a center point of a vertical cross section. 제19항에 있어서, 상기 연결부는,
상기 칩의 일측 영역에 배치되거나, 또는 상기 칩의 양측 영역에 배치되는 것인 칩 패키지.The method of claim 19, wherein the connection part,
The chip package is disposed on one side of the chip or on both sides of the chip. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 26 has been abandoned upon payment of the set registration fee. 제19항에 있어서,
상기 외부연결단자는 상기 봉지부의 제2면 영역에 형성되고, 상기 연결부와 전기적으로 접속되는 것인 칩 패키지.The method of claim 19,
The external connection terminal is formed in the area of the second surface of the encapsulation part, and is electrically connected to the connection part. 패드가 형성된 활성면과 이에 대응하는 비활성면을 갖는 칩;
상기 칩을 매립하고, 상기 칩의 활성면과 동일 방향으로 형성된 제1면 및 상기 제1면과 대응하는 면인 제2면을 갖는 봉지부;
상기 칩과 연결되고, 외부와 전기적으로 접속되는 외부연결단자; 및
상기 패드 및 상기 외부연결단자와 전기적으로 연결된 배선부를 포함하고,
배선부는,
상기 칩의 활성면 및 상기 봉지부의 제1면 상에 형성된 제1 상부 절연층, 상기 제1 상부 절연층 상에 형성되고, 상기 패드와 전기적으로 연결된 상부 배선층 및 상기 상부 배선층 상에 형성된 제2 상부 절연층을 갖는 상부 배선부;
상기 칩의 활성면과 동일 평면 상에 형성된 몸체부, 상기 몸체부의 적어도 일부를 관통하는 적어도 하나의 관통부 및 상기 관통부에 마련된 도전성 연결부를 갖는 연결부;
상기 봉지부의 제2면에 형성된 하부 배선부; 및
상기 봉지부의 제2면에 형성되고, 상기 도전성 연결부와 상기 하부 배선부를 전기적으로 연결하는 몰드 비아를 포함하며,
상기 상부 배선부 상에는 상기 상부 배선부를 커버하도록 하는 보호층이 형성되는 것인 칩 패키지.A chip having an active surface on which a pad is formed and an inactive surface corresponding thereto;
An encapsulation part filling the chip and having a first surface formed in the same direction as the active surface of the chip and a second surface corresponding to the first surface;
An external connection terminal connected to the chip and electrically connected to the outside; And
And a wiring part electrically connected to the pad and the external connection terminal,
The wiring part,
A first upper insulating layer formed on the active surface of the chip and the first surface of the encapsulation part, an upper wiring layer formed on the first upper insulating layer and electrically connected to the pad, and a second upper layer formed on the upper wiring layer An upper wiring portion having an insulating layer;
A connection portion having a body portion formed on the same plane as the active surface of the chip, at least one penetration portion penetrating at least a portion of the body portion, and a conductive connection portion provided in the penetration portion;
A lower wiring part formed on the second surface of the encapsulation part; And
A mold via formed on the second surface of the encapsulation part and electrically connecting the conductive connection part and the lower wiring part,
A chip package in which a protective layer is formed on the upper wiring portion to cover the upper wiring portion. 제27항에 있어서, 상기 하부 배선부는,
상기 봉지부의 제2면 상에 형성된 하부 절연층; 및
상기 하부 절연층 상에 형성된 하부 배선층을 포함하는 칩 패키지.The method of claim 27, wherein the lower wiring portion,
A lower insulating layer formed on the second surface of the encapsulation part; And
A chip package including a lower wiring layer formed on the lower insulating layer. 제27항에 있어서,
상기 몰드 비아는 상기 봉지부를 관통하여 형성되고, 상기 몰드 비아의 수직 단면의 중심점을 기준으로 상하 방향으로 상기 몰드 비아의 폭이 좁아지는 것인 칩 패키지.The method of claim 27,
The mold via is formed through the encapsulation portion, and the width of the mold via is narrowed in a vertical direction based on a center point of a vertical cross section of the mold via. 제27항에 있어서,
상기 도전성 연결부는 상기 관통부를 매립하거나, 또는 상기 관통부의 측면에 형성되는 것인 칩 패키지.The method of claim 27,
The conductive connection part fills the through part or is formed on a side surface of the through part. 제27항에 있어서,
상기 도전성 연결부 상에 마련된 접속 패드를 포함하는 칩 패키지.The method of claim 27,
A chip package including a connection pad provided on the conductive connection part. 제27항에 있어서, 상기 연결부는,
상기 칩의 일측 영역에 배치되거나, 또는 상기 칩의 양측 영역에 배치되는 것인 칩 패키지.The method of claim 27, wherein the connection part,
The chip package is disposed on one side of the chip or on both sides of the chip. 제27항에 있어서,
상기 외부연결단자는 LGA패드를 포함하는 칩 패키지.The method of claim 27,
The external connection terminal is a chip package including an LGA pad. 삭제delete 삭제delete 삭제delete
KR1020180081717A 2017-08-04 2018-07-13 Chip Package and Method of Manufacturing the Same KR102144933B1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US16/636,638 US11264330B2 (en) 2017-08-04 2018-08-03 Chip package with connection portion that passes through an encapsulation portion
PCT/KR2018/008816 WO2019027278A1 (en) 2017-08-04 2018-08-03 Chip package and manufacturing method therefor

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
KR20170098911 2017-08-04
KR1020170098911 2017-08-04
KR1020170126263 2017-09-28
KR20170126263 2017-09-28
KR1020170126398 2017-09-28
KR20170126334 2017-09-28
KR1020170126334 2017-09-28
KR20170126398 2017-09-28

Publications (2)

Publication Number Publication Date
KR20190015097A KR20190015097A (en) 2019-02-13
KR102144933B1 true KR102144933B1 (en) 2020-08-18

Family

ID=65366589

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180081717A KR102144933B1 (en) 2017-08-04 2018-07-13 Chip Package and Method of Manufacturing the Same

Country Status (1)

Country Link
KR (1) KR102144933B1 (en)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110299294A (en) * 2019-07-31 2019-10-01 中国电子科技集团公司第五十八研究所 A kind of integrated silicon-based fan-out package method and structure of three-dimensional systematic
US11600687B2 (en) 2020-03-13 2023-03-07 Samsung Display Co., Ltd. Electronic device package and display device including the same
KR20220000107A (en) 2020-06-25 2022-01-03 에스케이하이닉스 주식회사 Semiconductor Package Having a Reinforcement Layer
KR102473648B1 (en) * 2020-06-29 2022-12-05 주식회사 네패스 Sensor Package and Method of Manufacturing the Same
US11515204B2 (en) 2020-12-29 2022-11-29 Micron Technology, Inc. Methods for forming conductive vias, and associated devices and systems
US11574842B2 (en) 2021-04-14 2023-02-07 Micron Technology, Inc. Methods for forming conductive vias, and associated devices and systems

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000243873A (en) * 1999-02-22 2000-09-08 Ngk Spark Plug Co Ltd Wiring board, core substrate with built-in capacitor, main body of core substrate, capacitor and their manufacture

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070118869A (en) * 2006-06-13 2007-12-18 삼성전자주식회사 Semiconductor package having a upper substrate for stacking and manufacturing method the same
KR100990396B1 (en) * 2008-11-13 2010-10-29 삼성전기주식회사 Stacked wafer level package and method manufacturing the same
US8847376B2 (en) * 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
JP5980566B2 (en) * 2012-05-17 2016-08-31 新光電気工業株式会社 Semiconductor device and manufacturing method thereof
KR101634067B1 (en) * 2014-10-01 2016-06-30 주식회사 네패스 Semiconductor package and method of manufacturing the same
KR20170084941A (en) 2016-01-13 2017-07-21 시그네틱스 주식회사 Fingerprint sensor package and method for manufacturing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000243873A (en) * 1999-02-22 2000-09-08 Ngk Spark Plug Co Ltd Wiring board, core substrate with built-in capacitor, main body of core substrate, capacitor and their manufacture

Also Published As

Publication number Publication date
KR20190015097A (en) 2019-02-13

Similar Documents

Publication Publication Date Title
KR102144933B1 (en) Chip Package and Method of Manufacturing the Same
KR101942141B1 (en) Package of finger print sensor
US10957654B2 (en) Semiconductor package and method of manufacturing the same
KR100682158B1 (en) Semiconductor device, method for manufacturing semiconductor device, circuit board and electronic instrument
US7180149B2 (en) Semiconductor package with through-hole
US8344492B2 (en) Semiconductor device and method of manufacturing the same, and electronic apparatus
US7023088B2 (en) Semiconductor package, semiconductor device and electronic device
US6995448B2 (en) Semiconductor package including passive elements and method of manufacture
US7884453B2 (en) Semiconductor device and manufacturing method thereof
US20080174008A1 (en) Structure of Memory Card and the Method of the Same
US10269671B2 (en) Package structure and manufacturing method thereof
US11264330B2 (en) Chip package with connection portion that passes through an encapsulation portion
US7615408B2 (en) Method of manufacturing semiconductor device
CN111048468A (en) Laminate of electronic elements and method for manufacturing the same
US11610851B2 (en) Die embedded in substrate with stress buffer
US11404361B2 (en) Method for fabricating package structure having encapsulate sensing chip
CN111385971B (en) Circuit board and method for manufacturing the same
JP2006311183A (en) Semiconductor device and its manufacturing method
US20230187384A1 (en) Die embedded in substrate with stress buffer
KR20170054372A (en) Package of finger print sensor

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant