KR102142802B1 - 후면 전극을 이용한 전기 도금 처리에 의한 회로 기판의 제조 방법 - Google Patents

후면 전극을 이용한 전기 도금 처리에 의한 회로 기판의 제조 방법 Download PDF

Info

Publication number
KR102142802B1
KR102142802B1 KR1020190021707A KR20190021707A KR102142802B1 KR 102142802 B1 KR102142802 B1 KR 102142802B1 KR 1020190021707 A KR1020190021707 A KR 1020190021707A KR 20190021707 A KR20190021707 A KR 20190021707A KR 102142802 B1 KR102142802 B1 KR 102142802B1
Authority
KR
South Korea
Prior art keywords
circuit board
plating
manufacturing
opening
layer
Prior art date
Application number
KR1020190021707A
Other languages
English (en)
Inventor
박금선
박종근
이병용
장원빈
박은하
김충현
Original Assignee
(주)티에스이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)티에스이 filed Critical (주)티에스이
Priority to KR1020190021707A priority Critical patent/KR102142802B1/ko
Application granted granted Critical
Publication of KR102142802B1 publication Critical patent/KR102142802B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0154—Polyimide

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

회로 기판의 제조 방법은, (a) 제 1 상부 도전층 및 하부 도전층이 형성된 회로 기판의 상부에 절연층을 형성하는 단계; 및 (b) 상기 (a) 단계의 절연층을 관통하여, 제 1 개구를 형성하는 단계;를 포함하되, 상기 제 1 상부 도전층은, 기판을 관통하는 다수의 관통홀의 상부 및 상기 다수의 관통홀의 상부와 연결된 기판의 적어도 일부를 덮고, 상기 하부 도전층은, 상기 다수의 관통홀의 하부 및 상기 다수의 관통홀의 하부와 연결된 기판의 적어도 일부를 덮는 것을 특징으로 한다.

Description

후면 전극을 이용한 전기 도금 처리에 의한 회로 기판의 제조 방법{MANUFACTURING METHOD FOR CIRCUIT BOARD BY ELECTROPLATING PROCESS USING BACK SIDE ELECTRODE}
본 발명은 후면 전극을 이용한 전기 도금 처리에 의한 회로 기판의 제조 방법에 관한 것이다.
도 1은 종래의 도금 방식에 따른 회로 기판의 제조 방법에 대한 설명도이다.
아울러, 도 2 내지 도 3은 종래의 도금 방식에 따른 회로 기판의 절연층(125)에 형성된 개구(Via)인 제 1 개구(130)의 도금 방식에 따라 발생할 수 있는 문제점에 대한 설명도이다.
도 1 내지 도 3으로부터 알 수 있는 바와 같이, 일반적으로 절연층(125)에 형성된 제 1 개구(130)를 도금 시에 필(Fill) 도금 방식이 적용된다.
즉, 필 도금 방식이란, 레이저로 비아(Via)라고 불리는 제 1 개구(130)를 가공 후, 전극 역할을 하는 상부 금속층(145)을 형성하여 제 1 개구(130)의 도금과 트레이스 도금인 제 2 상부 도전층(140)을 동시에 실시하는 방식이다. 참고로, 트레이스란, 회로 기판에 형성된 회로층 또는 도전층을 이른다.
먼저, 도 1에 의해 종래의 도금 방식에 따른 회로 기판의 제조 방법에 있어서, 절연층(125)을 관통한 제 1 개구(130)의 도금 방법에 대해 구체적으로 설명하기로 한다.
종래의 도금 방식에 따른 회로 기판의 제조 방법은, S114 단계에서 제 1 개구(130)를 형성하고, 제 1 개구(130)를 형성한 이후 S115 단계에서 제 1 개구(130)를 포함한 절연층(125)의 모든 상부에 상부 금속층(145)을 형성하고, S116 단계에서 레지스트층(150)을 형성한다. 이후, S117 단계에서 제 1 개구(130) 및 제 2 개구(155)의 레지스트층(150)을 제거 후, S118 단계에서 상부 금속층(145)에 도금용 전원의 하나의 극을 인가하고, 도금 장치의 도금 재료에 도금용 전원의 다른 하나의 극을 인가하여, 제 1 개구(130) 및 제 2 개구(155)를 동시에 도금하게 된다.
이러한 필 도금 방식의 경우, 도 2와 같이 트레이스 도금 두께의 타겟이 낮은 경우 제 1 개구(130) 부분이 절연층(125)의 단차만큼 도금이 차지 않아 함몰 단차를 형성하게 된다. 이에 따라, 다층 기판의 구현시 누적 함몰 단차로 인해 비아(via) 신뢰성에 문제가 발생한다
아울러, 제 1 개구(130)의 함몰 단차 상쇄를 위해서는, 도 3의 (a)에 나타낸 바와 같이, 트레이스 도금을 높게 형성하여 평탄함의 확보를 위해 연마 공정을 거쳐서 원하는 두께로 제어할 필요가 있지만, 도금 두께가 얇아서 두께 공차 범위를 관리하기 쉽지 않아 적용하기는 어렵다.
또한 고밀도, 소형화에 따른 울트라 파인 피치(Ultra Fine Pitch) 대응으로 비아가 점차 축소되면서 종래의 도금 방식에서는 제 1 개구(130)의 내부로 도금액 침투가 원활하지 않아 모서리 부분이 과도금 되어 입구 부분부터 먼저 막혀 발생하는, 도 3의 (b)와 같은 보이드(Void) 불량으로부터 자유롭지 못하다.
이때 발생한 보이드로 인해 크랙(Crack) 등 여러 가지 불량이 발생하게 된다.
따라서, 이러한 복잡한 공정을 단순화하면서도, 제 1 개구(130)를 효율적으로 채울 수 있는 공정의 개발이 요구된다.
본 발명은 전술한 바와 같은 기술적 과제를 해결하는 데 목적이 있는 발명으로서, 기판의 하부에 도전층을 형성하여 전기 도금시 후면 전극으로 이용하는 것에 의해, 회로 기판의 홀 보이드(Hole Void) 및 함몰 단차 문제를 해결할 수 있는 전기 도금 처리를 실시할 수 있는 회로 기판의 제조 방법에 관한 것이다.
본 발명의 회로 기판의 제조 방법은, (a) 제 1 상부 도전층 및 하부 도전층이 형성된 회로 기판의 상부에 절연층을 형성하는 단계; 및 (b) 상기 (a) 단계의 절연층의 일부를 제거하여, 상기 절연층을 관통하는 제 1 개구를 형성하는 단계;를 포함한다.
구체적으로, 상기 제 1 상부 도전층은, 기판을 관통하는 다수의 관통홀의 상부 및 상기 다수의 관통홀의 상부와 연결된 기판의 적어도 일부를 덮고, 상기 하부 도전층은, 상기 다수의 관통홀의 하부 및 상기 다수의 관통홀의 하부와 연결된 기판의 적어도 일부를 덮는 것을 특징으로 한다.
아울러, 본 발명의 회로 기판의 제조 방법은, (c) 상기 제 1 상부 도전층 및 상기 하부 도전층이 형성된, 상기 회로 기판의 하부에 하부 금속층을 형성하는 단계; (d) 상기 하부 금속층에 도금용 전원 중 하나의 극을 인가하고, 도금 재료측에 도금용 전원의 다른 하나의 극을 인가하여, 상기 제 1 개구를 도금하는 단계; (e) 상기 회로 기판의 상부에 상부 금속층을 형성하는 단계; (f) 상기 회로 기판의 상부에 레지스트층을 형성하는 단계; (g) 상기 레지스트층의 일부를 제거하여, 상기 레지스트층을 관통하는 제 2 개구를 형성하는 단계; (h) 상기 제 2 개구에 제 2 상부 도전층을 형성하는 단계; (i) 남아있는 상기 레지스트층을 제거하는 단계; 및 (j) 외부로 노출된 상기 상부 금속층 및 외부로 노출된 상기 하부 금속층을 제거하는 단계;를 더 포함하는 것이 바람직하다.
또한, 상기 (h) 단계는, 상기 상부 금속층에 도금용 전원 중 하나의 극을 인가하고, 도금 재료측에 도금용 전원의 다른 하나의 극을 인가하여, 상기 제 2 개구를 도금하는 것에 의해 이루어지는 것을 특징으로 한다.
도금의 관점에서 본, 본 발명의 회로 기판의 제조 방법은, 절연층을 관통하여 형성된 제 1 개구를 도금하는 제 1 도금 단계;를 포함하되, 상기 제 1 도금 단계는, 기판을 관통하는 다수의 관통홀의 하부 및 상기 다수의 관통홀의 하부와 연결된 기판의 적어도 일부를 덮는 하부 도전층을 이용하여 이루어지는 것이 바람직하다.
구체적으로, 상기 제 1 도금 단계는, 상기 회로 기판의 하부를 덮는 하부 금속층에 도금용 전원 중 하나의 극을 인가하고, 도금 재료측에 도금용 전원의 다른 하나의 극을 인가하여 이루어지는 것을 특징으로 한다.
아울러, 도금의 관점에서 본, 본 발명의 회로 기판의 제조 방법은, 상기 제 1 도금 단계 이후, 도금 완료된 상기 제 1 개구의 상부 및 상기 절연층의 상부의 적어도 일부를 도금하는 제 2 도금 단계;를 더 포함하되, 상기 제 2 도금 단계는, 도금 완료된 상기 제 1 개구와 상기 절연층의 상부에 형성된 상기 상부 금속층에 도금용 전원 중 하나의 극을 인가하고, 도금 재료측에 도금용 전원의 다른 하나의 극을 인가하여 이루어지는 것이 바람직하다.
본 발명의 후면 전극을 이용한 전기 도금 처리에 의한 회로 기판의 제조 방법에 따르면, 회로 기판의 홀 보이드(Hole Void) 및 함몰 단차 문제를 해결할 수 있다.
도 1은 종래의 도금 방식에 따른 회로 기판의 제조 방법에 대한 설명도.
도 2 및 도 3은 종래의 도금 방식에 따른 회로 기판의 절연층에 형성된 개구(Via)의 도금 방식에 따라 발생할 수 있는 문제점에 대한 설명도.
도 4는 본 발명의 바람직한 일실시예에 따른 후면 전극을 이용한 전기 도금 처리에 의한 회로 기판의 제조 방법에 대한 설명도.
도 5는 액상 폴리이미드를 절연층으로 적용할 경우의 S213 단계의 구체적인 구현 방법에 대한 설명도.
도 6은 폴리이미드 필름을 절연층으로 적용할 경우의 S213 단계의 구체적인 구현 방법에 대한 설명도.
도 7은 본 발명의 바람직한 일실시예에 따른 후면 전극을 이용한 전기 도금 처리에 의한 회로 기판의 제조 방법에 있어서, 다층의 적층에 대한 설명도.
도 8은 도 1에 나타낸 종래의 도금 방식에 따른 회로 기판의 제조 방법과 본 발명의 회로 기판의 제조 방법에 의한 도금의 양태 비교도.
이하, 첨부된 도면을 참조하면서 본 발명의 실시예에 따른 후면 전극을 이용한 전기 도금 처리에 의한 회로 기판의 제조 방법에 대해 상세히 설명하기로 한다.
본 발명의 하기의 실시예는 본 발명을 구체화하기 위한 것일 뿐 본 발명의 권리 범위를 제한하거나 한정하는 것이 아님은 물론이다. 본 발명의 상세한 설명 및 실시예로부터 본 발명이 속하는 기술 분야의 전문가가 용이하게 유추할 수 있는 것은 본 발명의 권리 범위에 속하는 것으로 해석된다.
본 발명의 회로 기판은 미세 간격(Fine Pictch)의 구현에 적절한 멤스(MEMS) 공정에 의해 제조되는 것이 바람직하지만, 이에 한정되는 것은 아니다.
도 4는 본 발명의 바람직한 일실시예에 따른 후면 전극을 이용한 전기 도금 처리에 의한 회로 기판의 제조 방법에 대한 설명도를 나타낸다.
도 4로부터 알 수 있는 바와 같이, 본 발명의 바람직한 일실시예에 따른 후면 전극을 이용한 전기 도금 처리에 의한 회로 기판의 제조 방법은, 기판(205)을 관통하는 다수의 관통홀(210)의 상부 및 다수의 관통홀(210)의 상부와 연결된 기판(205)의 적어도 일부를 덮는 제 1 상부 도전층(215)을 형성하는 단계(S211); 다수의 관통홀(210)의 하부 및 다수의 관통홀(210)의 하부와 연결된 기판(205)의 적어도 일부를 덮는 하부 도전층(220)을 형성하는 단계(S212); 및 S211 단계 및 S212 단계가 완료된 회로 기판의 상부에 절연층(225)을 형성하는 단계(S213);를 포함한다.
다만, S211 단계 및 S212 단계는, 제 1 상부 도전층(215) 및 하부 도전층(220)이 형성 완료된 MLO(Multi Layer Organic) 제품을 이용하는 것에 의해, 생략될 수도 있다. 아울러, 기판(205)을 관통하는 다수의 관통홀(210)은, 내부의 적어도 일부가 채워진 것이 바람직하다. 구체적으로, 다수의 관통홀(210)은, 내벽만 동도금 이후 빈 공간을 비전도성 페이스트로 채우거나, 동도금으로 관통홀(210)의 전부를 채우는 마이크로 비아(Micro Via) 방식을 이용할 수 있다.
참고로, 비아(Via)라고 불리는 절연층(225)에 형성될 제 1 개구(230)의 도금 시, 하부 도전층(220)이 후면 전극으로서 역할을 하게 된다.
아울러, S213 단계에서 형성되는 절연층(225)은 액상 폴리이미드를 스핀 코팅 후 경화하거나, 폴리이미드 필름을 열압착하여 사용할 수 있다.
도 5는 액상 폴리이미드를 절연층(225)으로 적용할 경우의 S213 단계의 구체적인 구현 방법에 대한 설명도이다.
다만, 기판위에 액상 폴리이미드를 다층으로 적용시 액상 폴리이미드는 모듈러스(Modulus)가 커 평탄도 관리 및 미세간격(Fine Pitch) 구현에 어려움이 있다
도 6은 폴리이미드 필름을 절연층(225)으로 적용할 경우의 S213 단계의 구체적인 구현 방법에 대한 설명도이다.
즉, 폴리이미드 필름을 절연층(225)으로 적용할 경우, 기판(205) 상에 폴리이미드 필름을 접착한 후, 열압착(Hot Press)에 의해 견고하게 접합하게 된다. 이는 S213 단계에서 뿐만 아니라, 이후 다층의 절연층(225)을 형성 시, 매층마다 동일하게 폴리이미드 필름을 접착한 후, 열압착에 의해 견고하게 접합할 필요가 있다.
즉, 최종 제조 완료되는 회로 기판은, 다층의 절연층(225)에 도전층(215, 240)을 구비하게 되고, 이 다층의 절연층(225)의 적층 시, 절연층(225)으로서 폴리이미드 필름을 접착한 후, 한층의 폴리이미드 필름이 적층될 때 마다 열압착에 의해 접합하게 된다. 즉, 본 발명에서는, 모든 폴리이미드 필름의 적층 완료 후 한꺼번에 열압착을 하는 것이 아니라, 각 층의 폴리이미드 필름이 적층될 때 마다 열압착을 실시하는 것에 그 특징이 있다.
아울러, 본 발명의 바람직한 일실시예에 따른 후면 전극을 이용한 전기 도금 처리에 의한 회로 기판의 제조 방법은, S213 단계의 절연층(225)의 일부를 제거하여, 절연층(225)을 관통하는 제 1 개구(230)를 형성하는 단계(S214); 및 S212 단계가 완료된, 회로 기판의 하부에 하부 금속층(235)을 형성하는 단계(S215);를 더 포함하는 것을 특징으로 한다.
S214 단계는, 1층째의 절연층(225)을 형성할 경우에는 제 1 상부 도전층(215)의 적어도 일부가 노출되도록 제 1 개구(230)가 형성되게 된다. 즉, 제 1 상부 도전층(215)의 상부에 제 1 개구(230)가 형성되게 된다. 아울러, 제 1 개구(230)의 형성은, 레이저를 이용한 드릴(Drill) 기법을 이용할 수 있다. 마찬가지로, 2층 이후의 절연층(225)에 대해서도, 해당 상부 도전층의 상부에 제 1 개구(230)가 형성되게 된다.
S215 단계의 하부 금속층(235)은, 제 1 개구(230)의 전기 도금을 위해 형성된 층으로, 동(Cu)과 같은 금속을 스퍼터링하는 것에 의해, 하부 도전층(220)이나 제 2 상부 도천층(240)보다 충분이 얇게 형성하는 것이 바람직하다.
또한, 본 발명의 바람직한 일실시예에 따른 후면 전극을 이용한 전기 도금 처리에 의한 회로 기판의 제조 방법은, 하부 금속층(235)에 도금용 전원 중 하나의 극을 인가하고, 도금 재료측에 도금용 전원의 다른 하나의 극을 인가하여, 제 1 개구(230)를 도금하는 단계(S216);를 더 포함하는 것이 바람직하다.
구체적으로 S216 단계는, 도금용 전원의 양극과 음극을 각각 연결하기 위해, 하부 금속층(235)의 일부는 실링(Sealing) 처리를 한 후, 전기 도금을 위해 용액에 제조 중인 회로 기판 및 도금 재료를 담근다. 이후, 하부 금속층(235)에 도금용 전원의 접지, 즉, 음극이 인가되도록 하고, 도금 재료에 도금용 전원의 양극이 인가되도록 하여, 도금 재료에 의한 제 1 개구(230)의 도금이 진행되게 된다.
즉, 하부 도전층(220)은 서로 연결되지 않은 경우가 있어, 하부 금속층(235)을 이용하여 하부 도전층(220) 사이를 서로 연결하는 것에 의해, 결과적으로 하부 도전층(220)에 도금용 전원의 하나의 극이 인가되게 된다. 이에 따라, 제 1 개구(230)에의 도금이 이루어지게 된다.
아울러, 본 발명의 바람직한 일실시예에 따른 후면 전극을 이용한 전기 도금 처리에 의한 회로 기판의 제조 방법은, 회로 기판의 상부에 상부 금속층(245)을 형성하는 단계(S217); 회로 기판의 상부에 레지스트층(250)을 형성하는 단계(S218); 레지스트층(250)의 일부를 제거하여, 상부 금속층(245)이 노출되도록 레지스트층(250)을 관통하는 제 2 개구(255)를 형성하는 단계(S219); 제 2 개구(255)에 제 2 상부 도전층(240)을 형성하는 단계(S220); 및 남아있는 레지스트층(250)을 제거하는 단계(S221);를 더 포함하는 것을 특징으로 한다.
레지스트층(250)은, 드라이 필름 레지스트(Dry Film Resist)를 이용하는 것이 바람직하다.
S217 단계의 상부 금속층(245)은, 제 2 개구(255)의 전기 도금을 위해 형성된 층으로, 동(Cu)과 같은 금속을 스퍼터링하는 것에 의해, 하부 도전층(220)이나 제 2 상부 도천층(240)보다 충분이 얇게 형성하는 것이 바람직하다.
아울러, S220 단계는, 상부 금속층(245)에 도금용 전원 중 하나의 극을 인가하고, 도금 재료측에 도금용 전원의 다른 하나의 극을 인가하여, 제 2 개구(255)를 도금하는 것에 의해 이루어지는 것을 특징으로 한다. 즉, 도금 재료가 제 2 개구(255)에 도금되게 된다.
구체적으로 S220 단계는, 도금용 전원의 양극과 음극을 각각 연결하기 위해, 상부 금속층(245)의 일부는 실링(Sealing) 처리를 한 후, 전기 도금을 위해 용액에 제조 중인 회로 기판 및 도금 재료를 담근다. 이후, 상부 금속층(245)에 도금용 전원의 접지, 즉, 음극이 인가되도록 하고, 도금 재료에 도금용 전원의 양극이 인가되도록 하여 도금을 진행하게 된다.
즉, 도금된 제 1 개구(230)는 서로 연결되지 않은 경우가 있어, 상부 금속층(245)을 이용하여 도금된 제 1 개구(230)를 서로 연결하는 것에 의해, 결과적으로 도금된 제 1 개구(230)에 도금용 전원의 하나의 극이 인가되게 된다. 이에 따라, 제 2 개구(255)에의 도금이 이루어져, 제 2 상부 도전층(240)이 형성되게 된다.
참고로, 제 2 개구(255)는 제 1 개구(230)보다 높이가 낮은 것이 바람직하다.
또한, 본 발명의 바람직한 일실시예에 따른 후면 전극을 이용한 전기 도금 처리에 의한 회로 기판의 제조 방법은, S221 단계의 완료 후, 외부로 노출된 상부 금속층(245) 및 외부로 노출된 하부 금속층(235)을 제거하는 단계(S222);를 더 포함하는 것이 바람직하다.
S222 단계는 에칭 용액에 제조 중인 회로 기판을 담그는 것에 의해 이루어 지며, 상부 금속층(245) 및 하부 금속층(235)이 하부 도전층(220)이나 제 2 상부 도천층(240)보다 충분이 얇게 형성된 까닭에, 상부 금속층(245) 및 하부 금속층(235)을 제거할 수 있게 된다. 다만, 이 과정에서, 하부 도전층(220)이나 제 2 상부 도천층(240)의 일부도 제거될 수도 있다.
도 7은 본 발명의 바람직한 일실시예에 따른 후면 전극을 이용한 전기 도금 처리에 의한 회로 기판의 제조 방법에 있어서, 다층의 적층에 대한 설명도를 나타낸다.
S222 단계가 완료되면, 회로 기판의 1층의 제작이 완료된 것으로, 이후의 공정은, S213 단계 내지 S222 단계를 유사하게 반복하는 것에 의해, 다층의 회로 기판을 제조할 수 있게 된다.
상술한 바와 같은, 본 발명의 바람직한 일실시예에 따른 후면 전극을 이용한 전기 도금 처리에 의한 회로 기판의 제조 방법을 도금 기법 면에서 정리하자면 다음과 같다.
즉, 본 발명의 바람직한 일실시예에 따른 후면 전극을 이용한 전기 도금 처리에 의한 회로 기판의 제조 방법은, 제조 중인 회로 기판의 상부에 절연층(225)을 형성하는 단계; 절연층(225)을 관통하여 형성된 제 1 개구(230)를 도금하는 제 1 도금 단계; 및 도금 완료된 제 1 개구(230)의 상부 및 절연층(225)의 상부의 적어도 일부를 도금하는 제 2 도금 단계;를 포함한다.
절연층(225)을 형성하는 단계는, 제조 중인 회로 기판의 상부에 폴리이미드 필름을 열압착에 의해 접합하는 방식을 포함하였다.
구체적으로, 제 1 개구(230)는, 기판(205)을 관통하는 다수의 관통홀(210)의 상부 및 다수의 관통홀(210)의 상부와 연결된 기판(205)의 적어도 일부를 덮는 제 1 상부 도전층(215)의 일부가 노출되도록, 절연층(225)에 형성된 개구이다.
즉, 제 1 도금 단계는, 다수의 관통홀(210)의 하부 및 다수의 관통홀(210)의 하부와 연결된 기판(205)의 적어도 일부를 덮는 하부 도전층(220)을 이용하여 이루어지는 것을 특징으로 한다. 구체적으로, 제 1 도금 단계는, 하부 도전층(220) 및 기판(205)의 하부를 덮는 하부 금속층(235)에 도금용 전원 중 하나의 극을 인가하고, 도금 재료측에 도금용 전원의 다른 하나의 극을 인가하여, 이루어지는 것이 바람직하다.
또한, 제 2 도금 단계는, 도금 완료된 제 1 개구(230)와 절연층(225)의 상부에 형성된 상부 금속층(245)에 도금용 전원 중 하나의 극을 인가하고, 도금 재료측에 도금용 전원의 다른 하나의 극을 인가하여, 이루어지는 것을 특징으로 한다.
아울러, 본 발명의 바람직한 일실시예에 따른 후면 전극을 이용한 전기 도금 처리에 의한 회로 기판의 제조 방법은, 제 2 도금 단계가 완료된 회로 기판의 상부에 절연층(225)을 형성하는 단계;를 더 포함하되, 제 2 도금 단계가 완료된 회로 기판의 상부에 절연층(225)을 형성하는 단계는, 제조 중인 회로 기판의 상부에 폴리이미드 필름을 열압착에 의해 접합하는 방식을 포함하였다.
정리하자면, 본 발명에서는, 다수의 절연층을 적층하기 위해, 각각의 층마다2 단계의 도금을 실시한다. 즉, 절연층(225)을 관통하여 형성된 제 1 개구(230)의 도금을 위한 제 1 도금 단계는, 하부 도전층(220) 및 기판(205)의 하부를 덮는 하부 금속층(235)을 이용한다. 또한, 제 1 개구(230)의 상부 및 절연층(225)의 상부의 적어도 일부를 도금하는 제 2 도금 단계에서는, 도금 완료된 제 1 개구(230)와 절연층(225)의 상부에 형성된 상부 금속층(245)을 이용하는 것을 특징으로 한다.
도 8은 도 1에 나타낸 종래의 회로 기판의 제조 방법과 본 발명의 회로 기판의 제조 방법에 의한 도금의 양태를 비교한 도면이다.
도 8로부터 알 수 있는 바와 같이, 종래의 회로 기판의 제조 방법에 따르면, 제 1 개구 (130)의 내부로 도금액 침투가 원활하지 않아 모서리 부분이 과도금 되어 입구 부분부터 먼저 막혀 보이드(Void) 문제가 발생할 수 있다.
그러나, 본 발명의 회로 기판의 제조 방법에 따르면, 후면 전극인 하부 도전층(220)을 제 1 개구(230)의 도금에 사용하는 것에 의해, 제 1 개구(230)의 하부부터 점진적으로 도금이 가능하여, 보이드 문제를 회피할 수 있다.
상술한 바와 같이, 본 발명의 후면 전극을 이용한 전기 도금 처리에 의한 회로 기판의 제조 방법에 따르면, 기판(205)의 하부에 도전층을 형성하여, 전기 도금시 후면 전극으로 이용하는 것에 의해 제 1개구(230) 의 누적 함몰 단차 및 보이드 문제를 해결할 수 있다.
105, 205 : 기판
110, 210 : 관통홀
115, 215 : 제 1 상부 도전층
120, 220 : 하부 도전층
125, 225 : 절연층
130, 230 : 제 1 개구
235 : 하부 금속층
140, 240 : 제 2 상부 도전층
145, 245 : 상부 금속층
150, 250 : 레지스트층
155, 255 : 제 2 개구

Claims (10)

  1. 회로 기판의 제조 방법에 있어서,
    (a) 제 1 상부 도전층 및 하부 도전층이 형성된 회로 기판의 상부에 절연층을 형성하는 단계;
    (b) 상기 (a) 단계의 절연층의 일부를 제거하여, 상기 절연층을 관통하는 제 1 개구를 형성하는 단계;
    (c) 상기 제 1 상부 도전층 및 상기 하부 도전층이 형성된, 상기 회로 기판의 하부에 하부 금속층을 형성하는 단계; 및
    (d) 상기 하부 금속층에 도금용 전원 중 하나의 극을 인가하고, 도금 재료측에 도금용 전원의 다른 하나의 극을 인가하여, 상기 제 1 개구를 도금하는 단계;를 포함하되,
    상기 제 1 상부 도전층은, 상기 회로 기판을 관통하는 다수의 관통홀의 상부 및 상기 다수의 관통홀의 상부와 연결된 상기 회로 기판의 적어도 일부를 덮고,
    상기 하부 도전층은, 상기 다수의 관통홀의 하부 및 상기 다수의 관통홀의 하부와 연결된 상기 회로 기판의 적어도 일부를 덮고,
    상기 다수의 관통홀은, 내부의 적어도 일부가 채워져 있는 것을 특징으로 하는 회로 기판의 제조 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 회로 기판의 제조 방법은, 상기 (d) 단계의 완료 후,
    (e) 상기 회로 기판의 상부에 상부 금속층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 회로 기판의 제조 방법.
  5. 제4항에 있어서,
    상기 회로 기판의 제조 방법은, 상기 (e) 단계의 완료 후,
    (f) 상기 회로 기판의 상부에 레지스트층을 형성하는 단계;
    (g) 상기 레지스트층의 일부를 제거하여, 상기 레지스트층을 관통하는 제 2 개구를 형성하는 단계;
    (h) 상기 제 2 개구에 제 2 상부 도전층을 형성하는 단계; 및
    (i) 남아있는 상기 레지스트층을 제거하는 단계;를 더 포함하는 것을 특징으로 하는 회로 기판의 제조 방법.
  6. 제5항에 있어서,
    상기 회로 기판의 제조 방법은, 상기 (i) 단계의 완료 후,
    (j) 외부로 노출된 상기 상부 금속층 및 외부로 노출된 상기 하부 금속층을 제거하는 단계;를 더 포함하는 것을 특징으로 하는 회로 기판의 제조 방법.
  7. 제5항에 있어서,
    상기 (h) 단계는,
    상기 상부 금속층에 도금용 전원 중 하나의 극을 인가하고, 도금 재료측에 도금용 전원의 다른 하나의 극을 인가하여, 상기 제 2 개구를 도금하는 것에 의해 이루어지는 것을 특징으로 하는 회로 기판의 제조 방법.
  8. 삭제
  9. 삭제
  10. 삭제
KR1020190021707A 2019-02-25 2019-02-25 후면 전극을 이용한 전기 도금 처리에 의한 회로 기판의 제조 방법 KR102142802B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020190021707A KR102142802B1 (ko) 2019-02-25 2019-02-25 후면 전극을 이용한 전기 도금 처리에 의한 회로 기판의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190021707A KR102142802B1 (ko) 2019-02-25 2019-02-25 후면 전극을 이용한 전기 도금 처리에 의한 회로 기판의 제조 방법

Publications (1)

Publication Number Publication Date
KR102142802B1 true KR102142802B1 (ko) 2020-08-10

Family

ID=72049324

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190021707A KR102142802B1 (ko) 2019-02-25 2019-02-25 후면 전극을 이용한 전기 도금 처리에 의한 회로 기판의 제조 방법

Country Status (1)

Country Link
KR (1) KR102142802B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000059026A (ja) * 1998-08-13 2000-02-25 Sony Chem Corp 両面回路板の製造方法
JP2002252446A (ja) * 2001-02-23 2002-09-06 Sony Chem Corp フレキシブル配線基板の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000059026A (ja) * 1998-08-13 2000-02-25 Sony Chem Corp 両面回路板の製造方法
JP2002252446A (ja) * 2001-02-23 2002-09-06 Sony Chem Corp フレキシブル配線基板の製造方法

Similar Documents

Publication Publication Date Title
US8419884B2 (en) Method for manufacturing multilayer wiring substrate
TWI593030B (zh) 超薄埋入式晶粒模組及其製造方法
US6586686B1 (en) Multilayer printed wiring board and method for manufacturing the same
KR100728754B1 (ko) 범프를 이용한 인쇄회로기판 및 그 제조방법
US20090064497A1 (en) Printed circuit board using paste bump and manufacturing method thereof
US5146674A (en) Manufacturing process of a high density substrate design
TW200524502A (en) Method of providing printed circuit board with conductive holes and board resulting therefrom
US20090250260A1 (en) High density circuit board and manufacturing method thereof
JP2004014565A (ja) バンプの形成方法及びそれにより形成されたバンプを有する基板並びにその基板と他の基板との接合方法
JP2016048795A (ja) 導体構造要素及び導体構造要素を製造するための方法
US7393720B2 (en) Method for fabricating electrical interconnect structure
US10477682B2 (en) Printed wiring board and method for manufacturing the same
JP2008016817A (ja) 埋立パターン基板及びその製造方法
KR100857165B1 (ko) 회로기판 제조방법
KR102142802B1 (ko) 후면 전극을 이용한 전기 도금 처리에 의한 회로 기판의 제조 방법
KR100782404B1 (ko) 인쇄회로기판 및 그 제조방법
KR102142803B1 (ko) 폴리이미드 필름을 이용한 회로 기판의 제조 방법
JP3942535B2 (ja) 多層配線基板の製造方法
US20050121225A1 (en) Multi-layer circuit board and method for fabricating the same
JP2005072061A (ja) 配線基板およびその製造方法
KR101205464B1 (ko) 인쇄회로기판 제조방법
TWI711095B (zh) 封裝結構及其製備方法
JP2005072085A (ja) 配線基板の製造方法、及び配線基板
KR100704927B1 (ko) 페이스트 범프를 이용한 인쇄회로기판 및 그 제조방법
KR100658972B1 (ko) 인쇄회로기판 및 그 제조방법

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant