KR102142476B1 - Array substrate and method of fabricating the same - Google Patents
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Abstract
본 발명은, 다수의 화소영역이 정의된 기판 상의 상기 다수의 화소영역 각각에 게이트 전극을 형성하는 단계와; 상기 게이트 전극 위로 상기 기판 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 게이트 전극이 대응하여 순차적으로 산화물 반도체층과 제 1 희생패턴 및 서로 이격하는 소스 전극 및 드레인 전극을 형성하는 단계와; 상기 제 1 희생패턴 중 상기 소스 전극 및 드레인 전극 사이로 노출된 영역을 염소 플라즈마에 노출시킴으로서 순수(Deionized Water)에 반응하여 제거되는 부산물 영역으로 변형시키는 단계와; 상기 순수(Deionized Water)를 이용한 린싱(rinsing) 공정을 진행하여 상기 제 1 희생패턴의 부산물 영역을 제거하는 단계를 포함하는 어레이 기판의 제조 방법 및 이에 의해 제조된 어레이 기판을 제공한다.The present invention includes forming a gate electrode in each of the plurality of pixel regions on a substrate on which a plurality of pixel regions are defined; Forming a gate insulating film on the entire surface of the substrate over the gate electrode; Forming an oxide semiconductor layer and a first sacrificial pattern and a source electrode and a drain electrode spaced apart from each other by sequentially corresponding to the gate electrode on the gate insulating layer; Deforming a region exposed between the source electrode and the drain electrode in the first sacrificial pattern to a by-product region that is removed in response to deionized water by exposing it to chlorine plasma; Provided is a method for manufacturing an array substrate including the step of removing a by-product region of the first sacrificial pattern by performing a rinsing process using the deionized water, and an array substrate manufactured thereby.
Description
본 발명은 어레이 기판에 관한 것이며, 특히 소자 특성 안정성이 우수한 산화물 반도체층을 가지며, 에치스토퍼 없이 소스 및 드레인 전극 패터닝 시의 식각액에 의한 산화물 반도체층의 손상을 억제할 수 있으며, 마스크 공정 수를 저감시킬 수 있는 어레이 기판 및 이의 제조방법에 관한 것이다.
The present invention relates to an array substrate, in particular, has an oxide semiconductor layer having excellent device characteristics stability, and can suppress the damage of the oxide semiconductor layer by an etchant when patterning source and drain electrodes without an etch stopper, and reduces the number of mask processes. It relates to an array substrate that can be made and a method for manufacturing the same.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.In recent years, as the society has entered a full-fledged information age, the display field that processes and displays a large amount of information has rapidly developed, and in recent years, as a flat panel display device having excellent performance of thinning, lightening, and low power consumption. A liquid crystal display device or an organic light emitting device has been developed to replace the existing cathode ray tube (CRT).
액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.Among liquid crystal display devices, an active matrix type liquid crystal display device including an array substrate provided with a thin film transistor, which is a switching element capable of controlling voltage on and off for each pixel, realizes resolution and video. Because of its excellent ability, it is getting the most attention.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다. In addition, the organic light emitting device has a high luminance and a low operating voltage characteristic, and since it is a self-emission type that emits light by itself, a contrast ratio is large, an ultra-thin display can be implemented, and a response time is several microseconds ( Iv) It is recently attracting attention as a flat panel display device because it is easy to implement moving images, has no limitation of viewing angle, is stable even at low temperatures, and is driven by a low voltage of 5 to 15 V DC, making it easy to manufacture and design a driving circuit.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구성된다. In such a liquid crystal display device and an organic light emitting device, an array substrate including a thin film transistor which is essentially a switching element is configured to remove on/off each pixel area in common.
도 1은 종래의 어레이 기판의 화소영역을 박막트랜지스터를 포함하여 절단한 부분에 대한 단면을 도시한 것이다. FIG. 1 is a cross-sectional view of a portion of a conventional array substrate including a thin film transistor.
도시한 바와 같이, 어레이 기판(11)에 있어 다수의 게이트 배선(미도시)과 다수의 데이터 배선(33)이 교차하여 정의되는 다수의 화소영역(P) 내의 스위칭 영역(TrA)에는 게이트 전극(15)이 형성되어 있다. 또한, 상기 게이트 전극(15) 상부로 전면에 게이트 절연막(18)이 형성되어 있으며, 그 위에 순차적으로 순수 비정질 실리콘의 액티브층(22)과 불순물 비정질 실리콘의 오믹콘택층(26)으로 구성된 반도체층(28)이 형성되어 있다. As illustrated, in the
또한 상기 오믹콘택층(26) 위로는 상기 게이트 전극(15)에 대응하여 서로 이격하며 소스 전극(36)과 드레인 전극(38)이 형성되어 있다. 이때 상기 스위칭 영역(TrA)에 순차 적층 형성된 게이트 전극(15)과 게이트 절연막(18)과 반도체층(28)과 소스 및 드레인 전극(36, 38)은 박막트랜지스터(Tr)를 이룬다.In addition, a
또한, 상기 소스 및 드레인 전극(36, 38)과 노출된 액티브층(22) 위로 전면에 상기 드레인 전극(38)을 노출시키는 드레인 콘택홀(45)을 포함하는 보호층(42)이 형성되어 있으며, 상기 보호층(42) 상부에는 각 화소영역(P)별로 독립되며, 상기 드레인 콘택홀(45)을 통해 상기 드레인 전극(38)과 접촉하는 화소전극(50)이 형성되어 있다. 이때, 상기 데이터 배선(33) 하부에는 상기 오믹콘택층(26)과 액티브층(22)을 이루는 동일한 물질로 제 1 패턴(27)과 제 2 패턴(23)의 이중층 구조를 갖는 반도체 패턴(29)이 형성되어 있다. In addition, a
전술한 구조를 갖는 종래의 어레이 기판(11)에 있어서 상기 스위칭 영역(TrA)에 구성된 박막트랜지스터(Tr)의 반도체층(28)을 살펴보면, 순수 비정질 실리콘의 액티브층(22)은 그 상부로 서로 이격하는 오믹콘택층(26)이 형성된 부분의 제 1 두께(t1)와 상기 오믹콘택층(26)이 제거되어 노출된 된 부분의 제 2 두께(t2)가 달리 형성됨을 알 수 있다. 이러한 액티브층(22)의 두께 차이(t1 ≠ t2)는 제조 방법에 기인한 것이며, 상기 액티브층(22)의 두께 차이(t1 ≠ t2), 더욱 정확히는 그 내부에 채널층이 형성되는 소스 및 드레인 전극 사이로 노출된 부분에서 그 두께가 줄어들게 됨으로써 상기 박막트랜지스터(Tr)의 특성 저하가 발생하고 있다.Looking at the
따라서 이러한 건식식각에 의한 액티브층의 손상이 발생되는 것을 억제하기 위해 근래에는 별도의 오믹콘택층 없이 동작 가능한 산화물 반도체 물질을 이용하여 단일층 구조의 산화물 반도체층을 구비한 박막트랜지스터가 개발되었다. Therefore, in order to suppress the occurrence of damage to the active layer due to the dry etching, a thin film transistor having an oxide semiconductor layer having a single layer structure using an oxide semiconductor material capable of operating without a separate ohmic contact layer has been recently developed.
이러한 산화물 반도체층은 별도의 오믹콘택층을 반드시 형성하지 않아도 되므로 상기 산화물 반도체층이 오믹콘택층의 선택적 제거를 위한 건식식각에 노출되지 않으므로 박막트랜지스터의 특성 저하를 방지할 수 있다.Since the oxide semiconductor layer does not necessarily need to form a separate ohmic contact layer, since the oxide semiconductor layer is not exposed to dry etching for selective removal of the ohmic contact layer, it is possible to prevent deterioration of the properties of the thin film transistor.
하지만, 이러한 산화물 반도체층은 금속물질로 이루어진 금속층의 패터닝을 위한 식각액에 노출되는 경우, 상기 금속층과 선택비가 없어 식각되어 제거되거나, 또는 상기 식각액에 노출에 의해 상기 산화물 반도체층 자체의 내부 구조가 손상되어 박막트랜지스터의 특성에 악 영향을 줄 수 있다. However, when the oxide semiconductor layer is exposed to an etchant for patterning a metal layer made of a metal material, there is no selectivity with the metal layer to be removed by etching, or the internal structure of the oxide semiconductor layer itself is damaged by exposure to the etchant This can adversely affect the properties of the thin film transistor.
따라서, 이러한 문제를 해결하고자 근래에는 도 2(종래의 산화물 반도체층을 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도)에 도시한 바와 같이, 산화물 반도체층(77) 중앙부가 소스 및 드레인 전극(81, 83) 형성을 위한 패터닝 시 상기 산화물 반도체층(77)이 식각액에 노출되지 않도록 하기 위해 상기 산화물 반도체층(77) 중앙부 상부에 무기절연물질로 이루어진 에치스토퍼(79)를 구비한 것을 특징으로 하는 박막트랜지스터(Tr)를 포함하는 어레이 기판(71)이 제안되었다. Therefore, in order to solve this problem, as shown in FIG. 2 (a cross-sectional view of one pixel region of an array substrate having a thin film transistor having a conventional oxide semiconductor layer), the central portion of the oxide semiconductor layer 77 is a source. And an
하지만, 이렇게 산화물 반도체층(77)과 그 상부에 에치스토퍼(79)를 구비한 박막트랜지스터(Tr)를 포함하는 어레이 기판(71)의 경우, 상기 에치스토퍼(79) 형성을 위해 1회의 마스크 공정이 추가되는 문제가 발생되고 있다. However, in the case of the
마스크 공정은 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 식각 및 스트립의 총 5개의 단위 공정을 포함하여 진행되므로 그 공정이 복잡하고 많은 약액이 사용되므로 마스크 공정 수가 증가하면 증가할수록 제조 시간이 길어져 단위 시간당 생상성이 전하되며, 불량 발생 빈도가 높아지며, 제조 비용이 상승한다. Since the mask process includes a total of 5 unit processes of photoresist application, exposure using an exposure mask, development of exposed photoresist, etching, and strip, the process is complicated and many chemicals are used. As it increases, the production time becomes longer, and the productivity per unit time is charged, the frequency of occurrence of defects increases, and the manufacturing cost increases.
그러므로 이러한 종래의 산화물 반도체층 위로 에치스토퍼(79)를 구비한 어레이 기판(71)의 경우 마스크 공정을 줄여 제조 비용을 저감시키는 것이 요구되고 있는 실정이다. Therefore, in the case of the
즉, 산화물 반도체층을 구비한 종래의 어레이 기판에 있어 에치스토퍼가 생략된 경우는 소스 및 드레인 전극 패터닝을 위한 식각액에 노출됨에 의해 산화물 반도체층이 손상되는 문제가 발생되고 있으며, 산화물 반도체층 상에 에치스토퍼를 구비한 경우는 에치스토퍼 형성을 위해 1회의 마스크 공정이 추가 발생됨으로서 공정이 복잡해지며 제조 비용이 상승되는 문제가 발생되고 있다.
That is, when the etch stopper is omitted in a conventional array substrate having an oxide semiconductor layer, a problem occurs in that the oxide semiconductor layer is damaged by being exposed to an etchant for patterning the source and drain electrodes. When the etch stopper is provided, a single mask process is additionally generated to form the etch stopper, and thus the process is complicated and a problem in that manufacturing costs are raised.
본 발명은 전술한 문제를 해결하기 위한 것으로, 산화물 반도체층이 소스 및 드레인 전극을 패터닝하기 위한 식각액에 의해 손상되지 않도록 하면서도 추가적인 1회의 마스크 공정을 필요로 하지 않는 산화물 반도체층을 구비한 어레이 기판 및 이의 제조방법을 제공하는 것을 그 목적으로 한다.
The present invention is to solve the above-mentioned problem, while preventing the oxide semiconductor layer from being damaged by an etchant for patterning the source and drain electrodes, an array substrate having an oxide semiconductor layer that does not require an additional one-time mask process and An object thereof is to provide a method for manufacturing the same.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 어레이 기판의 제조 방법은, 다수의 화소영역이 정의된 기판 상의 상기 다수의 화소영역 각각에 게이트 전극을 형성하는 단계와; 상기 게이트 전극 위로 상기 기판 전면에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 게이트 전극이 대응하여 순차적으로 산화물 반도체층과 제 1 희생패턴 및 서로 이격하는 소스 전극 및 드레인 전극을 형성하는 단계와; 상기 제 1 희생패턴 중 상기 소스 전극 및 드레인 전극 사이로 노출된 영역을 염소 플라즈마에 노출시킴으로서 순수(Deionized Water)에 반응하여 제거되는 부산물 영역으로 변형시키는 단계와; 상기 순수(Deionized Water)를 이용한 린싱(rinsing) 공정을 진행하여 상기 제 1 희생패턴의 부산물 영역을 제거하는 단계를 포함한다. A method of manufacturing an array substrate according to an embodiment of the present invention for achieving the above object may include: forming a gate electrode in each of the plurality of pixel areas on a substrate on which a plurality of pixel areas are defined; Forming a gate insulating film on the entire surface of the substrate over the gate electrode; Forming an oxide semiconductor layer and a first sacrificial pattern and a source electrode and a drain electrode spaced apart from each other by sequentially corresponding to the gate electrode on the gate insulating layer; Deforming a region exposed between the source electrode and the drain electrode in the first sacrificial pattern to a by-product region that is removed in response to deionized water by exposing it to chlorine plasma; And removing a by-product region of the first sacrificial pattern by performing a rinsing process using the deionized water.
이때, 상기 게이트 절연막 위로 상기 게이트 전극이 대응하여 순차적으로 산화물 반도체층과 제 1 희생패턴 및 서로 이격하는 소스 전극 및 드레인 전극을 형성하는 단계는, 상기 게이트 절연막 위로 상기 기판 전면에 산화물 반도체 물질층과 희생층을 형성하는 단계와; 상기 희생층 및 이의 하부에 위치한 상기 산화물 반도체 물질층을 패터닝함으로서 상기 게이트 절연막 위로 상기 게이트 전극에 대응하여 순차적으로 동일한 평면 형태 갖는 상기 산화물 반도체층과 제 1 희생패턴을 형성하는 단계와; 상기 제 1 희생패턴 위로 금속층을 형성하고, 상기 금속층 위로 상기 소스 전극 및 드레인 전극이 형성될 부분에 대응하여 제 1 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 포토레지스트 패턴 외측으로 노출된 상기 금속층을 식각하여 제거함으로서 상기 제 1 희생패턴 상에서 서로 이격하며 상기 산화물 반도체층과 각각 측면 접촉하는 상기 소스 전극 및 드레인 전극을 형성하는 단계를 포함하고, 상기 게이트 전극을 형성하는 단계는 상기 게이트 전극과 연결되며 상기 각 화소영역의 경계에 일 방향으로 연장하는 게이트 배선을 형성하는 단계를 포함하며, 상기 소스 전극 및 드레인 전극을 형성하는 단계는 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선을 형성하는 단계를 포함한다.In this case, the step of forming the oxide semiconductor layer and the first sacrificial pattern and the source electrode and the drain electrode spaced apart from each other by sequentially corresponding to the gate electrode over the gate insulating layer includes an oxide semiconductor material layer on the front surface of the substrate over the gate insulating layer. Forming a sacrificial layer; Forming a first sacrificial pattern and the oxide semiconductor layer having the same planar shape sequentially corresponding to the gate electrode on the gate insulating layer by patterning the sacrificial layer and the oxide semiconductor material layer located under the sacrificial layer; Forming a metal layer over the first sacrificial pattern, and forming a first photoresist pattern over the metal layer corresponding to a portion where the source electrode and the drain electrode are to be formed; And forming the source electrode and the drain electrode spaced apart from each other on the first sacrificial pattern and laterally contacting the oxide semiconductor layer by etching and removing the metal layer exposed outside the first photoresist pattern. The forming of the gate electrode includes forming a gate wiring connected to the gate electrode and extending in one direction at a boundary of each pixel region. The forming of the source electrode and the drain electrode includes the gate wiring. And forming a data line intersecting the pixel area.
또한, 상기 게이트 절연막 위로 상기 게이트 전극이 대응하여 순차적으로 산화물 반도체층과 제 1 희생패턴 및 서로 이격하는 소스 전극 및 드레인 전극을 형성하는 단계는, 상기 게이트 절연막 위로 상기 기판 전면에 산화물 반도체 물질층과 희생층 및 금속층을 형성하는 단계와; 상기 금속층 위로 상기 소스 및 드레인 전극이 형성될 부분에 대응하여 제 1 두께의 제 1 포토레지스트 패턴을 형성하고, 상기 소스 및 드레인 전극의 이격영역에 대응하여 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴 외측으로 노출된 상기 금속층과 이의 하부에 위치한 상기 희생층 및 산화물 반도체 물질층을 식각하여 제거함으로서 상기 게이트 절연막 상부로 동일한 평면 형태를 가지며 순차 적층된 상기 산화물 반도체층과 제 1 희생패턴 및 소스 드레인 패턴을 형성하는 단계와; 애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로서 상기 소스 드레인 패턴의 중앙부를 노출시키는 단계와; 상기 제 2 포토레지스트 패턴이 제거됨으로서 노출된 상기 소스 드레인 패턴의 중앙부를 제거함으로서 상기 제 1 희생패턴 상부에서 서로 이격하는 상기 소스 전극 및 드레인 전극을 형성하는 단계를 포함한다. 이때, 상기 게이트 전극을 형성하는 단계는 상기 게이트 전극과 연결되며 상기 각 화소영역의 경계에 일 방향으로 연장하는 게이트 배선을 형성하는 단계를 포함하며, 상기 소스 전극 및 드레인 전극을 형성하는 단계는 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선을 형성하는 단계를 포함하며, 상기 데이터 배선 하부에는 순차적으로 상기 제 1 희생패턴을 이루는 동일한 물질로 이루어진 제 2 희생패턴과 상기 산화물 반도체층과 동일한 물질로 이루어진 더미 패턴이 더 형성된 것이 특징이다.In addition, forming the oxide semiconductor layer and the first sacrificial pattern and the source electrode and the drain electrode spaced apart from each other by sequentially corresponding to the gate electrode over the gate insulating layer includes an oxide semiconductor material layer on the front surface of the substrate over the gate insulating layer. Forming a sacrificial layer and a metal layer; A first photoresist pattern having a first thickness corresponding to a portion where the source and drain electrodes will be formed is formed on the metal layer, and a second thickness thinner than the first thickness corresponding to a spaced region of the source and drain electrodes. 2 forming a photoresist pattern; The oxide semiconductor layer having the same planar shape and sequentially stacked over the gate insulating layer by etching and removing the metal layer exposed outside the first and second photoresist patterns and the sacrificial layer and the oxide semiconductor material layer located under the metal layer. And forming a first sacrificial pattern and a source drain pattern; Exposing the central portion of the source drain pattern by removing ashing and removing the second photoresist pattern; And removing the center portion of the source drain pattern exposed as the second photoresist pattern is removed to form the source electrode and the drain electrode spaced apart from each other on the first sacrificial pattern. In this case, the forming of the gate electrode includes forming a gate wiring connected to the gate electrode and extending in one direction at a boundary of each pixel area, and forming the source electrode and the drain electrode is the And forming a data wiring crossing a gate wiring to define the pixel area, and a second sacrificial pattern made of the same material sequentially forming the first sacrificial pattern and the oxide semiconductor layer under the data wiring. It is characterized by further forming a dummy pattern made of a material.
그리고 상기 제 1 희생패턴 중 상기 소스 및 드레인 전극 사이로 노출된 영역을 상기 염소 플라즈마에 노출시키는 단계는 상기 제 1 포토레지스트 패턴이 상기 소스 전극 및 드레인 전극 상에 남아 있는 상태에서 진행하는 것이 특징이며, 이때, 상기 제 1 포토레지스트 패턴을 제거하기 위해 스트립 공정을 더욱 진행하며, 상기 스트립 공정은 상기 제 1 포토레지스트 패턴과 반응하여 이를 용해시키는 스트립액을 분사하는 공정과, 상기 스트립액 제거를 위해 상기 순수(Deionized Water)를 이용한 린싱(rinsing) 공정을 포함하는 것이 특징이다.And, the step of exposing the region exposed between the source and drain electrodes of the first sacrificial pattern to the chlorine plasma is characterized in that the first photoresist pattern remains on the source and drain electrodes, At this time, a stripping process is further performed to remove the first photoresist pattern, and the stripping process reacts with the first photoresist pattern to spray a strip solution that dissolves it, and for removing the strip solution It is characterized by including a rinsing process using deionized water.
또한, 상기 제 1 희생패턴은 IZO 또는 ZnO 재질로 이루어지며, 상기 제 1 희생패턴의 부산물 영역은 상기 IZO 또는 ZnO가 상기 염소 플라즈마 분위기에서 염소와 반응하여 생성되는 부산물인 InCl3과 ZnCl2 재질 또는 ZnCl2과 Zn(ClO3)2 재질로 이루어진 것이 특징이다.In addition, the first sacrificial pattern is made of IZO or ZnO material, and the by-product region of the first sacrificial pattern includes InCl 3 , a by-product generated by reacting IZO or ZnO with chlorine in the chlorine plasma atmosphere. ZnCl 2 material or ZnCl 2 and It is characterized by being made of Zn(ClO 3 ) 2 material.
그리고 상기 제 1 희생패턴은 50 내지 500Å인 것이 특징이다.And the first sacrificial pattern is characterized in that 50 to 500 내지.
또한, 상기 소스 전극 및 드레인 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와; 상기 보호층 위로 각 화소영역별로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계를 포함한다. In addition, forming a protective layer having a drain contact hole exposing the drain electrode over the source electrode and the drain electrode; And forming a pixel electrode contacting the drain electrode through the drain contact hole for each pixel region on the protective layer.
본 발명의 일 실시예에 따른 어레이 기판은, 다수의 화소영역이 정의된 기판과; 상기 기판 상의 다수의 화소영역 각각에 형성된 게이트 전극과; 상기 게이트 전극 위로 상기 기판 전면에 형성된 게이트 절연막과; 상기 게이트 절연막 위로 상기 게이트 전극이 대응하여 각각 형성된 산화물 반도체층과; 상기 산화물 반도체층 위로 서로 이격하며 형성되며 IZO 또는 ZnO 재질로 이루어진 제 1 희생패턴과; 상기 제 1 희생패턴과 위로 상기 제 1 희생패턴 각각과 접촉하며 서로 이격하며 형성된 소스 전극 및 드레인 전극을 포함한다. An array substrate according to an exemplary embodiment of the present invention includes a substrate in which a plurality of pixel regions are defined; A gate electrode formed in each of the plurality of pixel regions on the substrate; A gate insulating film formed on the entire surface of the substrate over the gate electrode; An oxide semiconductor layer formed on the gate insulating layer and corresponding to the gate electrode, respectively; A first sacrificial pattern formed on the oxide semiconductor layer spaced apart from each other and made of IZO or ZnO; And a source electrode and a drain electrode formed in contact with each of the first sacrificial pattern and each of the first sacrificial patterns and spaced apart from each other.
이때, 상기 게이트 전극이 형성된 동일한 층에 상기 게이트 전극과 연결된 게이트 배선이 구비되며, 상기 게이트 절연막 위로 상기 소스 전극과 연결되며 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선이 구비되며, 상기 소스 전극 및 드레인 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층이 구비되며, 상기 보호층 위로 각 화소영역별로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극이 구비된다.At this time, a gate wiring connected to the gate electrode is provided on the same layer on which the gate electrode is formed, and a data wiring defining the pixel region is provided by connecting to the source electrode over the gate insulating layer and crossing the gate wiring. A protective layer having a drain contact hole exposing the drain electrode is provided on the source electrode and the drain electrode, and a pixel electrode contacting the drain electrode through the drain contact hole for each pixel region is provided on the protective layer.
또한, 상기 소스 전극 및 드레인 전극은 각각 상기 산화물 반도체층의 측면과 접촉하도록 형성된 것이 특징이다.In addition, the source electrode and the drain electrode is characterized in that each formed to contact the side of the oxide semiconductor layer.
그리고 상기 소스 전극 및 드레인 전극은 상기 제 1 희생패턴 상부에만 형성되며, 상기 소스 전극 및 드레인 전극의 끝단 중 서로 마주하는 일 끝단을 제외한 타끝단은 각각 상기 산화물 반도체층과 제 1 희생패턴의 끝단과 일치하도록 형성된 것이 특징이다.In addition, the source electrode and the drain electrode are formed only on the first sacrificial pattern, and the other ends of the ends of the source electrode and the drain electrode except for one end facing each other are respectively the ends of the oxide semiconductor layer and the first sacrificial pattern. It is characterized by being formed to match.
이때, 상기 데이터 배선 하부에는 순차적으로 상기 제 1 희생패턴과 동일한 물질로 이루어진 제 2 희생패턴과 상기 산화물 반도체층과 동일한 물질로 이루어진 더미패턴이 더 형성된 것이 특징이다.In this case, a second sacrificial pattern made of the same material as the first sacrificial pattern and a dummy pattern made of the same material as the oxide semiconductor layer are further formed under the data wiring.
본 발명의 일 실시예에 따른 어레이 기판의 제조방법에 의해서는 에치스토퍼을 생략하면서도 산화물 반도체층의 식각액에 의한 손상을 억제하는 효과를 가지며, 나아가 에치스토퍼를 생략할 수 있으므로 종래의 에치스토퍼를 구비한 어레이 기판의 제조 공정 대비 1회 또는 2회의 마스크 공정을 생략할 수 있으므로 마스크 공정 수를 줄여 공정을 단순화하고 제조 비용을 저감시키는 효과가 있다. According to the method of manufacturing an array substrate according to an embodiment of the present invention, the etch stopper is omitted, but it has an effect of suppressing the damage caused by the etching solution of the oxide semiconductor layer. Furthermore, since the etch stopper can be omitted, a conventional etch stopper is provided. Since one or two mask processes can be omitted compared to the manufacturing process of the array substrate, the number of mask processes is reduced, thereby simplifying the process and reducing manufacturing cost.
또한, 본 발명의 일 실시예에 따른 어레이 기판은 에치스토퍼를 생략함으로써 에치스토퍼를 구비한 어레이 기판의 박막트랜지스터 대비 숏채널 구현의 효과를 가지며, 이러한 숏채널 구현에 의해 박막트랜지스터 자체의 온 커런트(Ion) 증가로 인해 박막트랜지스터 자체의 구동 전압을 저감시킬 수 있으므로 소비 전력을 저감시키는 효과를 갖는다.In addition, the array substrate according to an embodiment of the present invention has an effect of short channel realization compared to a thin film transistor of an array substrate provided with an etch stopper by omitting the etch stopper, and such a short channel realizes the on current of the thin film transistor itself. Due to the increase in Ion), the driving voltage of the thin film transistor itself can be reduced, so it has an effect of reducing power consumption.
또한, 본 발명의 일 실시예에 따른 어레이 기판은 IZO 또는 ZnO 재질의 제 1 영역만으로 이루어진 상기 제 1 희생패턴은 그 자체로 도전 특성을 가지므로 상기 산화물 반도체층과 소스 전극, 상기 산화물 반도체층과 드레인 전극 사이에 위치하여 오믹콘택층의 역할을 함으로서 상기 산화물 반도체층과 소스 및 드레인 전극 간의 접촉저항을 저감시키는 역할을 하며, 이에 의해 산화물 반도체층을 구비한 박막트랜지스터의 특성을 향상시키는 효과가 있다.
In addition, the array substrate according to an embodiment of the present invention is the first sacrificial pattern consisting of only the first region of the IZO or ZnO material itself has a conductive property, so the oxide semiconductor layer and the source electrode, the oxide semiconductor layer and Located between the drain electrodes to serve as an ohmic contact layer, it serves to reduce the contact resistance between the oxide semiconductor layer and the source and drain electrodes, thereby improving the properties of the thin film transistor having the oxide semiconductor layer. .
도 1은 액정표시장치를 구성하는 종래의 어레이 기판에 있어 하나의 화소영역을 박막트랜지스터를 포함하여 절단한 단면을 도시한 도면.
도 2는 종래의 산화물 반도체층과 이의 상부에 에치스토퍼를 갖는 박막트랜지스터를 구비한 어레이 기판의 하나의 화소영역에 대한 단면도.
도 3a 내지 도 3k는 본 발명의 제 1 실시예에 따른 산화물 반도체층이 구비된 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도.
도 4a 내지 도 4k는 본 발명의 제 2 실시예에 따른 산화물 반도체층이 구비된 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도.1 is a diagram illustrating a cross-section of a pixel area including a thin film transistor in a conventional array substrate constituting a liquid crystal display device.
2 is a cross-sectional view of one pixel region of an array substrate having a conventional oxide semiconductor layer and a thin film transistor having an etch stopper thereon.
3A to 3K are cross-sectional views of manufacturing steps for one pixel region including a thin film transistor of an array substrate provided with an oxide semiconductor layer according to a first embodiment of the present invention.
4A to 4K are cross-sectional views of manufacturing steps for one pixel area including a thin film transistor of an array substrate provided with an oxide semiconductor layer according to a second embodiment of the present invention.
이하, 본 발명에 따른 바람직한 실시예에 따른 어레이 기판 및 이의 제조 방법을 도면을 참조하여 설명한다.Hereinafter, an array substrate and a method for manufacturing the same according to a preferred embodiment of the present invention will be described with reference to the drawings.
도 3a 내지 도 3k는 본 발명의 실시예에 따른 산화물 반도체층이 구비된 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내의 박막트랜지스터가 형성될 부분을 소자영역(TrA)이라 정의한다. 3A to 3K are cross-sectional views of manufacturing steps for one pixel region including a thin film transistor of an array substrate provided with an oxide semiconductor layer according to an embodiment of the present invention. In this case, for convenience of description, a portion in which the thin film transistor is formed in each pixel region P is defined as the element region TrA.
우선, 도 3a에 도시한 바와 같이, 투명한 절연기판(101) 예를 들어 유리 또는 플라스틱으로 이루어진 기판 상에 저저항 특성을 갖는 금속물질 예를들면 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 선택된 하나 또는 둘 이상의 물질을 증착함으로써 단일층 또는 다중층 구조를 갖는 제 1 금속층(미도시)을 형성한다. First, as shown in Figure 3a, a transparent insulating
이후, 상기 제 1 금속층(미도시)을 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상 및 식각 등 일련의 단위 공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 화소영역(P)의 경계에 일 방향으로 연장하는 게이트 배선(미도시)을 형성하고, 동시에 상기 소자영역(TrA)에 상기 게이트 배선(미도시)과 연결된 게이트 전극(105)을 형성한다. Thereafter, the first metal layer (not shown) is patterned by performing a mask process including a series of unit processes such as application of photoresist, exposure using an exposure mask, development and etching of the exposed photoresist, and patterning the pixel region P A gate line (not shown) extending in one direction is formed at the boundary of the gate, and at the same time, a
이때, 상기 게이트 배선(미도시)과 게이트 전극(105)은 모두 단일층 구조로 이루어진 것을 일례로 도시하였다.In this case, the gate wiring (not shown) and the
다음, 도 3b에 도시한 바와 같이, 상기 게이트 배선(미도시)과 게이트 전극(115) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 전면에 게이트 절연막(110)을 형성한다. Next, as shown in FIG. 3B, a gate insulating layer (not shown) and a gate insulating layer (not shown) are deposited on the front surface by depositing an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiNx) over the gate electrode 115. 110).
다음, 도 3c에 도시한 바와 같이, 상기 게이트 절연막(110) 위로 산화물 반도체 물질 예를들면 IGZO(Indium Gallium Zinc Oxide) 또는 ZTO(Zinc Tin Oxide) 중 어느 하나를 증착하거나, 또는 도포하여 상기 기판(101) 전면에 산화물 반도체 물질층(118)을 형성한다.Next, as shown in FIG. 3C, an oxide semiconductor material such as Indium Gallium Zinc Oxide (IGZO) or Zinc Tin Oxide (ZTO) is deposited or coated over the
이후 본 발명의 제 1 실시예에 따른 어레이 기판(101)의 제조 방법 중 가장 특징적인 것 중 하나로서 상기 산화물 반도체 물질층(118) 위로 상기 기판(101) 전면에 제 1 두께를 갖는 희생층(122)을 형성한다.Thereafter, as one of the most characteristic of the manufacturing method of the
상기 희생층(122)은 염소(Cl2) 플라즈마 분위기에서 염소(Cl2)와 반응하여 물(H2O) 특히, 순수(Deionized Water)에 녹는 특성을 갖는 부산물을 형성하는 것을 특징으로 한다. 이러한 염소 플라즈마 분위기에서 순수(Deionized Water)에 녹는 특성을 갖는 부산물을 만들어 내는 상기 희생층(122)은 일례로 IZO 또는 ZnO로 이루어지는 것이 특징이다. The
이때, 상기 희생층(122)을 이루는 IZO와 ZnO는 염소 플라즈마에 노출되면 다음과 같은 반응을 함으로서 순수(Deionized Water)에 녹는 부산물을 형성하게 된다. At this time, when IZO and ZnO forming the
IZO + Cl2 --> InCl3 + ZnCl2 IZO + Cl 2 --> InCl 3 + ZnCl 2
ZnO + Cl2 --> ZnCl2 + Zn(ClO3)2 ZnO + Cl 2 --> ZnCl 2 + Zn(ClO 3 ) 2
즉, 염소 플라즈마 분위기에 IZO가 노출되면 염소(Cl2)와 반응하여 InCl3 및 ZnCl2 를 생성하게 되며, 염소 플라즈마 분위기에 ZnO가 노출되면 염소(Cl2)와 반응하여 ZnCl2 및 Zn(ClO3)2를 생성하게 된다.That is, when IZO is exposed to a chlorine plasma atmosphere, it reacts with chlorine (Cl 2 ) to produce InCl 3 and ZnCl 2. When ZnO is exposed to a chlorine plasma atmosphere, it reacts with chlorine (Cl 2 ) to react with ZnCl 2 and Zn(ClO 3 ) 2 is produced.
이때, 상기 희생층(122)과 염소가 반응하여 형성된 부산물 즉, InCl3, ZnCl2, Zn(ClO3)2는 모두 순수(Deionized Water)와 반응하여 녹는 성질을 갖는 것이 특징이다.In this case, by-products formed by the reaction between the
그리고 상기 희생층(122)의 제 1 두께는 50 내지 500Å인 것이 바람직하다.In addition, the first thickness of the
이는 상기 희생층(122)은 추후 소스 및 드레인 전극(도 3k의 133, 136) 패터닝 시 이용되는 식각액이 산화물 반도체층(도 3k의 120)으로 침투하는 것을 억제하는 에치스토퍼로서의 역할을 해야 하는 동시에 그 자체가 염소 플라즈마에 노출됨으로서 그 전체 두께가 모두 물에 녹는 부산물로 변형됨으로서 상기 산화물 반도체층(도 3k의 120) 상부에서 모두 제거될 수 있어야 하기 때문이다.This, the
상기 희생층(122)이 50Å보다 얇은 두께를 가질 경우 식각액의 침투 억제력이 작아 소스 및 드레인 전극 패터닝 시의 식각액이 산화물 반도체층으로 스며들 가능성이 있으며, 상기 희생층(122)이 500Å보다 더 두꺼운 두께를 가질 경우 염소 플라즈마에 노출 시 모든 두께에 대해 물 특히 순수(Deionized Water)에 녹는 부산물로 변형되지 않고 일부 두께가 남을 수도 있으며, 또는 순수(Deionized Water)에 녹는 부산물로 변형시키기 위한 염소 플라즈마에 노출되는 시간이 상대적으로 길어짐으로서 단위 시간당 생산성이 저하될 수 있다.When the
따라서 식각액 침투 억제력 측면과 순수(Deionized Water)에 녹는 부산물로의 변형 정도 및 염소 플라즈마 노출 시간 등을 감안할 때 상기 희생층(122)의 제 1 두께는 50 내지 500Å 정도가 되는 것이 바람직하다.Therefore, considering the side of the etchant penetration inhibitory power and the degree of transformation into by-products soluble in deionized water and the exposure time of chlorine plasma, the first thickness of the
다음, 도 3d에 도시한 바와 같이, 상기 희생층(도 3c의 122)과 이의 하부에 위치한 상기 산화물 반도체 물질층(도 3c의 118)을 마스크 공정을 진행하여 패터닝함으로서 각 소자영역(TrA) 내에 상기 게이트 절연막(110) 위로 순차적으로 상기 게이트 전극(105)과 중첩하는 아일랜드 형태의 산화물 반도체층(120)과 희생패턴(123)을 형성한다.Next, as shown in FIG. 3D, the sacrificial layer (122 in FIG. 3C) and the oxide semiconductor material layer (118 in FIG. 3C) positioned below it are patterned by performing a mask process in each device region TrA. An island-type
이때, 상기 산화물 반도체층(120)과 희생패턴(123)은 평면적으로 동일한 형태를 이루게 된다.At this time, the
한편, 상기 희생패턴(123)은 상기 산화물 반도체층(120)과 동시에 동일한 마스크 공정에 의해 패터닝됨으로서 추가적인 마스크 공정을 필요로 하지 않는다.On the other hand, the
다음, 도 3e에 도시한 바와 같이, 상기 희생패턴(123) 위로 저저항 금속물질 예를 들면 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 선택된 하나 또는 둘 이상의 물질을 증착함으로써 단일층 또는 다중층 구조를 갖는 제 2 금속층(128)을 형성한다. Next, as shown in Figure 3e, a low resistance metal material, for example, copper (Cu), copper alloy, aluminum (Al), aluminum alloy (AlNd), molybdenum (Mo) and molybdenum alloy over the sacrificial pattern 123 A
이때, 상기 제 2 금속층(128)은 상기 각 소자영역(TrA)에 있어서는 상기 각 산화물 반도체층(120)과는 측면 접촉이 이루어지고 있는 것이 특징이다.At this time, the
이후, 상기 제 2 금속층(128) 위로 포토레지스트를 도포하여 포토레지스층(190)을 형성하고, 상기 포토레지스트층(190) 위로 빛의 투과영역(TA)과 차단영역(BA)을 갖는 노광 마스크(195)를 위치시킨 후, 상기 노광 마스크(195)를 통해 상기 포토레지스트층(190)에 대해 노광을 실시한다. Thereafter, a
상기 포토레지스트층(190)이 현상 시 빛을 받은 부분이 남게되는 네가티브 타입인 경우 추후 데이터 배선(도 3k의 130)과 소스 및 드레인 전극(도 3k의 133, 136)히 형성될 부분에 대해서는 상기 노광 마스크(190)의 투과영역(TA)이 대응되도록, 그리고 그 이외의 영역에 대해서는 차단영역(BA)이 대응되도록 위치시킨 후 상기 노광을 진행한다.In the case where the
상기 포토레지스트층(190)이 현상 시 빛을 받은 부분이 제거되는 포지티브 타입인 경우 상기 노광 마스크(195)의 투과영역(TA)과 차단영역(BA)의 위치가 바뀌게 된다. When the
도면에 있어서는 상기 포토레지스트층(190)이 네가티브 타입인 것을 일례로 나타내었다. In the drawing, the
다음, 도 3f에 도시한 바와같이, 상기 노광 마스크(도 3e의 195)를 통해 선택적으로 노광된 상기 포토레지스트층(도 3e의 190)을 현상함으로서 상기 제 2 금속층(128) 위로 추후 소스 전극(도 3k의 133) 및 드레인 전극(도 3k의 136)과 데이터 배선(도 3k의 130)이 형성되어야 할 부부에 대응하여 포토레지스트 패턴(191)을 형성한다.Next, as illustrated in FIG. 3F, a source electrode () is subsequently provided over the
다음, 도 3g에 도시한 바와같이, 상기 포토레지스트 패턴(191) 외측으로 노출된 상기 제 2 금속층(도 3f의 128)을 식각액을 이용한 식각을 진행함으로서 상기 게이트 절연막(110) 위로 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터 배선(130)을 형성하고, 동시에 각 소자영역(TrA)에 있어서는 상기 희생패턴(123) 상에서 서로 이격하며, 상기 산화물 반도체층(120)과는 측면 접촉하는 소스 전극(133) 및 드레인 전극(136)을 형성한다.Next, as shown in FIG. 3G, the gate wiring (above) is formed on the
이때, 상기 제 2 금속층(도 3f의 128)을 상기 식각액에 노출시켜 식각하는 과정에서 상기 산화물 반도체층(120)은 상기 희생패턴(123)에 의해 덮혀 있으므로 상기 희생패턴(123)이 에치스토퍼로서의 역할을 함으로서 상기 식각액에 전혀 노출되지 않는다. 따라서 상기 산화물 반도체층(120)의 식각액에 노출됨에 기인하는 손상 등은 원천적으로 방지되는 것이 특징이다. At this time, the
다음, 도 3h에 도시한 바와같이, 상기 포토레지스트 패턴(191) 외측으로 노출된 상기 제 2 금속층(도 3f의 128)을 식각하여 제거함으로써 상기 데이터 배선(130)과 소스 및 드레인 전극(133, 136)이 형성된 상태의 기판(101)을 플라즈마 발생이 가능한 장치(미도시) 예를들면 건식식각(Dry Etch) 장치, 화학기상증착(Chemical Vapor Deposition) 장치, 스퍼터(Sputter) 장치 중 어느 하나의 장치의 챔버(198) 내부에 위치시키고, 염소(Cl2)를 포함하는 반응가스를 이용한 플라즈마를 발생시켜 상기 기판(101)이 염소 플라즈마에 노출되도록 한다.Next, as shown in FIG. 3H, the data wiring 130 and the source and drain
한편, 상기 기판(101)이 염소 플라즈마 분위기 내에 위치하게 됨으로서 각 소자영역(TrA) 내에 형성된 상기 각 희생패턴(123) 중 상기 소스 및 드레인 전극(133, 136)과 접촉하는 부분을 제외하고, 특히 상기 소스 및 드레인 전극(133, 136) 사이로 노출된 부분은 상기 염소 플라즈마에 노출됨으로서 염소와 상기 희생패턴(123)을 이루는 물질 IZO 또는 ZnO 와의 반응에 의해 상기 IZO 또는 ZnO로 이루어진 부분이 물에 녹는 부산물인 InCl3 및 ZnCl2 재질의 부산물 영역 또는 ZnCl2 및 Zn(ClO3)2 재질의 부산물 영역으로 변화된다.On the other hand, since the
따라서 상기 염소 플라즈마 공정이 완료된 후에는 상기 각 소자영역(TrA)에 형성된 희생패턴(123)은 IZO 또는 ZnO만으로 이루어진 상태에서 IZO 또는 ZnO 재질의 제 1 영역(123a)과, InCl3 및 ZnCl2 재질 또는 ZnCl2 및 Zn(ClO3)2 재질의 제 2 영역(123b)으로 이루어진 상태를 이루게 된다.Therefore, after the chlorine plasma process is completed, the
이때, 상기 희생패턴(123)의 상기 제 1 영역(123a)은 소스 및 드레인 전극(133, 136)과 중첩되는 영역이 되며, 상기 제 2 영역(123b)은 상기 소스 및 드레인 전극(133, 136)간의 이격영역이 되는 것이 특징이다.At this time, the
다음, 도 3i에 도시한 바와같이, 상기 제 1 및 제 2 영역(도 3h의 123a, 123b)을 구비한 희생패턴(도 3의 123)이 형성된 기판(101)에 대해 스트립(strip) 공정을 진행하여 상기 소스 및 드레인 전극(133, 136)과 데이터 배선(130) 상부에 남아있는 상기 포토레지스트 패턴(도 3h의 191)을 제거함과 동시에 상기 희생패턴(도 3의 123) 중 물에 녹는 부산물 재질로 이루어진 상기 제 2 영역(도 3의 123b)을 제거한다.Next, as shown in FIG. 3I, a strip process is performed on the
상기 스트립 공정은 상기 포토레지스트 패턴(도 3h의 191)과 반응하여 이를 녹이는 스트립액에 상기 기판(101)을 노출시키는 스트립액 분사 공정과 상기 스트립액을 상기 기판(101)으로부터 제거하기 위한 순수(Deionized Water)를 이용한 린싱(rinsing) 공정을 포함함으로서 상기 포토레지스트 패턴(도 3h의 191) 제거를 위한 상기 스트립 공정 진행에 의해 상기 순수(Deionized Water)에 녹는 부산물로 이루어진 상기 희생패턴(도 3의 123)의 제 2 영역(도 3의 123b)은 자연적으로 제거된다. The strip process reacts with the photoresist pattern (191 in FIG. 3H), and a strip liquid spraying process exposing the
이때, 설명의 편의를 위해 제 2 영역(도 3h의 123b) 제거되어 IZO 또는 ZnO 재질의 상기 제 1 영역(도 3h의 123a)만으로 이루어지며 각 산화물 반도체층(120) 상에서 이격하는 형태를 이루는 희생패턴(125)에 대해서는 도면부호 125를 새롭게 부여하였다.At this time, for convenience of description, the second region (123b in FIG. 3H) is removed to make up only the first region (123a in FIG. 3H) of IZO or ZnO material, and a sacrifice that forms a spaced apart layer on each
따라서 상기 스트립 공정 진행 후에는 상기 소스 및 드레인 전극(133, 136) 사이로 상기 산화물 반도체층(120)이 노출된 상태를 이루게 되며, 상기 희생패턴(125)은 각 소자영역(TrA)에서 IZO 또는 ZnO 재질인 제 1 영역(도 3의 123a)만으로 이루어지며 각각 소스 전극(133)과 드레인 전극(136)과 중첩하며 위치함으로서 서로 이격하는 형태를 이루게 된다.Therefore, after the strip process, the
이때, 상기 제 1 영역(도 3의 123b)만으로 이루어진 상기 희생패턴(125)은 그 자체로 도전 특성을 가지므로 상기 산화물 반도체층(120)과 소스 전극(133), 상기 산화물 반도체층(120)과 드레인 전극(136) 사이에 위치하여 오믹콘택층의 역할을 함으로서 상기 산화물 반도체층(120)과 소스 및 드레인 전극(133, 136) 간의 접촉저항을 저감시키는 역할을 하는 것이 또 다른 특징이다. At this time, since the
상기 각 소자영역(TrA)에 순차 적층된 상기 게이트 전극(105)과, 게이트 절연막(110)과, 산화물 반도체층(120)과, IZO 또는 ZnO 재질로 이루어지며 상기 각 산화물 반도체층(120) 상에서 이격하는 형태를 이루는 상기 희생패턴(125)과, 각각 상기 산화물 반도체층(120)과 측면 접촉하며 동시에 상기 희생패턴(125)과 접촉하며 서로 이격하는 소스 및 드레인 전극(133, 136)은 박막트랜지스터(Tr)를 이룬다.The
이러한 구성을 갖는 박막트랜지스터(Tr)는 상기 희생패턴(125)이 오믹콘택층의 역할을 하여 상기 산화물 반도체층(120)에 있어 채널은 상기 소스 및 드레인 전극(133, 136)의 서로 마주하는 끝단간의 영역에 대응하여 형성됨으로서 종래의 에치스토퍼(도 1의 77)를 구비한 어레이 기판(도 1의 71)의 박막트랜지스터(도 1의 Tr) 대비 숏 채널 구현의 효과를 가지며, 이러한 숏 채널 구현에 의해 박막트랜지스터(Tr) 자체의 온 커런트(Ion) 증가로 인해 박막트랜지스터(Tr) 자체의 구동 전압을 저감시킬 수 있으므로 소비 전력을 저감시키는 효과를 갖는다.In the thin film transistor Tr having such a configuration, the
다음, 도 3j에 도시한 바와같이, 상기 소스 및 드레인 전극(133, 136)과 데이터 배선(130) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로서 상기 기판(101) 전면에 보호층(140)을 형성하고, 이를 마스크 공정을 진행하여 패터닝함으로서 상기 박막트랜지스터(Tr)의 드레인 전극(136)을 노출시키는 드레인 콘택홀(143)을 형성한다.Next, as shown in FIG. 3J, the substrate is deposited by depositing inorganic insulating materials, such as silicon oxide (SiO 2 ) or silicon nitride (SiNx), over the source and drain
다음, 도 3k에 도시한 바와같이, 상기 보호층(140) 위로 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하여 투명 도전성 물질층(미도시)을 형성하고, 이에 대해 마스크 공정을 진행하여 패터닝함으로써 각 화소영역(P)별로 분리되며 상기 드레인 콘택홀(143)을 통해 상기 드레인 전(136)극과 접촉하는 화소전극(150)을 형성함으로써 본 발명의 제 1 실시예에 따른 어레이 기판(101)을 완성한다.Next, as illustrated in FIG. 3K, a transparent conductive material layer (not shown) is deposited by depositing a transparent conductive material, for example, indium-tin-oxide (ITO) or indium-zinc-oxide (IZO) on the protective layer 140. ) Is formed and patterned by performing a mask process to form a
이러한 구성을 갖도록 제조되는 본 발명의 제 1 실시예에 따른 어레이 기판(101)은 다양한 구동을 하는 액정표시장치용 어레이 기판이 될 수도 있으며, 또는 유기전계 발광소자용 어레이 기판이 될 수도 있다.The
상기 어레이 기판(101)이 액정표시장치용 어레이 기판을 이룰 경우, 상기 화소전극(150)의 형태는 다양하게 변형될 수 있다.When the
일례로 공통전극(미도시)이 상기 보호층(140) 상에 상기 화소전극(150)과 이격하며 더욱 구비되는 구성을 이룰 수도 있으며, 또는 상기 화소전극(150)과 절연층(미도시)을 개재하여 공통전극(미도시)이 구비되며, 상기 화소전극(150)과 공통전극(미도시) 중 상기 절연층(미도시)의 상부에 구비되는 구성요소에 대해서는 다수의 바(bar) 형태의 개구(미도시)가 구비된 형태를 이루도록 할 수도 있다. For example, a common electrode (not shown) may be formed on the
상기 어레이 기판(101)이 유기전계 발광소자용 어레이 기판을 이룰 경우, 상기 화소전극(150) 위로 유기 발광층(미도시)과 대향전극(미도시)이 더욱 구비될 수 있으며, 각 화소영역(P)의 경계에는 뱅크(미도시)가 더욱 구비되도록 할 수도 있다.When the
한편, 전술한 본 발명의 제 1 실시예에의 방법대로 제조된 어레이 기판(101)은 산화물 반도체층(120)을 구비한 박막트랜지스터(Tr) 포함해서 총 5회의 마스크 공정 진행에 의해 완성됨을 알 수 있으며, 종래의 산화물 반도체층(도 1의 77)의 금속물질의 식각액과의 접촉에 의한 손상 방지를 위해 에치스토퍼(도 1의 79)를 구비한 박막트랜지스터를 구성한 어레이 기판의 제조 방법 대비 1회의 마스크 공정이 생략될 수 있으므로 공정 단순화 및 제조 비용 절감의 측면에서 효과적이라 할 수 있다.On the other hand, it is understood that the
그리고 전술한 방법에 의해 제조된 본 발명의 제 1 실시예에 따른 어레이 기판(101)은 비록 IZO 또는 ZnO 재질의 희생패턴(125)이 상기 산화물 반도체층(120)과 소스 전극(133) 사이, 상기 산화물 반도체층(120)과 드레인 전극(136) 사이에 개재된다 하더라도 상기 희생패턴(125)은 오믹콘택층의 역할을 함으로서 상기 소스 및 드레인 전극(133, 136)과 상기 산화물 반도체층(120)이 직접 접촉하는 것 대비 접촉저항을 저감시키는 역할을 한다. And the
따라서 서로 이격하는 소스 및 드레인 전극(133, 136) 사이의 이격영역이 채널 영역이 되므로 종래의 에치스토퍼(도 1의 79)가 구비된 어레이 기판(도 1의 71) 대비 숏 채널 구현의 효과를 가지며, 이러한 숏 채널 효과에 의해 온 커런트(Ion)) 상승과 이에 의해 구동전압이 낮아지게 됨으로서 소비전력 저감의 효과를 갖는다.Therefore, since the spaced regions between the source and drain
나아가 숏 채널 구현에 의해 박막트랜지스터(Tr) 자체의 면적이 저감될 수 있으므로 화소영역(P) 내에서 박막트랜지스터(Tr)의 면적 저감에 의해 개구율을 향상시키는 효과가 있다.
Furthermore, since the area of the thin film transistor Tr itself may be reduced by implementing a short channel, there is an effect of improving the aperture ratio by reducing the area of the thin film transistor Tr in the pixel region P.
한편, 본 발명의 제 1 실시예에 따른 어레이 기판(101)은 상기 보호층(140)과 화소전극(150)까지 형성하는데 총 5회의 마스크 공정을 진행하는 것을 보이고 있지만, 본 발명의 제 1 실시예 따른 어레이 기판(101)에 구비되는 희생패턴(125)의 특성 상 추가적으로 1회의 마스크 공정을 더 저감시킬 수 있다.On the other hand, the
이러한 추가적인 1회의 마스크 공정을 더욱 저감시킨 것을 특징으로 하는 본 발명의 제 2 실시예에 따른 어레이 기판의 제조 방법에 대해 설명한다.A method for manufacturing an array substrate according to a second embodiment of the present invention will be described, which further reduces the additional one-time mask process.
이러한 본 발명의 제 2 실시예에 따른 어레이 기판의 제조 방법은 산화물 반도체층과 희생패턴과 소스 및 드레인 전극을 형성하는 방법만이 제 1 실시예에 따른 어레이 기판의 제조 방법과 차이가 있으므로 차별점이 있는 부분을 위주로 하여 설명한다.The manufacturing method of the array substrate according to the second embodiment of the present invention differs from the manufacturing method of the array substrate according to the first embodiment only because the method of forming the oxide semiconductor layer, the sacrificial pattern, and the source and drain electrodes is different. It will be explained focusing on the part.
도 4a 내지 도 4k는 본 발명의 제 2 실시예에 따른 산화물 반도체층이 구비된 어레이 기판의 박막트랜지스터를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내의 박막트랜지스터가 형성될 부분을 소자영역(TrA)이라 정의하며, 제 1 실시예와 동일한 구성요소에 대해서는 100을 더하여 도면부호를 부여하였다. 4A to 4K are process cross-sectional views of manufacturing steps for one pixel area including a thin film transistor of an array substrate provided with an oxide semiconductor layer according to a second embodiment of the present invention. In this case, for convenience of description, a portion in which the thin film transistor is to be formed in each pixel region P is defined as the element region TrA, and 100 is added to the same components as in the first embodiment to give reference numerals.
도 4a에 도시한 바와같이, 투명한 절연기판(201) 예를 들어 유리 또는 플라스틱으로 이루어진 기판 상에 저저항 특성을 갖는 금속물질 예를들면 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 선택된 하나 또는 둘 이상의 물질을 증착함으로써 단일층 또는 다중층 구조를 갖는 제 1 금속층(미도시)을 형성하고 이를 마스크 공정을 진행하여 패터닝함으로써 상기 화소영역(P)의 경계에 일방향으로 연장하는 게이트 배선(미도시)을 형성하고, 동시에 상기 소자영역(TrA)에 상기 게이트 배선(미도시)과 연결된 게이트 전극(205)을 형성한다. As shown in Figure 4a, a transparent insulating
이때, 상기 게이트 배선(미도시)과 게이트 전극(205)은 모두 단일층 구조로 이루어진 것을 일례로 도시하였다.In this case, it is illustrated that the gate wiring (not shown) and the
다음, 도 4b에 도시한 바와 같이, 상기 게이트 배선(미도시)과 게이트 전극(205) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로써 전면에 게이트 절연막(210)을 형성한다. Next, as shown in FIG. 4B, a gate insulating layer (not shown) is deposited on the front surface by depositing an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiNx) over the gate wiring (not shown) and the
다음, 상기 게이트 절연막(210) 위로 산화물 반도체 물질 예를들면 IGZO(Indium Gallium Zinc Oxide) 또는 ZTO(Zinc Tin Oxide) 중 어느 하나를 증착하거나, 또는 도포하여 상기 기판(201) 전면에 산화물 반도체 물질층(218)을 형성하고, 상기 산화물 반도체 물질층(218) 위로 상기 기판(201) 전면에 제 1 두께를 갖는 희생층(222)을 형성한다.Next, an oxide semiconductor material layer on the front surface of the
상기 희생층(222)은 염소 플라즈마 분위기에서 염소(Cl2)와 반응하여 물(H2O) 특히 순수(Deionized Water)에 녹는 특성을 갖는 부산물을 형성하는 것을 특징으로 한다. 이러한 염소 플라즈마 분위기에서 순수(Deionized Water)에 녹는 특성을 갖는 부산물을 만들어 내는 상기 희생층(222)은 일례로 IZO 또는 ZnO로 이루어지는 것이 특징이다. The
이때, 상기 희생층(222)의 제 1 두께는 50 내지 500Å인 것이 바람직하다.At this time, the first thickness of the
이후 연속하여 상기 희생층(222) 위로 저저항 금속물질 예를 들면 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금(AlNd), 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 선택된 하나 또는 둘 이상의 물질을 증착함으로써 단일층 또는 다중층 구조를 갖는 제 2 금속층(228)을 형성한다. Subsequently, a low-resistance metal material, such as copper (Cu), copper alloy, aluminum (Al), aluminum alloy (AlNd), molybdenum (Mo), and molybdenum alloy (MoTi), is continuously applied onto the
다음, 도 4c에 도시한 바와 같이, 상기 제 2 금속층(228) 위로 포토레지스트를 도포하여 포토레지스트층(290)을 형성하고, 상기 포토레지스트층(290) 위로 빛의 투과영역(TA)과 차단영역(BA) 및 반투과영역(HTA)을 갖는 노광마스크(295)를 위치시킨 후, 상기 포토레지스트층(290)에 대해 상기 노광마스크(295)를 이용한 회절노광 또는 하프톤 노광을 실시한다.Next, as illustrated in FIG. 4C, a photoresist is formed over the
이때, 상기 노광 마스크(295)의 반투과영역(HTA)은 상기 각 소자영역(TrA)에 있어 게이트 전극(205)의 중앙부 즉, 추후에 형성되는 산화물 반도체층(도 4k의 220)에 있어 채널이 형성되는 부분에 대응하여 위치하도록 하고, 상기 투과영역(BA)은 추후 데이터 배선(도 4k의 230)과 소스 및 드레인 전극(도 4k의 233, 236)이 형성되어야 할 부분에 대응하여 위치하도록 하고 그 이외의 영역은 차단영역(BA)이 대응되도록 한다.At this time, the semi-transmissive region HTA of the
이때, 상기 노광 마스크(295)의 투과영역(TA)과 차단영역(BA)은 상기 포토레지스트층(290)이 어떠한 성질을 갖느냐에 따라 그 위치가 바뀔 수도 있다. In this case, the positions of the transmissive area TA and the blocking area BA of the
즉, 도면에 있어서는 상기 포토레지스트층(290)이 네가티브 타입 성질을 갖는 것을 이용함으로서 노광 마스크(295)의 투과영역이 추후 데이터 배선(도 4k의 130)과 소스 및 드레인 전극(도 4k의 233, 236)이 형성될 부분에 대응되도록 한 것을 일례로 보이고 있지만, 상기 포토레지스트층(290)이 포지티브 타입 성질을 갖는 것을 이용한 경우 상기 노광마스크(295)의 투과영역(TA)과 차단영역(BA)은 서로 위치가 바뀌게 된다. That is, in the drawing, by using the
다음, 도 4d에 도시한 바와같이, 노광된 상기 포토레지스트층(도 4c의 290)에 대해 현상 공정을 진행함으로서 추후 데이터 배선(도 4k의 230)과 소스 및 드레인 전극(도 4k의 233, 236)이 형성되어야 할 부분에 대해서는 제 1 두께를 갖는 제 1 포토레지스트 패턴(291a)을 형성하고, 상기 소스 및 드레인 전극(도 4k의 233, 236)의 사이의 이격영역 즉, 각 산화물 반도체층(도 4k의 220)의 채널이 형성되는 영역에 대해서는 상기 제 1 두께보다 얇은 제 2 두께를 갖는 제 2 포토레지스트 패턴(291b)을 형성하고, 그 이외의 영역에 대해서는 상기 포토레지스트층(도 4c의 290)이 제거되어 상기 제 2 금속층(228)을 노출시키도록 한다.Next, as shown in FIG. 4D, by performing a development process on the exposed photoresist layer (290 in FIG. 4C), later data wiring (230 in FIG. 4K) and source and drain electrodes (233 and 236 in FIG. 4K) ), a
다음, 도 4e에 도시한 바와같이, 상기 제 1 및 제 2 포토레지스트 패턴(191a, 191b) 외측으로 노출된 상기 제 2 금속층(도 4c의 228)과 이의 하부에 위치하는 상기 희생층(222) 및 산화물 반도체 물질층(218)을 연속적으로 식각하여 패터닝함으로서 각 화소영역(P)의 경계에 대응하여 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터 배선(230)을 형성하고, 동시에 각 소자영역(TrA)에 있어서는 현 단계에서는 서로 연결된 상태의 소스 드레인 패턴(229)을 형성한다.Next, as illustrated in FIG. 4E, the second metal layer (228 of FIG. 4C) exposed outside the first and second photoresist patterns 191a and 191b and the
이때, 상기 소스 드레인 패턴(229) 하부에는 순차적으로 상기 소스 드레인 패턴(229)과 동일한 평면 형태를 갖는 제 1 희생패턴 패턴(223) 및 산화물 반도체층(220)이 형성된다. In this case, a first
또한 제 2 실시예에 따른 어레이 기판(201)의 제조 특성 상 상기 데이터 배선(230) 하부에도 순차적으로 상기 데이터 배선(230)과 동일한 평면 형태를 가지며 상기 제 1 희생패턴(223)과 동일한 물질로 이루어진 제 2 희생패턴(226)과 상기 산화물 반도체층(220)과 동일한 산화물 반도체 물질로 이루어진 더미패턴(221)이 형성된다.In addition, due to the manufacturing characteristics of the
이때, 상기 제 1 및 제 2 희생패턴(223, 226)은 현 단계에서는 모두 IZO 또는 ZnO 재질인 상태를 유지하고 있다.At this time, the first and second
다음, 도 4f에 도시한 바와같이, 애싱(ashing)을 진행하여 상기 제 2 두께의 제 2 포토레지스트 패턴(291b)을 제거함으로서 각 소자영역(TrA)에 있어 상기 소스 드레인 패턴(229)의 중앙부를 노출시킨다.Next, as shown in FIG. 4F, by performing ashing to remove the
이때, 상기 애싱(ashing) 진행에 의해 상기 제 1 포토레지스트 패턴(291a) 또한 그 두께가 줄어들지만 여전히 상기 제 1 및 제 2 희생패턴(223, 226) 상부에 남아있게 된다.At this time, the thickness of the
다음, 도 4g에 도시한 바와같이, 상기 제 2 포토레지스트 패턴(도 4f의 291b)이 제거됨으로서 노출된 상기 소스 드레인 패턴(도 4f의 129)을 식각함으로서 상기 제 1 희생패턴(223) 상에서 서로 이격하는 소스 전극(233) 및 드레인 전극(236)을 형성한다. Next, as shown in FIG. 4G, the second photoresist pattern (291b in FIG. 4F) is removed to etch the exposed source drain pattern (129 in FIG. 4F) to each other on the first
이때, 상기 산화물 반도체층(220)은 이의 상부에 IZO 또는 ZnO 재질로 이루어진 상기 제 1 희생패턴(223)이 구비되어 에치스토퍼로서의 역할을 하게 되므로 추후 채널영역을 이루게 되는 상기 소스 및 드레인 전극(233, 236)의 이격영역에 대응되는 부분은 금속물질인 상기 소스 드레인 패턴(도 4f의 229) 식각 시 이용되는 식각액에 노출되는 것이 방지된다.At this time, the
따라서 상기 산화물 반도체층(220)은 상기 소스 드레인 패턴(도 4f의 229) 식각을 위한 식각액에 전혀 영향을 받지 않으므로 식각액에 노출됨에 기인하는 내부 손상 등은 원천적으로 방지된다. Therefore, since the
다음, 도 4h에 도시한 바와같이, 상기 제 1 포토레지스트 패턴(291a) 외측으로 노출된 상기 소스 드레인 패턴(도 4f의 229)을 식각하여 제거함으로써 상기 소스 및 드레인 전극(233, 236)이 형성된 상태의 기판(201)을 플라즈마 발생이 가능한 장치(미도시) 예를들면 건식식각(Dry Etch) 장치, 화학기상증착(Chemical Vapor Deposition) 장치, 스퍼터(Sputter) 장치 중 어느 하나의 장치의 챔버(298) 내부에 위치시키고, 염소를 포함하는 반응가스를 이용한 플라즈마를 발생시켜 상기 기판(201)이 염소 플라즈마에 노출되도록 한다.Next, as illustrated in FIG. 4H, the source and drain
한편, 상기 기판(201)이 염소 플라즈마 분위기 내에 위치하게 됨으로서 각 소자영역(TrA) 내에 형성된 상기 제 1 희생패턴(224) 중 상기 소스 및 드레인 전극(233, 236)과 접촉하는 부분을 제외하고, 특히 상기 소스 및 드레인 전극(233, 236) 사이로 노출된 부분은 상기 염소 플라즈마에 노출됨으로서 염소와 상기 제 1 희생패턴(223)을 이루는 물질 IZO 또는 ZnO 와의 반응에 의해 상기 IZO 또는 ZnO로 이루어진 부분이 물에 녹는 부산물인 InCl3 및 ZnCl2 재질의 부산물 영역 또는 ZnCl2 및 Zn(ClO3)2 재질의 부산물 영역으로 변화된다.On the other hand, since the
따라서 상기 염소 플라즈마 공정이 완료된 후에는 상기 각 소자영역(TrA)에 형성된 상기 제 1 희생패턴(223)은 IZO 또는 ZnO만으로 이루어진 상태에서 IZO 또는 ZnO 재질의 제 1 영역(223a)과, InCl3 및 ZnCl2 재질 또는 ZnCl2 및 Zn(ClO3)2 재질의 제 2 영역(223b)으로 이루어진 상태를 이루게 된다.Therefore, after the chlorine plasma process is completed, the first
이때, 상기 제 1 희생패턴(223)의 상기 제 1 영역(223a)은 소스 및 드레인 전극(233, 236)과 각각 중첩되는 영역이 되며, 상기 제 2 영역(223b)은 상기 소스 및 드레인 전극(233, 236)의 이격영역이 되는 것이 특징이다.In this case, the
한편, 상기 제 2 희생패턴(226)의 경우, 이의 상부에는 여전히 데이터 배선(230)과 제 1 포토레지스트 패턴(291a)이 구비된 상태가 되므로 상기 제 2 희생패턴(226)은 상기 염소 플라즈마 공정 진행에 의해서도 변화없이 IZO 또는 ZnO 재질로 이루어진 상태를 이루게 된다.Meanwhile, in the case of the second
다음, 도 4i에 도시한 바와같이, 상기 제 1 및 제 2 영역(도 4h의 223a, 223b)을 구비한 상기 제 1 희생패턴(도 4h의 223)이 형성된 기판(201)에 대해 스트립(strip) 공정을 진행하여 상기 소스 및 드레인 전극(233, 236)과 데이터 배선(230) 상부에 남아있는 상기 제 1 포토레지스트 패턴(도 4h의 291a)을 제거함과 동시에 상기 제 1 희생패턴(도 4h의 223) 중 물에 녹는 부산물 재질로 이루어진 상기 제 2 영역(도 4h의 223b)을 제거한다.Next, as shown in FIG. 4I, a strip is formed on the
이때, 상기 제 2 영역(도 4h의 223b)이 상기 스트립 공정에 의해 제거되는 것에 대해서는 제 1 실시예를 통해 상세히 설명하였으므로 생략한다.At this time, the second region (223b in FIG. 4H) is removed by the strip process, which has been described in detail through the first embodiment, and thus is omitted.
한편, 상기 스트립 공정 진행 후에는 상기 제 1 희생패턴(도 4h의 223)의 제 2 영역(도 4h의 223b)이 제거됨으로서 상기 소스 및 드레인 전극(233, 236) 사이로 상기 산화물 반도체층(220)이 노출된 상태를 이루게 된다.On the other hand, after the strip process, the second region (223b of FIG. 4H) of the first sacrificial pattern (223 of FIG. 4H) is removed to remove the
그리고, 상기 제 1 희생패턴(225, 제 2 영역(도 4h의 223b) 제거되어 IZO 또는 ZnO 재질의 상기 제 1 영역(도 4h의 223a)만으로 이루어지며 각 산화물 반도체층(220) 상에서 이격하는 형태를 이루는 희생패턴(225)에 대해서는 도면부호 225를 새롭게 부여함)은 각 소자영역(TrA)에서 IZO 또는 ZnO 재질인 제 1 영역(도 4h의 223a)만으로 이루어지며 각각 소스 전극(233)과 드레인 전극(236)과 중첩하며 위치함으로서 서로 이격하는 형태를 이루게 된다.In addition, the first
이때, IZO 또는 ZnO 재질의 상기 제 1 영역(도 4h의 223a)만으로 이루어진 상기 제 1 희생패턴(225)은 그 자체로 도전 특성을 가지므로 상기 산화물 반도체층(220)과 소스 전극(233), 상기 산화물 반도체층(220)과 드레인 전극(236) 사이에 위치하여 오믹콘택층의 역할을 함으로서 상기 산화물 반도체층(220)과 소스 및 드레인 전극(233, 236) 간의 접촉저항을 저감시키는 역할을 하게 된다. At this time, the first
따라서, 산화물 반도체층(220)을 구비한 박막트랜지스터(Tr)의 특성을 향상시키는 효과가 있다.Therefore, there is an effect of improving the characteristics of the thin film transistor Tr provided with the
한편, 상기 각 소자영역(TrA)에 순차 적층된 상기 게이트 전극(205)과, 게이트 절연막(210)과, 산화물 반도체층(220)과, 상기 각 산화물 반도체층(220) 상에서 이격하는 형태를 갖는 IZO 또는 ZnO 재질의 제 1 희생패턴(225)과, 상기 제 1 희생패턴(225)과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극(233, 236)은 박막트랜지스터(Tr)를 이룬다.Meanwhile, the
다음, 도 4j에 도시한 바와같이, 상기 소스 및 드레인 전극(233, 236)과 데이터 배선(230) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착함으로서 상기 기판(201) 전면에 보호층(240)을 형성하고, 이를 마스크 공정을 진행하여 패터닝함으로서 상기 박막트랜지스터(Tr)의 드레인 전극(236)을 노출시키는 드레인 콘택홀(243)을 형성한다.Next, as shown in FIG. 4J, the substrate is deposited by depositing an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiNx) over the source and drain
다음, 도 4k에 도시한 바와같이, 상기 보호층(240) 위로 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하여 투명 도전성 물질층(미도시)을 형성하고, 이에 대해 마스크 공정을 진행하여 패터닝함으로써 각 화소영역(P)별로 분리되며 상기 드레인 콘택홀(243)을 통해 상기 드레인 전(236)극과 접촉하는 화소전극(250)을 형성함으로써 본 발명의 제 2 실시예에 따른 어레이 기판(201)을 완성한다.Next, as illustrated in FIG. 4K, a transparent conductive material layer (not shown) is deposited by depositing a transparent conductive material, for example, indium-tin-oxide (ITO) or indium-zinc-oxide (IZO) on the protective layer 240. ) Is formed and patterned by performing a mask process to form a
전술한 바와 같은 본 발명의 제 2 실시예에 따른 제조 방법에 의해 완성되는 어레이 기판(201)은 총 4회의 마스크 공정을 진행하여 완성됨으로서 본 발명의 제 1 실시예에 따른 어레이 기판(도 3k의 101)의 제조 방법 대비 1회의 마스크 공정을 더욱 저감시키는 효과를 갖게 됨을 알 수 있다.The
한편, 본 발명의 제 2 실시예에 따라 제조 되는 어레이 기판(201)의 경우, 제조 방법 상의 특징에 의해 상기 산화물 반도체층(220)은 그 끝단이 상기 소스 및 드레인 전극(233, 236) 각각의 타 끝단(서로 마주하는 소스 및 드레인 전극의 끝단을 일 끝단이라 정의함)과 일치하는 형태를 이룸으로서 상기 소스 및 드레인 전극(233, 236)은 상기 산화물 반도체층(220)과 측면 접촉이 이루어지지 않고 상기 제 1 희생패턴(225) 상부에 대해선 형성되고 있다는 것과, 상기 데이터 배선(230)의 하부에 순차적으로 IZO 또는 ZnO 재질의 제 2 희생패턴(226)과 상기 산화물 반도체층을 이루는 동일한 물질로 이루어진 더미패턴(221)이 구비되고 있다는 것이 제 1 실시예에 따른 어레이 기판(도 3k의 101)과 차별적이 구성이 되고 있다. On the other hand, in the case of the
이러한 구성을 갖는 본 발명의 제 2 실시예에 따른 어레이 기판(201)도 IZO 또는 ZnO 재질의 서로 이격하는 제 1 희생패턴(225)이 산화물 반도체층(220)과 소스 및 드레인 전극(233, 236) 사이에 개재된 구성을 이루어 상기 제 1 희생패턴(225)은 오믹콘택층의 역할을 함으로서 상기 소스 및 드레인 전극(233, 236)과 상기 산화물 반도체층(236)이 직접 접촉하는 것 대비 접촉저항을 저감시키는 역할을 한다. 따라서 서로 이격하는 소스 및 드레인 전극(233, 236) 사이의 이격영역이 채널영역이 되므로 종래의 에치스토퍼가 구비된 어레이 기판(도 1의 71) 대비 숏 채널 구현의 효과를 가지며, 이러한 숏 채널 효과에 의해 온 커런트(Ion) 상승과 이에 의해 구동전압이 낮아지게 됨으로서 소비전력 저감의 효과를 갖는다.The
나아가 본 발명의 제 2 실시예에 따른 어레이 기판(201)은 숏 채널 구현에 의해 박막트랜지스터(Tr) 자체의 면적이 저감될 수 있으므로 각 화소영역(P) 내에서 박막트랜지스터(Tr)의 면적 저감에 의해 개구율을 향상시키는 효과가 있다.
Furthermore, since the area of the thin film transistor Tr itself may be reduced in the
본 발명은 상기한 실시예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 이상 다양한 변화와 변형이 가능하다.The present invention is not limited to the above-described embodiments, and various changes and modifications are possible without departing from the spirit of the present invention.
101 : 기판
105 : 게이트 전극
110 : 게이트 절연막
120 : 산화물 반도체층
123 : 희생패턴
123a, 123b : 제 1 및 제 2 영역
130 : 데이터 배선
133 : 소스 전극
136 : 드레인 전극
198 : 챔버
P : 화소영역
Tr : 박막트랜지스터
TrA : 소자영역 101: substrate
105: gate electrode
110: gate insulating film
120: oxide semiconductor layer
123: sacrificial pattern
123a, 123b: first and second areas
130: data wiring
133: source electrode
136: drain electrode
198: chamber
P: Pixel area
Tr: Thin film transistor
TrA: Device area
Claims (15)
상기 게이트 전극 위로 상기 기판 전면에 게이트 절연막을 형성하는 단계와;
상기 게이트 절연막 위로 상기 기판 전면에 산화물 반도체 물질층과 희생층 및 금속층을 순차적으로 연속하여 형성하는 단계와;
상기 금속층 위로 소스 및 드레인 전극이 형성될 부분에 대응하여 제 1 두께의 제 1 포토레지스트 패턴을 형성하고, 상기 소스 및 드레인 전극의 이격영역에 대응하여 상기 제 1 두께보다 얇은 제 2 두께의 제 2 포토레지스트 패턴을 형성하는 단계와;
상기 제 1 및 제 2 포토레지스트 패턴 외측으로 노출된 상기 금속층과 이의 하부에 위치한 상기 희생층 및 상기 산화물 반도체 물질층을 식각하여 제거함으로서 상기 게이트 절연막 상부로 동일한 평면 형태를 가지며 순차 적층된 상기 산화물 반도체층과 상기 제 1 희생패턴 및 상기 소스 및 드레인 패턴을 형성하는 단계와;
애싱을 진행하여 상기 제 2 포토레지스트 패턴을 제거함으로서 상기 소스 및 드레인 패턴의 중앙부를 노출시키는 단계와;
상기 제 2 포토레지스트 패턴이 제거됨으로서 노출된 상기 소스 및 드레인 패턴의 중앙부를 제거함으로서 상기 제 1 희생패턴 상부에서 서로 이격하는 상기 소스 전극 및 드레인 전극을 형성하는 단계와;
상기 게이트 절연막 위로 상기 게이트 전극이 대응하여 순차적으로 산화물 반도체층과 제 1 희생패턴 및 서로 이격하는 소스 전극 및 드레인 전극을 형성하는 단계와;
상기 제 1 희생패턴 중 상기 소스 전극 및 드레인 전극 사이로 노출된 영역을 염소 플라즈마에 노출시킴으로서 순수(Deionized Water)에 반응하여 제거되는 부산물 영역으로 변형시키는 단계와;
상기 순수(Deionized Water)를 이용한 린싱(rinsing) 공정을 진행하여 상기 제 1 희생패턴의 부산물 영역을 제거하는 단계
를 포함하며,
상기 제 1 희생패턴 중 상기 소스 및 드레인 전극 사이로 노출된 영역을 상기 염소 플라즈마에 노출시키는 단계는 상기 제 1 포토레지스트 패턴이 상기 소스 전극 및 드레인 전극 상에 남아 있는 상태에서 진행하며,
상기 제 1 포토레지스트 패턴을 제거하기 위해 스트립 공정을 더욱 진행하며, 상기 스트립 공정은 상기 제 1 포토레지스트 패턴과 반응하여 이를 용해시키는 스트립액을 분사하는 공정과, 상기 스트립액 제거를 위해 상기 순수(Deionized Water)를 이용한 린싱(rinsing) 공정을 포함하는 것이 특징인 어레이 기판의 제조 방법.
Forming a gate electrode in each of the plurality of pixel regions on a substrate on which a plurality of pixel regions are defined;
Forming a gate insulating film on the entire surface of the substrate over the gate electrode;
Sequentially forming an oxide semiconductor material layer, a sacrificial layer, and a metal layer on the front surface of the substrate over the gate insulating layer;
A first photoresist pattern having a first thickness corresponding to a portion where a source and a drain electrode is to be formed is formed on the metal layer, and a second second having a second thickness thinner than the first thickness corresponding to a spaced region of the source and drain electrodes Forming a photoresist pattern;
By etching and removing the metal layer exposed outside the first and second photoresist patterns, the sacrificial layer and the oxide semiconductor material layer positioned below, the oxide semiconductor having the same planar shape and sequentially stacked over the gate insulating layer Forming a layer and the first sacrificial pattern and the source and drain patterns;
Exposing the central portion of the source and drain patterns by removing ashing and removing the second photoresist pattern;
Forming the source and drain electrodes spaced apart from each other on the first sacrificial pattern by removing the center portion of the source and drain patterns exposed by removing the second photoresist pattern;
Forming an oxide semiconductor layer and a first sacrificial pattern and a source electrode and a drain electrode spaced apart from each other by sequentially corresponding to the gate electrode on the gate insulating layer;
Deforming a region exposed between the source electrode and the drain electrode in the first sacrificial pattern to a by-product region that is removed in response to deionized water by exposing it to chlorine plasma;
Step of removing a by-product region of the first sacrificial pattern by performing a rinsing process using the deionized water
It includes,
Exposing the region exposed between the source and drain electrodes of the first sacrificial pattern to the chlorine plasma proceeds while the first photoresist pattern remains on the source and drain electrodes,
A stripping process is further performed to remove the first photoresist pattern, and the stripping process reacts with the first photoresist pattern to spray a strip solution to dissolve it, and the pure water ( Method of manufacturing an array substrate characterized in that it comprises a rinsing (rinsing) process using Deionized Water.
상기 게이트 전극을 형성하는 단계는 상기 게이트 전극과 연결되며 상기 각 화소영역의 경계에 일 방향으로 연장하는 게이트 배선을 형성하는 단계를 포함하며,
상기 소스 전극 및 드레인 전극을 형성하는 단계는 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선을 형성하는 단계를 포함하며,
상기 데이터 배선 하부에는 순차적으로 상기 제 1 희생패턴을 이루는 동일한 물질로 이루어진 제 2 희생패턴과 상기 산화물 반도체층과 동일한 물질로 이루어진 더미 패턴이 더 형성된 것이 특징인 어레이 기판의 제조 방법.
According to claim 1,
The forming of the gate electrode includes forming a gate wiring connected to the gate electrode and extending in one direction at a boundary of each pixel region,
The forming of the source electrode and the drain electrode includes forming a data wiring crossing the gate wiring and defining the pixel region.
A method of manufacturing an array substrate characterized in that a second sacrificial pattern made of the same material sequentially forming the first sacrificial pattern and a dummy pattern made of the same material as the oxide semiconductor layer are further formed under the data wiring.
상기 제 1 희생패턴은 IZO 또는 ZnO 재질로 이루어지며,
상기 제 1 희생패턴의 부산물 영역은 상기 IZO 또는 ZnO가 상기 염소 플라즈마 분위기에서 염소와 반응하여 생성되는 부산물인 InCl3과 ZnCl2 재질 또는 ZnCl2과 Zn(ClO3)2 재질로 이루어진 것이 특징인 어레이 기판의 제조 방법.
According to claim 1,
The first sacrificial pattern is made of IZO or ZnO material,
The by-product region of the first sacrificial pattern includes InCl 3 , a by-product generated by the reaction of IZO or ZnO with chlorine in the chlorine plasma atmosphere. ZnCl 2 material or ZnCl 2 and Method of manufacturing an array substrate characterized in that it is made of Zn (ClO 3 ) 2 material.
상기 제 1 희생패턴은 50 내지 500Å인 것이 특징인 어레이 기판의 제조 방법.
According to claim 1,
The first sacrificial pattern is a method of manufacturing an array substrate, characterized in that 50 to 500 Å.
상기 소스 전극 및 드레인 전극 위로 상기 드레인 전극을 노출시키는 드레인 콘택홀을 갖는 보호층을 형성하는 단계와;
상기 보호층 위로 각 화소영역별로 상기 드레인 콘택홀을 통해 상기 드레인 전극과 접촉하는 화소전극을 형성하는 단계
를 포함하는 어레이 기판의 제조 방법.
According to claim 1,
Forming a protective layer having a drain contact hole exposing the drain electrode over the source electrode and the drain electrode;
Forming a pixel electrode in contact with the drain electrode through the drain contact hole for each pixel region on the protective layer
Method of manufacturing an array substrate comprising a.
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