KR102140775B1 - Graphene laminate, method for preparing the same, and organic electronic device comprising the same - Google Patents

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Abstract

Disclosed are a graphene laminate, a manufacturing method thereof and an organic electronic device including the same. The graphene laminate comprises: a substrate; a semiconductor layer formed on the substrate; an interfacial adhesion layer formed on the semiconductor layer; and an electrode formed on the interfacial adhesion layer and including graphene, wherein the semiconductor layer includes a chalcogen compound represented by MX_2, M is a transition metal element and X is a chalcogen element. According to the present invention, a graphene precursor is used to directly grow the graphene on a 2D semiconductor material without a transfer process to a target substrate so that defects, which may occur during the transfer process, do not occur, thereby increasing the quality thereof and providing the excellent electrical characteristics of the organic electronic device by applying a high-quality graphene laminate thereto.

Description

그래핀 적층체, 그의 제조방법 및 그를 포함하는 유기전자소자{GRAPHENE LAMINATE, METHOD FOR PREPARING THE SAME, AND ORGANIC ELECTRONIC DEVICE COMPRISING THE SAME}Graphene laminate, method for manufacturing the same, and organic electronic device including the same {GRAPHENE LAMINATE, METHOD FOR PREPARING THE SAME, AND ORGANIC ELECTRONIC DEVICE COMPRISING THE SAME}

본 발명은 그래핀 적층체에 관한 것으로, 보다 상세하게는 그래핀 전구체를 이용함으로써 목적 기판으로의 전사과정 없이 그래핀을 2차원 반도체 재료 위에 직접 성장시킨 그래핀 적층체, 그의 제조방법 및 그를 포함하는 유기전자소자에 관한 것이다.The present invention relates to a graphene layered product, and more specifically, a graphene layered product in which graphene is directly grown on a two-dimensional semiconductor material without a transfer process to a target substrate by using a graphene precursor, a method of manufacturing the same, and the same It relates to an organic electronic device.

웨어러블 디바이스와 같은 유연전자의 시장 전망은 미국의 경우 2022년까지 꾸준히 성장하여 약 100억 달러의 규모로 점차 커질 것으로 예상될 정도로 미래의 유연전자시장은 전 세계적으로 급속히 성장하고 있다. 유연전자소자의 핵심 소재인 그래핀은 기존 투명전극소재로 각광 받았던 ITO와 실버나노선으로 구현할 수 없는 우수한 전기적 특성과 함께 유연함을 가지고 있어 미래의 유연전자소자에서 핵심 재료로 각광을 받고 전 세계적으로 연구가 진행되고 있다.The market outlook for flexible electronics such as wearable devices is expected to grow steadily until 2022 in the United States, and gradually increase to about 10 billion dollars, so the future flexible electronics market is rapidly growing worldwide. Graphene, the core material of flexible electronic devices, has the flexibility as well as excellent electrical properties that cannot be realized with ITO and silver nanowires, which were in the spotlight as conventional transparent electrode materials, and has been spotlighted as key materials in future flexible electronic devices and worldwide Research is ongoing.

그러나, 일반적으로 구리 금속 촉매 위에서 성장시킨 그래핀은 표적 기판 위에 전사하는 전사공정이 필수적인데 이때 대다수의 그래핀의 성질을 심각하게 저하시키는 결함이 필연적으로 발생하게 된다. 이러한 결함의 발생을 제어하는 표적 기판 위에서 그래핀을 직접 성장시키는 직성장법이 현재까지 활발히 연구가 진행되고 있다. 그러나 차세대 반도체 전자재료인 2차원 반도체 기반 전자소자의 전극으로 이용할 경우 전사과정에서 발생된 결함 및 불안정한 접촉으로 인해 전자소자의 성능이 크게 저하될 수 있다는 연구가 보고되고 있다.However, in general, graphene grown on a copper metal catalyst requires a transfer process to transfer onto a target substrate, whereby defects that seriously degrade the properties of most graphene inevitably occur. The direct growth method of directly growing graphene on a target substrate that controls the occurrence of such defects has been actively studied to date. However, research has been reported that when used as an electrode of a 2D semiconductor-based electronic device, which is a next-generation semiconductor electronic material, the performance of the electronic device may be significantly deteriorated due to defects and unstable contact generated during the transfer process.

본 발명의 목적은 상기 문제점을 해결하기 위한 것으로 그래핀 전구체를 이용함으로써 그래핀을 목적 기판으로의 전사(transfer)과정 없이 2차원 반도체 재료 위에 직접 성장시킨 고품질의 그래핀 적층체 및 그 제조방법을 제공하는 데 있다.An object of the present invention is to solve the above problems, and by using a graphene precursor, a high-quality graphene laminate and a method of manufacturing the graphene directly grown on a two-dimensional semiconductor material without a transfer process to a target substrate To provide.

또한, 본 발명의 고품질의 그래핀 적층체를 적용하여 전기적 특성이 우수한 유기전자소자를 제공하는 데 있다.In addition, it is to provide an organic electronic device having excellent electrical properties by applying the high-quality graphene laminate of the present invention.

본 발명의 일 측면에 따르면, 기판; 상기 기판 상에 형성된 반도체층; 상기 반도체층 상에 형성된 계면접착층(interfacial adhesion layer); 및 상기 계면접착층 상에 형성되고, 그래핀을 포함하는 전극;을 포함하고, 상기 반도체층은 MX2로 표시되는 칼코겐화합물을 포함하고, M은 전이금속 원소이고, X는 칼코겐 원소인 것인, 그래핀 적층체가 제공된다.According to an aspect of the invention, the substrate; A semiconductor layer formed on the substrate; An interfacial adhesion layer formed on the semiconductor layer; And an electrode formed on the interfacial adhesive layer and containing graphene; wherein the semiconductor layer includes a chalcogen compound represented by MX 2 , M is a transition metal element, and X is a chalcogen element. Phosphorous and graphene laminates are provided.

또한 상기 계면접착층은 상기 반도체층과 상기 그래핀을 접착하고, 전이금속-칼코겐(M-X2) 결합, 전이금속-칼코겐(M-X) 결합, 전이금속-탄소(M-C) 결합 및 칼코겐-탄소(X-C) 결합을 포함할 수 있다.In addition, the interfacial adhesive layer bonds the semiconductor layer and the graphene, and the transition metal-chalcogen (MX 2 ) bond, the transition metal-chalcogen (MX) bond, the transition metal-carbon (MC) bond, and the chalcogen-carbon (XC) binding.

또한 상기 전이금속 원소는 몰리브덴(Mo), 텅스텐(W), 타이타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 레늄(Re), 바나듐(V), 납(Pd), 나이오븀(Nb), 백금(Pt), 탄탈륨(Ta) 및 철(Fe)로 이루어진 군에서 선택된 1종 이상을 포함할 수 있다.In addition, the transition metal element is molybdenum (Mo), tungsten (W), titanium (Ti), zirconium (Zr), hafnium (Hf), rhenium (Re), vanadium (V), lead (Pd), niobium (Nb) ), platinum (Pt), tantalum (Ta), and iron (Fe).

또한 상기 칼코겐 원소는 황(S), 셀레늄(Se) 및 텔루륨(Te)으로 이루어진 군에서 선택된 1종 이상을 포함할 수 있다.In addition, the chalcogen element may include one or more selected from the group consisting of sulfur (S), selenium (Se), and tellurium (Te).

또한 상기 그래핀이 단일층 그래핀, 2중층 그래핀 및 다층 그래핀으로 이루어진 군에서 선택된 1종 이상을 포함할 수 있다.In addition, the graphene may include at least one selected from the group consisting of single-layer graphene, double-layer graphene, and multilayer graphene.

또한 상기 기판이 실리콘(Si) 및 금속산화물 중 1종 이상을 포함할 수 있다.In addition, the substrate may include at least one of silicon (Si) and metal oxide.

또한 상기 금속산화물은 실리콘 옥사이드(SiO2), 알루미늄 옥사이드(Al2O3), 하프늄 옥사이드(HfO3) 및 이산화 타이타늄(TiO2)으로 이루어진 군에서 선택된 1종 이상을 포함할 수 있다.In addition, the metal oxide may include one or more selected from the group consisting of silicon oxide (SiO 2 ), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 3 ), and titanium dioxide (TiO 2 ).

본 발명의 다른 일 측면에 따르면, 상기 그래핀 적층체를 포함하는 유기전자소자가 제공된다.According to another aspect of the present invention, an organic electronic device including the graphene laminate is provided.

또한 상기 유기전자소자는 유기박막트랜지스터, 유기태양전지, 유기발광다이오드, 유기메모리소자, 광검출소자, 멤리스터 및 베리스터 중에서 선택된 어느 하나일 수 있다.In addition, the organic electronic device may be any one selected from an organic thin film transistor, an organic solar cell, an organic light emitting diode, an organic memory device, a photodetector device, a memristor and a varister.

본 발명의 다른 일 측면에 따르면, (a) 기판 상에 반도체층을 적층하여 기판/반도체층을 제조하는 단계; (b) 상기 기판/반도체층의 반도체층 상에 그래핀 전구체를 코팅하여 기판/반도체층/그래핀 전구체층을 제조하는 단계; (c) 상기 기판/반도체층/그래핀 전구체층의 그래핀 전구체층 상에 UV/O3를 조사하여 기판/반도체층/계면접착층/가교된 그래핀 전구체층을 제조하는 단계; 및 (d) 상기 기판/반도체층/계면접착층/가교된 그래핀 전구체층의 가교된 그래핀 전구체층 상에 금속 촉매를 위치시키고 열처리하여 기판/반도체층/계면접착층/그래핀을 포함하는 전극을 포함하는 그래핀 적층체를 제조하는 단계;를 포함하고, 상기 반도체층은 MX2로 표시되는 칼코겐화합물을 포함하고, M은 전이금속 원소이고, X는 칼코겐 원소인 것인, 그래핀 적층체의 제조방법이 제공된다.According to another aspect of the present invention, (a) manufacturing a substrate / semiconductor layer by laminating a semiconductor layer on a substrate; (b) preparing a substrate/semiconductor layer/graphene precursor layer by coating a graphene precursor on the semiconductor layer of the substrate/semiconductor layer; (c) preparing a substrate/semiconductor layer/interface adhesive layer/crosslinked graphene precursor layer by irradiating UV/O 3 on the graphene precursor layer of the substrate/semiconductor layer/graphene precursor layer; And (d) placing a metal catalyst on the crosslinked graphene precursor layer of the substrate/semiconductor layer/interface adhesive layer/crosslinked graphene precursor layer and heat-treating the electrode including the substrate/semiconductor layer/interface adhesive layer/graphene. Manufacturing a graphene laminate comprising; containing, the semiconductor layer includes a chalcogen compound represented by MX 2 , M is a transition metal element, and X is a chalcogen element, graphene laminate A method of making a sieve is provided.

또한 상기 단계 (a)에서, 상기 반도체층이 용융염-보조-화학기상증착법(molten-salt-assisted CVD)에 의해 적층될 수 있다.In addition, in the step (a), the semiconductor layer may be deposited by molten salt-assisted-chemical vapor deposition (molten-salt-assisted CVD).

또한 상기 단계 (b) 이후에, (b') 상기 그래핀 전구체가 코팅된 기판/반도체층/그래핀 전구체층 상에 섀도우 마스크를 위치시키는 단계를 추가로 포함할 수 있다.In addition, after the step (b), (b') may further include the step of placing a shadow mask on the graphene precursor coated substrate / semiconductor layer / graphene precursor layer.

또한 상기 그래핀 전구체는 25℃, 1기압에서 고체상태이고, 치환 또는 비치환된 방향족 탄화수소이고, 상기 치환에 해당하는 치환기는 산소원자, C1 내지 C200 알킬기, C2 내지 C200의 알케닐기, C2 내지 C200의 알키닐기, C1 내지 C200 알킬렌기, C2 내지 C200의 알케닐렌기, C2 내지 C200의 알키닐렌기, 및 C6 내지 C200 아릴기로 이루어진 군에서 선택된 1종 이상을 포함할 수 있다.In addition, the graphene precursor is a solid state at 25 ℃, 1 atm, a substituted or unsubstituted aromatic hydrocarbon, the substituent corresponding to the substitution is an oxygen atom, C1 to C200 alkyl group, C2 to C200 alkenyl group, C2 to C200 It may include one or more selected from the group consisting of alkynyl group, C1 to C200 alkylene group, C2 to C200 alkenylene group, C2 to C200 alkynylene group, and C6 to C200 aryl group.

또한 상기 그래핀 전구체는 1,2,3,4-Tetraphenylnaphthalene(TPN), 안트라센(Anthracene), 파이렌(Pyrene), 나프탈렌(Naphthalene), 플루오란텐(Fluoranthene), 헥사페닐벤젠(Hexaphenylbenzene), 테트라페닐싸이클로펜타디에논(Tetraphenylcyclopentadienone), 디페닐아세틸렌(Diphenylacetylene), 페닐아세틸렌(Phenylacetylene), 트립티센(Triptycene), 테트라센(Tetracene), 크리센(Chrysene), 트리페닐렌(Triphenylene), 코로넨(Coronene), 펜타센(Pentacene), 코란눌렌(Corannulene) 및 오발렌(Ovalene) 중에서 선택된 1종 이상을 포함할 수 있다.In addition, the graphene precursor is 1,2,3,4-Tetraphenylnaphthalene (TPN), anthracene, pyrene, naphthalene, fluoranthene, hexaphenylbenzene, tetratetrabenzene Phenylcyclopentadienone, Diphenylacetylene, Phenylacetylene, Triptycene, Tetrane, Chrysene, Triphenylene, Coronene It may include one or more selected from Coronene, Pentacene, Corannulene, and Ovalene.

또한 상기 금속 촉매는 구리, 니켈, 코발트, 철, 탄탈룸, 이리듐 및 루테늄 중에서 선택된 1종 이상을 포함할 수 있다.In addition, the metal catalyst may include one or more selected from copper, nickel, cobalt, iron, tantalum, iridium, and ruthenium.

또한 상기 단계 (b)에서, 상기 코팅된 그래핀 전구체의 두께가 1 내지 100nm일 수 있다.In addition, in step (b), the thickness of the coated graphene precursor may be 1 to 100 nm.

또한 상기 단계 (b)에서, 상기 코팅 방법이 스핀 코팅, 딥 코팅, 바 코팅, 스프레이 코팅 중에서 선택된 어느 하나의 방법일 수 있다.In addition, in the step (b), the coating method may be any one selected from spin coating, dip coating, bar coating, and spray coating.

또한 상기 단계 (d)가 200 내지 1,500℃에서 수행될 수 있다.In addition, step (d) may be performed at 200 to 1,500°C.

또한 상기 단계 (d)가 촉매의 화학기상증착에 의해 수행될 수 있다.In addition, step (d) may be performed by chemical vapor deposition of the catalyst.

또한 상기 화학기상증착이 저압 화학기상증착(Low Pressure Chemical Vapor Deposition), 상압 화학기상증착(Atmospheric Pressure Chemical Vapor Deposition), 플라즈마 화학기상증착(Plasma-enhanced Chemical Vapor Deposition), 줄-히팅(Joul-heating) 화학기상증착, 및 마이크로웨이브 화학기상증착 중에서 선택된 어느 하나일 수 있다.In addition, the chemical vapor deposition is low pressure chemical vapor deposition (Atmospheric Pressure Chemical Vapor Deposition), plasma chemical vapor deposition (Plasma-enhanced Chemical Vapor Deposition), joule-heating (Joul-heating) ) Chemical vapor deposition, and microwave chemical vapor deposition.

본 발명의 그래핀 적층체 및 그 제조방법은 종래기술과는 다르게 그래핀 적층체를 이용함으로써 그래핀을 목적 기판으로의 전사(transfer)과정 없이 2차원 반도체 재료 위에 직접 성장시켜 전사 과정 중 발생할 수 있는 결함이 발생하지 않아 품질이 향상되는 효과가 있다.Unlike the prior art, the graphene layered product and the manufacturing method of the present invention may generate graphene directly on a two-dimensional semiconductor material without transfer to a target substrate by using the graphene layered product, and may occur during the transfer process. There is no defect, and the quality is improved.

또한, 본 발명의 고품질의 그래핀 적층체를 적용한 유기전자소자의 전기적 특성이 우수한 효과가 있다.In addition, the electrical properties of the organic electronic device applying the high-quality graphene laminate of the present invention has an excellent effect.

도 1은 본 발명의 그래핀 적층체의 제조방법을 나타낸 개략도이다.
도 2는 실시예 1에 따라 제조된 그래핀 적층체의 E1 2g 및 2D/G 라만 매핑 데이터(Raman mapping data)이다.
도 3은 실시예 1에 따라 제조된 그래핀 적층체의 라만 스펙트럼이다.
도 4는 실시예 1에 따라 제조된 그래핀 적층체의 단면 TEM 이미지(왼쪽) 및 파란색 점선의 depth-profile(오른쪽)을 나타낸 것이다.
도 5는 실시예 1에 따라 제조된 그래핀 적층체의 SAED 패턴 이미지를 나타낸 것이다.
도 6은 실시예 1, 비교예 1 및 2에 따라 제조된 그래핀 적층체의 C1s XPS 분석 그래프이다.
도 7은 실시예 1, 비교예 1 및 2에 따라 제조된 그래핀 적층체의 C1s XPS 분석 그래프이다.
도 8은 실시예 1 및 비교예 1에 따라 제조된 그래핀 적층체의 Mo3d XPS 분석 그래프이다.
도 9는 실시예 1 및 비교예 1에 따라 제조된 그래핀 적층체의 S2p XPS 분석 그래프이다.
도 10은 실시예 1, 비교예 1 및 2에 따라 제조된 그래핀 적층체의 단일 라만 스펙트럼이다.
도 11은 본 발명의 유기전자소자의 제조 공정을 나타낸 개략도이다.
도 12는 소자실시예 1에 따라 제조된 유기 전계 효과 트랜지스터의 E1 2g 및 2D/G 라만 매핑 데이터(Raman mapping data)(오른쪽) 및 채널 영역의 광학 현미경 이미지(왼쪽)이다.
도 13은 소자실시예 1에 따라 제조된 유기 전계 효과 트랜지스터의 라만 스펙트럼이다.
도 14는 소자실시예 1에 따라 제조된 유기 전계 효과 트랜지스터의 트랜스퍼 커브 특성을 나타낸 그래프이다.
도 15는 소자실시예 1 및 소자비교예 1에 따라 제조된 유기 전계 효과 트랜지스터의 전자 이동도를 나타낸 그래프이다.
도 16은 소자실시예 1 및 소자비교예 1에 따라 제조된 유기 전계 효과 트랜지스터의 접촉 저항을 비교한 그래프이다.
도 17은 소자실시예 1 및 소자비교예 1에 따라 제조된 유기 전계 효과 트랜지스터의 온도에 따른 트랜스퍼(VDS = 500 meV) 특성을 나타낸 그래프이다.
도 18은 소자실시예 1 및 소자비교예 1에 따라 제조된 유기 전계 효과 트랜지스터의 게이트 전압에 따른 아레니우스 도표(Arrhenius plot)를 나타낸 그래프이다.
도 19는 소자실시예 1에 따라 제조된 유기 전계 효과 트랜지스터의 VG = 60V일 때 1 / IDS에 따른 dVDS / dIDS 플롯을 나타낸 그래프이다.
도 20은 소자실시예 1 및 소자비교예 1에 따라 제조된 유기 전계 효과 트랜지스터의 게이트 전압에 따른 쇼트키 배리어 높이를 나타낸 그래프이다.1 is a schematic view showing a method of manufacturing a graphene laminate of the present invention.
2 is E 1 2g and 2D/G Raman mapping data of the graphene laminate prepared according to Example 1;
3 is a Raman spectrum of a graphene laminate prepared according to Example 1.
4 is a cross-sectional TEM image of the graphene laminate prepared according to Example 1 (left) and the depth-profile (right) of the blue dotted line.
Figure 5 shows a SAED pattern image of the graphene laminate prepared according to Example 1.
6 is a graph of C1s XPS analysis of graphene laminates prepared according to Example 1 and Comparative Examples 1 and 2.
7 is a graph of C1s XPS analysis of graphene laminates prepared according to Example 1 and Comparative Examples 1 and 2.
8 is a graph of Mo3d XPS analysis of graphene laminates prepared according to Example 1 and Comparative Example 1.
9 is an S2p XPS analysis graph of the graphene laminate prepared according to Example 1 and Comparative Example 1.
10 is a single Raman spectrum of a graphene laminate prepared according to Example 1, Comparative Examples 1 and 2.
11 is a schematic view showing a manufacturing process of the organic electronic device of the present invention.
12 is an E 1 2g and 2D/G Raman mapping data (right) of an organic field effect transistor manufactured according to Device Example 1 (right) and an optical microscope image of the channel region (left).
13 is a Raman spectrum of an organic field effect transistor manufactured according to Device Example 1.
14 is a graph showing transfer curve characteristics of an organic field effect transistor manufactured according to Device Example 1;
15 is a graph showing electron mobility of an organic field effect transistor manufactured according to Device Example 1 and Device Comparative Example 1.
16 is a graph comparing the contact resistance of the organic field effect transistor manufactured according to Device Example 1 and Device Comparative Example 1.
17 is a graph showing transfer (V DS = 500 meV) characteristics according to temperature of an organic field effect transistor manufactured according to Device Example 1 and Device Comparative Example 1. FIG.
18 is a graph showing an Arrhenius plot according to a gate voltage of an organic field effect transistor manufactured according to Device Example 1 and Device Comparative Example 1;
19 is a graph showing a dV DS / dI DS plot according to 1 / I DS when V G = 60 V of an organic field effect transistor manufactured according to Device Example 1;
20 is a graph showing the Schottky barrier height according to the gate voltage of the organic field effect transistor manufactured according to Device Example 1 and Device Comparative Example 1.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하도록 한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art to which the present invention pertains may easily practice.

그러나, 이하의 설명은 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.However, the following description is not intended to limit the present invention to specific embodiments, and when it is determined that a detailed description of known technologies related to the present invention may obscure the subject matter of the present invention, the detailed description will be omitted. .

본원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used herein are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, terms such as “include” or “have” are intended to indicate that a feature, number, step, operation, component, or combination thereof described in the specification exists, or that one or more other features or It should be understood that the existence or addition possibilities of numbers, steps, actions, elements, or combinations thereof are not excluded in advance.

이하, 본 발명의 그래핀 적층체에 대해 설명하도록 한다.Hereinafter, the graphene laminate of the present invention will be described.

본 발명은 기판; 상기 기판 상에 형성된 반도체층; 상기 반도체층 상에 형성된 계면접착층(interfacial adhesion layer); 및 상기 계면접착층 상에 형성되고, 그래핀을 포함하는 전극;을 포함하고, 상기 반도체층은 MX2로 표시되는 칼코겐화합물을 포함하고, M은 전이금속 원소이고, X는 칼코겐 원소인 것인, 그래핀 적층체를 제공한다.The present invention is a substrate; A semiconductor layer formed on the substrate; An interfacial adhesion layer formed on the semiconductor layer; And an electrode formed on the interfacial adhesive layer and containing graphene; wherein the semiconductor layer includes a chalcogen compound represented by MX 2 , M is a transition metal element, and X is a chalcogen element. Phosphorous and graphene laminates are provided.

상기 계면접착층은 상기 반도체층과 상기 그래핀을 접착하고, 전이금속-칼코겐(M-X2) 결합, 전이금속-칼코겐(M-X) 결합, 전이금속-탄소(M-C) 결합 및 칼코겐-탄소(X-C) 결합을 포함할 수 있다.The interfacial adhesive layer bonds the semiconductor layer and the graphene, and transition metal-chalcogen (MX 2 ) bond, transition metal-chalcogen (MX) bond, transition metal-carbon (MC) bond, and chalcogen-carbon ( XC) binding.

상기 전이금속 원소는 몰리브덴(Mo), 텅스텐(W), 타이타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 레늄(Re), 바나듐(V), 납(Pd), 나이오븀(Nb), 백금(Pt), 탄탈륨(Ta) 및 철(Fe)로 이루어진 군에서 선택된 1종 이상을 포함할 수 있으며, 바람직하게는 몰리브덴(Mo)을 포함할 수 있다.The transition metal elements are molybdenum (Mo), tungsten (W), titanium (Ti), zirconium (Zr), hafnium (Hf), rhenium (Re), vanadium (V), lead (Pd), niobium (Nb) , Platinum (Pt), tantalum (Ta), and iron (Fe), and may include one or more selected from the group consisting of molybdenum (Mo).

상기 칼코겐 원소는 황(S), 셀레늄(Se) 및 텔루륨(Te)으로 이루어진 군에서 선택된 1종 이상을 포함할 수 있으며, 바람직하게는 황(S)을 포함할 수 있다.The chalcogen element may include one or more selected from the group consisting of sulfur (S), selenium (Se), and tellurium (Te), and preferably may include sulfur (S).

상기 그래핀은 단일층 그래핀, 2중층 그래핀 및 다층 그래핀으로 이루어진 군에서 선택된 1종 이상을 포함할 수 있다.The graphene may include at least one selected from the group consisting of monolayer graphene, bilayer graphene, and multilayer graphene.

상기 기판은 실리콘(Si) 및 금속산화물 중 1종 이상을 포함할 수 있다.The substrate may include one or more of silicon (Si) and metal oxide.

상기 금속산화물은 실리콘 옥사이드(SiO2), 알루미늄 옥사이드(Al2O3), 하프늄 옥사이드(HfO3) 및 이산화 타이타늄(TiO2)으로 이루어진 군에서 선택된 1종 이상을 포함할 수 있다.The metal oxide may include one or more selected from the group consisting of silicon oxide (SiO 2 ), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 3 ), and titanium dioxide (TiO 2 ).

도 11은 본 발명의 유기전자소자의 제조 공정을 나타낸 개략도이다.11 is a schematic view showing a manufacturing process of the organic electronic device of the present invention.

이하, 본 발명의 유기전자소자에 대해 설명하도록 한다.Hereinafter, the organic electronic device of the present invention will be described.

본 발명은 상기 그래핀 적층체를 포함하는 유기전자소자를 제공한다.The present invention provides an organic electronic device including the graphene laminate.

상기 유기전자소자는 유기박막트랜지스터, 유기태양전지, 유기발광다이오드, 유기메모리소자, 광검출소자, 멤리스터 및 베리스터 중에서 선택된 어느 하나일 수 있다.The organic electronic device may be any one selected from an organic thin film transistor, an organic solar cell, an organic light emitting diode, an organic memory device, a photodetector device, a memristor and a varister.

도 1은 본 발명의 그래핀 적층체의 제조방법을 나타낸 개략도이다. 이하, 도 1을 참조하여 본 발명의 그래핀 적층체의 제조방법에 대해 설명하도록 한다.1 is a schematic view showing a method of manufacturing a graphene laminate of the present invention. Hereinafter, a method for manufacturing a graphene laminate of the present invention will be described with reference to FIG. 1.

먼저, 기판 상에 반도체층을 적층하여 기판/반도체층을 제조한다(단계 a).First, a semiconductor layer is laminated on a substrate to prepare a substrate/semiconductor layer (step a).

상기 반도체층은 MX2로 표시되는 칼코겐화합물을 포함하고, M은 전이금속 원소이고, X는 칼코겐 원소일 수 있다.The semiconductor layer includes a chalcogen compound represented by MX 2 , M is a transition metal element, and X can be a chalcogen element.

상기 단계 (a)에서, 상기 반도체층은 용융염-보조-화학기상증착법(molten-salt-assisted CVD)에 의해 적층될 수 있다.In step (a), the semiconductor layer may be deposited by molten salt-assisted-chemical vapor deposition (molten-salt-assisted CVD).

다음으로, 상기 기판/Next, the substrate / 반도체층의Semiconducting 반도체층Semiconductor layer 상에 On 그래핀Graphene 전구체를 코팅하여 기판/반도체층/그래핀 전구체층을 제조한다(단계 b). The precursor is coated to prepare a substrate/semiconductor layer/graphene precursor layer (step b).

상기 단계 (b) 이후에, (b') 상기 그래핀 전구체가 코팅된 기판/반도체층/그래핀 전구체층 상에 섀도우 마스크를 위치시키는 단계를 추가로 포함할 수 있다.After the step (b), (b') may further include placing a shadow mask on the graphene precursor coated substrate/semiconductor layer/graphene precursor layer.

상기 그래핀 전구체는 25℃, 1기압에서 고체상태이고, 치환 또는 비치환된 방향족 탄화수소이고, 상기 치환에 해당하는 치환기는 산소원자, C1 내지 C200 알킬기, C2 내지 C200의 알케닐기, C2 내지 C200의 알키닐기, C1 내지 C200 알킬렌기, C2 내지 C200의 알케닐렌기, C2 내지 C200의 알키닐렌기, 및 C6 내지 C200 아릴기로 이루어진 군에서 선택된 1종 이상을 포함할 수 있다.The graphene precursor is a solid state at 25 ℃, 1 atmosphere, a substituted or unsubstituted aromatic hydrocarbon, the substituent corresponding to the substitution is an oxygen atom, C1 to C200 alkyl group, C2 to C200 alkenyl group, C2 to C200 It may include at least one selected from the group consisting of alkynyl group, C1 to C200 alkylene group, C2 to C200 alkenylene group, C2 to C200 alkynylene group, and C6 to C200 aryl group.

상기 그래핀 전구체는 1,2,3,4-Tetraphenylnaphthalene(TPN), 안트라센(Anthracene), 파이렌(Pyrene), 나프탈렌(Naphthalene), 플루오란텐(Fluoranthene), 헥사페닐벤젠(Hexaphenylbenzene), 테트라페닐싸이클로펜타디에논(Tetraphenylcyclopentadienone), 디페닐아세틸렌(Diphenylacetylene), 페닐아세틸렌(Phenylacetylene), 트립티센(Triptycene), 테트라센(Tetracene), 크리센(Chrysene), 트리페닐렌(Triphenylene), 코로넨(Coronene), 펜타센(Pentacene), 코란눌렌(Corannulene) 및 오발렌(Ovalene) 중에서 선택된 1종 이상을 포함할 수 있으며, 바람직하게는 TPN을 포함할 수 있다.The graphene precursor is 1,2,3,4-Tetraphenylnaphthalene (TPN), anthracene, pyrene, naphthalene, fluoranthene, hexaphenylbenzene, tetraphenyl Tetraphenylcyclopentadienone, Diphenylacetylene, Phenylacetylene, Triptycene, Tetrane, Chrysene, Triphenylene, Coronene ), may include one or more selected from Pentacene, Corannulene, and Ovalene, preferably TPN.

상기 단계 (b)에서, 상기 코팅된 그래핀 전구체의 두께가 1 내지 100nm일 수 있다.In step (b), the thickness of the coated graphene precursor may be 1 to 100 nm.

상기 그래핀 전구체의 두께를 조절하여 그래핀의 층수를 제어할 수 있다.The number of layers of graphene may be controlled by adjusting the thickness of the graphene precursor.

상기 단계 (b)에서, 상기 코팅 방법이 스핀 코팅, 딥 코팅, 바 코팅, 스프레이 코팅 중에서 선택된 어느 하나의 방법일 수 있다.In step (b), the coating method may be any one selected from spin coating, dip coating, bar coating, and spray coating.

다음으로, 상기 기판/Next, the substrate / 반도체층Semiconductor layer // 그래핀Graphene 전구체층의Precursor layer 그래핀Graphene 전구체층Precursor layer 상에 UV/O UV/O on 33 를 조사하여 기판/Substrate/ 반도체층Semiconductor layer /계면접착층//Interface adhesive layer/ 가교된Cross-linked 그래핀Graphene 전구체층을Precursor layer 제조한다(단계 c). Prepare (step c).

마지막으로, 상기 기판/Finally, the substrate/ 반도체층Semiconductor layer /계면접착층//Interface adhesive layer/ 가교된Cross-linked 그래핀Graphene 전구체층의Precursor layer 가교Bridge 된 Become 그래핀Graphene 전구체층Precursor layer 상에 금속 촉매를 위치시키고 열처리하여 기판/ A metal catalyst is placed on the substrate and heat-treated. 반도체층Semiconductor layer /계면접착층/그래핀을 포함하는 전극을 포함하는 /Interface adhesive layer / comprising an electrode containing graphene 그래핀Graphene 적층체를Laminate 제조한다(단계 d). Prepare (step d).

상기 금속 촉매는 구리, 니켈, 코발트, 철, 탄탈룸, 이리듐 및 루테늄 중에서 선택된 1종 이상을 포함할 수 있으며, 바람직하게는 구리를 포함할 수 있다.The metal catalyst may include one or more selected from copper, nickel, cobalt, iron, tantalum, iridium and ruthenium, and preferably copper.

상기 단계 (d)가 200 내지 1,500℃에서 수행될 수 있으며, 바람직하게는 700 내지 1,100℃, 보다 바람직하게는 900℃의 온도에서 수행될 수 있다.The step (d) may be performed at 200 to 1,500°C, preferably 700 to 1,100°C, and more preferably 900°C.

상기 단계 (d)가 촉매의 화학기상증착에 의해 수행될 수 있다.Step (d) may be carried out by chemical vapor deposition of the catalyst.

상기 화학기상증착은 저압 화학기상증착(Low Pressure Chemical Vapor Deposition), 상압 화학기상증착(Atmospheric Pressure Chemical Vapor Deposition), 플라즈마 화학기상증착(Plasma-enhanced Chemical Vapor Deposition), 줄-히팅(Joul-heating) 화학기상증착, 및 마이크로웨이브 화학기상증착 중에서 선택된 어느 하나일 수 있다.The chemical vapor deposition is low pressure chemical vapor deposition (Atmospheric Pressure Chemical Vapor Deposition), plasma chemical vapor deposition (Plasma-enhanced Chemical Vapor Deposition), joule-heating (Joul-heating) Chemical vapor deposition, and microwave chemical vapor deposition.

상기 화학기상증착은 수소, 질소 또는 아르곤 분위기 하에서 수행될 수 있다.The chemical vapor deposition may be performed under a hydrogen, nitrogen or argon atmosphere.

[실시예] [Example]

이하, 본 발명의 바람직한 실시예를 들어 설명하도록 한다. 그러나 이는 예시를 위한 것으로서 이에 의하여 본 발명의 범위가 한정되는 것은 아니다.Hereinafter, a preferred embodiment of the present invention will be described. However, this is for illustrative purposes, and the scope of the present invention is not limited thereby.

실시예 1: 그래핀 적층체(DiGr)의 제조Example 1: Preparation of graphene laminate (DiGr)

SiO2/Si 기판을 에탄올, 아세톤, 이소프로필 알코올(IPA) 및 DI water를 순차적으로 이용하여 세척해 표면의 유기 오염 물질을 제거하였다. MoO3 3.5mg과 NaCl 1.5mg을 혼합한 혼합 전구체를 석영 보트(quartz boat)의 중앙에 놓고, 상기 SiO2/Si 기판을 상기 석영 보트 위에 놓았다. 상기 석영 보트를 석영 튜브(quartz tube) 안에 배치시키고, 황(S) 분말을 함유하는 산화 알루미늄 도가니를 상기 석영 보트와 17cm 거리를 두고 상기 석영 튜브 안에 배치하였다. 상기 석영 튜브 안을 진공 상태로 만들어준 후, 500 sccm 아르곤(Ar) 가스를 흘려주고 압력 150 Torr 조건에서 상기 SiO2/Si 기판을 5분 동안 730℃로 열처리하는 동시에 상기 도가니를 200℃로 열처리하여 상기 SiO2/Si 기판 상에 MoS2층을 형성하여 SiO2/Si 기판/MoS2층을 제조하였다.The SiO 2 /Si substrate was sequentially washed with ethanol, acetone, isopropyl alcohol (IPA) and DI water to remove organic contaminants on the surface. A mixed precursor of 3.5 mg of MoO 3 and 1.5 mg of NaCl was placed in the center of a quartz boat, and the SiO 2 /Si substrate was placed on the quartz boat. The quartz boat was placed in a quartz tube, and an aluminum oxide crucible containing sulfur (S) powder was placed in the quartz tube at a distance of 17 cm from the quartz boat. After making the inside of the quartz tube in a vacuum state, 500 sccm argon (Ar) gas was flowed, and the SiO 2 /Si substrate was heat-treated at 730° C. for 5 minutes at a pressure of 150 Torr, while the crucible was heat-treated at 200° C. to form a MoS 2 layer on the SiO 2 / Si substrate to prepare a SiO 2 / Si substrate / MoS 2 layer.

상기 SiO2/Si 기판/MoS2층의 MoS2층 위에 그래핀 전구체인 1,2,3,4-테트라페닐나프탈렌(1,2,3,4-tetraphenylnaphthalene, TPN)이 용해된 클로로포름 용액(20mg TPN/1ml CF)을 스핀 코팅 장비를 이용하여 2,000 rpm, 60 sec 조건으로 약 20nm 두께의 TPN 박막을 형성하여 SiO2/Si 기판/MoS2층/TPN을 제조하였다. 상기 SiO2/Si 기판/MoS2층/TPN을 UV/Ozone 발생 장치에 올려 놓고, 184.9nm/253.7nm의 파장을 발생시키는 Lamp에 약 7분 간 노출시켰다. UV/Ozone 노출은 TPN을 가교시키고, TPN과 MoS2층 사이의 강한 상호 작용을 유도하여 계면접착층(IAL, interfacial adhesion layer)이 형성된다.The SiO 2 / Si substrate / MoS on MoS 2 layer of a two-layer graphene precursor, 1,2,3,4-naphthalene-phenyl (1,2,3,4-tetraphenylnaphthalene, TPN) is dissolved in a chloroform solution (20mg TPN/1ml CF) using a spin coating equipment to form a TPN thin film having a thickness of about 20 nm at 2,000 rpm and 60 sec, to prepare an SiO 2 /Si substrate/MoS 2 layer/TPN. The SiO 2 /Si substrate/MoS 2 layer/TPN was placed on a UV/Ozone generator and exposed to a lamp generating a wavelength of 184.9nm/253.7nm for about 7 minutes. UV/Ozone Exposure crosslinks the TPN and induces a strong interaction between the TPN and the MoS 2 layer to form an interfacial adhesion layer (IAL).

이어서 상기 SiO2/Si 기판/MoS2층/TPN을 화학기상증착(Chemical vapor deposition, CVD) 장비 안에 넣는다. 이 때 그래핀이 성장하는 온도에서 Cu vapor가 촉매로써 작용할 수 있게 Cu foil 조각을 샘플 위에 올려놓는다. 그 후, CVD 장치의 히터 온도상승률은 10℃/min으로 조절하였고, 동시에 Ar 100 sccm을 흘려주어 내부의 압력을 약 2.7x10-2 Torr을 유지하였다. 그래핀의 성장 온도인 900℃에 도달하면 30분 가량 유지시켜준다. 성장이 끝난 후에는 냉각속도(cooling rate)를 -60℃/min으로 하여 빠르게 온도를 낮추었다. 실온에 도달한 것을 확인한 뒤에 샘플을 CVD의 챔버로부터 꺼내 그래핀 적층체를 제조하였다.Subsequently, the SiO 2 /Si substrate/MoS 2 layer/TPN is placed in a chemical vapor deposition (CVD) equipment. At this time, a piece of Cu foil is placed on the sample so that Cu vapor can act as a catalyst at a temperature at which graphene grows. Thereafter, the heater temperature rise rate of the CVD apparatus was adjusted to 10°C/min, and at the same time, Ar 100 sccm was flowed to maintain the internal pressure of about 2.7x10 -2 Torr. When the graphene's growth temperature reaches 900℃, it is maintained for about 30 minutes. After the growth was over, the temperature was rapidly lowered by setting the cooling rate to -60°C/min. After confirming that the room temperature was reached, the sample was taken out of the chamber of CVD to prepare a graphene laminate.

비교예 1: 전사된 그래핀 적층체(TrGr)의 제조Comparative Example 1: Preparation of transferred graphene laminate (TrGr)

SiO2/Si 기판을 에탄올, 아세톤, 이소프로필 알코올(IPA) 및 DI water를 순차적으로 이용하여 세척해 표면의 유기 오염 물질을 제거하였다. MoO3 3.5mg과 NaCl 1.5mg을 혼합한 혼합 전구체를 석영 보트(quartz boat)의 중앙에 놓고, 상기 SiO2/Si 기판을 상기 석영 보트 위에 놓았다. 상기 석영 보트를 석영 튜브(quartz tube) 안에 배치시키고, 황(S) 분말을 함유하는 산화 알루미늄 도가니를 상기 석영 보트와 17cm 거리를 두고 상기 석영 튜브 안에 배치하였다. 상기 석영 튜브 안을 진공 상태로 만들어준 후, 500 sccm 아르곤(Ar) 가스를 흘려주고 압력 150 Torr 조건에서 상기 SiO2/Si 기판을 5분 동안 730℃로 열처리하는 동시에 상기 도가니를 200℃로 열처리하여 상기 SiO2/Si 기판 상에 MoS2층을 형성하여 SiO2/Si 기판/MoS2층을 제조하였다.The SiO 2 /Si substrate was sequentially washed with ethanol, acetone, isopropyl alcohol (IPA) and DI water to remove organic contaminants on the surface. A mixed precursor of 3.5 mg of MoO 3 and 1.5 mg of NaCl was placed in the center of a quartz boat, and the SiO 2 /Si substrate was placed on the quartz boat. The quartz boat was placed in a quartz tube, and an aluminum oxide crucible containing sulfur (S) powder was placed in the quartz tube at a distance of 17 cm from the quartz boat. After making the inside of the quartz tube in a vacuum state, 500 sccm argon (Ar) gas was flowed, and the SiO 2 /Si substrate was heat-treated at 730° C. for 5 minutes at a pressure of 150 Torr, while the crucible was heat-treated at 200° C. to form a MoS 2 layer on the SiO 2 / Si substrate to prepare a SiO 2 / Si substrate / MoS 2 layer.

구리 포일 (Alfa Aesar, product number: 13382)을 석영 챔버에 두고, 50mTorr 압력에서 1시간 동안 10sccm (standard cubic centimeters per minute)의 수소 가스 하에서 1000℃로 가열하여 표면을 환원하였다. 다음은 45sccm의 메탄 가스를 300mTorr 압력에서 30분동안 흘려주었다. 이어서, 석영 챔버를 급속히 냉각시켜 구리 포일 위에 그래핀 박막(Pristine graphene)을 제조하였다. 성장한 단층 그래핀 박막을 PMMA 지지층을 사용하여 상기 SiO2/Si 기판/MoS2층의 MoS2층 위에 전사하였다. The copper foil (Alfa Aesar, product number: 13382) was placed in a quartz chamber and heated to 1000° C. under 10 cucm (standard cubic centimeters per minute) of hydrogen gas for 1 hour at 50 mTorr pressure to reduce the surface. Next, 45 sccm of methane gas was flowed for 30 minutes at a pressure of 300 mTorr. Subsequently, the quartz chamber was rapidly cooled to prepare a graphene thin film (Pristine graphene) on a copper foil. The grown single-layer graphene thin film was transferred onto the MoS 2 layer of the SiO 2 /Si substrate/MoS 2 layer using the PMMA support layer.

비교예 2: 그래핀 적층체(PrGr)의 제조Comparative Example 2: Preparation of graphene laminate (PrGr)

그래핀의 전구체인 1,2,3,4-Tetraphenylnaphthalene (TPN)이 용해된 클로로포름 용액(20mg TPN/1ml CF)을 SiO2 / Si 기판 위에 스핀 코팅 장비를 이용하여 2,000 rpm, 60 sec 조건으로 약 10-20nm 두께를 지니는 얇은 박막을 형성하여 SiO2 / Si 기판/TPN을 제조하였다. Graphene precursor 1,2,3,4-Tetraphenylnaphthalene (TPN) dissolved chloroform solution (20mg TPN/1ml CF) on a SiO 2 / Si substrate using spin coating equipment at 2,000 rpm, 60 sec condition A thin film having a thickness of 10-20 nm was formed to prepare SiO 2 /Si substrate/TPN.

다음으로, 상기 SiO2 / Si 기판/TPN을 UV/Ozone 발생 장치에 올려 놓고, 184.9nm/253.7nm의 파장을 발생시키는 Lamp에 약 10-20분간 노출시켰다. UV/Ozone 노출은 TPN을 가교시키고, TPN과 SiO2/Si 기판 사이의 강한 상호 작용을 유도하여 주로 Si-O-C 결합으로 이루어진 계면접착층(IAL, interfacial adhesion layer)이 형성된다. Next, the SiO 2 /Si substrate/TPN was placed on a UV/Ozone generator and exposed to a lamp generating a wavelength of 184.9nm/253.7nm for about 10-20 minutes. UV/Ozone The exposure crosslinks the TPN and induces a strong interaction between the TPN and the SiO 2 /Si substrate, thereby forming an interfacial adhesion layer (IAL) consisting mainly of Si-OC bonds.

이어서 상기 SiO2 / Si 기판/TPN을 화학기상증착(Chemical vapor deposition, CVD) 장비 안에 넣는다. 이 때 그래핀이 성장하는 온도에서 Cu vapor가 촉매로써 작용할 수 있게 Cu foil 조각을 샘플 위에 올려놓는다. 그 후, CVD 장치의 히터 온도상승률은 10℃/min으로 조절하였고, 동시에 H2 20 sccm, Ar 500 sccm을 흘려주어 내부의 압력을 약 5x10-1 Torr을 유지하였다. 그래핀의 성장 온도인 900℃에 도달하면 Ar 가스 밸브를 잠가, 순수 수소만 20 sccm 흘려준 뒤에 2시간 가량 유지시켜준다. 성장이 끝난 후에는 냉각속도(cooling rate)를 -60℃/min으로 하여 빠르게 온도를 낮추었다. 실온에 도달한 것을 확인한 뒤에 샘플을 CVD의 챔버로부터 꺼내 그래핀 적층체를 제조하였다.Subsequently, the SiO 2 /Si substrate/TPN is placed in a chemical vapor deposition (CVD) equipment. At this time, a piece of Cu foil is placed on the sample so that Cu vapor can act as a catalyst at a temperature at which graphene grows. Thereafter, the temperature rise rate of the heater of the CVD apparatus was adjusted to 10°C/min, and at the same time, the internal pressure was maintained at about 5x10 -1 Torr by flowing H 2 20 sccm and Ar 500 sccm. When the graphene growth temperature reaches 900°C, the Ar gas valve is closed, and only 20 sccm of pure hydrogen is flowed, and then maintained for about 2 hours. After the growth was over, the temperature was rapidly lowered by setting the cooling rate to -60°C/min. After confirming that the room temperature was reached, the sample was taken out of the chamber of CVD to prepare a graphene laminate.

소자실시예 1: 유기 전계 효과 트랜지스터 제조Device Example 1: Preparation of an organic field effect transistor

SiO2/Si 기판을 에탄올, 아세톤, 이소프로필 알코올(IPA) 및 DI water를 순차적으로 이용하여 세척해 표면의 유기 오염 물질을 제거하였다. MoO3 3.5mg과 NaCl 1.5mg을 혼합한 혼합 전구체를 석영 보트(quartz boat)의 중앙에 놓고, 상기 SiO2/Si 기판을 상기 석영 보트 위에 놓았다. 상기 석영 보트를 석영 튜브(quartz tube) 안에 배치시키고, 황(S) 분말을 함유하는 산화 알루미늄 도가니를 상기 석영 보트와 17cm 거리를 두고 상기 석영 튜브 안에 배치하였다. 상기 석영 튜브 안을 진공 상태로 만들어준 후, 500 sccm 아르곤(Ar) 가스를 흘려주고 압력 150 Torr 조건에서 상기 SiO2/Si 기판을 5분 동안 730℃로 열처리하는 동시에 상기 도가니를 200℃로 열처리하여 상기 SiO2/Si 기판 상에 MoS2층을 형성하여 SiO2/Si 기판/MoS2층을 제조하였다.The SiO 2 /Si substrate was sequentially washed with ethanol, acetone, isopropyl alcohol (IPA) and DI water to remove organic contaminants on the surface. A mixed precursor of 3.5 mg of MoO 3 and 1.5 mg of NaCl was placed in the center of a quartz boat, and the SiO 2 /Si substrate was placed on the quartz boat. The quartz boat was placed in a quartz tube, and an aluminum oxide crucible containing sulfur (S) powder was placed in the quartz tube at a distance of 17 cm from the quartz boat. After making the inside of the quartz tube in a vacuum state, 500 sccm argon (Ar) gas was flowed, and the SiO 2 /Si substrate was heat-treated at 730° C. for 5 minutes at a pressure of 150 Torr, while the crucible was heat-treated at 200° C. to form a MoS 2 layer on the SiO 2 / Si substrate to prepare a SiO 2 / Si substrate / MoS 2 layer.

상기 SiO2/Si 기판/MoS2층의 MoS2층 위에 그래핀 전구체인 1,2,3,4-테트라페닐나프탈렌(1,2,3,4-tetraphenylnaphthalene, TPN)이 용해된 클로로포름 용액(20mg TPN/1ml CF)을 스핀 코팅 장비를 이용하여 2,000 rpm, 60 sec 조건으로 약 20nm 두께의 TPN 박막을 형성하여 SiO2/Si 기판/MoS2층/TPN을 제조하였다.The SiO 2 / Si substrate / MoS on MoS 2 layer of a two-layer graphene precursor, 1,2,3,4-naphthalene-phenyl (1,2,3,4-tetraphenylnaphthalene, TPN) is dissolved in a chloroform solution (20mg TPN/1ml CF) using a spin coating equipment to form a TPN thin film having a thickness of about 20 nm at 2,000 rpm and 60 sec, to prepare an SiO 2 /Si substrate/MoS 2 layer/TPN.

상기 SiO2/Si 기판/MoS2층/TPN의 TPN 상에 섀도우 마스크를 위치시켜 UV/Ozone 발생 장치에 올려 놓고, 184.9nm/253.7nm의 파장을 발생시키는 Lamp에 약 7분 간 노출시켰다. UV/Ozone 노출은 TPN을 가교시키고, TPN과 MoS2층 사이의 강한 상호 작용을 유도하여 계면접착층(IAL, interfacial adhesion layer)이 형성된다. 이어서 상기 SiO2/Si 기판/MoS2층/TPN을 화학기상증착(Chemical vapor deposition, CVD) 장비 안에 넣는다. 이 때 그래핀이 성장하는 온도에서 Cu vapor가 촉매로써 작용할 수 있게 Cu foil 조각을 샘플 위에 올려놓는다. 그 후, CVD 장치의 히터 온도상승률은 10℃/min으로 조절하였고, 동시에 Ar 100 sccm을 흘려주어 내부의 압력을 약 2.7x10-2 Torr을 유지하였다. 그래핀의 성장 온도인 900℃에 도달하면 30분 가량 유지시켜준다. 성장이 끝난 후에는 냉각속도(cooling rate)를 -60℃/min으로 하여 빠르게 온도를 낮추었다. 실온에 도달한 것을 확인한 뒤에 샘플을 CVD의 챔버로부터 꺼내 유기 전계 효과 트랜지스터를 제조하였다. 이때, 상기 SiO2/Si 기판의 Si는 게이트 전극, SiO2는 게이트 절연막, 상기 MoS2층은 반도체층, 상기 성장된 그래핀층은 소스 전극 및 드레인 전극이다.A shadow mask was placed on a TPN of the SiO 2 /Si substrate/MoS 2 layer/TPN, placed on a UV/Ozone generator, and exposed to a lamp generating a wavelength of 184.9nm/253.7nm for about 7 minutes. UV/Ozone Exposure crosslinks the TPN and induces a strong interaction between the TPN and the MoS 2 layer to form an interfacial adhesion layer (IAL). Subsequently, the SiO 2 /Si substrate/MoS 2 layer/TPN is placed in a chemical vapor deposition (CVD) equipment. At this time, a piece of Cu foil is placed on the sample so that Cu vapor can act as a catalyst at a temperature at which graphene grows. Thereafter, the heater temperature rise rate of the CVD apparatus was adjusted to 10°C/min, and at the same time, Ar 100 sccm was flowed to maintain the internal pressure of about 2.7x10 -2 Torr. When the graphene's growth temperature reaches 900℃, it is maintained for about 30 minutes. After the growth was over, the temperature was rapidly lowered by setting the cooling rate to -60°C/min. After confirming that the room temperature was reached, the sample was taken out of the chamber of CVD to prepare an organic field effect transistor. In this case, Si of the SiO 2 /Si substrate is a gate electrode, SiO 2 is a gate insulating film, the MoS 2 layer is a semiconductor layer, and the grown graphene layer is a source electrode and a drain electrode.

소자비교예 1: 유기 전계 효과 트랜지스터 제조Device Comparative Example 1: Preparation of an organic field effect transistor

SiO2/Si 기판을 에탄올, 아세톤, 이소프로필 알코올(IPA) 및 DI water를 순차적으로 이용하여 세척해 표면의 유기 오염 물질을 제거하였다. MoO3 3.5mg과 NaCl 1.5mg을 혼합한 혼합 전구체를 석영 보트(quartz boat)의 중앙에 놓고, 상기 SiO2/Si 기판을 상기 석영 보트 위에 놓았다. 상기 석영 보트를 석영 튜브(quartz tube) 안에 배치시키고, 황(S) 분말을 함유하는 산화 알루미늄 도가니를 상기 석영 보트와 17cm 거리를 두고 상기 석영 튜브 안에 배치하였다. 상기 석영 튜브 안을 진공 상태로 만들어준 후, 500 sccm 아르곤(Ar) 가스를 흘려주고 압력 150 Torr 조건에서 상기 SiO2/Si 기판을 5분 동안 730℃로 열처리하는 동시에 상기 도가니를 200℃로 열처리하여 상기 SiO2/Si 기판 상에 MoS2층을 형성하여 SiO2/Si 기판/MoS2층을 제조하였다.The SiO 2 /Si substrate was sequentially washed with ethanol, acetone, isopropyl alcohol (IPA) and DI water to remove organic contaminants on the surface. A mixed precursor of 3.5 mg of MoO 3 and 1.5 mg of NaCl was placed in the center of a quartz boat, and the SiO 2 /Si substrate was placed on the quartz boat. The quartz boat was placed in a quartz tube, and an aluminum oxide crucible containing sulfur (S) powder was placed in the quartz tube at a distance of 17 cm from the quartz boat. After making the inside of the quartz tube in a vacuum state, 500 sccm argon (Ar) gas was flowed, and the SiO 2 /Si substrate was heat-treated at 730° C. for 5 minutes at a pressure of 150 Torr, while the crucible was heat-treated at 200° C. to form a MoS 2 layer on the SiO 2 / Si substrate to prepare a SiO 2 / Si substrate / MoS 2 layer.

구리 포일 (Alfa Aesar, product number: 13382)을 석영 챔버에 두고, 50mTorr 압력에서 1시간 동안 10sccm (standard cubic centimeters per minute)의 수소 가스 하에서 1000℃로 가열하여 표면을 환원하였다. 다음은 45sccm의 메탄 가스를 300mTorr 압력에서 30분동안 흘려주었다. 이어서, 석영 챔버를 급속히 냉각시켜 구리 포일 위에 그래핀 박막(Pristine graphene)을 제조하였다.The copper foil (Alfa Aesar, product number: 13382) was placed in a quartz chamber and heated to 1000° C. under 10 cucm (standard cubic centimeters per minute) hydrogen gas for 1 hour at 50 mTorr pressure to reduce the surface. Next, 45 sccm of methane gas was flowed for 30 minutes at a pressure of 300 mTorr. Subsequently, the quartz chamber was rapidly cooled to prepare a graphene thin film (Pristine graphene) on a copper foil.

상기 SiO2/Si 기판/MoS2층의 MoS2층 위에 상기 그래핀 박막을 PMMA 지지층을 사용하여 전사하여 유기 전계 효과 트랜지스터를 제조하였다. 이때, 상기 SiO2/Si 기판의 Si는 게이트 전극, SiO2는 게이트 절연막, 상기 MoS2층은 반도체층, 상기 전사된 그래핀층은 소스 전극 및 드레인 전극이다.Wherein the graphene thin film on the SiO 2 / Si substrate / MoS MoS 2 layer of the second layer was transferred using a PMMA support layer was prepared in the organic field effect transistor. At this time, Si of the SiO 2 /Si substrate is a gate electrode, SiO 2 is a gate insulating film, the MoS 2 layer is a semiconductor layer, and the transferred graphene layer is a source electrode and a drain electrode.

[시험예] [Test Example]

시험예 1: 그래핀 적층체의 특성 분석Test Example 1: Characterization of graphene laminate

도 2는 실시예 1에 따라 제조된 그래핀 적층체의 E1 2g 및 2D/G 라만 매핑 데이터(Raman mapping data)이고, 도 3은 실시예 1에 따라 제조된 그래핀 적층체의 라만 스펙트럼이다. 도 2 및 3을 참조하면, E1 2g 피크는 MoS2층의 독특한 라만 특성 피크 중 하나이고, 2D 피크와 G 피크는 그래핀의 고유한 라만 특성으로 MoS2층 상의 넓은 영역에 그래핀이 균일하게 합성된 것을 확인할 수 있으며, MoS2의 특성을 보여주는 E1 2g 피크 (382.14 cm-1) 및 A1g 피크 (401.6 cm-1)와 그래핀의 특성을 보여주는 D-피크 (1,382 cm-1), G-피크 (1,589 cm-1) 및 2D-피크 (2,694 cm- 1)가 나타나는 것을 확인할 수 있었다.2 is E 1 2g and 2D/G Raman mapping data of the graphene laminate prepared according to Example 1, and FIG. 3 is a Raman spectrum of the graphene laminate prepared according to Example 1; . Referring to FIGS. 2 and 3, the E 1 2g peak is one of the unique Raman characteristic peaks of the MoS 2 layer, and the 2D peak and the G peak are graphene's unique Raman characteristics, so that the graphene is uniform over a large area on the MoS 2 layer. E 1 2g peak (382.14 cm -1 ) showing the characteristics of MoS 2 and A 1 g peak (401.6 cm-1) and D-peak (1,382 cm -1 ) showing the characteristics of graphene. , G-peak (1,589 cm -1 ) and 2D-peak (2,694 cm - 1 ) were confirmed to appear.

도 3을 참조하면, 측정된 2D-피크의 반치폭(FWHM)이 67cm-1이었으며 이는 그래핀의 층수가 약 4층이라는 것을 나타낸다. 도 4는 실시예 1에 따라 제조된 그래핀 적층체의 단면 TEM 이미지(왼쪽) 및 파란색 점선의 depth-profile(오른쪽)을 나타낸 것이다. 도 4를 참조하면, 합성된 그래핀의 층수가 4층인 것을 확인할 수 있으며, 그래핀과 그래핀 사이의 측정된 층간 거리(△d)는 3.4Å이며, 그래핀과 MoS2 사이의 층간 거리는 3.6Å인 것을 확인할 수 있었다.Referring to FIG. 3, the measured half-width (FWHM) of the 2D-peak was 67 cm -1 , indicating that the number of graphene layers was about 4 layers. 4 is a cross-sectional TEM image of the graphene laminate prepared according to Example 1 (left) and the depth-profile (right) of the blue dotted line. Referring to FIG. 4, it can be seen that the number of layers of the synthesized graphene is four, and the measured interlayer distance (Δd) between graphene and graphene is 3.4 km, and the interlayer distance between graphene and MoS 2 is 3.6. It was confirmed that it was Å.

도 5는 실시예 1에 따라 제조된 그래핀 적층체의 SAED 패턴 이미지를 나타낸 것이다. 도 5를 참조하면, 각 회절 패턴은 그래핀과 MoS2층의 (100) 격자 간격과 일치하는 것을 확인할 수 있었다.Figure 5 shows a SAED pattern image of the graphene laminate prepared according to Example 1. Referring to FIG. 5, it was confirmed that each diffraction pattern coincides with the (100) lattice spacing between the graphene and the MoS 2 layer.

시험예 2: MOSTest Example 2: MOS 22 와 그래핀의 계면 분석And graphene interface analysis

도 6 및 7은 실시예 1, 비교예 1 및 2에 따라 제조된 그래핀 적층체의 C1s XPS 분석 그래프이고, 도 8 및 도 9는 각각 실시예 1 및 비교예 1에 따라 제조된 그래핀 적층체의 Mo3d 및 S2p XPS 분석 그래프이다.6 and 7 are C1s XPS analysis graphs of graphene laminates prepared according to Example 1, Comparative Examples 1 and 2, and FIGS. 8 and 9 are graphene laminates prepared according to Example 1 and Comparative Example 1, respectively. Sieve Mo3d and S2p XPS analysis graph.

도 6 및 7을 참조하면, 비교예 2와 비교하여 실시예 1 및 비교예 1의 그래핀 적층체에서 피크 시프트(peak shift)가 나타났으며, 비교예 1의 시프트는 청색을 향한 것으로 그래핀 전사 과정에서 사용된 PMMA의 잔류물인 다양한 작용기에 의한 것일 수 있다. 비교예 1의 경우, PMMA의 잔류물인 다양한 작용기에 의해 O-C=O 피크 (288.3 eV) 및 C-O 피크 (286.2 eV)가 나타나나, 실시예 1의 그래핀 적층체의 C1s XPS 분석 그래프에는 나타나지 않는 것을 확인할 수 있었다. 또한 도 7 내지 9를 참조하면, 실시예 1의 그래핀 적층체의 경우 그래핀과 MoS2층 사이 계면에서의 Mo-C 및 S-C 결합을 보여주는 피크가 관찰되는 것을 확인할 수 있으며, 이 결합은 그래핀과 MoS2층 사이의 접착력을 강화시킨다.6 and 7, a peak shift was observed in the graphene laminates of Example 1 and Comparative Example 1 compared to Comparative Example 2, and the shift of Comparative Example 1 was toward blue. It may be due to various functional groups that are residues of PMMA used in the transcription process. In the case of Comparative Example 1, the OC=O peak (288.3 eV) and CO peak (286.2 eV) are exhibited by various functional groups that are residues of PMMA, but not shown in the C1s XPS analysis graph of the graphene laminate of Example 1 I could confirm. Also, referring to FIGS. 7 to 9, in the case of the graphene laminate of Example 1, it can be confirmed that peaks showing Mo-C and SC bonds at the interface between the graphene and the MoS 2 layer are observed. Strengthens the adhesion between the pin and the MoS 2 layer.

도 10은 실시예 1, 비교예 1 및 2에 따라 제조된 그래핀 적층체의 단일 라만 스펙트럼이다. 2D 피크 변이(shift)는 그래핀에 대한 도핑 유형에 의해 결정되는데 p형 도펀트에 의해 청색 변이(blue-shifted)되고, n형 도펀트에 의해 적색 변이(red-shifted)된다. 도 10을 참조하면, 비교예 1의 그래핀 적층체는 그래핀에 강한 p형 도펀트인 PMMA 잔여물로 인해 2D 피크가 청색 변이되었고, 실시예 1의 그래핀 적층체는 그래핀과 MoS2층 사이의 계면 접착 결합이 2D 피크의 적색 변이를 유발하는 것을 확인할 수 있었다.10 is a single Raman spectrum of a graphene laminate prepared according to Example 1, Comparative Examples 1 and 2. The 2D peak shift is determined by the doping type for graphene, which is blue-shifted by a p-type dopant, and red-shifted by an n-type dopant. Referring to FIG. 10, the graphene layered product of Comparative Example 1 has a blue 2D peak due to PMMA residue, which is a p-type dopant resistant to graphene, and the graphene layered product of Example 1 has two layers of graphene and MoS. It was confirmed that the interfacial adhesive bond between the two causes a red shift of the 2D peak.

시험예 3: 유기박막트랜지스터의 전기적 특성 분석Test Example 3: Analysis of the electrical properties of the organic thin film transistor

도 12는 소자실시예 1에 따라 제조된 유기 전계 효과 트랜지스터의 E1 2g 및 2D/G 라만 매핑 데이터(Raman mapping data)(오른쪽) 및 채널 영역의 광학 현미경 이미지(왼쪽)이다. 도 12를 참조하면, MoS2층은 채널 영역을 포함하여 전체 영역에 걸쳐 균일하게 나타나며, 그래핀은 소스 및 드레인 전극 영역에만 존재하는 것을 확인할 수 있었다.12 is an E 1 2g and 2D/G Raman mapping data (right) of an organic field effect transistor manufactured according to Device Example 1 (right) and an optical microscope image of the channel region (left). Referring to FIG. 12, it was confirmed that the MoS 2 layer appeared uniformly over the entire region including the channel region, and graphene was present only in the source and drain electrode regions.

도 13은 소자실시예 1에 따라 제조된 유기 전계 효과 트랜지스터의 라만 스펙트럼이다. 도 13을 참조하면, MoS2층은 채널 영역에, 그래핀은 소스 및 드레인 전극 영역에 상응하는 것을 명확하게 보여주며, 그래핀의 라만 특성인 D 피크 (1,352 cm-1), G 피크 (1,587 cm-1), 2D 피크 (2,687 cm- 1)가 전극 영역에서만 관찰되는 것을 확인할 수 있었다.13 is a Raman spectrum of an organic field effect transistor manufactured according to Device Example 1. Referring to FIG. 13, the MoS 2 layer clearly shows that it corresponds to the channel region and the graphene to the source and drain electrode regions, and the Raman characteristics of the graphene D peak (1,352 cm -1 ) and G peak (1,587 It was confirmed that cm -1 ) and 2D peaks (2,687 cm - 1 ) were observed only in the electrode region.

도 14는 소자실시예 1에 따라 제조된 유기 전계 효과 트랜지스터의 트랜스퍼 커브 특성을 나타낸 그래프이다. 도 15는 소자실시예 1 및 소자비교예 1에 따라 제조된 유기 전계 효과 트랜지스터의 전자 이동도(μ)를 나타낸 그래프이다. 도 14를 참조하면, 전형적인 n-형 트랜지스터의 거동과 ~ 108의 높은 on / off 비율을 보였다. 소자실시예 1에 따라 제조된 유기 전계 효과 트랜지스터의 캐리어 이동도 μ를 트랜스퍼 커브 특성 그래프로부터 계산했다. 14 is a graph showing transfer curve characteristics of an organic field effect transistor manufactured according to Device Example 1; 15 is a graph showing electron mobility (μ) of an organic field effect transistor manufactured according to Device Example 1 and Device Comparative Example 1. Referring to FIG. 14, the behavior of a typical n-type transistor and a high on/off ratio of ~ 10 8 were shown. The carrier mobility μ of the organic field effect transistor manufactured according to Device Example 1 was calculated from the transfer curve characteristic graph.

Figure 112019019196099-pat00001
Figure 112019019196099-pat00001

여기서, L[μm]는 채널 길이, ID[μA]는 드레인 전류, W[μm]는 채널 폭, C[F/μm2]는 유전체층의 규격화된 용량, VG[V]는 게이트 전압, VT[V]는 임계 전압이다. 도 14를 참조하면, 소자실시예 1에 따라 제조된 40개의 트랜지스터를 대상으로 포화 영역 (VDS = 500mV)에서 트랜스퍼 커브를 사용하여 계산된 평균 μ는 11.8 cm2·V-1·s-1이었다. 소자비교예 1에 따라 제조된 트랜지스터의 평균 μ는 소자실시예 1의 μ보다 1/3 정도 작은 3.9 cm2·V-1·s-1이었다. 이 결과는 본 발명의 제조방법으로 제조된 그래핀을 트랜지스터에 사용하는 것이 더 적절함을 보여준다.Here, L[μm] is the channel length, I D [μA] is the drain current, W[μm] is the channel width, C[F/μm 2 ] is the normalized capacity of the dielectric layer, V G [V] is the gate voltage, V T [V] is the threshold voltage. Referring to FIG. 14, an average μ calculated using a transfer curve in a saturation region (V DS = 500 mV) for 40 transistors manufactured according to Device Example 1 is 11.8 cm 2 ·V −1 ·s -1 Was. The average μ of the transistor manufactured according to Device Comparative Example 1 was 3.9 cm 2 ·V −1 ·s -1 which is about 1/3 smaller than the μ of Device Example 1. This result shows that it is more appropriate to use graphene produced by the manufacturing method of the present invention in a transistor.

도 16은 소자실시예 1 및 소자비교예 1에 따라 제조된 유기 전계 효과 트랜지스터의 접촉 저항을 비교한 그래프이다. 접촉 저항은 100 ≤ L ≤ 250 μm의 트랜스퍼-라인 방법을 사용하여 계산되었다. 또한 하기의 식을 사용하여 각 VG에서 저항의 L = 0 교차점에서 RC를 추출했다.16 is a graph comparing the contact resistance of the organic field effect transistor manufactured according to Device Example 1 and Device Comparative Example 1. Contact resistance was calculated using a transfer-line method of 100 ≤ L ≤ 250 μm. In addition, R C was extracted at the intersection of L = 0 of the resistance at each V G using the following equation.

Figure 112019019196099-pat00002
Figure 112019019196099-pat00002

여기서 μ와 VT는 각각 고유 전계 효과 이동도와 문턱 전압이다. Rtotal[Ω]은 총 저항이고, Rch[Ω]는 채널 저항이다. Rtotal은 선형 정권에서 각 I-V 곡선의 기울기의 역으로부터 얻어졌다. RC는 RCW로서 채널 폭에 의해 표준화되었다. 도 16을 참조하면, 소자실시예 1의 전극이 소자비교예 1보다 RCW가 낮은 것을 확인할 수 있었다. 따라서, 실시예 1의 전사 공정 없이 기판 위에 직접 성장된 그래핀이 유기 전계 효과 트랜지스터의 전극으로서 적절하며, 소자에 적용했을 때, 낮은 접촉 저항으로 우수한 전기적 특성을 나타낸다.Where μ and V T are the intrinsic field effect mobility and threshold voltage, respectively. R total [Ω] is the total resistance, and R ch [Ω] is the channel resistance. R total was obtained from the inverse of the slope of each IV curve in the linear regime. R C is standardized by channel width as R C W. Referring to FIG. 16, it was confirmed that the electrode of the device example 1 has a lower R C W than the device comparison example 1. Therefore, graphene grown directly on the substrate without the transfer process of Example 1 is suitable as an electrode of an organic field effect transistor, and when applied to a device, exhibits excellent electrical properties with low contact resistance.

도 17은 소자실시예 1 및 소자비교예 1에 따라 제조된 유기 전계 효과 트랜지스터의 온도에 따른 트랜스퍼(VDS = 500 meV) 특성을 나타낸 그래프이다. 도 17을 참조하면, 얻어진 I-V 전기적 특성에서 MoS2의 전하 이동은 호핑 수송 메커니즘 (hopping transport mechanism)에 의해 제어되기 때문에 온도가 증가함에 따라 전류 I가 증가했으며, 소자실시예 1의 전류가 소자비교예 1의 전류보다 훨씬 컸다.17 is a graph showing transfer (V DS = 500 meV) characteristics according to temperature of an organic field effect transistor manufactured according to Device Example 1 and Device Comparative Example 1. FIG. Referring to FIG. 17, since the charge transfer of MoS 2 in the obtained IV electrical properties is controlled by a hopping transport mechanism, the current I increases as the temperature increases, and the current of Device Example 1 compares the devices. It was much larger than the current in Example 1.

얻어진 I-V 데이터로부터 쇼트키 배리어 높이(φB)를 계산하기 위해 다음 식을 사용하였다.The following equation was used to calculate the Schottky barrier height (φ B ) from the obtained IV data.

Figure 112019019196099-pat00003
Figure 112019019196099-pat00003

여기서, IDS [A]는 드레인 전류, A는 리차드슨 상수, T [K]는 온도, q는 전자 전하, kB는 볼츠만 상수, VDS [V]는 드레인 전압, n은 비이상 요소이다. VDS가 3kBT 보다 클 때, 상기 식은 다음과 같이 간단해질 수 있다.Here, I DS [A] is the drain current, A is the Richardson constant, T [K] is the temperature, q is the electron charge, k B is the Boltzmann constant, V DS [V] is the drain voltage, and n is the non-ideal element. When V DS is greater than 3k B T, the above equation can be simplified as follows.

Figure 112019019196099-pat00004
Figure 112019019196099-pat00004

φB는 ln(IDS / T3/2) 대 1000 / T의 플롯에서 상기 식의 기울기로부터 추출될 수 있으므로 소자실시예 1 및 소자비교예 1의 전극에 대해 VG에 따라 얻은 결과를 플로팅하여 도 18에 나타내었다.Since φ B can be extracted from the slope of the above equation in a plot of ln(I DS / T 3/2 ) versus 1000 / T, plot the results obtained according to V G for the electrodes of Device Example 1 and Device Comparative Example 1 It is shown in Figure 18.

얻어진 기울기 값으로부터 φB를 계산하기 위해서는 다음 식을 사용하여 계산할 수 있는 n이 필요하다.In order to calculate φ B from the obtained slope value, n, which can be calculated using the following equation, is required.

Figure 112019019196099-pat00005
Figure 112019019196099-pat00005

여기서, RS는 쇼트키 다이오드의 직렬 저항이다. n은 dVDS / dIDS 대 1 / IDS 플롯의 기울기로부터 결정되며, 도 19에 소자실시예 1에 따라 제조된 유기 전계 효과 트랜지스터의 VG = 60V일 때 1 / IDS에 따른 dVDS / dIDS 플롯을 나타내었다. 그 결과 n = 10.3이었다. Here, R S is the series resistance of the Schottky diode. n is determined from the slope of the dV DS / dI DS versus 1 / I DS plot, and dV DS / according to 1 / I DS when V G = 60 V of the organic field effect transistor manufactured according to Device Example 1 in FIG. dI DS plots are shown. As a result, n=10.3.

도 20은 소자실시예 1 및 소자비교예 1에 따라 제조된 유기 전계 효과 트랜지스터의 게이트 전압에 따른 쇼트키 배리어 높이(φB)를 나타낸 그래프이다. 도 20을 참조하면, 소자실시예 1의 경우 VG = 70V 후에 배리어 높이가 0 meV로 감소되는 반면, 소자비교예 1은 60 ≤ φB ≤ 100 meV 인 것을 확인할 수 있었다. 이 결과는 MoS2와 그래핀 전극 사이의 인터페이스에서 이상적인 오믹 접촉이 달성된다는 것을 의미한다.20 is a graph showing a Schottky barrier height φ B according to a gate voltage of an organic field effect transistor manufactured according to Device Example 1 and Device Comparative Example 1. Referring to FIG. 20, in the case of Device Example 1, after V G =70V, the barrier height was reduced to 0 meV, whereas Device Comparative Example 1 was confirmed to have 60 ≤ φ B ≤ 100 meV. This result means that an ideal ohmic contact is achieved at the interface between the MoS 2 and the graphene electrode.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is indicated by the following claims rather than the above detailed description, and it should be interpreted that all changes or modified forms derived from the meaning and scope of the claims and equivalent concepts thereof are included in the scope of the present invention. do.

Claims (20)

기판;
상기 기판 상에 형성된 반도체층;
상기 반도체층 상에 형성된 계면접착층(interfacial adhesion layer); 및
상기 계면접착층 상에 형성되고, 그래핀을 포함하는 전극;을 포함하고,
상기 반도체층은 MX2로 표시되는 칼코겐화합물을 포함하고,
M은 전이금속 원소이고,
X는 칼코겐 원소이고,
상기 계면접착층은 상기 반도체층과 상기 그래핀을 접착하고, 전이금속-칼코겐(M-X2) 결합, 전이금속-칼코겐(M-X) 결합, 전이금속-탄소(M-C) 결합 및 칼코겐-탄소(X-C) 결합을 포함하는 것인, 그래핀 적층체.Board;
A semiconductor layer formed on the substrate;
An interfacial adhesion layer formed on the semiconductor layer; And
It is formed on the interfacial adhesive layer, an electrode containing graphene; includes,
The semiconductor layer contains a chalcogenide compound represented by MX 2 ,
M is a transition metal element,
X is chalcogenide,
The interfacial adhesive layer bonds the semiconductor layer and the graphene, and transition metal-chalcogen (MX 2 ) bond, transition metal-chalcogen (MX) bond, transition metal-carbon (MC) bond, and chalcogen-carbon ( XC) is a graphene laminate comprising a bond. 삭제delete 제1항에 있어서,
상기 전이금속 원소는 몰리브덴(Mo), 텅스텐(W), 타이타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 레늄(Re), 바나듐(V), 납(Pd), 나이오븀(Nb), 백금(Pt), 탄탈륨(Ta) 및 철(Fe)로 이루어진 군에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 그래핀 적층체.According to claim 1,
The transition metal elements are molybdenum (Mo), tungsten (W), titanium (Ti), zirconium (Zr), hafnium (Hf), rhenium (Re), vanadium (V), lead (Pd), niobium (Nb) , Platinum (Pt), tantalum (Ta) and iron (Fe) graphene laminate, characterized in that it comprises at least one selected from the group consisting of. 제1항에 있어서,
상기 칼코겐 원소는 황(S), 셀레늄(Se) 및 텔루륨(Te)으로 이루어진 군에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 그래핀 적층체.According to claim 1,
The chalcogen element is a graphene laminate, characterized in that it comprises at least one selected from the group consisting of sulfur (S), selenium (Se) and tellurium (Te). 제1항에 있어서,
상기 그래핀이 단일층 그래핀, 2중층 그래핀 및 다층 그래핀으로 이루어진 군에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 그래핀 적층체.According to claim 1,
The graphene laminate characterized in that the graphene comprises at least one selected from the group consisting of single-layer graphene, double-layer graphene, and multi-layer graphene. 제1항에 있어서,
상기 기판이 실리콘(Si) 및 금속산화물 중 1종 이상을 포함하는 것을 특징으로 하는 그래핀 적층체.According to claim 1,
Graphene laminate, characterized in that the substrate comprises at least one of silicon (Si) and metal oxide. 제6항에 있어서,
상기 금속산화물은 실리콘 옥사이드(SiO2), 알루미늄 옥사이드(Al2O3), 하프늄 옥사이드(HfO3) 및 이산화 타이타늄(TiO2)으로 이루어진 군에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 그래핀 적층체.The method of claim 6,
The metal oxide is graphene, characterized in that it comprises at least one selected from the group consisting of silicon oxide (SiO 2 ), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 3 ) and titanium dioxide (TiO 2 ). Laminate. 제1항의 그래핀 적층체를 포함하는 유기전자소자.An organic electronic device comprising the graphene laminate of claim 1. 제8항에 있어서,
상기 유기전자소자는 유기박막트랜지스터, 유기태양전지, 유기발광다이오드, 유기메모리소자, 광검출소자, 멤리스터 및 베리스터 중에서 선택된 어느 하나인 것을 특징으로 하는 유기전자소자.The method of claim 8,
The organic electronic device is an organic electronic device, characterized in that any one selected from an organic thin film transistor, an organic solar cell, an organic light emitting diode, an organic memory device, a photodetector device, a memristor and a varister. (a) 기판 상에 반도체층을 적층하여 기판/반도체층을 제조하는 단계;
(b) 상기 기판/반도체층의 반도체층 상에 그래핀 전구체를 코팅하여 기판/반도체층/그래핀 전구체층을 제조하는 단계;
(c) 상기 기판/반도체층/그래핀 전구체층의 그래핀 전구체층 상에 UV/O3를 조사하여 기판/반도체층/계면접착층/가교된 그래핀 전구체층을 제조하는 단계; 및
(d) 상기 기판/반도체층/계면접착층/가교된 그래핀 전구체층의 가교된 그래핀 전구체층 상에 금속 촉매를 위치시키고 열처리하여 기판/반도체층/계면접착층/그래핀을 포함하는 전극을 포함하는 그래핀 적층체를 제조하는 단계;를 포함하고,
상기 반도체층은 MX2로 표시되는 칼코겐화합물을 포함하고,
M은 전이금속 원소이고,
X는 칼코겐 원소인 것인, 그래핀 적층체의 제조방법.(a) forming a substrate/semiconductor layer by laminating a semiconductor layer on the substrate;
(b) preparing a substrate/semiconductor layer/graphene precursor layer by coating a graphene precursor on the semiconductor layer of the substrate/semiconductor layer;
(c) preparing a substrate/semiconductor layer/interface adhesive layer/crosslinked graphene precursor layer by irradiating UV/O 3 on the graphene precursor layer of the substrate/semiconductor layer/graphene precursor layer; And
(d) Positioning a metal catalyst on the crosslinked graphene precursor layer of the substrate/semiconductor layer/interface adhesive layer/crosslinked graphene precursor layer and heat-treating to include an electrode comprising a substrate/semiconductor layer/interface adhesive layer/graphene The step of manufacturing a graphene laminate to include;
The semiconductor layer contains a chalcogenide compound represented by MX 2 ,
M is a transition metal element,
X is a chalcogen element, a method for producing a graphene laminate. 제10항에 있어서,
상기 단계 (a)에서, 상기 반도체층이 용융염-보조-화학기상증착법(molten-salt-assisted CVD)에 의해 적층되는 것을 특징으로 하는 그래핀 적층체의 제조방법.The method of claim 10,
In step (a), the semiconductor layer is a molten salt-assisted-chemical vapor deposition (molten-salt-assisted CVD) method of manufacturing a graphene laminate, characterized in that the lamination by lamination. 제10항에 있어서,
상기 단계 (b) 이후에,
(b') 상기 그래핀 전구체가 코팅된 기판/반도체층/그래핀 전구체층 상에 섀도우 마스크를 위치시키는 단계를 추가로 포함하는 것을 특징으로 하는 그래핀 적층체의 제조방법.The method of claim 10,
After step (b),
(b') A method of manufacturing a graphene laminate, further comprising the step of positioning a shadow mask on the graphene precursor coated substrate/semiconductor layer/graphene precursor layer. 제10항에 있어서,
상기 그래핀 전구체는 25℃, 1기압에서 고체상태이고, 치환 또는 비치환된 방향족 탄화수소이고,
상기 치환에 해당하는 치환기는 산소원자, C1 내지 C200 알킬기, C2 내지 C200의 알케닐기, C2 내지 C200의 알키닐기, C1 내지 C200 알킬렌기, C2 내지 C200의 알케닐렌기, C2 내지 C200의 알키닐렌기, 및 C6 내지 C200 아릴기로 이루어진 군에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 그래핀 적층체의 제조방법.The method of claim 10,
The graphene precursor is a solid state at 25 ℃, 1 atmosphere, a substituted or unsubstituted aromatic hydrocarbon,
Substituents corresponding to the above substituents are oxygen atom, C1 to C200 alkyl group, C2 to C200 alkenyl group, C2 to C200 alkynyl group, C1 to C200 alkylene group, C2 to C200 alkenylene group, C2 to C200 alkynylene group , And C6 to C200 a graphene laminate method comprising at least one selected from the group consisting of aryl groups. 제13항에 있어서,
상기 그래핀 전구체는 1,2,3,4-Tetraphenylnaphthalene(TPN), 안트라센(Anthracene), 파이렌(Pyrene), 나프탈렌(Naphthalene), 플루오란텐(Fluoranthene), 헥사페닐벤젠(Hexaphenylbenzene), 테트라페닐싸이클로펜타디에논(Tetraphenylcyclopentadienone), 디페닐아세틸렌(Diphenylacetylene), 페닐아세틸렌(Phenylacetylene), 트립티센(Triptycene), 테트라센(Tetracene), 크리센(Chrysene), 트리페닐렌(Triphenylene), 코로넨(Coronene), 펜타센(Pentacene), 코란눌렌(Corannulene) 및 오발렌(Ovalene) 중에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 그래핀 적층체의 제조방법.The method of claim 13,
The graphene precursor is 1,2,3,4-Tetraphenylnaphthalene (TPN), anthracene, pyrene, naphthalene, fluoranthene, hexaphenylbenzene, tetraphenyl Tetraphenylcyclopentadienone, Diphenylacetylene, Phenylacetylene, Triptycene, Tetrane, Chrysene, Triphenylene, Coronene ), pentacene (Pentacene), corannulene (Corannulene) and ovalene (Ovalene) characterized in that it comprises at least one selected from the graphene laminate manufacturing method. 제10항에 있어서,
상기 금속 촉매는 구리, 니켈, 코발트, 철, 탄탈룸, 이리듐 및 루테늄 중에서 선택된 1종 이상을 포함하는 것을 특징으로 하는 그래핀 적층체의 제조방법.The method of claim 10,
The metal catalyst is copper, nickel, cobalt, iron, tantalum, a method for producing a graphene laminate, characterized in that it comprises at least one selected from iridium and ruthenium. 제10항에 있어서,
상기 단계 (b)에서, 상기 코팅된 그래핀 전구체의 두께가 1 내지 100nm인 것을 특징으로 하는 그래핀 적층체의 제조방법The method of claim 10,
In step (b), the method of manufacturing a graphene layered product, characterized in that the thickness of the coated graphene precursor is 1 to 100nm 제10항에 있어서,
상기 단계 (b)에서, 상기 코팅 방법이 스핀 코팅, 딥 코팅, 바 코팅, 스프레이 코팅 중에서 선택된 어느 하나의 방법인 것을 특징으로 하는 그래핀 적층체의 제조방법.The method of claim 10,
In step (b), the method of manufacturing a graphene laminate, characterized in that the coating method is any one selected from spin coating, dip coating, bar coating, spray coating. 제10항에 있어서,
상기 단계 (d)가 200 내지 1,500℃에서 수행되는 것을 특징으로 하는 그래핀 적층체의 제조방법.The method of claim 10,
Method of producing a graphene laminate, characterized in that the step (d) is performed at 200 to 1,500 ℃. 제10항에 있어서,
상기 단계 (d)가 촉매의 화학기상증착에 의해 수행되는 것을 특징으로 하는 그래핀 적층체의 제조방법.The method of claim 10,
Method of manufacturing a graphene layered product, characterized in that step (d) is performed by chemical vapor deposition of a catalyst. 제19항에 있어서,
상기 화학기상증착이 저압 화학기상증착(Low Pressure Chemical Vapor Deposition), 상압 화학기상증착(Atmospheric Pressure Chemical Vapor Deposition), 플라즈마 화학기상증착(Plasma-enhanced Chemical Vapor Deposition), 줄-히팅(Joul-heating) 화학기상증착, 및 마이크로웨이브 화학기상증착 중에서 선택된 어느 하나인 것을 특징으로 하는 그래핀 적층체의 제조방법.The method of claim 19,
The chemical vapor deposition is a low pressure chemical vapor deposition (Low Pressure Chemical Vapor Deposition), atmospheric pressure chemical vapor deposition (Atmospheric Pressure Chemical Vapor Deposition), plasma chemical vapor deposition (Plasma-enhanced Chemical Vapor Deposition), joule-heating (Joul-heating) Method for producing a graphene laminate, characterized in that any one selected from chemical vapor deposition, and microwave chemical vapor deposition.
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