KR102127154B1

KR102127154B1 - Apparatuses and methods for shifting phase using phase interpolation

Info

Publication number: KR102127154B1
Application number: KR1020180038282A
Authority: KR
Inventors: 서문교; 이상훈
Original assignee: 성균관대학교산학협력단
Priority date: 2018-04-02
Filing date: 2018-04-02
Publication date: 2020-06-26
Also published as: KR20190115348A

Abstract

본 발명은 위상 보간법을 이용한 위상 변위 장치에 관한 것이다. 본 발명의 일 실시 예에 따른 위상 보간법을 이용한 위상 변위 장치는 차동 입력 신호를 이용하여 제1 및 제2 신호를 생성하는 신호 생성부; 위상 보간법을 이용하여 상기 생성된 제1 및 제2 신호의 가중치를 조절하되, 코어스 비트(coarse bit) 지점의 위상을 보간하여 파인 비트(fine bit) 지점의 위상을 생성하는 신호 변환부; 상기 가중치가 조절된 제1 및 제2 신호를 가산하여 가산 신호를 생성하는 신호 가산부; 및 상기 생성된 가산 신호를 출력 매칭을 통해 출력 신호로 출력하는 출력 매칭부를 포함한다.The present invention relates to a phase shift device using a phase interpolation method. A phase shifting apparatus using a phase interpolation method according to an embodiment of the present invention includes a signal generator for generating first and second signals using a differential input signal; A signal converting unit that adjusts the weights of the generated first and second signals using a phase interpolation method, and interpolates phases of coarse bit points to generate phases of fine bit points; A signal adder that adds the weighted first and second signals to generate an added signal; And an output matching unit that outputs the generated addition signal as an output signal through output matching.

Description

Phase displacement device and method using phase interpolation {APPARATUSES AND METHODS FOR SHIFTING PHASE USING PHASE INTERPOLATION}

본 발명은 위상 보간법을 이용한 위상 변위 장치 및 방법에 관한 것이다.The present invention relates to a phase shift device and method using a phase interpolation method.

위상 변위기는 위상 배열 시스템 안테나의 핵심 구성품 중 하나이며 다수로 구성되어 있다. 각각의 위상 변위기는 빔을 발진하는 레이더로서 작동한다. 위상 변위기는 위상을 전자적으로 제어하여 빔의 형태나 방향을 조절하여 일정한 범위 내의 목표물을 탐색하거나 추적할 수 있는 무기체계의 레이더로 사용된다. 위상 변위기는 전자적으로 위상 배열을 조절함으로써, 빠른 탐색 및 추적을 가능하게 하여 현재 전투기, 미사일 등 군사용 무기체계에 많이 사용되고 있다. 이러한 위상 배열 안테나의 정밀한 빔 제어를 위해서는 동작 주파수에서 높은 해상도, 낮은 삽입손실, 일정한 위상 변화율 및 진폭 변화율의 최소화, 낮은 입출력 반사손실 등이 요구된다.The phase shifter is one of the key components of the phased array system antenna and consists of a number. Each phase shifter acts as a radar that oscillates the beam. The phase shifter is used as a radar of a weapon system capable of searching or tracking targets within a certain range by electronically controlling the phase to adjust the shape or direction of the beam. Phase shifters are used in military weapon systems such as fighter jets and missiles by electronically adjusting the phase arrangement to enable quick navigation and tracking. For precise beam control of the phased array antenna, high resolution, low insertion loss, constant phase change rate and amplitude change rate minimization, low input and output reflection loss are required at the operating frequency.

이와 같이, 위상 변위기는 송수신기/위상배열 시스템에서 위상 배열 안테나의 정밀한 위상 제어를 위한 것이다. 위상 변위기의 동작 상태 변화에 따른 정밀한 위상 조절 및 낮은 삽입손실, 낮은 크기 변화, 낮은 입출력 반사 손실을 최소화하는 것이 필요하다.As such, the phase shifter is for precise phase control of the phased array antenna in a transceiver/phased array system. It is necessary to precisely adjust the phase shifter according to the change of the operating state of the phase shifter, and to minimize low insertion loss, low size change, and low input/output reflection loss.

디지털 위상 변위기 구조로는 크게 전송선 교체 방식(switched line), 부하 선로형(load line) 방식, I/Q 변조(modulation) 방식으로 나뉠 수 있다. 전송선 교체 방식 및 부하 선로형 방식 모두 핀(pin) 다이오드의 스위칭을 방식을 이용하여 위상을 구현하는데 공통점이 있다. 전송선 교체 방식은 전송선의 길이가 다른 전송선들을 스위칭하여 위상을 조절한다. 전송선 교체 방식은 정밀한 위상 제어를 하는데 장점이 있지만, 전송선 및 스위치를 통한 손실 및 크기 변화에 대한 단점을 가지고 있다. 부하선로형 방식의 위상 변위기는 회로의 구조가 간단하지만, 45^o이하의 위상에서만 정밀한 위상 차이를 갖는데 용이하다. RC 다 위상(poly phase) 방식은 삽입 손실 및 위상 크기의 변화가 크다는 단점을 가지고 있다. RC 다 위상 필터는 대역폭(bandwidth)을 높이기 위해 1단보다 여러 단을 합쳐서 사용하는 경우가 많다. 그러나 여러 단을 쓸 경우 삽입손실 및 위상 크기 변화가 크다.The structure of the digital phase shifter can be largely divided into a switched line type, a load line type, and an I/Q modulation type. Both the transmission line replacement method and the load line type method have a common point in realizing phase by using a pin diode switching method. In the transmission line replacement method, phases are adjusted by switching transmission lines having different lengths. The transmission line replacement method has an advantage in precise phase control, but has a disadvantage of loss and size change through the transmission line and the switch. The circuit structure of the load line type phase shifter is simple, but it is easy to have a precise phase difference only at a phase of 45 ^o or less. The RC poly-phase method has the disadvantage of large insertion loss and large change in phase size. RC multi-phase filters are often used in combination with multiple stages rather than one stage to increase bandwidth. However, if multiple stages are used, the insertion loss and phase size change are large.

디지털 위상 변위기 중에서 I/Q 벡터 변조 방식은 삽입 손실, 위상 및 크기 변화에 상대적으로 좋은 특성을 가진다. I/Q 벡터 변조 방식은 종래의 다른 종류의 위상 변위기와 비교하였을 때 칩 사이즈의 최소화, 정확한 위상, 낮은 진폭 변화 등의 장점을 가지고 있다.Among digital phase shifters, the I/Q vector modulation method has relatively good characteristics for insertion loss, phase and magnitude change. The I/Q vector modulation method has advantages such as minimization of chip size, accurate phase, and low amplitude change compared to other conventional phase shifters.

그러나 해상도가 높아질수록 DAC 회로의 복잡성 증가와 칩 사이즈가 커지는 단점을 가지고 있다. I/Q 벡터 변조 방식의 위상 변위기는 인페이즈(inphase)와 쿼드러처(quadrature) 신호를 생성하기 위해 대표적으로 RC 다 위상 필터(poly phase filter)와 QAF 필터(filter) 2가지 방식이 있다. RC 다 위상 필터는 크기가 작은 강점이 있지만, 대역폭이 작고 상대적으로 큰 삽입손실과 위상 변위기의 상태별 위상 크기 차이가 큰 단점이 있다. However, as the resolution increases, the complexity of the DAC circuit increases and the chip size increases. There are two types of phase shifters of the I/Q vector modulation method, such as an RC poly phase filter and a QAF filter, to generate inphase and quadrature signals. RC multi-phase filters have the advantage of small size, but they have the disadvantages of small bandwidth, relatively large insertion loss, and large phase size difference for each phase shifter.

I/Q 벡터 변조 방식의 위상 변위기는 해상도를 향상시키고자 할 때 DAC 회로가 복잡해지고 이는 회로의 사이즈가 커지는 문제를 야기한다. 예를 들어, 4-비트에서는 16개, 5-비트에서는 32개, 6-비트에서는 64개로서, 계수(coefficient)의 수가 배로 증가한다. 각각의 계수를 제어하기 위해서는 DAC 회로에 각각의 계수를 제어하기 위한 추가적인 로직(logic) 부분이 요구되고, 회로가 추가됨에 따라 회로의 복잡도와 칩 사이즈가 급격히 증가한다. 이는 종래 방식의 위상 변위기 구조가 갖고 있는 한계이며, 정밀한 위상 변위기를 설계하는 것이 힘든 단점을 갖고 있다. 종래 위상 변위기는 주로 코어스 비트(coarse bit)를 이용하여 해상도를 증가시킨다. The phase shifter of the I/Q vector modulation method complicates the DAC circuit when trying to improve the resolution, which causes a problem that the circuit size increases. For example, 16 in 4-bit, 32 in 5-bit, and 64 in 6-bit, the number of coefficients doubles. In order to control each coefficient, an additional logic part for controlling each coefficient is required in the DAC circuit, and the circuit complexity and chip size increase rapidly as the circuit is added. This is a limitation of the conventional phase shifter structure, and has a disadvantage that it is difficult to design a precise phase shifter. Conventional phase shifters mainly increase the resolution by using a coarse bit.

본 발명의 실시 예들은 보간(interpolation) 방법을 사용하여 새로운 파인 비트(fine bit)를 정의하고, 파인 비트를 이용하여 추가적인 해상도를 얻어 종래보다 높은 해상도(위상 분해능)를 가지면서도 회로의 복잡성 증가 문제를 해결할 수 있는, 위상 보간법을 이용한 위상 변위 장치 및 방법을 제공하고자 한다.Embodiments of the present invention define a new fine bit using an interpolation method, and obtain additional resolution using the fine bit, which has a higher resolution (phase resolution) than the conventional one, while increasing the complexity of the circuit. It is to provide a phase shift device and method using a phase interpolation method, which can solve the.

본 발명의 실시 예들은 위상 보간 방법을 사용하여 종래의 위상 변위기보다 해상도를 높이면서도 회로의 복잡성 증가를 해결하고 칩 사이즈를 최소화할 수 있는, 위상 보간법을 이용한 위상 변위 장치 및 방법을 제공하고자 한다.Embodiments of the present invention is to provide a phase shifting apparatus and method using a phase interpolation method that can solve the increase in circuit complexity and minimize the chip size while increasing the resolution than a conventional phase shifter using a phase interpolation method. .

본 발명의 실시 예들은 보간(interpolation) 방법을 사용하여 DAC에서 4비트 로직과 스위칭 부분을 이용하여 복잡성 증가 문제를 해결하고, 전체적으로 6비트의 위상 분해능을 가질 수 있어서 복잡성과 칩 사이즈를 감소시킬 수 있는, 위상 보간법을 이용한 위상 변위 장치 및 방법을 제공하고자 한다.Embodiments of the present invention solve the problem of increasing complexity by using a 4-bit logic and a switching part in the DAC using an interpolation method, and can have a phase resolution of 6 bits as a whole, thereby reducing complexity and chip size. In order to provide a phase shift apparatus and method using a phase interpolation method.

이와 같이, 본 발명의 실시 예들은 위상 변위기 회로의 크기를 대폭 감소시킴으로써, 위상 변위기를 이용한 모든 회로의 활용성 증가와, 제작비용 또한 감소시킬 수 있는, 위상 보간법을 이용한 위상 변위 장치 및 방법을 제공하고자 한다.As described above, embodiments of the present invention significantly reduce the size of the phase shifter circuit, thereby increasing the usability of all circuits using the phase shifter and reducing the manufacturing cost. Want to provide

본 발명의 일 실시 예에 따르면, 차동 입력 신호를 이용하여 제1 및 제2 신호를 생성하는 신호 생성부; 위상 보간법을 이용하여 상기 생성된 제1 및 제2 신호의 가중치를 조절하되, 코어스 비트(coarse bit) 지점의 위상을 보간하여 파인 비트(fine bit) 지점의 위상을 생성하는 신호 변환부; 상기 가중치가 조절된 제1 및 제2 신호를 가산하여 가산 신호를 생성하는 신호 가산부; 및 상기 생성된 가산 신호를 출력 매칭을 통해 출력 신호로 출력하는 출력 매칭부를 포함하는 위상 보간법을 이용한 위상 변위 장치가 제공될 수 있다.According to an embodiment of the present invention, a signal generator for generating first and second signals using a differential input signal; A signal converting unit that adjusts the weights of the generated first and second signals using a phase interpolation method, and interpolates phases of coarse bit points to generate phases of fine bit points; A signal adder that adds the weighted first and second signals to generate an added signal; And an output matching unit that outputs the generated addition signal as an output signal through output matching. A phase shift device using a phase interpolation method may be provided.

상기 신호 생성부는, 차동 전역통과필터(differential all pass filter) 방식을 이용하여 기설정된 위상 차이가 나는 제1 및 제2 신호를 생성할 수 있다.The signal generator may generate first and second signals having a predetermined phase difference by using a differential all pass filter method.

상기 신호 변환부는, 원주 상에 존재하는 코어스 비트들의 I 채널 및 Q 채널 전류를 계산하고, 상기 계산된 코어스 비트들 전류를 위상 보간법을 이용하여 기설정된 등분으로 균등하게 나눠 파인 비트들을 결정할 수 있다.The signal converter may calculate the I-channel and Q-channel currents of coarse bits present on the circumference, and determine the fine bits by equally dividing the calculated coarse bits current into predetermined equal parts using a phase interpolation method.

상기 신호 변환부는, 전체 위상을 코어스 비트들 지점의 위상과, 인접한 코어스 비트들 사이에 위치한 파인 비트들 지점의 위상으로 구분할 수 있다.The signal converter may divide the entire phase into phases of coarse bits points and phases of fine bits points located between adjacent coarse bits.

전체 위상을 나타내는 원주 상에 코어스 비트들 지점이 위치하고, 상기 원주 상이 아닌 코어스 비트들 지점을 잇는 직선상에 파인 비트들 지점이 위치할 수 있다.Coarse bits points may be located on a circumference representing the entire phase, and fine bits points may be located on a straight line connecting coarse bits points other than the circumference.

상기 신호 변환부는, 인페이즈(inphase)와 쿼드러쳐(quadrature) 경로에 각각 흐르는 제1 및 제2 신호의 전류 제어를 통해 상기 생성된 제1 및 제2 신호의 가중치를 조절할 수 있다.The signal converter may adjust weights of the generated first and second signals through current control of the first and second signals flowing in the inphase and quadrature paths, respectively.

상기 신호 변환부는, 인페이즈(inphase)와 쿼드러쳐(quadrature)의 위상 크기가 동일해 지도록, 상기 제1 및 제2 신호의 전류의 합을 기설정된 상수로 일정하게 유지할 수 있다.The signal converter may keep the sum of the currents of the first and second signals constant at a predetermined constant so that the phase sizes of the inphase and quadrature are the same.

상기 신호 변환부는, 인페이즈(inphase) 성분인 I 채널 및 쿼드러쳐(quadrature) 성분인 Q 채널 경로에 각각 흐르는 제1 및 제2 신호의 전류 비율을 제어하여 출력 위상 및 크기를 조절할 수 있다.The signal converter may adjust the output phase and magnitude by controlling the current ratios of the first and second signals flowing in the I channel as an inphase component and the Q channel path as a quadrature component, respectively.

상기 신호 변환부는, 복수의 트랜지스터의 온오프를 통해 상기 생성된 제1 및 제2 신호의 전류를 조절하는 제1 전류 미러부; 코어스 비트(coarse bit) 지점의 위상을 보간하여 파인 비트(fine bit) 지점의 위상을 생성하도록, 상기 복수의 트랜지스터의 온오프를 조절하는 로직 회로부; 상기 로직 회로부로부터 출력된 조절 신호를 스위칭시켜 상기 제1 전류 미러부로 전달하는 스위칭 회로부; 상기 제1 전류 미러부로부터 출력된 신호를 스위칭시키는 스위칭부; 및 상기 스위칭부로부터 전달된 전류를 증폭시켜 출력하는 제2 전류 미러부를 포함할 수 있다.The signal conversion unit may include: a first current mirror unit that adjusts currents of the generated first and second signals through on/off of a plurality of transistors; A logic circuit unit for adjusting on/off of the plurality of transistors to interpolate phases of coarse bit points to generate phases of fine bit points; A switching circuit unit for switching the control signal output from the logic circuit unit and transferring it to the first current mirror unit; A switching unit for switching a signal output from the first current mirror unit; And a second current mirror unit for amplifying and outputting the current transmitted from the switching unit.

상기 출력 매칭부는, 출력 반사 손실이 감소하도록 인덕터 및 커패시터를 이용한 매칭 회로를 통해 상기 생성된 가산 신호를 출력 매칭할 수 있다.The output matching unit may output-match the generated added signal through a matching circuit using an inductor and a capacitor to reduce output reflection loss.

한편, 본 발명의 다른 실시 예에 따르면, 위상 변위 장치에 의해 수행되는 위상 보간법을 이용한 위상 변위 방법에 있어서, 차동 입력 신호를 이용하여 제1 및 제2 신호를 생성하는 단계; 위상 보간법을 이용하여 상기 생성된 제1 및 제2 신호의 가중치를 조절하되, 코어스 비트(coarse bit) 지점의 위상을 보간하여 파인 비트(fine bit) 지점의 위상을 생성하는 단계; 상기 가중치가 조절된 제1 및 제2 신호를 가산하여 가산 신호를 생성하는 단계; 및 상기 생성된 가산 신호를 출력 매칭을 통해 출력 신호로 출력하는 단계를 포함하는 위상 보간법을 이용한 위상 변위 방법이 제공될 수 있다.On the other hand, according to another embodiment of the present invention, a phase shift method using a phase interpolation method performed by a phase shift device, comprising: generating first and second signals using a differential input signal; Adjusting the weights of the generated first and second signals using a phase interpolation method, and interpolating phases of coarse bit points to generate phases of fine bit points; Generating an addition signal by adding the weighted first and second signals; And outputting the generated addition signal as an output signal through output matching. A phase shift method using a phase interpolation method may be provided.

상기 제1 및 제2 신호를 생성하는 단계는, 차동 전역통과필터(differential all pass filter) 방식을 이용하여 기설정된 위상 차이가 나는 제1 및 제2 신호를 생성할 수 있다.In the generating of the first and second signals, first and second signals having a predetermined phase difference may be generated using a differential all pass filter method.

상기 위상을 생성하는 단계는, 원주 상에 존재하는 코어스 비트들의 I 채널 및 Q 채널 전류를 계산하고, 상기 계산된 코어스 비트들 전류를 위상 보간법을 이용하여 기설정된 등분으로 균등하게 나눠 파인 비트들을 결정할 수 있다.In the generating of the phase, the I-channel and Q-channel currents of the coarse bits present on the circumference are calculated, and the calculated coarse bits current is equally divided into predetermined equal parts using a phase interpolation method to determine fine bits. Can.

상기 위상을 생성하는 단계는, 전체 위상을 코어스 비트들 지점의 위상과, 인접한 코어스 비트들 사이에 위치한 파인 비트들 지점의 위상으로 구분할 수 있다.In the generating of the phase, the entire phase may be divided into phases of coarse bits points and phases of fine bits points located between adjacent coarse bits.

상기 위상을 생성하는 단계는, 인페이즈(inphase)와 쿼드러쳐(quadrature) 경로에 각각 흐르는 제1 및 제2 신호의 전류 제어를 통해 상기 생성된 제1 및 제2 신호의 가중치를 조절할 수 있다.In the generating of the phase, weights of the generated first and second signals may be adjusted through current control of first and second signals flowing in the inphase and quadrature paths, respectively.

상기 위상을 생성하는 단계는, 인페이즈(inphase)와 쿼드러쳐(quadrature)의 위상 크기가 동일해 지도록, 상기 제1 및 제2 신호의 전류의 합을 기설정된 상수로 일정하게 유지할 수 있다.In the generating of the phase, the sum of the currents of the first and second signals may be kept constant at a predetermined constant so that the phase sizes of the inphase and the quadrature are the same.

상기 위상을 생성하는 단계는, 인페이즈(inphase) 성분인 I 채널 및 쿼드러쳐(quadrature) 성분인 Q 채널 경로에 각각 흐르는 제1 및 제2 신호의 전류 비율을 제어하여 출력 위상 및 크기를 조절할 수 있다.In the generating of the phase, the output phase and magnitude can be adjusted by controlling the current ratios of the first and second signals flowing in the I channel, which is an inphase component, and the Q channel path, which is a quadrature component, respectively. have.

상기 출력하는 단계는, 출력 반사 손실이 감소하도록 인덕터 및 커패시터를 이용한 매칭 회로를 통해 상기 생성된 가산 신호를 출력 매칭할 수 있다.In the outputting step, the generated summation signal may be output-matched through a matching circuit using an inductor and a capacitor to reduce output reflection loss.

한편, 본 발명의 다른 실시 예예 따르면, 위상 보간법을 이용한 위상 변위 방법을 컴퓨터에 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체에 있어서, 차동 입력 신호를 이용하여 제1 및 제2 신호를 생성하는 단계; 위상 보간법을 이용하여 상기 생성된 제1 및 제2 신호의 가중치를 조절하되, 코어스 비트(coarse bit) 지점의 위상을 보간하여 파인 비트(fine bit) 지점의 위상을 생성하는 단계; 상기 가중치가 조절된 제1 및 제2 신호를 가산하여 가산 신호를 생성하는 단계; 및 상기 생성된 가산 신호를 출력 매칭을 통해 출력 신호로 출력하는 단계를 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체가 제공될 수 있다.On the other hand, according to another embodiment of the present invention, in a computer-readable recording medium recording a program for executing a phase displacement method using a phase interpolation method in a computer, the first and second signals are generated using a differential input signal To do; Adjusting the weights of the generated first and second signals using a phase interpolation method, and interpolating phases of coarse bit points to generate phases of fine bit points; Generating an addition signal by adding the weighted first and second signals; And a computer-readable recording medium recording a program for executing the step of outputting the generated sum signal as an output signal through output matching.

본 발명의 실시 예들은 보간(interpolation) 방법을 사용하여 새로운 파인 비트(fine bit)를 정의하고, 파인 비트를 이용하여 추가적인 해상도를 얻어 종래보다 높은 해상도(위상 분해능)를 가지면서도 회로의 복잡성 증가 문제를 해결할 수 있다. Embodiments of the present invention define a new fine bit using an interpolation method, and obtain additional resolution using the fine bit, which has a higher resolution (phase resolution) than the conventional one, while increasing the complexity of the circuit. Can solve it.

본 발명의 실시 예들은 위상 보간 방법을 사용하여 종래의 위상 변위기보다 해상도를 높이면서도 회로의 복잡성 증가를 해결하고 칩 사이즈를 최소화할 수 있다.Embodiments of the present invention can solve the increase in the complexity of the circuit and minimize the chip size while increasing the resolution than the conventional phase shifter using the phase interpolation method.

본 발명의 실시 예들은 보간(interpolation) 방법을 사용하여 DAC에서 4비트 로직과 스위칭 부분을 이용하여 복잡성 증가 문제를 해결하고, 전체적으로 6비트의 위상 분해능을 가질 수 있어서 복잡성과 칩 사이즈를 감소시킬 수 있다.Embodiments of the present invention solve the problem of increasing complexity by using a 4-bit logic and a switching part in the DAC using an interpolation method, and can have a phase resolution of 6 bits as a whole, thereby reducing complexity and chip size. have.

이와 같이, 본 발명의 실시 예들은 위상 변위기 회로의 크기를 대폭 감소시킴으로써, 위상 변위기를 이용한 모든 회로의 활용성 증가와, 제작비용 또한 감소시킬 수 있다.As such, embodiments of the present invention can significantly reduce the size of the phase shifter circuit, thereby increasing usability of all circuits using the phase shifter and reducing manufacturing cost.

도 1은 본 발명의 일 실시 예에 따른 위상 보간법을 이용한 위상 변위 장치의 구성을 설명하기 위한 구성도이다.
도 2는 본 발명의 일 실시 예에 따른 위상 보간법을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 신호들을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 신호 생성부의 구성을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시 예에 사용된 DQAF의 시뮬레이션 결과를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 신호 가산부의 구성을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 신호 가산부에 의한 상태별 극성 변환 과정을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 출력 매칭부 및 출력 반사손실에 대한 시뮬레이션 결과를 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시 예에 따른 출력 매칭부에서의 출력 반사손실에 대한 시뮬레이션 결과를 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 코어스 비트와 파인 비트 지점을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 신호 변환부의 구성을 설명하기 위한 구성도이다.
도 12는 본 발명의 일 실시 예에 따른 Q쪽 신호 변환부를 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시 예에 따른 신호 변환부에서의 로직 회로부를 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시 예에 따른 위상 보간법을 이용한 위상 변위 장치의 회로 구성을 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시 예에 따른 위상 변위 장치의 동작 주파수 대역에서 상태별 위상 변화 및 크기를 설명하기 위한 도면이다.
도 16은 본 발명의 일 실시 예에 따른 위상 변위 장치의 입력 반사 손실 및 출력 반사 손실을 설명하기 위한 도면이다.
도 17은 본 발명의 일 실시 예에 따른 위상 변위 장치의 최소 및 최대 삽입 손실과 진폭 최대 변화율을 설명하기 위한 도면이다.
도 18은 본 발명의 일 실시 예에 따른 위상 변위 장치의 위상 오차 및 크기 오차를 설명하기 위한 도면이다.
도 19는 본 발명의 일 실시 예에 따른 위상 변위 장치의 위상 및 크기를 설명하기 위한 도면이다.
도 20은 본 발명의 일 실시 예에 따른 위상 변위 장치의 위상 오차 및 크기 오차에 대한 EM 시뮬레이션 결과를 설명하기 위한 도면이다.
도 21은 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 신호 생성부의 위상 차이 및 크기 차이를 설명하기 위한 도면이다.
도 22는 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 입력 반사손실 및 출력 반사손실에 대한 EM 시뮬레이션 결과를 설명하기 위한 도면이다.1 is a configuration diagram for explaining the configuration of a phase shift device using a phase interpolation method according to an embodiment of the present invention.
2 is a view for explaining a phase interpolation method according to an embodiment of the present invention.
3 is a view for explaining signals in a phase shift device according to an embodiment of the present invention.
4 is a view for explaining the configuration of the signal generating unit in the phase shift device according to an embodiment of the present invention.
5 is a view for explaining the simulation results of the DQAF used in an embodiment of the present invention.
6 is a view for explaining the configuration of the signal adder in the phase shift device according to an embodiment of the present invention.
7 is a view for explaining a polarity conversion process for each state by a signal adder according to an embodiment of the present invention.
8 is a view for explaining a simulation result of the output matching unit and the output return loss in the phase shift device according to an embodiment of the present invention.
9 is a view for explaining a simulation result for the output return loss in the output matching unit according to an embodiment of the present invention.
10 is a view for explaining a coarse bit and a fine bit point in a phase shift device according to an embodiment of the present invention.
11 is a configuration diagram for explaining the configuration of a signal conversion unit according to an embodiment of the present invention.
12 is a view for explaining a Q-side signal conversion unit according to an embodiment of the present invention.
13 is a view for explaining a logic circuit unit in a signal conversion unit according to an embodiment of the present invention.
14 is a view for explaining a circuit configuration of a phase shift device using a phase interpolation method according to an embodiment of the present invention.
15 is a view for explaining the phase change and magnitude for each state in the operating frequency band of the phase shift device according to an embodiment of the present invention.
16 is a view for explaining the input return loss and the output return loss of the phase shift device according to an embodiment of the present invention.
17 is a view for explaining the minimum and maximum insertion loss and the maximum amplitude change rate of the phase shift device according to an embodiment of the present invention.
18 is a view for explaining a phase error and a size error of the phase shift device according to an embodiment of the present invention.
19 is a view for explaining the phase and size of the phase shift device according to an embodiment of the present invention.
20 is a view for explaining the EM simulation results for the phase error and the size error of the phase shift device according to an embodiment of the present invention.
21 is a diagram for explaining a phase difference and a size difference of a signal generation unit in a phase shift device according to an embodiment of the present invention.
22 is a view for explaining the results of EM simulation of the input return loss and the output return loss in the phase shift device according to an embodiment of the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다.The present invention can be applied to various changes and can have various embodiments, and specific embodiments will be illustrated in the drawings and described in detail.

그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.However, this is not intended to limit the present invention to specific embodiments, and should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from other components. For example, the first component may be referred to as a second component without departing from the scope of the present invention, and similarly, the second component may be referred to as a first component. The term and/or includes a combination of a plurality of related described items or any one of a plurality of related described items.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. When an element is said to be "connected" or "connected" to another component, it is understood that other components may be directly connected or connected to the other component, but other components may exist in the middle. It should be. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it should be understood that no other component exists in the middle.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in this application are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "include" or "have" are intended to indicate the presence of features, numbers, steps, actions, components, parts or combinations thereof described in the specification, but one or more other features. It should be understood that the existence or addition possibilities of fields or numbers, steps, operations, components, parts or combinations thereof are not excluded in advance.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by a person skilled in the art to which the present invention pertains. Terms, such as those defined in a commonly used dictionary, should be interpreted as having meanings consistent with meanings in the context of related technologies, and should not be interpreted as ideal or excessively formal meanings unless explicitly defined in the present application. Does not.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In order to facilitate the overall understanding in describing the present invention, the same reference numerals are used for the same components in the drawings, and duplicate descriptions for the same components are omitted.

도 1은 본 발명의 일 실시 예에 따른 위상 보간법을 이용한 위상 변위 장치의 구성을 설명하기 위한 구성도이다.1 is a configuration diagram for explaining the configuration of a phase shift device using a phase interpolation method according to an embodiment of the present invention.

도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 위상 보간법을 이용한 위상 변위 장치(100)는 신호 생성부(110), 신호 변환부(120), 신호 가산부(130) 및 출력 매칭부(140)를 포함한다. 그러나 도시된 구성요소 모두가 필수구성요소인 것은 아니다. 도시된 구성요소보다 많은 구성요소에 의해 위상 보간법을 이용한 위상 변위 장치(100)가 구현될 수도 있고, 그보다 적은 구성요소에 의해서도 위상 보간법을 이용한 위상 변위 장치(100)는 구현될 수 있다.As shown in FIG. 1, the phase shift apparatus 100 using a phase interpolation method according to an embodiment of the present invention includes a signal generator 110, a signal converter 120, a signal adder 130, and output matching Includes part 140. However, not all of the illustrated components are essential components. The phase shifting apparatus 100 using phase interpolation may be implemented by more components than the illustrated components, and the phase shifting apparatus 100 using phase interpolation may be implemented by fewer components.

이하, 도 1의 위상 보간법을 이용한 위상 변위 장치(100)의 각 구성요소들의 구체적인 구성 및 동작을 설명한다.Hereinafter, a specific configuration and operation of each component of the phase shift device 100 using the phase interpolation method of FIG. 1 will be described.

신호 생성부(110)는 차동 입력 신호를 이용하여 제1 및 제2 신호를 생성한다. 신호 생성부(110)는 차동 입력 신호가 입력되면, 90^o의 위상 차이가 나는 인페이즈(inphase) 신호 및 쿼드러처(quadrature) 신호를 생성할 수 있다. 신호 생성부(110)는, 차동 전역통과필터(differential all pass filter) 방식을 이용하여 기설정된 위상 차이가 나는 제1 및 제2 신호를 생성할 수 있다. The signal generator 110 generates first and second signals using a differential input signal. When the differential input signal is input, the signal generator 110 may generate an inphase signal and a quadrature signal having a phase difference of 90 ^o . The signal generator 110 may generate first and second signals having a predetermined phase difference using a differential all pass filter method.

신호 변환부(120)는 위상 보간법을 이용하여 신호 생성부(110)에서 생성된 제1 및 제2 신호의 가중치를 조절하되, 코어스 비트(coarse bit) 지점의 위상을 보간하여 파인 비트(fine bit) 지점의 위상을 생성한다.The signal converter 120 adjusts the weights of the first and second signals generated by the signal generator 110 using a phase interpolation method, but interpolates the phases of coarse bit points to fine bits. ) Creates the phase of the point.

신호 가산부(130)는 제1 및 제2 신호를 합성한다. 신호 가산부(130)는 가중치가 조절된 제1 및 제2 신호를 가산하여 가산 신호를 생성한다. 여기서, 신호 변환부(120)는, 신호 생성부(110)에서 생성된 제1 및 제2 신호의 전류 제어를 통해 상기 제1 및 제2 신호의 가중치를 조절할 수 있다. 신호 변환부(120)는, 원주 상에 존재하는 코어스 비트들의 I 채널 및 Q 채널 전류를 계산하고, 그 계산된 코어스 비트들 전류를 위상 보간법을 이용하여 기설정된 등분으로 균등하게 나눠 파인 비트들을 결정할 수 있다. 이와 같이, 제1 및 제2 신호는 전류 제어를 통해 신호의 크기 및 가중치를 조절하는 역할을 하는 신호 변환부(120)를 거쳐 신호 가산부(130)로 전달된다. 신호 가산부(130)는 가중치가 조절된 인페이즈 신호 및 쿼드러처 신호들을 백터 신호의 합을 이용하여 원하는 위상을 생성할 수 있다.The signal adder 130 synthesizes the first and second signals. The signal adder 130 adds the weighted first and second signals to generate the added signal. Here, the signal converter 120 may adjust the weights of the first and second signals through current control of the first and second signals generated by the signal generator 110. The signal converter 120 calculates the I-channel and Q-channel currents of the coarse bits present on the circumference, and divides the calculated coarse bits currents equally into predetermined equal parts using a phase interpolation method to determine fine bits. Can. As such, the first and second signals are transmitted to the signal adder 130 through the signal converter 120 serving to adjust the magnitude and weight of the signal through current control. The signal adder 130 may generate a desired phase using the sum of the vector signals of the in-phase signal and the quadrature signals whose weights have been adjusted.

신호 변환부(120)는, 전체 위상을 코어스 비트들 지점의 위상과, 인접한 코어스 비트들 사이에 위치한 파인 비트들 지점의 위상으로 구분할 수 있다. 전체 위상을 나타내는 원주 상에 코어스 비트들 지점이 위치하고, 원주 상이 아닌 코어스 비트들 지점을 잇는 직선 상에 파인 비트들 지점이 위치할 수 있다.The signal converter 120 may divide the entire phase into phases of coarse bits and phases of fine bits located between adjacent coarse bits. The coarse bits point may be located on the circumference representing the entire phase, and the fine bit points may be located on a straight line connecting the coarse bits point and not on the circumference.

신호 변환부(120)는, 인페이즈(inphase)와 쿼드러처(quadrature) 경로에 각각 흐르는 제1 및 제2 신호의 전류 제어를 통해 상기 생성된 제1 및 제2 신호의 가중치를 조절할 수 있다. 신호 변환부(120)는, 인페이즈(inphase)와 쿼드러처(quadrature)의 위상 크기가 동일해 지도록, 제1 및 제2 신호의 전류의 합을 기설정된 상수로 일정하게 유지할 수 있다. 신호 변환부(120)는, 인페이즈(inphase) 성분인 I 채널 및 쿼드러처(quadrature) 성분인 Q 채널 경로에 각각 흐르는 제1 및 제2 신호의 전류 비율을 제어하여 출력 위상 및 크기를 조절할 수 있다.The signal converter 120 may adjust the weights of the generated first and second signals through current control of the first and second signals flowing in the inphase and quadrature paths, respectively. The signal converter 120 may keep the sum of the currents of the first and second signals constant at a predetermined constant so that the phase sizes of the inphase and the quadrature are the same. The signal converter 120 may adjust the output phase and magnitude by controlling the current ratios of the first and second signals flowing in the in-phase component I channel and the quadrature component Q channel path, respectively. have.

출력 매칭부(140)는 신호 가산부(130)에서 생성된 가산 신호를 출력 매칭을 통해 출력 신호로 출력한다. 여기서, 출력 매칭부(140)는 출력 반사 손실을 줄이는 역할을 한다. 출력 매칭부(140)는, 출력 반사 손실이 감소하도록, 인덕터 및 커패시터를 이용한 매칭 회로를 통해 상기 생성된 가산 신호를 출력 매칭할 수 있다.The output matching unit 140 outputs the addition signal generated by the signal adding unit 130 as an output signal through output matching. Here, the output matching unit 140 serves to reduce the output reflection loss. The output matching unit 140 may output-match the generated added signal through a matching circuit using an inductor and a capacitor to reduce output reflection loss.

이와 같이, 본 발명의 일 실시 예로서, 위상 변위 장치(100)는 위상 보간법을 이용하여 신호 변환부(120)에서 4-비트 로직 및 스위칭만으로도 6-비트의 해상도를 가질 수 있다. 본 발명의 일 실시 예에 따른 위상 변위 장치(100)는 위상 보간법을 이용하여 새로운 방식의 6-비트의 위상 변위기에 관한 것이다. 위상 변위 장치(100)는 전체 위상(360^o)을 3비트의 코어스 비트와 3비트의 파인 비트로 구분하고, 코어스 지점의 위상은 일반적인 위상 변위기와 동일하게 신호 변환부(120)를 조절하여 위상을 구현한다. 위상 변위 장치(100)는 파인 비트 지점의 위상을 인접한 두 코어스 비트들 지점의 위상을 보간 방식을 이용하여 구현한다. 종래의 위상 변위기는 코어스 비트를 이용하여 해상도를 증가할 때 회로의 복잡성 증가가 문제가 된다. 하지만, 본 발명의 일 실시 예에 따른 위상 변위 장치(100)는 위상 보간법을 이용하여 회로의 복잡성 문제를 해결하면서도, 종래보다 해상도를 2-비트만큼 증가시킬 수 있다.As described above, as an embodiment of the present invention, the phase shift apparatus 100 may have a 6-bit resolution by using only 4-bit logic and switching in the signal converter 120 using a phase interpolation method. The phase shifting apparatus 100 according to an embodiment of the present invention relates to a new type of 6-bit phase shifter using a phase interpolation method. The phase shifting device 100 divides the entire phase 360 ^o into 3 bits of coarse bits and 3 bits of fine bits, and the phase of the coarse point is adjusted by adjusting the signal conversion unit 120 in the same way as a general phase shifter. Implement it. The phase shift apparatus 100 implements the phase of the fine bit point by interpolating the phase of two adjacent coarse bits point. Conventional phase shifters are problematic in that the complexity of the circuit increases when the resolution is increased using the coarse bits. However, the phase shift apparatus 100 according to an embodiment of the present invention may increase the resolution by 2-bits than the conventional one while solving the circuit complexity problem using the phase interpolation method.

도 2는 본 발명의 일 실시 예에 따른 위상 보간법을 설명하기 위한 도면이다.2 is a view for explaining a phase interpolation method according to an embodiment of the present invention.

도 2에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 위상 보간법은 종래 위상 변위기가 가지는 문제점을 개선하기 위한 것으로, 위상 보간(interpolation) 방식을 이용하여 새로운 방식의 위상 변위 장치(100)에 적용될 수 있다. 종래의 위상 변위기는 해상도를 증가하게 되면, 디지털 아날로그 변환기(DAC) 회로에 대해 수정 및 회로의 복잡성 문제를 야기시킨다. 본 발명의 일 실시 예에 따른 위상 보간법 기반의 위상 변위 장치(100)는 종래 위상 변위기보다 상대적으로 높은 해상도를 가지면서도 디지털 아날로그 변환기 회로의 복잡성 증가 문제를 해결할 수 있다.As illustrated in FIG. 2, the phase interpolation method according to an embodiment of the present invention is to improve the problems of the conventional phase shifter, and uses the phase interpolation method to the new phase shifter 100 Can be applied. Conventional phase shifters cause resolution and circuit complexity problems for digital to analog converter (DAC) circuits as the resolution increases. The phase shift apparatus 100 based on the phase interpolation method according to an embodiment of the present invention may solve the problem of increasing the complexity of the digital to analog converter circuit while having a relatively high resolution than the conventional phase shifter.

종래 위상 변위기는 해상도를 증가시키기 위해 코어스 비트(coarse bit)를 증가하여 해상도를 증가시킨다. 하지만, 본 발명의 일 실시 예에 따른 위상 보간법은 인접한 2개의 코어스 비트들(201)을 분할한다. 여기서, 분할된 지점들을 파인 비트(fine bit, 202)라고 정의한다. 본 발명의 일 실시 예에 따른 위상 보간법은 분할된 파인 비트 지점들을 이용하여 추가적인 위상을 얻을 수 있다.Conventional phase shifters increase the resolution by increasing the coarse bit to increase the resolution. However, the phase interpolation method according to an embodiment of the present invention divides two adjacent coarse bits 201. Here, the divided points are defined as a fine bit (202). In the phase interpolation method according to an embodiment of the present invention, additional phases may be obtained using divided fine bit points.

도 2에 코어스 비트들(201)이 나타나 있다. 이러한 코어스 비트들은 종래 위상 변위기에서 해상도를 결정하는 역할을 한다. 종래 위상 변위기는 해상도를 높이려면 코어스 비트들을 증가시켜야 한다. 이는 DAC 회로의 복잡성 문제를 야기시킨다.The coarse bits 201 are shown in FIG. 2. These coarse bits serve to determine the resolution in a conventional phase shifter. Conventional phase shifters must increase the coarse bits to increase resolution. This creates a problem with the complexity of the DAC circuit.

반면, 본 발명의 일 실시 예에서는 코어스 비트(201)들의 각 지점을 잇고 8등분 간격으로 분할하여 얻은 각 지점을 파인 비트(202)라 한다. 본 발명의 일 실시 예에 따른 위상 변위 장치(100)는 코어스 비트들(201)을 증가하지 않고 파인 비트들(202)을 추가하여 해상도를 증가시킬 수 있다. 도 2에 도시된 바와 같이, 파인 비트들(202)은 원주상이 아닌 코어스 비트들(201)의 지점을 잇는 직선상에 위치하게 된다.On the other hand, in one embodiment of the present invention, each point obtained by connecting each point of the coarse bits 201 and dividing them into 8 equal intervals is called a fine bit 202. The phase shift apparatus 100 according to an embodiment of the present invention may increase the resolution by adding fine bits 202 without increasing the coarse bits 201. As shown in FIG. 2, the fine bits 202 are located on a straight line connecting the points of the coarse bits 201 rather than the columnar shape.

도 3은 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 신호들을 설명하기 위한 도면이다.3 is a view for explaining signals in a phase shift device according to an embodiment of the present invention.

도 3에 도시된 바와 같이, 입력 신호는 신호 생성부(110)를 거치면서 인페이즈 신호 및 쿼드러처 신호로 분리된다. 신호 변환부(120) 및 신호 가산부(130)는 원하는 위상을 얻기 위해서, 인페이즈 신호 및 쿼드러처 신호인 두 신호의 가중치 조절을 수행한다. 신호 변환부(120) 및 신호 가산부(130)는 두 신호에 흐르는 전류의 비율을 조절하여 원하는 위상을 구현할 수 있다. 두 신호에 흐르는 전류의 양을 조절하기 위해, T_X 및 S_X 트랜지스터들(transistors)이 사용되며, 이 트랜지스터들을 조절하기 위해서는 로직 파트가 추가된다.3, the input signal is separated into an in-phase signal and a quadrature signal while passing through the signal generator 110. The signal converter 120 and the signal adder 130 perform weight adjustment of two signals, an in-phase signal and a quadrature signal, to obtain a desired phase. The signal converting unit 120 and the signal adding unit 130 may implement a desired phase by adjusting the ratio of the current flowing through the two signals. To control the amount of current flowing in both signals, T _X and S _X transistors are used, and a logic part is added to control these transistors.

도 4는 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 신호 생성부의 구성을 설명하기 위한 도면이다.4 is a view for explaining the configuration of the signal generating unit in the phase shift device according to an embodiment of the present invention.

본 발명의 일 실시 예에 따른 6-비트 위상 변위 장치(100)는 인페이즈와 쿼드러처인 두 벡터 신호를 합하여 위상을 만드는 위상 보간법을 기반으로 한다. 정밀한 위상 변위를 위해서, 인페이즈 및 쿼드러처를 생성하는 부분에서 낮은 크기 변화와 정확한 90^o의 위상을 만드는 것이 중요하다. 본 발명의 일 실시 예에 따른 위상 변위 장치(100)는 신호 손실을 최소화하면서 낮은 크기 변화, 정확한 90^o의 위상차를 가지는 인페이즈 신호와 쿼드러처 신호를 만들기 위해 LC 공진 기반의 DQAF (differential all pass filter) 방식을 사용할 수 있다. The 6-bit phase shift apparatus 100 according to an embodiment of the present invention is based on a phase interpolation method that creates a phase by combining two vector signals, in-phase and quadrature. For precise phase shifts, it is important to create a low magnitude change and an accurate 90 ^o phase in the areas that generate the in-phase and quadrature. The phase shifting apparatus 100 according to an embodiment of the present invention uses a LC resonance-based DQAF (differential all pass) to make an in-phase signal and a quadrature signal having a low size change and an accurate 90 ^° phase difference while minimizing signal loss filter) method.

위상 변위 장치(100)에서의 신호 생성부(110)는 2개의 QAF(quadrature all pass filter)를 이용하여 각각의 신호들을 생성하지 않고, 하나의 DQAF를 사용할 수 있다. DQAF 방식은 QAF와 비교시 중복으로 사용되는 인덕터 및 커패시터 사용을 줄여 Q값을 1/2 만큼 줄일 수 있다. 이로 인해 DQAF는 QAF 보다 상대적으로 낮은 Q 값을 가짐으로써, 대역폭이 증가될 수 있다. The signal generator 110 in the phase shift apparatus 100 may use one DQAF without generating each signal using two quadrature all pass filters (QAF). The DQAF method can reduce the Q value by 1/2 by reducing the use of inductors and capacitors that are used redundantly compared to QAF. Due to this, the DQAF has a relatively lower Q value than the QAF, and thus the bandwidth can be increased.

도 5는 본 발명의 일 실시 예에 사용된 DQAF의 시뮬레이션 결과를 설명하기 위한 도면이다.5 is a view for explaining the simulation results of the DQAF used in an embodiment of the present invention.

도 5의 (a)에는 본 발명의 일 실시 예에 사용된 DQAF의 인페이즈 및 쿼드러처의 위상 변화(phase variation)에 대한 시뮬레이션 결과가 나타나 있다.5(a) shows the simulation results for the phase variation of the in-phase and quadrature of DQAF used in an embodiment of the present invention.

도 5의 (b)에는 본 발명의 일 실시 예에 사용된 DQAF의 크기 변화(magnitude variation)에 대한 시뮬레이션 결과가 나타나 있다. FIG. 5B shows simulation results for a magnitude variation of DQAF used in an embodiment of the present invention.

본 발명의 일 실시 예에 사용된 DQAF의 위상은 97^o 이하, 크기는 1.8 dB 이하이다. The phase of the DQAF used in an embodiment of the present invention is 97 ^o or less, and the magnitude is 1.8 dB or less.

도 6은 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 신호 가산부의 구성을 설명하기 위한 도면이다.6 is a view for explaining the configuration of the signal adder in the phase shift device according to an embodiment of the present invention.

본 발명의 일 실시 예에 따른 위상 변위 장치(100)에서의 신호 가산부(130)는 신호 생성부(110)에서 생성된 인페이즈 신호(제1 신호) 및 쿼드러처 신호(제2 신호)를 가산한다. 신호 가산부(130)는 신호 변환부(120)를 통해 가중치가 조절된 제1 및 제2 신호를 합성하고, 제1 신호 및 제2 신호의 극성을 조절하여 출력 위상을 만들 수 있다. 일례로, 신호 가산부(130)는 아날로그 차동 가산기(analog differential adder) 회로로 구현될 수 있다.The signal adder 130 in the phase shift device 100 according to an embodiment of the present invention may include an in-phase signal (first signal) and a quadrature signal (second signal) generated by the signal generator 110. Add up. The signal adder 130 may synthesize the weighted first and second signals through the signal converter 120 and adjust the polarities of the first and second signals to create an output phase. In one example, the signal adder 130 may be implemented as an analog differential adder circuit.

본 발명의 일 실시 예에 따른 신호 가산부(130)는 길버트 타입(Gilbert type) 회로 및 10개의 트랜지스터로 구성될 수 있다. 신호 가산부(130)는 가변 증폭기 기능도 포함할 수 있다.The signal adder 130 according to an embodiment of the present invention may include a Gilbert type circuit and 10 transistors. The signal adder 130 may also include a variable amplifier function.

도 6에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 신호 가산부(130)는 신호 전달 회로(610), 스위칭 회로(620) 및 전압 조절 회로(630)를 포함할 수 있다.As illustrated in FIG. 6, the signal adder 130 according to an embodiment of the present invention may include a signal transmission circuit 610, a switching circuit 620, and a voltage regulation circuit 630.

신호 입력 회로(610)는 신호 생성부(110)에서 생성된 I_P, I_n, Q_P, Q_n 신호를 전달받는다.The signal input circuit 610 is generated by the signal generator 110 I _P , I _n , Q _P , Q _n It receives a signal.

스위칭 회로(620)는 8개의 트랜지스터로 구성될 수 있다. 스위칭 회로(620)는 각각 인페이즈와 쿼드러처의 극성 변환을 조절한다. 스위칭 회로(620)는 전체 6-비트 중 상위 2-비트를 이용하여 신호의 극성을 조절한다. The switching circuit 620 may be composed of eight transistors. The switching circuit 620 controls polarity conversion of the in-phase and quadrature, respectively. The switching circuit 620 adjusts the polarity of the signal by using the upper 2-bit of the total 6-bits.

전압 조절 회로(630)는 인페이즈와 쿼드러처 신호의 가중치 조절을 위해 신호 변환부(120)로부터 인가된 전압(voltage)을 통해 인페이즈와 쿼드러처 두 신호의 트랜지스터 게이트-소스(gate-source) 전압을 조절한다.The voltage regulating circuit 630 uses a voltage applied from the signal converter 120 to adjust the weight of the in-phase and quadrature signals, and the transistor gate-source of the two signals of the in-phase and quadrature. Adjust the voltage.

도 7은 본 발명의 일 실시 예에 따른 신호 가산부에 의한 상태별 극성 변환 과정을 설명하기 위한 도면이다.7 is a view for explaining a polarity conversion process for each state by a signal adder according to an embodiment of the present invention.

도 7에는 본 발명의 일 실시 예에 따른 신호 가산부(130)에 의한 상태별 극성 변환 과정이 나타나 있다. 신호 가산부(130)는 도 7에 도시된 제어 비트(Control bit)와 극성(Polarity)에 따라 I≥0 및 Q≥0와, I≥0 및 Q≤0와, I≤0 및 Q≤0와, I≤0 및 Q≥0와 같이 상태별 극성 변환을 조절할 수 있다.7 illustrates a polarity conversion process for each state by the signal adder 130 according to an embodiment of the present invention. The signal adder 130 includes I≥0 and Q≥0, I≥0 and Q≤0, and I≤0 and Q≤0 according to the control bit and polarity shown in FIG. 7 And, I≤0 and Q≥0 can adjust the polarity conversion for each state.

도 8은 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 출력 매칭부 및 출력 반사손실에 대한 시뮬레이션 결과를 설명하기 위한 도면이다.8 is a view for explaining a simulation result of the output matching unit and the output return loss in the phase shift device according to an embodiment of the present invention.

도 8에 도시된 바와 같이, 출력 매칭부(140)는 인페이즈 및 쿼드러처 신호의 균형을 위해 최대한 대칭되게 구현될 수 있다. As shown in FIG. 8, the output matching unit 140 may be implemented as symmetrically as possible to balance the in-phase and quadrature signals.

본 발명의 일 실시 예에 따른 위상 변위 장치(100)에서의 출력 매칭부(140)는 출력 반사 손실(output return loss)을 줄이기 위해 L, C를 이용한 매칭 회로를 사용할 수 있다.The output matching unit 140 in the phase shift device 100 according to an embodiment of the present invention may use matching circuits using L and C to reduce output return loss.

도 9는 본 발명의 일 실시 예에 따른 출력 매칭부에서의 출력 반사손실에 대한 시뮬레이션 결과를 설명하기 위한 도면이다.9 is a view for explaining a simulation result for the output return loss in the output matching unit according to an embodiment of the present invention.

도 9는 S(scattering) 파라미터인 S22(dB)에 대한 시뮬레이션 결과이며 약 9-10GHz에서 약 -13dB를 나타내었다. 여기서, S 파라미터는 주파수 분포 상에서 입력 전압 대 출력전압의 비를 의미한다. 일례로, S22(dB)라고 하면, 2번 포트에서 입력한 전압과 2번 포트에서 출력된 전압의 비율을 의미한다. 즉, 2번으로 입력된 전력이 2번 포트로는 얼마나 출력되는가를 나타내는 수치이다.9 is a simulation result for S(scattering) parameter S22(dB) and shows about -13dB at about 9-10GHz. Here, the S parameter means the ratio of the input voltage to the output voltage on the frequency distribution. For example, S22(dB) means the ratio of the voltage input from port 2 and the voltage output from port 2. That is, it is a number indicating how much power inputted to No. 2 is output to port No. 2.

도 10은 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 코어스 비트와 파인 비트 지점을 설명하기 위한 도면이다.10 is a view for explaining a coarse bit and a fine bit point in a phase shift device according to an embodiment of the present invention.

본 발명의 일 실시 예에 따른 위상 변위 장치(100)에서의 신호 변환부(120)는 디지털 아날로그 컨버터(Digital to Analog Converter)로 구현될 수 있다. 신호 변환부(120)는 원하는 위상을 만들기 위해 인페이즈 및 쿼드러처 경로에 흐르는 두 신호의 전류 조절을 이용하여 신호들의 가중치를 조절할 수 있다.The signal converter 120 in the phase shift device 100 according to an embodiment of the present invention may be implemented as a digital to analog converter. The signal converter 120 may adjust weights of signals using current adjustment of two signals flowing in the in-phase and quadrature paths to create a desired phase.

신호 변환부(120)는 인페이즈(inphase)와 쿼드러처(quadrature)인 두 경로에 흐르는 신호의 전류 비율을 조절함으로써, 원하는 출력 위상 및 크기를 만들 수 있다.The signal converter 120 may create a desired output phase and magnitude by adjusting a current ratio of signals flowing in two paths, in-phase and quadrature.

일례로, 신호 변환부(120)는 하기의 [수학식 1] 및 [수학식 2]를 이용하여 구현될 수 있다.In one example, the signal converter 120 may be implemented using the following [Equation 1] and [Equation 2].

[수학식 1]에서 인페이즈와 쿼드러처의 위상 크기를 동일하게 만들기 위해 두 전류의 합은 항상 상수로 일정하다. 또한, 신호 변환부(120)는 [수학식 2]와 같이 비율을 조절하여 원하는 위상을 생성할 수 있다. In Equation 1, the sum of the two currents is always constant to make the phase size of the in-phase and quadrature the same. In addition, the signal converter 120 may generate a desired phase by adjusting the ratio as shown in [Equation 2].

도 10에 도시된 바와 같이, 원주 상에 위치한 코어스 비트(coarse bit) 지점의 전류 및 파인 비트(fine bit) 지점의 전류가 일례로 나타나 있다. As illustrated in FIG. 10, currents at a coarse bit point located on a circumference and currents at a fine bit point are shown as examples.

[표 1]에는 신호 변환부(120)에서 사용된 트랜지스터 소자값(transistor value)이 나타나 있다. [표 1]에는 원하는 위상을 얻기 위해, 0^o에서부터 90^o까지 상태별 I와 Q쪽에 흐르는 전류의 비율이 나타나 있다.[Table 1] shows the transistor element values used in the signal converter 120. [Table 1] shows the ratio of the current flowing to the I and Q side for each state from 0 ^o to 90 ^o to obtain the desired phase.

전류의 비율로써 원하는 위상을 만들 수 있기 때문에, 신호 변환부(120)는 I와 Q쪽에 흐르는 I_I, I_Q 두 전류의 양을 조절할 수 있다. 이를 위해, 신호 변환부(120)는 먼저 코어스 비트(coarse bit)와 파인 비트(fine bit)들을 먼저 결정할 수 있다.Since the desired phase can be made as a ratio of the current, the signal converter 120 can control the amount of two currents I _I and I _Q flowing to the I and Q sides. To this end, the signal converter 120 may first determine coarse bits and fine bits.

여기서, 원주 상에 존재하는 코어스 비트들 각각 I_I, I_Q 두 전류의 양이 구해진다. 이후, 인접한 2개의 코어스 비트 전류를 보간 방법을 이용한 8등분으로 균등하게 나눠 파인 비트들이 결정될 수 있다. 보간법을 사용하면 두 전류의 양이 안정하게 증가 및 증감됨을 알 수 있다.Here, the amount of two currents I _I and I _{Q of} the coarse bits present on the circumference is obtained. Subsequently, fine bits can be determined by dividing the two adjacent coarse bit currents equally into eight equal parts using an interpolation method. Using the interpolation method, it can be seen that the amount of the two currents increases and increases stably.

도 11은 본 발명의 일 실시 예에 따른 신호 변환부의 구성을 설명하기 위한 구성도이다.11 is a configuration diagram for explaining the configuration of a signal conversion unit according to an embodiment of the present invention.

도 11에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 신호 변환부(120)는, 제1 전류 미러부(121), 로직 회로부(122), 스위칭 회로부(123), 스위칭부(124) 및 제2 전류 미러부(125)를 포함한다. 도 11에는 본 발명의 일 실시 예에 따른 신호 변환부(120)의 전체 회로도가 나타나 있다. 신호 변환부(120)는 I/Q 양방향에 일정한 전류가 흐르도록 대칭성을 고려하여 구현될 수 있다. 또한, 신호 변환부(120)는 고속 동작이 필요하지 않기 때문에 RF용 트랜지스터 대신 사이즈 측면에서 효율성이 좋은 DC용 트랜지스터를 사용하여 구현될 수 있다.As illustrated in FIG. 11, the signal conversion unit 120 according to an embodiment of the present invention includes a first current mirror unit 121, a logic circuit unit 122, a switching circuit unit 123, and a switching unit 124. And a second current mirror unit 125. 11 shows an entire circuit diagram of the signal converter 120 according to an embodiment of the present invention. The signal converter 120 may be implemented in consideration of symmetry so that a constant current flows in both directions of I/Q. In addition, since the signal converter 120 does not require high-speed operation, it can be implemented by using a DC transistor having high efficiency in terms of size instead of the RF transistor.

이하, 도 11의 신호 변환부(120)의 각 구성요소들의 구체적인 구성 및 동작을 설명한다.Hereinafter, a detailed configuration and operation of each component of the signal converter 120 of FIG. 11 will be described.

제1 전류 미러부(121)는 복수의 트랜지스터의 온오프를 통해 상기 생성된 제1 및 제2 신호의 전류를 조절한다. 제1 전류 미러부(121)는 pmos 전류 미러(current mirror)로 구성될 수 있다. The first current mirror unit 121 adjusts the currents of the generated first and second signals through on-off of a plurality of transistors. The first current mirror unit 121 may be configured as a pmos current mirror.

로직 회로부(122)는 코어스 비트(coarse bit) 지점의 위상을 보간하여 파인 비트(fine bit) 지점의 위상을 생성하도록, 복수의 트랜지스터의 온오프를 조절한다.The logic circuit unit 122 adjusts the on/off of the plurality of transistors to interpolate the phase of the coarse bit point to generate the phase of the fine bit point.

스위칭 회로부(123)는 로직 회로부(122)로부터 출력된 조절 신호를 스위칭시켜 상기 제1 전류 미러부(121)로 전달한다. 스위칭 회로부(123)는 각 트랜지스터를 제어할 수 있다.The switching circuit unit 123 switches the control signal output from the logic circuit unit 122 and transfers it to the first current mirror unit 121. The switching circuit unit 123 may control each transistor.

스위칭부(124)는 제1 전류 미러부(121)로부터 출력된 신호를 스위칭시킨다.The switching unit 124 switches the signal output from the first current mirror unit 121.

제2 전류 미러부(125)는 스위칭부(124)로부터 전달된 전류를 증폭시켜 출력한다. 제2 전류 미러부(125)는 nmos 전류 미러(current mirror)로 구성될 수 있다.The second current mirror unit 125 amplifies and outputs the current transmitted from the switching unit 124. The second current mirror unit 125 may be configured as an nmos current mirror.

도 12는 본 발명의 일 실시 예에 따른 Q쪽 신호 변환부를 설명하기 위한 도면이다.12 is a view for explaining a Q-side signal conversion unit according to an embodiment of the present invention.

본 발명의 일 실시 예에 따른 신호 변환부(120)에 사용된 DAC의 Q쪽 전류를 제어하기 위한 회로가 도 12에 나타나 있다. I쪽은 반대로 동작하므로 생략하였다.A circuit for controlling the current on the Q side of the DAC used in the signal converter 120 according to an embodiment of the present invention is shown in FIG. 12. I side was omitted because it works in reverse.

도 12에 도시된 바와 같이, 제1 전류 미러부(121)는 pmos 전류 미러(current mirror)로 구성될 수 있다. 제1 전류 미러부(121)는 8개의 T_x 트랜지스터와 8개의 S_x 트랜지스터로 구성된 트랜지스터를 온오프(on/off)를 조절함으로써, 트랜지스터의 채널 폭(channel width)을 조절하여 전류의 양을 조절한다. 코어스 비트 및 파인 비트에서 결정된 전류의 비를 바탕으로 트랜지스터 T_x 및 S_x의 채널 폭이 결정될 수 있다. 트랜지스터의 소자값(transistor value)은 [표 2]에 나타나 있다.As illustrated in FIG. 12, the first current mirror unit 121 may be configured as a pmos current mirror. The first current mirror unit 121 controls on/off of a transistor composed of 8 T _x transistors and 8 S _x transistors, thereby controlling the channel width of the transistor to increase the amount of current. Adjust. The channel widths of the transistors T _x and S _x may be determined based on the ratio of the current determined in the coarse bit and fine bit. The transistor value of the transistor is shown in [Table 2].

또한, 0 내지 31까지 상태별 T_x 및 S_x 트랜지스터들의 동작은 [표 3]에 나타나 있다. [표 3]에는 T_x 및 S_x트랜지스터들의 상태별 동작 테이블이 나타나 있다.In addition, T _x and S _x by state from 0 to 31 The operation of the transistors is shown in [Table 3]. Table 3 shows the operation table for each state of the T _x and S _x transistors.

트랜지스터 32 내지 63까지의 상태별 동작 상태는 0 내지 31까지의 상태별 동작 상태와 동일하므로 생략하기로 한다. [표 3]에는 [표 1]에 나타난 것과 같이, 전류의 양을 조절하기 위한 T_X 및 S_X 트랜지스터들 동작 테이블이 나타나 있다. T_X 및 S_X 트랜지스터들의 온/오프(on/off)를 통해 전류의 양을 조절한다. [표 3]에 나타난 바와 같이, T_X 및 S_X 트랜지스터들은 4-비트 단위로 일정하게 동작함을 알 수 있다. 본 발명의 일 실시 예에 따른 신호 변환부(120)는 4-비트의 로직 회로부(122) 및 스위칭부(124)를 포함하여 6-비트 해상도를 가지는 위상 변위 장치(100)를 구현할 수 있다.The operating states of the transistors 32 to 63 are the same as the operating states of the states 0 to 31, and thus will be omitted. Table 3 shows the T _X and S _X transistor operation tables for adjusting the amount of current, as shown in [Table 1]. The amount of current is controlled through on/off of the T _X and S _X transistors. As shown in [Table 3], it can be seen that the T _X and S _X transistors operate constantly in 4-bit units. The signal conversion unit 120 according to an embodiment of the present invention may implement a phase shifting device 100 having a 6-bit resolution, including a 4-bit logic circuit unit 122 and a switching unit 124.

스위칭부(124)는 T_x 및 S_x 트랜지스터들의 추가적인 스위칭을 수행한다. The switching unit 124 performs additional switching of the T _x and S _x transistors.

제2 전류 미러부(125)는 nmos 전류 미러(current mirror)로 구성될 수 있다. 제2 전류 미러부(125)는 제1 전류 미러부(121)에서 전달받은 전류를 5배 증폭하여 신호 가산부(130)에 전달할 수 있다.The second current mirror unit 125 may be configured as an nmos current mirror. The second current mirror unit 125 may amplify the current received from the first current mirror unit 121 5 times and transmit it to the signal adder 130.

도 13은 본 발명의 일 실시 예에 따른 신호 변환부에서의 로직 회로부를 설명하기 위한 도면이다.13 is a view for explaining a logic circuit unit in a signal conversion unit according to an embodiment of the present invention.

종래의 위상 변위기는 6-비트의 위상 해상도를 구현하기 위해서, DAC 부분의 전류를 조절하는 트랜지스터마다 스위칭시켜야 한다. 그래서 종래의 위상 변위기에는 트랜지스터의 스위칭을 위해 6-비트 로직 회로가 필요하다. Conventional phase shifters must be switched for each transistor that regulates the current in the DAC section to achieve 6-bit phase resolution. Thus, a conventional phase shifter requires a 6-bit logic circuit for switching transistors.

그러나 본 발명의 일 실시 예에서는 보간 방법을 사용하여 종래 구조보다 더욱 간략하게 로직 회로를 구현할 수 있다. 본 발명의 일 실시 예에 따른 신호 변환부(120)는 상위 부분으로는 I와 Q쪽을 제어하고, Q쪽은 I쪽과 반대로 작동한다. 또한, 하위 부분으로는 Q쪽 전류를 조절하기 위해서는 T_x와 S_x 파트로 다시 나뉜다. [표 3]을 보면 트랜지스터들의 동작 상태는 0-15까지의 상태가 반복된다.However, in one embodiment of the present invention, an interpolation method may be used to more simply implement a logic circuit than the conventional structure. The signal conversion unit 120 according to an embodiment of the present invention controls the I and Q sides as an upper part, and the Q side operates as opposed to the I side. In addition, the lower part is divided into T _x and S _x parts to control the current on the Q side. Referring to [Table 3], the states of the transistors are repeated from 0 to 15.

본 발명의 일 실시 예에 따른 신호 변환부(120)에는 이를 이용한 4-비트 로직을 이용한 Tx 스위칭 로직 회로로 이루어진 로직 회로부(122)가 포함되어 있다. 신호 변환부(120)는 추가적인 제어 스위치를 통해 S_x 부분과 I와 Q를 조절하여 6-비트 DAC를 구현할 수 있다. 신호 변환부(120)는 2-비트를 추가하여 신호 가산부(130)에서의 극성 및 신호 변환부(120)에서의 I/Q 쪽 전체 스위칭하는데 이용할 수 있다. 이로써, 전체 64가지의 위상을 얻는 6-비트 위상 변위기가 구현될 수 있다.The signal conversion unit 120 according to an embodiment of the present invention includes a logic circuit unit 122 composed of a Tx switching logic circuit using 4-bit logic using the same. The signal conversion unit 120 is S _x through an additional control switch By adjusting the part and I and Q, a 6-bit DAC can be implemented. The signal converter 120 may be used to switch the polarity of the signal adder 130 and the I/Q side of the signal converter 120 by adding 2-bits. In this way, a 6-bit phase shifter that obtains a total of 64 phases can be implemented.

[표 4]는 신호 변환부(120)의 T_x 트랜지스터들의 스위칭 조절을 위한 로직 조절 방법이 나타나 있다.[Table 4] shows a logic control method for switching control of the T _x transistors of the signal converter 120.

도 14는 본 발명의 일 실시 예에 따른 위상 보간법을 이용한 위상 변위 장치의 회로 구성을 설명하기 위한 도면이다.14 is a view for explaining a circuit configuration of a phase shift device using a phase interpolation method according to an embodiment of the present invention.

본 발명의 일 실시 예에 따른 위상 변위 장치(100)는 인페이즈 신호와 쿼드러처 신호의 균형을 위해 신호 가산부(130), 신호 생성부(110), 출력 매칭부(140)에서 최대한 대칭되게 구현될 수 있다. 일례로, 패드를 제외한 칩 크기는 0.38×0.44 mm²이 될 수 있다The phase shift apparatus 100 according to an embodiment of the present invention is as symmetric as possible in the signal adding unit 130, the signal generating unit 110, and the output matching unit 140 to balance the in-phase signal and the quadrature signal. Can be implemented. As an example, the chip size excluding the pad may be 0.38×0.44 mm ²

종래 위상 변위기는 6-비트 해상도를 얻기 위해서는 6-비트 로직을 설계하여 추가하여야 한다. 하지만, 본 발명의 일 실시 예에 따른 위상 변위 장치(100)는 4-비트 로직과 스위칭 부분을 이용하여 로직 회로부(122)의 회로 복잡성 문제를 효과적으로 해결할 수 있고, 4-비트 제어를 위한 로직 회로부(122)만으로도 6-비트 해상도를 가질 수 있다. Conventional phase shifters need to design and add 6-bit logic to obtain 6-bit resolution. However, the phase shift device 100 according to an embodiment of the present invention can effectively solve the circuit complexity problem of the logic circuit unit 122 by using a 4-bit logic and a switching part, and a logic circuit unit for 4-bit control (122) alone can have a 6-bit resolution.

본 발명의 일 실시 예에 따른 위상 변위 장치(100)에 포함된 모든 구성 회로는 상용 반도체 공정을 이용하여 특별한 기술적 어려움 없이 구현이 가능하며, 모든 회로의 활용성 증가와 제작비용 등이 감소할 것으로 기대된다.All component circuits included in the phase shift device 100 according to an embodiment of the present invention can be implemented without special technical difficulties using a commercial semiconductor process, and increase in utilization and production cost of all circuits will be reduced. It is expected.

한편, 본 발명의 일 실시 예에 따른 위상 변위 장치(100)의 시뮬레이션 결과에 대해서 설명하기로 한다.Meanwhile, a simulation result of the phase shift device 100 according to an embodiment of the present invention will be described.

이하, 65nm CMOS 공정을 이용한 10GHz 대역의 보간법 기반으로 6-비트 위상 변위기 회로의 구현 및 시뮬레이션 결과를 기술하기로 한다. 본 발명의 일 실시 예에 따른 위상 변위 장치(100)는 8-14GHz 동작 주파수 대역에서 6-비트의 해상도를 갖는다. 위상 변위 장치(100)의 해상도 범위는 0^o- 354.375^o를 가지며 RMS 위상 오차(phase error)는 1.51^o 이하이고, RMS 크기 오차(magnitude error)는 1.3dB 이하이다. 참조 상태 손실은 8dB 이하이며, 동작 주파수에서 입출력 반사손실은 8dB 이하이다. 소비 전력은 60mW 이하이며, 패드(pad)를 제외한 칩 크기는 0.38×0.44 mm²이다. Hereinafter, implementation and simulation results of a 6-bit phase shifter circuit based on an interpolation method of 10 GHz band using a 65 nm CMOS process will be described. The phase shift apparatus 100 according to an embodiment of the present invention has a resolution of 6-bit in an 8-14 GHz operating frequency band. The resolution range of the phase shift device 100 is 0 ^o -354.375 ^o and the RMS phase error is 1.51 ^o. Below, the RMS magnitude error is 1.3 dB or less. The reference state loss is 8 dB or less, and the input/output return loss at the operating frequency is 8 dB or less. The power consumption is less than 60mW, and the chip size excluding pad is 0.38×0.44 mm ² .

본 발명의 일 실시 예에서는 높은 해상도를 가지면서 신호 변환부(120)의 간결화 및 칩 크기의 최소화를 위해 보간 방식을 사용하여 6-비트 위상 변위 장치(100)가 구현될 수 있다. 신호 변환부(120)는 제어 로직 회로부(122)를 조절되며, 본 발명의 일 실시 예에서는 4비트 제어 로직 회로부(122) 및 스위칭부(124)를 사용하여 전체 6비트 즉, 64가지의 위상을 가지는 위상 변위 장치(100)가 구현될 수 있다. 본 발명의 일 실시 예는 높은 해상도, 정확한 해상도, 낮은 변화율을 가지는 진폭변화, 낮은 입출력 반사손실, 낮은 삽입 손실, 칩 사이즈를 최소화할 수 있다. In one embodiment of the present invention, the 6-bit phase shift device 100 may be implemented using an interpolation method for simplicity of the signal converter 120 and minimization of chip size while having a high resolution. The signal conversion unit 120 controls the control logic circuit unit 122, and in one embodiment of the present invention, a total of 6 bits, that is, 64 phases, using a 4-bit control logic circuit unit 122 and a switching unit 124. Phase shift device 100 having a can be implemented. One embodiment of the present invention can minimize the high resolution, accurate resolution, amplitude change having a low rate of change, low input and output reflection loss, low insertion loss, chip size.

도 15는 본 발명의 일 실시 예에 따른 위상 변위 장치의 동작 주파수 대역에서 상태별 위상 변화 및 크기를 설명하기 위한 도면이다.15 is a view for explaining the phase change and magnitude for each state in the operating frequency band of the phase shift device according to an embodiment of the present invention.

도 15에는 65nm CMOS공정을 이용하여 구현된 6-비트 위상 변위 장치(100)의 동작 주파수 대역에서 상태별 위상 변화 및 크기가 나타나 있다.15 shows the phase change and magnitude for each state in the operating frequency band of the 6-bit phase shifter 100 implemented using a 65nm CMOS process.

도 15의 (a)에는 8-14 GHz 주파수 대역에서의 6-비트 위상 변위 장치(100)의 상태별 S21의 위상 변화(최소 위상 변화를 기준으로 한 상대 위상 변화)에 대한 시뮬레이션 결과가 나타나 있다. 구현된 위상 변위기의 전체 해상도 범위는 0^o-354.375^o이며 64가지의 위상 변화를 갖는다. 15(a) shows simulation results for the phase change (relative phase change based on the minimum phase change) of S21 for each state of the 6-bit phase shift device 100 in the 8-14 GHz frequency band. . The total resolution range of the implemented phase shifter is 0 ^o -354.375 ^o and has 64 phase changes.

도 15의 (b)에는 6-비트 위상 변위 장치(100)의 상태별 S21의 크기가 나타나 있다. S21의 크기 변화율은 약 3 dB 이하 이다.15B shows the size of S21 for each state of the 6-bit phase shifting device 100. The rate of change of the size of S21 is about 3 dB or less.

도 16은 본 발명의 일 실시 예에 따른 위상 변위 장치의 입력 반사 손실 및 출력 반사 손실을 설명하기 위한 도면이다.16 is a view for explaining the input return loss and the output return loss of the phase shift device according to an embodiment of the present invention.

도 16의 (a) 및 (b)에는 S11의 입력 반사 손실(input return loss)과 S22의 출력 반사 손실(output return loss)이 나타나 있다. 도 16의 (a)는 입력 반사 손실을 나타내고, (b)는 출력 반사 손실을 나타내고 있다. 동작 주파수 대역에서 모두 약 6.5 dB 이하이다. 16(a) and 16(b) show the input return loss of S11 and the output return loss of S22. Fig. 16(a) shows the input return loss, and (b) shows the output return loss. All in the operating frequency band is less than about 6.5 dB.

도 17은 본 발명의 일 실시 예에 따른 위상 변위 장치의 최소 및 최대 삽입 손실과 진폭 최대 변화율을 설명하기 위한 도면이다.17 is a view for explaining the minimum and maximum insertion loss and the maximum amplitude change rate of the phase shift device according to an embodiment of the present invention.

도 17의 (a)에는 6-비트 상태별 위상 변위기의 최대 및 최소 삽입 손실(minimum and maximum insertion loss)이 나타나 있다.17(a) shows the maximum and minimum insertion loss of the phase shifter for each 6-bit state.

도 17의 (b)에는 최소 및 최대 삽입 상태의 S21의 최대 진폭 변화율(amplitude maximum variation)이 나타나 있다. 최대 진폭 변화율은 4-18GHz에서 약 2dB 이하이다.17(b) shows the maximum amplitude variation of S21 in the minimum and maximum insertion state. The maximum amplitude change rate is about 2 dB or less at 4-18 GHz.

도 18은 본 발명의 일 실시 예에 따른 위상 변위 장치의 위상 오차 및 크기 오차를 설명하기 위한 도면이다.18 is a view for explaining a phase error and a size error of the phase shift device according to an embodiment of the present invention.

도 18의 (a)에는 RMS 위상 오차가 나타나 있고, (b)에는 RMS 크기 오차를 나타나 있다.18(a) shows the RMS phase error, and (b) shows the RMS size error.

[수학식 3]은 위상 변화를 나타내고, [수학식 4]는 RMS 위상 오차를 나타낸다.[Equation 3] represents a phase change, and [Equation 4] represents an RMS phase error.

여기서,

는 이상적인 위상 변화와 시뮬레이션 값의 차이다.here,

Is the difference between the ideal phase change and the simulation value.

[수학식 3]은 크기 변화(magnitude error)를 나타내며, [수학식 4]는 RMS 크기 오차(gain error)를 나타낸다.[Equation 3] represents a magnitude error, and [Equation 4] represents an RMS gain error.

도 18의 (a)는 RMS 위상 오차를 나타내었으며, 사용 주파수 대역에서 1.9^o 이하이다. 도 18의 (b)는 RMS 크기 오차를 나타내었고, 0.6 dB 이하 이다.18(a) shows the RMS phase error, and is 1.9 ^o or less in the frequency band used. 18(b) shows the RMS size error, and is less than 0.6 dB.

한편, 소자 간의 간섭 및 레이아웃 기생 성분을 포함한 EM(ElectroMagnetic) 시뮬레이션 결과를 이용하여 시뮬레이션 결과와 비교하기로 한다. Meanwhile, EM (ElectroMagnetic) simulation results including interference between elements and layout parasitics will be compared with the simulation results.

도 19는 본 발명의 일 실시 예에 따른 위상 변위 장치의 위상 및 크기를 설명하기 위한 도면이다.19 is a view for explaining the phase and size of the phase shift device according to an embodiment of the present invention.

도 19의 (a)에는 주파수에 따른 S21 위상이 나타나 있다. 도 19의 (b)에는 주파수에 따른 S21 크기가 나타나 있다. 19(a) shows the phase of S21 according to the frequency. FIG. 19B shows the size of S21 according to the frequency.

도 20은 본 발명의 일 실시 예에 따른 위상 변위 장치의 위상 오차 및 크기 오차에 대한 EM 시뮬레이션 결과를 설명하기 위한 도면이다.20 is a view for explaining the EM simulation results for the phase error and the size error of the phase shift device according to an embodiment of the present invention.

도 20의 (a)에는 주파수에 따른 S21 위상이 나타나 있다. 도 20의 (b)에는 주파수에 따른 S21 크기가 나타나 있다. 20(a) shows the phase of S21 according to the frequency. FIG. 20B shows the size of S21 according to the frequency.

도 20의 (a)에는 RMS 위상 오차가 나타나 있다. RMS 위상 오차는 14GHz 이하에서는 약 2^o 이하이고, 14GHz 이상에서는 4^o이하이다. 시뮬레이션과 비교 시 고주파에서 RMS 위상 오차가 커짐을 알 수 있다.Fig. 20(a) shows the RMS phase error. The RMS phase error is about 2 ^o or less at 14 GHz or less, and 4 ^o or less at 14 GHz or more. It can be seen that the RMS phase error increases at a high frequency when compared with the simulation.

도 20의 (b)에는 RMS 크기 오차가 나타나 있고, 동작 주파수 대역에서 1.3dB 이하이다. RMS 위상, 크기 오차 및 모두 시뮬레이션과 비교 시, 고주파 부분에서 악화되었지만 상대적으로 적은 오차를 가지고 있다. 본 발명의 일 실시 예에서 구현한 6-비트 위상 변위 장치(100)의 10GHz에서 위상 및 크기를 [표 5] 및 [표 6]에 수치로 다시 나타낸다.20(b) shows the RMS size error and is less than 1.3 dB in the operating frequency band. RMS phase, magnitude error, and all are worse in the high-frequency part when compared to simulation, but with relatively little error. The phase and magnitude at 10 GHz of the 6-bit phase shift device 100 implemented in an embodiment of the present invention are shown again in numerical values in [Table 5] and [Table 6].

[표 5] 및 [표 6]에는 6-비트 위상 변위 장치(100)의 상태별 위상과 크기가 나타나 있다.[Table 5] and [Table 6] show the phase and magnitude of each 6-bit phase shift device 100 according to states.

도 21은 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 신호 생성부의 위상 차이 및 크기 차이를 설명하기 위한 도면이다.21 is a diagram for explaining a phase difference and a size difference of a signal generation unit in a phase shift device according to an embodiment of the present invention.

도 21의 (a)는 신호 생성부(110)로 구현된 DQAF의 위상 차이를 나타내고, (b)는 DQAF의 크기 차이를 나타내고 있다. 위상은 시뮬레이션과 비교 시 좀 더 악화되었지만, 10GHz에서는 좀 더 90도에 가까워진다. DQAF의 크기 차이 경우, 시뮬레이션보다 최대 1.5 dB 악화되었다.21(a) shows the phase difference of the DQAF implemented by the signal generator 110, and (b) shows the size difference of the DQAF. The phase is a little worse compared to the simulation, but at 10 GHz it gets closer to 90 degrees. In the case of DQAF size difference, it was worse by up to 1.5 dB than the simulation.

도 22는 본 발명의 일 실시 예에 따른 위상 변위 장치에서의 입력 반사손실 및 출력 반사손실에 대한 EM 시뮬레이션 결과를 설명하기 위한 도면이다.22 is a view for explaining the results of EM simulation for the input return loss and the output return loss in the phase shift device according to an embodiment of the present invention.

도 22의 (a)에는 입력 반사손실(S11)이 나타나 있고, 도 22의 (b)에는 출력 반사손실(S22)이 나타나 있다. 동작 주파수 대역에서 모두 8dB 이하의 적절한 성능을 나타내고 있다.22(a) shows the input return loss (S11), and FIG. 22(b) shows the output return loss (S22). In the operating frequency band, they all show proper performance of 8 dB or less.

전술된 바와 같이, 본 발명의 일 실시 예에서는 65nm CMOS 공정을 이용한 10GHz 대역의 보간법 기반 6-비트 위상 변위 장치(100)의 회로 구현 및 시뮬레이션 결과가 기술되어 있다. 구현된 위상 변위 장치(100)는 8-14 GHz 동작 주파수 대역에서 6-비트의 해상도를 갖는다. 위상 변위기의 해상도 범위는 0^o-354.375^o를 가지며, RMS 위상 오차(phase error)는 1.51^o 이하이며, RMS 크기 오차(magnitude error)는 1.3dB 이하이다. 참조 상태 손실은 8dB 이하이며, 동작 주파수에서 입출력 반사손실은 8dB 이하이다. 소비 전력은 60mW 이하이며, 패드(pad)를 제외한 칩 크기는 0.38×0.44 mm²이다.As described above, in one embodiment of the present invention, the circuit implementation and simulation results of the 6-bit phase shift device 100 based on interpolation in a 10 GHz band using a 65 nm CMOS process are described. The implemented phase shifter 100 has a 6-bit resolution in the 8-14 GHz operating frequency band. The resolution range of the phase shifter has 0 ^o -354.375 ^o , the RMS phase error is 1.51 ^o or less, and the RMS magnitude error is 1.3 dB or less. The reference state loss is 8 dB or less, and the input/output return loss at the operating frequency is 8 dB or less. The power consumption is less than 60mW, and the chip size excluding pad is 0.38×0.44 mm ² .

본 발명의 일 실시 예에서는 위상 보간법(phase interpolation)을 이용하여 새로운 방식의 위상 변위 장치(100)가 제공된다. 본 발명의 일 실시 예에서는 전체 위상(360^o)을 코어스 3비트와 파인 3비트로 구분하고, 코어스 지점의 위상은 종래 위상 변위기와 동일하게 DAC를 조절하여 위상을 구현할 수 있다. 파인 비트 지점의 위상은 인접한 두 코어스 비트들(coarse bits) 지점의 위상을 보간 방식을 이용하여 구현할 수 있다. 본 발명의 일 실시 예는 종래 위상 변위기의 해상도를 증가시킬 경우 회로의 복잡성이 증가하는 문제점을 효과적으로 해결하면서도 해상도를 2-비트 증가시킬 수 있다. 본 발명의 일 실시 예에서 구현한 6-비트 위상 변위 장치(100)는 높은 해상도를 가짐으로써 정밀한 위상 변위를 요구하는 위상배열/송수신기 시스템에 유리하다.In one embodiment of the present invention, a new type of phase shifting apparatus 100 is provided by using phase interpolation. In an embodiment of the present invention, the entire phase (360 ^o ) is divided into 3 bits of coarse and 3 bits of fine, and the phase of the coarse point can be realized by adjusting the DAC in the same way as the conventional phase shifter. The phase of the fine bit point may be implemented by interpolating the phase of two adjacent coarse bits points. According to an embodiment of the present invention, when the resolution of the conventional phase shifter is increased, it is possible to effectively increase the 2-bit resolution while effectively solving the problem of increasing the complexity of the circuit. The 6-bit phase shift device 100 implemented in an embodiment of the present invention is advantageous to a phased array/transceiver system that requires precise phase shift by having a high resolution.

상술한 본 발명의 실시 예들에 따른 위상 보간법을 이용한 위상 변위 방법은 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현되는 것이 가능하다.The phase shift method using the phase interpolation method according to the above-described embodiments of the present invention can be implemented as a computer-readable code on a computer-readable recording medium.

본 발명의 실시 예들에 따른 위상 보간법을 이용한 위상 변위 방법은, 프로세서에 의해 실행 가능한 명령어들을 포함하는 컴퓨터 판독 가능한 저장 매체로서, 상기 명령어들은 상기 프로세서로 하여금, 차동 입력 신호를 이용하여 제1 및 제2 신호를 생성하는 단계, 위상 보간법을 이용하여 상기 생성된 제1 및 제2 신호의 가중치를 조절하되, 코어스 비트(coarse bit) 지점의 위상을 보간하여 파인 비트(fine bit) 지점의 위상을 생성하는 단계, 상기 가중치가 조절된 제1 및 제2 신호를 가산하여 가산 신호를 생성하는 단계, 및 상기 생성된 가산 신호를 출력 매칭을 통해 출력 신호로 출력하는 단계를 포함하여 실행하도록 구성되는, 컴퓨터 판독 가능한 저장 매체를 포함한다. A phase shift method using a phase interpolation method according to embodiments of the present invention is a computer-readable storage medium including instructions executable by a processor, and the instructions cause the processor to use the first and first differential input signals. Generating a 2 signal, adjusting the weight of the generated first and second signals using a phase interpolation method, interpolating the phase of the coarse bit point to generate a phase of a fine bit point A computer configured to execute, including adding the weighted first and second signals to generate an added signal, and outputting the generated added signal as an output signal through output matching. It includes a readable storage medium.

컴퓨터가 읽을 수 있는 기록 매체로는 컴퓨터 시스템에 의하여 해독될 수 있는 데이터가 저장된 모든 종류의 기록 매체를 포함한다. 예를 들어, ROM(Read Only Memory), RAM(Random Access Memory), 자기 테이프, 자기 디스크, 플래시 메모리, 광 데이터 저장장치 등이 있을 수 있다. 또한, 컴퓨터로 판독 가능한 기록매체는 컴퓨터 통신망으로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 읽을 수 있는 코드로서 저장되고 실행될 수 있다.Computer-readable recording media includes all kinds of recording media storing data that can be read by a computer system. For example, there may be a read only memory (ROM), a random access memory (RAM), a magnetic tape, a magnetic disk, a flash memory, and an optical data storage device. In addition, the computer-readable recording medium may be distributed over computer systems connected through a computer communication network, and stored and executed as code readable in a distributed manner.

이상, 도면 및 실시예를 참조하여 설명하였지만, 본 발명의 보호범위가 상기 도면 또는 실시예에 의해 한정되는 것을 의미하지는 않으며 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. Although described above with reference to the drawings and examples, the protection scope of the present invention is not meant to be limited by the drawings or the examples, and those skilled in the art of the present invention described in the claims below It will be understood that various modifications and changes can be made to the present invention without departing from the spirit and scope.

구체적으로, 설명된 특징들은 디지털 전자 회로, 또는 컴퓨터 하드웨어, 펌웨어, 또는 그들의 조합들 내에서 실행될 수 있다. 특징들은 예컨대, 프로그래밍 가능한 프로세서에 의한 실행을 위해, 기계 판독 가능한 저장 디바이스 내의 저장장치 내에서 구현되는 컴퓨터 프로그램 제품에서 실행될 수 있다. 그리고 특징들은 입력 데이터 상에서 동작하고 출력을 생성함으로써 설명된 실시예들의 함수들을 수행하기 위한 지시어들의 프로그램을 실행하는 프로그래밍 가능한 프로세서에 의해 수행될 수 있다. 설명된 특징들은, 데이터 저장 시스템으로부터 데이터 및 지시어들을 수신하기 위해, 및 데이터 저장 시스템으로 데이터 및 지시어들을 전송하기 위해 결합된 적어도 하나의 프로그래밍 가능한 프로세서, 적어도 하나의 입력 디바이스, 및 적어도 하나의 출력 디바이스를 포함하는 프로그래밍 가능한 시스템 상에서 실행될 수 있는 하나 이상의 컴퓨터 프로그램들 내에서 실행될 수 있다. 컴퓨터 프로그램은 소정 결과에 대해 특정 동작을 수행하기 위해 컴퓨터 내에서 직접 또는 간접적으로 사용될 수 있는 지시어들의 집합을 포함한다. 컴퓨터 프로그램은 컴파일된 또는 해석된 언어들을 포함하는 프로그래밍 언어 중 어느 형태로 쓰여지고, 모듈, 소자, 서브루틴(subroutine), 또는 다른 컴퓨터 환경에서 사용을 위해 적합한 다른 유닛으로서, 또는 독립 조작 가능한 프로그램으로서 포함하는 어느 형태로도 사용될 수 있다.Specifically, the described features can be implemented in digital electronic circuitry, or computer hardware, firmware, or combinations thereof. Features can be implemented in a computer program product implemented in storage in a machine-readable storage device, eg, for execution by a programmable processor. And the features can be performed by a programmable processor executing a program of instructions for performing the functions of the described embodiments by operating on input data and generating output. The described features include at least one programmable processor, at least one input device, and at least one output device coupled to receive data and directives from a data storage system and to transmit data and directives to the data storage system. It can be executed in one or more computer programs that can be executed on a programmable system comprising a. A computer program includes a set of directives that can be used directly or indirectly within a computer to perform specific actions on a given result. A computer program is written in any form of programming language, including compiled or interpreted languages, and is included as a module, element, subroutine, or other unit suitable for use in other computer environments, or as a standalone program. Can be used in any form.

지시어들의 프로그램의 실행을 위한 적합한 프로세서들은, 예를 들어, 범용 및 특수 용도 마이크로프로세서들 둘 모두, 및 단독 프로세서 또는 다른 종류의 컴퓨터의 다중 프로세서들 중 하나를 포함한다. 또한 설명된 특징들을 구현하는 컴퓨터 프로그램 지시어들 및 데이터를 구현하기 적합한 저장 디바이스들은 예컨대, EPROM, EEPROM, 및 플래쉬 메모리 디바이스들과 같은 반도체 메모리 디바이스들, 내부 하드 디스크들 및 제거 가능한 디스크들과 같은 자기 디바이스들, 광자기 디스크들 및 CD-ROM 및 DVD-ROM 디스크들을 포함하는 비휘발성 메모리의 모든 형태들을 포함한다. 프로세서 및 메모리는 ASIC들(application-specific integrated circuits) 내에서 통합되거나 또는 ASIC들에 의해 추가될 수 있다.Suitable processors for the execution of the program of instructions include, for example, both general purpose and special purpose microprocessors, and either a single processor or multiple processors of other types of computers. Also suitable for implementing computer program instructions and data embodying the described features are storage devices suitable for use as magnetic devices such as semiconductor memory devices such as EPROM, EEPROM, and flash memory devices, internal hard disks and removable disks. Devices, magneto-optical disks and all forms of non-volatile memory, including CD-ROM and DVD-ROM disks. The processor and memory may be integrated within application-specific integrated circuits (ASICs) or added by ASICs.

이상에서 설명한 본 발명은 일련의 기능 블록들을 기초로 설명되고 있지만, 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above has been described based on a series of functional blocks, but is not limited by the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes without departing from the spirit of the present invention. It will be apparent to those skilled in the art that the present invention is possible.

전술한 실시 예들의 조합은 전술한 실시 예에 한정되는 것이 아니며, 구현 및/또는 필요에 따라 전술한 실시예들 뿐 아니라 다양한 형태의 조합이 제공될 수 있다.Combinations of the above-described embodiments are not limited to the above-described embodiments, and various forms of combinations may be provided as well as the above-described embodiments according to implementation and/or needs.

전술한 실시 예들에서, 방법들은 일련의 단계 또는 블록으로서 순서도를 기초로 설명되고 있으나, 본 발명은 단계들의 순서에 한정되는 것은 아니며, 어떤 단계는 상술한 바와 다른 단계와 다른 순서로 또는 동시에 발생할 수 있다. 또한, 당해 기술 분야에서 통상의 지식을 가진 자라면 순서도에 나타난 단계들이 배타적이지 않고, 다른 단계가 포함되거나, 순서도의 하나 또는 그 이상의 단계가 본 발명의 범위에 영향을 미치지 않고 삭제될 수 있음을 이해할 수 있을 것이다.In the above-described embodiments, the methods are described based on a flowchart as a series of steps or blocks, but the present invention is not limited to the order of steps, and some steps may occur in a different order than the steps described above or simultaneously. have. In addition, those skilled in the art may recognize that the steps in the flowchart are not exclusive, other steps may be included, or one or more steps in the flowchart may be deleted without affecting the scope of the present invention. You will understand.

전술한 실시 예는 다양한 양태의 예시들을 포함한다. 다양한 양태들을 나타내기 위한 모든 가능한 조합을 기술할 수는 없지만, 해당 기술 분야의 통상의 지식을 가진 자는 다른 조합이 가능함을 인식할 수 있을 것이다. 따라서, 본 발명은 이하의 특허청구범위 내에 속하는 모든 다른 교체, 수정 및 변경을 포함한다고 할 것이다.The foregoing embodiments include examples of various aspects. It is not possible to describe all possible combinations for representing various aspects, but a person skilled in the art will recognize that other combinations are possible. Accordingly, the present invention will be said to include all other replacements, modifications and changes that fall within the scope of the following claims.

이상 도면 및 실시예를 참조하여 설명하였지만, 본 발명의 보호범위가 상기 도면 또는 실시예에 의해 한정되는 것을 의미하지는 않으며 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. Although described above with reference to the drawings and examples, the protection scope of the present invention is not meant to be limited by the drawings or examples, and those skilled in the art will think of the invention described in the following claims And it will be understood that various modifications and changes can be made to the present invention without departing from the scope.

100: 위상 변위 장치
110: 신호 생성부
120: 신호 변환부
130: 신호 가산부
140: 출력 매칭부
121: 제1 전류 미러부
122: 로직 회로부
123: 스위칭 회로부
124: 스위칭부
125: 제2 전류 미러부100: phase shift device
110: signal generator
120: signal converter
130: signal adder
140: output matching unit
121: first current mirror unit
122: logic circuit
123: switching circuit
124: switching unit
125: second current mirror unit

Claims

A signal generator for generating first and second signals using a differential input signal;
A signal converting unit that adjusts the weights of the generated first and second signals using a phase interpolation method, and interpolates phases of coarse bit points to generate phases of fine bit points;
A signal adder that adds the weighted first and second signals to generate an added signal; And
And an output matching unit for outputting the generated addition signal as an output signal through output matching,
A phase shift apparatus using phase interpolation, wherein coarse bits points are located on a circumference representing the entire phase, and fine bits points are located on a straight line connecting coarse bits points other than the circumference.

According to claim 1,
The signal generation unit,
A phase shift device using a phase interpolation method that generates first and second signals having a predetermined phase difference by using a differential all pass filter method.

According to claim 1,
The signal conversion unit,
Phase shift device using phase interpolation to calculate the I-channel and Q-channel currents of coarse bits present on the circumference, and to divide the calculated coarse bits currents into equal equal parts using a phase interpolation method to determine fine bits. .

According to claim 1,
The signal conversion unit,
A phase shift apparatus using phase interpolation that divides the entire phase into phases of coarse bits points and phases of fine bits points located between adjacent coarse bits.

delete

According to claim 1,
The signal conversion unit,
A phase shifting apparatus using a phase interpolation method to adjust the weights of the generated first and second signals through current control of the first and second signals flowing in the inphase and quadrature paths, respectively.

According to claim 1,
The signal conversion unit,
A phase shifting apparatus using a phase interpolation method to keep the sum of the currents of the first and second signals constant at a predetermined constant so that the phase sizes of the inphase and the quadrature are the same.

According to claim 1,
The signal conversion unit,
A phase shifting apparatus using a phase interpolation method to control the output ratio and magnitude by controlling the current ratios of the first and second signals flowing in the in-phase component I channel and the quadrature component Q channel path, respectively.

According to claim 1,
The signal conversion unit,
A first current mirror unit adjusting currents of the generated first and second signals through on/off of a plurality of transistors;
A logic circuit unit for adjusting on/off of the plurality of transistors to interpolate phases of coarse bit points to generate phases of fine bit points;
A switching circuit unit for switching the control signal output from the logic circuit unit and transferring it to the first current mirror unit;
A switching unit for switching a signal output from the first current mirror unit; And
A phase shift device using a phase interpolation method including a second current mirror unit for amplifying and outputting the current transmitted from the switching unit.

According to claim 1,
The output matching unit,
A phase shift device using a phase interpolation method that output-matches the generated sum signal through a matching circuit using an inductor and a capacitor to reduce output reflection loss.

In the phase shift method using a phase interpolation method performed by the phase shift device,
Generating first and second signals using the differential input signal;
Adjusting the weights of the generated first and second signals using a phase interpolation method, and interpolating phases of coarse bit points to generate phases of fine bit points;
Generating an addition signal by adding the weighted first and second signals; And
And outputting the generated addition signal as an output signal through output matching,
A phase shift method using phase interpolation, wherein coarse bits points are located on a circumference representing the entire phase, and fine bits points are located on a straight line connecting coarse bits points other than the circumference.

The method of claim 11,
Generating the first and second signals,
A phase shift method using a phase interpolation method that generates first and second signals having a predetermined phase difference using a differential all pass filter method.

The method of claim 11,
The step of generating the phase,
A phase shift method using a phase interpolation method that calculates I-channel and Q-channel currents of coarse bits present on a circumference, and divides the calculated coarse bits current into equal equal parts using a phase interpolation method to determine fine bits. .

The method of claim 11,
The step of generating the phase,
A phase shift method using phase interpolation that divides the entire phase into phases of coarse bits points and phases of fine bits points located between adjacent coarse bits.

delete

The method of claim 11,
The step of generating the phase,
A phase shift method using a phase interpolation method to adjust the weights of the generated first and second signals through current control of the first and second signals flowing in the inphase and quadrature paths, respectively.

The method of claim 11,
The step of generating the phase,
A phase shift method using a phase interpolation method to keep the sum of the currents of the first and second signals constant at a predetermined constant so that the phase sizes of the inphase and the quadrature are the same.

The method of claim 11,
The step of generating the phase,
A phase shift method using a phase interpolation method to control the output ratio and magnitude by controlling the current ratios of the first and second signals flowing in the in-phase component I channel and the quadrature component Q channel path, respectively.

The method of claim 11,
The step of outputting,
A phase shift method using a phase interpolation method for output matching the generated sum signal through a matching circuit using an inductor and a capacitor to reduce output reflection loss.

A computer-readable recording medium having a program for executing a phase displacement method using a phase interpolation method on a computer, comprising:
Generating first and second signals using the differential input signal;
Adjusting the weights of the generated first and second signals using a phase interpolation method, and interpolating phases of coarse bit points to generate phases of fine bit points;
Generating an addition signal by adding the weighted first and second signals; And
And outputting the generated added signal as an output signal through output matching.
A computer-readable recording medium in which a program for locating coarse bits on the circumference representing the entire phase is located and fine bits on the straight line connecting the coarse bits on the circumference are recorded.