KR102123592B1 - High Electron Mobility Transistor Element and Method for manufacturing the same - Google Patents
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Abstract
HEMT(High Electron Mobility Transistor) 소자(500)가 제공된다. 상기 HEMT 소자는, 기판(810), 상기 기판(810)의 상단면에 형성되며 일부에 오믹(ohmic) 접촉을 위한 오믹 접촉 영역(540)이 형성되는 에피층(521), 및 상기 오믹 접촉 영역(540)에 증착되어 형성되는 오믹 금속층(550)을 포함하는 것을 특징으로 한다. 이때, 상기 오믹 접촉 영역(540)의 일부에 접촉 면적을 증가시키기 위해 요철 구조(530)가 형성된다.A High Electron Mobility Transistor (HEMT) device 500 is provided. The HEMT device includes an epitaxial layer 521 formed on a substrate 810, an upper surface of the substrate 810, and an ohmic contact region 540 for ohmic contact on a portion thereof, and the ohmic contact region It characterized in that it comprises an ohmic metal layer 550 formed by depositing on (540). At this time, a concavo-convex structure 530 is formed to increase the contact area in a portion of the ohmic contact area 540.
Description
본 발명은 HEMT(High Electron Mobility Transistor) 소자에 대한 것으로, 더 상세하게는 오믹(ohmic) 접촉이 이루어지는 에피(epitaxy) 표면에 요철 형태로 굴곡을 형성함으로써 오믹(ohmic) 접촉이 이루어지는 총 면적을 증가시켜 접촉저항을 낮추는 HEMT 소자 및 이의 제조 방법에 관한 것이다.The present invention relates to a High Electron Mobility Transistor (HEMT) device, and more specifically, to increase the total area of ohmic contact by forming a curvature in the form of irregularities on an epitaxial surface with ohmic contact. It relates to a HEMT device to lower the contact resistance by making it and a manufacturing method thereof.
RF(Radio Frequency) GaN HEMT(High Electron Mobility Transistor) 소자는 AlGaN층, InAlN층 혹은 GaN층과 같은 에너지 밴드갭(band gap)이 큰 에피(epitaxy) 물질의 표면에 오믹(ohmic) 접촉을 만들어야 하기 때문에 낮은 접촉저항을 형성하는 것이 매우 어렵다. Radio Frequency (RF) GaN High Electron Mobility Transistor (HEMT) devices must make ohmic contact to the surface of an epitaxial material with a large energy band gap, such as an AlGaN layer, an InAlN layer, or a GaN layer. Therefore, it is very difficult to form a low contact resistance.
현재까지 개발된 ohmic접촉 형성 방식은 GaN HEMT 소자의 장벽층에 해당하는 불순물이 적은 AlGaN, InAlN 혹은 GaN층의 표면에 알루미늄(Aluminum)을 기반으로 하는 금속 막을 증착하고 800℃이상의 고온에서 열처리하는 방식이 있다. 이를 개념적으로 보여주는 도면이 도 1에 도시된다. 도 1을 참조하면, 기판(110), GaN층(121)과 AlGaN층(122)으로 이루어지는 에피층(120), 패시베이션층(130), 및 오믹층(140) 등이 순차적으로 형성된다.The ohmic contact formation method developed to date is a method of depositing an aluminum-based metal film on the surface of an AlGaN, InAlN or GaN layer with less impurities corresponding to a barrier layer of a GaN HEMT device and heat-treating it at a high temperature of 800℃ or higher. There is this. A diagram showing this conceptually is shown in FIG. 1. Referring to FIG. 1, a
또는 다른 방식으로 ohmic접촉이 형성되어야 할 영역에만 Si 이온을 주입하는 방식이 있다. 이를 개념적으로 보여주는 도면이 도 2에 도시된다. 도 2를 참조하면, 에피층(120)에 이온주입으로 n-type층(210)이 형성된다.Alternatively, there is a method in which Si ions are implanted only in a region where an ohmic contact is to be formed. A diagram conceptually showing this is shown in FIG. 2. Referring to FIG. 2, an n-
또한, 또 다른 방식으로 Si이온이 고농도로 포함된 GaN에피를 재성장하고 그 위에 Aluminum혹은 NiSi 기반의 금속을 증착하여 500℃이하의 온도에서 열처리하여 낮은 접촉저항을 구현하는 방식이 있다. 이를 개념적으로 보여주는 도면이 도 3에 도시된다. 도 3을 참조하면, 에피층(120)을 식 각한 후 고농도 n-type층(310)을 재성장한다. In another method, there is a method of realizing low contact resistance by re-growing GaN epi with high concentration of Si ions and depositing aluminum or NiSi-based metal thereon to heat treatment at a temperature below 500°C. A diagram conceptually showing this is shown in FIG. 3. Referring to FIG. 3, after the
또한, 또 다른 방식으로, 접촉저항을 더욱 낮추어야 할 경우에는 에너지 밴드(energy band)가 비교적 넓은 AlGaN 혹은 InAlN층을 식각하여 GaN층을 드러나도록 한 후 그 위에 ohmic접촉을 만드는 방식이 있다. 이를 개념적으로 보여주는 도면이 도 4에 도시된다. 도 4를 참조하면, 에피층(120)이 일부 식각된다.In addition, in another method, when the contact resistance needs to be further lowered, there is a method of making an ohmic contact on the GaN layer by etching the AlGaN or InAlN layer having a relatively wide energy band. A diagram showing this conceptually is illustrated in FIG. 4. Referring to FIG. 4, the
그런데, 위의 어느 경우에도 ohmic 접촉이 만들어지는 영역의 표면은 인위적인 굴곡이 없는 평평한 면에 이루어지고 있다. 부연하면, 오믹 접촉을 형성하는 표면이 평평하여 주어진 오믹 영역의 표면적만이 오믹 접촉을 형성하는데 사용되어 접촉 저항을 낮추는데 한계가 있다.However, in any of the above cases, the surface of the region where the ohmic contact is made is made on a flat surface without artificial bending. In other words, the surface forming the ohmic contact is flat, so that only the surface area of a given ohmic region is used to form the ohmic contact, thereby limiting the contact resistance.
한편, 또 다른 방식으로, ohmic 접촉영역의 내부 접촉면 표면에 요철을 형성하여 접촉 비저항 값을 더 낮추는 발명들이 있다. 그런데, 이 경우, 만일 접촉 비저항 값이 1x10-6 ohm ㆍcm2 이하로 내려가게 되면 GaN HEMT와 같이 기판에 수평방향으로 전류가 흐르는 소자의 경우에는 전류의 흐름에 기여하는 ohmic 접촉 영역(transfer length)이 접촉 경계면으로 부터 1um이내가 된다. On the other hand, in another way, there are inventions that further lower the contact resistivity by forming irregularities on the surface of the inner contact surface of the ohmic contact area. However, in this case, if the contact resistivity value falls below 1x10 -6 ohm ㆍcm 2 , in the case of a device in which current flows horizontally in a substrate such as GaN HEMT, an ohmic contact area (transfer length) contributing to the flow of current ) Is within 1 um from the contact interface.
일반적인 소자 공정에서 사용되는 접촉식 노광 공정으로는 1um이내의 형상을 제조하는 것은 거의 불가능하며 스테퍼를 사용하는 더 정교한 경우에도 0.3um 이내의 형상크기 및 위치 조절을 하는 것은 불가능하다. 실제로 최근 제작되고 있는 ohmic 접촉은 전달 길이(transfer length)가 약 0.3 um 정도로 매우 작아 기존 발명으로는 요철영역이 ohmic 접촉영역의 내부에 존재하는 기존 발명으로는 소자의 동작특성을 향상시키는데 아무런 효과가 없다.It is almost impossible to manufacture a shape within 1 um with the contact exposure process used in a general device process, and it is impossible to adjust the shape size and position within 0.3 um even in a more sophisticated case using a stepper. In fact, the recently manufactured ohmic contact has a very small transfer length of about 0.3 um, and according to the existing invention, the uneven region exists inside the ohmic contact region, and thus has no effect on improving the operation characteristics of the device. none.
일반적인 GaN HEMT 에피(epi)에 존재하는 AlGaN, AlInN 등의 장벽층위에 ohmic 접촉을 만드는 경우 높은 에너지 장벽때문에 좋은 ohmic 접촉을 만들기 어렵기 때문에 표면에 요철을 만들어 접촉영역이 2차원 전자가스 (2DEG, 2 dimensional electron gas) 층까지 포함하도록 하는 것이 접촉 비저항을 낮추는데 도움이 될 수 있으나 요철의 튀어나온 부분에는 여전히 장벽층이 존재하여 비저항을 낮추는데 한계가 있다. In the case of making ohmic contact on the barrier layer of AlGaN, AlInN, etc. existing in the general GaN HEMT epi, it is difficult to make good ohmic contact due to the high energy barrier. Including a 2 dimensional electron gas) layer may help lower the contact resistivity, but there is a limit to lower the resistivity because the barrier layer still exists in the protruding portion of the irregularities.
본 발명은 위 배경기술에 따른 문제점을 해소하기 위해 제안된 것으로서, 오믹(ohmic) 접촉면에 인위적인 요철 모양의 굴곡을 만들어 주어 같은 접촉 비저항 값에 대하여 더 낮은 접촉 저항값을 갖도록 하는 HEMT(High Electron Mobility Transistor) 소자 및 이의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the problems according to the above background, high-electron mobility (HEMT) to create an artificial concave-convex bend on the ohmic contact surface to have a lower contact resistance value for the same contact resistivity value. The purpose is to provide a transistor) device and a method for manufacturing the same.
특히, 본 발명은 ohmic 접촉면 중에서 전류가 흐르는 방향의 경계영역에 인위적인 요철모양의 굴곡을 만들어 주어 더 낮은 접촉 저항 값을 가질 뿐 아니라 낮아진 접촉저항이 실제소자의 동작특성도 향상시킬 수 있도록 하는 HEMT 소자 및 이의 제조 방법을 제공하는데 다른 목적이 있다.In particular, the present invention is an HEMT device that makes artificial concave-convex bends in the boundary region in the direction of current flow in the ohmic contact surface, as well as having a lower contact resistance value and improved contact characteristics of the lower contact resistance. And there is another object to provide a method of manufacturing the same.
본 발명은 위에서 제시된 과제를 달성하기 위해 오믹(ohmic) 접촉면에 인위적인 요철 모양의 굴곡을 만들어 주어 같은 접촉 비저항 값에 대하여 더 낮은 접촉 저항값을 갖는 HEMT(High Electron Mobility Transistor) 소자를 제공한다.The present invention provides an HEMT (High Electron Mobility Transistor) device having a lower contact resistance value for the same contact resistivity value by making artificial irregularities and bends on an ohmic contact surface in order to achieve the problems presented above.
상기 HEMT(High Electron Mobility Transistor) 소자는,The HEMT (High Electron Mobility Transistor) device,
기판;Board;
상기 기판의 상단면에 형성되며 일부에 오믹(ohmic) 접촉을 위한 오믹 접촉 영역이 형성되는 에피층; 및An epi layer formed on an upper surface of the substrate and having an ohmic contact region for ohmic contact on a portion thereof; And
상기 오믹 접촉 영역에 증착되어 형성되는 오믹 금속층;을 포함하는 것을 특징으로 한다.And an ohmic metal layer formed by depositing on the ohmic contact region.
이때, 상기 오믹 접촉 영역의 일부에 접촉 면적을 증가시키기 위해 요철 구조(530)가 형성되는 것을 특징으로 한다.At this time, it is characterized in that the
또한, 상기 요철 구조는 전류가 흐르는 방향의 경계면을 따라 형성되는 것을 특징으로 한다.In addition, the uneven structure is characterized in that it is formed along the boundary surface in the direction in which the current flows.
또한, 상기 요철 구조는 상기 경계면에 미리 설정되는 전달 길이(transfer length) 보다 긴 요철인 것을 특징으로 한다.In addition, the concavo-convex structure is characterized in that the concavo-convex is longer than the transfer length preset in the boundary surface.
또한, 상기 요철 구조는 각각의 요철에 존재하는 측면에도 접촉이 형성되는 것을 특징으로 한다.In addition, the concavo-convex structure is characterized in that the contact is formed on the side surface present in each concavo-convex.
또한, 상기 요철 구조는 접촉면적을 넓게 하기 위해 동일한 깊이의 굴곡에 대하여 너비가 좁을수록 더 많은 수의 굴곡이 형성되는 것을 특징으로 한다.In addition, the uneven structure is characterized in that a larger number of bends is formed as the width is narrower for the bends of the same depth in order to increase the contact area.
또한, 상기 오믹 접촉 영역은 도핑 영역에 의해 형성되는 것을 특징으로 한다.In addition, the ohmic contact region is characterized by being formed by a doped region.
또한, 상기 요철 구조는 상기 도핑 영역으로 도핑된 깊이보다 작은 깊이의 요철을 갖는 것을 특징으로 한다.In addition, the uneven structure is characterized in that it has an unevenness of a depth smaller than the depth doped into the doping region.
또한, 상기 요철 구조는 플라즈마 식각만 이용하거나 플라즈마 식각 및 습식 식각 모두를 이용하여 형성되는 표면 굴곡인 것을 특징으로 한다.In addition, the concavo-convex structure is characterized in that the surface is formed by using only plasma etching or both plasma etching and wet etching.
또한, 상기 에피층의 재질은 AlGaN, GaN, 및 InAlN 중 적어도 어느 하나인 것을 특징으로 한다.In addition, the material of the epi layer is characterized in that at least one of AlGaN, GaN, and InAlN.
또한, 상기 오믹 금속층은 오믹 접촉을 형성하기 위해 증착후 열처리되는 것을 특징으로 한다.In addition, the ohmic metal layer is characterized in that it is heat-treated after deposition to form an ohmic contact.
또한, 상기 요철 구조는 게이트 전극의 세로축을 기준으로 가로방향으로 형성되는 것을 특징으로 한다.In addition, the uneven structure is characterized in that it is formed in the horizontal direction with respect to the vertical axis of the gate electrode.
또한, 상기 요철 구조는 게이트 전극에 근접하게 형성되는 것을 특징으로 한다.In addition, the uneven structure is characterized in that it is formed close to the gate electrode.
또한, 상기 요철 구조는 일부가 오믹 접촉 영역의 측면을 돌출되게 형성되는 것을 특징으로 한다.In addition, the uneven structure is characterized in that a part is formed to protrude the side surface of the ohmic contact area.
다른 한편으로, 본 발명의 다른 일실시예는,(a) 상단면에 에피층이 형성되는 기판을 준비하는 단계; (b) 상기 에피층의 일부에 오믹(ohmic) 접촉을 위한 오믹 접촉 영역을 형성하는 단계; (c) 상기 오믹 접촉 영역의 일부에 접촉 면적을 증가시키기 위해 요철 구조를 형성하는 단계; 및 (d) 상기 오믹 접촉 영역에 오믹 금속층을 증착 형성하는 단계;를 포함하는 것을 특징으로 하는 HEMT 소자의 제조 방법을 제공한다.On the other hand, another embodiment of the present invention, (a) preparing a substrate on which an epi layer is formed on the top surface; (b) forming an ohmic contact region for ohmic contact on a portion of the epi layer; (c) forming an uneven structure to increase a contact area on a portion of the ohmic contact area; And (d) depositing and forming an ohmic metal layer in the ohmic contact region.
이때, 상기 에피층은 준비 전에 상기 기판에 미리 형성되는 것을 특징으로 한다.At this time, the epi layer is characterized in that it is formed in advance on the substrate before preparation.
이와 달리, 상기 오믹금속층은 상기 기판이 준비된 이후에 증착 형성되는 것을 특징으로 한다.Alternatively, the ohmic metal layer is characterized in that it is deposited after the substrate is prepared.
본 발명에 따르면, 오믹(Ohmic) 접촉을 형성할 때 전류가 흐르는 방향의 경계면에 전달 길이(transfer length)보다 긴 요철을 형성하여 각각의 요철에 존재하는 측면에도 접촉이 형성됨으로써 전체적으로 유의미한 접촉면적이 증가함으로써 소자의 ohmic 접촉저항을 감소시켜 RF(Radio Frequency) 특성을 향상시킨다.According to the present invention, when forming an ohmic (Ohmic) contact by forming a concavo-convex longer than the transfer length (transfer length) on the boundary surface in the direction in which the current flows, the contact is also formed on the side present in each concavo-convex, thereby significantly significant contact area By increasing the ohmic contact resistance of the device, the RF (Radio Frequency) characteristics are improved.
또한, 본 발명의 다른 효과로서는 같은 깊이의 굴곡에 대하여 너비가 좁을수록 더 많은 수의 굴곡이 형성되므로 접촉면적을 더 넓게 할 수 있고, 혹은 같은 너비의 굴곡에 대하여 굴곡의 깊이를 깊게 하면 마찬가지로 접촉면적을 더 넓게 할 수 있다는 점을 들 수 있다. 다만, 요철의 깊이는 n+로 도핑된 깊이보다 작아야 한다.In addition, as another effect of the present invention, as the width is narrower for a bend of the same depth, a larger number of bends can be formed, so that the contact area can be made wider, or if the depth of the bend is made deep for a bend of the same width, the contact is likewise. It can be said that the area can be made larger. However, the depth of the unevenness should be smaller than the depth doped with n+.
또한, 본 발명의 또 다른 효과로서는 오믹(Ohmic) 접촉이 만들어지는 에피층은 에피의 처음 상태 그대로 일수도 있고, 이온주입 혹은 재성장을 거쳐 n+로 도핑된 경우든 요철 형태의 굴곡을 만들 수 있다는 점을 들 수 있다.In addition, as another effect of the present invention, the epitaxial layer on which ohmic contact is made may be in an initial state of epitaxiality, and may be formed in an uneven form even when doped with n+ through ion implantation or regrowth. Can be heard.
도 1은 일반적으로 에피 표면에 직접 오믹(ohmic) 접촉층을 형성하는 경우를 보여주는 HEMT(High Electron Mobility Transistor) 소자의 개략적인 단면도이다.
도 2는 일반적으로 에피층에 이온 주입으로 n-type층을 형성하는 경우를 보여주는 HEMT 소자의 개략적인 단면도이다.
도 3은 일반적으로 에피층을 식각한 후 고농도 n-type층을 재성장하는 경우를 보여주는 HEMT 소자의 개략적인 단면도이다.
도 4는 일반적으로 에피층을 일부 식각하는 경우를 보여주는 HEMT 소자의 개략적인 단면도이다.
도 5는 본 발명의 일실시예에 따른 HEMT 소자의 개략적인 평면도이다.
도 6은 도 5에 도시된 A-A'축으로 절개한 단면도이다.
도 7은 본 발명의 일실시예에 따른 HEMT 소자를 제조하는 과정을 보여주는 공정도이다.
도 8은 도 7에 도시된 단계 S710에 해당하는 준비 공정에 따른 기판의 단면도이다.
도 9는 도 7에 도시된 단계 S720에 해당하는 이온 주입 공정에 따른 단면도이다.
도 10은 도 7에 도시된 단계 S730에 해당하는 패시베이션층 형성 공정에 따른 단면도이다.
도 11은 도 7에 도시된 단계 S740에 해당하는 요철 형성 공정에 따른 단면도이다.
도 12는 도 7에 도시된 단계 S750에 해당하는 식각 공정에 따른 단면도이다.
도 13은 도 7에 도시된 단계 S760에 해당하는 금속막 증착 공정에 따른 단면도이다.
도 14는 도 7에 도시된 단계 S770에 해당하는 격리막 형성 공정에 따른 단면도이다.
도 15는 도 5 및 도 6에서 A-A'축으로 절개한 사시도이다.
도 16은 일반적인 접촉 길이(contact length) 및 전달 길이(transfer length)에 따른 전류의 흐름에 대한 관계를 보여주는 개념도이다.
도 17은 도 16에 도시된 전달 길이와 접촉 저항(contact resistivity)의 관계를 보여주는 그래프이다.
도 18은 일반적인 HEMT 소자의 전달 길이와 웨이퍼에 대한 그래프이다.
도 19는 일반적인 HEMT 소자의 접촉 비저항(SCR: Specific Contact Resistivity)과 웨이퍼에 대한 그래프이다.
도 20은 도 14에서 격리막의 구조를 보여주는 사시도이다.1 is a schematic cross-sectional view of a High Electron Mobility Transistor (HEMT) device showing a case where an ohmic contact layer is directly formed on an epi surface.
2 is a schematic cross-sectional view of a HEMT device showing a case where an n-type layer is formed by ion implantation in an epi layer.
3 is a schematic cross-sectional view of a HEMT device showing a case where a high concentration n-type layer is re-grown after etching an epi layer.
4 is a schematic cross-sectional view of a HEMT device generally showing a case of partially etching an epi layer.
5 is a schematic plan view of an HEMT device according to an embodiment of the present invention.
6 is a cross-sectional view taken along the A-A' axis shown in FIG. 5.
7 is a process diagram showing a process of manufacturing an HEMT device according to an embodiment of the present invention.
8 is a cross-sectional view of the substrate according to the preparation process corresponding to step S710 illustrated in FIG. 7.
9 is a cross-sectional view of the ion implantation process corresponding to step S720 illustrated in FIG. 7.
10 is a cross-sectional view of the passivation layer forming process corresponding to step S730 shown in FIG. 7.
11 is a cross-sectional view of an uneven formation process corresponding to step S740 illustrated in FIG. 7.
12 is a cross-sectional view of the etching process corresponding to step S750 illustrated in FIG. 7.
13 is a cross-sectional view of the metal film deposition process corresponding to step S760 illustrated in FIG. 7.
14 is a cross-sectional view of the process for forming an isolation layer corresponding to step S770 illustrated in FIG. 7.
15 is a perspective view cut along the A-A' axis in FIGS. 5 and 6.
16 is a conceptual diagram showing the relationship of current flow according to a general contact length and a transfer length.
FIG. 17 is a graph showing the relationship between the transfer length and contact resistivity shown in FIG. 16.
18 is a graph of the delivery length and wafer of a typical HEMT device.
19 is a graph of a specific contact resistance (SCR) and a wafer of a typical HEMT device.
20 is a perspective view showing the structure of the separator in FIG. 14.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art to which the present invention pertains can easily practice. However, the present invention can be implemented in many different forms and is not limited to the embodiments described herein. In addition, in order to clearly describe the present invention in the drawings, parts irrelevant to the description are omitted, and like reference numerals are assigned to similar parts throughout the specification.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 "전체적"으로 형성되어 있다고 할 때에는 다른 부분의 전체 면(또는 전면)에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.In the drawings, the thickness is enlarged to clearly express the various layers and regions. The same reference numerals are used for similar parts throughout the specification. When a portion of a layer, film, region, plate, or the like is said to be “above” another portion, this includes not only the case “directly above” other portions, but also other portions in between. Conversely, when one part is "just above" another part, it means that there is no other part in the middle. Also, when a part is formed "overall" on another part, it means that not only is formed on the entire surface (or front side) of the other part, but also not formed on a part of the edge.
이하 첨부된 도면을 참조하여 본 발명의 일실시예에 따른 HEMT(High Electron Mobility Transistor) 소자 및 이의 제조 방법을 상세하게 설명하기로 한다.Hereinafter, a High Electron Mobility Transistor (HEMT) device according to an embodiment of the present invention and a manufacturing method thereof will be described in detail with reference to the accompanying drawings.
도 5는 본 발명의 일실시예에 따른 HEMT(High Electron Mobility Transistor) 소자의 개략적인 단면도이다. 도 5를 참조하면, HEMT 소자(500)는, 기판(미도시)의 상단면에 일부에 오믹(ohmic) 접촉을 위한 오믹 접촉 영역(540)이 형성되는 에피층(미도시), 상기 오믹 접촉 영역(540)에 증착되어 형성되는 오믹 금속층(550), 게이트 전극(570) 등을 포함하여 구성될 수 있다.5 is a schematic cross-sectional view of a High Electron Mobility Transistor (HEMT) device according to an embodiment of the present invention. Referring to FIG. 5, the
에피(521)층은 기판의 상단면에 형성되는 버퍼층(121), 2차원 전자가스층(2-DEG: Dimensional Electron Gas)을 형성하기 위한 버퍼층 상단면에 형성되는 배리어층(122), 스페이서층(미도시) 및 상기 에피층을 보호하기 위한 SiNx층(130) 또는 Cap층(미도시) 등으로 구성된다. The
상기 오믹 접촉 영역(540)의 일부에 접촉 면적을 증가시키기 위해 요철 구조(530)가 형성된다. 부연하면, 오믹 접촉 영역(540)의 전역에 요철 구조를 형성하면 비효율이 된다. 따라서, 도 5에 도시된 바와 같이, 오믹 접촉 영역(540)의 좌측 또는 우측 경계면에 요철 구조(530)가 형성된다. 즉 게이트 전극(570)과 가까운 부분에 접촉면적이 늘어나도록 오믹 접촉 영역(540)의 경계면을 벗어나 오믹 금속층(550)을 침범하는 형태로 요철 구조(530)가 형성된다. 부연하면, 이러한 요철 구조(530)는 전류가 흐르는 방향의 경계면을 따라 형성된다.An
특히, 오믹 접촉 영역(540)의 좌측 또는 우측 경계면내에 형성된 요철의 길이(L)는 전달 길이(Lt: 유의미한 접촉면의 길이)보다 커야한다. 즉, 오믹 접촉 저항의 영향을 덜 받기 위한 것이다.In particular, the length L of the unevenness formed in the left or right boundary surface of the
도 6은 도 5에 도시된 A-A'축으로 절개한 단면도이다. 도 6을 참조하면, 에피층(521)의 상부 영역에 도핑 영역(610)이 형성된다. 물론, 이 도핑 영역(610)은 n+ 도핑 영역 또는 p- 도핑 영역이 될 수 있다. 본 발명의 일실시예에서는 n+ 도핑을 예시로 설명하기로 한다.6 is a cross-sectional view taken along the A-A' axis shown in FIG. 5. Referring to FIG. 6, a doped
에피층(521)은 2차원 전자가스층(2-DEG: Dimensional Electron Gas)으로 이루어진다. 부연하면, 에피층(521)은 기판의 상단면에 형성되는 버퍼층(121) 및 상기 버퍼층(121)의 상단면에 형성되는 배리어층(122)으로 구성된다.The
한편, 요철 구조(530)는 각각의 요철에 존재하는 측면에도 접촉이 형성됨으로써 전체적으로 유의미한 접촉면적이 증가함으로써 소자의 오믹(ohmic) 접촉저항을 감소시켜 RF(Radio Frequency) 특성을 향상시킨다. 이러한 요철 구조를 입체적으로 표현한 도면이 도 15에 도시된다. 도 15에 대해서는 후술하기로 한다.On the other hand, the concavo-
도 6을 계속 참조하면, 또한, 요철 구조의 깊이의 굴곡에 대하여 너비가 좁을수록 더 많은 수의 굴곡이 형성되므로 접촉면적을 더 넓게 할 수 있다. 혹은 같은 너비의 굴곡에 대하여 굴곡의 깊이를 깊게 하면 마찬가지로 접촉면적을 더 넓게 할 수 있다. 다만 요철의 깊이는 도핑 영역(610)의 깊이보다 작아야 한다.With continued reference to FIG. 6, the narrower the width of the bend of the depth of the uneven structure, the more the number of bends is formed, so that the contact area can be widened. Or, if the depth of the bend is increased for a bend of the same width, the contact area can be made larger. However, the depth of the unevenness should be smaller than the depth of the doped
도 7은 본 발명의 일실시예에 따른 HEMT 소자를 제조하는 과정을 보여주는 공정도이다. 도 7을 참조하면, 기판을 준비한다(단계 S710). 이를 보여주는 도면이 도 8에 도시된다. 이에 대해서는 후술하기로 한다.7 is a process diagram showing a process of manufacturing an HEMT device according to an embodiment of the present invention. Referring to FIG. 7, a substrate is prepared (step S710). A diagram showing this is shown in FIG. 8. This will be described later.
도 7을 계속 참조하면, 기판이 준비된 이후, 이온 주입 공정이 수행된다(단계 S720). 이를 보여주는 도면이 도 9에 도시된다. 이에 대해서는 후술하기로 한다.7, the ion implantation process is performed after the substrate is prepared (step S720). A diagram showing this is shown in FIG. 9. This will be described later.
도 7을 계속 참조하면, 이온 주입 공정이후, 패시베이션층을 형성하고, 요철 구조 형성을 위해, 패시베이션층을 식각한다(단계 S730,S740). 이를 보여주는 도면이 도 10 내지 도 11에 도시된다. 이에 대해서는 후술하기로 한다.7, the passivation layer is formed after the ion implantation process, and the passivation layer is etched to form an uneven structure (steps S730 and S740). Figures showing this are shown in FIGS. 10 to 11. This will be described later.
도 7을 계속 참조하면, 패시베이션층 형성 및 식각후 이온 주입된 에피층을 식각하고, 패시베이션층 제거후 오믹 금속막을 증착한다(단계 S750, S760). 이를 보여주는 도면이 도 12 내지 도 13에 도시된다. 이에 대해서는 후술하기로 한다.7, the ion implanted epi layer is etched after the passivation layer is formed and etched, and the ohmic metal film is deposited after the passivation layer is removed (steps S750 and S760). A drawing showing this is shown in FIGS. 12 to 13. This will be described later.
도 7을 계속 참조하면, 오믹 금속막 증착후, 격리막을 형성하고, 패시베이션층을 제거하고 게이트 금속막을 증착한다(단계 S770, S780). 이에 대해서는 후술하기로 한다.Referring to FIG. 7, after depositing the ohmic metal film, an isolation film is formed, the passivation layer is removed, and a gate metal film is deposited (steps S770 and S780). This will be described later.
도 8은 도 5에 도시된 A-A' 에 해당되는 영역을 기준으로 도 7에 도시된 단계 S710에 해당하는 준비 공정에 따른 기판의 단면도이다. 도 8을 참조하면, 기판(810)의 상단면에는 순서대로 버퍼층(121), 배리어층(122)이 적층된다. 이들 버퍼층(121) 및 배리어층(122)은 기판(810)에 에피택시를 통해 미리 증착 성장된 완료 상태이거나, 기판(810)이 준비된 이후 증착될 수도 있다. 배리어층(122)은 AlxGa(1-x)N 단일층 또는 복합층이 될 수 있다. 버퍼층(121)은 GaN 등이 될 수 있다. 기판(810)은 사파이어, 탄화 실리콘(SiC), 다이아몬드 등의 재료로 이루어질 수 있다. 8 is a cross-sectional view of a substrate according to a preparation process corresponding to step S710 illustrated in FIG. 7 based on an area corresponding to A-A′ illustrated in FIG. 5. Referring to FIG. 8, a
물론, 도 8에는 도시되어 있지 않으나, 기판(810)과 버퍼층(121)사이에 AIN(질화 알루미늄) 시드에 의해 생성되는 스페이서층이 형성될 수 있다. 이러한 스페이서층은 버퍼층(121)과 배리어층(122) 사이에도 형성될 수 있다. 이러한 스페이서층은 전자 이동도를 향상시킬 수 있다. 또한 배리어층 상부에 질화갈륨(GaN) 등으로 이루어진 cap층과 SiNx층 등이 형성될 수 있다.Of course, although not shown in FIG. 8, a spacer layer formed by an AIN (aluminum nitride) seed may be formed between the
도 9는 도 7에 도시된 단계 S720에 해당하는 이온 주입 공정에 따른 단면도이다. 도 9를 참조하면, 이온 주입을 통해 버퍼층(121)과 배리어층(122)에 도핑층(910)을 형성한다. 부연하면, 이 도핑층(910)은 배리어층(122)을 관통하고, 버퍼층(121)의 상단 일부에 형성된다.9 is a cross-sectional view of the ion implantation process corresponding to step S720 illustrated in FIG. 7. Referring to FIG. 9, a
도 10은 도 7에 도시된 단계 S730에 해당하는 패시베이션층 형성 공정에 따른 단면도이다. 도 10을 참조하면, 도핑층(910)이 형성된 후, 이 도핑층(910)과 배리어층(122)의 상단면에 패시베이션층(1030)을 형성한다. 패시베이션층(1030)의 재질로는 SiNx 등이 될 수 있다.10 is a cross-sectional view of the passivation layer forming process corresponding to step S730 shown in FIG. 7. Referring to FIG. 10, after the doped
도 11은 도 7에 도시된 단계 S740에 해당하는 요철 형성 공정에 따른 단면도이다. 도 11을 참조하면, 패시베이션층(1030)을 식각하여 제 1 요철(1110)을 형성한다. 물론, 이러한 요철을 형성하기 위해 플라스마 식각 또는 습식 식각의 조합이 사용될 수 있다.11 is a cross-sectional view of an uneven formation process corresponding to step S740 illustrated in FIG. 7. Referring to FIG. 11, the
도 12는 도 7에 도시된 단계 S750에 해당하는 식각 공정에 따른 단면도이다. 도 12를 참조하면, 패시베이션층(1030)에 대한 식각이 이루어진 후, 버퍼층(121) 및 배리어층(122)으로 이루어진 에피층에 형성된 도핑층(910)을 식각하여 제 2 요철(1210)을 형성한다. 12 is a cross-sectional view of the etching process corresponding to step S750 illustrated in FIG. 7. Referring to FIG. 12, after the
도 13은 도 7에 도시된 단계 S760에 해당하는 금속막 증착 공정에 따른 단면도이다. 도 13을 참조하면, 일부 패시베이션층(1030)을 제거한 후, 금속막을 증착하여 오믹 금속층(550)을 형성한다. 부연하면, 도 11 및 도 12에 의해 형성되는 제 1 요철(1110) 및 제 2 요철(1210) 영역에 있는 패시베이션층(1030)을 제거하고, 이후 금속막을 증착한다. 13 is a cross-sectional view of the metal film deposition process corresponding to step S760 illustrated in FIG. 7. Referring to FIG. 13, after removing some
도 14는 도 7에 도시된 단계 S770에 해당하는 격리막 형성 공정에 따른 단면도이다. 도 14를 참조하면, 이온 주입을 통해 격리막(560)을 형성한다. 14 is a cross-sectional view of the process for forming an isolation layer corresponding to step S770 illustrated in FIG. 7. Referring to FIG. 14, an
이온주입을 통한 격리막(즉 격리층)의 형성은 패턴 사이의 전기적 흐름을 차단하기 위한 용도로 사용되며, 주로 소자-소자 및 소자 내부의 액티브 영역과 패드 사이의 전기적 격리 등을 위해 사용된다. 이를 이해하기 쉽게 표현한 도면이 도 20이다. 도 20에 대해서는 후술하기로 한다. 이때 전기적 격리를 위한 이온주입에 사용되는 이온은 주로 질소(N), 인(P) 등의 이온들을 이용한다.The formation of an isolation layer (ie, an isolation layer) through ion implantation is used to block electrical flow between patterns, and is mainly used for electrical isolation between an element-device and an active region inside the device and a pad. 20 is a drawing expressing this in an easy to understand manner. 20 will be described later. At this time, ions used for implanting ions for electrical isolation mainly use ions such as nitrogen (N) and phosphorus (P).
도 15는 도 5 및 도 6에서 A-A'축으로 절개한 사시도이다. 도 15를 참조하면, 요철구조로 인해 다수의 측면 접촉 영역 형성(1510)이 이루어진다. 즉, 요철구조의 형성을 통해 채널층과 접촉하는 면적을 향상시킨다.15 is a perspective view cut along the A-A' axis in FIGS. 5 and 6. Referring to FIG. 15, a plurality of
도 16은 일반적인 오믹금속 접촉시 금속의 접촉 길이(contact length) 및 전달 길이(transfer length)에 따른 전류의 흐름에 대한 관계를 보여주는 개념도이다. 도 16을 참조하면, HEMT ohmic 접촉면에 평행한 방향으로 흐르는 경우 접촉길이(l)를 늘려 접촉면적(1610)을 아무리 넓게 하더라도 게이트 전극에 근접한 전달 길이(Transfer Length)(LT) 만큼만 전류의 흐름에 관계하게 된다. 전달 길이는 유의미한 접촉면의 길이를 나타낸다. 도 16에서, rc는 접촉 저항, 2D SC는 2차원 특정 접촉(Dimensional specific contact), ρ는 접촉비 저항(SCR: Specific Contact Resistivity)을 나타낸다.16 is a conceptual diagram showing a relationship between current flow according to a contact length and a transfer length of a metal in general ohmic metal contact. Referring to FIG. 16, when flowing in a direction parallel to the HEMT ohmic contact surface, the current flows only as much as the transfer length (L T ) close to the gate electrode, no matter how wide the
도 17은 도 16에 도시된 전달 길이(LT)와 접촉 저항(contact resistivity)의 관계를 보여주는 그래프이다. 도 17을 참조하면, 세로축은 전달 길이(LT)이고, 가로축은 접촉비 저항이 되며, 그래프상의 직선은 반도체 면저항(semiconductor sheet resistance)이다. 도 17에 도시된 바와 같이, 접촉비 저항(ρc)이 10-6 Ωㆍ㎝2이내로 내려가면, 전달 길이(LT)는 약 1 um 수준의 노광공정으로는 접촉 영역내부에 만들기 곤란한 수준의 매우 작은 크기가 된다. 따라서, 요철 구조가 접촉 비저항을 감소시킬 수 있으려면, 도 5 및 도 15와 같이 요철은 접촉면의 내부가 아니라 전류가 흐르는 방향의 경계면을 가로질러 만들어져야만 한다.FIG. 17 is a graph showing the relationship between the transfer length L T shown in FIG. 16 and contact resistivity. Referring to Figure 17, the vertical axis is the transmission length (L T ), the horizontal axis is the contact ratio resistance, and the straight line on the graph is the semiconductor sheet resistance (semiconductor sheet resistance). As shown in FIG. 17, when the contact ratio resistance (ρ c ) falls within 10 −6 Ω·cm 2 , the transfer length (L T ) is a level that is difficult to make in the contact area by an exposure process of about 1 um level. It becomes very small size. Therefore, in order for the uneven structure to be able to reduce the contact resistivity, as shown in FIGS. 5 and 15, the unevenness must be made across the interface in the direction in which the current flows, not inside the contact surface.
도 18은 일반적인 HEMT 소자의 전달 길이와 웨이퍼에 대한 그래프이다. 도 18을 참조하면, 전달 길이(LT)는 평균 약 0.35um이고, 가장 큰 값도 0.5um을 넘지 않는다. 도 18의 그래프에서, 세로축은 전달 길이(LT)이고, 가로축은 HEMT 소자가 만들어지는 웨이퍼의 종류를 나타낸다.18 is a graph of the delivery length and wafer of a typical HEMT device. Referring to FIG. 18, the delivery length L T is about 0.35 μm on average, and the largest value does not exceed 0.5 μm. In the graph of FIG. 18, the vertical axis is the transfer length L T , and the horizontal axis represents the type of wafer on which the HEMT device is made.
도 19는 일반적인 HEMT 소자의 접촉 비저항(SCR: Specific Contact Resistivity)과 웨이퍼에 대한 그래프이다. 도 19를 참조하면, 접촉비저항(SCR, specific contact resistivity) 값도 평균 0.6x106 ohm cm2 로 전달 길이(LT)값이 낮게 나오는 이유를 잘 설명한다.19 is a graph of a specific contact resistance (SCR) and a wafer of a typical HEMT device. Referring to FIG. 19, the reason why a specific contact resistivity (SCR) value is 0.6x10 6 ohm cm 2 on average and a transfer length (L T ) value is low is well explained.
도 20은 도 14에서 격리막의 구조를 보여주는 사시도이다. 도 20을 참조하면, 격리막(560) 사이에 액티브 영역(2010)이 형성된다. 액티브 영역(2010)은 소자가 형성되는 영역을 의미한다. 격리막(560)은 전기적 격리 영역(isolation area)으로서 기능한다.20 is a perspective view showing the structure of the separator in FIG. 14. Referring to FIG. 20, an
500: HEMT(High Electron Mobility Transistor) 소자
521: 에피층
530: 요철 구조
540: 오믹(Ohmic) 접촉 영역
550: 오믹 금속층
560: 격리막
810: 기판500: High Electron Mobility Transistor (HEMT) device
521: epi layer
530: uneven structure
540: Ohmic contact area
550: ohmic metal layer
560: separator
810: substrate
Claims (16)
상기 기판(810)의 상단면에 형성되는 에피층(521);
상기 에피층(521)에 형성되는 오믹(ohmic) 접촉을 위한 오믹 접촉 영역(540); 및
상기 오믹 접촉 영역(540)에 증착되어 형성되는 오믹 금속층(550);을 포함하고,
상기 오믹 접촉 영역(540)의 일부에 접촉 면적을 증가시키기 위해 요철 구조(530)가 형성되며,
상기 에피층(521)은 이온주입에 의해 형성되며,
상기 요철 구조(530)는 상기 오믹 접촉 영역(540)에 형성되는 게이트 전극(570)에 근접하게 전류가 흐르는 방향의 경계면을 따라 형성되며,
상기 요철 구조(530)는 식각에 의해 형성되며,
상기 요철 구조(530) 의 길이(L)는 접촉저항을 낮추도록 상기 경계면에 미리 설정되는 전달 길이(transfer length)(Lt)보다 큰 것을 특징으로 하는 HEMT(High Electron Mobility Transistor) 소자(500).
A substrate 810;
An epi layer 521 formed on an upper surface of the substrate 810;
An ohmic contact region 540 for ohmic contact formed on the epi layer 521; And
Includes; ohmic metal layer 550 is formed by depositing on the ohmic contact region 540;
An uneven structure 530 is formed to increase the contact area on a portion of the ohmic contact area 540,
The epi layer 521 is formed by ion implantation,
The uneven structure 530 is formed along a boundary surface in a direction in which a current flows close to the gate electrode 570 formed in the ohmic contact region 540,
The uneven structure 530 is formed by etching,
The length L of the uneven structure 530 is greater than a transfer length (Lt) preset in the interface to lower the contact resistance, HEMT (High Electron Mobility Transistor) device 500, characterized in that.
상기 요철 구조는 접촉면적을 넓게 하기 위해 동일한 깊이의 굴곡에 대하여 너비가 좁을 수록 더 많은 수의 굴곡이 형성되는 것을 특징으로 하는 HEMT 소자.
According to claim 1,
The concavo-convex structure is a HEMT device characterized in that a larger number of bends is formed as the width is narrower for a bend of the same depth in order to increase the contact area.
상기 오믹 접촉 영역(540)은 도핑 영역(610)에 의해 형성되는 것을 특징으로 하는 HEMT 소자.
According to claim 1,
The ohmic contact region 540 is formed by a doped region 610 HEMT device.
상기 요철 구조는 상기 도핑 영역으로 도핑된 깊이보다 작은 깊이의 요철을 갖는 것을 특징으로 하는 HEMT 소자.
The method of claim 6,
The uneven structure HEMT device characterized in that it has an unevenness of a depth smaller than the depth doped into the doping region.
상기 식각은 플라즈마 식각만 이용하거나 플라즈마 식각 및 습식 식각 모두를 이용하여 형성되는 표면 굴곡인 것을 특징으로 하는 HEMT 소자.
According to claim 1,
The etching is a HEMT device characterized in that the surface is formed using only plasma etching or both plasma etching and wet etching.
상기 에피층(521)의 재질은 AlGaN, GaN, 및 InAlN 중 적어도 어느 하나인 것을 특징으로 하는 HEMT 소자.
According to claim 1,
The epitaxial layer 521 is made of at least one of AlGaN, GaN, and InAlN HEMT device.
상기 오믹 금속층(550)은 오믹 접촉을 형성하기 위해 증착후 열처리되는 것을 특징으로 하는 HEMT 소자.
According to claim 1,
The ohmic metal layer 550 is a HEMT device characterized in that heat treatment after deposition to form an ohmic contact.
상기 요철 구조(530)는 일부가 오믹 접촉 영역(540)의 측면을 돌출되게 형성되는 것을 특징으로 하는 HEMT 소자.
According to claim 1,
The uneven structure 530 is HEMT device characterized in that a portion is formed to protrude the side of the ohmic contact area 540.
(b) 상기 에피층에 오믹(ohmic) 접촉을 위한 오믹 접촉 영역(540)을 형성하는 단계;
(c) 상기 오믹 접촉 영역(540)의 일부에 접촉 면적을 증가시키기 위해 요철 구조(530)를 형성하는 단계; 및
(d) 상기 오믹 접촉 영역(540)에 오믹 금속층(550)을 증착 형성하는 단계;를 포함하며,
상기 에피층(521)은 이온주입에 의해 형성되며,
상기 요철 구조(530)는 상기 오믹 접촉 영역(540)에 형성되는 게이트 전극(570)에 근접하게 전류가 흐르는 방향의 경계면을 따라 형성되며,
상기 요철 구조(530)는 식각에 의해 형성되며,
상기 요철 구조(530) 의 길이(L)는 접촉저항을 낮추도록 상기 경계면에 미리 설정되는 전달 길이(transfer length)(Lt)보다 큰 것을 특징으로 하는 HEMT 소자의 제조 방법.
(a) preparing a substrate 810 on which an epi layer 521 is formed on an upper surface;
(b) forming an ohmic contact region 540 for ohmic contact on the epi layer;
(c) forming a concavo-convex structure 530 to increase the contact area in a portion of the ohmic contact area 540; And
(d) depositing and forming an ohmic metal layer 550 in the ohmic contact region 540; includes,
The epi layer 521 is formed by ion implantation,
The uneven structure 530 is formed along a boundary surface in a direction in which a current flows close to the gate electrode 570 formed in the ohmic contact region 540,
The uneven structure 530 is formed by etching,
The length (L) of the concave-convex structure (530) is larger than the transfer length (transfer length) (Lt) preset in the interface to lower the contact resistance HEMT device manufacturing method characterized in that.
상기 에피층(521)은 준비 전에 상기 기판(810)에 미리 형성되는 것을 특징으로 하는 HEMT 소자의 제조 방법.
The method of claim 14,
The epi layer 521 is a method of manufacturing a HEMT device, characterized in that formed in advance on the substrate 810 before preparation.
상기 에피층(521)은 상기 기판(810)이 준비된 이후에 증착 형성되는 것을 특징으로 하는 HEMT 소자의 제조 방법.The method of claim 14,
The epi layer 521 is a method of manufacturing a HEMT device characterized in that the substrate 810 is deposited after being prepared.
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Citations (3)
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|---|---|---|---|---|
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Family Cites Families (3)
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|---|---|---|---|---|
| JP2008235613A (en) * | 2007-03-22 | 2008-10-02 | Eudyna Devices Inc | Semiconductor device |
| JP2011082217A (en) * | 2009-10-02 | 2011-04-21 | Fujitsu Ltd | Compound semiconductor device and method for manufacturing the same |
| US20120223317A1 (en) * | 2011-03-01 | 2012-09-06 | National Semiconductor Corporation | Ohmic contact schemes for group iii-v devices having a two-dimensional electron gas layer |
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