KR102121452B1 - Finfet 디바이스 및 그 형성 방법 - Google Patents

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Abstract

FinFET 디바이스 및 FinFET 디바이스 형성 방법이 제공된다. 방법은 분리 영역 위로 연장되는 핀을 형성하는 단계를 포함한다. 희생 게이트가 핀 위에 형성된다. 제 1 유전체 물질이 희생 게이트의 측벽 상에 스페이서를 형성하기 위해 희생 게이트의 측벽 상에 선택적으로 퇴적된다. 핀은 희생 게이트 및 스페이서를 조합된 마스크로 사용하여 핀에 리세스를 형성하도록 패턴화된다. 에피택셜 소스/드레인 영역이 리세스 내에 형성된다.

Description

FINFET 디바이스 및 그 형성 방법{FINFET DEVICE AND METHOD OF FORMING SAME}
우선권 주장 및 상호 참조
본 출원은 발명의 명칭이 "FINFET 디바이스 및 FINFET 디바이스를 형성하는 방법(FinFET Device and Method of Forming Same)"인 2017년 9월 29일자에 출원된 미국 가특허 출원 제62/565,794호의 우선권을 주장하고, 이 출원은 참조에 의해 그 전체가 본 명세서에 포함된다.
반도체 디바이스는, 예를 들어, 퍼스널 컴퓨터, 셀룰러 폰, 디지털 카메라, 및 다른 전자 장비와 같은 다양한 전자 애플리케이션들에 사용된다. 반도체 디바이스는 통상적으로 반도체 기판 위에 절연 또는 유전체 층, 전도성 층, 및 반도체 물질 층을 순차적으로 퇴적하고, 그 위에 회로 컴포넌트 및 요소들을 형성하기 위해 리소그래피를 사용하여 다양한 물질 층들을 패턴화함으로써 제조된다.
반도체 산업은 최소 피처 크기의 지속적인 감소로 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도를 계속해서 향상시키고, 이는 주어진 영역 내에 더욱 많은 컴포넌트들이 통합될 수 있도록 한다. 그러나 최소 피처 크기가 감소됨에 따라, 해결해야 할 추가 문제가 발생한다.
FinFET 디바이스 및 FinFET 디바이스 형성 방법이 제공된다. 방법은 분리 영역 위로 연장되는 핀을 형성하는 단계를 포함한다. 희생 게이트가 핀 위에 형성된다. 제 1 유전체 물질이 희생 게이트의 측벽 상에 스페이서를 형성하기 위해 희생 게이트의 측벽 상에 선택적으로 퇴적된다. 핀은 희생 게이트 및 스페이서를 조합된 마스크로 사용하여 핀에 리세스를 형성하도록 패턴화된다. 에피택셜 소스/드레인 영역이 리세스 내에 형성된다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따라, 핀 전계 효과 트랜지스터(fin field-effect transistor: FinFET) 디바이스의 배경도이다.
도 2a 내지 도 5a는 일부 실시예들에 따라, FinFET 디바이스의 제조에 있어서 중간 단계들의 횡단면도이다.
도 6a 및 도 6b는 일부 실시예들에 따라, FinFET 디바이스의 제조에 있어서 중간 단계들의 횡단면도이다.
도 7a, 도 7b 및 도 7c는 일부 실시예들에 따라, FinFET 디바이스의 제조에 있어서 중간 단계들의 횡단면도이다.
도 8a, 도 8b 및 도 8c는 일부 실시예들에 따라, FinFET 디바이스의 제조에 있어서 중간 단계들의 횡단면도이다.
도 9a, 도 9b 및 도 9c는 일부 실시예들에 따라, FinFET 디바이스의 제조에 있어서 중간 단계들의 횡단면도이다.
도 10a, 도 10b 및 도 10c는 일부 실시예들에 따라, FinFET 디바이스의 제조에 있어서 중간 단계들의 횡단면도이다.
도 11a, 도 11b 및 도 11c는 일부 실시예들에 따라, FinFET 디바이스의 제조에 있어서 중간 단계들의 횡단면도이다.
도 12a, 도 12b 및 도 12c는 일부 실시예들에 따라, FinFET 디바이스의 제조에 있어서 중간 단계들의 횡단면도이다.
도 13a, 도 13b 및 도 13c는 일부 실시예들에 따라, FinFET 디바이스의 제조에 있어서 중간 단계들의 횡단면도이다.
도 14a, 도 14b 및 도 14c는 일부 실시예들에 따라, FinFET 디바이스의 제조에 있어서 중간 단계들의 횡단면도이다.
도 15a, 도 15b 및 도 15c는 일부 실시예들에 따라, FinFET 디바이스의 제조에 있어서 중간 단계들의 횡단면도이다.
도 16a, 도 16b 및 도 16c는 일부 실시예들에 따라, FinFET 디바이스의 제조에 있어서 중간 단계들의 횡단면도이다.
도 17a, 도 17b 및 도 17c는 일부 실시예들에 따라, FinFET 디바이스의 횡단면도이다.
도 18a, 도 18b 및 도 18c는 일부 실시예들에 따라, FinFET 디바이스의 횡단면도이다.
도 19a, 도 19b 및 도 19c는 일부 실시예들에 따라, FinFET 디바이스의 횡단면도이다.
도 20a, 도 20b 및 도 20c는 일부 실시예들에 따라, FinFET 디바이스의 횡단면도이다.
도 21a, 도 21b 및 도 21c는 일부 실시예들에 따라, FinFET 디바이스의 횡단면도이다.
도 22a, 도 22b 및 도 22c는 일부 실시예들에 따라, FinFET 디바이스의 횡단면도이다.
도 23은 일부 실시예에 따라, FinFET 디바이스를 형성하는 방법을 나타내는 흐름도이다.
다음의 발명개시는 본 발명의 상이한 피처(feature)들을 구현하기 위한 다수의 상이한 실시예들, 또는 예들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되어 제 1 피처 및 제 2 피처가 직접 접촉하지 않을 수 있는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 이러한 반복 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적으로 상대적인 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 사용되는 공간적으로 상대적인 기술어들이 마찬가지로 이해될 수 있다.
실시예들은 특정 맥락, 즉 FinFET 디바이스 및 FinFET 디바이스를 형성하는 방법과 관련하여 설명될 것이다. 본 명세서에 제시된 다양한 실시예들은 게이트 라스트 공정을 사용하여 형성된 FinFET 디바이스의 맥락에서 논의된다. 다른 실시예들에서, 게이트 퍼스트 공정이 사용될 수 있다. 또한, 일부 실시예들은 평면 FET 디바이스와 같은 평면 디바이스에 사용되는 양태를 고려한다. 본 명세서에서 논의된 다양한 실시예들은 게이트의 측벽 상에 게이트 스페이서를 선택적으로 형성하고, 에피택셜 소스/드레인 영역을 위한 웰 한정 핵 형성 영역을 형성하고, 균일한 에피택셜 소스/드레인 영역을 형성하고, 공정 윈도우를 확대하고, 정밀한 공정 제어 및 용이한 공정 통합을 허용한다.
도 1은 3차원 보기의 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET)(10)의 일례를 도시한다. FinFET(10)는 기판(12) 상에 핀(16)을 포함한다. 기판(12)은 분리 영역(14)을 포함하고, 핀(16)은 분리 영역(14) 위로 그리고 이웃하는 분리 영역(14) 사이에서 돌출된다. 게이트 유전체(18)가 핀(16)의 측벽을 따르고 핀(36)의 상부 표면을 위에 있으며, 게이트 전극(20)이 게이트 유전체(18) 위에 있다. 소스/드레인 영역(22 및 24)이 게이트 유전체(18) 및 게이트 전극(20)에 대해 핀(16)의 대향 측에 배치된다. 도 1에 도시된 FinFET(10)는 단지 예시적인 목적으로 제공되며 본 발명개시의 범위를 제한하려는 것이 아니다. 이와 같이, 에피택셜 소스/드레인 영역, 다중 핀, 다층 핀 등과 같은 많은 변형이 가능하다.
도 2a 내지 도 22a 내지 도 22c는 일부 실시예들에 따라, FinFET 디바이스의 제조에 있어서 중간 단계들의 횡단면도이다. 도 2a 내지 도 22a 내지 도 22c에서, "A" 명칭으로 끝나는 도면은 다수의 FinFET 및 FinFET 당 다수의 핀을 제외하고는 도 1에 도시된 기준 단면 A-A를 따라 도시되고; "B" 명칭으로 끝나는 도면은 도 1에 도시된 기준 단면 B-B를 따라 도시되며; "C" 명칭으로 끝나는 도면은 도 1에 도시된 단면 C-C를 따라 도시된다.
도 2a는 기판(50)을 나타낸다. 기판(50)은 벌크 반도체, 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있고, (예컨대, p 형 또는 n 형 도펀트로) 도핑되거나 비도핑될 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연 층 상에 형성된 반도체 물질 층을 포함한다. 절연 층은, 예를 들어, 매립 산화물(buried oxide; BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연 층은 기판 상에 제공되고, 통상적으로, 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 경사 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 물질은, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP을 포함한 혼정 반도체; 이들의 조합 등을 포함할 수 있다.
기판(50)은 집적 회로 디바이스(도시되지 않음)를 더 포함할 수 있다. 당업자가 인식할 수 있는 바와 같이, 트랜지스터, 다이오드, 커패시터, 저항, 이들의 조합 등과 같은 매우 다양한 집적 회로 디바이스들이 기판(50) 내에 및/또는 기판(50) 상에 형성되어 결과적인 FinFET 디바이스를 위한 설계의 구조적 및 기능적 요구 사항을 생성할 수 있다. 집적 회로 디바이스는 임의의 적합한 방법을 사용하여 형성될 수 있다.
일부 실시예들에서, 적절한 웰(도시되지 않음)이 기판(50)에 형성될 수 있다. 결과적인 FinFET 디바이스가 n 형 디바이스인 일부 실시예들에서, 웰은 p 웰이다. 결과적인 FinFET 디바이스가 p 형 디바이스인 일부 실시예들에서, 웰은 n 웰이다. 다른 실시예들에서, p 웰 및 n 웰 양자 모두는 기판(50)에 형성된다. 일부 실시예들에서, p 형 불순물이 p 웰을 형성하도록 기판(50)에 주입된다. p 형 불순물은 붕소, BF2 등일 수 있으며, 1018 cm-3 이하의 농도, 예컨대 약 1017 cm-3 내지 약 1018 cm-3 범위의 농도로 주입될 수 있다. 일부 실시예들에서, n 형 불순물이 n 웰을 형성하도록 기판(50)에 주입된다. n 형 불순물은 인, 비소 등일 수 있으며, 1018 cm-3 이하의 농도, 예컨대 약 1017 cm-3 내지 약 1018 cm-3 범위의 농도로 주입될 수 있다. 적절한 불순물을 주입한 후에, 어닐링이 기판 상에 수행되어 주입된 p 형 및 n 형 불순물을 활성화시킬 수 있다.
도 2a는 또한 기판(50) 위에 마스크(53)의 형성을 도시한다. 일부 실시예들에서, 마스크(53)는 기판(50)을 패턴화하기 위해 후속 에칭 단계에서 사용될 수 있다(도 3a 참조). 일부 실시예들에서, 마스크(53)는 하나 이상의 마스크 층들을 포함할 수 있다. 도 2a에 도시된 바와 같이, 일부 실시예들에서, 마스크(53)는 제 1 마스크 층(53A) 및 제 1 마스크 층(53A) 위의 제 2 마스크 층(53B)을 포함할 수 있다. 제 1 마스크 층(53A)은 하드 마스크 층일 수 있고, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄소-질소 화합물, 이들의 조합 등을 포함할 수 있으며, 열 산화, 열 질화, 원자 층 퇴적(atomic layer deposition; ALD), 물리적 기상 퇴적(physical vapor deposition; PVD), 화학적 기상 퇴적(chemical vapor deposition; CVD), 이들의 조합 등과 같은 임의의 적합한 공정을 사용하여 형성될 수 있다. 제 1 마스크 층(53A)은 후속 에칭 단계(도 3a 참조)에서 제 1 마스크 층(53A) 아래에 놓인 기판(50)의 에칭을 방지하거나 최소화하기 위해 사용될 수 있다. 제 2 마스크 층(53B)은 포토 레지스트를 포함할 수 있으며, 일부 실시예들에서는 후속 에칭 단계에서 사용하기 위해 제 1 마스크 층(53A)을 패턴화하기 위해 사용될 수 있다. 제 2 마스크 층(53B)은 스핀 온(spin-on) 기술을 사용하여 형성될 수 있고, 허용 가능한 포토 리소그래피 기술을 사용하여 패턴화될 수 있다. 일부 실시예들에서, 마스크(53)는 세 개 이상의 마스크 층들을 포함할 수 있다.
도 3a는 기판(50)에서의 반도체 스트립(52)의 형성을 도시한다. 먼저, 마스크 층들(53A, 53B)이 패턴화될 수 있으며, 여기서 마스크 층들(53A, 53B)의 개구부는 트렌치(55)가 형성될 기판(50)의 영역을 노출시킨다. 다음으로, 에칭 공정이 수행될 수 있으며, 여기서 에칭 공정은 마스크(53)의 개구부를 통해 기판(50) 내에 트렌치(55)를 생성한다. 패턴화된 마스크(53) 아래에 놓인 기판(50)의 나머지 부분은 복수의 반도체 스트립(52)을 형성한다. 에칭은 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE), 이들의 조합 등과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭 공정은 이방성일 수 있다. 일부 실시예들에서, 반도체 스트립(52)을 형성한 후에, 마스크(53)의 임의의 나머지 부분은 임의의 적합한 공정에 의해 제거될 수 있다. 다른 실시예들에서, 제 1 마스크 층(53A)과 같은 마스크(53)의 일부분이 반도체 스트립(52) 위에 남아 있을 수 있다. 일부 실시예들에서, 반도체 스트립(52)은 약 70 nm와 약 95 nm 사이의 높이(H1), 및 약 10 nm와 약 25 nm 사이의 폭(W1)을 가질 수 있다.
도 4a는 분리 영역(54)을 형성하기 위해 이웃하는 반도체 스트립(52) 사이의 트렌치(55)(도 3a 참조)에서의 절연 물질의 형성을 도시한다. 절연 물질은 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, 이들의 조합 등일 수 있고, 고밀도 플라즈마 화학 기상 퇴적(high density plasma chemical vapor deposition; HDP-CVD), 유동성 CVD(flowable CVD; FCVD)(예컨대, 산화물과 같은 다른 물질로 변환시키기 위해 원격 플라즈마 시스템 및 후 경화에서의 CVD 기반 물질 퇴적), 이들의 조합 등에 의해 형성될 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 절연 물질이 또한 사용될 수 있다.
또한, 일부 실시예들에서, 분리 영역(54)은 분리 영역(54)의 절연 물질로 트렌치(55)(도 3a 참조)를 충전하기 전에 트렌치(55)의 측벽 및 바닥 표면 상에 형성된 컨포멀 라이너(도시되지 않음)를 포함할 수 있다. 일부 실시예들에서, 라이너는 반도체(예컨대, 실리콘) 질화물, 반도체(예를 들어, 실리콘) 산화물, 열 반도체(예를 들어, 실리콘) 산화물, 반도체(예를 들어 실리콘) 산질화물, 폴리머, 이들의 조합 등을 포함할 수 있다. 라이너의 형성은 ALD, CVD, HDP-CVD, PVD, 이들의 조합 등과 같은 임의의 적합한 방법을 포함할 수 있다. 이러한 실시예들에서, 라이너는 분리 영역(54)의 후속 어닐링 동안 반도체 스트립(52)으로부터의 반도체 물질(예를 들어, Si 및/또는 Ge)의 주변 분리 영역(54)으로의 확산을 방지할 수 있다(또는 적어도 감소시킬 수 있다). 일부 실시예들에서, 분리 영역(54)의 절연 물질이 퇴적된 후에, 분리 영역(54)의 절연 물질 상에 어닐링 공정이 수행될 수 있다.
도 4a를 더 참조하면, 화학적 기계적 연마(chemical mechanical polishing; CMP)와 같은 평탄화 공정이 분리 영역(54)의 임의의 과도한 절연 물질을 제거할 수 있어, 반도체 스트립(52)의 상부 표면 및 분리 영역(54)의 상부 표면이 동일 평면 상에 있도록 한다. 반도체 스트립(52)을 형성한 후에 마스크(53)의 일부분이 반도체 스트립(52) 위에 남아 있는 일부 실시예들에서, 평탄화 공정은 또한 마스크(53)의 나머지 부분을 제거할 수 있다.
도 5a는 얕은 트렌치 분리(Shallow Trench Isolation; STI) 영역(54)을 형성하기 위해, 분리 영역(54)의 리세싱을 도시한다. 분리 영역(54)은 핀(56)이 이웃하는 분리 영역(54) 사이에서 돌출되도록 리세스된다. 또한, 분리 영역(54)의 상부 표면은, 도시된 바와 같은 평면, 볼록면, 오목면(예컨대, 디싱), 또는 이들의 조합을 가질 수 있다. 분리 영역(54)의 상부 표면은 적절한 에칭에 의해 평평하게, 볼록하게 및/또는 오목하게 형성될 수 있다. 분리 영역(54)은 분리 영역(54)의 물질에 선택적인 허용 가능한 에칭 공정을 사용하여 리세스될 수 있다. 예를 들어, CERTAS® 에칭 또는 Applied Materials SICONI 툴 또는 희석된 불산(dilute hydrofluoric; dHF)을 사용하는 화학적 산화물 제거가 사용될 수 있다.
당업자는 도 2a 내지 도 5a와 관련하여 설명된 공정은 핀(56)을 형성할 수 있는 방법 중 한 단지 하나의 예시임을 쉽게 이해할 것이다. 다른 실시예들에서, 유전체 층이 기판(50)의 상부 표면 위에 형성될 수 있고; 트렌치가 유전체 층을 통해 에칭될 수 있고; 호모에피택셜 구조물이 트렌치에 에피택셜 성장될 수 있으며; 핀을 형성하기 위해 호모에피택셜 구조물이 유전체 층으로부터 돌출되도록 유전체 층은 리세스될 수 있다. 또 다른 실시예들에서, 헤테로에피택셜 구조물이 핀을 위해 사용될 수 있다. 예를 들어, 도 4a의 반도체 스트립(52)은 리세스될 수 있고, 반도체 스트립(52)과는 상이한 하나 이상의 물질들이 대신에 에피택셜 성장될 수 있다. 또 다른 추가의 실시예들에서, 유전체 층이 기판(50)의 상부 표면 위에 형성될 수 있고; 트렌치가 유전체 층을 통해 에칭될 수 있고; 헤테로에피택셜 구조물이 기판(50)과는 상이한 하나 이상의 물질들을 사용하여 트렌치에 에피택셜 성장될 수 있으며; 핀(56)을 형성하기 위해 헤테로에피택셜 구조물이 유전체 층으로부터 돌출되도록 유전체 층은 리세스될 수 있다.
호모에피택셜 또는 헤테로에피택셜 구조물이 에피택셜 성장되는 일부 실시예들에서, 성장된 물질은 성장 동안 인시츄(in situ) 도핑될 수 있다. 다른 실시예들에서, 호모에피택셜 또는 헤테로에피택셜 구조물은 예를 들어, 호모에피택셜 또는 헤테로에피택셜 구조물이 에피택셜 성장된 후에 이온 주입을 사용하여 도핑될 수 있다. 다양한 실시예들에서, 핀(56)은 실리콘 게르마늄(SixGe1 -x, 여기서 x는 약 0과 1 사이에 있을 수 있다), 실리콘 탄화물, 순수하거나 실질적으로 순수한 게르마늄, III-V 족 화합물 반도체, II-VI 족 화합물 반도체 등을 포함할 수 있다. 예를 들어, III-V 족 화합물 반도체를 형성하기 위해 이용 가능한 물질은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이들로 제한되는 것은 아니다.
도 6a 및 도 6b를 참조하면, 유전체 층(58)이 핀(56)의 측벽 및 상부 표면 상에 형성된다. 일부 실시예들에서, 유전체 층(58)은 또한 분리 영역(54) 위에 형성될 수 있다. 다른 실시예들에서, 분리 영역(54)의 상부 표면은 유전체 층(58)이 없을 수 있다. 유전체 층(58)은 실리콘 산화물 등과 같은 산화물을 포함할 수 있고, 허용 가능한 기술에 따라 (예를 들어, ALD, CVD, PVD, 이들의 조합 등을 사용하여) 퇴적되거나 (예를 들어, 열 산화 등을 사용하여) 열적으로 성장될 수 있다. 일부 실시예들에서, 유전체 층(58)은 허용 가능한 항복 전압 및 누설 성능을 갖는 유전체 물질을 포함할 수 있다. 유전체 층(58) 위에 게이트 전극 층(60)을 형성하고, 게이트 전극 층(60) 위에 마스크(62)를 형성한다. 일부 실시예들에서, 게이트 전극 층(60)은 유전체 층(58) 위에 퇴적되고, 그런 다음, 예를 들어, CMP 공정을 사용하여 평탄화될 수 있다. 마스크(62)는 게이트 전극 층(60) 위에 퇴적될 수 있다. 게이트 전극 층(60)은 예를 들어, 폴리 실리콘으로 이루어질 수 있지만, 분리 영역(54)의 물질에 대하여 높은 에칭 선택도를 갖는 다른 물질이 또한 사용될 수 있다. 마스크(62)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄소-질소 화합물, 이들의 조합 등의 하나 이상의 층들을 포함할 수 있으며, 열 산화, 열 질화, ALD, PVD, CVD, 이들의 조합 등과 같은 임의의 적합한 공정을 사용하여 형성될 수 있다. 도시된 실시예에서, 마스크(62)는 실리콘 산화물과 같은 산화물 물질을 포함한다. 일부 실시예들에서, 마스크(62)는 약 20 nm와 약 70 nm 사이의 두께를 가질 수 있다.
도 7a, 도 7b 및 도 7c를 참조하면, 패턴화된 마스크(72)를 형성하기 위해 허용 가능한 포토 리소그래피 및 에칭 기술을 사용하여 마스크(62)(도 6a 및 도 6b 참조)는 패턴화될 수 있다. 패턴화된 마스크(72)의 패턴은 허용 가능한 에칭 기술에 의해 게이트 전극 층(60)에 전사되어 게이트(70)를 형성한다. 게이트(70)의 패턴은 핀(56)의 소스/드레인 영역을 노출시키면서 핀(56)의 각각의 채널 영역을 커버한다. 게이트(70)는 또한 공정 변화 내에서, 개개의 핀(64)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다. 게이트(70)의 크기 및 게이트(70) 사이의 피치는 게이트(70)가 형성되는 다이의 영역에 의존할 수 있다. 일부 실시예들에서, 게이트(70)는 예를 들어, 다이의 로직 영역(예컨대, 로직 회로가 배치되는 곳)에 위치하는 경우보다 예를 들어, 다이의 입출력 영역(예컨대, 입출력 회로가 배치되는 곳)에 위치할 때 더 큰 크기 및 더 큰 피치를 가질 수 있다. 아래에서 보다 상세하게 설명되는 바와 같이, 게이트(70)는 희생 게이트이고, 이어서 대체 게이트로 대체된다. 따라서, 게이트(70)는 또한 희생 게이트(70)로 지칭될 수 있다.
도 7a, 도 7b 및 도 7c를 더 참조하면, 저농도 도핑된 소스/드레인(lightly doped source/drain; LDD) 영역(75)이 기판(50)에 형성될 수 있다. 도 2a를 참조하여 앞서 논의된 주입 공정과 유사하게, 적절한 불순물이 핀(56)에 주입되어 LDD 영역(75)을 형성한다. 결과적인 FinFET 디바이스가 p 형 디바이스인 일부 실시예들에서, p 형 불순물이 핀(56)에 주입되어 p 형 LDD 영역(75)을 형성한다. 결과적인 FinFET 디바이스가 n 형 디바이스인 일부 실시예들에서, n 형 불순물이 핀(56)에 주입되어 n 형 LDD 영역(75)을 형성한다. LDD 영역(75)의 주입 동안, 게이트(70) 및 패턴화된 마스크(72)는 마스크로서 작용하여 도펀트가 노출된 핀(56)의 채널 영역으로 주입되는 것을 방지할 수 있다(또는 적어도 감소시킬 수 있다). 따라서, LDD 영역(75)은 노출된 핀(56)의 소스/드레인 영역에 실질적으로 형성될 수 있다. n 형 불순물은 전술한 n 형 불순물 중 임의의 불순물일 수 있으며, p 형 불순물은 전술한 p 형 불순물 중 임의의 불순물일 수 있다. LDD 영역(75)은 약 1015 cm-3 내지 약 1016 cm-3의 불순물 농도를 가질 수 있다. 주입 공정 후에, 주입된 불순물을 활성화시키기 위해 어닐링 공정이 수행될 수 있다.
도 8a 내지 도 11c는 일부 실시예들에 따라 게이트(70)의 측벽 상에서의 스페이서(82)의 형성을 도시한다. 도 8a, 도 8b 및 도 8c를 참조하면, 유전체 층(80)이 희생 게이트(70), 패턴화된 마스크(72) 및 유전체 층(58)의 노출된 표면 상에 형성된다. 일부 실시예들에서, 유전체 층(80)은 산화 알루미늄(Al2O3) 등과 같은 산화물을 포함할 수 있고, CVD, ALD 등을 사용하여 블랭킷 퇴적될 수 있다. 유전체 층(80)이 산화 알루미늄(Al2O3)을 포함하는 일부 실시예들에서, 유전체 층(80)은 트리메틸알루미늄(TMA) 및 H2O의 혼합물, 트리메틸알루미늄(TMA) 및 O3/O2의 혼합물 등을 포함하는 전구체를 사용하여 형성될 수 있다. 일부 실시예들에서, 유전체 층(80)은 약 0.5 Torr와 약 10 Torr 사이의 압력 및 약 25 ℃와 약 350 ℃ 사이의 온도에서 형성될 수 있다. 일부 실시예들에서, 유전체 층(80)은 약 1 nm와 약 6 nm 사이의 두께를 가질 수 있다.
도 9a, 도 9b 및 도 9c를 참조하면, 플루오린 첨가 공정(플루오르화 공정)이 패턴화된 마스크(72) 및 유전체 층(58)의 노출된 부분에 수행되어 유전체 층(58) 내에 플루오르화된 영역(59) 및 플루오르화된 패턴화된 마스크(73)를 형성한다. 유전체 층(58) 및 패턴화된 마스크(72)가 실리콘 산화물과 같은 산화물로 형성되는 일부 실시예들에서, 플루오르화 공정은 SICONI 공정과 같은 플라즈마 공정을 포함할 수 있다. 일부 실시예들에서, SICONI 공정은 NF3, NH3, 이들의 조합 등을 포함하는 공정 가스의 혼합물을 사용하여 수행되는 플라즈마 공정이다. 일부 실시예들에서, SICONI 공정은 약 90 ℃와 약 120 ℃ 사이의 온도에서 수행될 수 있다. 일부 실시예들에서, 유전체 층(80)은 플루오르화 공정 동안 에칭되는 것으로부터 유전체 층(58) 및 패턴화된 마스크(72)를 보호한다. 따라서, 일부 실시예들에서, 유전체 층(80)은 플루오르화 공정 동안 실질적으로 에칭되지 않고, 플루오린 원자를 하부 층들(예를 들어, 유전체 층(58) 및 패턴화된 마스크(72))로 전사할 수 있으며, 플루오르화 공정 동안 유전체 층(58) 및 패턴화된 마스크(72)를 보호할 수 있는 물질로 형성될 수 있다. 일부 실시예들에서, 플루오르화된 패턴화된 마스크(73)는 약 0.03과 약 0.05 사이의 플루오린의 원자 분율을 가질 수 있다. 일부 실시예들에서, 유전체 층(58) 중 플루오르화된 영역(59)은 약 0.03과 약 0.05 사이의 플루오린의 원자 분율을 가질 수 있다.
도 10a, 도 10b 및 도 10c를 참조하면, 전술한 플루오르화 공정을 완료한 후에, 유전체 층(80)은 제거된다. 일부 실시예들에서, 유전체 층(80)은 적합한 에칭 공정을 사용하여 선택적으로 제거될 수 있다. 유전체 층(80)이 산화 알루미늄(Al2O3)을 포함하는 일부 실시예들에서, 유전체 층(80)은 Cl2 및 SiCl4의 혼합물, Cl2 및 BCl3의 혼합물, Cl2 및 HBr 혼합물 등을 포함하는 공정 가스를 사용하는 건식 에칭 공정을 사용하여 제거될 수 있다.
도 11a, 도 11b 및 도 11c를 참조하면, 스페이서(82)가 게이트(70)의 측벽 상에 선택적으로 형성된다. 일부 실시예들에서, 스페이서(82)는 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 옥시탄화물(SiOC), 실리콘 탄소-질소 화합물(SiCN), 실리콘 카르복시질화물(SiOCN), 이들의 조합 등과 같은 유전체 물질을 포함할 수 있고, CVD, ALD, 이들의 조합 등을 사용하여 형성될 수 있다. 일부 실시예들에서, 스페이서(82) 물질의 성장은 유전체 층(58)의 플루오르화된 영역(59) 및 플루오르화된 패턴화된 마스크(73)의 노출된 표면 상에서 억제된다. 따라서, 스페이서(82)는 게이트(70)의 측벽 상에 선택적으로 형성된다. 스페이서(82)를 선택적으로 형성함으로써, 이방성 에칭 공정은 생략되고, 이는 이방성 에칭 공정으로부터의 가능한 손상을 피할 수 있고, 후속적으로 형성되는 에피택셜 소스/드레인 영역에 대한 웰 한정 핵 형성 영역을 제공한다. 일부 실시예들에서, 스페이서(82)는 약 1 nm와 약 6 nm 사이의 폭(W2)을 가질 수 있다.
도 12a 내지 도 15c는 대안적인 실시예들에 따라 게이트(70)의 측벽 상에서의 스페이서(82)의 형성을 도시한다. 도 12a, 도 12b 및 도 12c를 참조하면, 유전체 층(80)이 패턴화된 마스크(72) 및 유전체 층(58)의 노출된 표면 상에 선택적으로 형성된다. 일부 실시예들에서, 유전체 층(80)은 산화 알루미늄(Al2O3) 등과 같은 산화물을 포함할 수 있고, CVD, ALD 등을 사용하여 형성될 수 있다. 일부 실시예들에서, 유전체 층(80)의 선택적인 형성은 유전체 층(80)의 물질에 대해 적절한 전구체를 선택함으로써 달성될 수 있다. 유전체 층(80)이 산화 알루미늄(Al2O3)을 포함하는 일부 실시예들에서, 유전체 층(80)은 트리이소부틸알루미늄(TiBA), 트리스(디메틸아미도)알루미늄, 알루미늄 트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트) 등을 포함하는 전구체를 사용하여 선택적으로 형성될 수 있다. 일부 실시예들에서, 유전체 층(80)은 약 0.5 Torr와 약 10 Torr 사이의 압력 및 약 25 ℃와 약 350 ℃ 사이의 온도에서 형성될 수 있다. 일부 실시예들에서, 유전체 층(80)은 약 1 nm와 약 6 nm 사이의 두께를 가질 수 있다.
도 13a, 도 13b 및 도 13c를 참조하면, 플루오린 첨가 공정(플루오르화 공정)이 패턴화된 마스크(72) 및 유전체 층(58)의 노출된 부분에 수행되어 유전체 층(58) 내에 플루오르화된 영역(59) 및 플루오르화된 패턴화된 마스크(73)를 형성한다. 유전체 층(58) 및 패턴화된 마스크(72)가 실리콘 산화물과 같은 산화물로 형성되는 일부 실시예들에서, 플루오르화 공정은 SICONI 공정과 같은 플라즈마 공정을 포함할 수 있다. 일부 실시예들에서, SICONI 공정은 NF3, NH3, 이들의 조합 등을 포함하는 공정 가스의 혼합물을 사용하여 수행되는 플라즈마 공정이다. 일부 실시예들에서, SICONI 공정은 약 90 ℃와 약 120 ℃ 사이의 온도에서 수행될 수 있다. 일부 실시예들에서, 유전체 층(80)은 플루오르화 공정 동안 에칭되는 것으로부터 유전체 층(58) 및 패턴화된 마스크(72)를 보호한다. 따라서, 일부 실시예들에서, 유전체 층(80)은 플루오르화 공정 동안 실질적으로 에칭되지 않고, 플루오린 원자를 하부 층들(예를 들어, 유전체 층(58) 및 패턴화된 마스크(72))로 전사할 수 있으며, 플루오르화 공정 동안 유전체 층(58) 및 패턴화된 마스크(72)를 보호할 수 있는 물질로 형성될 수 있다. 일부 실시예들에서, 플루오르화된 패턴화된 마스크(73)는 약 0.03과 약 0.05 사이의 플루오린의 원자 분율을 가질 수 있다. 일부 실시예들에서, 유전체 층(58) 중 플루오르화된 영역(59)은 약 0.03과 약 0.05 사이의 플루오린의 원자 분율을 가질 수 있다.
도 14a, 도 14b 및 도 14c를 참조하면, 전술한 플루오르화 공정을 완료한 후에, 유전체 층(80)은 제거된다. 일부 실시예들에서, 유전체 층(80)은 적합한 에칭 공정을 사용하여 선택적으로 제거될 수 있다. 유전체 층(80)이 산화 알루미늄(Al2O3)을 포함하는 일부 실시예들에서, 유전체 층(80)은 Cl2 및 SiCl4의 혼합물, Cl2 및 BCl3의 혼합물, Cl2 및 HBr 혼합물 등을 포함하는 공정 가스를 사용하는 건식 에칭 공정을 사용하여 제거될 수 있다.
도 15a, 도 15b 및 도 15c를 참조하면, 스페이서(82)가 게이트(70)의 측벽 상에 선택적으로 형성된다. 일부 실시예들에서, 스페이서(82)는 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 옥시탄화물(SiOC), 실리콘 탄소-질소 화합물(SiCN), 실리콘 카르복시질화물(SiOCN), 이들의 조합 등과 같은 유전체 물질을 포함할 수 있고, CVD, ALD, 이들의 조합 등을 사용하여 형성될 수 있다. 일부 실시예들에서, 스페이서(82) 물질의 성장은 유전체 층(58)의 플루오르화된 영역(59) 및 플루오르화된 패턴화된 마스크(73)의 노출된 표면 상에서 억제된다. 따라서, 스페이서(82)는 게이트(70)의 측벽 상에 선택적으로 형성된다. 스페이서(82)를 선택적으로 형성함으로써, 이방성 에칭 공정은 생략되고, 이는 이방성 에칭 공정으로부터의 가능한 손상을 피할 수 있고, 후속적으로 형성되는 에피택셜 소스/드레인 영역에 대한 웰 한정 핵 형성 영역을 제공한다. 일부 실시예들에서, 스페이서(82)는 약 1 nm와 약 6 nm 사이의 폭(W2)을 가질 수 있다.
도 16a, 도 16b 및 도 16c를 참조하면, 게이트(70)의 측벽 상에 스페이서(82)를 선택적으로 형성한 후에, 패턴화 공정이 핀(56) 상에 수행되어 핀(56)의 소스/드레인 영역에 리세스(76)를 형성한다. 일부 실시예들에서, 패턴화 공정은 플루오르화된 패턴화된 마스크(73), 게이트(70), 스페이서(82) 및/또는 분리 영역(54)을 조합된 마스크로서 사용하면서 적합한 이방성 건식 에칭 공정을 포함할 수 있다. 적합한 이방성 건식 에칭 공정은 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE), 이들의 조합 등을 포함할 수 있다. 일부 실시예들에서, 유전체 층(58)의 플루오르화된 영역(59)은 패턴화 공정 동안 분리 영역(54) 위에서 제거될 수 있다.
도 17a, 도 17b 및 도 17c를 참조하면, 에피택셜 소스/드레인 영역(84)이 리세스(76)(도 16a, 도 16b 및 도 16c 참조) 내에 형성된다. 일부 실시예들에서, 에피택셜 소스/드레인 영역(84)은 유기 금속 CVD(metal-organic CVD; MOCVD), 분자 빔 에피택시(molecular beam epitaxy; MBE), 액상 에피택시(liquid phase epitaxy; LPE), 기상 에피택시(vapor phase epitaxy; VPE), 선택적 에피택시 성장( selective epitaxial growth; SEG), 이들의 조합 등을 사용하여 리세스(76) 내에 에피택셜 성장된다. 결과적인 FinFET 디바이스가 n 형 디바이스이고 핀(56)이 실리콘으로 형성되는 일부 실시예들에서, 에피택셜 소스/드레인 영역(84)은 실리콘, SiC, SiCP, SiP 등을 포함할 수 있다. 결과적인 FinFET 디바이스가 p 형 디바이스이고 핀(56)이 실리콘으로 형성되는 일부 실시예들에서, 에피택셜 소스/드레인 영역(84)은 SiGe, SiGeB, Ge, GeSn 등을 포함할 수 있다. 에피택셜 소스/드레인 영역(84)은 핀(56)의 각각의 표면으로부터 상승된 표면을 가질 수 있고, 패싯을 가질 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역(84)은 핀(56)을 지나 반도체 스트립(52)으로 연장될 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역(84)의 물질은 적합한 도펀트로 주입될 수 있다. 일부 실시예들에서, 주입 공정은 도 7a, 도 7b 및 도 7c를 참조하여 전술한 바와 같이 LLD 영역(75)을 형성하는데 사용되는 공정과 유사하며, 설명은 간결함을 위해 본 명세서에서 반복되지 않는다. 다른 실시예들에서, 에피택셜 소스/드레인 영역(84)의 물질은 성장 동안 인시츄 도핑될 수 있다.
도 17a, 도 17b 및 도 17c를 더 참조하면, 도시된 실시예에서, 에피택셜 소스/드레인 영역(84) 각각은 다른 에피택셜 소스/드레인 영역(84)으로부터 물리적으로 분리되어 있다. 다른 실시예들에서, 인접한 에피택셜 소스/드레인 영역(84)은 병합될 수 있다. 이러한 실시예가 도 22a, 도 22b 및 도 22c에 도시되며, 여기서 인접한 에피택셜 소스/드레인 영역(84)은 병합되어 공통 에피택셜 소스/드레인 영역(84)을 형성한다.
도 18a, 도 18b 및 도 18c를 참조하면, 에칭 정지 층(87) 및 층간 유전체(ILD)(88)가 게이트(70) 위에 그리고 에피택셜 소스/드레인 영역(84) 위에 퇴적된다. 일 실시예에서, ILD(88)는 유동성 CVD에 의해 형성된 유동성 막이다. 일부 실시예들에서, ILD(88)는 포스포 실리케이트 유리(Phospho-Silicate Glass; PSG), 보로 실리케이트 유리(Boro-Silicate Glass; BSG), 붕소 도핑된 포스포 실리케이트 유리(Boron-Doped Phospho-Silicate Glass; BPSG), 비도핑된 실리케이트 유리(undoped Silicate Glass; USG) 등과 같은 유전체 물질로 형성되고, CVD, PECVD, 스핀 온 글래스 공정, 이들의 조합 등과 같은 임의의 적합한 방법에 의해 퇴적될 수 있다. 일부 실시예들에서, 에칭 정지 층(87)은 후속하여 형성되는 콘택을 위해 개구부를 형성하기 위해 ILD(88)를 패턴화하는 동안 정지 층으로서 사용된다. 따라서, 에칭 정지 층(87)의 물질은, 에칭 정지 층(87)의 물질이 ILD(88)의 물질보다 낮은 에칭 속도를 갖도록 선택될 수 있다. 일부 실시예들에서, ILD(88)의 상부 표면을 게이트(70)의 상부 표면과 함께 평평하게 하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 일부 실시예들에서, 평탄화 공정은 또한 플루오르화된 패턴화된 마스크(73)를 제거한다.
도 19a, 도 19b 및 도 19c를 참조하면, 게이트(70)(도 18a, 도 18b 및 도 18c 참조)는 ILD(88)에 리세스(90)를 형성하기 위해 제거된다. 일부 실시예들에서, 게이트(70)는 하나 이상의 적합한 에칭 공정을 사용하여 제거될 수 있다. 리세스(90) 각각은 개개의 핀(56)의 채널 영역을 노출시킨다. 일부 실시예들에서, 유전체 층(58)은 게이트(70)가 에칭될 때 에칭 정지 층으로서 사용될 수 있다. 일부 실시예들에서, 게이트(70)의 게이트 전극 층(60)을 제거한 후에, 유전체 층(58)의 노출된 부분이 또한 제거될 수 있다. 일부 실시예들에서, 유전체 층(58)의 노출된 부분은 리세스(90) 내에 남아 있을 수 있다.
도 20a, 도 20b 및 도 20c를 참조하면, 게이트 유전체 층(92) 및 게이트 전극 층(94)이 리세스(90)(도 19a, 도 19b 및 도 19c 참조) 내에 형성된다. 일부 실시예들에서, 게이트 유전체 층(92)은 리세스(90) 내에 컨포멀 퇴적된다. 일부 실시예들에서, 게이트 유전체 층(92)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층을 포함한다. 다른 실시예들에서, 게이트 유전체 층(92)은 하이-k 유전체 물질을 포함하고, 이러한 실시예들에서, 게이트 유전체 층(92)은 약 7.0보다 큰 k 값을 가질 수 있고, 금속 산화물 또는 Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 및 이들의 조합의 실리케이트를 포함할 수 있다. 게이트 유전체 층(92)의 형성 방법은 분자 빔 퇴적(Molecular Beam Deposition; MBD), ALD, PECVD, 이들의 조합 등을 포함할 수 있다. 일부 실시예들에서, 게이트 유전체 층(92)은 약 0.5 nm와 약 4 nm 사이의 두께를 가질 수 있다.
도 20a, 도 20b 및 도 20c를 더 참조하면, 유전체 층(58)의 일부분이 핀(56)의 채널 영역 위에서 제거되지 않는 일부 실시예들에서, 핀(56)의 채널 영역 위의 유전체 층(58)의 부분은 게이트 유전체 층(92)과 핀(56)의 채널 영역 사이에 계면 층으로서 작용할 수 있다. 유전체 층(58)의 일부분이 핀(56)의 채널 영역 위에서 제거되는 일부 실시예들에서, 계면 층은 게이트 유전체 층(92)을 형성하기 전에 핀(56)의 채널 영역 위에 형성될 수 있으며, 게이트 유전체 층(92)은 계면 층 위에 형성된다. 계면 층은 하부 반도체 물질로부터 후속적으로 형성되는 하이-k 유전체 층을 버퍼링하는 것을 돕는다. 일부 실시예들에서, 계면 층은 화학 반응으로 형성될 수 있는 화학적 실리콘 산화물을 포함한다. 예를 들어, 화학적 산화물은 탈이온수 + 오존(O3), NH4OH + H2O2 + H2O(APM) 또는 다른 방법을 사용하여 형성될 수 있다. 다른 실시예들은 계면 층을 형성하기 위해 상이한 물질 또는 공정(예를 들어, 열 산화 또는 퇴적 공정)을 사용할 수 있다. 일부 실시예들에서, 계면 층은 약 0.5 nm와 약 2 nm 사이의 두께를 가질 수 있다.
다음으로, 게이트 전극 층(94)은 게이트 유전체 층(92) 위에 퇴적되고 리세스(90)(도 19a, 도 19b 및 도 19c 참조)의 나머지 부분을 충전한다. 일부 실시예들에서, 게이트 전극 층(94)은 적합한 전도성 물질의 하나 이상의 층들을 포함할 수 있다. 게이트 전극 층(94)은 W, Cu, Ti, Ag, Al, TiAl, TiAlN, TaC, TaCN, TaSiN, Mn, Co, Pd, Ni, Re, Ir, Ru, Pt, Zr 및 이들의 조합의 그룹으로부터 선택된 금속을 포함할 수 있다. 일부 실시예들에서, 게이트 전극 층(94)은 TiN, WN, TaN, Ru, 및 이들의 조합의 그룹으로부터 선택된 금속을 포함할 수 있다. Ti-Al, Ru-Ta, Ru-Zr, Pt-Ti, Co-Ni 및 Ni-Ta와 같은 금속 합금이 사용될 수 있으며 및/또는 WNx, TiNx, MoNx, TaNx 및 TaSixNy와 같은 금속 질화물이 사용될 수 있다. 게이트 전극 층(94)은 ALD, CVD, PVD, 도금, 이들의 조합 등과 같은 적합한 공정을 사용하여 형성될 수 있다. 일부 실시예들에서, 게이트 전극 층(94)은 약 0.5 nm와 약 6 nm 사이의 두께를 가질 수 있다. 리세스(90)를 게이트 전극 층(94)으로 충전한 후에, CMP와 같은 평탄화 공정이 게이트 전극 층(94) 및 게이트 유전체 층(92)의 과도한 부분을 제거하기 위해 수행될 수 있고, 이러한 과도한 부분들은 ILD(88)의 상부 표면 위에 있다. 따라서, 게이트 유전체 층(92) 및 게이트 전극 층(94)의 결과적으로 남아 있는 물질 부분은 결과적인 FinFET 디바이스의 대체 게이트(96)를 형성한다. 다른 실시예들에서, 게이트(70)는 대체 게이트(96)에 의해 대체되기보다는 남아 있을 수 있다.
도 21a, 도 21b 및 도 21c를 참조하면, ILD(102)가 ILD(88) 위에 퇴적되고, 콘택(104)이 ILD(102) 및 ILD(88)를 통해 형성되며, 콘택(108)이 ILD(102)를 통해 형성된다. 일 실시예에서, ILD(102)는 도 18a, 도 18b 및 도 18c를 참조하여 전술한 ILD(88)와 같은 유사한 물질 및 방법을 사용하여 형성되며, 설명은 간결함을 위해 본 명세서에서 반복되지 않는다. 일부 실시예들에서, ILD(102) 및 ILD(88)는 동일한 물질로 형성된다. 다른 실시예들에서, ILD(102) 및 ILD(88)는 상이한 물질로 형성된다.
도 21a, 도 21b 및 도 21c를 더 참조하면, 콘택(104)을 위한 개구부가 ILD들(88 및 102) 및 에칭 정지 층(87)을 통해 형성되고, 콘택(108)을 위한 개구부가 ILD(102) 및 에칭 정지 층(87)을 통해 형성된다. 이러한 개구부들은 모두 동일한 공정으로 또는 별도의 공정으로 동시에 형성될 수 있다. 개구부들은 허용 가능한 포토리소그래피 기술 및 에칭 기술을 사용하여 형성될 수 있다. 일부 실시예들에서, 확산 장벽 층, 접착 층 등과 같은 라이너, 및 전도성 물질이 개구부에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 이들의 조합 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 알루미늄, 니켈, 이들의 조합 등일 수 있다. CMP와 같은 평탄화 공정이 ILD(102)의 상부 표면으로부터 과도한 물질을 제거하기 위해 수행될 수 있다. 남아 있는 라이너 및 전도성 물질은 콘택들(104 및 108)을 형성한다. 에피택셜 소스/드레인 영역(84)과 개개의 콘택(104) 사이의 계면에 실리사이드(도시되지 않음)를 형성하기 위해 어닐링 공정이 수행될 수 있다. 콘택(104)은 에피택셜 소스/드레인 영역(84)에 물리적 및 전기적으로 결합되고, 콘택(108)은 대체 게이트(96)에 물리적 및 전기적으로 결합된다. 콘택(104)은 도 21b에서 콘택(108)과 동일한 단면에 도시되어 있지만, 이러한 묘사는 단지 예시를 위한 것으로, 일부 실시예들에서는 콘택(104)은 콘택(108)과 상이한 단면에 배치될 수 있다.
도 22a, 도 22b 및 도 22c는 도 21a, 도 21b 및 도 21c에 도시된 FinFET 디바이스와 유사한 FinFET 디바이스의 단면도를 도시하며, 유사한 요소는 동일한 참조 번호로 표시되어 있다. 일부 실시예들에서, 도 22a, 도 22b 및 도 22c의 FinFET 디바이스는 도 2a 내지 도 21c를 참조하여 전술한 도 21a, 도 21b 및 도 21c의 유사한 물질 및 방법 및 FinFET 디바이스를 사용하여 형성될 수 있으며, 설명은 간결함을 위해 본 명세서에서 반복되지 않는다. 도시된 실시예에서, 인접한 에피택셜 소스/드레인 영역(84)은 병합되어 공통 에피택셜 소스/드레인 영역(84)을 형성한다. 일부 실시예들에서, 보이드(도시되지 않음)가 공통 에피택셜 소스/드레인 영역(84) 아래 및 공통 에피택셜 소스/드레인 영역(84)과 분리 영역(54) 사이에 형성될 수 있다. 일부 실시예들에서, 보이드는 ILD(88)의 물질로 충전된다. 도시된 실시예에서, 공통 에피택셜 소스/드레인 영역(84)은 평탄한 상부 표면을 갖는다. 다른 실시예들에서, 공통 에피택셜 소스/드레인 영역(84)은 비평탄 상부 표면을 가질 수 있다.
도 23은 일부 실시예에 따라, FinFET 디바이스를 형성하는 방법(230)을 나타내는 흐름도이다. 방법(230)은 도 2a 내지 도 5a를 참조하여 전술한 바와 같이 핀(도 5a에 도시된 핀(56)과 같음)을 형성하기 위해 기판(도 2a에 도시된 기판(50)과 같음)이 패턴화되는 단계(231)에서 시작한다. 단계(232)에서, 도 6a, 도 6b 및 도 7a 내지 도 7c를 참조하여 전술한 바와 같이 희생 게이트 스택(도 7a 및 도 7b에 도시된 게이트(70)와 같음)이 핀 위에 형성된다. 단계(233)에서, 도 8a 내지 도 11c 또는 도 12a 내지 도 15c를 참조하여 전술한 바와 같이 스페이서(도 11a 또는 도 15b에 도시된 스페이서(82)와 같음)가 희생 게이트 스택의 측벽 상에 선택적으로 형성된다. 단계(234)에서, 도 16a 내지 도 16c를 참조하여 전술한 바와 같이 핀은 희생 게이트 스택 및 스페이서를 조합된 마스크로 사용하여 핀에 리세스(도 16b 및 도 16c에 도시된 리세스(76)와 같음)를 형성하도록 패턴화된다. 단계(235)에서, 도 17a 내지 도 17c를 참조하여 전술한 바와 같이 소스/드레인 영역(도 17b 및 도 17c에 도시된 에피택셜 소스/드레인 영역(84)과 같음)이 리세스 내에 에피택셜 성장된다. 단계(236)에서, 도 18a 내지 도 20c를 참조하여 전술한 바와 같이 대체 게이트 스택(도 20a 및 도 20b에 도시된 대체 게이트(96)와 같음)이 핀 위에 형성된다.
본 명세서에서 논의된 다양한 실시예들은 게이트의 측벽 상에 게이트 스페이서를 선택적으로 형성하고, 에피택셜 소스/드레인 영역을 위한 웰 한정 핵 형성 영역을 형성하고, 균일한 에피택셜 소스/드레인 영역을 형성하고, 공정 윈도우를 확대하고, 정밀한 공정 제어 및 용이한 공정 통합을 허용한다.
일 실시예에 따르면, 방법은: 분리 영역 위로 연장되는 핀을 형성하는 단계; 핀 위에 희생 게이트를 형성하는 단계; 희생 게이트의 측벽 상에 스페이서를 형성하기 위해 희생 게이트의 측벽 상에 제 1 유전체 물질을 선택적으로 퇴적하는 단계 - 상기 제 1 유전체 물질은 희생 게이트의 상부 표면 위에 퇴적되지 않음 - ; 핀에 리세스를 형성하기 위해 희생 게이트 및 스페이서를 조합된 마스크로서 사용하여 핀을 패턴화하는 단계; 및 리세스 내에 에피택셜 소스/드레인 영역을 형성하는 단계를 포함한다. 일 실시예에서, 핀 위에 희생 게이트를 형성하는 단계는, 핀 위에 게이트 전극 층을 형성하는 단계; 게이트 전극 층 위에 패턴화된 마스크를 형성하는 단계; 및 패턴화된 마스크의 패턴을 게이트 전극 층에 전사하는 단계를 포함한다. 일 실시예에서, 상기 방법은 희생 게이트의 측벽 상에 제 1 유전체 물질을 선택적으로 퇴적하는 단계 전에, 패턴화된 마스크 상에 플루오르화 공정을 수행하는 단계를 더 포함한다. 일 실시예에서, 상기 방법은 패턴화된 마스크 상에 플루오르화 공정을 수행하는 단계 전에, 패턴화된 마스크의 측벽 및 상부 표면 상에 제 2 유전체 물질을 형성하는 단계를 더 포함한다. 일 실시예에서, 상기 방법은 패턴화된 마스크 상에 플루오르화 공정을 수행하는 단계 후에, 제 2 유전체 물질을 제거하는 단계를 더 포함한다. 일 실시예에서, 패턴화된 마스크의 측벽 및 상부 표면 상에 제 2 유전체 물질을 형성하는 단계는, 희생 게이트의 측벽 상에 제 2 유전체 물질을 형성하는 단계를 더 포함한다. 일 실시예에서, 패턴화된 마스크의 측벽 및 상부 표면 상에 제 2 유전체 물질을 형성하는 단계는, 패턴화된 마스크의 측벽 및 상부 표면 상에 제 2 유전체 물질을 선택적으로 퇴적하는 단계를 포함한다.
다른 실시예에 따르면, 방법은: 반도체 핀의 측벽을 노출시키기 위해 분리 영역을 리세스하는 단계; 반도체 핀 위에 게이트 전극 층을 형성하는 단계; 게이트 전극 층 위에 패턴화된 마스크를 형성하는 단계; 반도체 핀 위에 희생 게이트를 형성하기 위해 패턴화된 마스크에 의해 노출된 게이트 전극 층의 부분을 제거하는 단계; 플루오르화된 패턴화된 마스크를 형성하기 위해 패턴화된 마스크 상에 플루오르화 공정을 수행하는 단계; 희생 게이트의 측벽 상에 스페이서를 형성하기 위해 희생 게이트의 측벽 상에 제 1 유전체 물질을 선택적으로 퇴적하는 단계; 반도체 핀에 리세스를 형성하기 위해 플루오르화된 패턴화된 마스크, 희생 게이트 및 스페이서를 조합된 마스크로서 사용하여 반도체 핀을 에칭하는 단계; 및 리세스 내에 반도체 물질을 퇴적하는 단계를 포함한다. 일 실시예에서, 상기 방법은 패턴화된 마스크 상에 플루오르화 공정을 수행하는 단계 전에, 패턴화된 마스크의 측벽 및 상부 표면 상에 제 2 유전체 물질을 형성하는 단계를 더 포함한다. 일 실시예에서, 제 2 유전체 물질은 산화 알루미늄을 포함한다. 일 실시예에서, 상기 방법은 반도체 핀 위에 게이트 전극 층을 형성하는 단계 전에, 반도체 핀 위에 제 3 유전체 물질을 형성하는 단계를 더 포함한다. 일 실시예에서, 상기 방법은 반도체 핀 위에 희생 게이트를 형성하는 단계 후에, 제 3 유전체 물질의 노출된 부분 위에 제 2 유전체 물질을 형성하는 단계; 및 제 3 유전체 물질의 노출된 부분 상에 플루오르화 공정을 수행하는 단계를 더 포함한다. 일 실시예에서, 패턴화된 마스크는 산화물 물질을 포함한다. 일 실시예에서, 플루오르화 공정을 수행하는 단계는, NF3를 포함하는 공정 가스들의 혼합물을 사용하여 플라즈마 공정을 수행하는 단계를 포함한다.
또 다른 실시예에 따르면, 방법은: 반도체 핀의 측벽을 노출시키기 위해 분리 영역을 에칭하는 단계; 반도체 핀의 측벽 및 상부 표면 상에 제 1 산화물 물질을 형성하는 단계; 제 1 산화물 물질 위에 전도성 물질을 형성하는 단계; 전도성 물질 위에 제 2 산화물 물질을 형성하는 단계; 패턴화된 제 2 산화물 물질을 형성하기 위해 제 2 산화물 물질을 에칭하는 단계; 반도체 핀 위에 희생 게이트를 형성하기 위해 패턴화된 제 2 산화물 물질을 마스크로 사용하여 전도성 물질을 에칭하는 단계; 패턴화된 제 2 산화물 물질의 측벽 및 상부 표면 상에 그리고 제 1 산화물 물질의 노출된 부분 위에 제 1 유전체 물질을 형성하는 단계; 패턴화된 제 2 산화물 물질 및 제 1 산화물 물질의 노출된 부분 상에 플루오르화 공정을 수행하는 단계 - 상기 플루오르화 공정은 플루오르화된 패턴화된 제 2 산화물 물질을 형성함 - ; 제 1 유전체 물질을 제거하는 단계; 희생 게이트의 측벽 상에 제 2 유전체 물질을 선택적으로 퇴적하는 단계; 반도체 핀에 리세스를 형성하기 위해 플루오르화된 패턴화된 제 2 산화물 물질, 희생 게이트 및 제 2 유전체 물질을 조합된 마스크로서 사용하여 반도체 핀을 에칭하는 단계; 및 리세스 내에 반도체 물질을 에피택셜 성장시키는 단계를 포함한다. 일 실시예에서, 상기 방법은 플루오르화 공정을 수행하는 단계 전에, 희생 게이트의 측벽 상에 제 1 유전체 물질을 형성하는 단계를 더 포함한다. 일 실시예에서, 상기 방법은 희생 게이트를 대체 게이트로 대체하는 단계를 더 포함한다. 일 실시예에서, 플루오르화 공정을 수행하는 단계는, NF3 및 NH3를 포함하는 공정 가스들의 혼합물을 사용하여 플라즈마 공정을 수행하는 단계를 포함한다. 일 실시예에서, 제 1 유전체 물질을 제거하는 단계는, 제 1 유전체 물질을 에칭하는 단계를 포함한다. 일 실시예에서, 플루오르화 공정은 제 1 유전체 물질을 실질적으로 에칭하지 않는다.
핀은 임의의 적합한 방법으로 패턴화될 수 있다. 예를 들어, 핀은 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토 리소그래피 공정을 사용하여 패턴화될 수 있다. 일반적으로, 이중 패턴화 또는 다중 패턴화 공정은 포토 리소그래피 및 자기 정렬 공정을 결합하고, 이는 예를 들어 단일의 직접 포토 리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 생성하게 한다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토 리소그래피 공정을 사용하여 패턴화된다. 스페이서는 자기 정렬 공정을 사용하여 패턴화된 희생 층 옆에 형성된다. 희생 층은 그 후 제거되고, 나머지 스페이서는 핀을 패턴화하기 위해 사용될 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
분리 영역 위로 연장되는 핀을 형성하는 단계;
상기 핀 위에 희생 게이트를 형성하는 단계;
상기 희생 게이트의 측벽 상에 스페이서를 형성하기 위해 상기 희생 게이트의 측벽 상에 제 1 유전체 물질을 선택적으로 퇴적하는 단계 - 상기 제 1 유전체 물질은 상기 희생 게이트의 상부 표면 위에 퇴적되지 않음 - ;
상기 핀에 리세스를 형성하기 위해 상기 희생 게이트 및 상기 스페이서를 조합된 마스크로서 사용하여 상기 핀을 패턴화하는 단계; 및
상기 리세스 내에 에피택셜 소스/드레인 영역을 형성하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서,
상기 핀 위에 상기 희생 게이트를 형성하는 단계는,
상기 핀 위에 게이트 전극 층을 형성하는 단계;
상기 게이트 전극 층 위에 패턴화된 마스크를 형성하는 단계; 및
상기 패턴화된 마스크의 패턴을 상기 게이트 전극 층에 전사하는 단계를 포함하는 것인, 방법.
실시예 3. 실시예 2에 있어서,
상기 희생 게이트의 측벽 상에 상기 제 1 유전체 물질을 선택적으로 퇴적하는 단계 전에, 상기 패턴화된 마스크 상에 플루오르화 공정을 수행하는 단계를 더 포함하는, 방법.
실시예 4. 실시예 3에 있어서,
상기 패턴화된 마스크 상에 상기 플루오르화 공정을 수행하는 단계 전에, 상기 패턴화된 마스크의 측벽 및 상부 표면 상에 제 2 유전체 물질을 형성하는 단계를 더 포함하는, 방법.
실시예 5. 실시예 4에 있어서,
상기 패턴화된 마스크 상에 상기 플루오르화 공정을 수행하는 단계 후에, 상기 제 2 유전체 물질을 제거하는 단계를 더 포함하는, 방법.
실시예 6. 실시예 4에 있어서,
상기 패턴화된 마스크의 측벽 및 상부 표면 상에 상기 제 2 유전체 물질을 형성하는 단계는, 상기 희생 게이트의 측벽 상에 상기 제 2 유전체 물질을 형성하는 단계를 더 포함하는 것인, 방법.
실시예 7. 실시예 4에 있어서,
상기 패턴화된 마스크의 측벽 및 상부 표면 상에 상기 제 2 유전체 물질을 형성하는 단계는, 상기 패턴화된 마스크의 측벽 및 상부 표면 상에 상기 제 2 유전체 물질을 선택적으로 퇴적하는 단계를 포함하는 것인, 방법.
실시예 8. 방법에 있어서,
반도체 핀의 측벽을 노출시키기 위해 분리 영역을 리세스하는 단계;
상기 반도체 핀 위에 게이트 전극 층을 형성하는 단계;
상기 게이트 전극 층 위에 패턴화된 마스크를 형성하는 단계;
상기 반도체 핀 위에 희생 게이트를 형성하기 위해 상기 패턴화된 마스크에 의해 노출된 상기 게이트 전극 층의 부분을 제거하는 단계;
플루오르화된 패턴화된 마스크를 형성하기 위해 상기 패턴화된 마스크 상에 플루오르화 공정을 수행하는 단계;
상기 희생 게이트의 측벽 상에 스페이서를 형성하기 위해 상기 희생 게이트의 측벽 상에 제 1 유전체 물질을 선택적으로 퇴적하는 단계;
상기 반도체 핀에 리세스를 형성하기 위해 상기 플루오르화된 패턴화된 마스크, 상기 희생 게이트 및 상기 스페이서를 조합된 마스크로서 사용하여 상기 반도체 핀을 에칭하는 단계; 및
상기 리세스 내에 반도체 물질을 퇴적하는 단계
를 포함하는, 방법.
실시예 9. 실시예 8에 있어서,
상기 패턴화된 마스크 상에 상기 플루오르화 공정을 수행하는 단계 전에, 상기 패턴화된 마스크의 측벽 및 상부 표면 상에 제 2 유전체 물질을 형성하는 단계를 더 포함하는, 방법.
실시예 10. 실시예 9에 있어서,
상기 제 2 유전체 물질은 산화 알루미늄을 포함하는 것인, 방법.
실시예 11. 실시예 9에 있어서,
상기 반도체 핀 위에 상기 게이트 전극 층을 형성하는 단계 전에, 상기 반도체 핀 위에 제 3 유전체 물질을 형성하는 단계를 더 포함하는, 방법.
실시예 12. 실시예 11에 있어서,
상기 반도체 핀 위에 상기 희생 게이트를 형성하는 단계 후에, 상기 제 3 유전체 물질의 노출된 부분 위에 상기 제 2 유전체 물질을 형성하는 단계; 및
상기 제 3 유전체 물질의 노출된 부분 상에 상기 플루오르화 공정을 수행하는 단계
를 더 포함하는, 방법.
실시예 13. 실시예 8에 있어서,
상기 패턴화된 마스크는 산화물 물질을 포함하는 것인, 방법.
실시예 14. 실시예 8에 있어서,
상기 플루오르화 공정을 수행하는 단계는, NF3를 포함하는 공정 가스들의 혼합물을 사용하여 플라즈마 공정을 수행하는 단계를 포함하는 것인, 방법.
실시예 15. 방법에 있어서,
반도체 핀의 측벽을 노출시키기 위해 분리 영역을 에칭하는 단계;
상기 반도체 핀의 측벽 및 상부 표면 상에 제 1 산화물 물질을 형성하는 단계;
상기 제 1 산화물 물질 위에 전도성 물질을 형성하는 단계;
상기 전도성 물질 위에 제 2 산화물 물질을 형성하는 단계;
패턴화된 제 2 산화물 물질을 형성하기 위해 상기 제 2 산화물 물질을 에칭하는 단계;
상기 반도체 핀 위에 희생 게이트를 형성하기 위해 상기 패턴화된 제 2 산화물 물질을 마스크로 사용하여 상기 전도성 물질을 에칭하는 단계;
상기 패턴화된 제 2 산화물 물질의 측벽 및 상부 표면 상에 그리고 상기 제 1 산화물 물질의 노출된 부분 위에 제 1 유전체 물질을 형성하는 단계;
상기 패턴화된 제 2 산화물 물질 및 상기 제 1 산화물 물질의 노출된 부분 상에 플루오르화 공정을 수행하는 단계 - 상기 플루오르화 공정은 플루오르화된 패턴화된 제 2 산화물 물질을 형성함 -;
상기 제 1 유전체 물질을 제거하는 단계;
상기 희생 게이트의 측벽 상에 제 2 유전체 물질을 선택적으로 퇴적하는 단계;
상기 반도체 핀에 리세스를 형성하기 위해 상기 플루오르화된 패턴화된 제 2 산화물 물질, 상기 희생 게이트 및 상기 제 2 유전체 물질을 조합된 마스크로서 사용하여 상기 반도체 핀을 에칭하는 단계; 및
상기 리세스 내에 반도체 물질을 에피택셜 성장시키는 단계
를 포함하는, 방법.
실시예 16. 실시예 15에 있어서,
상기 플루오르화 공정을 수행하는 단계 전에, 상기 희생 게이트의 측벽 상에 상기 제 1 유전체 물질을 형성하는 단계를 더 포함하는, 방법.
실시예 17. 실시예 15에 있어서,
상기 희생 게이트를 대체 게이트로 대체하는 단계를 더 포함하는, 방법.
실시예 18. 실시예 15에 있어서,
상기 플루오르화 공정을 수행하는 단계는, NF3 및 NH3를 포함하는 공정 가스들의 혼합물을 사용하여 플라즈마 공정을 수행하는 단계를 포함하는 것인, 방법.
실시예 19. 실시예 15에 있어서,
상기 제 1 유전체 물질을 제거하는 단계는, 상기 제 1 유전체 물질을 에칭하는 단계를 포함하는 것인, 방법.
실시예 20. 실시예 15에 있어서,
상기 플루오르화 공정은 상기 제 1 유전체 물질을 실질적으로 에칭하지 않는 것인, 방법.

Claims (10)

  1. 방법에 있어서,
    분리 영역 위로 연장되는 핀을 형성하는 단계;
    상기 핀 위에 희생 게이트를 형성하는 단계;
    상기 희생 게이트의 측벽 상에 스페이서를 형성하기 위해 상기 희생 게이트의 측벽 상에 제 1 유전체 물질을 선택적으로 퇴적하는 단계 - 상기 제 1 유전체 물질은 상기 제 1 유전체 물질을 상기 희생 게이트의 측벽 상에 선택적으로 퇴적하는 동안 상기 희생 게이트의 상부 표면 위에는 퇴적되지 않으며, 상기 제 1 유전체 물질을 상기 희생 게이트의 측벽 상에 선택적으로 퇴적하는 동안, 상기 제 1 유전체 물질은 상기 핀의 상부 표면으로부터 연장하되 상기 희생 게이트의 상부 표면을 넘어서지는 않음 - ;
    상기 핀에 리세스를 형성하기 위해 상기 희생 게이트 및 상기 스페이서를 조합된 마스크로서 사용하여 상기 핀을 패턴화하는 단계; 및
    상기 리세스 내에 에피택셜 소스/드레인 영역을 형성하는 단계
    를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 핀 위에 상기 희생 게이트를 형성하는 단계는,
    상기 핀 위에 게이트 전극 층을 형성하는 단계;
    상기 게이트 전극 층 위에 패턴화된 마스크를 형성하는 단계; 및
    상기 패턴화된 마스크의 패턴을 상기 게이트 전극 층에 전사하는 단계를 포함하는 것인, 방법.
  3. 제 2 항에 있어서,
    상기 희생 게이트의 측벽 상에 상기 제 1 유전체 물질을 선택적으로 퇴적하는 단계 전에, 상기 패턴화된 마스크 상에 플루오르화 공정을 수행하는 단계를 더 포함하는, 방법.
  4. 제 3 항에 있어서,
    상기 패턴화된 마스크 상에 상기 플루오르화 공정을 수행하는 단계 전에, 상기 패턴화된 마스크의 측벽 및 상부 표면 상에 제 2 유전체 물질을 형성하는 단계를 더 포함하는, 방법.
  5. 제 4 항에 있어서,
    상기 패턴화된 마스크 상에 상기 플루오르화 공정을 수행하는 단계 후에, 상기 제 2 유전체 물질을 제거하는 단계를 더 포함하는, 방법.
  6. 제 4 항에 있어서,
    상기 패턴화된 마스크의 측벽 및 상부 표면 상에 상기 제 2 유전체 물질을 형성하는 단계는, 상기 희생 게이트의 측벽 상에 상기 제 2 유전체 물질을 형성하는 단계를 더 포함하는 것인, 방법.
  7. 제 4 항에 있어서,
    상기 패턴화된 마스크의 측벽 및 상부 표면 상에 상기 제 2 유전체 물질을 형성하는 단계는, 상기 패턴화된 마스크의 측벽 및 상부 표면 상에 상기 제 2 유전체 물질을 선택적으로 퇴적하는 단계를 포함하는 것인, 방법.
  8. 방법에 있어서,
    반도체 핀의 측벽을 노출시키기 위해 분리 영역을 리세스하는 단계;
    상기 반도체 핀 위에 게이트 전극 층을 형성하는 단계;
    상기 게이트 전극 층 위에 패턴화된 마스크를 형성하는 단계;
    상기 반도체 핀 위에 희생 게이트를 형성하기 위해 상기 패턴화된 마스크에 의해 노출된 상기 게이트 전극 층의 부분을 제거하는 단계;
    플루오르화된 패턴화된 마스크를 형성하기 위해 상기 패턴화된 마스크 상에 플루오르화 공정을 수행하는 단계;
    상기 패턴화된 마스크 상에 상기 플루오르화 공정을 수행한 다음, 상기 희생 게이트의 측벽 상에 스페이서를 형성하기 위해 상기 희생 게이트의 측벽 상에 제 1 유전체 물질을 선택적으로 퇴적하는 단계 - 상기 희생 게이트의 측벽 상에 상기 제 1 유전체 물질을 선택적으로 퇴적하는 동안, 상기 제 1 유전체 물질은 상기 플루오르화된 패턴화된 마스크의 상부 표면과 측벽 상에는 퇴적되지 않음 -;
    상기 반도체 핀에 리세스를 형성하기 위해 상기 플루오르화된 패턴화된 마스크, 상기 희생 게이트 및 상기 스페이서를 조합된 마스크로서 사용하여 상기 반도체 핀을 에칭하는 단계; 및
    상기 리세스 내에 반도체 물질을 퇴적하는 단계
    를 포함하는, 방법.
  9. 제 8 항에 있어서,
    상기 플루오르화 공정을 수행하는 단계는, NF3를 포함하는 공정 가스들의 혼합물을 사용하여 플라즈마 공정을 수행하는 단계를 포함하는 것인, 방법.
  10. 방법에 있어서,
    반도체 핀의 측벽을 노출시키기 위해 분리 영역을 에칭하는 단계;
    상기 반도체 핀의 측벽 및 상부 표면 상에 제 1 산화물 물질을 형성하는 단계;
    상기 제 1 산화물 물질 위에 전도성 물질을 형성하는 단계;
    상기 전도성 물질 위에 제 2 산화물 물질을 형성하는 단계;
    패턴화된 제 2 산화물 물질을 형성하기 위해 상기 제 2 산화물 물질을 에칭하는 단계;
    상기 반도체 핀 위에 희생 게이트를 형성하기 위해 상기 패턴화된 제 2 산화물 물질을 마스크로 사용하여 상기 전도성 물질을 에칭하는 단계;
    상기 패턴화된 제 2 산화물 물질의 측벽 및 상부 표면 상에 그리고 상기 제 1 산화물 물질의 노출된 부분 위에 제 1 유전체 물질을 형성하는 단계;
    상기 패턴화된 제 2 산화물 물질 및 상기 제 1 산화물 물질의 노출된 부분 상에 플루오르화 공정을 수행하는 단계 - 상기 플루오르화 공정은 플루오르화된 패턴화된 제 2 산화물 물질을 형성함 -;
    상기 제 1 유전체 물질을 제거하는 단계;
    상기 희생 게이트의 측벽 상에 제 2 유전체 물질을 선택적으로 퇴적하는 단계;
    상기 반도체 핀에 리세스를 형성하기 위해 상기 플루오르화된 패턴화된 제 2 산화물 물질, 상기 희생 게이트 및 상기 제 2 유전체 물질을 조합된 마스크로서 사용하여 상기 반도체 핀을 에칭하는 단계; 및
    상기 리세스 내에 반도체 물질을 에피택셜 성장시키는 단계
    를 포함하는, 방법.
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