KR102118110B1 - Liquid crystal display device including reset circuit - Google Patents

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Abstract

본 발명은 액정표시장치를 공개한다. 보다 상세하게는 본 발명은 전체 디스플레이 시스템과는 별도로 액정표시장치 자체의 구동에러로 인한 오작동 상태를 초기화할 수 있는 리셋회로를 포함하는 액정표시장치에 관한 것이다.
본 발명의 실시예에 따른 액정표시장치는 액정패널과, 액정패널을 구동하는 게이트 및 데이터 구동부와, 게이트 및 데이터 구동부를 제어하는 타이밍 제어부와, 전원을 공급하는 전원공급부와, 메인시스템으로부터 인가되는 시스템 전압에 리셋펄스가 포함되면, 리셋펄스를 판별하여 상기 타이밍 제어부에 리셋신호를 인가하는 리셋회로를 포함하는 것을 특징으로 한다.
이에 따라, 본 발명은 전체 영상시스템과는 별도로 초기 리셋 구동 및 오작동시의 리셋 구동을 수행할 수 있는 리셋회로를 구비함으로서, 전체 시스템을 재 구동하는 것이 아닌, 액정표시장치만을 초기화할 수 있다.The present invention discloses a liquid crystal display device. More specifically, the present invention relates to a liquid crystal display device including a reset circuit capable of initializing a malfunction state due to a driving error of the liquid crystal display device itself, apart from the entire display system.
A liquid crystal display device according to an exemplary embodiment of the present invention includes a liquid crystal panel, a gate and data driver for driving the liquid crystal panel, a timing controller for controlling the gate and data driver, a power supply for supplying power, and a main system. When a reset pulse is included in the system voltage, a reset circuit for determining the reset pulse and applying a reset signal to the timing controller is included.
Accordingly, the present invention is provided with a reset circuit capable of performing an initial reset driving and a reset driving in the event of a malfunction, independent of the entire imaging system, so that only the liquid crystal display device can be initialized instead of driving the entire system again.

Description

리셋회로를 포함하는 액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE INCLUDING RESET CIRCUIT}Liquid crystal display including a reset circuit {LIQUID CRYSTAL DISPLAY DEVICE INCLUDING RESET CIRCUIT}

본 발명은 액정표시장치에 관한 것으로, 특히 전체 디스플레이 시스템과는 별도로 액정표시장치 자체의 구동에러로 인한 오작동 상태를 초기화할 수 있는 리셋회로를 포함하는 액정표시장치에 관한 것이다. The present invention relates to a liquid crystal display device, and particularly to a liquid crystal display device including a reset circuit capable of initializing a malfunction state due to a driving error of the liquid crystal display device itself, apart from the entire display system.

최근, 휴대폰(Mobile Phone), 노트북컴퓨터와 같은 각종 포터플기기(potable device) 및, HDTV 등의 고해상도, 고품질의 영상을 구현하는 정보전자장치가 발전함에 따라, 이에 적용되는 평판표시장치(Flat Panel Display Device)에 대한 수요가 점차 증대되고 있다. 이러한 평판표시장치로는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), FED(Field Emission Display) 및 OLED(Organic Light Emitting Diodes) 등이 활발히 연구되었지만, 양산화 기술, 구동수단의 용이성, 고화질의 구현, 대면적 화면의 실현이라는 이유로 인해 현재에는 액정표시장치(LCD)가 각광을 받고 있다.Recently, as portable electronic devices such as mobile phones and notebook computers and information and electronic devices that implement high-resolution and high-quality images such as HDTVs have developed, flat panel display devices applied to them (Flat Panel) The demand for Display Device) is gradually increasing. Liquid crystal display (LCD), plasma display panel (PDP), field emission display (FED) and organic light emitting diodes (OLED) have been actively studied as such flat panel display devices, but mass production technology, ease of driving means, and high quality Due to realization and realization of a large-area screen, a liquid crystal display (LCD) is currently in the spotlight.

통상의 액정표시장치는 모니터장치와 같은 영상시스템에 실장되며, 영상시스템이 특정 환경에서 비정상적인 신호인가 또는 정전기 등이 유입되어 오작동을 일으키면, 별도로 준비된 리셋수단을 통해 전원을 순간적으로 오프시켜 및 재입력하여 시스템 전체를 리셋(reset)하고 재 구동하게 된다. A normal liquid crystal display device is mounted on a video system such as a monitor device, and if the video system malfunctions due to abnormal signals or static electricity in a specific environment, the power is turned off and re-entered instantly through a separately prepared reset means. By doing so, the entire system is reset and restarted.

도 1은 종래의 영상시스템에 구비되는 리셋회로의 등가회로를 나타내는 도면이다.1 is a view showing an equivalent circuit of a reset circuit provided in a conventional imaging system.

도시된 바와 같이, 종래의 리셋회로(6)는 메인시스템과 액정표시장치의 주전원공급부(4)사이에 구비되고, 초기 전원-온(power-on)에 따라 메인시스템으로부터 시스템 전압(Vsys)이 인가받으면 액정표시장치의 타이밍 제어부(1)에 소정시간 이후 리셋신호(Trst)를 인가하여 초기 리셋구동을 수행하도록 한다.As shown, the conventional reset circuit 6 is provided between the main system and the main power supply 4 of the liquid crystal display, and the system voltage Vsys from the main system according to the initial power-on When applied, the reset signal Trst is applied to the timing controller 1 of the liquid crystal display device after a predetermined time to perform initial reset driving.

이러한 리셋회로(6)는 통상적으로 인가되는 시스템 전압(Vsys)을 전압강하 및 지연시켜 하여 리셋신호(Trst)를 생성하는 저항(R1) 및 캐패시터(C1)로 구현되며, 초기 액정표시장치의 각종 구동부를 리셋하게 된다. The reset circuit 6 is implemented with a resistor R1 and a capacitor C1 that generate a reset signal Trst by voltage dropping and delaying a system voltage Vsys that is applied, and various kinds of initial liquid crystal display devices. The driving unit is reset.

그러나, 종래 전체 영상시스템이 정상적으로 구동하고 있으나, 액정표시장치에 인가되는 각종 데이터나 클럭신호가 노이즈에 직ㆍ간접적으로 영향을 받음에 따라 오작동을 일으켜 화면을 비정상적으로 표시하는 경우, 초기리셋구동을 수행하는 리셋회로(6)이외에 액정표시장치만을 리셋하는 수단은 구비되지 않아, 결국 오작동하는 액정표시장치를 리셋하기 위해서는 영상시스템 전체를 리셋해야만 하는 문제가 있었다.However, although the entire image system has been normally operated, when various data or clock signals applied to the liquid crystal display are directly or indirectly affected by noise, a malfunction occurs, and when the screen is abnormally displayed, initial reset driving is performed. In addition to the reset circuit 6 to be performed, no means for resetting only the liquid crystal display device is provided, and thus, in order to reset the malfunctioning liquid crystal display device, there is a problem in that the entire image system must be reset.

이는, 액정표시장치만의 오작동을 해결하기 위해 영상시스템 전체를 재구동 해야하는 사용자에 대한 불편함 뿐만 아니라, 재구동에 따른 소비전력 증가, 영상시스템 구동시간의 제약 및 전원공급부에 스트레스를 인가하는 원인이 된다. This is not only an inconvenience for a user who needs to restart the entire imaging system to solve a malfunction of the liquid crystal display device, but also causes an increase in power consumption due to the restart, restrictions on the driving time of the imaging system, and stress on the power supply. It becomes.

특히, 거치형의 TV와 같은 영상시스템 보다 소형의 휴대폰과 같은 포터블 시스템에서 전술한 문제점은 더 크게 부각된다. In particular, in the portable system such as a small mobile phone than the video system such as a stationary TV, the above-mentioned problems are more noticeable.

본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로, 초기 리셋수단을 제외한 별도의 리셋수단을 구비하지 않는 액정표시장치에 리셋회로를 실장하는 데 그 목적이 있다. The present invention has been made to solve the above-mentioned problems, and has an object to mount a reset circuit on a liquid crystal display device that does not include a separate reset means except for the initial reset means.

전술한 문제를 목적을 달성하기 위해, 본 발명의 바람직한 실시예에 따른 리셋회로를 포함하는 액정표시장치는, 액정패널; 상기 액정패널을 구동하는 게이트 및 데이터 구동부; 상기 게이트 및 데이터 구동부를 제어하는 타이밍 제어부; 전원을 공급하는 전원공급부; 및 메인시스템으로부터 인가되는 시스템 전압에 리셋펄스가 포함되면, 상기 리셋펄스를 판별하여 상기 타이밍 제어부에 리셋신호를 인가하는 리셋회로를 포함한다.In order to achieve the object of the above problems, a liquid crystal display device including a reset circuit according to a preferred embodiment of the present invention, a liquid crystal panel; A gate and a data driver driving the liquid crystal panel; A timing control unit controlling the gate and data driving unit; A power supply unit that supplies power; And a reset circuit that determines the reset pulse and applies a reset signal to the timing controller when a reset pulse is included in the system voltage applied from the main system.

상기 리셋회로는, 상기 시스템 전압이 인가되는 제1 노드; 상기 제1 노드와 접지단 사이에 직렬로 연결되는 저항 및 캐패시터; 인가된 시스템 전압을 논리반전하는 인버터; 및 상기 인버터로부터 출력된 전압이 인가되는 제1 입력단과, 상기 시스템 전압이 인가되는 제2 입력단과, 상기 제1 및 제2 입력단의 입력전압을 논리비교 및 반전 출력하여 서로 다를 경우 상기 리셋신호를 상기 타이밍 제어부에 출력하는 낸드게이트를 포함한다.The reset circuit includes: a first node to which the system voltage is applied; A resistor and a capacitor connected in series between the first node and a ground terminal; An inverter that logically inverts the applied system voltage; And the first input terminal to which the voltage output from the inverter is applied, the second input terminal to which the system voltage is applied, and the input voltages of the first and second input terminals are logically compared and inverted to output the reset signal when they are different. And a NAND gate output to the timing controller.

상기 리셋회로는, 상기 제1 노드 및 접지단 사이에 연결되어 상기 제1 노드에 인가되는 전압이 적어도 정상펄스의 시스템 전압레벨을 넘지 못하도록 유지하는 제1 제너다이오드를 더 포함하는 것을 특징으로 한다.The reset circuit may further include a first zener diode connected between the first node and the ground terminal to maintain a voltage applied to the first node so as not to exceed a system voltage level of at least a normal pulse.

상기 리셋회로는, 상기 인버터의 입력단 및 접지단 사이에 연결되어 상기 인버터에 인가되는 전압이 적어도 상기 리셋펄스의 전압레벨을 넘지 못하도록 유지하는 제2 제너 다이오드를 더 포함하는 것을 특징으로 한다.The reset circuit may further include a second Zener diode connected between an input terminal and a ground terminal of the inverter to maintain a voltage applied to the inverter so as not to exceed a voltage level of the reset pulse.

상기 제1 노드는, 상기 전원공급부에 연결되어 상기 시스템 전압을 인가하는 것을 특징으로 한다.The first node is connected to the power supply and is characterized in that to apply the system voltage.

상기 리셋회로는, 상기 저항 및 캐패시터 사이에 연결되어 초기 구동시 상기 타이밍 제어부에 초기 리셋신호를 출력하는 것을 특징으로 한다.The reset circuit is connected between the resistor and the capacitor, and outputs an initial reset signal to the timing controller during initial driving.

본 발명의 실시예에 따르면, 전체 영상시스템과는 별도로 초기 리셋 구동 및 오작동시의 리셋 구동을 수행할 수 있는 리셋회로를 구비함으로서, 전체 시스템의 재 구동이 아닌 액정표시장치만을 초기화할 수 있다는 효과가 있다.According to an embodiment of the present invention, by having a reset circuit capable of performing an initial reset driving and a reset driving in case of malfunction, independent of the entire imaging system, it is possible to initialize only the liquid crystal display device, not the entire system. There is.

도 1은 종래의 영상시스템에 구비되는 리셋회로의 등가회로를 나타내는 도면이다.
도 2는 본 발명의 실시예에 따른 리셋회로를 포함하는 액정표시장치를 나타낸 도면이다.
도 3은 본 발명의 리셋회로부의 등가회로를 나타낸 도면이다.
도 4a 및 도 4b는 종래 및 본 발명에 따른 액정표시장치의 리셋구동시 인가되는 신호파형을 나타낸 도면이다.
도 5는 본 발명의 다른 형태의 리셋회로부에 대한 등가회로를 나타낸 도면이다.1 is a view showing an equivalent circuit of a reset circuit provided in a conventional imaging system.
2 is a view showing a liquid crystal display device including a reset circuit according to an embodiment of the present invention.
3 is a view showing an equivalent circuit of the reset circuit portion of the present invention.
4A and 4B are diagrams showing signal waveforms applied during reset driving of a liquid crystal display according to the related art and the present invention.
5 is a view showing an equivalent circuit for another type of reset circuit portion of the present invention.

이하, 도면을 참조하여 본 발명의 바람직한 실시예에 따른 리셋회로를 포함하는 액정표시장치를 설명한다.Hereinafter, a liquid crystal display device including a reset circuit according to a preferred embodiment of the present invention will be described with reference to the drawings.

도 2는 본 발명의 실시예에 따른 리셋회로를 포함하는 액정표시장치를 나타낸 도면이다.2 is a view showing a liquid crystal display device including a reset circuit according to an embodiment of the present invention.

도시된 바와 같이, 본 발명의 액정표시장치는 복수의 게이트배선(GL)과 데이터배선(DL)이 교차 배치되고, 그 교차지점에 화소 정의되는 액정패널(100)과, 각 구동부를 제어하는 타이밍 제어부(110)와, 타이밍 제어부(110)의 제어에 따라, 게이트배선(GL) 및 데이터배선(DL)을 통해 액정패널(100)을 구동하는 게이트 구동부 및 데이터 구동부(110, 120)와, 액정패널(100)에 빛을 제공하는 램프 구동부(140)와, 구동을 위한 전원전압 및 공통전압 등을 생성하는 전원공급부(150)와, 메인시스템으로부터 인가되는 시스템 전압에 리셋펄스가 포함되면, 상기 리셋펄스를 판별하여 상기 타이밍 제어부에 리셋신호를 인가하는 리셋회로부(160)를 포함한다.As illustrated, in the liquid crystal display device of the present invention, a plurality of gate wirings GL and data wirings DL are cross-arranged, and the liquid crystal panel 100 is defined as a pixel at the crossing point, and timing to control each driving unit Under the control of the control unit 110 and the timing control unit 110, the gate driving unit and the data driving units 110 and 120 driving the liquid crystal panel 100 through the gate wiring GL and the data wiring DL, and the liquid crystal When a lamp driver 140 providing light to the panel 100, a power supply unit 150 for generating a power voltage and a common voltage for driving, and a reset pulse are included in the system voltage applied from the main system, the And a reset circuit unit 160 for determining a reset pulse and applying a reset signal to the timing control unit.

액정패널(100)은 투명기판 상에 다수의 게이트배선(GL), 그리고 게이트배선(GL)과 수직하는 방행으로 다수의 데이터배선(DL)이 매트릭스 형태로 교차 배치되고, 교차지점에 다수의 화소영역이 정의된다. 각 화소영역에는 박막트랜지스터(T)가 형성되어 있으며, 박막트랜지스터(T)에 의해 제어되는 액정캐패시터(LC) 가 구성되어 이를 통해 화면을 표시하게 된다.In the liquid crystal panel 100, a plurality of gate lines GL and a plurality of data lines DL are arranged in a matrix form in a manner perpendicular to the gate lines GL, and a plurality of pixels are arranged at intersection points. Regions are defined. A thin film transistor T is formed in each pixel area, and a liquid crystal capacitor LC controlled by the thin film transistor T is configured to display a screen.

전술한 박막트랜지스터(T)는 게이트배선(GL)으로부터 하이레벨의 게이트전압이 인가되는 경우 턴-온되어 데이터배선(DL)으로부터 공급되는 데이터전압을 액정캐패시터(LC)에 인가한다. 또한, 박막트랜지스터(T)는 게이트배선(GL)으로부터 로우레벨 게이트전압이 인가되는 경우 턴-오프되어 액정캐패시터(LC)에 충전된 데이터전압이 한 프레임 동안 유지되게 한다.The above-described thin film transistor T is turned on when a high level gate voltage is applied from the gate wiring GL to apply the data voltage supplied from the data wiring DL to the liquid crystal capacitor LC. In addition, the thin film transistor T is turned off when a low level gate voltage is applied from the gate wiring GL to maintain the data voltage charged in the liquid crystal capacitor LC for one frame.

액정캐패시터(LC)은 화소전극 및 공통전극이 커패시터를 이루는 것으로 액정을 사이에 두고 대면하는 공통전극과 박막트랜지스터(T)에 접속된 화소전극으로 구성된다. 그리고, 도시하지는 않았지만 액정캐패시터(LC)은 충전된 데이터전압이 다음 데이터전압으로 충전될 때까지 안정적으로 유지되게 하기 위해 저장커패시터(미도시)와 더 연결될 수 있다. 각 화소는 박막트랜지스터(T)를 통해 충전되는 데이터전압에 따라 액정의 배열 상태가 가변되어 액정캐패시터(LC)의 광 투과율이 조절됨으로써 계조를 구현하게 된다.The liquid crystal capacitor LC is composed of a pixel electrode and a common electrode forming a capacitor, and is composed of a common electrode facing the liquid crystal and a pixel electrode connected to the thin film transistor T. In addition, although not shown, the liquid crystal capacitor LC may be further connected to a storage capacitor (not shown) so that the charged data voltage is stably maintained until the next data voltage is charged. In each pixel, the arrangement state of the liquid crystal is changed according to the data voltage charged through the thin film transistor T, thereby adjusting the light transmittance of the liquid crystal capacitor LC, thereby realizing gradation.

타이밍 제어부(110)는 메인시스템(10)로부터 인가되는 영상 데이터(DATA)와, 클럭신호(DCLK), 수평동기신호(Hsync) 및 수직동기신호(Vsync) 등의 타이밍신호를 인가받아, 전술한 게이트 제어신호(GCS) 및 데이터 제어신호(DCS)를 생성한다. The timing control unit 110 receives the image data DATA applied from the main system 10 and timing signals such as a clock signal DCLK, a horizontal synchronizing signal Hsync, and a vertical synchronizing signal Vsync. The gate control signal GCS and the data control signal DCS are generated.

여기서, 수평동기신호(Hsync)는 화면의 한 라인을 표시하는 데 걸리는 시간을 나타내고, 수직동기신호(Vsync)는 한 프레임의 화면을 표시하는 데 걸리는 시간을 나타낸다. 또한, 클록신호(DCLK)는 게이트 및 데이터 구동부(120, 130)의 제어신호의 생성 기준이 되는 클록신호이다. Here, the horizontal synchronization signal (Hsync) represents the time taken to display one line of the screen, and the vertical synchronization signal (Vsync) represents the time taken to display the screen of one frame. In addition, the clock signal DCLK is a clock signal that is a reference for generating control signals of the gate and data driving units 120 and 130.

또한, 도시하지는 않았지만, 타이밍 제어부(110)는 메인시스템(10)과 소정의 인터페이스를 통해 연결되어 메인시스템(10)으로부터 출력되는 영상관련 신호와 타이밍신호를 고속으로 수신하게 된다. 이러한 인터페이스로는 LVDS(Low Voltage Differential Signal)방식 또는 TTL(Transistor-Transistor Logic) 인터페이스 방식 등이 이용될 수 있다.In addition, although not shown, the timing control unit 110 is connected to the main system 10 through a predetermined interface to receive a video-related signal and a timing signal output from the main system 10 at high speed. As such an interface, a Low Voltage Differential Signal (LVDS) method or a Transistor-Transistor Logic (TTL) interface method may be used.

또한, 액정패널(100)의 일측에는 복수의 쉬프트레지스터로 구성되는 게이트 구동부(120)가 구비되며, 액정패널(100)에 형성된 게이트배선(GL)과 전기적으로 접속되어 하나의 수평라인씩 순차적으로 게이트 전압을 출력한다. In addition, one side of the liquid crystal panel 100 is provided with a gate driver 120 composed of a plurality of shift registers, which are electrically connected to the gate wiring GL formed in the liquid crystal panel 100 and sequentially sequentially in one horizontal line. The gate voltage is output.

게이트 구동부(120)는 타이밍 제어부(110)로부터 인가되는 게이트 제어신호(GCS)에 응답하여 액정패널(100)상에 배열된 박막트랜지스터(T)을 턴-온(turn-on)하며, 이에 따라 데이터 구동부(130)로부터 공급되는 아날로그 파형의 데이터전압이 각 박막트랜지스터(T)에 접속된 액정캐패시터(LC)에 인가되도록 한다. The gate driver 120 turns-on the thin film transistor T arranged on the liquid crystal panel 100 in response to a gate control signal GCS applied from the timing controller 110, and accordingly The data voltage of the analog waveform supplied from the data driver 130 is applied to the liquid crystal capacitor LC connected to each thin film transistor T.

게이트 제어신호(GCS)로는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블(Gate Output Enable, GOE)등이 있다. 여기서, 게이트 스타트 펄스(GSP)는 게이트 구동부(120)를 구성하는 다수의 쉬프트 레지스터 중, 첫 번째 게이트펄스를 발생시키는 쉬프트 레지스터에 인가되어 첫 번째 게이트전압이 출력되도록 제어하는 신호이고, 게이트 쉬프트 클럭(GSC)은 모든 쉬프트 레지스터에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스(GSP)를 쉬프트하기 위한 신호이다. 그리고, 게이트 출력 인에이블(GOE)은 쉬프트 레지스터들의 출력을 제어하여 서로 다른 수평구간에 해당하는 박막트랜지스터들간 중첩되어 턴-온되는 것을 방지한다. The gate control signal GCS includes a gate start pulse (GSP), a gate shift clock (GSC), and a gate output enable (GOE). Here, the gate start pulse (GSP) is a signal that is applied to a shift register generating a first gate pulse among a plurality of shift registers constituting the gate driver 120 to control the first gate voltage to be output, and a gate shift clock (GSC) is a clock signal commonly input to all shift registers and is a signal for shifting a gate start pulse (GSP). In addition, the gate output enable (GOE) controls the output of the shift registers to prevent overlapping and turning on between thin film transistors corresponding to different horizontal sections.

데이터 구동부(130)는 타이밍 제어부(110)로부터 입력되는 데이터 제어신호들에 대응하여 입력되는 디지털형태의 영상신호(DATA)를 정렬하고, 전원공급부(150)로부터 기준전압을 공급받아 영상신호에 대응하는 선택하여 아날로그 형태의 데이터전압으로 변환한다. 데이터전압은 하나의 수평기간(1H)씩 래치되어 모든 데이터 배선(DL)을 통해 동시에 액정패널(100)에 입력된다.The data driver 130 aligns the digital image signal DATA input in response to the data control signals input from the timing controller 110 and receives a reference voltage from the power supply unit 150 to correspond to the image signal. Select and convert it to analog data voltage. The data voltage is latched by one horizontal period (1H) and is simultaneously input to the liquid crystal panel 100 through all data lines DL.

데이터 제어신호(DCS)에는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 쉬프트 클럭(Source Shift Clock, SSC) 및 소스 출력 인에이블(Source Output Enable, SOE) 등이 있다. 여기서, 소스 스타트 펄스(SSP)는 데이터 구동부(130)의 데이터 샘플링 시작 타이밍을 제어하는 신호이며, 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 대응하여 데이터 구동부(130)를 구성하는 각 구동IC에서 데이터의 샘플링 타이밍을 제어하는 신호이다. 또한, 소스 출력 인에이블(SOE)은 데이터 구동부(130)의 출력 타이밍을 제어하는 역할을 한다.The data control signal DCS includes a source start pulse (SSP), a source shift clock (SSC), and a source output enable (SOE). Here, the source start pulse (SSP) is a signal that controls the data sampling start timing of the data driver 130, and the source sampling clock (SSC) is a driving IC that configures the data driver 130 in response to a rising or falling edge. Is a signal that controls the sampling timing of data. In addition, the source output enable (SOE) serves to control the output timing of the data driver 130.

전원공급부(150)는 시스템 전압(Vsys)을 인가받아 액정표시장치의 구동을 위한 구동전압(VDD), 접지전압(VSS) 및 공통전압(Vcom)과, 게이트 구동부(120)의 구동을 위한 게이트 하이전압(VGH) 및 게이트 로우전압(VGL)과, 데이터 구동부(130)의 구동을 위한 기준전압(VREF) 등을 생성 및 공급한다.The power supply unit 150 receives the system voltage Vsys to drive voltage VDD, ground voltage VSS and common voltage Vcom for driving the liquid crystal display, and gates for driving the gate driver 120 The high voltage VGH and the gate low voltage VGL, and the reference voltage VREF for driving the data driver 130 are generated and supplied.

도면에서는, 전원공급부(150)가 후술하는 리셋회로부(160)로부터 전원전압(Vp)을 인가받는 구조를 예시하고 있으나, 메인시스템(10)으로부터 전원전압(Vp)을 직접 인가받고, 리셋회로부(160)에 시스템전압(Vsys)을 전달하는 구조도 적용될 수 있다.In the drawing, although the power supply unit 150 illustrates a structure in which the power supply voltage Vp is applied from the reset circuit unit 160 to be described later, the power supply voltage Vp is directly applied from the main system 10, and the reset circuit unit ( A structure for transmitting the system voltage Vsys to 160) may also be applied.

리셋회로부(160)는 메인시스템(10)으로부터 인가되는 시스템 전압(Vsys)에 대응하여 영상시스템의 초기 구동시 초기 리셋신호(Trst)를 생성하여 타이밍 제어부(110)에 출력한다. 또한, 구동 이후 시스템 전압(Vsys)에 정상 구동시의 펄스가 아닌 리셋펄스가 포함될 경우, 이를 판별하고 초기 리셋신호(Trst)와는 별도의 제2 리셋신호(TSrst)를 타이밍 제어부(110)에 인가한다.The reset circuit unit 160 generates an initial reset signal Trst when the image system is initially driven and outputs it to the timing controller 110 in response to the system voltage Vsys applied from the main system 10. In addition, if the system voltage (Vsys) after driving includes a reset pulse rather than a pulse during normal driving, it is determined and a second reset signal (TSrst) separate from the initial reset signal (Trst) is applied to the timing controller 110 do.

여기서, 시스템 전압(Vsys)은 약 3.3V로 설정될 수 있고, 리셋펄스는 적어도 시스템 전압(Vsys)보다는 높은 레벨을 가지며, 약 6.0V로 설정될 수 있다. 또한, 초기 리셋신호(Trst) 및 제2 리셋신호(TSrst)는 접지전압(VSS)보다는 높으나 적어도 시스템 전압(Vsys)보다는 낮은 레벨로 설정될 수 있다. Here, the system voltage Vsys may be set to about 3.3V, the reset pulse may have a level higher than at least the system voltage Vsys, and set to about 6.0V. In addition, the initial reset signal Trst and the second reset signal TSrst may be set to a level higher than the ground voltage VSS but at least lower than the system voltage Vsys.

전술한 시스템 전압(Vsys)의 리셋펄스는 사용자가 영상시스템에 구비된 기능 키(function key)를 조작할 경우 메인 시스템(10)이 발생시키는 것으로, 초기 리셋신호(Trst)와 같이 영상시스템 전체에 적용되는 것이 아닌, 액정표시장치의 타이밍 제어부(110)에만 적용되는 신호이다. 타이밍 제어부(110)는 제2 리셋신호(TSrst)가 인가되면 초기 리셋구동과 동일하게 내부 메모리 등을 초기화하여 재 구동할 수 있도록 한다. The reset pulse of the above-described system voltage Vsys is generated by the main system 10 when a user operates a function key provided in the imaging system, and the entire imaging system, such as the initial reset signal Trst, is generated. This signal is not applied, but is applied only to the timing controller 110 of the liquid crystal display device. When the second reset signal TSrst is applied, the timing controller 110 initializes the internal memory and the like in the same manner as the initial reset driving so that it can be driven again.

따라서, 사용자는 영상시스템의 오류가 아닌, 액정표시장치만 오작동시에 기능 키를 조작하여 제2 리셋신호(TSrst)를 발생시켜 전체 영상시스템은 현재 동작을 그래도 유지한 상태에서 액정표시장치만을 리셋구동하여 오류를 초기화하고 액정표시장치를 다시 정상구동 시킬 수 있다.Accordingly, the user generates a second reset signal TSrst by operating a function key when only the liquid crystal display device malfunctions, not an error of the image system, so that the entire image system resets only the liquid crystal display device while still maintaining the current operation. By driving, the error can be initialized and the liquid crystal display device can be normally operated again.

이하, 도면을 참조하여 본 발명의 실시예에 따른 액정표시장치의 리셋회로부의 구조를 설명한다.Hereinafter, a structure of the reset circuit unit of the liquid crystal display according to the exemplary embodiment of the present invention will be described with reference to the drawings.

도 3은 본 발명의 리셋회로부의 등가회로를 나타낸 도면이다.3 is a view showing an equivalent circuit of the reset circuit portion of the present invention.

도시된 바와 같이, 본 발명의 리셋회로부(160)는 제1 노드(N1)와 연결되어 초기 리셋신호(Trst)를 생성하는 저항(R1) 및 캐패시터(C1)와, 논리회로인 인버터(I1) 및 낸드게이트(NG)의 조합으로 이루어진다.As illustrated, the reset circuit unit 160 of the present invention is connected to the first node N1 to generate an initial reset signal Trst, a resistor R1 and a capacitor C1, and an inverter I1 that is a logic circuit. And a combination of NAND gates (NG).

상세하게는, 제1 노드(N1)에는 메인 시스템의 출력단과 연결되어 시스템 전압(Vsys)이 인가되며, 이와 연결된 저항(R1) 및 캐패시터(C1)는 시스템 전압(Vsys)을 전압강하 및 지연시켜 초기 리셋신호(Trst)를 생성한다.In detail, the first node N1 is connected to the output terminal of the main system and the system voltage Vsys is applied, and the resistor R1 and the capacitor C1 connected thereto drop and delay the system voltage Vsys. The initial reset signal Trst is generated.

저항(R1) 및 캐패시터(C1)는 제1 노드(N1) 및 접지단(VSS)사이에 직렬로 연결되어 초기 리셋회로를 구성하며, 저항(R1) 및 캐패시터(C1)의 사이에는 초기 리셋신호(Trst) 출력단이 연결되어 타이밍 제어부에 초기 리셋신호(Trst)를 인가한다. The resistor R1 and the capacitor C1 are connected in series between the first node N1 and the ground terminal VSS to constitute an initial reset circuit, and an initial reset signal is provided between the resistor R1 and the capacitor C1. (Trst) The output terminal is connected to apply the initial reset signal (Trst) to the timing controller.

인버터(I1)는 입력단이 시스템 전압(Vsys) 입력단과 연결되고, 출력단이 후술하는 낸드게이트(NG1)와 연결되며, 인가되는 시스템 전압(Vsys)을 논리반전하여 낸드게이트(NG1)에 전달한다. 또한, 인버터(I1)의 제1 전압단자는 제1 노드(N1)와 연결되고, 제2 전압단자는 접지전압(VSS)단과 연결된다. 이에 따라, 인버터(I1)는 시스템 전압(Vsys)이 3.3V일 경우 논리값 0으로 인식하여 논리반전된 논리값 1인 제1 전압단자에 인가되는 전압, 즉 3.3V를 출력하고, 시스템 전압(Vsys)에 리셋펄스가 포함되어 6V일 경우 논리값 1로 인식하여 논리반전된 논리값 0인 제2 전압단자에 인가되는 전압, 즉 0V를 출력한다. In the inverter I1, the input terminal is connected to the system voltage Vsys input terminal, the output terminal is connected to the NAND gate NG1 described later, and the applied system voltage Vsys is logically inverted and transferred to the NAND gate NG1. In addition, the first voltage terminal of the inverter I1 is connected to the first node N1, and the second voltage terminal is connected to the ground voltage VSS terminal. Accordingly, the inverter I1 recognizes a logic value of 0 when the system voltage Vsys is 3.3 V, outputs a voltage applied to the first voltage terminal having a logic inverted logic value of 1, that is, 3.3 V, and outputs the system voltage ( Vsys) includes a reset pulse, and if it is 6V, it is recognized as a logic value 1 and outputs a voltage applied to a second voltage terminal having a logic inverted logic value of 0, that is, 0V.

전술한 인버터(I1)의 입출력 전압을 정리하면 이하의 표 1과 같다.Summarizing the input/output voltage of the above-described inverter I1 is shown in Table 1 below.

입력단Input 출력단Output stage 정상구동시Normal driving 3.3 V3.3 V 3.3 V3.3 V 리셋펄스 발생시When reset pulse occurs 6 V6 V 0 V0 V

낸드게이트(NG1)는 제1 입력단이 인버터(I1)의 출력단과 연결되고, 제2 입력단이 리셋신호(Trst) 출력단과 연결되어 입력되는 두 신호를 논리비교 하여 두 신호가 다른 경우 논리값 0을 반전한 논리값 1인 시스템 전압(Vsys)인 3.3V을 출력하고, 두 신호가 같은 경우 논리값 1을 반전한 논리값 0인 0 V을 출력한다. 즉, 정상구동시의 시스템 전압(Vsys)이 인가되면, 낸드게이트(NG1)의 두 입력단에 인가되는 신호가 같으므로, OV 의 전압이 낸드게이트(NG1)의 출력단으로 출력되어 타이밍 제어부는 현재상태를 유지하게 되고, 리셋구동시의 리셋펄스를 갖는 시스템 전압(Vsys)이 낸드게이트(NG1)에 인가되면, 3.3V의 제2 리셋신호(TSrst)가 낸드게이트(NG1)의 출력단으로 출력된다. The NAND gate NG1 logically compares the two signals input by connecting the first input terminal to the output terminal of the inverter I1, and the second input terminal connected to the reset signal Trst output terminal, and sets the logical value 0 when the two signals are different. Outputs 3.3V, which is the inverted logic value of 1, the system voltage Vsys, and outputs 0V, which is the inverted logic value of 0, when the two signals are the same. That is, when the system voltage Vsys in normal driving is applied, the signal applied to the two input terminals of the NAND gate NG1 is the same, so the voltage of OV is output to the output terminal of the NAND gate NG1, so that the timing control unit displays the current state. When the system voltage Vsys having a reset pulse during reset driving is applied to the NAND gate NG1, a second reset signal TSrst of 3.3V is output to the output terminal of the NAND gate NG1.

전술한 낸드게이트(NG1)의 입출력 전압을 정리하면 이하의 표 2과 같다.Table 2 below summarizes the input/output voltages of the above-described NAND gate NG1.

제1 입력단1st input terminal 제2 입력단2nd input terminal 출력단Output stage 정상구동시Normal driving 0 V0 V 3.3 V3.3 V 3.3 V3.3 V 리셋펄스 발생시When reset pulse occurs 3.3 V3.3 V 3.3 V3.3 V 0 V0 V

도 4a 및 도 4b는 종래 및 본 발명에 따른 액정표시장치의 리셋구동시 인가되는 신호파형을 나타낸 도면이다.4A and 4B are diagrams showing signal waveforms applied during reset driving of a liquid crystal display device according to the prior art and the present invention.

먼저, 도 3과 함께 도 4a를 참조하면, 종래의 액정표시장치는 초기 구동시 전원-온에 따라 액정표시장치에 시스템 전압(Vsys)이 인가되면, 3.3 V의 시스템 전압(Vsys)이 리셋회로부에 인가된다. 이에 따라, 제1 노드(N1)는 3.3 V의 전압레벨이 되고, 액정표시장치의 전원공급부를 구동하기 위한 전압(Vp)이 인가된다. 동시에 인버터(I1)에도 시스템 전압(Vsys)이 인가되어 논리값 0인 3.3 V가 출력된다. First, referring to FIG. 4A together with FIG. 3, when the system voltage Vsys is applied to the liquid crystal display device according to power-on during initial driving, the system voltage Vsys of 3.3 V is reset circuit part. Is applied to. Accordingly, the first node N1 becomes a voltage level of 3.3 V, and a voltage Vp for driving the power supply of the liquid crystal display is applied. At the same time, the system voltage Vsys is also applied to the inverter I1 to output 3.3 V having a logic value of 0.

다음으로, 저항(R1) 및 캐패시터(C1)에 의한 소정의 지연시간(Δt1)이후, 타이밍 제어부로 초기 리셋신호(Trst)가 인가된다. 이때, 낸드게이트(NG1)의 제1 입력단에는 3.3 V의 전압이 인가되고, 제2 입력단에도 거의 3.3 V에 가까운 전압이 인가되므로 낸드게이트(NG1)는 동일신호로 판단하고 출력단을 논리값 0인 0V로 계속 유지하게 된다.Next, after a predetermined delay time Δt1 by the resistor R1 and the capacitor C1, an initial reset signal Trst is applied to the timing controller. At this time, since the voltage of 3.3 V is applied to the first input terminal of the NAND gate NG1, and a voltage close to 3.3 V is applied to the second input terminal, the NAND gate NG1 judges the same signal and determines the output terminal to have a logic value of 0. It will keep at 0V.

또한, 종래의 액정표시장치는 초기구동에 따른 리셋 이후, 별도의 제2 리셋신호(TSrst)가 발생하지 않게 된다. In addition, in the conventional liquid crystal display device, a second reset signal TSrst is not generated after reset according to initial driving.

이와 대비하여, 도 4b는 리셋구동시 신호파형을 나타낸 것으로, 초기 구동시에는 전원-온에 따라 종래의 액정표시장치와 동일하게 시스템 전압(Vsys)이 인가되고, 3.3 V의 시스템 전압(Vsys)이 리셋회로부에 인가된다. 이에 따라, 제1 노드(N1)는 3.3 V의 전압레벨이 되고, 액정표시장치의 전원공급부를 구동하기 위한 전원전압(Vp)이 인가된다. 동시에 인버터(I1)에도 시스템 전압(Vsys)이 인가되어 논리값 0인 3.3 V가 출력된다. In contrast, FIG. 4B shows a signal waveform when a reset is driven. In the initial driving, the system voltage Vsys is applied in the same manner as the conventional liquid crystal display device according to the power-on, and the system voltage Vsys of 3.3 V. It is applied to the reset circuit section. Accordingly, the first node N1 becomes a voltage level of 3.3 V, and a power voltage Vp for driving the power supply unit of the liquid crystal display device is applied. At the same time, the system voltage Vsys is also applied to the inverter I1 to output 3.3 V having a logic value of 0.

다음으로, 저항(R1) 및 캐패시터(C1)에 의한 소정의 지연시간(Δt1)이후, 타이밍 제어부로 초기 리셋신호(Trst)가 인가된다. 이때, 낸드게이트(NG1)의 제1 입력단에는 3.3 V의 전압이 인가되고, 제2 입력단에도 거의 3.3 V에 가까운 전압이 인가되므로 낸드게이트(NG1)는 동일신호로 판단하고 출력단을 논리값 0인 0V로 계속 유지하게 된다. Next, after a predetermined delay time Δt1 by the resistor R1 and the capacitor C1, an initial reset signal Trst is applied to the timing controller. At this time, since a voltage of 3.3 V is applied to the first input terminal of the NAND gate NG1, and a voltage close to 3.3 V is applied to the second input terminal, the NAND gate NG1 judges the same signal and determines the output terminal to have a logic value of 0. It will keep at 0V.

이후, 사용자에 의해 기능 키가 입력되면 메인 시스템으로부터 소정기간(Δt2)의 리셋 펄스가 포함된 시스템 전압(Vsys)이 리셋회로부에 인가된다. 이에 따라, 제1 노드(N1)에 인가된 전압레벨이 6 V로 변하게 되어 인버터(I1)에는 리셋펄스를 갖는 시스템 전압(Vsys)이 인가되어 논리값 1인 0 V 가 출력된다. 이때, 낸드게이트(NG1)의 제1 입력단에는 0 V의 전압이 인가되고, 제2 입력단에는 초기 리셋 이후의 전압인 거의 3.3V 에 가까운 전압이 인가되므로 낸드게이트(NG1)는 다른 신호로 판단하고 출력단으로 논리값 1인 3.3V의 제2 리셋신호(TSrst)를 출력하게 된다. Thereafter, when a function key is input by the user, a system voltage Vsys including a reset pulse of a predetermined period (Δt2) is applied from the main system to the reset circuit unit. Accordingly, the voltage level applied to the first node N1 is changed to 6 V, so that the system voltage Vsys having a reset pulse is applied to the inverter I1 and 0 V, which is a logic value 1, is output. At this time, since the voltage of 0 V is applied to the first input terminal of the NAND gate NG1, and the voltage close to 3.3 V, which is the voltage after the initial reset, is applied to the second input terminal, the NAND gate NG1 is determined to be a different signal. A second reset signal TSrst having a logic value of 3.3V is output to the output terminal.

여기서, 제2 리셋신호(TSrst)는 리셋펄스의 라이징 에지 시점에서부터 소정시간 지연(Δt3)되어 타이밍 제어부에 인가된다. 타이밍 제어부는 그 제2 리셋신호(TSrst)에 따라 리셋구동을 진행하게 된다. Here, the second reset signal TSrst is delayed Δt3 for a predetermined time from the rising edge of the reset pulse and applied to the timing controller. The timing controller proceeds with reset driving according to the second reset signal TSrst.

이하, 도면을 참조하여 본 발명의 다른 형태의 실시예에 따른 액정표시장치의 리셋회로부의 구조를 설명한다. 이하의 리셋회로부는 초기 리셋신호(Trst) 및 제2 리셋신호(TSrst)를 생성하기 위한 주요 소자의 구조는 전술한 실시예와 유사하나, 전압변동에 대해 보다 안정적으로 동작한다는 특징이 있다.Hereinafter, a structure of the reset circuit unit of the liquid crystal display according to another embodiment of the present invention will be described with reference to the drawings. The structure of the main element for generating the initial reset signal Trst and the second reset signal TSrst is similar to the above-described embodiment, but has a characteristic that it operates more stably against voltage fluctuations.

도 5는 본 발명의 다른 형태의 리셋회로부에 대한 등가회로를 나타낸 도면이다.5 is a view showing an equivalent circuit for a reset circuit portion of another form of the present invention.

도시된 바와 같이, 본 발명의 리셋회로부(260)는 제1 노드(N1)와 연결되어 초기 리셋신호(Trst)를 생성하는 저항(R1) 및 캐패시터(C1)와, 각 노드에 인가되는 전압을 안정적으로 유지하는 제1 및 제2 제너다이오드(ZD1, ZD2)와, 논리회로인 인버터(I1) 및 낸드게이트(NG)의 조합으로 이루어진다.As shown, the reset circuit unit 260 of the present invention is connected to the first node (N1) to generate an initial reset signal (Trst) resistor (R1) and capacitor (C1), and the voltage applied to each node It is composed of a combination of first and second zener diodes ZD1 and ZD2 that are stably maintained, and an inverter I1 and a NAND gate NG that are logic circuits.

제1 노드(N1)에는 메인 시스템의 출력단과 연결되어 시스템 전압(Vsys)이 인가되며, 이와 연결된 저항(R1) 및 캐패시터(C1)는 시스템 전압(Vsys)을 전압강하 및 지연시켜 초기 리셋신호(Trst)를 생성한다. 또한, 제1 노드(N1)는 액정표시장치의 전원공급부와 연결되고, 이에 인가되는 전압은 액정표시장치를 구동하기 위한 각종 전압을 생성하는 전원전압(Vp)으로 이용된다.The system voltage Vsys is applied to the first node N1 by being connected to the output terminal of the main system, and the resistor R1 and the capacitor C1 connected thereto are configured to drop and delay the system voltage Vsys to initialize the initial reset signal ( Trst). In addition, the first node N1 is connected to the power supply of the liquid crystal display, and the voltage applied thereto is used as the power voltage Vp that generates various voltages for driving the liquid crystal display.

또한, 제1 노드(N1)는 접지된 제1 제너다이오드(ZD1)과 연결된다. 제1 제너다이오드(ZD1)는 항복전압(breakdown voltage)이 3.3 V인 소자로서, 역바이어스에서 3.3 V를 넘는 전압이 제1 노드(N1)에 인가되는 것을 방지하여 전원공급부에 안정된 전원전압(Vp)이 인가되도록 한다.Also, the first node N1 is connected to the grounded first Zener diode ZD1. The first zener diode ZD1 is a device having a breakdown voltage of 3.3 V, and prevents a voltage exceeding 3.3 V from being reverse-biased from being applied to the first node N1, thereby providing a stable power supply voltage Vp. ) Is applied.

저항(R1) 및 캐패시터(C1)는 제1 노드(N1) 및 접지단(VSS)사이에 직렬로 연결되어 초기 리셋회로를 구성하며, 저항(R1) 및 캐패시터(C1)의 사이에는 초기 리셋신호(Trst) 출력단이 연결되어 타이밍 제어부에 초기 리셋신호(Trst)를 인가한다. The resistor R1 and the capacitor C1 are connected in series between the first node N1 and the ground terminal VSS to constitute an initial reset circuit, and an initial reset signal is provided between the resistor R1 and the capacitor C1. (Trst) The output terminal is connected to apply the initial reset signal (Trst) to the timing controller.

인버터(I1)는 입력단이 시스템 전압(Vsys) 입력단과 연결되고, 출력단이 낸드게이트(NG1)와 연결되며, 인가되는 시스템 전압(Vsys)을 논리반전하여 낸드게이트(NG1)에 전달한다. 또한, 인버터(I1)의 제1 전압단자는 제1 노드(N1)와 연결되고, 제2 전압단자는 접지전압(VSS)단과 연결된다. 이에 따라, 인버터(I1)는 시스템 전압(Vsys)이 3.3 V일 경우 논리값 0으로 인식하여 논리반전된 논리값 1인 제1 전압단자에 인가되는 전압, 즉 3.3 V를 출력하고, 시스템 전압(Vsys)에 리셋펄스가 포함되어 6 V일 경우 논리값 1로 인식하여 논리반전된 논리값 0인 제2 전압단자에 인가되는 전압, 즉 0 V를 출력한다. In the inverter I1, the input terminal is connected to the system voltage Vsys input terminal, the output terminal is connected to the NAND gate NG1, and the applied system voltage Vsys is logically inverted and transferred to the NAND gate NG1. In addition, the first voltage terminal of the inverter I1 is connected to the first node N1, and the second voltage terminal is connected to the ground voltage VSS terminal. Accordingly, the inverter I1 recognizes the logic value 0 when the system voltage Vsys is 3.3 V, outputs a voltage applied to the first voltage terminal having the logic inverted logic value 1, that is, 3.3 V, and outputs the system voltage ( Vsys) includes a reset pulse, and if it is 6 V, it is recognized as a logic value 1 and outputs a voltage applied to a second voltage terminal having a logic inverted logic value of 0, that is, 0 V.

또한, 인버터(I1)와 시스템 전압(Vsys) 입력단 사이에는 접지된 제2 제너다이오드(ZD2)가 연결된다. 제2 제너다이오드(ZD2)는 항복전압(breakdown voltage)이 6 V인 소자로서, 역바이어스에서 6 V를 넘는 전압이 인버터(I1)의 입력단에 인가되는 것을 방지하여 인버터(I1)가 안정적으로 동작할 수 있도록 한다.In addition, a grounded second Zener diode ZD2 is connected between the inverter I1 and the system voltage Vsys input terminal. The second Zener diode (ZD2) is a device having a breakdown voltage of 6 V, and prevents a voltage exceeding 6 V from being reverse-biased from being applied to the input terminal of the inverter I1, so that the inverter I1 operates stably. Make it possible.

낸드게이트(NG1)는 제1 입력단이 인버터(I1)의 출력단과 연결되고, 제2 입력단이 리셋신호(Trst) 출력단과 연결되어 입력되는 두 신호를 논리비교 하여 두 신호가 다른 경우 논리값 0을 반전한 논리값 1인 시스템 전압(Vsys)인 3.3 V을 출력하고, 두 신호가 같은 경우 논리값 1을 반전한 논리값 0인 0 V을 출력한다. 즉, 정상구동시의 시스템 전압(Vsys)이 인가되면, 낸드게이트(NG1)의 두 입력단에 인가되는 신호가 같으므로, O V의 전압이 낸드게이트(NG1)의 출력단으로 출력되어 타이밍 제어부는 현재상태를 유지하게 되고, 리셋구동시의 리셋펄스를 갖는 시스템 전압(Vsys)이 낸드게이트(NG1)에 인가되면, 3.3V의 제2 리셋신호(TSrst)가 낸드게이트(NG1)의 출력단으로 출력된다. The NAND gate NG1 logically compares the two signals input by connecting the first input terminal to the output terminal of the inverter I1, and the second input terminal connected to the reset signal Trst output terminal, and sets the logical value 0 when the two signals are different. Outputs 3.3 V, which is the inverted logic value of 1, the system voltage Vsys, and outputs 0 V, which is the inverted logic value of 0, when the two signals are the same. That is, when the system voltage Vsys in normal driving is applied, the signal applied to the two input terminals of the NAND gate NG1 is the same, so the voltage of the OV is output to the output terminal of the NAND gate NG1, and the timing control unit displays the current state. When the system voltage Vsys having a reset pulse during reset driving is applied to the NAND gate NG1, a second reset signal TSrst of 3.3V is output to the output terminal of the NAND gate NG1.

따라서, 전체 영상시스템이 모두 리셋되는 초기 리셋신호(Trst)와는 별도로 액정표시장치만을 리셋하기 위한 제2 리셋신호(TSrst)가 타이밍 제어부에 인가되게 된다.Accordingly, a second reset signal TSrst for resetting only the liquid crystal display device is applied to the timing control unit apart from the initial reset signal Trst in which the entire image system is reset.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다.Although the preferred embodiments of the present invention have been described in detail above, those skilled in the art will appreciate that various modifications and other equivalent embodiments are possible.

160 : 리셋회로 Vsys : 시스템 전압
Trst : 초기 리셋신호 TSrst : 제2 리셋신호
Vp : 전원전압 N1 : 제1 노드
I1 : 인버터 R1 : 저항
C1 : 캐패시터 NG1 : 낸드게이트160: reset circuit Vsys: system voltage
Trst: Initial reset signal TSrst: Second reset signal
Vp: Power supply voltage N1: First node
I1: Inverter R1: Resistance
C1: Capacitor NG1: NAND gate

Claims (6)

삭제delete 액정패널;
상기 액정패널을 구동하는 게이트 및 데이터 구동부;
상기 게이트 및 데이터 구동부를 제어하는 타이밍 제어부;
전원을 공급하는 전원공급부; 및
메인 시스템으로부터 인가되는 시스템 전압의 레벨에 따라 정상 구동시의 시스템 전압과 리셋 구동시의 시스템 전압을 판별하고, 판별 결과에 따라 초기 리셋 신호 및 제 2 리셋 신호를 상기 타이밍 제어부에 출력하는 리셋회로
를 포함하고,
상기 리셋회로는,
상기 시스템 전압이 인가되는 제1 노드;
상기 제1 노드와 접지단 사이에 직렬로 연결되는 저항 및 캐패시터;
상기 제1 노드와 연결된 제1 전압단자와 상기 접지단과 연결된 제2 전압단자를 포함하고, 인가된 시스템 전압을 논리반전하는 인버터; 및
상기 인버터로부터 출력된 전압이 인가되는 제1 입력단과, 상기 시스템 전압이 인가되는 제2 입력단을 포함하고, 상기 제2 리셋신호를 상기 타이밍 제어부에 출력하는 낸드게이트
를 포함하는 것을 특징으로 하는 액정표시장치.Liquid crystal panel;
A gate and a data driver driving the liquid crystal panel;
A timing control unit controlling the gate and data driving unit;
A power supply unit that supplies power; And
A reset circuit that determines the system voltage during normal driving and the system voltage during reset driving according to the level of the system voltage applied from the main system, and outputs an initial reset signal and a second reset signal to the timing controller according to the determination result
Including,
The reset circuit,
A first node to which the system voltage is applied;
A resistor and a capacitor connected in series between the first node and a ground terminal;
An inverter including a first voltage terminal connected to the first node and a second voltage terminal connected to the ground terminal, and logically inverting the applied system voltage; And
A NAND gate including a first input terminal to which the voltage output from the inverter is applied, and a second input terminal to which the system voltage is applied, and outputting the second reset signal to the timing controller.
A liquid crystal display device comprising a. 제 2 항에 있어서,
상기 리셋회로는,
상기 제1 노드 및 접지단 사이에 연결되어 상기 제1 노드에 인가되는 전압이 적어도 정상펄스의 시스템 전압레벨을 넘지 못하도록 유지하는 제1 제너다이오드
를 더 포함하는 것을 특징으로 하는 액정표시장치.According to claim 2,
The reset circuit,
A first Zener diode connected between the first node and a ground terminal to maintain a voltage applied to the first node so as not to exceed a system voltage level of at least a normal pulse.
A liquid crystal display device further comprising a. 제 2 항에 있어서,
상기 리셋회로는,
상기 인버터의 입력단 및 접지단 사이에 연결되어 상기 인버터에 인가되는 전압이 적어도 상기 리셋 구동시의 시스템 전압레벨을 넘지 못하도록 유지하는 제2 제너 다이오드
를 더 포함하는 것을 특징으로 하는 액정표시장치.According to claim 2,
The reset circuit,
A second Zener diode connected between the input terminal and the ground terminal of the inverter to maintain a voltage applied to the inverter so as not to exceed a system voltage level at least during the reset driving.
A liquid crystal display device further comprising a. 제 2 항에 있어서,
상기 제1 노드는, 상기 전원공급부에 연결되어 상기 시스템 전압을 인가하는 것을 특징으로 하는 액정표시장치.According to claim 2,
The first node is connected to the power supply, the liquid crystal display device, characterized in that for applying the system voltage. 제 2 항에 있어서,
상기 리셋회로는,
상기 저항 및 상기 캐패시터 사이의 노드를 통하여, 초기 구동시 상기 타이밍 제어부에 상기 초기 리셋신호를 출력하는 것을 특징으로 하는 액정표시장치.According to claim 2,
The reset circuit,
And an initial reset signal is output to the timing controller during initial driving through a node between the resistor and the capacitor.
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