KR102115552B1 - Semiconductor device and fabricating method thereof - Google Patents

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Abstract

제1 핀 영역과 제2 핀 영역을 구비하고, 제1 핀 영역과 제2 핀 영역을 분리하는 아일랜드 형의 분리 절연막을 구비하고, 제1 핀 영역을 가로지르는 제1 게이트, 및 제2 핀 영역을 가로지르는 제2 게이트을 구비하고, 분리 절연막의 측벽부들 및 상면을 덮고 분리 절연막을 가로지르는 제3 게이트를 구비하는 반도체 장치 및 그 제조 방법이 제공된다.A first gate having a first fin region and a second fin region, an island-type isolation insulating layer separating the first fin region and the second fin region, a first gate crossing the first fin region, and a second fin region Disclosed is a semiconductor device having a second gate crossing, and having a third gate covering the sidewalls and upper surfaces of the isolation insulating film and traversing the isolation insulating film.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabricating method thereof}Semiconductor device and manufacturing method thereof

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더 구체적으로 3차원 채널을 이용하는 반도체 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device using a three-dimensional channel and a manufacturing method thereof.

반도체 장치의 밀도를 높이기 위한 스케일링(Scaling) 기술 중 하나로서, 기판 상에 핀(Fin) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 핀펫(FINFET)이 제안되었다. As one of the scaling technologies for increasing the density of semiconductor devices, a finpet (FINFET) has been proposed that forms a fin-shaped silicon body on a substrate and a gate on the surface of the silicon body.

이러한 핀펫(FINFET)은 3차원의 채널을 이용하기 때문에, 스케일링하기에 용이하다. 또한, 핀펫(FINFET)은 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. Since the finpet (FINFET) uses a three-dimensional channel, it is easy to scale. In addition, FINFET can improve the current control capability without increasing the gate length of the transistor.

본 발명이 해결하려는 과제는, 분리 절연막 상에 배치된 게이트 전극과 소오스/드레인 영역과의 단락 또는 그들 간의 누설 전류를 방지하여 신뢰성을 향상시킨 반도체 장치를 제공하는 것이다.The problem to be solved by the present invention is to provide a semiconductor device having improved reliability by preventing a short circuit between a gate electrode and a source / drain region disposed on a separation insulating film or a leakage current therebetween.

본 발명이 해결하려는 다른 과제는, 분리 절연막 상에 배치된 게이트 전극과 소오스/드레인 영역과의 단락 또는 그들 간의 누설 전류를 방지하여 신뢰성을 향상시킨 반도체 장치의 제조 방법을 제공하는 것이다.Another problem to be solved by the present invention is to provide a method for manufacturing a semiconductor device having improved reliability by preventing a short circuit between a gate electrode and a source / drain region disposed on a separation insulating film or a leakage current therebetween.

본 발명이 해결하려는 또 다른 과제는, 핀 영역에 자기정합적으로 형성되어 핀 영역들을 분리하는 분리 절연막을 포함하는 반도체 장치를 제공하는 것이다.Another problem to be solved by the present invention is to provide a semiconductor device including a separation insulating film formed self-aligning in a fin region to separate fin regions.

본 발명이 해결하려는 또 다른 과제는, 핀 영역에 자기 정합적으로 형성되어 핀 영역들을 분리하는 분리 절연막을 포함하는 반도체 장치의 제조방법을 제공하는 것이다.Another problem to be solved by the present invention is to provide a method of manufacturing a semiconductor device including a separation insulating film formed in a self-aligning pin region to separate fin regions.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the problems mentioned above, and other problems that are not mentioned will be clearly understood by those skilled in the art from the following description.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판;A semiconductor device according to an embodiment of the present invention for solving the above problems, a substrate;

상기 기판 상에 제1 방향으로 서로 이격된 제1 핀 영역 및 제2 핀 영역; 상기 제1 핀 영역과 상기 제2 핀 영역 사이에 배치되며, 상기 제1 핀 영역과 상기 제2 핀 영역을 분리하는 아일랜드 형의 제1 분리 절연막; 상기 제1 핀 영역을 가로지르며 상기 제1 방향과 다른 제2 방향으로 신장하는 제1 게이트; 상기 제2 핀 영역을 가로지르며 상기 제2 방향으로 신장하는 제2 게이트; 및 적어도 상기 제1 분리 절연막의 측벽을 덮고, 상기 제1 분리 절연막을 가로지르며 상기 제2 방향으로 신장하는 제3 게이트를 포함하며, 상기 제1 게이트, 상기 제2 게이트, 및 상기 제3 게이트 각각은 게이트 절연막과 게이트 전극을 포함하는 반도체 장치일 수 있다. A first fin region and a second fin region spaced apart from each other in a first direction on the substrate; An island-type first isolation insulating layer disposed between the first fin region and the second fin region and separating the first fin region and the second fin region; A first gate crossing the first fin region and extending in a second direction different from the first direction; A second gate crossing the second fin region and extending in the second direction; And a third gate covering at least a sidewall of the first isolation insulating layer, crossing the first isolation insulating layer, and extending in the second direction, wherein each of the first gate, the second gate, and the third gate It may be a semiconductor device including a silver gate insulating film and a gate electrode.

상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 기판; 상기 기판 상에 제1 방향으로 서로 이격된 제1 핀 영역과 제2 핀 영역을 포함하고, 상기 제1 방향으로 연장된 핀 영역; 상기 제1 방향과 다른 제2 방향으로 상기 제1 핀 영역을 가로 지르는 제1 게이트; 상기 제2 핀 영역을 상기 제2 방향으로 가로지르는 제2 게이트; 상기 제1 게이트 및 제2 게이트 사이의 상기 핀 영역에 제공된 리세스 영역; 상기 리세스 영역의 측면에 형성된 라이너 형의 제1 분리 절연막; 및 상기 제1 분리 절연막을 덮고 상기 제2 방향으로 신장되는 제3 게이트를 포함하고, 상기 제1 내지 상기 제3 게이트들 각각은 게이트 절연막과 게이트 전극을 포함하는 반도체 장치일 수 있다.A semiconductor device according to another embodiment of the present invention for solving the above problems is a substrate; A fin region including a first fin region and a second fin region spaced apart from each other in a first direction on the substrate, and extending in the first direction; A first gate crossing the first fin region in a second direction different from the first direction; A second gate crossing the second fin region in the second direction; A recess region provided in the fin region between the first gate and the second gate; A liner-type first separation insulating film formed on a side surface of the recess region; And a third gate covering the first separation insulating layer and extending in the second direction, and each of the first to third gates may be a semiconductor device including a gate insulating layer and a gate electrode.

상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 기판; 상기 기판 상에 제1 방향으로 서로 이격된 제1 핀 영역과 제2 핀 영역을 포함하고, 상기 제2 방향으로 서로 이격되어 배치된 복수의 핀 영역들; 상기 제1 핀 영역과 상기 제2 핀 영역 사이에서 상기 제1 핀 영역과 상기 제2 핀 영역을 분리하며, 상기 제2 방향으로 서로 이격되어 배치된 복수의 분리 절연막들; 상기 핀 영역들 각각의 제1 핀 영역에 형성된 제1 소오스/드레인 영역; 상기 핀 영역들 각각의 제2 핀 영역에 형성된 제2 소오스/ 드레인 영역; 상기 분리 절연막들 각각의 아래에 배치되며, 상기 제1 및 제2 소오스/드레인과 다른 도전형의 펀치스루 스톱층; 및 적어도 상기 분리 절연막들의 측벽들을 덮고 상기 제2 방향으로 연장되는 게이트를 포함하는 반도체 장치일 수 있다.A semiconductor device according to another embodiment of the present invention for solving the above problems is a substrate; A plurality of fin regions including a first fin region and a second fin region spaced apart from each other in a first direction on the substrate, and spaced apart from each other in the second direction; A plurality of separation insulating layers separating the first fin region and the second fin region between the first fin region and the second fin region, and spaced apart from each other in the second direction; A first source / drain region formed in a first fin region of each of the fin regions; A second source / drain region formed in the second fin region of each of the fin regions; A punch-through stop layer disposed under each of the separation insulating layers and having a different conductivity type from the first and second sources / drains; And a gate covering at least sidewalls of the isolation insulating layers and extending in the second direction.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조방법은, 기판 상에 제1 방향으로 신장되는 핀 영역을 형성하고; 상기 핀 영역의 일부를 산화시켜 형성된 산화막을 포함하며 상기 핀 영역을 제1 핀 영역과 제2 핀 영역으로 분리하는 아일랜드 형의 제1 분리 절연막을 형성하고 그리고, 적어도 상기 제1 분리 절연막의 측벽을 덮으며 상기 제1 방향과 다른 제2 방향으로 상기 제2 분리 절연막을 가로지르는 제1 게이트를 형성하는 반도체 장치의 제조 방법일 수 있다.A method of manufacturing a semiconductor device according to an embodiment of the present invention for solving the above-mentioned problems includes forming a fin region extending in a first direction on a substrate; And an oxide film formed by oxidizing a portion of the fin region to form an island-type first isolation insulating layer separating the fin region into a first fin region and a second fin region, and at least a sidewall of the first isolation insulating layer. It may be a method of manufacturing a semiconductor device that covers and forms a first gate crossing the second separation insulating film in a second direction different from the first direction.

상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 제1 방향으로 이격된 제1 핀 영역 및 제2 핀 영역을 형성하고; 상기 제1 방향에서 상기 제1 핀 영역과 상기 제2 핀 영역 사이에 배치되며, 상기 제1 핀 영역과 상기 제2 핀 영역을 분리하는 아일랜드 형의 산화막을 구비한 제1 분리 절연막을 형성하고; 상기 제1 핀 영역을 가로지르며 상기 제1 방향과 다른 제2 방향으로 신장하는 제1 게이트를 형성하고; 상기 제2 핀 영역을 가로지르며 상기 제2 방향으로 신장하는 제2 게이트를 형성하고; 그리고, 상기 제1 분리 절연막의 측벽들과 상면을 덮고 상기 제2 방향으로 신장하는 제3 게이트를 형성하는 것을 포함하며, 상기 제1 내지 제3 게이트들 각각은 게이트 절연막과 게이트 전극을 포함하는 반도체 장치의 제조방법일 수 있다.A method of manufacturing a semiconductor device according to another embodiment of the present invention for solving the above problems includes forming a first fin region and a second fin region spaced apart in a first direction on a substrate; Forming a first isolation insulating layer disposed between the first fin region and the second fin region in the first direction, and having an island-type oxide layer separating the first fin region and the second fin region; Forming a first gate crossing the first fin region and extending in a second direction different from the first direction; Forming a second gate crossing the second fin region and extending in the second direction; In addition, a third gate covering sidewalls and an upper surface of the first isolation insulating layer and extending in the second direction may be formed. Each of the first to third gates includes a semiconductor including a gate insulating layer and a gate electrode. It may be a method of manufacturing a device.

상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 제1 방향으로 신장하는 핀 영역을 형성하고; 상기 핀 영역을 노출하는 그루브를 그 내부에 가지고 상기 제1 방향과 다른 제2 방향으로 신장하는 게이트 스페이서을 형성하고; 상기 그루브에 노출된 상기 핀 영역의 일부를 제거하여 리세스 영역을 형성하고; 상기 리세스 영역에 노출된 핀 영역을 산화시켜 산화막을 형성하고; 및 상기 산화막 상에 매립 절연막을 상기 리세스 영역에 형성하고; 그리고 상기 제1 분리 절연막 아래의 상기 핀 영역에 불순물을 포함하는 펀치스루 스톱층을 형성하는 것을 포함하는 반도체 장치의 제조 방법일 수 있다.A method of manufacturing a semiconductor device according to still another embodiment of the present invention for solving the above problems includes forming a fin region extending in a first direction on a substrate; Forming a gate spacer having a groove therein exposing the fin region and extending in a second direction different from the first direction; Removing a portion of the fin region exposed in the groove to form a recess region; Oxidizing the fin region exposed in the recess region to form an oxide film; And forming a buried insulating film on the oxide film in the recess region; And it may be a method of manufacturing a semiconductor device comprising forming a punch-through stop layer containing impurities in the fin region under the first separation insulating layer.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Other specific matters of the present invention are included in the detailed description and drawings.

본 발명의 기술적 사상의 실시예에 따른 반도체 장치는 자기정합적으로 형성된 분리 절연막 상에 게이트 전극이 배치되므로써, 핀 영역에 형성된 소오스/드레인 영역과 분리 절연막 상의 게이트 전극 간의 단락 또는 그들 간의 누설 전류를 방지할 수 있다. 이에 따라, 번도체 장치의 신뢰성이 향상될 수 있다.In a semiconductor device according to an embodiment of the inventive concept, a gate electrode is disposed on a self-aligning isolation insulating film, thereby shortening a leakage current between the source / drain regions formed in the fin region and the gate electrode on the isolation insulating layer. Can be prevented. Accordingly, the reliability of the conductor device can be improved.

도 1은 본 발명의 제1 및 제2 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도들로서, 각각 도 1의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 개략적인 단면도들이다.
도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도들로서, 각각 도 1의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 개략적인 단면도들이다.
도 4a는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 4b 내지 도 4e는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 단면도들로서, 각각 도 4a의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 개략적인 단면도들이다.
도 5는 본 발명의 제4 및 제5 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다.
도 6a 내지 도 6d는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도들로서, 각각 도 5의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 개략적인 단면도들이다.
도 7a 내지 도 7d는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도들로서, 각각 도 5의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 개략적인 단면도들이다.
도 8aa 내지 도 8md은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법의 일 예의 중간 단계들을 설명하기 위한 것으로, 도 8aa 내지 8ma, 도 8ab 내지 8mb, 도 8ac 내지 8mc, 및 도 8ad 내지 8md는 각각 도 1의 A-A' 선, B-B' 선, C-C 선, 및 D-D' 선을 따라 절단한 중간 단계의 개략적인 단면도들이다.
도 9aa 내지 9ad는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법의 다른 예의 중간 단계를 설명하기 위한 것으로, 도 9aa는 도 9ab, 도 9ac, 및 도 9ad는 각각 도 1의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 중간 단계의 개략적인 단면도들이다.
도 10aa 및 10bd는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법의 또 다른 예의 중간 단계를 설명하기 위한 것으로, 도 10aa 내지 10ba, 도 10ab 내지 10bb, 도 10ac 내지 10bc, 및 도 10ad 내지 10bd는 각각 도 1의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 중간 단계의 개략적인 단면도들이다.
도 11aa 내지 도 11cd는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 중간 단계를 설명하기 위한 것으로, 도 11aa 내지 도 11ba, 도 11ab 내지 도 11bb, 도 11ac 내지 도 11bc, 및 도 11ad 내지 도 11bd는 각각 도 1의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 중간 단계의 개략적인 단면도들이다.
도 12aa 내지 도 12dd는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법의 중간 단계를 설명하기 위한 것으로, 도 12aa 내지 도 12da, 도 12ab 내지 도 12db, 도 12ac 내지 도 12dc, 및 도 12ad 내지 도 12dd는 각각 도 4a의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 중간 단계의 개략적인 단면도들이다.
도 13aa 내지 도 13dd는 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법의 중간 단계를 설명하기 위한 것으로, 도 13aa 내지 도 13da, 도 13ab 내지 도 13db, 도 13ac 내지 도 13dc, 및 도 13ad 내지 도 13dd는 각각 도 5의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 중간 단계의 개략적인 단면도들이다.
도 14aa 내지 도 14cd는 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법의 중간 단계를 설명하기 위한 것으로, 도 14aa 내지 도 14ca, 도 14ab 내지 도 14cb, 도 14ac 내지 도 14cc, 및 도 14ad 내지 도 14cd는 각각 도 5의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 중간 단계의 개략적인 단면도들이다.
도 15a는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이고, 도 15b, 도 15c, 도 15d, 및 도 15e는 각각 도 15a의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 개략적인 단면도들이다.
도 16a는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이고, 도 16b, 도 16c, 도 16d, 및 도 16e는 각각 도 16a의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 개략적인 단면도들이다.
도 17a는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이고, 도 17b, 도 17c, 도 17d, 및 도 17e는 각각 도 17a의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 개략적인 단면도들이다.
도 18aa 내지 도 18ld는 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법의 중간 단계를 설명하기 위한 것으로, 도 18aa 내지 도 18Ia, 도 18ab 내지 도 18Ib, 도 18ac 내지 도 18Ic, 및 도 18ad 내지 도 18Id는 각각 도 15a의 A-A' 선, B-B' 선, C-C' 선, 및 도 D-D' 선을 따라 절단한 중간 단계의 단면도들이다.
도 19aa 내지 도 19da는 본 발명의 제7 실시예에 따른 반도체 장치의 제조 방법의 중간 단계를 설명하기 위한 것으로, 도 19aa 내지 도 19da, 도 19ab 내지 도 19db, 도 19ac 내지 도 19dc, 및 도 19ad 내지 도 19dd는 각각 도 16a의 A-A' 선, B-B' 선, C-C' 및 D-D' 선을 따라 절단한 중간 단계의 개략적인 단면도들이다.
도 20aa 내지 도 20ca는 본 발명의 제8 실시예에 따른 반도체 장치의 제조 방법의 중간 단계를 설명하기 위한 것으로, 도 20aa 내지 도 20ca는 도 17a의 A-A' 선, 도 20ab 내지 도 20cb, 도 20ac 내지 도 20cc, 및 도 20ad 내지 도 20cd는 각각 도 17a의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 중간 단계의 개략적인 단면도들이다.
도 21aa 내지 21ad는 본 발명의 제8 실시예에 따른 반도체 장치의 다른 예의 제조 방법의 중간 단계를 설명하기 위한 것으로, 도 21aa, 도 21ab, 도 21ab, 및 도 21ad는 각각 도 17a의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 중간 단계의 개략적인 단면도들이다.
도 22은 본 발명의 실시예들에 따른 반도체 장치들을 포함하는 전자시스템을 보여주는 개략적인 블록도이다.1 is a schematic plan view of a semiconductor device according to first and second embodiments of the present invention.
2A to 2D are schematic cross-sectional views illustrating a semiconductor device according to a first embodiment of the present invention, respectively, taken along line AA ′, BB ′, CC ′, and DD ′ of FIG. 1. These are schematic cross sections.
3A to 3D are schematic cross-sectional views illustrating a semiconductor device according to a second embodiment of the present invention, respectively, taken along line AA ′, BB ′, CC ′, and DD ′ of FIG. 1. These are schematic cross sections.
4A is a schematic plan view of a semiconductor device according to a third embodiment of the present invention.
4B to 4E are schematic cross-sectional views for describing a semiconductor device according to a third embodiment of the present invention, respectively, taken along line AA ′, BB ′, CC ′, and DD ′ of FIG. 4A. These are schematic cross sections.
5 is a schematic plan view illustrating a semiconductor device according to fourth and fifth embodiments of the present invention.
6A to 6D are cross-sectional views for describing a semiconductor device according to a fourth embodiment of the present invention, respectively, and are schematic cut along AA ', BB', CC ', and DD' lines of FIG. 5, respectively. These are the cross sections.
7A to 7D are cross-sectional views for describing a semiconductor device according to a fifth embodiment of the present invention, respectively, and are schematic diagrams taken along line AA ′, BB ′, CC ′, and DD ′ of FIG. 5, respectively. These are the cross sections.
8aa to 8md are for explaining intermediate steps of an example of a method of manufacturing a semiconductor device according to the first embodiment of the present invention, FIGS. 8aa to 8ma, FIGS. 8ab to 8mb, FIGS. 8ac to 8mc, and FIGS. 8ad to 8md are schematic cross-sectional views of the intermediate stage taken along line AA ′, BB ′, CC, and DD ′ of FIG. 1, respectively.
9aa to 9ad illustrate intermediate steps of another example of a method of manufacturing a semiconductor device according to the first embodiment of the present invention, FIGS. 9aa are FIGS. 9ab, 9ac, and 9ad are AA 'lines of FIG. 1, respectively. , BB 'line, CC' line, and DD 'line.
10aa and 10bd are for explaining an intermediate step of another example of a method for manufacturing a semiconductor device according to the first embodiment of the present invention, FIGS. 10aa to 10ba, FIGS. 10ab to 10bb, FIGS. 10ac to 10bc, and FIGS. 10ad to 10bd is a schematic cross-sectional view of the intermediate step taken along line AA ', line BB', line CC ', and line DD' of FIG. 1, respectively.
11aa to 11cd are for explaining an intermediate step of a method of manufacturing a semiconductor device according to a second embodiment of the present invention, FIGS. 11aa to 11ba, FIGS. 11ab to 11bb, 11ac to 11bc, and 11ad 11B are schematic cross-sectional views of an intermediate step taken along line AA ′, BB ′, CC ′, and DD ′ of FIG. 1, respectively.
12aa to 12dd are for explaining an intermediate step of a method for manufacturing a semiconductor device according to a third embodiment of the present invention, FIGS. 12aa to 12da, 12ab to 12db, 12ac to 12dc, and 12ad 12D are schematic cross-sectional views of the intermediate step taken along line AA ′, BB ′, CC ′, and DD ′ of FIG. 4A, respectively.
13aa to 13dd are for explaining an intermediate step of a method for manufacturing a semiconductor device according to a fourth embodiment of the present invention, FIGS. 13aa to 13da, 13ab to 13db, 13ac to 13dc, and 13ad 13DD are schematic cross-sectional views of the intermediate step taken along line AA ′, BB ′, CC ′, and DD ′ of FIG. 5, respectively.
14aa to 14cd are for explaining an intermediate step of a method of manufacturing a semiconductor device according to a fifth embodiment of the present invention, FIGS. 14aa to 14ca, 14ab to 14cb, 14ac to 14cc, and 14ad 14 to 14cd are schematic cross-sectional views of the intermediate step taken along line AA ′, BB ′, CC ′, and DD ′ of FIG. 5, respectively.
15A is a schematic plan view for explaining a semiconductor device according to a sixth embodiment of the present invention, and FIGS. 15B, 15C, 15D, and 15E are AA 'lines, BB' lines, and CC 'lines of FIG. 15A, respectively. Lines and schematic cross-sectional views taken along line DD '.
16A is a schematic plan view for describing a semiconductor device according to a seventh embodiment of the present invention, and FIGS. 16B, 16C, 16D, and 16E are AA 'lines, BB' lines, and CC 'lines of FIG. 16A, respectively. Lines and schematic cross-sectional views taken along line DD '.
17A is a schematic plan view for describing a semiconductor device according to an eighth embodiment of the present invention, and FIGS. 17B, 17C, 17D, and 17E are AA 'lines, BB' lines, and CC 'lines of FIG. 17A, respectively. Lines and schematic cross-sectional views taken along line DD '.
18aa to 18ld are for explaining an intermediate step of a method for manufacturing a semiconductor device according to a sixth embodiment of the present invention, FIGS. 18aa to 18Ia, 18ab to 18Ib, 18ac to 18Ic, and 18ad 18Id are cross-sectional views of the intermediate step taken along line AA ′, BB ′, CC ′, and DD ′ of FIG. 15A, respectively.
19aa to 19da are for explaining an intermediate step of a method of manufacturing a semiconductor device according to a seventh embodiment of the present invention, FIGS. 19aa to 19da, FIGS. 19ab to 19db, FIGS. 19ac to 19dc, and 19ad 19 to 19dd are schematic cross-sectional views of an intermediate step taken along line AA ′, BB ′, CC ′, and DD ′ of FIG. 16A, respectively.
20aa to 20ca are for explaining an intermediate step of a method for manufacturing a semiconductor device according to an eighth embodiment of the present invention, FIGS. 20aa to 20ca are AA 'lines of FIG. 17a, FIGS. 20ab to 20cb, and 20ac 20cc to 20ad to 20cd are schematic cross-sectional views of the intermediate step taken along the line AA ', line BB', line CC ', and line DD' of FIG. 17A, respectively.
21aa to 21ad are for explaining an intermediate step of the manufacturing method of another example of the semiconductor device according to the eighth embodiment of the present invention, FIGS. 21aa, 21ab, 21ab, and 21ad are AA 'lines of FIG. 17a, respectively. , BB 'line, CC' line, and DD 'line.
22 is a schematic block diagram illustrating an electronic system including semiconductor devices according to embodiments of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention, and methods for achieving them will be clarified with reference to embodiments described below in detail together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, and only the embodiments allow the disclosure of the present invention to be complete, and the ordinary knowledge in the technical field to which the present invention pertains. It is provided to fully inform the holder of the scope of the invention, and the invention is only defined by the scope of the claims. The same reference numerals refer to the same components throughout the specification.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. When one element is referred to as being “connected to” or “coupled to” another, it is directly connected or coupled with the other element or intervening another element Includes all cases. On the other hand, when one device is referred to as being “directly connected to” or “directly coupled to” another device, it indicates that the other device is not interposed therebetween. The same reference numerals refer to the same components throughout the specification. “And / or” includes each and every combination of one or more of the items mentioned.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.Although the first, second, etc. are used to describe various elements, components and / or sections, it goes without saying that these elements, components and / or sections are not limited by these terms. These terms are only used to distinguish one element, component or section from another element, component or section. Therefore, it goes without saying that the first element, first component or first section mentioned below may be a second element, second component or second section within the technical spirit of the present invention.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for describing the embodiments and is not intended to limit the present invention. In the present specification, the singular form also includes the plural form unless otherwise specified in the phrase. As used herein, "comprises" and / or "comprising" refers to the components, steps, operations and / or elements mentioned above, the presence of one or more other components, steps, operations and / or elements. Or do not exclude additions.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. 도 1은 본 발명의 제1 및 제2 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 도 2a, 도 2b, 도 2c, 및 도 2e는 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 것으로, 각각 도 1의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 개략적인 단면도들이다.Unless otherwise defined, all terms (including technical and scientific terms) used in the present specification may be used as meanings commonly understood by those skilled in the art to which the present invention pertains. In addition, terms defined in the commonly used dictionary are not ideally or excessively interpreted unless specifically defined. 1 is a schematic plan view of a semiconductor device according to first and second embodiments of the present invention. 2A, 2B, 2C, and 2E are for explaining a semiconductor device according to a first embodiment of the present invention, respectively, AA 'line, BB' line, CC 'line, and DD' line of FIG. It is a schematic cross-sectional view cut along.

도 1, 및 도 2a 내지 도 2d를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치는 핀 영역들(20), 제1 게이트(90a), 제2 게이트(90b), 제3 게이트(90c), 제1 분리 절연막(24), 제2 분리 절연막(60), 제1 소오스/드레인 영역(40a), 및 제2 소오스/드레인 영역(40b)을 포함할 수 있다. 1 and 2A to 2D, the semiconductor device according to the first embodiment of the present invention includes fin regions 20, a first gate 90a, a second gate 90b, and a third gate ( 90c), a first separation insulating film 24, a second separation insulating film 60, a first source / drain region 40a, and a second source / drain region 40b.

핀 영역들(20) 각각은 제1 방향(예를 들면, X 축 방향)으로 연장되며, 서로 분리된 제1 핀 영역(20a), 제2 핀 영역(20b), 및 제3 핀 영역(20c)을 포함할 수 있다. 핀 영역들(20)은 제1 방향(X)을 따라서 신장된 제1 분리 절연막(24)에 의해 제1 방향(X)과 다른 제2 방향(예를 들면, Y축 방향)으로 서로 분리되어 제공될 수 있다. 핀 영역들(20)은 기판(10)의 일부일 수 있거나, 기판(10)으로부터 성장된 에피텍셜층(epitaxial layer)을 포함할 수 있다. 핀 영역들(20)은 기판(10)으로부터 수직 방향으로 돌출된 활성영역일 수 있다.Each of the fin regions 20 extends in a first direction (eg, an X-axis direction), and is separated from each other by a first fin region 20a, a second fin region 20b, and a third fin region 20c. ). The fin regions 20 are separated from each other in a second direction (eg, Y-axis direction) different from the first direction X by the first separation insulating film 24 extended along the first direction X. Can be provided. The fin regions 20 may be part of the substrate 10, or may include an epitaxial layer grown from the substrate 10. The fin regions 20 may be active regions protruding in the vertical direction from the substrate 10.

도면에서는, 예시적으로 두 개의 핀 영역들(20)이 제2 방향(Y)에서 서로 분리되어 배치된 것으로 도시하였으나, 본 발명의 실시예들이 이에 한정되는 것은 아니며, 둘 이상의 복수의 핀 영역들이 서로 분리되어 배치될 수 있다.  In the drawing, two pin regions 20 are illustrated as being separated from each other in the second direction Y, but embodiments of the present invention are not limited thereto. It can be arranged separately from each other.

기판(10)은 반도체 물질을 포함하는 반도체 기판일 수 있다. 예를 들면, 기판(10)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP 중에서 적어도 하나의 반도체 물질을 포함할 수 있다. 핀 영역들(20) 각각은 길이와 폭을 가질수 있다. 제1 방향(X)과 제2 방향(Y)은 서로 교차할 수 있다. 예를 들면, 제1 방향(X)과 제2 방향(Y)은 서로 직교할 수 있으나, 이에 한정되지 않는다. 제1 방향(X)은 핀 영역들(20) 각각의 길이 방향과 평행하고, 제2 방향(Y)은 핀 영역들(20) 각각의 폭 방향과 평행할 수 있다. 제1 방향(X)에서 제1 핀 영역(20a)의 일 단부와 제2 핀 영역(20b)의 일 단부가 서로 마주 보도록 형성될 수 있다. The substrate 10 may be a semiconductor substrate including a semiconductor material. For example, the substrate 10 may include at least one semiconductor material among Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs, and InP. Each of the fin regions 20 may have a length and a width. The first direction X and the second direction Y may cross each other. For example, the first direction X and the second direction Y may be orthogonal to each other, but are not limited thereto. The first direction X may be parallel to the longitudinal direction of each of the fin regions 20, and the second direction Y may be parallel to the width direction of each of the fin regions 20. In the first direction X, one end of the first fin region 20a and one end of the second fin region 20b may be formed to face each other.

제1 및 제2 핀 영역들(20a, 20b)은 핀펫(FINFET)의 활성 영역 및 채널 영역으로 사용될 수 있다. 예를 들면, 제1 핀 영역(20a) 및/또는 제2 핀 영역(20b)에 N형 트랜지스터(예를 들면, NMOS 트랜지스터) 또는 P형 트랜지스터(예를 들면 PMOS 트랜지스터)가 형성될 수 있다. 예를 들면, 제1 핀 영역(20a)에는 제1 트랜지스터(110), 그리고 제2 핀 영역(20b)에는 제2 트랜지스터(120)가 형성될 수 있다. 제1 트랜지스터(110)는 제1 게이트(90a) 및 제1 소오스/드레인 영역(40a)을 포함할 수 있다. 제2 트랜지스터(120)는 제2 게이트(90b) 및 제2 소오스/드레인 영역(40b)을 포함할 수 있다The first and second fin regions 20a and 20b may be used as the active region and channel region of the finpet FINFET. For example, an N-type transistor (eg, NMOS transistor) or a P-type transistor (eg, PMOS transistor) may be formed in the first fin region 20a and / or the second fin region 20b. For example, the first transistor 110 may be formed in the first fin region 20a and the second transistor 120 may be formed in the second fin region 20b. The first transistor 110 may include a first gate 90a and a first source / drain region 40a. The second transistor 120 may include a second gate 90b and a second source / drain region 40b.

제1 분리 절연막(24)은 h1 높이를 가지고 기판(10) 상에 배치될 수 있다. 제1 분리 절연막(24)은 핀 영역들(20)의 측벽들과 접하며 제1 방향(X)으로 신장될 수 있다. 제1 분리 절연막(24)은 산화물, 질화물, 산질화막, 또는 저유전(Low-k) 물질을 포함할 수 있다. The first isolation insulating film 24 may have an h1 height and be disposed on the substrate 10. The first isolation insulating film 24 may contact the sidewalls of the fin regions 20 and may be extended in the first direction (X). The first separation insulating film 24 may include an oxide, nitride, oxynitride film, or low-k material.

제1 핀 영역(20a)과 제2 핀 영역(20b) 사이에, 제1 핀 영역(20a)과 제2 핀 영역(20b)을 제1 방향(X)에서 분리하는 제2 분리 절연막(60)이 배치될 수 있다. 제1 트랜지스터(110)와 제2 트랜지스터(120)는 제2 분리 절연막(60)에 의해 분리될 수 있다. 제2 분리 절연막(60)은 아일랜드 형의 패턴으로 복수개일 수 있다. 예를 들면, 제2 방향(Y)에서 서로 이격되어 배치된 복수개의 제2 분리 절연막들(60)은 서로 얼라인될 수 있다. 제2 분리 절연막(60)은 핀 영역들(20)의 일부가 산화되어 형성된 산화막일 수 있다. 예를 들면, 제2 분리 절연막(60)은 제1 분리 절연막(24) 위로 돌출된 핀 영역들(20)의 일부(예를 들면, 필라 영역(22))가 산화되어 자기 정합적으로 형성된 산화막일 수 있다. 이하, 필라 영역(22)은 제1 분리 절연막(24)의 상면과 실질적으로 공면을 가리키는 핀 영역들(20)의 점선보다 위의 영역을 나타낸다. 제2 분리 절연막(60)의 상면은 곡면을 이룰 수 있다. 제2 분리 절연막(60)의 하면은 제1 분리 절연막(24)의 상면과 실질적으로 공면을 이루거나, 보다 더 낮을 수 있다. 제2 분리 절연막(60)의 상면은 제1 및 제2 핀 영역들(20a, 20b)의 상면과 실질적으로 공면을 이루거나, 낮을 수 있다. 제1 방향(X)에서 제2 분리 절연막(60)의 측벽은 제1 핀 영역(20a) 및 제2 핀 영역(20b) 각각의 측벽과 접할 수 있다. 제2 방향(Y)에서 제2 분리 절연막(60)의 폭은 제1 및 제2 핀 영역들(20a, 20b)의 폭들과 실질적으로 동일할 수 있으나 이에 한정되지 않고 크거나 작을 수 있다. 제2 분리 절연막(60) 아래에는 기판(10)과 연결되는 제3 핀 영역(20c)이 배치될 수 있다. 제3 핀 영역(20c)은 핀 영역(20)의 일부일 수 있다. 제2 분리 절연막(60) 아래의 제3 핀 영역(20c)에 펀치스루 스톱층(54)이 형성될 수 있다. 펀치스루 스톱층(54)은 제1 핀 영역(20a) 및 제2 핀 영역(20b)으로 확장될 수 있다. 펀치스루 스톱층(54)은 고농도 불순물층을 포함할 수 있다. 펀치스루 스톱층(54)은 제1 핀 영역(20a)과 제2 핀 영역(20b)에 형성되는 제1 트랜지스터(110)와 제2 트랜지스터(120) 사이의 펀치스루 특성에 의한 누설 전류를 방지할 수 있다. 예를 들면, 펀치스루 스톱층(54)은 제1 핀 영역(20a)에 형성된 제1 소오스/드레인 영역(40a)과 제2 핀 영역(20b)에 형성된 제2 소오스/드레인 영역(40b) 간의 펀치스루를 방지하여 누설 전류를 차단할 수 있다. 펀치스루 스톱층(54)은 제1 및 제2 소오스/드레인 영역들(40a, 40b)과 다른 도전형일 수 있다. 예를 들면, 펀치스루 스톱층(54)은 제1 및 제2 소오스/드레인 영역들(40a, 40b)과 다른 도전형의 불순물을 포함할 수 있다. 예를 들면, 제1 및 제2 소오스/드레인 영역들(40a, 40b)이 N형 불순물을 포함하면, 펀치스루 스톱층(54)은 P형 불순물을 포함하고, 제1 및 제2 소오스/드레인 영역들(40a, 40b)이 P형 불순물을 포함하면, 펀치스루 스톱층(54)은 N형 불순물을 포함할 수 있다. 예를 들면, 펀치스루 스톱층(54)은 보론(B), 또는 인듐(In)과 같은 P형 불순물, 또는 인(Ph), 아세닉(As), 또는 스트론튬(Sr)과 같은 N형 불순물을 포함할 수 있다. 펀치스루 스톱충(54)은 약 1015 atoms/cm3 내지 약 1020 atoms/cm3 의 불순물 농도를 가질 수 있다. 예를 들면, B, BF2, In, As, Ph, 또는 Sr를 약 1011 atoms/cm2 내지 1015 atoms/cm2의 도즈로 이온주입하여 형성될 수 있다. A second isolation insulating layer 60 separating the first fin region 20a and the second fin region 20b in the first direction X between the first fin region 20a and the second fin region 20b It can be placed. The first transistor 110 and the second transistor 120 may be separated by the second isolation insulating layer 60. The second separation insulating layer 60 may be a plurality of island-shaped patterns. For example, the plurality of second separation insulating layers 60 spaced apart from each other in the second direction Y may be aligned with each other. The second isolation insulating layer 60 may be an oxide layer formed by oxidizing a part of the fin regions 20. For example, the second separation insulating film 60 is a part of the fin regions 20 (eg, the pillar region 22) protruding above the first separation insulating film 24 is oxidized to form a self-aligned oxide film. Can be Hereinafter, the pillar region 22 represents a region above the dotted line of the fin regions 20 pointing substantially coplanar with the top surface of the first isolation insulating film 24. The upper surface of the second separation insulating layer 60 may form a curved surface. The bottom surface of the second separation insulating film 60 may be substantially coplanar with the top surface of the first separation insulating film 24 or may be lower. The upper surface of the second separation insulating layer 60 may be substantially coplanar or lower with the upper surfaces of the first and second fin regions 20a and 20b. In the first direction X, sidewalls of the second separation insulating layer 60 may contact sidewalls of the first fin region 20a and the second fin region 20b, respectively. The width of the second separation insulating layer 60 in the second direction Y may be substantially the same as the widths of the first and second fin regions 20a and 20b, but is not limited thereto and may be large or small. A third fin region 20c connected to the substrate 10 may be disposed under the second separation insulating layer 60. The third fin region 20c may be part of the fin region 20. A punch-through stop layer 54 may be formed in the third fin region 20c under the second separation insulating layer 60. The punch-through stop layer 54 may be extended to the first fin region 20a and the second fin region 20b. The punch-through stop layer 54 may include a high concentration impurity layer. The punch-through stop layer 54 prevents leakage current due to punch-through characteristics between the first transistor 110 and the second transistor 120 formed in the first fin region 20a and the second fin region 20b. can do. For example, the punch-through stop layer 54 is between the first source / drain region 40a formed in the first fin region 20a and the second source / drain region 40b formed in the second fin region 20b. Leakage current can be blocked by preventing punch-through. The punch-through stop layer 54 may be of a different conductivity type from the first and second source / drain regions 40a and 40b. For example, the punch-through stop layer 54 may include impurities of a conductivity type different from the first and second source / drain regions 40a and 40b. For example, if the first and second source / drain regions 40a, 40b contain an N-type impurity, the punch-through stop layer 54 includes a P-type impurity, and the first and second source / drain When the regions 40a and 40b contain P-type impurities, the punch-through stop layer 54 may include N-type impurities. For example, the punch-through stop layer 54 may be boron (B) or P-type impurities such as indium (In), or N-type impurities such as phosphorus (Ph), acenic (As), or strontium (Sr). It may include. The punch-through stoppage (54) is about 10 15 atoms / cm 3 To about 10 20 atoms / cm 3 of impurity concentration have. For example, B, BF 2 , It can be formed by ion implantation of In, As, Ph, or Sr with a dose of about 10 11 atoms / cm 2 to 10 15 atoms / cm 2 .

제1 핀 영역(20a)을 가로지르는 제1 게이트(90a)와 제2 핀 영역(20b)을 가로지르는 제2 게이트(90b)는 제2 방향(Y)으로 신장될 수 있다. 제1 게이트(90a)는 제1 핀 영역(20a)의 측벽들과 상면을 덮고, 제1 분리 절연막(24)을 가로지르며 제2 방향(Y)으로 신장될 수 있다. 제2 게이트 (90b)는 제1 핀 영역(20a)의 측벽들과 상면을 덮고, 제1 분리 절연막(24)을 가로지르며 제2 방향(Y)으로 신장될 수 있다. 제3 게이트(90c)는 제2 분리 절연막(60)의 측벽들과 상면을 덮고, 제1 분리 절연막(24)을 가로지르며 제2 방향(Y)으로 신장될 수 있다. 제3 게이트(90c)는 그 측벽들에 인접하여 배치된 게이트 스페이서(34) 내에 노출된 제2 분리 절연막(60)의 측벽들과 상면을 덮을 수 있다. 제1 및 제2 게이트들(90a, 90b)은 트랜지스터의 동작을 위한 노말 게이트로 사용되고, 제3 게이트(90c)는 트랜지스터의 동작에 활용되지 않는 더미 게이트로 사용될 수 있다. 이와는 달리, 제3 게이트(90c)는 신호 전달용 배선 또는 노말 게이트로 사용될 수 있다. 제3 게이트(90c)의 폭은 제1 및 제2 게이트들(90a, 90b)의 폭과 실질적으로 동일하거나, 더 좁을 수 있다. 도1 및 도 2a에서는 하나의 제2 분리 절연막(60) 상에 제3 게이트(90c)를 1개만을 예시하였으나, 이에 한정되지 않고 제3 게이트(90c)는 하나의 제2 분리 절연막(60) 상에 2개 이상이 배치될 수 있다. The first gate 90a crossing the first fin region 20a and the second gate 90b crossing the second fin region 20b may be extended in the second direction Y. The first gate 90a covers sidewalls and an upper surface of the first fin region 20a, crosses the first separation insulating layer 24 and may extend in the second direction Y. The second gate 90b may cover sidewalls and an upper surface of the first fin region 20a, cross the first isolation insulating film 24, and extend in the second direction Y. The third gate 90c covers sidewalls and an upper surface of the second isolation insulating layer 60, crosses the first isolation insulating layer 24, and extends in the second direction Y. The third gate 90c may cover sidewalls and an upper surface of the second isolation insulating layer 60 exposed in the gate spacer 34 disposed adjacent to the sidewalls. The first and second gates 90a and 90b may be used as a normal gate for the operation of the transistor, and the third gate 90c may be used as a dummy gate that is not utilized for the operation of the transistor. Alternatively, the third gate 90c may be used as a signal transmission line or a normal gate. The width of the third gate 90c may be substantially the same as the width of the first and second gates 90a and 90b, or may be narrower. 1 and 2A, only one third gate 90c is illustrated on one second separation insulating layer 60, but the present invention is not limited thereto, and the third gate 90c has one second separation insulating layer 60. Two or more phases may be disposed.

제1 게이트(90a)는 제1 게이트 전극(88a)과 게이트 절연막(80)을 포함할 수 있다. 제2 게이트(90b)는 제2 게이트 전극(88b)과 게이트 절연막(80)을 포함할 수 있다. 제3 게이트(90c)는 제3 게이트 전극(88c)과 게이트 절연막(80)을 포함할 수 있다. The first gate 90a may include a first gate electrode 88a and a gate insulating layer 80. The second gate 90b may include a second gate electrode 88b and a gate insulating layer 80. The third gate 90c may include a third gate electrode 88c and a gate insulating layer 80.

제1 및 제2 핀 영역들(20a, 20b)과, 제1 및 제2게이트 전극들(88a, 88b, 88c) 사이에 게이트 절연막(80)이 개재될 수 있다. 제3 게이트 전극(88c)과 제2 분리 절연막(60) 사이에 게이트 절연막(80)이 개재될 수 있다. 게이트 절연막(80)은 제1 내지 제3 게이트 전극들(88a, 88b, 88c) 각각의 측벽들과 하면을 감싸며 제2 방향(Y)으로 신장될 수 있다. 제1 및 제2 게이트 전극들(88a, 88b) 각각에 대응하는 게이트 절연막(80)은 제1 및 제2 게이트 전극들(88a, 88b) 각각과 더불어 1 및 제2 핀 영역들(20a, 20b) 각각의 측벽들과 상면을 덮으며 제2 방향(Y)으로 신장될 수 있다. 제3 게이트 전극(88c)에 대응하는 게이트 절연막(80)은 제3 게이트 전극(88c)과 더불어 제2 분리 절연막(60)의 상면과 측벽들을 덮으며, 제2 방향(Y)으로 신장될 수 있다. 게이트 절연막(80)은 제1 분리 절연막(24)을 가로지르며 제2 방향(Y)으로 신장될 수 있다. 게이트 절연막(80)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전(High-k) 물질을 포함할 수 있다. 예를 들면, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 한정되는 것은 아니다. A gate insulating layer 80 may be interposed between the first and second fin regions 20a and 20b and the first and second gate electrodes 88a, 88b, and 88c. A gate insulating layer 80 may be interposed between the third gate electrode 88c and the second separation insulating layer 60. The gate insulating layer 80 may be extended in the second direction Y while surrounding the sidewalls and the lower surfaces of the first to third gate electrodes 88a, 88b, and 88c. The gate insulating layer 80 corresponding to each of the first and second gate electrodes 88a and 88b includes first and second pin regions 20a and 20b together with the first and second gate electrodes 88a and 88b, respectively. ) Covering each of the side walls and the upper surface may be extended in the second direction (Y). The gate insulating layer 80 corresponding to the third gate electrode 88c covers the upper surface and sidewalls of the second separation insulating layer 60 together with the third gate electrode 88c, and may be extended in the second direction (Y). have. The gate insulating layer 80 may cross the first separation insulating layer 24 and extend in the second direction Y. The gate insulating layer 80 may include a high-k material having a higher dielectric constant than the silicon oxide layer. For example, hafnium oxide, hafnium silicon oxide, lanthanum oxide, lanthanum aluminum oxide, zirconium oxide, zirconium silicon oxide ), Tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium titanium oxide, yttrium oxide ), Aluminum oxide, lead scandium tantalum oxide, or lead zinc niobate, but is not limited thereto.

제3 게이트 전극(88c)의 하부의 폭은, 제2 분리 절연막(60)의 상부의 폭보다 좁을 수 있다. 제1 게이트 전극(88a)의 상면, 제2 게이트 전극(88b)의 상면, 및 제3 게이트 전극(88c)의 상면은 실질적으로 서로 공면을 이룰 수 있다. 예를 들면, 평탄화 공정을 통해서 게이트 전극들(88a, 88b, 88c)의 상면들이 동일 평면 상에 있을 수 있다. 게이트 절연막(80)의 상면도 게이트 전극들(88a, 88b, 88c)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 및 제2 핀 영역들(20a, 20b) 상에 배치된 제1 및 제2 게이트들(90a, 90b)의 높이와 제2 분리 절연막(60) 상에 배치된 제3 게이트(90c)의 높이는 실질적으로 동일할 수 있다. 예를 들면, 제1 및 제2 핀 영역들(20a, 20b) 상에 배치된 제1 및 제2 게이트 전극들(88a, 88b)의 높이와 제2 분리 절연막(60) 상에 배치된 제3 게이트 전극(88c)의 높이는 실질적으로 동일할 수 있다. 따라서. 제3 게이트 전극(88c)이 신호 배선용 또는 노말 게이트 전극으로 사용될 경우, 다른 게이트 전극들(88a, 88b)과 동일한 두께를 가질 수 있으므로 다른 게이트 전극들(88a, 88b)에 비해 신호가 지연되는 현상이 방지되어 본 발명의 실시예에 의한 반도체 장치의 특성이 강화될 수 있다. The width of the lower portion of the third gate electrode 88c may be narrower than the width of the upper portion of the second isolation insulating layer 60. The top surface of the first gate electrode 88a, the top surface of the second gate electrode 88b, and the top surface of the third gate electrode 88c may be substantially coplanar with each other. For example, the top surfaces of the gate electrodes 88a, 88b, and 88c may be on the same plane through a planarization process. The top surface of the gate insulating layer 80 may also be substantially coplanar with the top surfaces of the gate electrodes 88a, 88b, and 88c. The height of the first and second gates 90a and 90b disposed on the first and second fin regions 20a and 20b and the third gate 90c disposed on the second separation insulating layer 60 The height can be substantially the same. For example, the height of the first and second gate electrodes 88a and 88b disposed on the first and second fin regions 20a and 20b and the third disposed on the second separation insulating layer 60. The height of the gate electrode 88c may be substantially the same. therefore. When the third gate electrode 88c is used for signal wiring or as a normal gate electrode, a signal may be delayed compared to other gate electrodes 88a and 88b because it may have the same thickness as other gate electrodes 88a and 88b. This can be prevented and the characteristics of the semiconductor device according to an embodiment of the present invention can be enhanced.

제1 및 제2 게이트 전극들(88a, 88b) 각각은 제1 게이트 도전막(82)과 제2 게이트 도전막(84)을 포함할 수 있다. 제1 게이트 도전막(82)은 제 2 게이트 도전막(84)과 게이트 절연막(80) 사이에 개재되어 제1 및 제2 게이트 전극들(88a, 88b)의 일함수를 조절할 수 있다. 제2 게이트 도전막(84)은 제1 게이트 도전막(82)에 의해 형성된 공간을 채울 수 있다. 제1 게이트 도전막(82)은 금속을 포함할 수 있다. 예를 들면, 제1 게이트 도전막(82)은 TiN, TaN, TiC, TiAl, TiAlC, TiAlN, TaC, 및 TaAlN 중 적어도 하나의 물질을 포함할 수 있다. 또한, 제2 게이트 도전막(84)은 금속을 포함할 수 있다. 예를 들면, 제2 게이트 도전막(84)은 W, 또는 Al을 포함할 수 있다. 제3 게이트 전극(88c)은 제1 게이트 도전막(82)과 제2 게이트 도전막(84)을 포함할 수 있다. 제3 게이트 전극(88c)의 제1 게이트 도전막(82)은 게이트 절연막(80)과 제2 게이트 도전막(84) 사이에 개재되고 제2 게이트 도전막(84)은 제1 게이트 도전막(82)에 의해 형성된 공간을 채울 수 있다. 제3 게이트 전극(88c)의 제1 게이트 도전막(82)과 제2 게이트 도전막(84)은 제1 및 제2 게이트 전극들(88a, 88b) 각각의 제1 게이트 도전막(82) 및 제2 게이트 도전막(84)과 동일한 물질일 수 있다. 제1 내지 제3 게이트 전극들(88a, 88b, 88c)은 예를 들면, 리플레이스먼트 공정(replacement process) 또는 게이트 라스트 공정(gate last process)을 통해서 형성될 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. Each of the first and second gate electrodes 88a and 88b may include a first gate conductive layer 82 and a second gate conductive layer 84. The first gate conductive layer 82 is interposed between the second gate conductive layer 84 and the gate insulating layer 80 to adjust the work function of the first and second gate electrodes 88a and 88b. The second gate conductive layer 84 may fill a space formed by the first gate conductive layer 82. The first gate conductive layer 82 may include metal. For example, the first gate conductive layer 82 may include at least one material of TiN, TaN, TiC, TiAl, TiAlC, TiAlN, TaC, and TaAlN. In addition, the second gate conductive layer 84 may include metal. For example, the second gate conductive layer 84 may include W or Al. The third gate electrode 88c may include a first gate conductive layer 82 and a second gate conductive layer 84. The first gate conductive film 82 of the third gate electrode 88c is interposed between the gate insulating film 80 and the second gate conductive film 84 and the second gate conductive film 84 is a first gate conductive film ( The space formed by 82) can be filled. The first gate conductive layer 82 and the second gate conductive layer 84 of the third gate electrode 88c are the first gate conductive layer 82 and the first and second gate electrodes 88a and 88b, respectively. The second gate conductive layer 84 may be formed of the same material. The first to third gate electrodes 88a, 88b, and 88c may be formed through, for example, a replacement process or a gate last process, but embodiments of the present invention It is not limited to this.

게이트 스페이서(34)가 제1 내지 제3 게이트들(90a, 90b, 90c) 각각의 양 측벽들에 인접하여 형성될 수 있다. 제1 내지 제3 게이트들(90a, 90b, 90c)과 더불어 게이트 스페이서(34)는 제2 방향(Y)으로 신장될 수 있다. 게이트 절연막(80)이 게이트 스페이서(34)와 게이트 전극들(88c, 88b, 88c) 사이에 개재될 수 있다. 게이트 스페이서(34)의 상면은 평탄화되어 게이트 전극들(88c, 88b, 88c)의 상면과 공면을 이룰 수 있다. 제1 방향(X)에서의 제2 분리 절연막(60)의 측벽들은 제3 게이트 전극(88c)의 측벽들에 인접한 게이트 스페이서(34)의 내측벽에 실질적으로 얼라인 되거나 제2 분리 절연막(60)의 상면은 게이트 스페이서(34)의 하면과 일부 오버랩되어 접촉할 수 있다. 한편, 제2 분리 절연막(60)의 상부의 폭은 제3 게이트 전극(88c)의 하부의 폭보다 넓을 수 있다. 게이트 스페이서(34)는 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.The gate spacer 34 may be formed adjacent to both side walls of each of the first to third gates 90a, 90b, and 90c. The gate spacers 34 may be extended in the second direction Y along with the first to third gates 90a, 90b, and 90c. The gate insulating layer 80 may be interposed between the gate spacer 34 and the gate electrodes 88c, 88b, and 88c. The top surface of the gate spacer 34 may be flattened to form a coplanar surface with the top surfaces of the gate electrodes 88c, 88b, and 88c. Sidewalls of the second separation insulating film 60 in the first direction X are substantially aligned with the inner wall of the gate spacer 34 adjacent to the sidewalls of the third gate electrode 88c or the second separation insulating film 60 ), The upper surface of the gate spacer 34 may partially overlap the contact. Meanwhile, the width of the upper portion of the second separation insulating layer 60 may be wider than the width of the lower portion of the third gate electrode 88c. The gate spacer 34 may include silicon nitride or silicon oxynitride.

제1 내지 제3 게이트들(90a, 90b, 90c)의 측벽들에 인접하여 불순물을 포함하는 소오스/드레인 영역들(40a, 40b)이 배치될 수 있다. 예를 들면, 제1 게이트(90a)의 양 측벽에 인접한 제1 핀 영역(20a)에 제1 소오스/드레인 영역(40a)이 형성되고, 제2 게이트(90b)의 양 측벽에 인접한 제2 핀 영역(20b)에 제2 소오스/드레인 영역(40b)이 형성될 수 있다. 제1 및 제2 소오스/드레인 영역들(40a, 40b)은 반도체 물질을 포함한 에피텍셜 층을 포함할 수 있다. 예를 들면, 반도체 물질을 포함한 에피텍셜 층은 제1 핀 영역(20a) 및/또는 제2 핀 영역(20a, 20b)에 형성된 제1 리세스 영역들(36)에 형성될 수 있다. 또한, 제1 및 제2 소오스/드레인 영역들(40a, 40b)은 제1 및 제2 핀 영역들(20a, 20b)의 상면 보다 돌출되도록 형성되어, 상승된(elevated) 소오스/드레인 구조를 가질 수 있다. 제1 및 제2 소오스/드레인 영역들(40a, 40b)의 단면은 다각형, 타원형 또는 원형일 수 있다. 제1 및 제2 소오스/드레인 영역들(40a, 40b)의 하면이 제1 분리 절연막(24)의 상면 보다 위(예를 들면, 점선 위)의 필라 영역(22)에 위치한 것으로 도시되었으나, 이에 한정되지 않을 수 있다. 예를 들어, 제1 및 제2 소오스/드레인 영역들(40a, 40b)의 하면은 제1 분리 절연막(24)의 상면보다 아래(예를 들면, 점선 아래)의 핀 영역(20)에 위치할 수 있다. 일부 실시예에 따르면, 제1 및 제2 소오스/드레인 영역들(20a, 20b) 중 적어도 하나는 에피텍셜층을 포함하지 않을 수 있다. Source / drain regions 40a and 40b including impurities may be disposed adjacent to sidewalls of the first to third gates 90a, 90b, and 90c. For example, a first source / drain region 40a is formed in a first fin region 20a adjacent to both side walls of the first gate 90a, and a second fin adjacent to both side walls of the second gate 90b. A second source / drain region 40b may be formed in the region 20b. The first and second source / drain regions 40a and 40b may include an epitaxial layer including a semiconductor material. For example, an epitaxial layer including a semiconductor material may be formed in the first recess regions 36 formed in the first fin regions 20a and / or the second fin regions 20a and 20b. In addition, the first and second source / drain regions 40a and 40b are formed to protrude more than the upper surfaces of the first and second fin regions 20a and 20b, so as to have an elevated source / drain structure. Can be. The cross-sections of the first and second source / drain regions 40a and 40b may be polygonal, elliptical or circular. Although the lower surfaces of the first and second source / drain regions 40a and 40b are illustrated as being located in the pillar region 22 above (eg, above the dotted line) the upper surface of the first isolation insulating layer 24, this is It may not be limited. For example, the lower surface of the first and second source / drain regions 40a and 40b may be located in the fin region 20 below (eg, below the dotted line) the upper surface of the first isolation insulating layer 24. Can be. According to some embodiments, at least one of the first and second source / drain regions 20a and 20b may not include an epitaxial layer.

게이트 스페이서(34)에 의해 제1 게이트 전극(88a)과 제1 소오스/드레인 영역(40a)은 격리될 수 있다. 게이트 스페이서(34)에 의해 제2 게이트 전극(88b)과 제2 소오스/드레인 영역(40b)은 격리될 수 있다. 자기 정합적으로 형성된 제2 분리 절연막(60) 및 게이트 스페이서(34)에 의해, 제1 및 제2 소오스/드레인 영역들(40a, 40b)과 제3 게이트 전극(88c)은 서로 이격되어 그것들 간의 단락, 및 누설전류가 방지될 수 있다. The first gate electrode 88a and the first source / drain region 40a may be isolated by the gate spacer 34. The second gate electrode 88b and the second source / drain region 40b may be isolated by the gate spacer 34. The first and second source / drain regions 40a and 40b and the third gate electrode 88c are separated from each other by the second separation insulating layer 60 and the gate spacer 34 formed in a self-aligning manner. Short circuit, and leakage current can be prevented.

제1 트랜지스터(110) 및/또는 제2 트랜지스터(120)가 PMOS 트랜지스터인 경우, 제1 소오스/드레인 영역(40a), 및/또는 제2 소오스/드레인 영역(40b)은 압축 스트레스 물질을 포함할 수 있다. 압축 스트레스 물질은 실리콘에 비해서 격자상수가 큰 물질(예를 들면, SiGe)일 수 있다. 압축 스트레스 물질은 제1 핀 영역(20a) 및/또는 제2 핀 영역(20b)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다. When the first transistor 110 and / or the second transistor 120 are PMOS transistors, the first source / drain region 40a and / or the second source / drain region 40b may include a compressive stress material. Can be. The compressive stress material may be a material having a larger lattice constant than silicon (eg, SiGe). The compressive stress material may improve the mobility of carriers in the channel region by applying compressive stress to the first fin region 20a and / or the second fin region 20b.

제1 트랜지스터(110) 및/또는 제2 트랜지스터(120)가 NMOS 트랜지스터인 경우, 제1 소오스/드레인 영역(40a), 및/또는 제2 소오스/드레인 영역(40b)은 기판(10)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들면, 기판(10)이 실리콘일 경우, 제1 소오스/드레인 영역(40a), 및/또는 제2 소오스/드레인 영역(40b)은 실리콘이거나, 실리콘보다 격자 상수가 작은 물질(예를 들면, SiC)일 수 있다. When the first transistor 110 and / or the second transistor 120 are NMOS transistors, the first source / drain region 40a and / or the second source / drain region 40b are the same as the substrate 10 It can be a material or a tensile stress material. For example, when the substrate 10 is silicon, the first source / drain region 40a, and / or the second source / drain region 40b is silicon, or a material having a smaller lattice constant than silicon (for example, , SiC).

제1 및 제2 소오스/드레인 영역들(40a, 40b) 상에 실리사이드 층(42)이 더 형성될 수 있다. 실리사이드 층(42)은 Ni, Co, Pt, 또는 Ti 중 적어도 어느 하나의 금속을 포함할 수 있다. A silicide layer 42 may be further formed on the first and second source / drain regions 40a and 40b. The silicide layer 42 may include at least one metal of Ni, Co, Pt, or Ti.

실리사이드 층(42) 상에는 층간 절연막(44)이 형성될 수 있다. 층간 절연막(44)은 복수개의 게이트 스페이서들(34) 사이의 갭을 일부 채울 수 있다, 층간 절연막(42)은 실리콘 산화물 또는 실리콘 산화물 보다 낮은 유전상수를 갖는 저유전(Low-k) 물질을 포함할 수 있다. 층간 절연막(42)은 다공성의(porous) 절연물질을 포함할 수 있다. 한편, 층간 절연막(42)에 에어갭이 형성될 수 있다. 층간 절연막(44) 상에는 보호막 패턴들(46)이 형성될 수 있다. 보호막 패턴들(46)의 상면은 게이트 전극들(88a, 88b, 88c)의 상면들과 실질적으로 공면을 이룰 수 있다. 보호막 패턴들(46)은 질화물, 또는 산질화물을 포함할 수 있다.An interlayer insulating film 44 may be formed on the silicide layer 42. The interlayer insulating film 44 may partially fill the gap between the plurality of gate spacers 34. The interlayer insulating film 42 includes silicon oxide or a low-k material having a lower dielectric constant than silicon oxide. can do. The interlayer insulating film 42 may include a porous insulating material. Meanwhile, an air gap may be formed in the interlayer insulating layer 42. Protective layer patterns 46 may be formed on the interlayer insulating layer 44. The upper surfaces of the passivation layer patterns 46 may be substantially coplanar with the upper surfaces of the gate electrodes 88a, 88b, and 88c. The passivation layer patterns 46 may include nitride or oxynitride.

도 3a 내지 도 3d는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 것으로, 각각 도 1의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 개략적인 단면도들이다. 이하 도 1, 및 도 2a 내지 도2d에서 설명된 부분과 동일한 구성 요소에 대한 내용은 생략하고 특징적인 부분을 중심으로 설명한다. 3A to 3D are diagrams for describing a semiconductor device according to a second embodiment of the present invention, and are schematic cross-sectional views taken along lines AA ′, BB ′, CC ′, and DD ′ of FIG. 1, respectively. admit. Hereinafter, the contents of the same components as those described in FIGS. 1 and 2A to 2D will be omitted and the description will be focused on the characteristic parts.

도 1, 및 도 3a 내지 도 3d를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치에서, 제2 분리 절연막(60)의 높이는 제1 및 제2 핀 영역들(20a, 20b)의 필라 영역(22)의 높이 보다 더 클 수 있다. 예를 들면, 제2 분리 절연막(60)의 하면은 필라 영역(22)의 하면 보다 p1만큼 또는 p1 보다 더 낮을 수 있다. 제2 방향(Y)에서 제2 분리 절연막(60)과 접하는 제1 분리 절연막(24)의 일부의 상면은 제1 및 제2 핀 영역들(20a, 20b)과 접하는 제1 분리절연막(24)의 상면 보다 낮을 수 있다. 예를 들면, 제1 분리 절연막(24)의 일부는 t1의 깊이로 리세스되어 제1 분리 절연막(24)의 h1의 높이 보다 낮은 h2 높이를 가지며 제2 분리 절연막(60)과 접할 수 있다. 제1 분리 절연막(60) 아래의 제3 핀 영역(20c)에는 펀치스루 스톱층(54)이 형성될 수 있다. 펀치스루 스톱층(54)은 제1 핀 영역(20a) 및 제2 핀 영역(20)으로 확장될 수 있다. 일부 실시예에 따르면, 펀치스루 스톱층(54)이 형성되지 않을 수 있다. 제1 분리 절연막(60)의 하면은 제1 및 제2 핀 영역들(88a, 88b)의 제1 및 제2 소오스/드레인 영역들(40a, 40b)의 하면 보다 깊으므로 인접한 제1 및 제2 소오스/드레인 영역들(40a, 40b) 사이에서 향상된 아이솔레이션 특성이 확보될 수 있다. 따라서, 펀치스루 스톱층(54)과 더불어 제2 분리 절연막(60)에 의해 제1 트랜지스터(110)와 제2 트랜지스터(120) 사이의 아이솔레이션 특성이 강화되어 그 것들 사이에서의 누설 전류가 방지될 수 있다. 제1 분리 절연막(24) 상에서 제3 게이트(90c)의 하면은 제1 및 제2 게이트들(90a, 90b)의 하면 보다 낮을 수 있다.1 and 3A to 3D, in the semiconductor device according to the second embodiment of the present invention, the height of the second isolation insulating layer 60 is the pillars of the first and second fin regions 20a and 20b. It may be greater than the height of the region 22. For example, the lower surface of the second separation insulating layer 60 may be p1 or lower than the lower surface of the pillar region 22. A first separation insulating film 24 in contact with the first and second fin regions 20a and 20b has a top surface of a portion of the first separation insulating film 24 contacting the second separation insulating film 60 in the second direction Y It may be lower than the top surface. For example, a portion of the first isolation insulating film 24 is recessed to a depth of t1 to have a h2 height lower than the height of h1 of the first isolation insulating film 24 and may contact the second isolation insulating film 60. A punch-through stop layer 54 may be formed in the third fin region 20c under the first separation insulating layer 60. The punch-through stop layer 54 may be extended to the first fin region 20a and the second fin region 20. According to some embodiments, the punch-through stop layer 54 may not be formed. The lower surface of the first separation insulating layer 60 is deeper than the lower surface of the first and second source / drain regions 40a and 40b of the first and second fin regions 88a and 88b, so that adjacent first and second regions Improved isolation characteristics may be secured between the source / drain regions 40a and 40b. Therefore, the isolation characteristic between the first transistor 110 and the second transistor 120 is enhanced by the second separation insulating film 60 together with the punch-through stop layer 54 to prevent leakage current between them. You can. The lower surface of the third gate 90c on the first separation insulating layer 24 may be lower than the lower surface of the first and second gates 90a and 90b.

도 4a는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 도 4b 내지 도 4e는 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 것으로, 각각 도 4a의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 개략적인 단면도들이다. 이하 도 1, 및 도 2a 내지 도2d에서 설명된 부분과 동일한 구성 요소에 대한 내용은 생략하고 특징적인 부분을 중심으로 설명한다4A is a schematic plan view for describing a semiconductor device according to a third embodiment of the present invention. 4B to 4E are diagrams for describing a semiconductor device according to a third embodiment of the present invention, and are schematic cross-sectional views taken along lines AA ', BB', CC ', and DD' of FIG. 4A, respectively. admit. Hereinafter, contents of the same components as those described in FIGS. 1 and 2A to 2D will be omitted and description will be mainly focused on characteristic portions.

도 4a 내지 도 4e를 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치는 "U"자 형의 단면을 가지는 아이랜드형의 제2 분리 절연막(60)을 포함할 수 있다. 예를 들면, 제1 핀 영역(20a)과 제2 핀 영역(20b)을 분리하는 제2 분리 절연막(60)은 제1 및 제2 핀 영역들(20a, 20b)의 측벽들과 접하는 수직부(60a) 및 제3 핀 영역(20c)의 상면과 접하는 베이스부(60b)를 포함할 수 있다. 제2 분리막(60)은 라이너 형태로 제1 방향(X)에서 서로 마주보는 제1 핀 영역(20a)의 측벽과 제2 핀 영역(20b)의 측벽, 및 제3 핀 영역(20c)의 상면에 자기정합적으로 형성된 산화막을 포함할 수 있다. 예를 들면, 제2 분리 절연막(60)은 핀 영역(20)에 형성된 제2 리세스 영역(53)에 의해 노출된 핀 영역(20)의 일부가 자기정합적으로 산화되어 형성된 산화막일 수 있다. 예를 들면, 제2 리세스 영역(53)에 노출된 제1 핀 영역(20a)과 제2 핀 영역(20b)의 측벽들, 및 제3 핀 영역(20c)의 상면 만이 자기 정합적으로 산화되어 형성될 수 있다. 제2 분리 절연막(60)의 하면은 제1 분리 절연막(24)의 상면보다 낮을 수 있다. 예를 들면, 제2 분리 절연막(60)의 하면은 제1 분리 절연막(24)의 상면보다 p2만큼 낮게 형성될 수 있다. 제2 분리 절연막(60)의 아래의 핀 영역(20)(예를 들면, 제3 핀 영역(20c)에 펀치스루 스톱층(54)이 배치될 수 있다. 펀치스루 스톱층(54)은 제1 핀 영역(20a) 및 제2 핀 영역(20b)으로 확장될 수 있다. 펀치스루 스톱층(54)은 고농도 불순물층을 포함할 수 있다. 제3 게이트(90c)는 제2 리세스 영역(53)으로 연장되어 형성될 수 있다, 제3 게이트(90c)는 제2 분리 절연막(60)의 적어도 내측벽들을 덮고 제2 방향(Y)으로 신장될 수 있다. 예를들면, 제3 게이트(90c)는 제2 분리 절연막(60)의 내측벽들 내에 배치된 일부와 게이트 스페이서(34) 내측벽들 내에 배치된 일부를 포함하며 제2 방향(Y)으로 연장될 수 있다. 제3 게이트(90c)는 제2 분리 절연막(60)의 수직부(60a)의 측벽들 및 베이스부의 상면(60b)을 덮고 제2 방향(Y)으로 신장될 수 있다. 제2 분리 절연막(60) 상에 위치한 제3 게이트(90c)의 하면은 제1 분리 절연막(24)의 상면보다 낮을 수 있다. 제2 분리 절연막(60) 상에 위치한 제3 게이트(90c)의 높이는 제1 및 제2 핀 영역들(20a, 20b) 상에 위치한 제1 및 제2 게이트들(90a, 90b)의 높이보다 클 수 있다. 제1 분리 절연막(24) 상에 위치한 제1 내지 제3 게이트들(90a, 90b, 90c)의 높이는 실질적으로 동일할 수 있다. 4A to 4E, the semiconductor device according to the third exemplary embodiment of the present invention may include an Irish-type second separation insulating layer 60 having a “U” -shaped cross-section. For example, the second separation insulating layer 60 separating the first fin region 20a and the second fin region 20b is a vertical portion contacting sidewalls of the first and second fin regions 20a and 20b. It may include a base portion (60b) in contact with the upper surface of the (60a) and the third fin region (20c). The second separator 60 is formed in a liner shape, and has a sidewall of the first fin region 20a and a sidewall of the second fin region 20b facing each other in the first direction X, and an upper surface of the third fin region 20c It may include an oxide film formed in a self-aligned. For example, the second separation insulating layer 60 may be an oxide film formed by self-aligning a part of the fin region 20 exposed by the second recess region 53 formed in the fin region 20. . For example, only the sidewalls of the first fin region 20a and the second fin region 20b exposed to the second recess region 53, and the top surfaces of the third fin region 20c are self-aligningly oxidized. Can be formed. The lower surface of the second separation insulating film 60 may be lower than the upper surface of the first separation insulating film 24. For example, the lower surface of the second separation insulating film 60 may be formed to be lower than the upper surface of the first separation insulating film 24 by p2. A punch-through stop layer 54 may be disposed in the fin region 20 (eg, the third fin region 20c) under the second separation insulating layer 60. The punch-through stop layer 54 is made of It may be extended to the first fin region 20a and the second fin region 20b. The punch-through stop layer 54 may include a high concentration impurity layer. The third gate 90c may include a second recess region ( 53), the third gate 90c may cover at least the inner walls of the second separation insulating layer 60 and extend in the second direction Y. For example, the third gate ( 90c) includes a portion disposed in the inner walls of the second separation insulating layer 60 and a portion disposed in the inner walls of the gate spacer 34 and may extend in the second direction (Y). 90c) may cover the sidewalls of the vertical portion 60a of the second separation insulating layer 60 and the upper surface 60b of the base portion and may be extended in the second direction Y. Located on the second separation insulating layer 60 The lower surface of the third gate 90c may be lower than the upper surface of the first isolation insulating film 24. The height of the third gate 90c positioned on the second isolation insulating film 60 may include first and second fin regions ( 20a, 20b) may be greater than the heights of the first and second gates 90a, 90b The first to third gates 90a, 90b, 90c located on the first isolation insulating film 24 The height of can be substantially the same.

도 5는 본 발명의 제4 및 제5 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이다. 5 is a schematic plan view illustrating a semiconductor device according to fourth and fifth embodiments of the present invention.

도 6a 내지 도 6d는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 것으로, 각각 도 5의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 개략적인 단면도들이다. 이하 도 1, 및 도 2a 내지 도 2d에서 설명된 부분과 동일한 구성 요소에 대한 내용은 생략하고 특징적인 부분을 중심으로 설명한다6A to 6D are diagrams for describing a semiconductor device according to a fourth embodiment of the present invention, and are schematic cross-sectional views taken along lines AA ', BB', CC ', and DD' of FIG. 5, respectively. admit. Hereinafter, contents of the same components as those described in FIGS. 1 and 2A to 2D will be omitted and description will be mainly focused on characteristic portions.

도 5, 및 도 6a 내지 6d를 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치는 산화막(64)과 매립 절연막(66)을 포함하는 제2 분리 절연막(60)을 포함할 수 있다. 산화막(64)은 "U"자형의 단면을 가질 수 있다. 산화막(64)은 제4 실시예로 도 4a 내지 도 4e에서 예시한 제2 분리 절연막(60)과 동일한 구조를 가질 수 있다. 산화막(64) 상에 제2 리세스 영역(53)을 채우는 매립 절연막(66)이 배치될 수 있다. 매립 절연막(66)의 상면은 실질적으로 제1 및 제2 핀 영역들(20a, 20b)의 상면들과 실질적으로 공면을 이룰 수 있다. 이와는 달리, 매립 절연막(66)의 상면은 제1 및 제2 핀 영역들(20a, 20b)의 상면들보다 높게 형성될 수 있다. 5 and 6A to 6D, the semiconductor device according to the fourth exemplary embodiment of the present invention may include a second separation insulating layer 60 including an oxide layer 64 and a buried insulating layer 66. The oxide film 64 may have a “U” -shaped cross section. The oxide film 64 may have the same structure as the second separation insulating film 60 illustrated in FIGS. 4A to 4E as the fourth embodiment. A buried insulating film 66 filling the second recessed region 53 may be disposed on the oxide film 64. The top surface of the buried insulating film 66 may be substantially coplanar with the top surfaces of the first and second fin regions 20a and 20b. Alternatively, the upper surface of the buried insulating film 66 may be formed higher than the upper surfaces of the first and second fin regions 20a and 20b.

매립 절연막(66)은 제2 방향(Y)으로 신장될 수 있다. 이에 따라, 매립 절연막(66)은 제1 분리 절연막(24) 상에 배치될 수 있다. 제1 분리 절연막(24) 상에서 제3 게이트(90c)의 높이는 제1 및 제2 게이트들(90a, 90b)의 높이보다 낮을 수 있다. 제3 게이트(90c)는 제2 분리 절연막(60) 상에서 제2 방향(Y)으로 신장될 수 있다. 일부 실시예에 따르면, 매립 절연막(66)은 도 1에서 예시된 제2 분리 절연막(60)처럼 아일랜드형의 패턴일 수 있다. 이러한 경우 제3 게이트(90c)는 매립 절연막(66)의 상면과 측벽들을 덮고, 제1 분리 절연막(24)을 가로지르며 제2 방향(Y)으로 신장될 수 있다. 제2 분리 절연막(60)은 제1 분리 절연막(24)의 상면보다 P2만큼 낮은 하면을 가질 수 있다.The buried insulating film 66 may be extended in the second direction (Y). Accordingly, the buried insulating film 66 may be disposed on the first separation insulating film 24. The height of the third gate 90c on the first isolation insulating film 24 may be lower than the height of the first and second gates 90a and 90b. The third gate 90c may be extended in the second direction Y on the second separation insulating layer 60. According to some embodiments, the buried insulating film 66 may be an island-like pattern, like the second separation insulating film 60 illustrated in FIG. 1. In this case, the third gate 90c may cover the top surface and sidewalls of the buried insulating film 66, cross the first separation insulating film 24 and extend in the second direction (Y). The second isolation insulating layer 60 may have a lower surface P2 lower than the upper surface of the first isolation insulating layer 24.

도 7a 내지 도 7d는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 것으로, 도 7a, 도 7b, 도 7c, 및 도 7d는 각각 도 5의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 개략적인 단면도들이다. 이하 도 1 및 도 2a 내지 도2d에서 설명된 부분과 동일한 구성 요소에 대한 내용은 생략하고 특징적인 부분을 중심으로 설명한다7A to 7D are diagrams for describing a semiconductor device according to a fifth embodiment of the present invention, and FIGS. 7A, 7B, 7C, and 7D are AA 'lines, BB' lines, and CC 'lines of FIG. 5, respectively. Lines and schematic cross-sectional views taken along line DD '. Hereinafter, the contents of the same components as those described in FIGS. 1 and 2A to 2D will be omitted, and description will be focused on the characteristic parts.

도 5, 및 도 7a 내지 도 7d를 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치는 산화막(64)과 제1 및 제2 핀 영역들(20a, 20b)의 상면보다 낮은 상면을 가지는 매립 절연막(66)을 포함하는 제2 분리 절연막(60)을 포함할 수 있다. 제5 실시예에 따른 반도체 장치의 제1 핀 영역(20a)과 제2 핀 영역(20b)을 분리하는 제2 분리 절연막(60)은 도 6a 내지 도 6d에서 예시된 제2 분리 절연막(60)과는 동일한 구조로, 높이에만 차이가 있을 수 있다. 매립 절연막(66)의 높이는 산화막(64)의 높이보다 작을 수 있다. 이에 매립 절연막(66)은 산화막(64)의 측벽들 내의 일부에 배치될 수 있다. 제3 게이트(90c)는 게이트 스페이서(34)의 상면들로부터 매립 절연막(66)의 상면으로 연장되게 배치될 수 있다. 이에 따라, 매립 절연막(66) 상에 위치한 제3 게이트(90c)의 높이는 제1 및 제2 핀 영역들(20a, 20b) 상에 위치한 제1 및 제2 게이트들(90a, 90b)의 높이보다 높다. 반면에, 제1 분리 절연막(24) 상에 위치한 제3 게이트(90c)의 높이는 제1 및 제2 게이트(90a, 90b)의 높이보다 매립 절연막(66)의 높이만큼 작을 수 있다. 제3 게이트(90c)는 제2 분리 절연막(60) 상에서 제2 방향(Y)으로 신장될 수 있다. 일부 실시예에 따르면, 도 1에 도시된 제2 분리 절연막(60)처럼 매립 절연막(66)은 아일랜드형의 패턴일 수 있다. 이러한 경우, 제3 게이트(90c)는 적어도 매립 절연막(66)의 상면과 측벽들을 덮고, 제1 분리 절연막(24)을 가로지르며 제2 방향(Y)으로 신장될 수 있다. 제2 분리 절연막(60)은 제1 분리 절연막(24)의 상면보다 P2만큼 낮은 하면을 가질 수 있다5 and 7A to 7D, the semiconductor device according to the fifth embodiment of the present invention has a lower surface than the upper surface of the oxide film 64 and the first and second fin regions 20a and 20b. A second separation insulating layer 60 including the buried insulating layer 66 may be included. The second isolation insulating layer 60 separating the first fin region 20a and the second fin region 20b of the semiconductor device according to the fifth embodiment includes the second isolation insulating layer 60 illustrated in FIGS. 6A to 6D. It has the same structure as, and may be different only in height. The height of the buried insulating film 66 may be smaller than the height of the oxide film 64. Accordingly, the buried insulating film 66 may be disposed on a part of the sidewalls of the oxide film 64. The third gate 90c may be disposed to extend from the top surfaces of the gate spacer 34 to the top surface of the buried insulating film 66. Accordingly, the height of the third gate 90c positioned on the buried insulating film 66 is higher than the height of the first and second gates 90a and 90b positioned on the first and second fin regions 20a and 20b. high. On the other hand, the height of the third gate 90c positioned on the first isolation insulating film 24 may be smaller than that of the first and second gates 90a and 90b by the height of the buried insulating film 66. The third gate 90c may be extended in the second direction Y on the second separation insulating layer 60. According to some embodiments, the buried insulating film 66 may be an island-like pattern, like the second separation insulating film 60 shown in FIG. 1. In this case, the third gate 90c may at least cover the top surface and sidewalls of the buried insulating film 66, cross the first separation insulating film 24 and extend in the second direction Y. The second separation insulating film 60 may have a lower surface P2 lower than the upper surface of the first separation insulating film 24.

도 8aa 내지 8md은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법의 일 예의 중간 단계를 설명하기 위한 것으로, 도 8aa 내지 도 8ma, 도 8ab 내지 도 8mb는 도 8ac 내지 도 8mc, 및 도 8ad 내지 도 8md는 각각 도 1의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 중간 단계의 단면도들을 예시한다. 8aa to 8md are for explaining an intermediate step of an example of a method for manufacturing a semiconductor device according to the first embodiment of the present invention, FIGS. 8aa to 8ma, FIGS. 8ab to 8mb are FIGS. 8ac to 8mc, and 8ad to 8md illustrate cross-sectional views of an intermediate step taken along the line AA ', line BB', line CC ', and line DD' of FIG. 1, respectively.

도 1, 및 도 8aa 내지 도 8ad를 참조하면, 기판(10) 상에 핀 영역들(20)을 형성할 수 있다. 예를 들면, 기판(10)을 식각하여 제1 방향(X)으로 신장되며, 제2 방향(Y) 방향에서 서로 떨어진 핀 영역들(20)을 형성할 수 있다. 핀 영역들(20)은 기판(10) 상으로 돌출되게 형성될 수 있다. 제1 방향(X)과 제2 방향(Y)은 서로 교차할 수 있다. 예를 들면, 제1 방향(X)과 제2 방향(Y)은 서로 수직일 수 있으나, 이에 한정되지 않는다. 기판(10)은 반도체 물질을 포함하는 반도체 기판일 수 있다. 예를 들면, 기판(10)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 적어도 하나의 반도체 물질을 포함할 수 있다. 핀 영역들(20)은 라인 형태로 형성되며, 길이와 폭을 가질수 있다. 핀 영역들(20)의 길이 방향과 제1 방향(X)은 평행하고, 핀 영역들(20)의 폭 방향은 제2 방향(Y)과 평행할 수 있다. 핀 영역들(20) 사이에 제1 분리 절연막(24)을 형성할 수 있다. 제1 분리 절연막(24)은 제1 방향(X)으로 신장될 수 있다. 이에 따라, 핀 영역들(20)의 제2 방향(Y)에서의 측벽들은 제1 분리절연막(24)과 접할 수 있다. 핀 영역들(20)은 제1 분리 절연막(24) 위로 돌출된 필라 영역(22)을 포함할 수 있다. 제1 분리 절연막(24)은 산화물, 질화물, 또는 산질화물을 포함할 수 있다.  Referring to FIGS. 1 and 8aa to 8ad, fin regions 20 may be formed on the substrate 10. For example, the substrate 10 may be etched to extend in the first direction (X) and form fin regions 20 spaced apart from each other in the second direction (Y). The fin regions 20 may be formed to protrude on the substrate 10. The first direction X and the second direction Y may cross each other. For example, the first direction X and the second direction Y may be perpendicular to each other, but are not limited thereto. The substrate 10 may be a semiconductor substrate including a semiconductor material. For example, the substrate 10 may include at least one semiconductor material selected from the group consisting of Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs, and InP. The fin regions 20 are formed in a line shape and may have a length and a width. The longitudinal direction of the fin regions 20 and the first direction X may be parallel, and the width direction of the fin regions 20 may be parallel to the second direction Y. A first isolation insulating layer 24 may be formed between the fin regions 20. The first separation insulating film 24 may be extended in the first direction (X). Accordingly, sidewalls in the second direction Y of the fin regions 20 may contact the first separation insulating film 24. The fin regions 20 may include pillar regions 22 protruding over the first separation insulating layer 24. The first separation insulating film 24 may include oxide, nitride, or oxynitride.

도 1, 및 도 8ba 내지 도 8bd를 참조하면, 핀 영역들(20)을 제2 방향(Y)으로 가로지르는 희생 게이트들(30a, 30b, 30c)을 형성할 수 있다. 예를 들면, 제3 희생 게이트(30c)를 사이에 두고 제1 희생 게이트(30c), 및 제2 희생 게이트(30b)가 평행하게 배치되어 제2 방향(Y)으로 신장될 수 있다. 희생 게이트들(30a, 30b, 30c)은 핀 영역들(20) 각각의 측벽들과 상면을 덮고 제1 분리 절연막(24)을 가로지르며 제2 방향(Y)으로 신장될 수 있다. 제3 희생 게이트(30c)의 폭은 제1 및 제2 희생 게이트들(30a, 30b)의 폭과 실질적으로 동일하거나, 보다 더 좁을 수 있다.1 and 8B to 8BD, sacrificial gates 30a, 30b, and 30c crossing the fin regions 20 in the second direction Y may be formed. For example, the first sacrificial gate 30c and the second sacrificial gate 30b may be disposed in parallel to extend in the second direction Y with the third sacrificial gate 30c interposed therebetween. The sacrificial gates 30a, 30b, and 30c cover sidewalls and an upper surface of each of the fin regions 20, cross the first isolation insulating film 24, and extend in the second direction Y. The width of the third sacrificial gate 30c may be substantially the same as the width of the first and second sacrificial gates 30a and 30b, or may be narrower.

제1 내지 제3 희생 게이트들((30a, 30b, 30c)은 예를 들면, 폴리실리콘 막 또는 아몰포스 실리콘 막을 포함할 수 있다. 제1 내지 제3 희생 게이트들(30a, 30b, 30c)과 핀 영역들(20) 사이에 희생 게이트 절연막(28)이 형성될 수 있다. 희생 게이트 절연막(28)은 예를 들면, 열 산화막을 포함할 수 있다. 제1 내지 제3 희생 게이트들(30a, 30b, 30c) 각각의 상면 상에 게이트 캡핑막(32)이 형성될 수 있다. 제1 내지 제3 희생 게이트들(30a, 30b, 30c) 각각의 측벽들 및 게이트 캡핑막(32)의 측벽에는 게이트 스페이서(34)가 형성될 수 있다. 게이트 스페이서(34)는 제1 내지 제3 희생 게이트들(30a, 30b, 30c)과 나란히 제2 방향(Y)으로 신장될 수 있다. 게이트 캡핑막(32)과 게이트 스페이서(34)는 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.  The first to third sacrificial gates 30a, 30b, 30c may include, for example, a polysilicon film or an amorphous silicon film. The first to third sacrificial gates 30a, 30b, 30c A sacrificial gate insulating layer 28 may be formed between the fin regions 20. The sacrificial gate insulating layer 28 may include, for example, a thermal oxide layer. First to third sacrificial gates 30a, 30b, 30c) A gate capping layer 32 may be formed on each top surface, and sidewalls of the first to third sacrificial gates 30a, 30b, and 30c and sidewalls of the gate capping layer 32 may be formed. A gate spacer 34 may be formed, and the gate spacer 34 may be extended in the second direction Y alongside the first to third sacrificial gates 30a, 30b, and 30c. 32) and the gate spacer 34 may include silicon nitride or silicon oxynitride.

도 1, 및 도 8ca 내지 도 8cd를 참조하면, 게이트 캡핑막(32)과 게이트 스페이서(34)를 식각 마스크로 사용하여 게이트 스페이서(34)에 인접한 핀 영역들(20)의 일부를 식각하여 제1 리세스 영역들(36)을 형성할 수 있다. 예를 들면, 제1 리세스 영역들(36)은 건식 식각 방법, 또는 건식 식각 방법과 습식식각 방법을 활용하여 형성될 수 있다. 제1 리세스 영역들(36)의 바닥면은 필라 영역(22) 내에 위치할 수 있으나, 이에 한정되지 않고 제1 분리막(24)의 상면 보다 낮은 핀 영역(20)에 위치할 수 있다. 제1 리세스 영역들(36)의 내측벽들은 게이트 스페이서(34)의 측벽들에 얼라인될 수 있다. 일부 실시예에 따르면, 제1 리세스 영역들(36)이 확장되어 게이트 스페이서(34)의 하면의 일부가 노출될 수 있다. Referring to FIGS. 1 and 8ca to 8cd, a portion of the fin regions 20 adjacent to the gate spacer 34 is etched by using the gate capping layer 32 and the gate spacer 34 as an etch mask. One recess areas 36 may be formed. For example, the first recess regions 36 may be formed using a dry etching method, or a dry etching method and a wet etching method. The bottom surfaces of the first recess regions 36 may be located in the pillar region 22, but are not limited thereto and may be located in the fin region 20 lower than the top surface of the first separation membrane 24. Inner walls of the first recess regions 36 may be aligned with side walls of the gate spacer 34. According to some embodiments, the first recess regions 36 may be extended to expose a portion of the lower surface of the gate spacer 34.

도 1, 및 도 8da 내지 도 8dd를 참조하면, 제1 리세스 영역들(36) 각각에 에피텍셜 층(38)을 형성할 수 있다. 에피텍셜 층(38)은 반도체 물질을 선택적으로 에피텍셜 성장시켜 형성될 수 있다. 에피텍셜 층(38)은 반도체 장치가 PMOS 트랜지스터인 경우, 압축 스트레스 물질을 에피텍셜 성장시켜 형성될 수 있다. 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있다. 예를 들어, SiGe을 에피텍셜 성장시켜 SiGe 에피텍셜 층이 형성될 수 있다. 이와는 달리, 반도체 장치가 NMOS 트랜지스터인 경우, 에피텍셜 층(38)은 기판(10)과 동일 물질 또는, 인장 스트레스 물질을 에피텍셜 성장시켜 형성될 수 있다. 예를 들어, 기판(10)이 Si일 경우, Si 또는 SiC를 에피텍셜 성장시켜 Si 에피텍셜 층 또는 Si 보다 격자 상수가 작은 SiC 에피텍셜 층이 형성될 수 있다. 에피텍셜 층(38)은 그 상면이 핀 영역(20)의 상면보다 높게 되도록 형성될 수 있다. 에피택셜 층(38)은 다각형, 원형, 또는 타원형의 단면을 가질 수 있다. 1 and 8da to 8dd, an epitaxial layer 38 may be formed in each of the first recess regions 36. The epitaxial layer 38 may be formed by selectively epitaxially growing a semiconductor material. The epitaxial layer 38 may be formed by epitaxially growing a compressive stress material when the semiconductor device is a PMOS transistor. The compressive stress material may be a material having a large lattice constant compared to Si. For example, SiGe can be epitaxially grown to form a SiGe epitaxial layer. Alternatively, when the semiconductor device is an NMOS transistor, the epitaxial layer 38 may be formed by epitaxially growing the same material as the substrate 10 or a tensile stress material. For example, when the substrate 10 is Si, Si or SiC is epitaxially grown to form a Si epitaxial layer or a SiC epitaxial layer having a smaller lattice constant than Si. The epitaxial layer 38 may be formed such that its upper surface is higher than the upper surface of the fin region 20. The epitaxial layer 38 may have a polygonal, circular, or oval cross section.

도 1, 및 도 8ea 내지 도 8ed를 참조하면, 에피텍셜 층들(38)에 불순물을 도핑시켜 제1 및 제2 소오스/드레인 영역들(40a, 40b)을 형성할 수 있다. 제1 소오스/드레인 영역(40a)은 제1 희생 게이트(30a)의 측벽들에 인접하여 형성되고, 제2 소오스/드레인 영역(40b)은 제2 희생 게이트(30b)의 측벽들에 인접하여 형성될 수 있다. 제1 및 제2 소오스/드레인 영역들(40a, 40b)은 예를 들면, 에피텍셜 층들(38) 형성 시에 P형 또는 N형 불순물을 인시튜(In-Situ) 도핑시켜 형성될 수 있다. 일부 실시예에 따르면, 제1 및 제2 소오스/드레인 영역들(40a, 40b)은 P형 또는 N형 불순물을 에피텍셜 층들(38)에 이온 주입하여 형성될 수 있다. 제1 및 제2 소오스/드레인 영역들은(40a, 40b)은 에피텍셜 층(38)에 형성되므로 엘리베이티드 소오스/드레인 영역이 될 수 있다. 제1 및 제2 소오스/드레인 영역들(40a, 40b)의 하면이 제1 분리 절연막(24)의 상면 보다 위(예를 들면, 점선 위)의 필라 영역(22)에 위치한 것으로 도시되었으나, 이에 한정되지 않고 제1 분리 절연막(24)의 상면보다 아래(예를 들면, 점선 아래)의 핀 영역(20)에 위치할 수 있다. 일부 실시예에 따르면, 에피텍셜 층(38)이 형성되지 않을 경우, 핀 영역들(20)에 불순물을 주입하여 제1 및/또는 제2 소오스/드레인 영역들(40a, 40b)이 형성될 수 있다.Referring to FIGS. 1 and 8ea to 8ed, first and second source / drain regions 40a and 40b may be formed by doping impurities into the epitaxial layers 38. The first source / drain region 40a is formed adjacent to the side walls of the first sacrificial gate 30a, and the second source / drain region 40b is formed adjacent to the side walls of the second sacrificial gate 30b. Can be. The first and second source / drain regions 40a and 40b may be formed, for example, by in-situ doping of P-type or N-type impurities when the epitaxial layers 38 are formed. According to some embodiments, the first and second source / drain regions 40a and 40b may be formed by ion implanting P-type or N-type impurities into the epitaxial layers 38. Since the first and second source / drain regions 40a and 40b are formed in the epitaxial layer 38, they may be an elevated source / drain region. Although the lower surfaces of the first and second source / drain regions 40a and 40b are illustrated as being located in the pillar region 22 above (eg, above the dotted line) the upper surface of the first separation insulating layer 24, this is illustrated. It is not limited, and may be located in the fin region 20 below (eg, below the dotted line) the upper surface of the first isolation insulating film 24. According to some embodiments, when the epitaxial layer 38 is not formed, first and / or second source / drain regions 40a and 40b may be formed by implanting impurities into the fin regions 20. have.

제1 및 제2 소오스/드레인 영역들(40a, 40b)은 게이트 스페이서(34)에 의해 제1 내지 제3 희생 게이트들(30a, 30b, 30c)과 격리될 수 있다. 제1 및 제2 소오스/드레인 영역들(40a, 40b) 상에 실리사이드 층(42)이 형성될 수 있다. 실리사이드 층(42)은 Ni, Co, Pt, 또는 Ti 중 적어도 어느 하나 금속을 포함할 수 있다. 실리사이드 층(42) 상에 층간 절연막(44)이 형성될 수 있다. 층간 절연막(44)은 산화물, 또는 저유전(Low-k) 물질을 포함할 수 있다. 층간 절연막(44)은 다공성의(porous) 물질을 포함할 수 있다. 층간 절연막(44)은 그 내부의 에어갭(미도시)을 포함할 수 있다. 층간 절연막(44)은 CVD, ALD, 또는 스핀 코팅을 이용하여 형성될 수 있다. 층간 절연막(44)은 게이트 캡핑막(32)을 덮도록 형성하고, 게이트 캡핑막(32)과 게이트 스페이서(34)의 일부가 드러날 수 있도록 에치백될 수 있다. 층간 절연막(44)은 마주보는 게이트 스페이서들(34) 사이를 일부 채울 수 있다. 층간 절연막(44) 상에는 보호막(46a)이 형성될 수 있다. 보호막(46a)은 층간 절연막(44)에 의해 노출된 게이트 캡핑막(32)과 게이트 스페이서(34)를 덮도록 형성될 수 있다. 예를 들면, 보호막(46a)은 질화물, 또는 산질화물을 포함할 수 있다. The first and second source / drain regions 40a and 40b may be isolated from the first to third sacrificial gates 30a, 30b, and 30c by the gate spacer 34. The silicide layer 42 may be formed on the first and second source / drain regions 40a and 40b. The silicide layer 42 may include at least one metal of Ni, Co, Pt, or Ti. An interlayer insulating film 44 may be formed on the silicide layer 42. The interlayer insulating layer 44 may include an oxide or a low-k material. The interlayer insulating film 44 may include a porous material. The interlayer insulating layer 44 may include an air gap (not shown) therein. The interlayer insulating film 44 may be formed using CVD, ALD, or spin coating. The interlayer insulating layer 44 may be formed to cover the gate capping layer 32 and may be etched back to expose a portion of the gate capping layer 32 and the gate spacer 34. The interlayer insulating layer 44 may partially fill the opposing gate spacers 34. A protective film 46a may be formed on the interlayer insulating film 44. The passivation layer 46a may be formed to cover the gate capping layer 32 and the gate spacer 34 exposed by the interlayer insulating layer 44. For example, the protective film 46a may include nitride or oxynitride.

도 1, 및 도 8fa 내지 도 8fd를 참조하면, 보호막 패턴들(46)이 서로 이격되어 층간 절연막(44) 상에 형성될 수 있다. 예를 들면, 보호막(46a)과 게이트 캡핑막(32)은 예를 들면 CMP 공정에 의해 평탄화되어 게이트 캡핑막(32)과 그 상부에 형성된 보호막(46a)의 일부는 제거될 수 있다. 이 때, 게이트 스페이서(34)도 일부 제거될 수 있다. 이에 제1 내지 제3 희생 게이트들(30a, 30b, 30c)의 상면들은 노출되고, 보호막 패턴들(46)은 층간 절연막(44) 상에만 형성될 수 있다. 1 and 8fa to 8fd, protective layer patterns 46 may be formed on the interlayer insulating layer 44 spaced apart from each other. For example, the passivation layer 46a and the gate capping layer 32 may be planarized by, for example, a CMP process, and a portion of the gate capping layer 32 and the passivation layer 46a formed thereon may be removed. At this time, the gate spacer 34 may also be partially removed. Accordingly, top surfaces of the first to third sacrificial gates 30a, 30b, and 30c are exposed, and the protective layer patterns 46 may be formed only on the interlayer insulating layer 44.

도 1, 및 도 8ga 내지 도 8gd를 참조하면, 제1 및 제2 희생 게이트들(30a, 30b)를 덮고 제3 희생 게이트(30c)를 노출시키는 제1 개구부(51)를 갖는 제1 마스크(50)가 형성될 수 있다. 제1 개구부(51)는 제1 방향(X)에서 제3 희생 게이트(30c)의 폭보다 큰 폭을 가지고, 제2 방향(Y)으로 신장될 수 있다. 제1 마스크(50)는 게이트 스페이서(34)와 보호막 패턴들(46)의 일부를 노출시킬 수 있다. 제1 마스크(50)는 하드 마스크막 또는 포토레지스트막을 포함할 수 있다. 하드 마스크막은 예를 들면, SOH(Spin on Hard Mask)막으로 형성될 수 있다. 제1 마스크(50)를 사용하여 제3 희생 게이트(30c), 및 희생 게이트 절연막(28)을 제거하여 제1 그루브(52)를 형성할 수 있다. 제1 그루브(52)는 제2 방향(Y)으로 신장될 수 있다. 제1 그루브(52)를 형성하는 동안 제3 희생 게이트(30c)에 인접한 제1 및 제2 소오스/드레인 영역들(40a, 40b)은 게이트 스페이서(34) 및 보호막 패턴들(46)에 의해 덮혀져 노출되지 않는다. 때문에, 제1 및 제2 소오스/드레인 영역들(40a, 40b)이 의도하지 않게 식각되는 것을 예방할 수 있다. 제1 그루브(52)는 핀 영역들(20)의 일부, 예를 들면 필라 영역(22)을 노출시킬 수 있다. 또한, 제1 그루브(52)는 제1 분리 절연막(24)을 노출시킬 수 있다. 1 and 8G to 8GD, a first mask 51 having a first opening 51 covering the first and second sacrificial gates 30a and 30b and exposing the third sacrificial gate 30c 50) may be formed. The first opening 51 has a width greater than the width of the third sacrificial gate 30c in the first direction X and may extend in the second direction Y. The first mask 50 may expose a portion of the gate spacer 34 and the protective layer patterns 46. The first mask 50 may include a hard mask film or a photoresist film. The hard mask film may be formed of, for example, a Spin on Hard Mask (SOH) film. The third sacrificial gate 30c and the sacrificial gate insulating layer 28 may be removed using the first mask 50 to form the first groove 52. The first groove 52 may be extended in the second direction (Y). The first and second source / drain regions 40a and 40b adjacent to the third sacrificial gate 30c while forming the first groove 52 are covered by the gate spacer 34 and the protective layer patterns 46. It is not exposed. Therefore, it is possible to prevent unintentional etching of the first and second source / drain regions 40a and 40b. The first groove 52 may expose a part of the fin regions 20, for example, the pillar region 22. In addition, the first groove 52 may expose the first separation insulating film 24.

도 1, 및 도 8ha 내지 도 8hd를 참조하면, 제1 그루브(52)에 노출된 핀 영역들(20)을 트리밍하여 트리밍된 필라 영역(22a)이 형성될 수 있다. 트리밍에 의하여, 예를 들면, 필라 영역(22)의 일부(예를 들면, S 만큼의 두께)가 제거될 수 있다. 예를 들면, 필라 영역(22)의 상면 및 측벽들 각각이 S 만큼 제거될 수 있다. 예를 들면, 두께 S는 핀 영역들(20) 각각의 폭의 1/20 내지 1/3일 수 있다. 1 and 8ha to 8hd, the trimmed pillar region 22a may be formed by trimming the fin regions 20 exposed in the first groove 52. By trimming, for example, a part of the pillar region 22 (for example, a thickness equal to S) may be removed. For example, each of the top and sidewalls of the pillar region 22 can be removed by S. For example, the thickness S may be 1/20 to 1/3 of the width of each of the fin regions 20.

도 1, 및 도 8ia 내지 도 8id를 참조하면, 제1 마스크(50)를 제거하고, 트리밍된 필라 영역(22a)을 산화하여, 제2 분리 절연막(60)이 형성될 수 있다. 트리밍된 필라 영역(22a)의 산화에 의하여, 제2 분리 절연막(60)은 제1 그루브(52)에 자기정합적으로 형성될 수 있다. 예를 들면, 제2 분리 절연막(60)은 트리밍된 필라 영역(22a)이 플라즈마 산화 공정으로 산화된 산화막일 수 있다. 예를 들면, 제2 분리 절연막(60)은, 20? 내지 800?의 온도에서 산소 가스 또는 오존 가스를 사용하여, 트리밍된 필라 영역(22a)을 플라즈마 분위기에서 산화시켜 형성된 산화막일 수 있다. 제2 분리 절연막(60)은 트리밍된 필라 영역(22a)이 열 산화 공정으로 산화된 산화막일 수 있다. 예를 들면, 제2 분리 절연막(60)은 트리밍된 필라 영역(22a)이 건식산화 공정, 습식산화 공정, 또는 열 라디칼산화 공정에 의해 산화된 산화막일 수 있다. Referring to FIGS. 1 and 8ia to 8id, the second separation insulating layer 60 may be formed by removing the first mask 50 and oxidizing the trimmed pillar region 22a. By the oxidation of the trimmed pillar region 22a, the second separation insulating layer 60 may be self-aligned to the first groove 52. For example, the second separation insulating layer 60 may be an oxide layer in which the trimmed pillar region 22a is oxidized by a plasma oxidation process. For example, the second separation insulating film 60 is 20? It may be an oxide film formed by oxidizing the trimmed pillar region 22a in a plasma atmosphere using oxygen gas or ozone gas at a temperature of to 800 ?. The second separation insulating layer 60 may be an oxide layer in which the trimmed pillar region 22a is oxidized by a thermal oxidation process. For example, the second separation insulating layer 60 may be an oxide film in which the trimmed pillar region 22a is oxidized by a dry oxidation process, a wet oxidation process, or a thermal radical oxidation process.

제2 분리 절연막(60)에 의해, 핀 영역들(20) 각각에 제1 방향(X)으로 서로 분리된 제1 핀 영역(20a)과 제2 핀 영역(20b)이 형성될 수 있다. 제2 분리 절연막(60) 아래의 핀 영역들(20) 각각에 기판(10)과 연결되는 제3 핀 영역(20c)이 형성될 수 있다. A first fin region 20a and a second fin region 20b separated from each other in the first direction X may be formed in each of the fin regions 20 by the second isolation insulating layer 60. A third fin region 20c connected to the substrate 10 may be formed in each of the fin regions 20 under the second isolation insulating layer 60.

제2 분리 절연막(60)은 상면과 측벽들을 가지는 아일랜드형 패턴일 수 있다. 예를 들면, 제2 분리 절연막(60)의 제2 방향(Y)의 측벽들은 제1 그루브(52)에 노출되고, 제2 분리 절연막(60)의 제1 방향(X)의 측벽들은 서로 마주보는 제1 핀 영역(20a)의 측벽 및 제2 핀 영역(20b)의 측벽과 접촉할 수 있다. 복수개의 제2 분리 절연막들(60)은 제2 방향(Y)으로 서로 이격되고 얼라인될 수 있다. 일부 실시예에 따르면, 제1 방향(X)에서의 제2 분리 절연막(60)의 측벽들은 제1 및 제2 소오스/드레인 영역들(40a, 40b)과 접촉할 수 있다. 제2 분리 절연막(60)은 게이트 스페이서(34)의 내측벽들과 얼라인된 측벽들을 가질 수 있다. 이와는 달리. 제1 방향(X)에서의 제2 분리절연막(60)의 폭이 보다 넓어져, 제2 분리절연막(60)의 상면은 게이트 스페이서(34)의 하면과 일부 오버랩될 수 있다. 제2 분리 절연막(60)의 하면은 제1 분리 절연막(24)의 상면 보다 낮게 형성될 수 있다. 예를 들면, 트리밍된 필라 영역(22a)의 산화 시에, 제1 분리 절연막(24) 상면보다 낮은 핀 영역(20)의 일부가 산화될 수 있다. 일부 실시예에 따르면, 필라 영역(22)에 대한 트리밍 과정이 생략되고 필라 영역(22)이 산화되어 제2 분리 절연막(60)이 형성될 수 있다. The second separation insulating layer 60 may be an island-like pattern having an upper surface and sidewalls. For example, sidewalls in the second direction Y of the second separation insulating film 60 are exposed to the first groove 52, and sidewalls in the first direction X of the second separation insulating film 60 face each other. The beam may contact the sidewall of the first fin region 20a and the sidewall of the second fin region 20b. The plurality of second separation insulating layers 60 may be spaced apart and aligned with each other in the second direction Y. According to some embodiments, sidewalls of the second separation insulating layer 60 in the first direction X may contact the first and second source / drain regions 40a and 40b. The second separation insulating layer 60 may have side walls aligned with inner walls of the gate spacer 34. Unlike this. The width of the second separation insulating film 60 in the first direction X becomes wider, and the upper surface of the second separation insulating film 60 may partially overlap the bottom surface of the gate spacer 34. The lower surface of the second separation insulating film 60 may be formed lower than the upper surface of the first separation insulating film 24. For example, when the trimmed pillar region 22a is oxidized, a portion of the fin region 20 lower than the top surface of the first isolation insulating layer 24 may be oxidized. According to some embodiments, the trimming process for the pillar region 22 is omitted and the pillar region 22 is oxidized to form the second separation insulating layer 60.

도 1, 및 도 8ja 내지 도 8jd를 참조하면, 제2 분리 절연막(60) 아래의 제3 핀 영역(20c)에 펀치스루 스톱층(54)을 형성할 수 있다. 펀치스루 스톱층(54)은 제1 핀 영역(20a) 및 제2 핀 영역(20b)으로 확장될 수 있다. 펀치스루 스톱층(54)은 제1 및 제2 소오스/드레인 영역들(40a, 40b)과 다른 도전형일 수 있다. 예를 들면, 펀치스루 스톱층(54)은 제1 및 제2 소오스/드레인 영역들(40a, 40b)과 다른 도전형의 불순물을 포함할 수 있다. 예를 들면, 제1 및 제2 소오스/드레인 영역들(40a, 40b)이 N형 불순물을 포함하면, 펀치스루 스톱층(54)은 P형 불순물을 포함하고, 제1 및 제2 소오스/드레인 영역들(40a, 40b)이 P형 불순물을 포함하면, 펀치스루 스톱층(54)은 N형 불순물을 포함할 수 있다. 예를 들면, 펀치스루 스톱층(54)은 보론(B), 또는 인듐(In)과 같은 P형 불순물, 또는 인(Ph), 아세닉(As), 또는 Sr(스트론튬)과 같은 N형 불순물을 포함할 수 있다. 펀치스루 스톱충(54)은 약 1015 atoms/cm3 내지 약 1020 atoms/cm3 의 고농도 불순물층을 포함할 수 있다. 예를 들면, B, BF2, In, As, Ph, 또는 Sr를 약 1011 atoms/cm2 내지 1015 atoms/cm2의 도즈로 제2 분리 절연막(60) 아래의 제3 핀 영역(20c)에 이온 주입하여 펀치스루 스톱충(54)을 형성 할 수 있다. 예를 들면, 이온주입 각도는 기판(10)에 대해 약 10° 내지 약 50°일 수 있다. Referring to FIGS. 1 and 8J to 8JD, a punch-through stop layer 54 may be formed in the third fin region 20c under the second isolation insulating layer 60. The punch-through stop layer 54 may be extended to the first fin region 20a and the second fin region 20b. The punch-through stop layer 54 may be of a different conductivity type from the first and second source / drain regions 40a and 40b. For example, the punch-through stop layer 54 may include impurities of a conductivity type different from the first and second source / drain regions 40a and 40b. For example, if the first and second source / drain regions 40a, 40b contain an N-type impurity, the punch-through stop layer 54 includes a P-type impurity, and the first and second source / drain When the regions 40a and 40b contain P-type impurities, the punch-through stop layer 54 may include N-type impurities. For example, the punch-through stop layer 54 may be boron (B) or P-type impurities such as indium (In), or N-type impurities such as phosphorus (Ph), acenic (As), or Sr (strontium). It may include. The punch-through stoppage (54) is about 10 15 atoms / cm 3 To about 10 20 atoms / cm 3 of high concentration impurity layer. have. For example, B, BF 2 , In, Ion implantation of As, Ph, or Sr into the third fin region 20c under the second separation insulating layer 60 with a dose of about 10 11 atoms / cm 2 to 10 15 atoms / cm 2 , punch through stoppage (54) ) Can be formed. For example, the ion implantation angle may be about 10 ° to about 50 ° relative to the substrate 10.

도 1, 및 도 8ka 내지 도 8kd를 참조하면, 제1 핀 영역(20a) 및 제2 핀 영역(20b) 상에 제2 그루브(62)를 형성할 수 있다. 예를 들면, 제2 그루브(62)는 제1 및 제2 희생 게이트들(30a, 30b)과 희생 게이트 절연막(28)을 차례로 제거하여 형성할 수 있다. 예를 들면, 제1 및 제2 희생 게이트들(30a, 30b)은 게이트 스페이서(34)와 보호막 패턴들(46)을 식각마스크로 사용하여 선택적으로 제거될 수 있다. 게이트 절연막(80)이 제거될 때 제2 분리 절연막(60)의 일부가 제거될 수 있다. 제2 그루브(62)에 의해 제1 및 제2 핀 영역들(20a, 20b)의 상면들과 측벽들의 일부가 노출될 수 있다. 예를 들면, 제1 및 제2 핀 영역들(20a, 20b)의 필라 영역(22)이 노출될 수 있다. 제2 그루브(62)에 의해 제1 분리 절연막(24)이 노출될 수 있다.Referring to FIGS. 1 and 8K to 8KD, a second groove 62 may be formed on the first fin region 20a and the second fin region 20b. For example, the second groove 62 may be formed by sequentially removing the first and second sacrificial gates 30a and 30b and the sacrificial gate insulating layer 28. For example, the first and second sacrificial gates 30a and 30b may be selectively removed using the gate spacer 34 and the protective layer patterns 46 as an etch mask. When the gate insulating layer 80 is removed, a portion of the second separation insulating layer 60 may be removed. A portion of the top surfaces and sidewalls of the first and second fin regions 20a and 20b may be exposed by the second groove 62. For example, the pillar regions 22 of the first and second fin regions 20a and 20b may be exposed. The first separation insulating film 24 may be exposed by the second groove 62.

도 1, 및 도 8la 내지 도 8ld를 참조하면, 제1 및 제2 그루브들(52, 62)을 채우는 게이트 절연막(80), 제1 게이트 도전막(82), 및 제2 게이트 도전막(84)을 차례로 형성할 수 있다. 예를 들면, 희생 게이트들(30a, 30b, 30c)이 제거된 공간을 다시 채우는 리플레이스먼트 기법으로 게이트 절연막(80), 제1 게이트 도전막(82), 및 제2 게이트 도전막(84)이 형성될 수 있다. 게이트 절연막(80), 제1 게이트 도전막(82), 및 제2 게이트 도전막(84)은 핀 영역들(20)의 필라 영역(22)의 측벽들과 상면을 덮을 수 있다. 게이트 절연막(80), 제1 게이트 도전막(82), 및 제2 게이트 도전막(84)은 제2 분리 절연막(60)의 상면과 측벽들을 덮을 수 있다. 게이트 절연막(80)은 실리콘 산화막보다 높은 유전상수를 갖는 고유전(High-k) 물질을 포함할 수 있다. 예를 들면, 게이트 절연막(80)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 한정되는 것은 아니다.Referring to FIGS. 1 and 8la to 8ld, a gate insulating layer 80 filling the first and second grooves 52 and 62, a first gate conductive layer 82, and a second gate conductive layer 84 ) In turn. For example, the gate insulating layer 80, the first gate conductive layer 82, and the second gate conductive layer 84 by a replacement technique that refills the space where the sacrificial gates 30a, 30b, and 30c are removed. It can be formed. The gate insulating layer 80, the first gate conductive layer 82, and the second gate conductive layer 84 may cover sidewalls and an upper surface of the pillar region 22 of the fin regions 20. The gate insulating layer 80, the first gate conductive layer 82, and the second gate conductive layer 84 may cover the top surface and sidewalls of the second separation insulating layer 60. The gate insulating layer 80 may include a high-k material having a higher dielectric constant than the silicon oxide layer. For example, the gate insulating layer 80 includes hafnium oxide, hafnium silicon oxide, lanthanum oxide, lanthanum aluminum oxide, zirconium oxide, zirconium oxide Zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium titanium oxide , Yttrium oxide, aluminum oxide, lead scandium tantalum oxide, or lead zinc niobate, but is not limited thereto. .

게이트 절연막(80)은 예를 들면, ALD, 또는 CVD를 이용하여 형성될 수 있다. 제1 게이트 도전막(82)은 게이트 전극의 일함수를 조절할 수 있는 물질을 포함할 수 있다. 제2 게이트 도전막(84)은 제1 게이트 도전막(82)에 의해 형성된 공간을 채울 수 있다. 제1 게이트 도전막(82)은 금속을 포함할 수 있다. 예를 들면, 제1 게이트 도전막(82)은 TiN, TaN, TiC, TiAl, TiAlC, TiAlN, TaC, 및 TaAlN 중 적어도 하나의 물질을 포함할 수 있다. 제2 게이트 도전막(84)은 금속을 포함할 수 있다. 예를 들면, 제2 게이트 도전막(84)은 W, 또는 Al을 포함할 수 있다. 제1 게이트 도전막(82)과 제2 게이트 도전막(84)은 ALD, 또는 CVD를 이용하여 형성될 수 있다. The gate insulating film 80 may be formed using, for example, ALD or CVD. The first gate conductive layer 82 may include a material that can control the work function of the gate electrode. The second gate conductive layer 84 may fill a space formed by the first gate conductive layer 82. The first gate conductive layer 82 may include metal. For example, the first gate conductive layer 82 may include at least one material of TiN, TaN, TiC, TiAl, TiAlC, TiAlN, TaC, and TaAlN. The second gate conductive layer 84 may include metal. For example, the second gate conductive layer 84 may include W or Al. The first gate conductive layer 82 and the second gate conductive layer 84 may be formed using ALD or CVD.

도 1, 및 도 8ma 내지 도 8md를 참조하면, 제1 핀 영역(20a) 상에 제1 게이트(90a), 제2 핀 영역(20b) 상에 제2 게이트(90b), 그리고 제2 분리 절연막(60) 상에 제3 게이트(90c)를 형성할 수 있다. 제1 게이트(90a)는 게이트 절연막(80)과 제1 게이트 전극(88a)을 포함하고, 제2 게이트(90b)는 게이트 절연막(80)과 제2 게이트 전극(88b)을 포함하고, 그리고 제3 게이트(90c)는 게이트 절연막(80)과 제3 게이트 전극(88c)을 포함할 수 있다. 제1 내지 제3 게이트들(90a, 90b, 90c)을 형성하기 위해, 보호막 패턴들(46)과 게이트 스페이서(34)가 노출될 수 있도록 게이트 절연막(80), 제1 게이트 도전막(82), 및 제2 게이트 도전막(84)을 예를 들면, CMP 방법에 의해 평탄화시킬 수 있다. 이에 따라, 게이트 절연막(80), 제1 게이트 도전막(82), 및 제2 게이트 도전막(84)은 보호막 패턴들(46)과 게이트 스페이서(34) 상에서 제거되고, 제1 및 제2 그루브들(52, 62)을 채울 수 있다. 따라서, 제1 핀 영역(20a)을 가로지르는 제1 게이트 도전막(82)과 제2 게이트 도전막(84)을 포함하는 제1 게이트 전극(88a)이 형성되고, 제2 핀 영역(20b)을 가로지르는 제1 게이트 도전막(82)과 제2 게이트 도전막(84)을 포함하는 제2 게이트 전극(88b)이 형성될 수 있다. 또한, 제2 분리 절연막(60)을 가로지르는 제1 게이트 도전막(82)과 제2 게이트 도전막(84)을 포함하는 제3 게이트 전극(88c)이 형성될 수 있다. 게이트 절연막(80)은 제1 핀 영역(20a)과 제1 게이트 전극(88a)의 사이, 제2 핀 영역(20b)과 제2 게이트 전극(88b) 사이, 그리고 제2 분리 절연막(60)과 제3 게이트 전극(88c) 사이에 개재될 수 있다. 게이트 절연막(80)은 제1 내지 제3 게이트 전극들(88a, 88b, 88c) 각각의 측벽들과 하면을 둘러싸며 제2 방향(Y)으로 신장될 수 있다. 해당 게이트 절연막(80)과 더불어 제1 게이트 전극(88a)과 제2 게이트 전극(88b) 각각은 제1 핀 영역(20a)과 제2 핀 영역(20b)의 측벽들과 상면을 덮으며, 제2 방향(Y)으로 신장할 수 있다. 해당 게이트 절연막(80)과 더불어 제3 게이트 전극(88c)은 제2 분리 절연막(60)의 측벽들과 상면을 둘러싸며 제2 방향(Y)으로 신장할 수 있다. 따라서, 제1 핀 영역(20a)을 가로지르는 제1 게이트(90a)와 제2 핀 영역(20b)을 가로지르는 제2 게이트(90b)는 제2 방향(Y)으로 신장될 수 있다. 제1 게이트(90a)는 제1 핀 영역(20a)의 측벽들과 상면을 덮고, 제1 분리 절연막(24)을 가로지르며 제2 방향(Y)으로 신장될 수 있다. 또한, 제2 게이트 (90b)는 제1 핀 영역(20a)의 측벽들과 상면을 덮고, 제1 분리 절연막(24)을 가로지르며 제2 방향(Y)으로 신장될 수 있다. 제3 게이트(90c)는 제2 분리 절연막(60)의 측벽들과 상면을 덮고, 제2 방향(Y)으로 신장되며 제1 분리 절연막(24)을 가로지를 수 있다. 예를 들면, 제3 게이트(90c)는 그 측벽들에 인접하여 배치된 게이트 스페이서(34) 내에 노출된 제2 분리 절연막(60)의 측벽들과 상면을 덮고, 제1 분리 절연막(24)을 가로지르며 제2 방향(Y)으로 신장될 수 있다. 제1 및 제2 게이트들(90a, 90b)은 트랜지스터의 동작을 위한 노말 게이트로 사용되고, 제3 게이트(90c)는 트랜지스터의 동작에 활용되지 않는 더미 게이트로 사용될 수 있다. 이와는 달리, 제3 게이트(90c)는 신호 전달용 배선 또는 노말 게이트로 사용될 수 있다. 1 and 8ma to 8md, a first gate 90a on a first fin region 20a, a second gate 90b on a second fin region 20b, and a second isolation insulating film The third gate 90c may be formed on the 60. The first gate 90a includes a gate insulating film 80 and a first gate electrode 88a, and the second gate 90b includes a gate insulating film 80 and a second gate electrode 88b, and The third gate 90c may include a gate insulating layer 80 and a third gate electrode 88c. In order to form the first to third gates 90a, 90b, and 90c, the gate insulating layer 80 and the first gate conductive layer 82 such that the protective layer patterns 46 and the gate spacer 34 are exposed. , And the second gate conductive film 84 can be planarized by, for example, a CMP method. Accordingly, the gate insulating layer 80, the first gate conductive layer 82, and the second gate conductive layer 84 are removed on the protective layer patterns 46 and the gate spacer 34, and the first and second grooves Fields 52 and 62 can be filled. Accordingly, a first gate electrode 88a including a first gate conductive layer 82 and a second gate conductive layer 84 crossing the first fin region 20a is formed, and the second fin region 20b is formed. A second gate electrode 88b including a first gate conductive layer 82 and a second gate conductive layer 84 may be formed. In addition, a third gate electrode 88c including a first gate conductive layer 82 and a second gate conductive layer 84 that cross the second separation insulating layer 60 may be formed. The gate insulating layer 80 is between the first fin region 20a and the first gate electrode 88a, the second fin region 20b and the second gate electrode 88b, and the second isolation insulating layer 60. It may be interposed between the third gate electrode 88c. The gate insulating layer 80 may extend in the second direction Y while surrounding the sidewalls and the lower surfaces of the first to third gate electrodes 88a, 88b, and 88c. Each of the first gate electrode 88a and the second gate electrode 88b together with the corresponding gate insulating layer 80 covers sidewalls and upper surfaces of the first fin region 20a and the second fin region 20b, and It can be stretched in two directions (Y). The third gate electrode 88c together with the corresponding gate insulating layer 80 may extend in the second direction Y while surrounding sidewalls and an upper surface of the second isolation insulating layer 60. Accordingly, the first gate 90a crossing the first fin region 20a and the second gate 90b crossing the second fin region 20b may be extended in the second direction Y. The first gate 90a covers sidewalls and an upper surface of the first fin region 20a, crosses the first separation insulating layer 24 and may extend in the second direction Y. In addition, the second gate 90b may cover sidewalls and an upper surface of the first fin region 20a, cross the first isolation insulating film 24, and extend in the second direction Y. The third gate 90c may cover sidewalls and an upper surface of the second isolation insulating layer 60, extend in the second direction Y, and cross the first isolation insulating layer 24. For example, the third gate 90c covers the upper surfaces of the sidewalls of the second isolation insulating film 60 exposed in the gate spacer 34 disposed adjacent to the sidewalls, and the first isolation insulating film 24 is It can traverse and extend in the second direction (Y). The first and second gates 90a and 90b may be used as a normal gate for the operation of the transistor, and the third gate 90c may be used as a dummy gate that is not utilized for the operation of the transistor. Alternatively, the third gate 90c may be used as a signal transmission line or a normal gate.

제3 게이트(90c)의 폭은 제1 및 제2 게이트들(90a, 90b)의 폭과 실질적으로 동일하거나, 보다 더 좁을 수 있다. 제1 및 제2 핀 영역들(20a, 20b) 상에 배치된 제1 및 제2 게이트들(90a, 90b)의 높이와 제2 분리 절연막(60) 상에 배치된 제3 게이트(90c)의 높이는 실질적으로 동일할 수 있다. 예를 들면, 제1 및 제2 핀 영역들(20a, 20b) 상에 배치된 제1 및 제2 게이트 전극들(88a, 88b)의 높이와 제2 분리 절연막(60) 상에 배치된 제3 게이트 전극(88c)의 높이는 실질적으로 동일할 수 있다. 따라서. 제3 게이트 전극(88c)이 신호 배선용 또는 노말 게이트 전극으로 사용될 경우, 다른 게이트 전극들(88a, 88b)과 동일한 두께를 가질 수 있으므로 다른 게이트 전극들(88a, 88b)에 비해 신호가 지연되는 현상이 방지되어 본 발명의 실시예에 의한 반도체 장치의 특성이 향상될 수 있다. The width of the third gate 90c may be substantially the same as or greater than that of the first and second gates 90a and 90b. The height of the first and second gates 90a and 90b disposed on the first and second fin regions 20a and 20b and the third gate 90c disposed on the second separation insulating layer 60 The height can be substantially the same. For example, the height of the first and second gate electrodes 88a and 88b disposed on the first and second fin regions 20a and 20b and the third disposed on the second separation insulating layer 60. The height of the gate electrode 88c may be substantially the same. therefore. When the third gate electrode 88c is used for signal wiring or as a normal gate electrode, a signal may be delayed compared to other gate electrodes 88a and 88b because it may have the same thickness as other gate electrodes 88a and 88b. This can be prevented and the characteristics of the semiconductor device according to an embodiment of the present invention can be improved.

제1 핀 영역(20a) 상에는 제1 게이트(90a) 및 제1 소오스/드레인 영역(40a)을 포함하는 제1 트랜지스터(110)가 형성되고, 제2 핀 영역(20b) 상에는 제2 게이트(90b) 및 제2 소오스/드레인 영역(40b)을 포함하는 제2 트랜지스터(120)가 형성될 수 있다. 제1 트랜지스터 및/또는 제2 트랜지스터는 N형 트랜지스터, 및/또는 P형 트랜지스터일 수 있다. 제2 분리 절연막(60)은 제1 트랜지스터(110)와 제2 트랜지스터(120)를 분리할 수 있다. 또한, 펀치스루 스톱층(54)은 트랜지스터들(110, 120) 간의 아이솔레이션 특성을 강화시킬 수 있다. 따라서, 제2 분리 절연막(60)과 펀치스루 스톱층(54)에 의해 제1 트랜지스터(110)와 제2 트랜지스터(120)을 전기적, 물리적으로 분리시킬 수 있다.A first transistor 110 including a first gate 90a and a first source / drain region 40a is formed on the first fin region 20a, and a second gate 90b is formed on the second fin region 20b. ) And the second transistor 120 including the second source / drain region 40b may be formed. The first transistor and / or the second transistor may be an N-type transistor and / or a P-type transistor. The second isolation insulating layer 60 may separate the first transistor 110 and the second transistor 120. In addition, the punch-through stop layer 54 may enhance isolation characteristics between the transistors 110 and 120. Therefore, the first transistor 110 and the second transistor 120 may be electrically and physically separated by the second separation insulating layer 60 and the punch-through stop layer 54.

앞서 설명한 제2 분리 절연막(60)은 리플레이스먼트 공정 중에서 제3 희생 게이트(30c)가 선택적으로 제거된 핀 영역(20)을 산화시켜 형성되므로, 제2 분리 절연막(60) 형성 공정이 단순화될 수 있다, 예를 들면, 제2 분리 절연막(60)을 형성하기 위해서, 핀 영역(20)을 식각하여 트렌치를 형성하기 위한 별도의 포토리소그래피 공정 및 식각 공정이 생략되어 생산성이 증대될 수 있다. 또한, 제3 게이트(90c)가 제1 그루브(52) 내의 제2 분리 절연막(60) 상에 자기정합적으로 형성될 수 있어, 제3 게이트 전극(90c)과 제2 분리 절연막(60) 간의 미스 얼라인이 방지될 수 있다. 이에 따라, 제3 게이트 전극(30c)의 선폭에 대한 자유도의 확보, 및 제3 게이트 전극(30c)과 제1 또는 제2 소오스/드레인 영역들(40a, 40b) 간의 단락 및 누설 전류를 방지할 수 있다. Since the second isolation insulating film 60 described above is formed by oxidizing the fin region 20 on which the third sacrificial gate 30c is selectively removed during the replacement process, the process of forming the second isolation insulating film 60 is simplified. For example, in order to form the second separation insulating layer 60, a separate photolithography process and an etching process for forming a trench by etching the fin region 20 may be omitted, thereby increasing productivity. In addition, the third gate 90c may be formed self-aligning on the second separation insulating film 60 in the first groove 52, so that the third gate electrode 90c and the second separation insulating film 60 may be formed. Miss alignment can be prevented. Accordingly, a degree of freedom for line width of the third gate electrode 30c is secured, and short circuit and leakage current between the third gate electrode 30c and the first or second source / drain regions 40a and 40b can be prevented. You can.

도 9aa 내지 도 9ad는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법의 다른 예의 중간 단계를 설명하기 위한 것으로, 각각 도 1의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 중간 단계의 개략적인 단면도들이다. 이하 도 1, 및 도 8aa 내지 도 8md에서 예시되고 설명된 부분과 동일한 구성 요소에 대한 내용은 생략하고 특징적인 부분을 중심으로 설명한다.9aa to 9ad are for explaining an intermediate step of another example of a method of manufacturing a semiconductor device according to the first embodiment of the present invention, respectively AA 'line, BB' line, CC 'line, and DD' of FIG. These are schematic cross-sections of the intermediate stage cut along the line. Hereinafter, contents of the same components as those illustrated and described in FIGS. 1 and 8A to 8MD will be omitted and description will be mainly focused on characteristic portions.

도 1, 및 도 9aa 내지 도 9ad를 참조하면, 도 8ia 내지 도 8id에 도시된 제2 분리 절연막(60)을 형성하기 위한 다른 예로 SIMOX(Separation by Implanted Oxygen) 방법을 사용할 수 있다. 예를 들면, 제1 그루브(52)에 의해 노출된 핀 영역들(20)의 전면에 산소 (O2)를 이온주입할 수 있다. 주입된 산소(55)를 열처리하여 핀 영역들(20)의 실리콘과 결합시켜 산화막을 형성할 수 있다. 일부 실시예에 따르면, 주입된 산소(55)를 포함하는 핀 영역들(20)의 열처리는 도 8ia 내지 8id에서 예시되고 설명된 바와같은 플라즈마 산화 공정, 또는 열 산화 공정을 포함할 수 있다. Referring to FIGS. 1 and 9aa to 9ad, another example for forming the second separation insulating layer 60 shown in FIGS. 8ia to 8id may be a SIMOX (Separation by Implanted Oxygen) method. For example, oxygen (O 2 ) may be ion-implanted on the entire surface of the fin regions 20 exposed by the first groove 52. The injected oxygen 55 may be heat-treated to combine with silicon in the fin regions 20 to form an oxide film. According to some embodiments, the heat treatment of the fin regions 20 including implanted oxygen 55 may include a plasma oxidation process or a thermal oxidation process as illustrated and described in FIGS. 8A to 8ID.

도 10aa 내지 도 10bd는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법의 또 다른 예의 중간 단계를 설명하기 위한 것으로, 각각 도 1의 A-A' 선, B-B' 선, C-C' 선, 및 도 1의 D-D' 선을 따라 절단한 중간 단계의 개략적인 단면도들이다. 이하 도 1, 및 도 8aa 내지 도 8md에서 설명된 부분과 동일한 구성 요소에 대한 내용은 생략하고 특징적인 부분을 중심으로 설명한다.10aa to 10bd are for explaining an intermediate step of another example of the method of manufacturing a semiconductor device according to the first embodiment of the present invention, respectively AA 'line, BB' line, CC 'line, and FIG. These are schematic cross-sectional views of the intermediate stage taken along line DD 'of 1. Hereinafter, contents of the same components as those described in FIGS. 1 and 8A to 8MD will be omitted and description will be mainly focused on characteristic portions.

도 1, 및 도 10aa 내지 도 10ad를 참조하면, 제2 분리 절연막(60)의 형성 전에, 트리밍된 필라 영역(22a)에 펀치스루 스톱층(54)을 형성할 수 있다. 펀치스루 스톱층(54)은 도 8ja 내지 8jd 에서 예시되고 설명된 바와 같은 조건으로 불순물이 이온 주입된 불순물 층일 수 있다.1 and 10aa to 10ad, a punch-through stop layer 54 may be formed in the trimmed pillar region 22a before the formation of the second separation insulating layer 60. The punch-through stop layer 54 may be an impurity layer in which impurities are ion implanted under conditions as illustrated and described in FIGS. 8ja to 8jd.

이후, 도 1, 및 도 10ba 내지 도 10bd를 참조하면, 제1 마스크(50)를 제거하고, 그 아래에 펀치스루 스톱층(54)이 형성된 트리밍된 필라 영역(22a)을 산화하여, 제2 분리 절연막(60)이 형성될 수 있다. 제2 분리 절연막(60)은 도 8ia 내지 도 8id에서 예시되고 설명된 바와 같은 조건으로 형성된 산화막일 수 있다.Thereafter, referring to FIGS. 1 and 10B to 10BD, the first mask 50 is removed, and the trimmed pillar region 22a on which the punch-through stop layer 54 is formed is oxidized to form a second, The separation insulating layer 60 may be formed. The second separation insulating film 60 may be an oxide film formed under the conditions as illustrated and described in FIGS. 8A to 8ID.

도 11aa 내지 도 11bd는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법의 중간 단계를 설명하기 위한 것으로, 도 11aa 내지 도 11ba, 도 11ab 내지 도 11bb, 도 11ac 내지 도 11bc, 및 도 11ad 내지 도 11bd는 각각 도 1의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 중간 단계의 개략적인 단면도들이다. 이하 도 1, 및 도 8aa 내지 도 8md에서 예시되고 설명된 부분과 동일한 구성 요소에 대한 내용은 생략하고 특징적인 부분을 중심으로 설명한다.11aa to 11bd are for explaining an intermediate step of a method of manufacturing a semiconductor device according to a second embodiment of the present invention, FIGS. 11aa to 11ba, FIGS. 11ab to 11bb, 11ac to 11bc, and 11ad 11B are schematic cross-sectional views of an intermediate step taken along line AA ′, BB ′, CC ′, and DD ′ of FIG. 1, respectively. Hereinafter, contents of the same components as those illustrated and described in FIGS. 1 and 8A to 8MD will be omitted and description will be mainly focused on characteristic portions.

도 1, 및 도 11aa 내지 도 11ad를 참조하면, 제1 그루브(52)에 의해 노출된 핀 영역들(20)의 측벽들에 형성된 제1 분리 절연막(24)이 t1만큼 제거될 수 있다. 예를 들면, 제1 그루브(52)에 의해 노출된 제1 분리 절연막(24)의 상면은 제1 및 제2 희생 게이트들(30a, 30b) 아래의 제1 분리 절연막(24)의 상면보다 t1만큼 낮을 수 있다. 제1 그루브(52)에 의해 노출된 제1 분리 절연막(24)은 제1 및 제2 희생 게이트들(30a, 30b) 아래의 제1 분리 절연막(24)의 높이 h1 보다 t1만큼 낮은 h2의 높이를 가질 수 있다. 이에 따라, 제1 그루브(52)에 의해 노출된 필라 영역(22b)의 높이는 도 8gb의 필라 영역(22) 보다 t1만큼 증가할 수 있다. 1 and 11A to 11A, the first isolation insulating film 24 formed on sidewalls of the fin regions 20 exposed by the first groove 52 may be removed by t1. For example, the upper surface of the first isolation insulating film 24 exposed by the first groove 52 is t1 than the upper surface of the first isolation insulating film 24 under the first and second sacrificial gates 30a and 30b. Can be as low as The first separation insulating film 24 exposed by the first groove 52 has a height of h2 lower than t1 by a height h1 of the first separation insulating film 24 below the first and second sacrificial gates 30a and 30b. Can have Accordingly, the height of the pillar region 22b exposed by the first groove 52 may be increased by t1 than the pillar region 22 of FIG. 8gb.

도 1 및 도 11ba 내지 도 11bd를 참조하면, 제1 그루브(52)에 의해 노출된 필라영역(22a)이 산화되어 제2 분리 절연막(60)이 형성될 수 있다. 제2 분리 절연막(60)에 의해 제1 핀 영역(20a)과 제2 핀 영역(20b)이 분리될 수 있다. 필라 영역(22a)은 도 8ia 내지 도 8id에서 도시된 바와 같은 조건으로 산화되어 제2 분리 절연막(60)이 형성될 수 있다. 따라서, 제2 분리 절연막(60)의 하면은 제1 분리 절연막(24)의 상면 보다 P1만큼 낮아 제2 분리 절연막(60)의 높이는 커져, 제1 핀 영역(20a)과 제2 핀 영역(20b) 간의 아이솔레이션 특성을 강화시킬 수 있다. 펀치스루 스톱층(54)이 제2 분리 절연막(60) 아래의 제3 핀 영역(20c)에 형성될 수 있다. 펀치스루 스톱층(54)은 도 8ja 내지 도 8jd에서 도시된 바와 같은 조건으로 형성된 불순물 층일 수 있다. 이하의 공정들은 도 8ka 내지 도 8md에서 예시되고 설명된 공정과 동일하며 단지, 제2 분리 절연막(60)의 높이만이 차이가 있을 수 있다.1 and 11ba to 11bd, the pillar region 22a exposed by the first groove 52 may be oxidized to form the second separation insulating layer 60. The first fin region 20a and the second fin region 20b may be separated by the second separation insulating layer 60. The pillar region 22a may be oxidized under the conditions as illustrated in FIGS. 8A to 8ID to form the second separation insulating layer 60. Therefore, the lower surface of the second separation insulating film 60 is lower than the upper surface of the first separation insulating film 24 by P1, so that the height of the second separation insulating film 60 is increased, so that the first fin region 20a and the second fin region 20b ) Can enhance the isolation characteristics of the liver. A punch-through stop layer 54 may be formed in the third fin region 20c below the second separation insulating layer 60. The punch-through stop layer 54 may be an impurity layer formed under the conditions as shown in FIGS. 8ja to 8jd. The following processes are the same as the processes illustrated and described in FIGS. 8ka to 8md, and only the height of the second separation insulating layer 60 may be different.

도 12aa 내지 도 12da는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법의 중간 단계를 설명하기 위한 것으로, 도 12aa 내지 도 12da는 도 12ab 내지 도 12db, 도 12ac 내지 도 12dc, 및 도 12ad 내지 도 12dd는 각각 도 4a의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 중간 단계의 개략적인 단면도들이다. 이하 도 1, 및 도 8aa 내지 도 8md에서 예시되고 설명된 부분과 동일한 구성 요소에 대한 내용은 생략하고 특징적인 부분을 중심으로 설명한다. 12aa to 12da are for explaining an intermediate step of a method for manufacturing a semiconductor device according to a third embodiment of the present invention, FIGS. 12aa to 12da are for FIGS. 12D are schematic cross-sectional views of the intermediate step taken along line AA ′, BB ′, CC ′, and DD ′ of FIG. 4A, respectively. Hereinafter, contents of the same components as those illustrated and described in FIGS. 1 and 8A to 8MD will be omitted and description will be mainly focused on characteristic portions.

도 4a, 및 도 12aa 내지 도 12ad를 참조하면, 제1 마스크(50)를 식각 마스크로 사용하여 제1 그루브(52)에 노출된 핀 영역들(20)의 일부를 제거하여 제2 리세스 영역(53)을 형성할 수 있다. 예를 들면, 제1 그루브(52)에 노출된 핀 영역(20)의 필라 영역(22)이 제거되고, 이어서 t2 깊이로 핀 영역들(20)이 더 식각되어 제2 리세스 영역(53)이 형성될 수 있다. 따라서, 제2 리세스 영역(53)의 저면은 제1 분리 절연막(24)의 상면보다 낮을 수 있다. 제2 리세스 영역(53)에 의해 핀 영역들(20)은 제1 방향(X)으로 분리된 구조를 가질 수 있다.4A and 12A to 12A, a second recess region is removed by removing a portion of the fin regions 20 exposed in the first groove 52 using the first mask 50 as an etch mask. (53) can be formed. For example, the pillar region 22 of the fin region 20 exposed to the first groove 52 is removed, and then the fin regions 20 are further etched to a depth of t2 to form the second recess region 53. It can be formed. Therefore, the bottom surface of the second recessed region 53 may be lower than the top surface of the first isolation insulating film 24. The pin regions 20 may have a structure separated in the first direction X by the second recess region 53.

도 4a, 및 도 12ba 내지 도 12bd를 참조하면, 제1 마스크(50)를 제거한 후, 제2 리세스 영역(53)에 노출된 핀 영역들(20)을 산화시켜 제2 분리 절연막(60)을 형성할 수 있다. 제2 분리 절연막(60)은 제2 리세스 영역(53)의 내측벽들 및 저면에 자기 정합적으로 형성된 라이너 형태의 산화막일 수 있다. 제2 분리 절연막(60)은 "U"자 형의 단면을 가질 수 있다. 제2 분리 절연막(60)은 제2 리세스 영역(53)에 노출된 핀 영역들(20)의 일부가 플라즈마산화 공정에 의해 산화된 산화막일 수 있다. 예를 들면, 제2 분리 절연막은 20? 내지 800?의 온도에서 산소 가스 또는 오존 가스를 사용하여 제2 리세스 영역(53)에 노출된 핀 영역들(20)을 플라즈마 분위기에서 산화시켜 형성된 산화막일 수 있다. 힌편, 제2 분리 절연막(60)은 제2 리세스 영역(53)에 노출된 핀 영역들(20)이 열산화 공정에 의헤 산화된 산화막일 수 있다. 예를 들면, 열 산화 공정은 건식산화 공정, 습식산화 공정, 또는 열 라디칼산화 공정일 수 있다. 이와는 달리, 제2 분리 절연막(60)은 도 9aa 내지 도 9ad에서 예시되고 설명된 바와 같은 SIMOX(Separation by Implanted Oxygen) 방법에 의해 형성될 수 있다. 제2 분리 절연막(60)은 제2 리세스 영역(53)의 측벽에 형성된 수직부(60a)와 제2 리세스 영역(53)의 저면에 형성된 베이스부(60b)를 포함할 수 있다. 제2 분리 절연막(60)의 수직부(60a)는 게이트 스페이서(34)와 일부 오버랩될 수 있다. 이에 따라, 제1 방향(X)에서 제2 분리 절연막(60)이 형성된 제2 리세스 영역(53)의 개구 폭은 제1 그루브(52)의 폭보다 좁을 수 있다. 제2 분리 절연막(60)은 제1 분리 절연막(24)의 상면보다 P2만큼 낮은 하면을 가질 수 있다, 제2 분리 절연막(60)은 제1 및 제2 소오스/드레인 영역들(40a, 40b)과 접할 수 있다. 제2 분리 절연막(60)에 의해 제1 핀 영역(20a)과 제2 핀 영역(20b)이 분리될 수 있다. 펀치스루 스톱층(54)이 제2 분리 절연막(60) 아래의 제3 핀 영역(20c)에 형성될 수 있다. 펀치스루 스톱층(54)은 예를 들면 도 8ja 내지 도 8jd에서 예시되고 설명된 바와 같은 방법으로 불순물이 이온 주입된 불순물 층일 수 있다. 펀치스루 스톱층(54)은 제2 분리 절연막(60)이 형성되기 전 또는 형성된 후에 형성될 수 있다.  4A and 12B to 12BD, after removing the first mask 50, the second separation insulating layer 60 is oxidized by oxidizing the fin regions 20 exposed in the second recess region 53. Can form. The second separation insulating layer 60 may be an oxide film in the form of a liner formed on the inner walls and bottom surface of the second recessed region 53. The second separation insulating layer 60 may have a “U” -shaped cross section. The second separation insulating layer 60 may be an oxide layer in which some of the fin regions 20 exposed to the second recess region 53 are oxidized by a plasma oxidation process. For example, the second separation insulating film is 20? It may be an oxide film formed by oxidizing the fin regions 20 exposed to the second recessed region 53 in a plasma atmosphere by using oxygen gas or ozone gas at a temperature of ~ 800 ?. On the other hand, the second separation insulating layer 60 may be an oxide layer in which fin regions 20 exposed to the second recess region 53 are oxidized by a thermal oxidation process. For example, the thermal oxidation process may be a dry oxidation process, a wet oxidation process, or a thermal radical oxidation process. Alternatively, the second separation insulating layer 60 may be formed by a SIMOX (Separation by Implanted Oxygen) method as illustrated and described in FIGS. 9aa to 9ad. The second separation insulating layer 60 may include a vertical portion 60a formed on the sidewall of the second recess region 53 and a base portion 60b formed on the bottom surface of the second recess region 53. The vertical portion 60a of the second separation insulating layer 60 may partially overlap the gate spacer 34. Accordingly, the opening width of the second recessed region 53 in which the second separation insulating layer 60 is formed in the first direction X may be narrower than the width of the first groove 52. The second isolation insulating layer 60 may have a lower surface by P2 than the upper surface of the first isolation insulating layer 24, and the second isolation insulating layer 60 may include first and second source / drain regions 40a and 40b. You can come in contact with. The first fin region 20a and the second fin region 20b may be separated by the second separation insulating layer 60. A punch-through stop layer 54 may be formed in the third fin region 20c below the second separation insulating layer 60. The punch-through stop layer 54 may be, for example, an impurity layer in which impurities are ion-implanted by a method as illustrated and described in FIGS. 8ja to 8jd. The punch-through stop layer 54 may be formed before or after the second separation insulating layer 60 is formed.

도 4a, 및 도 12ca 내지 도 12cd를 참조하면, 제1 및 제2 희생 게이트들(30a, 30b) 및 희생 게이트 절연막(28)을 선택적으로 제거하여 제2 그루브(62)가 형성될 수 있다. 게이트 절연막(80), 제1 게이트 도전막(82), 및 제2 게이트 도전막(84)이 차례로 기판(10) 상에 형성되어, 제1 그루브들(52) 및 제2 그루브(62)를 채울 수 있다. 게이트 절연막(80), 제1 게이트 도전막(82), 및 제2 게이트 도전막(84)은 도 8la 내지 도 8ld에 예시되고 설명된 바와 같이 동일 물질 및 동일 공정으로 형성될 수 있다.4A and 12C to 12CD, the second groove 62 may be formed by selectively removing the first and second sacrificial gates 30a and 30b and the sacrificial gate insulating layer 28. The gate insulating film 80, the first gate conductive film 82, and the second gate conductive film 84 are sequentially formed on the substrate 10, so that the first grooves 52 and the second grooves 62 are formed. Can be filled. The gate insulating film 80, the first gate conductive film 82, and the second gate conductive film 84 may be formed of the same material and the same process as illustrated and described in FIGS. 8la to 8ld.

도 4a, 및 도 12da 내지 도 12dd를 참조하면, 게이트 절연막(80), 제1 게이트 도전막(82), 및 제2 게이트 도전막(84)이 예를들면, CMP 공정을 통해 평탄화 될 수 있다. 이에 따라, 제1 핀 영역(20a) 상에 게이트 절연막(80) 및 제1 게이트 전극(88a)을 포함하는 제1 게이트(90a), 제2 핀 영역(20b) 상에 게이트 절연막(80), 및 제2 게이트 전극(88b)을 포함하는 제2 게이트(90b), 그리고 제2 분리 절연막(60) 상에 게이트 절연막(80) 및 제3 게이트 전극(88c)을 포함하는 제3 게이트(90c)가 형성될 수 있다. 제1 내지 제3 게이트 전극들(88a, 88b, 88c) 각각은 제1 게이트 도전막(82)과 제2 게이트 도전막(84)을 포함할 수 있다. 제3 게이트(90c)는 제2 분리 절연막(60)의 수직부들(60a)과 베이스부(60b)를 덮고 제2 방향(Y)으로 신장될 수 있다. 제2 분리 절연막(60)의 바닥부 상에 위치한 제3 게이트(90c)의 하면은 제1 분리 절연막(24)의 상면보다 낮을 수 있다. 제2 분리 절연막(60) 상에 위치한 제3 게이트(90c)의 높이는 제1 및 제2 핀 영역들(20a, 20b) 상에 위치한 제1 및 제2 게이트들(90a, 90b)의 높이보다 클 수 있다. 제1 분리 절연막(24) 상에 위치한 제1 내지 제3 게이트들(90a, 90b, 90c)의 높이는 실질적으로 동일할 수 있다. 4A and 12D to 12D, the gate insulating layer 80, the first gate conductive layer 82, and the second gate conductive layer 84 may be planarized through, for example, a CMP process. . Accordingly, the first gate 90a including the gate insulating layer 80 and the first gate electrode 88a on the first fin region 20a and the gate insulating layer 80 on the second fin region 20b, And a second gate 90b including a second gate electrode 88b, and a third gate 90c including a gate insulating layer 80 and a third gate electrode 88c on the second isolation insulating layer 60. Can be formed. Each of the first to third gate electrodes 88a, 88b, and 88c may include a first gate conductive layer 82 and a second gate conductive layer 84. The third gate 90c may cover the vertical portions 60a and the base portion 60b of the second separation insulating layer 60 and extend in the second direction Y. The lower surface of the third gate 90c positioned on the bottom of the second isolation insulating layer 60 may be lower than the upper surface of the first isolation insulating layer 24. The height of the third gate 90c positioned on the second isolation insulating layer 60 is greater than the height of the first and second gates 90a and 90b positioned on the first and second fin regions 20a and 20b. You can. The heights of the first to third gates 90a, 90b, and 90c positioned on the first isolation insulating film 24 may be substantially the same.

도 13aa 내지 도 13dd는 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법의 중간 단계를 설명하기 위한 것으로, 도 13aa 내지 도 13da는 도 13ab 내지 도 13db, 도 13ac 내지 도 13dc, 및 도 13ad 내지 도 13dd는 각각 도 5의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 중간 단계의 개략적인 단면도들이다. 이하 도 1 및 도 8aa 내지 도 8md에서 예시되고, 설명된 부분과 동일한 구성 요소에 대한 내용은 생략하고 특징적인 부분을 중심으로 설명한다.13aa to 13dd are for explaining an intermediate step of a method of manufacturing a semiconductor device according to a fourth embodiment of the present invention, FIGS. 13aa to 13da are FIGS. 13ab to 13db, 13ac to 13dc, and 13ad 13DD are schematic cross-sectional views of the intermediate step taken along line AA ′, BB ′, CC ′, and DD ′ of FIG. 5, respectively. It will be described below in Figures 1 and 8aa to 8md, the contents of the same components as the described portion is omitted and will be described mainly on the characteristic portion.

도 5, 및 도 13aa 내지 도 13ad를 참조하면, 도 12aa 내지 도 12ad를 참조하여 설명된 제2 리세스 영역(53)의 측벽들 및 하면에 노출된 핀 영역들(20)을 산화시켜 산화막(64)을 형성할 수 있다. 산화막(64)은 예를 들면, 도 12ba 내지 도 12bd에 예시되고 설명된 제1 분리 절연막(60)과 동일한 공정으로 형성될 수 있다. 산화막(64)의 하면은 제1 분리 절연막(24)의 상면보다 p2 만큼 낮게 형성될 수 있다. 산화막(64) 상에 매립 절연막(66)을 형성할 수 있다. 예를 들면, 매립 절연막(66)은 제1 그루브(52)와 제2 리세스 영역(53)을 채울 수 있도록 형성될 수 있다. 예를 들면, 매립 절연막(66)은 산화물, 산질화물, 또는 질화물을 포함할 수 있다. Referring to FIGS. 5 and 13aa to 13ad, an oxide film (oxidized by oxidizing fin regions 20 exposed to sidewalls and bottom surfaces of the second recessed region 53 described with reference to FIGS. 12aa to 12ad) 64). The oxide film 64 may be formed, for example, in the same process as the first separation insulating film 60 illustrated and described in FIGS. 12ba to 12bd. The lower surface of the oxide film 64 may be formed lower than the upper surface of the first separation insulating film 24 by p2. A buried insulating film 66 may be formed on the oxide film 64. For example, the buried insulating film 66 may be formed to fill the first groove 52 and the second recessed region 53. For example, the buried insulating film 66 may include oxide, oxynitride, or nitride.

도 5, 및 도 13ba 내지 도 13bd를 참조하면, 매립 절연막(66)이 리세스되어, 제1 그루브(52)가 노출 될 수 있다. 예를 들면, 매립 절연막(66)은 전면 에치백에 의해 보호막 패턴들(46)과 희생 게이트들(30a, 30b) 상에 형성된 매립 절연막(66)의 일부와 제1 그루브(52) 내에 형성된 매립 절연막(66)의 일부가 제거될 수 있다. 예를 들면, 매립 절연막(66)은 보호막 패턴들(46)과 희생 게이트들(30a, 30b)에 대해 선택적으로 제거될 수 있다. 이에 따라, 산화막(64)와 제2 리세스 영역(53)을 채우는 매립 절연막(66)을 포함하는 제2 분리 절연막(60)이 형성될 수 있다. 제2 리세스 영역(53)에 형성된 매립 절연막(66)의 상면은 제1 및 제2 핀 영역들(20a, 20b)의 상면보다 조금 높게 형성될 수 있다. 예를 들면, 리세스된 매립 절연막(66)의 상면은 희생 게이트 절연막(28)의 상면과 공면을 이룰 수 있다. 이와는 달리, 매립 절연막(66)의 상면은 희생 게이트 절연막(28)의 상면보다 높게 형성될 수 있다. 5 and 13B to 13BD, the buried insulating film 66 is recessed, and the first groove 52 may be exposed. For example, the buried insulating film 66 is partially buried in the first groove 52 and a part of the buried insulating film 66 formed on the protective film patterns 46 and the sacrificial gates 30a and 30b by the front etch-back. A portion of the insulating film 66 may be removed. For example, the buried insulating film 66 may be selectively removed for the passivation layer patterns 46 and the sacrificial gates 30a and 30b. Accordingly, the second separation insulating layer 60 including the buried insulating layer 66 filling the oxide layer 64 and the second recessed region 53 may be formed. The top surface of the buried insulating film 66 formed in the second recess region 53 may be formed slightly higher than the top surface of the first and second fin regions 20a and 20b. For example, the top surface of the recessed buried insulating film 66 may be coplanar with the top surface of the sacrificial gate insulating film 28. Alternatively, the top surface of the buried insulating film 66 may be formed higher than the top surface of the sacrificial gate insulating film 28.

매립 절연막(66)은 제2 방향(Y)으로 신장되는 패턴일 수 있다. 매립 절연막(66)은 제1 분리 절연막(24) 상에 형성될 수 있다. 일부 실시예에 따르면, 매립 절연막(66)은 아일랜드 형태로 패턴되어 제2 방향(Y)에서 서로 분리된 패턴들일 수 있다. 이에 따라, 자기 정합적으로 형성된 산화막(64)과 더불어 매립 절연막(66)은 도 1에 도시된 제2 분리 절연막(60)처럼 고립된 형태의 패턴일 수 있다. The buried insulating film 66 may be a pattern extending in the second direction (Y). The buried insulating film 66 may be formed on the first separation insulating film 24. According to some embodiments, the buried insulating layer 66 may be patterned in an island shape and separated from each other in the second direction (Y). Accordingly, the buried insulating film 66 together with the self-aligned oxide film 64 may be an isolated pattern like the second separation insulating film 60 shown in FIG. 1.

도 5, 및 도 13ca 내지 도 13cd를 참조하면, 제1 및 제2 희생게이트들(30a, 30b) 및 희생 게이트 절연막들(28)을 선택적으로 제거한다. 희생 게이트 절연막(28)을 제거할 때 매립 절연막(66)의 일부가 제거되어 매립 절연막(66)의 상면은 예를 들면, 제1 및 제2 핀 영역들(20a, 20b)의 상면과 공면을 이룰 수 있다. 이와는 달리, 매립 절연막(66)의 상면은 제1 및 제2 핀 영역들(20a, 20b)의 상면보다 높을 수 있다. 이후, 게이트 절연막(80), 제1 게이트 도전막(82), 및 제2 게이트 도전막(84)이 차례로 형성될 수 있다. 게이트 절연막(80), 제1 게이트 도전막(82), 및 제2 게이트 도전막(84)은 도 8la 내지 8ld에 예시되고 설명된 바와 같은 동일 물질 및 동일 공정으로 형성될 수 있다. 5 and 13ca to 13cd, the first and second sacrificial gates 30a and 30b and the sacrificial gate insulating films 28 are selectively removed. When the sacrificial gate insulating film 28 is removed, a portion of the buried insulating film 66 is removed, so that the upper surface of the buried insulating film 66 is co-planar with the upper surface of the first and second fin regions 20a and 20b, for example. Can be achieved. Alternatively, the top surface of the buried insulating film 66 may be higher than the top surface of the first and second fin regions 20a and 20b. Thereafter, the gate insulating layer 80, the first gate conductive layer 82, and the second gate conductive layer 84 may be sequentially formed. The gate insulating film 80, the first gate conductive film 82, and the second gate conductive film 84 may be formed of the same material and the same process as illustrated and described in FIGS. 8la to 8ld.

도 5, 및 도 13da 내지 도 13dd를 참조하면, 게이트 절연막(80), 제1 게이트 도전막(82), 및 제2 게이트 도전막(84)이 예를들면, CMP 공정을 통해 평탄화될 수 있다. 이에 따라, 제1 핀 영역(20a) 상에 게이트 절연막(80) 및 제1 게이트 전극(88a)을 포함하는 제1 게이트(90a), 제2 핀 영역(20b) 상에 게이트 절연막(80) 및 제2 게이트 전극(88b)을 포함하는 제2 게이트(90b), 그리고 제2 분리 절연막(60) 상에 게이트 절연막(80) 및 제3 게이트 전극(88c)을 포함하는 제3 게이트(90c)를 형성할 수 있다. 제1 내지 제3 게이트 전극들(88a, 88b, 88c) 각각은 제1 게이트 도전막(82)과 제2 게이트 도전막(84)을 포함할 수 있다. 제2 분리 절연막(60) 상에 위치한 제3 게이트(90c)의 높이는 제1 및 제2 핀 영역들(20a, 20b)의 상에 위치한 제1 및 제2 게이트들(90a, 90b)의 높이와 실질적으로 동일할 수 있다. 이와는 달리, 제2 분리 절연막(60) 상에 위치한 제3 게이트(90c)의 높이는 제1 및 제2 핀 영역들(20a, 20b)의 상에 위치한 제1 및 제2 게이트들(90a, 90b)의 높이보다 작을 수 있다. 한편, 제1 분리 절연막(24) 상에 위치한 제3 게이트(90c)의 높이는 제1 내지 제2 게이트들(90a, 90b)의 높이보다 작을 수 있다, 예를 들면, 제1 분리 절연막(24) 상에 위치한 제3 게이트(90c)의 높이는 제1 내지 제2 게이트들(90a, 90b)에 비해 실질적으로 매립 절연막(66)의 높이만큼 작을 수 있다, 예를 들면, 제3 게이트(90c)는 제2 방향(Y)으로 신장되는 매립 절연막(66) 상에서 나란히 신장될 수 있다. 일부 실시예에 따르면, 매립 절연막(66)이 아일랜드 형일 경우, 제3 게이트(90c)는 제2 분리 절연막(60)의 측벽들과 상면을 덮고 제1 분리 절연막(24)를 가로지르며 제2 방향(Y)으로 신장될 수 있다.  5 and 13da to 13dd, the gate insulating layer 80, the first gate conductive layer 82, and the second gate conductive layer 84 may be planarized through, for example, a CMP process. . Accordingly, the first gate 90a including the gate insulating layer 80 and the first gate electrode 88a on the first fin region 20a, the gate insulating layer 80 on the second fin region 20b, and The second gate 90b including the second gate electrode 88b and the third gate 90c including the gate insulating layer 80 and the third gate electrode 88c are formed on the second separation insulating layer 60. Can form. Each of the first to third gate electrodes 88a, 88b, and 88c may include a first gate conductive layer 82 and a second gate conductive layer 84. The height of the third gate 90c positioned on the second isolation insulating layer 60 is equal to the height of the first and second gates 90a and 90b positioned on the first and second fin regions 20a and 20b. It may be substantially the same. Alternatively, the height of the third gate 90c located on the second isolation insulating layer 60 is the first and second gates 90a and 90b located on the first and second fin regions 20a and 20b. Can be less than the height of Meanwhile, the height of the third gate 90c positioned on the first isolation insulating film 24 may be smaller than the height of the first to second gates 90a and 90b, for example, the first isolation insulating film 24. The height of the third gate 90c located thereon may be substantially smaller than the height of the buried insulating layer 66 compared to the first to second gates 90a and 90b. For example, the third gate 90c may be It may be stretched side by side on the buried insulating film 66 extending in the second direction (Y). According to some embodiments, when the buried insulating film 66 is an island type, the third gate 90c covers sidewalls and an upper surface of the second insulating insulating film 60 and crosses the first insulating insulating film 24 in a second direction (Y).

도 14aa 내지 도 14cd는 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법의 중간 단계를 설명하기 위한 것으로, 도 14aa 내지 도 14ca, 도 14ab 내지 도 14cb, 도 14ac 내지 도 14cc, 및 도 14ad 내지 도 14cd는 각각 도 5의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 중간 단계의 개략적인 단면도들이다. 이하 도 1, 도 8aa 내지 도 8md, 및 도 13aa 내지 도 13dd에서 예시되고 설명된 부분과 동일한 구성 요소에 대한 내용은 생략하고 특징적인 부분을 중심으로 설명한다.14aa to 14cd are for explaining an intermediate step of a method for manufacturing a semiconductor device according to a fifth embodiment of the present invention, FIGS. 14aa to 14ca, 14ab to 14cb, 14ac to 14cc, and 14ad 14 to 14cd are schematic cross-sectional views of the intermediate step taken along line AA ′, BB ′, CC ′, and DD ′ of FIG. 5, respectively. Hereinafter, contents of the same components as those illustrated and described in FIGS. 1, 8aa to 8md, and FIGS. 13aa to 13dd will be omitted and description will be mainly focused on characteristic portions.

도 5, 및 도 14aa 내지 도 14ad를 참조하면, 제1 분리 절연막(60)은 도13ba 내지 도 13bd에 예시되고 설명된 매립 절연막(66)에 비해 높이가 더 작을 수 있다. 예를 들면, 도 13aa 내지 도 13ad에 예시되고 설명된 매립 절연막(66)을 제2 리세스 영역(53)의 일부가 노출되도록 에치백을 진행하므로써, 산화막(64)의 측벽들의 일부가 드러날 수 있다. 매립 절연막(66)의 상면은 제1 및 제2 핀 영역들(20a, 20b)의 상면들 보다 낮을 수 있다.Referring to FIGS. 5 and 14aa to 14ad, the first separation insulating layer 60 may have a smaller height than the buried insulating layer 66 illustrated and described in FIGS. 13ba to 13bd. For example, by performing the etch back so that a part of the second recessed region 53 is exposed to the buried insulating film 66 illustrated and described in FIGS. 13aa to 13ad, a part of sidewalls of the oxide film 64 may be exposed. have. The top surface of the buried insulating layer 66 may be lower than the top surfaces of the first and second fin regions 20a and 20b.

도 5, 및 도 14ba 내지 도 14bd를 참조하면, 제1 및 제2 희생 게이트들(30a, 30b) 및 희생 게이트 절연막들(28)을 선택적으로 제거한다. 이후, 게이트 절연막(80), 제1 게이트 도전막(82), 및 제2 게이트 도전막(84)이 차례로 형성될 수 있다. 게이트 절연막(80), 제1 게이트 도전막(82), 및 제2 게이트 도전막(84)은 도 8la 및 도 8ld에 예시되고 설명된 바와 같은 동일 물질 및 동일 공정으로 형성될 수 있다. 5 and 14B to 14BD, the first and second sacrificial gates 30a and 30b and the sacrificial gate insulating layers 28 are selectively removed. Thereafter, the gate insulating layer 80, the first gate conductive layer 82, and the second gate conductive layer 84 may be sequentially formed. The gate insulating film 80, the first gate conductive film 82, and the second gate conductive film 84 may be formed of the same material and the same process as illustrated and described in FIGS. 8la and 8ld.

도 5, 및 도 14ca 내지 도 14cd를 참조하면, 게이트 절연막(80), 제1 게이트 도전막(82), 및 제2 게이트 도전막(84)이 예를들면, CMP 공정을 통해 평탄화 될 수 있다. 이에 따라, 제1 핀 영역(20a) 상에 게이트 절연막(80) 및 제1 게이트 전극(88a)을 포함하는 제1 게이트(90a), 제2 핀 영역(20b) 상에 게이트 절연막(80) 및 제2 게이트 전극(88b)을 포함하는 제2 게이트(90b), 그리고 제2 분리 절연막(60) 상에 게이트 절연막(80) 및 제3 게이트 전극(88c)을 포함하는 제3 게이트(90c)를 형성할 수 있다. 제1 내지 제3 게이트 전극들(88a, 88b, 88c) 각각은 제1 게이트 도전막(82)과 제2 게이트 도전막(84)을 포함할 수 있다. 제2 분리 절연막(60) 상에 위치한 제3 게이트(90c)의 높이는 제1 및 제2 핀 영역들(20a, 20b) 상에 위치한 제1 및 제2 게이트들(90a, 90b)의 높이보다 클 수 있다. 예를 들면, 제2 분리 절연막(60)의 매립 절연막(66) 상에 위치한 제3 게이트(90c)의 하면은 제1 및 제2 핀 영역들(20, 20b)의 상면들보다 낮을 수 있다. 한편, 제1 분리 절연막(24) 상에 위치한 제3 게이트(90c)의 높이는 제1 내지 제2 게이트들(90a, 90b)의 높이보다 작을 수 있다, 예를 들면, 제1 분리 절연막(24) 상에 위치한 제3 게이트(90c)의 높이는 제1 내지 제2 게이트들(90a, 90b)에 비해 실질적으로 매립 절연막(66)의 높이만큼 작을 수 있다, 예를 들면, 제3 게이트(90c)는 제2 방향(Y)으로 신장되는 매립 절연막(66) 상에서 나란히 신장될 수 있다. 일부 실시예에 따라 매립 절연막(66)이 아일랜드 형일 경우, 제3 게이트(90c)는 제2 분리 절연막(60)의 측벽들과 상면을 덮고 제1 분리 절연막(24)을 가로지르며 제2 방향(Y)으로 신장될 수 있다. 5 and 14ca to 14cd, the gate insulating layer 80, the first gate conductive layer 82, and the second gate conductive layer 84 may be planarized through, for example, a CMP process. . Accordingly, the first gate 90a including the gate insulating layer 80 and the first gate electrode 88a on the first fin region 20a, the gate insulating layer 80 on the second fin region 20b, and The second gate 90b including the second gate electrode 88b and the third gate 90c including the gate insulating layer 80 and the third gate electrode 88c are formed on the second separation insulating layer 60. Can form. Each of the first to third gate electrodes 88a, 88b, and 88c may include a first gate conductive layer 82 and a second gate conductive layer 84. The height of the third gate 90c positioned on the second isolation insulating layer 60 is greater than the height of the first and second gates 90a and 90b positioned on the first and second fin regions 20a and 20b. You can. For example, the lower surface of the third gate 90c positioned on the buried insulating film 66 of the second separation insulating film 60 may be lower than the upper surfaces of the first and second fin regions 20 and 20b. Meanwhile, the height of the third gate 90c positioned on the first isolation insulating film 24 may be smaller than the height of the first to second gates 90a and 90b, for example, the first isolation insulating film 24. The height of the third gate 90c located thereon may be substantially smaller than the height of the buried insulating layer 66 compared to the first to second gates 90a and 90b. For example, the third gate 90c may be It may be stretched side by side on the buried insulating film 66 extending in the second direction (Y). According to some embodiments, when the buried insulating film 66 is of an island type, the third gate 90c covers sidewalls and an upper surface of the second insulating insulating film 60, crosses the first insulating insulating film 24, and crosses the second direction ( Y).

도 15a는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이고, 도 15b, 도 15c, 도 15d, 및 도 15e는 각각 도 15a의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 개략적인 단면도들이다. 15A is a schematic plan view for explaining a semiconductor device according to a sixth embodiment of the present invention, and FIGS. 15B, 15C, 15D, and 15E are AA 'lines, BB' lines, and CC 'lines of FIG. 15A, respectively. Lines and schematic cross-sectional views taken along line DD '.

도 15a 내지 도 15d를 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치는 핀 영역들(20), 제1 게이트(90a), 제2 게이트(90b), 제3 게이트(90c), 제1 분리 절연막(12), 제2 분리 절연막(60), 및 제1 및 제2 소오스/드레인 영역들(40a, 40b)을 포함할 수 있다. 15A to 15D, a semiconductor device according to a sixth exemplary embodiment of the present invention includes fin regions 20, a first gate 90a, a second gate 90b, a third gate 90c, and It may include one separation insulating film 12, a second separation insulating film 60, and first and second source / drain regions 40a and 40b.

핀 영역들(20) 각각은 제1 방향(예를 들면, X 축 방향)으로 연장되며, 서로 분리된 제1 핀 영역(20a), 및 제2 핀 영역(20b)을 포함할 수 있다. 핀 영역들(20)은 제1 분리 절연막(12) 상에 제공될 수 있다. 핀 영역들(20)은 제1 방향(X)과 다른 제2 방향(예를 들면, Y축 방향)으로 서로 분리되어 제공될 수 있다. 핀 영역들(20)의 하면은 제1 분리 절연막(12)의 상면과 접할 수 있다. 제1 방향(X)과 제2 방향(Y)은 서로 교차할 수 있다. 예를 들면, 제1 방향(X)과 제2 방향(Y)은 서로 직교할 수 있으나, 이에 한정되지 않는다. 핀 영역들(20)은 제1 분리 절연막(12) 상에 형성된 반도체 물질을 포함하는 패턴들일 수 있다. 도면에서는, 예시적으로 두 개의 핀 영역들(20)이 제2 방향(Y)에서 서로 분리되어 배치된 것으로 도시하였으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. Each of the fin regions 20 may extend in a first direction (eg, an X-axis direction), and may include a first fin region 20a and a second fin region 20b separated from each other. The fin regions 20 may be provided on the first isolation insulating layer 12. The fin regions 20 may be provided separately from each other in a first direction (X) and a second direction (eg, Y-axis direction). The lower surface of the fin regions 20 may contact the upper surface of the first isolation insulating layer 12. The first direction X and the second direction Y may cross each other. For example, the first direction X and the second direction Y may be orthogonal to each other, but are not limited thereto. The fin regions 20 may be patterns including a semiconductor material formed on the first isolation insulating layer 12. In the drawing, the two fin regions 20 are illustrated as being separated from each other in the second direction Y, but embodiments of the present invention are not limited thereto.

기판은 SOI(Semiconductor On Insulator) 기판일 수 있다. 기판은 하부 반도체 층(10), 제1 분리 절연막(12), 및 상부 반도체 층을 포함할 수 있다. 상부 반도체 층은 패턴되어, 제1 분리 절연막(12) 상의 다수의 핀 영역들(20)을 형성할 수 있다. 하부 반도체 층(10)은 예를 들면, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 적어도 하나의 반도체 물질을 포함할 수 있다. 상부 반도체 층으로부터 형성된 핀 핀 영역들(20)은 예를 들면, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 적어도 하나의 반도체 물질을 포함할 수 있다. 제1 분리 절연막(12)은 매몰 산화막(Buried Oxide)일 수 있다. 제1 분리 절연막(12)은 예를 들면, SIMOX(Separation by Implanted Oxygen) 방법, 옥시데이션 방법, 증착(deposition) 방법을 이용하여 형성될 수 있다. The substrate may be a SOI (Semiconductor On Insulator) substrate. The substrate may include a lower semiconductor layer 10, a first separation insulating layer 12, and an upper semiconductor layer. The upper semiconductor layer may be patterned to form a plurality of fin regions 20 on the first isolation insulating layer 12. The lower semiconductor layer 10 may include, for example, at least one semiconductor material selected from the group consisting of Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs, and InP. The fin fin regions 20 formed from the upper semiconductor layer may include at least one semiconductor material selected from the group consisting of, for example, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs, and InP. . The first separation insulating layer 12 may be a buried oxide. The first separation insulating layer 12 may be formed using, for example, a SIMOX (Separation by Implanted Oxygen) method, an oxidation method, or a deposition method.

핀 영역들(20) 각각은 길이와 폭을 가질수 있다. 한편, 제1 방향(X)은 핀 영역들(20)의 길이 방향과 평행하고, 제2 방향(Y)은 핀 영역들(20)의 폭 방향과 평행할 수 있다. 제1 방향(X)에서 제1 핀 영역(20a)의 단부와 제2 핀 영역(20b)의 단부가 서로 마주 보도록 형성될 수 있다. Each of the fin regions 20 may have a length and a width. Meanwhile, the first direction X may be parallel to the longitudinal direction of the fin regions 20, and the second direction Y may be parallel to the width direction of the fin regions 20. The end portion of the first fin region 20a and the end portion of the second fin region 20b may be formed to face each other in the first direction X.

제1 및 제2 핀 영역들(20a, 20b)은 핀펫(FINFET)의 활성 영역 및 채널 영역으로 사용될 수 있다. 예를 들면, 제1 핀 영역(20a) 및/또는 제2 핀 영역(20b)에 N형 트랜지스터(예를 들면, NMOS 트랜지스터) 또는 P형 트랜지스터(예를 들면 PMOS 트랜지스터)가 형성될 수 있다. 예를 들면, 제1 핀 영역(20a)에는 제1 트랜지스터(110), 그리고 제2 핀 영역(20b)에는 제2 트랜지스터(120)가 형성될 수 있다.. 제1 트랜지스터(110)는 제1 게이트(90a), 및 제1 소오스/드레인 영역(40a)을 포함할 수 있다. 제2 트랜지스터(120)는 제2 게이트 전극(90b), 및 제2 소오스/드레인 영역(40b)을 포함할 수 있다.The first and second fin regions 20a and 20b may be used as the active region and channel region of the finpet FINFET. For example, an N-type transistor (eg, NMOS transistor) or a P-type transistor (eg, PMOS transistor) may be formed in the first fin region 20a and / or the second fin region 20b. For example, the first transistor 110 may be formed in the first fin region 20a, and the second transistor 120 may be formed in the second fin region 20b. The first transistor 110 is the first transistor 110. A gate 90a and a first source / drain region 40a may be included. The second transistor 120 may include a second gate electrode 90b and a second source / drain region 40b.

제1 핀 영역(20a)과 제2 핀 영역(20b) 사이에, 제1 핀 영역(20a)과 제2 핀 영역(20b)을 제1 방향(X)으로 분리하는 제2 분리 절연막(60)이 배치될 수 있다. 제1 트랜지스터(110)와 제2 트랜지스터(120)는 제2 분리 절연막(60)에 의해 분리될 수 있다. 제2 분리 절연막(60)은 아일랜드형의 패턴으로 복수개일 수 있다. 예를 들면, 제2 방향(Y)에 서로 이격되어 배치된 복수개의 제2 분리 절연막들(60)은 서로 얼라인될 수 있다. 제2 분리 절연막(60)은 핀 영역들(20)의 일부가 산화되어 형성된 산화막일 수 있다. 예를 들면, 제2 분리 절연막(60)은 제1 분리 절연막(12) 상에 제공된 핀 영역들(20)이 산화되어 자기 정합적으로 형성된 산화막일 수 있다. 제2 분리 절연막(60)의 상부면은 곡면을 이룰 수 있다. 제2 분리 절연막(60)의 하면은 제1 분리 절연막(12)의 상면과 실질적으로 공면을 이룰 수 있다. 제2 분리 절연막(60)의 상면은 제1 및 제2 핀 영역들(20a, 20b)의 상면과 실질적으로 공면을 이루거나, 낮을 수 있다. A second separation insulating layer 60 separating the first fin region 20a and the second fin region 20b in the first direction X between the first fin region 20a and the second fin region 20b It can be placed. The first transistor 110 and the second transistor 120 may be separated by the second isolation insulating layer 60. The second separation insulating layer 60 may have a plurality of island-shaped patterns. For example, the plurality of second separation insulating layers 60 spaced apart from each other in the second direction Y may be aligned with each other. The second isolation insulating layer 60 may be an oxide layer formed by oxidizing a part of the fin regions 20. For example, the second isolation insulating layer 60 may be an oxide layer formed by self-aligning the pin regions 20 provided on the first isolation insulating layer 12. The upper surface of the second separation insulating layer 60 may form a curved surface. The bottom surface of the second separation insulating film 60 may be substantially coplanar with the top surface of the first separation insulating film 12. The upper surface of the second separation insulating layer 60 may be substantially coplanar or lower with the upper surfaces of the first and second fin regions 20a and 20b.

제2 분리 절연막(60)의 측벽들은 제1 핀 영역(20a) 및 제2 핀 영역(20b) 각각의 측벽과 접할 수 있다. 제2 방향(Y)에서 제2 분리 절연막(60)의 폭은 제1 및 제2 핀 영역들(20a, 20b)의 폭들과 실질적으로 동일할 수 있으나, 이에 한정되지 않고, 크거나 작을 수 있다. Sidewalls of the second isolation insulating layer 60 may contact sidewalls of the first fin region 20a and the second fin region 20b, respectively. The width of the second separation insulating layer 60 in the second direction Y may be substantially the same as the widths of the first and second fin regions 20a and 20b, but is not limited thereto, and may be large or small. .

제1 핀 영역(20a)을 가로지르는 제1 게이트(90a)와 제2 핀 영역(20b)을 가로지르는 제2 게이트(90b)는 제2 방향(Y)으로 신장될 수 있다. 제1 게이트(90a)는 제1 핀 영역(20a)의 측벽들과 상면을 덮고, 제1 분리 절연막(12)을 가로지르며 제2 방향(Y)으로 신장될 수 있다. 제2 게이트 (90b)는 제1 핀 영역(20a)의 측벽들과 상면을 덮고, 제1 분리 절연막(12)을 가로지르며 제2 방향(Y)으로 신장될 수 있다. 제3 게이트(90c)는 제2 분리 절연막(60)의 측벽들과 상면을 덮고, 제1 분리 절연막(12)을 가로지르며 제2 방향(Y)으로 신장될 수 있다. 예를 들면, 제3 게이트(90c)는 그 측벽들에 인접하여 배치된 게이트 스페이서(34) 내에 노출된 제2 분리 절연막(60)의 측벽들과 상면을 덮고, 제1 분리 절연막(24)을 가로지르며 제2 방향(Y)으로 신장될 수 있다. 제1 및 제2 게이트들(90a, 90b)은 트랜지스터의 동작을 위한 노말 게이트로 사용되고, 제3 게이트(90c)는 트랜지스터의 동작에 활용되지 않는 더미 게이트로 사용될 수 있다. 이와는 달리, 제3 게이트(90c)는 신호 전달용 배선 또는 노말 게이트로 사용될 수 있다. 제3 게이트(90c)의 폭은 제1 및 제2 게이트들(90a, 90b)의 폭과 실질적으로 동일하거나, 좁을 수 있다. 도15a 및 도 15b에서는 하나의 제2 분리 절연막(60) 상에 제3 게이트(90c)를 1개만을 예시하였으나, 이에 한정되지 않고 제3 게이트(90c)는 하나의 제2 분리 절연막(60) 상에 2개 이상이 배치될 수 있다. The first gate 90a crossing the first fin region 20a and the second gate 90b crossing the second fin region 20b may be extended in the second direction Y. The first gate 90a covers sidewalls and an upper surface of the first fin region 20a, crosses the first isolation insulating layer 12, and extends in the second direction Y. The second gate 90b may cover sidewalls and an upper surface of the first fin region 20a, cross the first isolation insulating layer 12, and extend in the second direction Y. The third gate 90c may cover sidewalls and an upper surface of the second separation insulating layer 60, cross the first separation insulating layer 12, and extend in the second direction Y. For example, the third gate 90c covers the upper surfaces of the sidewalls of the second isolation insulating film 60 exposed in the gate spacer 34 disposed adjacent to the sidewalls, and the first isolation insulating film 24 is It can traverse and extend in the second direction (Y). The first and second gates 90a and 90b may be used as a normal gate for the operation of the transistor, and the third gate 90c may be used as a dummy gate that is not utilized for the operation of the transistor. Alternatively, the third gate 90c may be used as a signal transmission line or a normal gate. The width of the third gate 90c may be substantially the same as the width of the first and second gates 90a and 90b, or may be narrow. In FIGS. 15A and 15B, only one third gate 90c is illustrated on one second separation insulating layer 60, but the present invention is not limited thereto, and the third gate 90c has one second separation insulating layer 60. Two or more phases may be disposed.

제1 게이트(90a)는 제1 게이트 전극(88a)과 게이트 절연막(80)을 포함할 수 있다. 제2 게이트(90b)는 제2 게이트 전극(88b)과 게이트 절연막(80)을 포함할 수 있다. 제3 게이트(90c)는 제3 게이트 전극(88c)과 게이트 절연막(80)을 포함할 수 있다. The first gate 90a may include a first gate electrode 88a and a gate insulating layer 80. The second gate 90b may include a second gate electrode 88b and a gate insulating layer 80. The third gate 90c may include a third gate electrode 88c and a gate insulating layer 80.

제1 및 제2 핀 영역들(20a, 20b)과, 제1 및 제2게이트 전극들(88a, 88b, 88c) 사이에 게이트 절연막(80)이 개재될 수 있다. 제3 게이트 전극(88c)과 제2 분리 절연막(60) 사이에 게이트 절연막(80)이 개재될 수 있다. 게이트 절연막(80)은 제1 내지 제3 게이트 전극들(88a, 88b, 88c) 각각의 측벽들과 하면을 둘러싸며 제2 방향(Y)으로 신장될 수 있다. 제1 및 제2 게이트 전극들(88a, 88b) 각각에 대응하는 게이트 절연막(80)은 제1 및 제2 게이트 전극들(88a, 88b) 각각과 더불어 1 및 제2 핀 영역들(20a, 20b) 각각의 측벽들과 상면을 덮으며 제2 방향(Y)으로 신장될 수 있다. 제3 게이트 전극(88c)에 대응하는 게이트 절연막(80)은 제3 게이트 전극(88c)과 더불어 제2 분리 절연막(60)의 상면과 측벽들을 덮으며, 제2 방향(Y)으로 신장될 수 있다. 게이트 절연막(80)은 제1 분리 절연막(12)을 가로지르며 제2 방향(Y)으로 신장될 수 있다. 게이트 절연막(80)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전(High-k) 물질을 포함할 수 있다. 예를 들면, 게이트 절연막(80)은 HfO2, ZrO2, Al2O3, La2O3 , 또는 Ta2O5들 중 적어도 하나를 포함할 수 있다. 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 한정되는 것은 아니다.A gate insulating layer 80 may be interposed between the first and second fin regions 20a and 20b and the first and second gate electrodes 88a, 88b, and 88c. A gate insulating layer 80 may be interposed between the third gate electrode 88c and the second separation insulating layer 60. The gate insulating layer 80 may extend in the second direction Y while surrounding the sidewalls and the lower surfaces of the first to third gate electrodes 88a, 88b, and 88c. The gate insulating layer 80 corresponding to each of the first and second gate electrodes 88a and 88b includes first and second gate regions 88a and 88b, respectively, and first and second fin regions 20a and 20b. ) Covering each of the side walls and the upper surface may be extended in the second direction (Y). The gate insulating layer 80 corresponding to the third gate electrode 88c covers the upper surface and sidewalls of the second separation insulating layer 60 together with the third gate electrode 88c, and may be extended in the second direction (Y). have. The gate insulating layer 80 crosses the first separation insulating layer 12 and may extend in the second direction Y. The gate insulating layer 80 may include a high-k material having a higher dielectric constant than the silicon oxide layer. For example, the gate insulating layer 80 may include at least one of HfO 2 , ZrO 2 , Al 2 O 3 , La 2 O 3 , or Ta 2 O 5 . Hafnium oxide, hafnium silicon oxide, lanthanum oxide, lanthanum aluminum oxide, zirconium oxide, zirconium silicon oxide, tantalum oxide (tantalum oxide), titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium titanium oxide, yttrium oxide, aluminum oxide (Aluminum oxide), lead scandium tantalum oxide (lead scandium tantalum oxide), or lead zinc niobate (lead zinc niobate) may include one or more, but is not limited thereto.

제3 게이트 전극(88c)의 하부의 폭은, 제2 분리 절연막(60)의 상부의 폭보다 좁을 수 있다. 제1 게이트 전극(88a)의 상면, 제2 게이트 전극(88b)의 상면, 및 제3 게이트 전극(88c)의 상면은 실질적으로 서로 공면을 이룰 수 있다. 예를 들면, 평탄화 공정을 통해서 게이트 전극들(88a, 88b, 88c)의 상면들이 동일 평면 상에 있을 수 있다. 게이트 절연막(80)의 상면도 게이트 전극들(88a, 88b, 88c)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 및 제2 핀 영역들(20a, 20b) 상에 배치된 제1 및 제2 게이트들(90a, 90b)의 높이와 제2 분리 절연막(60) 상에 배치된 제3 게이트(90c)의 높이는 실질적으로 동일할 수 있다. 예를 들면, 제1 및 제2 핀 영역들(20a, 20b) 상에 배치된 제1 및 제2 게이트 전극들(88a, 88b)의 높이와 제2 분리 절연막(60) 상에 배치된 제3 게이트 전극(88c)의 높이는 실질적으로 동일할 수 있다. 따라서. 제3 게이트 전극(88c)이 신호 배선용 또는 노말 게이트 전극으로 사용될 경우, 다른 게이트 전극들(88a, 88b)과 동일한 두께를 가지므로 다른 게이트 전극들(88a, 88b)에 비해 신호가 지연되는 현상이 방지되어 본 발명의 실시예에 의한 반도체 장치의 특성이 강화될 수 있다. 이와는 달리, 제1 및 제2 핀 영역들(20a, 20b) 상에 배치된 제1 및 제2 게이트 전극들(88a, 88b)의 높이는 제2 분리 절연막(60) 상에 배치된 제3 게이트 전극(88c)의 높이보다 클 수 있다.The width of the lower portion of the third gate electrode 88c may be narrower than the width of the upper portion of the second isolation insulating layer 60. The top surface of the first gate electrode 88a, the top surface of the second gate electrode 88b, and the top surface of the third gate electrode 88c may be substantially coplanar with each other. For example, the top surfaces of the gate electrodes 88a, 88b, and 88c may be on the same plane through a planarization process. The top surface of the gate insulating layer 80 may also be substantially coplanar with the top surfaces of the gate electrodes 88a, 88b, and 88c. The height of the first and second gates 90a and 90b disposed on the first and second fin regions 20a and 20b and the third gate 90c disposed on the second separation insulating layer 60 The height can be substantially the same. For example, the height of the first and second gate electrodes 88a and 88b disposed on the first and second fin regions 20a and 20b and the third disposed on the second separation insulating layer 60. The height of the gate electrode 88c may be substantially the same. therefore. When the third gate electrode 88c is used for signal wiring or as a normal gate electrode, the signal has a delay compared to other gate electrodes 88a and 88b because it has the same thickness as the other gate electrodes 88a and 88b. The characteristics of the semiconductor device according to the embodiment of the present invention can be prevented. Alternatively, the heights of the first and second gate electrodes 88a and 88b disposed on the first and second fin regions 20a and 20b are the third gate electrodes disposed on the second separation insulating layer 60. It may be greater than the height of (88c).

제1 및 제2 게이트 전극들(88a, 88b) 각각은 제1 게이트 도전막(82)과 제2 게이트 도전막(84)을 포함할 수 있다. 제1 게이트 도전막(82)은 제 2 게이트 도전막(84)과 게이트 절연막(80) 사이에 개재되어 제1 및 제2 게이트 전극들(88a, 88b)의 일함수를 조절할 수 있다. 제2 게이트 도전막(84)은 제1 게이트 도전막(82)에 의해 형성된 공간을 채울 수 있다. 제1 게이트 도전막(82)은 금속을 포함할 수 있다. 예를 들면, 제1 게이트 도전막(82)은 TiN, TaN, TiC, TiAl, TiAlC, TiAlN, TaC, 및 TaAlN 중 적어도 하나의 물질을 포함할 수 있다. 또한, 제2 게이트 도전막(84)은 금속을 포함할 수 있다. 예를 들면, 제2 게이트 도전막(84)은 W, 또는 Al을 포함할 수 있다. 제3 게이트 전극(88c)은 제1 게이트 도전막(82)과 제2 게이트 도전막(84)을 포함할 수 있다. 제3 게이트 전극(88c)의 제1 게이트 도전막(82)은 게이트 절연막(80)과 제2 게이트 도전막(84) 사이에 개재되고, 제2 게이트 도전막(84)은 제1 게이트 도전막(82)에 의해 형성된 공간을 채울 수 있다. 제3 게이트 전극(88c)의 제1 게이트 도전막(82)과 제2 게이트 도전막(84)은 제1 및 제2 게이트 전극들(88a, 88b) 각각의 제1 게이트 도전막(82) 및 제2 게이트 도전막(84)과 동일한 물질일 수 있다. 제1 내지 제3 게이트 전극들(88a, 88b, 88c)은 예를 들면, 리플레이스먼트 공정(replacement process) 또는 게이트 라스트 공정(gate last process)을 통해서 형성될 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. Each of the first and second gate electrodes 88a and 88b may include a first gate conductive layer 82 and a second gate conductive layer 84. The first gate conductive layer 82 is interposed between the second gate conductive layer 84 and the gate insulating layer 80 to adjust the work function of the first and second gate electrodes 88a and 88b. The second gate conductive layer 84 may fill a space formed by the first gate conductive layer 82. The first gate conductive layer 82 may include metal. For example, the first gate conductive layer 82 may include at least one material of TiN, TaN, TiC, TiAl, TiAlC, TiAlN, TaC, and TaAlN. In addition, the second gate conductive layer 84 may include metal. For example, the second gate conductive layer 84 may include W or Al. The third gate electrode 88c may include a first gate conductive layer 82 and a second gate conductive layer 84. The first gate conductive film 82 of the third gate electrode 88c is interposed between the gate insulating film 80 and the second gate conductive film 84, and the second gate conductive film 84 is the first gate conductive film The space formed by 82 can be filled. The first gate conductive layer 82 and the second gate conductive layer 84 of the third gate electrode 88c are the first gate conductive layer 82 and the first and second gate electrodes 88a and 88b, respectively. The second gate conductive layer 84 may be formed of the same material. The first to third gate electrodes 88a, 88b, and 88c may be formed through, for example, a replacement process or a gate last process, but embodiments of the present invention It is not limited to this.

게이트 스페이서(34)가 제1 내지 제3 게이트들(90a, 90b, 90c) 각각의 양 측벽들에 인접하여 형성될 수 있다. 제1 내지 제3 게이트들(90a, 90b, 90c)과 더불어 게이트 스페이서(34)는 제2 방향(Y)으로 신장될 수 있다. 게이트 절연막(80)이 게이트 스페이서(34)와 제1 내지 제3 게이트 전극들(88c, 88b, 88c) 사이에 개재될 수 있다. 게이트 스페이서(34)의 상면은 평탄화되어 제1 내지 제3 게이트 전극들(88c, 88b, 88c)의 상면과 공면을 이룰 수 있다. 제1 방향(X)에서의 제2 분리 절연막(60)의 측벽들은 제3 게이트 전극(88c)의 측벽들에 인접한 게이트 스페이서(34)의 내측벽에 실질적으로 얼라인 되거나 제2 분리 절연막(60)의 상면은 게이트 스페이서(34)의 하면과 일부 오버랩되어 접촉할 수 있다. 게이트 스페이서(34)는 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다.The gate spacer 34 may be formed adjacent to both side walls of each of the first to third gates 90a, 90b, and 90c. The gate spacers 34 may be extended in the second direction Y along with the first to third gates 90a, 90b, and 90c. The gate insulating layer 80 may be interposed between the gate spacer 34 and the first to third gate electrodes 88c, 88b, and 88c. The top surface of the gate spacer 34 may be flattened to form a coplanar surface with the top surfaces of the first to third gate electrodes 88c, 88b, and 88c. Sidewalls of the second separation insulating film 60 in the first direction X are substantially aligned with the inner wall of the gate spacer 34 adjacent to the sidewalls of the third gate electrode 88c or the second separation insulating film 60 ), The upper surface of the gate spacer 34 may partially overlap the contact. The gate spacer 34 may include silicon nitride or silicon oxynitride.

제1 내지 제3 게이트들(90a, 90b, 90c)의 측벽들에 인접하여 불순물을 포함하는 소오스/드레인 영역들(40a, 40b)이 배치될 수 있다. 예를 들면, 제1 게이트(90a)의 양 측벽들에 인접한 제1 핀 영역(20a)에 제1 소오스/드레인 영역(40a)이 형성되고, 제2 게이트(90b)의 양 측벽들에 인접한 제2 핀 영역(20a)에 제2 소오스/드레인 영역(40b)이 형성될 수 있다. 제1 및 제2 소오스/드레인 영역들(40a, 40b)은 반도체 물질을 포함한 에피텍셜 층을 포함할 수 있다. 예를 들면, 반도체 물질을 포함한 에피텍셜 층은 제1 및 제2 핀 영역들(20a, 20b)에 형성된 제1 리세스 영역들(36)에 형성될 수 있다. 또한, 제1 및 제2 소오스/드레인 영역들(40a, 40b)은 제1 및 제2 핀 영역들(20a, 20b)의 상면 보다 돌출되도록 형성되어, 상승된(elevated) 소오스/드레인 구조를 가질 수 있다. 제1 및 제2 소오스/드레인 영역들(40a, 40b)의 단면은 다각형, 타원형 또는 원형일 수 있다. 일부 실시예에 따르면, 제1 및 제2 소오스/드레인 영역들(20a, 20b) 중 적어도 하나는 에피텍셜층을 포함하지 않을 수 있다. 게이트 스페이서(34)에 의해 제1 게이트 전극(88a)과 제1 소오스/드레인 영역(40a)은 격리될 수 있다. 게이트 스페이서(34)에 의해 제2 게이트 전극(88b)과 제2 소오스/드레인 영역(40b)은 격리될 수 있다. 자기 정합적으로 형성된 제2 분리 절연막(60) 및 게이트 스페이서(34)에 의해 제1 및 제2 소오스 /드레인 영역들(40a, 40b)과 제3 게이트 전극(88c)은 서로 이격되어 그것들 간의 단락 또는 누설 전류가 방지될 수 있다. Source / drain regions 40a and 40b including impurities may be disposed adjacent to sidewalls of the first to third gates 90a, 90b, and 90c. For example, a first source / drain region 40a is formed in a first fin region 20a adjacent to both side walls of the first gate 90a, and a first adjacent to both side walls of the second gate 90b is formed. A second source / drain region 40b may be formed in the 2 fin region 20a. The first and second source / drain regions 40a and 40b may include an epitaxial layer including a semiconductor material. For example, an epitaxial layer including a semiconductor material may be formed in the first recess regions 36 formed in the first and second fin regions 20a and 20b. In addition, the first and second source / drain regions 40a and 40b are formed to protrude more than the upper surfaces of the first and second fin regions 20a and 20b, so as to have an elevated source / drain structure. Can be. The cross-sections of the first and second source / drain regions 40a and 40b may be polygonal, elliptical or circular. According to some embodiments, at least one of the first and second source / drain regions 20a and 20b may not include an epitaxial layer. The first gate electrode 88a and the first source / drain region 40a may be isolated by the gate spacer 34. The second gate electrode 88b and the second source / drain region 40b may be isolated by the gate spacer 34. The first and second source / drain regions 40a and 40b and the third gate electrode 88c are spaced apart from each other by the second separation insulating layer 60 and the gate spacer 34 formed in a self-aligning manner, thereby shorting between them. Alternatively, leakage current can be prevented.

제1 트랜지스터(110) 및/또는 제2 트랜지스터(120)가 PMOS 트랜지스터인 경우, 제1 소오스/드레인 영역(40a), 및/또는 제2 소오스/드레인 영역(40b)은 압축 스트레스 물질을 포함할 수 있다. 압축 스트레스 물질은 실리콘에 비해서 격자상수가 큰 물질(예를 들면, SiGe)일 수 있다. 압축 스트레스 물질은 제1 핀 영역(20a) 및/또는 제2 핀 영역(20b)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다. When the first transistor 110 and / or the second transistor 120 are PMOS transistors, the first source / drain region 40a and / or the second source / drain region 40b may include a compressive stress material. Can be. The compressive stress material may be a material having a larger lattice constant than silicon (eg, SiGe). The compressive stress material may improve the mobility of carriers in the channel region by applying compressive stress to the first fin region 20a and / or the second fin region 20b.

제1 트랜지스터(110) 및/또는 제2 트랜지스터(120)가 NMOS 트랜지스터인 경우, 제1 소오스/드레인 영역(40a), 및/또는 제2 소오스/드레인 영역(40b)은 핀 영역들(20)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들면, 핀 영역들(20)이 실리콘일 경우, 제1 소오스/드레인 영역(40a), 및/또는 제2 소오스/드레인 영역(40b)은 실리콘이거나, 실리콘보다 격자 상수가 작은 물질(예를 들면, SiC)일 수 있다.When the first transistor 110 and / or the second transistor 120 are NMOS transistors, the first source / drain region 40a and / or the second source / drain region 40b are fin regions 20 It may be the same material as, or a tensile stress material. For example, when the fin regions 20 are silicon, the first source / drain region 40a, and / or the second source / drain region 40b is silicon, or a material having a smaller lattice constant than silicon (eg For example, SiC).

제1 및 제2 소오스/드레인 영역들(40a, 40b) 상에 실리사이드 층(42)이 더 형성될 수 있다. 실리사이드 층(42)은 Ni, Co, Pt, 또는 Ti 중 적어도 어느 하나의 금속을 포함할 수 있다. A silicide layer 42 may be further formed on the first and second source / drain regions 40a and 40b. The silicide layer 42 may include at least one metal of Ni, Co, Pt, or Ti.

실리사이드 층(42) 상에는 층간 절연막(44)이 형성될 수 있다. 층간 절연막(44)은 복수개의 게이트 스페이서들(34) 사이의 갭을 일부 채울 수 있다, 층간 절연막(42)은 실리콘 산화물 또는 실리콘 산화물 보다 낮은 유전상수를 갖는 저유전(Low-k) 물질을 포함할 수 있다. 층간 절연막(42)은 다공성의(porous) 절연물질을 포함할 수 있다. 한편, 층간 절연막(42)에 에어갭이 형성될 수 있다. 층간 절연막(44) 상에는 보호막 패턴들(46)이 형성될 수 있다. 보호막 패턴들(46)의 상면은 게이트 전극들(88a, 88b, 88c)의 상면들과 실질적으로 공면을 이룰 수 있다. 보호막 패턴들(46)은 질화물, 또는 산질화물을 포함할 수 있다.An interlayer insulating film 44 may be formed on the silicide layer 42. The interlayer insulating film 44 may partially fill the gap between the plurality of gate spacers 34. The interlayer insulating film 42 includes silicon oxide or a low-k material having a lower dielectric constant than silicon oxide. can do. The interlayer insulating film 42 may include a porous insulating material. Meanwhile, an air gap may be formed in the interlayer insulating layer 42. Protective layer patterns 46 may be formed on the interlayer insulating layer 44. The upper surfaces of the passivation layer patterns 46 may be substantially coplanar with the upper surfaces of the gate electrodes 88a, 88b, and 88c. The passivation layer patterns 46 may include nitride or oxynitride.

도 16a는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이고, 도 16b, 도 16c, 도 16d, 및 도 16e는 각각 도 16a의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 개략적인 단면도들이다. 이하 도 15a 내지 도 15d에서 예시되고 설명된 부분과 동일한 구성 요소에 대한 내용은 생략하고 특징적인 부분을 중심으로 설명한다.16A is a schematic plan view for describing a semiconductor device according to a seventh embodiment of the present invention, and FIGS. 16B, 16C, 16D, and 16E are AA 'lines, BB' lines, and CC 'lines of FIG. 16A, respectively. Lines and schematic cross-sectional views taken along line DD '. Hereinafter, contents of the same components as those illustrated and described in FIGS. 15A to 15D will be omitted, and description will be mainly focused on characteristic portions.

도 16a 내지 도 16e를 참조하면, 본 발명의 제7 실시예에 따른 반도체 장치는 서로 분리된 한 쌍의 절연막들을 구비한 제2 분리 절연막(60)을 포함할 수 있다. 제2 분리 절연막(60)은 제1 및 제2 핀 영역들(20a, 20b)의 측벽들과 접할 수 있다. 예를 들면, 제2 분리 절연막(60)은 라이너 형태로 제1 방향(X)에서 서로 마주보는 제1 핀 영역(20a)의 측벽과 제2 핀 영역(20b)의 측벽에 자기정합적으로 형성된 산화막들을 포함할 수 있다. 예를 들면, 제2 분리 절연막(60)은 핀 영역들(20)에 형성된 제2 리세스 영역(53)에 의해 노출된 핀 영역들(20)의 측벽들이 자기정합적으로 산화되어 형성된 산화막일 수 있다. 예를 들면, 제2 분리 절연막(60)은 제2 리세스 영역(53)에 노출된 제1 핀 영역(20a)과 제2 핀 영역(20b)의 측벽들이 선택적으로 산화되어 형성될 수 있다. 제2 분리 절연막(60)의 하면은 제1 분리 절연막(12)의 상면과 접할 수 있다. 제3 게이트(90c)는 제2 분리 절연막(60)의 측벽들을 덮고 제2 방향(Y)으로 신장될 수 있다. 제3 게이트(90c)의 일부는 리세스 영역(53)을 채울 수 있다. 예를 들면, 제3 게이트(90c)에 포함된 제3 게이트 전극(88c)의 일부는 게이트 절연막(80)과 더불어 제2 분리 절연막(60)의 내측벽들 사이에 배치되고 제2 방향(Y)으로 신장할 수 있다.16A to 16E, the semiconductor device according to the seventh embodiment of the present invention may include a second separation insulating layer 60 having a pair of insulating layers separated from each other. The second isolation insulating layer 60 may contact sidewalls of the first and second fin regions 20a and 20b. For example, the second separation insulating layer 60 is self-aligned on the sidewalls of the first fin region 20a and the sidewalls of the second fin region 20b facing each other in the first direction X in a liner shape. It may include oxide films. For example, the second separation insulating film 60 may be an oxide film formed by self-aligning sidewalls of the fin regions 20 exposed by the second recess region 53 formed in the fin regions 20. You can. For example, the second isolation insulating layer 60 may be formed by selectively oxidizing sidewalls of the first fin region 20a and the second fin region 20b exposed in the second recess region 53. The lower surface of the second separation insulating film 60 may contact the upper surface of the first separation insulating film 12. The third gate 90c covers sidewalls of the second isolation insulating layer 60 and may be extended in the second direction Y. A portion of the third gate 90c may fill the recess region 53. For example, a part of the third gate electrode 88c included in the third gate 90c is disposed between the inner walls of the second separation insulating layer 60 together with the gate insulating layer 80 and in the second direction (Y). ).

제3 게이트(90c)는 제1 분리 절연막(12) 상에서 제2 방향(Y)으로 균일한 높이로 신장될 수 있다. 제3 게이트(90c)는 게이트 스페이서(34)의 상면으로부터 제1 분리 절연막(12)의 상면으로 연장되며. 그 측벽들은 게이트 스페이서(34) 및 게이트 스페이서(34)의 아래의 제2 분리 절연막(60)과 접할 수 있다. 제2 분리 절연막(60)과 접하는 위치의 제3 게이트(90c)의 높이는 제1 및 제2 핀 영역들(20a, 20b) 상에 위치한 제1 및 제2 게이트들(90a, 90b)의 높이보다 클 수 있다. 핀 영역들(20) 사이의 제1 분리 절연막(12) 상에 위치한 제1 내지 제3 게이트 전극들(90a, 90b, 90c)의 높이는 실질적으로 동일할 수 있다. The third gate 90c may be extended to a uniform height in the second direction Y on the first separation insulating layer 12. The third gate 90c extends from the top surface of the gate spacer 34 to the top surface of the first isolation insulating layer 12. The sidewalls may contact the gate spacer 34 and the second separation insulating layer 60 under the gate spacer 34. The height of the third gate 90c at a position in contact with the second isolation insulating layer 60 is greater than the height of the first and second gates 90a and 90b positioned on the first and second fin regions 20a and 20b. It can be big. The heights of the first to third gate electrodes 90a, 90b, and 90c positioned on the first isolation insulating layer 12 between the fin regions 20 may be substantially the same.

도 17a는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 개략적인 평면도이고, 도 17b, 도 17c, 도 17d, 및 도 17e는 각각 도 17a의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 개략적인 단면도들이다. 이하 도 15a 내지 도 15e, 및 도 16a 내지 16e에서 예시되고 설명된 부분과 동일한 구성 요소에 대한 내용은 생략하고 특징적인 부분을 중심으로 설명한다.17A is a schematic plan view for describing a semiconductor device according to an eighth embodiment of the present invention, and FIGS. 17B, 17C, 17D, and 17E are AA 'lines, BB' lines, and CC 'lines of FIG. 17A, respectively. Lines and schematic cross-sectional views taken along line DD '. Hereinafter, contents of the same components as those illustrated and described in FIGS. 15A to 15E and FIGS. 16A to 16E will be omitted and description will be mainly focused on characteristic portions.

도 17a 내지 17e를 참조하면, 본 발명의 제8 실시예에 따른 반도체 장치는 산화막(64)과 매립 절연막(66)을 포함하는 제2 분리 절연막(60)을 포함할 수 있다. 산화막(64)은 도 16a 내지 도 16e에서 예시하고 설명한 한 제2 분리 절연막(60)과 동일한 구조 및 물질을 가질 수 있다. 매립절연막(66)은 측벽들에 산화막들(64)이 형성된 제2 리세스 영역(53)을 채우며 배치될 수 있다. 매립 절연막(66)의 상면은 제1 및 제2 핀 영역들(20a, 20b)의 상면들과 실질적으로 공면을 이룰 수 있다. 이와는 달리 매립 절연막(66)의 상면은 제1 및 제2 핀 영역들(20a, 20b)의 상면들보다 높게 형성될 수 있다. 17A to 17E, the semiconductor device according to the eighth embodiment of the present invention may include a second separation insulating layer 60 including the oxide layer 64 and the buried insulating layer 66. The oxide film 64 may have the same structure and material as the second separation insulating film 60 as illustrated and described in FIGS. 16A to 16E. The buried insulating film 66 may be disposed while filling the second recess regions 53 in which oxide films 64 are formed on sidewalls. The top surface of the buried insulating film 66 may be substantially coplanar with the top surfaces of the first and second fin regions 20a and 20b. Alternatively, the upper surface of the buried insulating film 66 may be formed higher than the upper surfaces of the first and second fin regions 20a and 20b.

매립 절연막(66)은 제1 분리 절연막(12)과 접하며 제2 방향(Y)으로 신장될 수 있다. 핀 영역들(20) 사이의 제1 분리 절연막(12) 상에서 제3 게이트(90c)의 높이는 제1 및 제2 게이트들(90a, 90b)의 높이보다 작을 수 있다. 제3 게이트(90c)는 제2 분리 절연막(60) 상에서 제2 방향(Y)으로 신장될 수 있다. 일부 실시예에 따르면, 매립 절연막(66)은 도 15a에 예시된 제2 분리 절연막(60)처럼 아일랜드형의 패턴일 수 있다. 이에 따라, 제3 게이트(90c)는 제2 분리 절연막(60) 중 적어도 매립 절연막(66)의 상면과 측벽들을 덮고 제1 분리 절연막(12)을 가로지르며 제2 방향(Y)으로 신장될 수 있다.The buried insulating film 66 is in contact with the first separation insulating film 12 and may be extended in the second direction (Y). The height of the third gate 90c on the first isolation insulating layer 12 between the fin regions 20 may be smaller than the height of the first and second gates 90a and 90b. The third gate 90c may be extended in the second direction Y on the second separation insulating layer 60. According to some embodiments, the buried insulating film 66 may be an island-like pattern, like the second separation insulating film 60 illustrated in FIG. 15A. Accordingly, the third gate 90c covers at least the top surface and sidewalls of the buried insulating film 66 among the second insulating insulating films 60, crosses the first insulating insulating film 12, and may extend in the second direction (Y). have.

일부 실시예에 따르면, 매립 절연막(66)은 도 7a 내지 7d에서 예시되고 설명된 바와 같이 산화막들(64)의 상면과 제1 및 제2 핀 영역들(20a, 20b)의 상면들보다 낮은 상면을 가질 수 있다. 매립 절연막(66)은 제2 방향(Y)으로 연장되는 라인 형의 패턴이거나 아일랜드 형의 패턴일 수 있다. 제2 분리 절연막(60) 상에 위치한 제3 게이트(90c)의 높이는 도 7a 내지 7d에서 예시되고 설명된 제3 게이트(90c)처럼 제1 및 제2 핀 영역들(20a, 20b) 상에 각각 위치한 제1 및 제2 게이트들(90a, 90b)의 높이보다 클 수 있다. 반면에 핀 영역들(20) 사이의 제1 분리 절연막(12) 상에서 제3 게이트(90c)의 높이는 제1 및 제2 게이트들(90a, 90b)의 높이보다 매립 절연막(66)의 높이만큼 작을 수 있다. 제3 게이트(90c)는 제2 분리 절연막(60) 상에서 제2 방향(Y)으로 신장될 수 있다. 한편, 매립 절연막(66)이 아일랜드 형의 패턴일 경우, 제3 게이트(90c)는 제2 분리 절연막(60) 중 적어도 매립 절연막(66)의 상면과 측벽들을 덮고 제1 분리 절연막(12)을 가로지르며, 제2 방향(Y)으로 신장될 수 있다.According to some embodiments, the buried insulating film 66 is lower than the top surfaces of the oxide films 64 and the first and second fin regions 20a and 20b as illustrated and described in FIGS. 7A to 7D. Can have The buried insulating film 66 may be a line-type pattern extending in the second direction Y or an island-type pattern. The height of the third gate 90c positioned on the second isolation insulating layer 60 is on the first and second fin regions 20a and 20b, respectively, as in the third gate 90c illustrated and described in FIGS. 7A to 7D. It may be greater than the height of the located first and second gates 90a and 90b. On the other hand, the height of the third gate 90c on the first separation insulating layer 12 between the fin regions 20 is smaller than the height of the first and second gates 90a and 90b by the height of the buried insulating layer 66. You can. The third gate 90c may be extended in the second direction Y on the second separation insulating layer 60. On the other hand, when the buried insulating film 66 is an island-type pattern, the third gate 90c covers at least the top surface and sidewalls of the buried insulating film 66 of the second separating insulating film 60 and covers the first separating insulating film 12. Transversely, it may extend in the second direction (Y).

도 18aa 내지 18ld은 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 것으로, 도 18aa 내지 도 18Ia, 도 18ab 내지 도 18Ib, 도 18ac 내지 도 18Ic, 및 도 18ad 내지 도 18Id는 각각 도 15a의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 중간 단계의 단면도들이다 18aa to 18ld are for explaining a method of manufacturing a semiconductor device according to a sixth embodiment of the present invention. 15A are cross-sectional views of the intermediate stage taken along line AA ', BB', CC ', and DD', respectively.

도 15a, 및 도 18aa 내지 도 18ad을 참조하면, SOI(Semiconductor On Insulator) 기판이 제공될 수 있다. SOI(Semiconductor On Insulator) 기판은 순차적으로 적층된 하부 반도체 층(10), 제1 분리 절연막(12) 및 상부 반도체 층(14)을 포함할 수 있다. 하부 반도체 층(10) 및 상부 반도체 층(14)은 예를 들면, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 적어도 하나의 반도체 물질을 포함할 수 있다. 제1 분리 절연막(12)은 매몰 산화막(Buried Oxide)일 수 있다. 제1 분리 절연막(12)은 예를 들면, SIMOX(Separation by Implanted Oxygen) 방법, 옥시데이션 방법, 증착(deposition) 방법을 이용하여 형성될 수 있다. 15A and 18A to 18A, a semiconductor on insulator (SOI) substrate may be provided. The SOI (Semiconductor On Insulator) substrate may include a sequentially stacked lower semiconductor layer 10, a first isolation insulating layer 12, and an upper semiconductor layer 14. The lower semiconductor layer 10 and the upper semiconductor layer 14 may include at least one semiconductor material selected from the group consisting of, for example, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs, and InP. have. The first separation insulating layer 12 may be a buried oxide. The first separation insulating layer 12 may be formed using, for example, a SIMOX (Separation by Implanted Oxygen) method, an oxidation method, or a deposition method.

도 15a, 및 도 18ba 내지 도 18bd를 참조하면, 상부 반도체 층(14)을 패터닝하여 제1 방향(X)으로 신장되며 제2 방향(Y) 방향으로 서로 떨어진 핀 영역들(20)을 형성할 수 있다. 핀 영역들(20)은 제2 방향(Y)에서 제1 분리 절연막(12)에 의해 서로 격리될 수 있다. 제1 방향(X)과 제2 방향(Y)은 서로 교차할 수 있다. 예를 들면, 제1 방향(X)과 제2 방향(Y)은 서로 직교할 수 있으나, 이에 한정되지 않는다. 핀 영역들(20) 각각은 라인 형태로 형성되며, 길이와 폭을 가질수 있다. 핀 영역들(20) 각각의 길이 방향과 제1 방향(X)은 평행하고, 핀 영역들(20) 각각의 폭 방향은 제2 방향(Y)과 평행할 수 있다. 15A and 18B to 18BD, the upper semiconductor layer 14 is patterned to form fin regions 20 extending in the first direction (X) and spaced apart from each other in the second direction (Y) direction. Can be. The fin regions 20 may be isolated from each other by the first isolation insulating layer 12 in the second direction Y. The first direction X and the second direction Y may cross each other. For example, the first direction X and the second direction Y may be orthogonal to each other, but are not limited thereto. Each of the fin regions 20 is formed in a line shape, and may have a length and a width. The length direction and the first direction X of each of the fin regions 20 may be parallel, and the width direction of each of the fin regions 20 may be parallel to the second direction Y.

핀 영역들(20)을 제2 방향(Y)으로 가로지르는 희생 게이트들(30a, 30b, 30c)을 형성할 수 있다. 예를 들면, 제3 희생 게이트(30c)를 사이에 두고 제1 희생 게이트(30a) 및 제2 희생 게이트(30b)가 평행하게 배치되어 제2 방향(Y)으로 신장될 수 있다. 제1 내지 제3 희생 게이트들(30a, 30b, 30c)은 핀 영역들(20) 각각의 측벽들과 상면을 덮고, 제1 분리 절연막(12)을 가로지르며 제2 방향(Y)으로 신장될 수 있다. 제1 내지 제3 희생 게이트들((30a, 30b, 30c)은 예를 들면, 폴리실리콘 막 또는 아몰포스 실리콘 막을 포함할 수 있다. 제1 내지 제3 희생 게이트들(30a, 30b, 30c)과 핀 영역들(20) 사이에 희생 게이트 절연막(28)이 형성될 수 있다. 희생 게이트 절연막(28)은 예를 들면, 열 산화막을 포함할 수 있다. 제1 내지 제3 희생 게이트들(30a, 30b, 30c) 각각의 상면 상에 게이트 캡핑막(32)이 형성될 수 있다. 제1 내지 제3 희생 게이트들(30a, 30b, 30c) 각각의 측벽들 및 게이트 캡핑막(32)의 측벽에는 게이트 스페이서(34)가 형성될 수 있다. 게이트 스페이서(34)는 제1 내지 제3 희생 게이트들(30a, 30b, 30c)과 나란히 제2 방향(Y)으로 신장될 수 있다. 게이트 캡핑막(32)과 게이트 스페이서(34)는 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. The sacrificial gates 30a, 30b, and 30c crossing the fin regions 20 in the second direction Y may be formed. For example, the first sacrificial gate 30a and the second sacrificial gate 30b may be disposed in parallel and extend in the second direction Y with the third sacrificial gate 30c interposed therebetween. The first to third sacrificial gates 30a, 30b, and 30c cover sidewalls and an upper surface of each of the fin regions 20, cross the first separation insulating layer 12, and extend in the second direction (Y). Can be. The first to third sacrificial gates 30a, 30b, 30c may include, for example, a polysilicon film or an amorphous silicon film. The first to third sacrificial gates 30a, 30b, 30c A sacrificial gate insulating layer 28 may be formed between the fin regions 20. The sacrificial gate insulating layer 28 may include, for example, a thermal oxide layer. First to third sacrificial gates 30a, 30b, 30c) A gate capping layer 32 may be formed on each top surface, and sidewalls of the first to third sacrificial gates 30a, 30b, and 30c and sidewalls of the gate capping layer 32 may be formed. A gate spacer 34 may be formed, and the gate spacer 34 may be extended in the second direction Y alongside the first to third sacrificial gates 30a, 30b, and 30c. 32) and the gate spacer 34 may include silicon nitride or silicon oxynitride.

도 15a, 및 도 18ca 내지 도 18cd를 참조하면, 게이트 캡핑막(32)과 게이트 스페이서(34)를 식각 마스크로 사용하여 게이트 스페이서(34)에 인접한 핀 영역들(20)의 일부를 식각하여 제1 리세스 영역들(36)을 형성할 수 있다. 예를 들면, 제1 리세스 영역들(36)은 건식 식각 방법 또는 건식 식각 방법과 습식식각 방법을 활용하여 형성될 수 있다. 제1 리세스 영역들(36)의 바닥면은 핀 영역들(20) 내에 위치할 수 있다. 제1 리세스 영역들(36)의 내측벽들은 게이트 스페이서(34)의 측벽들에 얼라인될 수 있다. 일부 실시예에 따르면, 제1 리세스 영역들(36)이 확장되어 게이트 스페이서(34)의 하면의 일부가 노출될 수 있다. 15A and 18C to 18CD, a portion of the fin regions 20 adjacent to the gate spacer 34 is etched using the gate capping layer 32 and the gate spacer 34 as an etch mask. One recess areas 36 may be formed. For example, the first recess regions 36 may be formed using a dry etching method or a dry etching method and a wet etching method. The bottom surface of the first recess regions 36 may be located in the fin regions 20. Inner walls of the first recess regions 36 may be aligned with side walls of the gate spacer 34. According to some embodiments, the first recess regions 36 may be extended to expose a portion of the lower surface of the gate spacer 34.

도 15a, 및 도 18da 내지 도 18dd를 참조하면, 제1 리세스 영역들(36) 각각에 에피텍셜 층(38)을 형성할 수 있다. 에피텍셜 층(38)은 반도체 물질을 선택적으로 에피텍셜 성장시켜 형성될 수 있다. 에피텍셜 층(38)은 반도체 장치가 PMOS 트랜지스터인 경우, 압축 스트레스 물질을 에피텍셜 성장시켜 형성될 수 있다. 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있다. 예를 들어, SiGe을 에피텍셜 성장시켜 SiGe 에피텍셜 층이 형성될 수 있다. 이와는 달리, 반도체 장치가 NMOS 트랜지스터인 경우, 에피텍셜 층(38)은 핀 영역들(20)과 동일 물질 또는, 인장 스트레스 물질을 에피텍셜 성장시켜 형성될 수 있다. 예를 들어, 핀 영역들(20)이 Si일 경우, Si 또는 SiC를 에피텍셜 성장시켜 Si 에피텍셜 층 또는 Si 보다 격자 상수가 작은 SiC 에피텍셜 층이 형성될 수 있다. 에피텍셜 층(38)은 그 상면이 핀 영역들(20)의 상면보다 높게 되도록 형성될 수 있다. 에피택셜 층(38)은 다각형, 원형, 또는 타원형의 단면을 가질 수 있다. 도 15a, 및 도 18ea 내지 도 18ed를 참조하면, 에피텍셜 층들(38)에 불순물을 도핑시켜 제1 및 제2 소오스/드레인 영역들(40a, 40b)을 형성할 수 있다. 제1 소오스/드레인 영역(40a)은 제1 희생 게이트(30a)의 측벽들에 인접하여 형성되고, 제2 소오스/드레인 영역(40b)은 제2 희생 게이트(30b)의 측벽들에 인접하여 형성될 수 있다. 제1 및 제2 소오스/드레인 영역들(40a, 40b)은 예를 들면, 에피텍셜 층들(38) 형성 시에 P형 또는 N형 불순물을 인시튜(In-Situ) 도핑시켜 형성될 수 있다. 일부 실시예에 따르면, 제1 및 제2 소오스/드레인 영역들(40a, 40b)은 P형 또는 N형 불순물을 에피텍셜 층들(38)에 이온 주입하여 형성될 수 있다. 제1 및 제2 소오스/드레인 영역들은(40a, 40b)은 에피텍셜 층(38)에 형성되므로 엘리베이티드 소오스/드레인 영역이 될 수 있다. 일부 실시예에 따르면, 에피텍셜 층(38)이 형성되지 않을 경우, 핀 영역(20)에 불순물을 주입하여 제1 및/또는 제2 소오스/드레인 영역들(40a, 40b)이 형성될 수 있다.15A and 18D to 18DD, an epitaxial layer 38 may be formed in each of the first recess regions 36. The epitaxial layer 38 may be formed by selectively epitaxially growing a semiconductor material. The epitaxial layer 38 may be formed by epitaxially growing a compressive stress material when the semiconductor device is a PMOS transistor. The compressive stress material may be a material having a large lattice constant compared to Si. For example, SiGe can be epitaxially grown to form a SiGe epitaxial layer. Alternatively, when the semiconductor device is an NMOS transistor, the epitaxial layer 38 may be formed by epitaxially growing the same material as the fin regions 20 or a tensile stress material. For example, when the fin regions 20 are Si, Si or SiC is epitaxially grown to form a Si epitaxial layer or a SiC epitaxial layer having a smaller lattice constant than Si. The epitaxial layer 38 may be formed such that its upper surface is higher than the upper surface of the fin regions 20. The epitaxial layer 38 may have a polygonal, circular, or oval cross section. 15A and 18E to 18E, first and second source / drain regions 40a and 40b may be formed by doping impurities into the epitaxial layers 38. The first source / drain region 40a is formed adjacent to the side walls of the first sacrificial gate 30a, and the second source / drain region 40b is formed adjacent to the side walls of the second sacrificial gate 30b. Can be. The first and second source / drain regions 40a and 40b may be formed, for example, by in-situ doping of P-type or N-type impurities when the epitaxial layers 38 are formed. According to some embodiments, the first and second source / drain regions 40a and 40b may be formed by ion implanting P-type or N-type impurities into the epitaxial layers 38. Since the first and second source / drain regions 40a and 40b are formed in the epitaxial layer 38, they may be an elevated source / drain region. According to some embodiments, when the epitaxial layer 38 is not formed, first and / or second source / drain regions 40a and 40b may be formed by implanting impurities into the fin region 20. .

제1 및 제2 소오스/드레인 영역들(40a, 40b)은 게이트 스페이서(34)에 의해 제1 내지 제3 희생 게이트들(30a, 30b, 30c)과 격리될 수 있다. 제1 및 제2 소오스/드레인 영역들(40a, 40b) 상에 실리사이드 층(42)이 형성될 수 있다. 실리사이드 층(42)은 Ni, Co, Pt, 또는 Ti 중 적어도 어느 하나의 금속을 포함할 수 있다. 실리사이드 층(42) 상에 층간 절연막(44)이 형성될 수 있다. 층간 절연막(44)은 산화물, 또는 저유전(Low-k) 물질을 포함할 수 있다. 층간 절연막(44)은 다공성의(porous) 물질을 포함할 수 있다. 층간 절연막(44)은 그 내부의 에어갭(미도시)을 포함할 수 있다. 층간 절연막(44)은 CVD, ALD, 또는 스핀 코팅을 이용하여 형성될 수 있다. 층간 절연막(44)은 게이트 캡핑막(32)을 덮도록 형성하고, 게이트 캡핑막(32)과 게이트 스페이서(34)의 일부가 드러날 수 있도록 에치백될 수 있다. 층간 절연막(44)은 마주보는 게이트 스페이서들(34) 사이를 일부 채울 수 있다. 층간 절연막(44) 상에는 보호막(46a)이 형성될 수 있다. 보호막 (46a)은 층간 절연막(44)에 의해 노출된 게이트 캡핑막(32)과 게이트 스페이서(34)를 덮도록 형성될 수 있다. 예를 들면, 보호막 패턴(46a)은 질화물, 또는 산질화물을 포함할 수 있다.The first and second source / drain regions 40a and 40b may be isolated from the first to third sacrificial gates 30a, 30b, and 30c by the gate spacer 34. The silicide layer 42 may be formed on the first and second source / drain regions 40a and 40b. The silicide layer 42 may include at least one metal of Ni, Co, Pt, or Ti. An interlayer insulating film 44 may be formed on the silicide layer 42. The interlayer insulating layer 44 may include an oxide or a low-k material. The interlayer insulating film 44 may include a porous material. The interlayer insulating layer 44 may include an air gap (not shown) therein. The interlayer insulating film 44 may be formed using CVD, ALD, or spin coating. The interlayer insulating layer 44 may be formed to cover the gate capping layer 32 and may be etched back to expose a portion of the gate capping layer 32 and the gate spacer 34. The interlayer insulating layer 44 may partially fill the opposing gate spacers 34. A protective film 46a may be formed on the interlayer insulating film 44. The passivation layer 46a may be formed to cover the gate capping layer 32 and the gate spacer 34 exposed by the interlayer insulating layer 44. For example, the passivation layer pattern 46a may include nitride or oxynitride.

도 15a, 및 도 18fa 내지 도 18fd를 참조하면, 보호막 패턴들(46)이 서로 이격되어 층간 절연막(44) 상에 형성될 수 있다. 예를 들면, 보호막 패턴들(46)과 게이트 캡핑막(32)은 예를 들면, CMP 공정에 의해 평탄화되어 게이트 캡핑막(32)과 그 상부에 형성된 보호막 패턴(46a)은 제거될 수 있다. 이 때, 게이트 스페이서(34)도 일부 제거될 수 있다. 이에 따라, 제1 내지 제3 희생 게이트들(30a, 30b, 30c)의 상면들은 노출될 수 있다. When Fig. 15a, and with reference to FIG. 18fa through 18fd, the protection film pattern 46 are spaced from each other it may be formed on the interlayer insulating film 44. For example, the protective layer patterns 46 and the gate capping layer 32 may be planarized by, for example, a CMP process, and the gate capping layer 32 and the protective layer pattern 46a formed thereon may be removed. At this time, the gate spacer 34 may also be partially removed. Accordingly, top surfaces of the first to third sacrificial gates 30a, 30b, and 30c may be exposed.

도 15a, 및 도 18ga 내지 도 18gd를 참조하면, 제1 및 제2 희생 게이트(30a, 30b)를 덮고 제3 희생 게이트(30c)를 노출시키는 제1 개구부(51)를 갖는 제1 마스크(50)가 형성될 수 있다. 제1 개구부(51)는 제1 방향(X)에서 제3 희생 게이트(30c)의 폭보다 큰 폭을 가지고, 제2 방향(Y)으로 신장될 수 있다. 제1 마스크(50)는 게이트 스페이서(34)와 보호막 패턴들(46)의 일부를 노출 시킬 수 있다. 제1 마스크(50)는 하드 마스크막 또는 포토레지스트막을 포함할 수 있다. 하드 마스크막은 예를 들면, SOH(Spin on Hard Mask)막으로 형성될 수 있다. 제1 마스크(50)을 사용하여 제3 희생 게이트(30c), 및 희생 게이트 절연막(28)을 제거하여 제1 그루브(52)를 형성할 수 있다. 제1 그루브(52) 형성 동안 제3 희생 게이트(30c)에 인접한 제1 및 제2 소오스/드레인 영역들(40a, 40b)은 게이트 스페이서(34) 및 보호막 패턴들(46)에 의해 덮혀져 노출되지 않는다. 때문에, 제1 및 제2 소오스/드레인 영역들(40a, 40b)이 의도하지 않게 식각되는 것을 예방할 수 있다. 제1 그루브(52)는 핀 영역들(20)의 일부를 노출 시킬 수 있다. 또한, 제1 그루브(52)는 제1 분리 절연막(12)을 노출시킬 수 있다. 15A and 18G to 18GD, a first mask 50 having a first opening 51 covering the first and second sacrificial gates 30a and 30b and exposing the third sacrificial gate 30c ) May be formed. The first opening 51 has a width greater than the width of the third sacrificial gate 30c in the first direction X and may extend in the second direction Y. The first mask 50 may expose a portion of the gate spacer 34 and the protective layer patterns 46. The first mask 50 may include a hard mask film or a photoresist film. The hard mask film may be formed of, for example, a Spin on Hard Mask (SOH) film. The first sacrificial gate 30c and the sacrificial gate insulating layer 28 may be removed using the first mask 50 to form the first groove 52. During the formation of the first groove 52, the first and second source / drain regions 40a and 40b adjacent to the third sacrificial gate 30c are covered and exposed by the gate spacer 34 and the protective layer patterns 46. Does not work. Therefore, it is possible to prevent unintentional etching of the first and second source / drain regions 40a and 40b. The first groove 52 may expose a part of the fin regions 20. In addition, the first groove 52 may expose the first separation insulating layer 12.

도 15a, 및 도 18ha 내지 도 18hd를 참조하면, 제1 그루브(52)에 노출된 핀 영역들(20)을 트리밍하여, 트리밍된 핀 영역들(23)이 형성될 수 있다. 트리밍에 의하여, 예를 들면, 핀 영역들(20)의 일부(예를 들면, S 만큼의 두께)가 제거될 수 있다. 예를 들면, 핀 영역들(20)의 상면 및 측벽들 각각이 S 만큼 제거될 수 있다. 예를 들면, S 두께는 핀 영역들(20)의 폭의 1/20 내지 1/3일 수 있다. 15A and 18H to 18HD, trimmed fin regions 23 may be formed by trimming the fin regions 20 exposed to the first groove 52. By trimming, for example, a part of the fin regions 20 (for example, the thickness of S) may be removed. For example, each of the top and sidewalls of the fin regions 20 may be removed by S. For example, the S thickness may be 1/20 to 1/3 of the width of the fin regions 20.

도 15a, 및 도 18ia 내지 도 18Id를 참조하면, 제1 마스크(50)를 제거하고, 트리밍된 핀 영역(23)을 산화하여, 제2 분리 절연막(60)이 형성될 수 있다. 예를 들면, 제1 그루브에(52)에 노출된 트리밍된 핀 영역들(23)의 산화에 의하여 제2 분리 절연막(60)이 제1 그루브(52)에 자기정합적으로 형성될 수 있다. 예를 들면, 제2 분리 절연막(60)은 트리밍된 핀 영역(23)이 플라즈마 산화 공정에 의해 산화된 산화막일 수 있다. 예를 들면, 제2 분리 절연막(60)은 20? 내지 800?의 온도에서 산소 가스 또는 오존 가스를 사용하여 트리밍된 핀 영역들(23)을 플라즈마 분위기에서 산화시켜 형성된 산화막일 수 있다. 한편, 제2 분리 절연막(60)은 트리밍된 핀 영역들(23)이 열 산화 공정에 의해 산화된 산화막일 수 있다. 예를 들면, 열 산화 공정은 건식산화 공정, 습식산화 공정, 또는 열 라디칼산화 공정일 수 있다. 이와는 달리, 제2 분리 절연막(60)은 도 9aa 내지 9ad에 예시되고 설명된 바와 같이 SIMOX(Separation by Implanted Oxygen) 방법에 의해 형성될 수 있다. 제2 분리 절연막(60)에 의해, 핀 영역들(20) 각각에 제1 방향(X)으로 서로 분리된 제1 핀 영역(20a)과 제2 핀 영역(20b)이 형성될 수 있다. 또한 제2 분리 절연막(60)은 제1 분리 절연막(12)과 접촉할 수 있다. 15A and 18A to 18Id, the first mask 50 is removed, and the trimmed fin region 23 is oxidized to form the second isolation insulating layer 60. For example, the second separation insulating layer 60 may be self-aligned to the first groove 52 by oxidation of the trimmed fin regions 23 exposed to the first groove 52. For example, the second separation insulating layer 60 may be an oxide layer in which the trimmed fin region 23 is oxidized by a plasma oxidation process. For example, the second separation insulating film 60 is 20? It may be an oxide film formed by oxidizing the fin regions 23 trimmed using oxygen gas or ozone gas at a temperature of ~ 800? In a plasma atmosphere. Meanwhile, the second separation insulating layer 60 may be an oxide layer in which the trimmed fin regions 23 are oxidized by a thermal oxidation process. For example, the thermal oxidation process may be a dry oxidation process, a wet oxidation process, or a thermal radical oxidation process. Alternatively, the second separation insulating layer 60 may be formed by a SIMOX (Separation by Implanted Oxygen) method as illustrated and described in FIGS. 9aa to 9ad. A first fin region 20a and a second fin region 20b separated from each other in the first direction X may be formed in each of the fin regions 20 by the second isolation insulating layer 60. In addition, the second separation insulating film 60 may contact the first separation insulating film 12.

제2 분리 절연막(60)은 상면과 측벽들을 가지는 아일랜드형 패턴일 수 있다. 예를 들면, 제2 분리 절연막(60)의 제2 방향(Y)의 측벽들은 제1 그루브(52)에 노출되고, 제2 분리 절연막(60)의 제1 방향(X)의 측벽들은 서로 마주보는 제1 핀 영역(20a)의 측벽 및 제2 핀 영역(20b)의 측벽과 접촉할 수 있다. 복수개의 제2 분리 절연막들(60)은 제2 방향(Y)으로 서로 이격되고 서로 얼라인될 수 있다. 일부 실시예에 따르면, 제1 방향(X)에서의 제2 분리 절연막(60)의 측벽들은 제1 및 제2 소오스/드레인 영역들(40a, 40b)과 접촉할 수 있다. 제2 분리 절연막(60)은 게이트 스페이서(34)의 내측벽들과 얼라인된 측벽들을 가질 수 있다. 이와는 달리, 제1 방향(X)에서의 제2 분리절연막(60)의 폭이 보다 넓어져, 제2 분리 절연막(60)의 상면은 게이트 스페이서(34)의 하면과 일부 오버랩될 수 있다. 일부 실시예에 따르면, 핀 영역들(20)에 대한 트리밍 과정이 생략되고 핀 영역들(20)이 산화되어 제2 분리 절연막(60)이 형성될 수 있다.The second separation insulating layer 60 may be an island-like pattern having an upper surface and sidewalls. For example, sidewalls in the second direction Y of the second separation insulating film 60 are exposed to the first groove 52, and sidewalls in the first direction X of the second separation insulating film 60 face each other. The beam may contact the sidewall of the first fin region 20a and the sidewall of the second fin region 20b. The plurality of second separation insulating layers 60 may be spaced apart from each other in the second direction Y and aligned with each other. According to some embodiments, sidewalls of the second separation insulating layer 60 in the first direction X may contact the first and second source / drain regions 40a and 40b. The second separation insulating layer 60 may have side walls aligned with inner walls of the gate spacer 34. Alternatively, the width of the second isolation insulating film 60 in the first direction X is wider, and the upper surface of the second isolation insulating film 60 may partially overlap the lower surface of the gate spacer 34. According to some embodiments, the trimming process for the fin regions 20 is omitted and the fin regions 20 are oxidized to form the second isolation insulating layer 60.

도 15a 및 도 18ja 내지 도 18jd를 참조하면, 제1 핀 영역(20a) 및 제2 핀 영역(20b) 상에 제2 그루브(62)를 형성할 수 있다. 예를 들면, 제2 그루브(62)는 제1 및 제2 희생 게이트들(30a, 30b)과 희생 게이트 절연막(28)을 차례로 제거하여 형성할 수 있다. 예를 들면, 제1 및 제2 희생 게이트들(30a, 30b)은 게이트 스페이서(34)와 보호막 패턴들(46)을 식각마스크로 사용하여 선택적으로 제거 될 수 있다. 게이트 절연막(28)이 제거될 때, 제2 분리 절연막(60)의 일부가 제거될 수 있다. 제2 그루브(62)에 의해 제1 및 제2 핀 영역들(20a, 20b)의 상면들과 측벽들의 일부가 노출될 수 있다. 제2 그루브(62)에 의해 제1 분리 절연막(12)이 노출될 수 있다.15A and 18J to 18JD, a second groove 62 may be formed on the first fin region 20a and the second fin region 20b. For example, the second groove 62 may be formed by sequentially removing the first and second sacrificial gates 30a and 30b and the sacrificial gate insulating layer 28. For example, the first and second sacrificial gates 30a and 30b may be selectively removed using the gate spacer 34 and the protective layer patterns 46 as an etch mask. When the gate insulating layer 28 is removed, a portion of the second separation insulating layer 60 may be removed. A portion of the top surfaces and sidewalls of the first and second fin regions 20a and 20b may be exposed by the second groove 62. The first separation insulating layer 12 may be exposed by the second groove 62.

도 15a, 및 18ka 내지 도 18kd를 참조하면, 제1 및 제2 그루브들(52, 62)을 채우는 게이트 절연막(80), 제1 게이트 도전막(82), 및 제2 게이트 도전막(84)을 차례로 형성할 수 있다. 제1 내지 제3 희생 게이트들(30a, 30b, 30c)이 제거된 공간을 다시 채우는 리플레이스먼트 기법으로 게이트 절연막(80), 제1 게이트 도전막(82), 및 제2 게이트 도전막(84)이 형성될 수 있다. 게이트 절연막(80), 제1 게이트 도전막(82), 및 제2 게이트 도전막(84)은 제1 및 제2 핀 영역들(20a, 20b)의 측벽들과 상면들을 덮을 수 있다. 또한, 게이트 절연막(80), 제1 게이트 도전막(82), 및 제2 게이트 도전막(84)은 제2 분리 절연막(60)의 상면과 측벽들을 덮을 수 있다. 게이트 절연막(80)은 실리콘 산화막보다 높은 유전상수를 갖는 고유전(High-k) 물질을 포함할 수 있다. 예를 들면, 게이트 절연막(80)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 한정되는 것은 아니다.15A and 18K to 18KD, the gate insulating layer 80 filling the first and second grooves 52 and 62, the first gate conductive layer 82, and the second gate conductive layer 84 Can be formed in turn. The gate insulating layer 80, the first gate conductive layer 82, and the second gate conductive layer 84 as a replacement technique for refilling the space in which the first to third sacrificial gates 30a, 30b, and 30c are removed again ) May be formed. The gate insulating layer 80, the first gate conductive layer 82, and the second gate conductive layer 84 may cover sidewalls and upper surfaces of the first and second fin regions 20a and 20b. In addition, the gate insulating layer 80, the first gate conductive layer 82, and the second gate conductive layer 84 may cover the top surface and sidewalls of the second separation insulating layer 60. The gate insulating layer 80 may include a high-k material having a higher dielectric constant than the silicon oxide layer. For example, the gate insulating layer 80 includes hafnium oxide, hafnium silicon oxide, lanthanum oxide, lanthanum aluminum oxide, zirconium oxide, zirconium oxide Zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium titanium oxide , Yttrium oxide, aluminum oxide, lead scandium tantalum oxide, or lead zinc niobate, but is not limited thereto. .

게이트 절연막(80)은 예를 들면, ALD, 또는 CVD로 형성될 수 있다. 제1 게이트 도전막(82)은 게이트 전극의 일함수를 조절할 수 있는 물질을 포함할 수 있다. 제2 게이트 도전막(84)은 제1 게이트 도전막(82)에 의해 형성된 공간을 채울 수 있다. 제1 게이트 도전막(82)은 금속을 포함할 수 있다. 예를 들면, 제1 게이트 도전막(82)은 TiN, TaN, TiC, TiAl, TiAlC, TiAlN, TaC, 및 TaAlN 중 적어도 하나의 물질을 포함할 수 있다. 제2 게이트 도전막(84)도 금속을 포함할 수 있다. 예를 들면, 제2 게이트 도전막(84)은 W, 또는 Al을 포함할 수 있다. 제1 게이트 도전막(80)과 제2 게이트 도전막(84)은 ALD, 또는 CVD로 형성될 수 있다. The gate insulating film 80 may be formed of, for example, ALD or CVD. The first gate conductive layer 82 may include a material that can control the work function of the gate electrode. The second gate conductive layer 84 may fill a space formed by the first gate conductive layer 82. The first gate conductive layer 82 may include metal. For example, the first gate conductive layer 82 may include at least one material of TiN, TaN, TiC, TiAl, TiAlC, TiAlN, TaC, and TaAlN. The second gate conductive layer 84 may also include metal. For example, the second gate conductive layer 84 may include W or Al. The first gate conductive layer 80 and the second gate conductive layer 84 may be formed by ALD or CVD.

도 15a 및 도 18la 내지 도 18ld을 참조하면, 제1 핀 영역(20a) 상에 제1 게이트(90a), 제2 핀 영역(20b) 상에 제2 게이트(90b), 그리고 제2 분리 절연막(60) 상에 제3 게이트(90c)를 형성할 수 있다. 제1 게이트(90a)는 게이트 절연막(80)과 제1 게이트 전극(88a)을 포함하고, 제2 게이트(90b)는 게이트 절연막(80)과 제2 게이트 전극(88b)을 포함하고, 그리고 제3 게이트(90c)는 게이트 절연막(80)과 제3 게이트 전극(88c)을 포함할 수 있다. 제1 내지 제3 게이트들(90a, 90b, 90c)을 형성하기 위해 보호막 패턴들(46)과 게이트 스페이서(34)가 노출될 수 있도록 게이트 절연막(80), 제1 게이트 도전막(82) 및 제2 게이트 도전막(84)을 예를 들면 CMP 방법에 의해 평탄화시킬 수 있다. 이에 따라, 게이트 절연막(80), 제1 게이트 도전막(82) 및 제2 게이트 도전막(84)은 보호막 패턴들(46)과 게이트 스페이서(34) 상에서 제거되고, 제1 및 제2 그루브들(52, 62)을 채울 수 있다. 따라서, 제1 핀 영역(20a)을 가로지르는 제1 게이트 도전막(82)과 제2 게이트 도전막(84)을 포함하는 제1 게이트 전극(88a)이 형성되고, 그리고 제2 핀 영역(20b)을 가로지르는 제1 게이트 도전막(82)과 제2 게이트 도전막(84)을 포함하는 제2 게이트 전극(88b)이 형성될 수 있다. 제2 분리 절연막(60)을 가로지르는 제1 게이트 도전막(82)과 제2 게이트 도전막(84)을 포함하는 제3 게이트 전극(88c)이 형성될 수 있다. 게이트 절연막(80)은 제1 핀 영역(20a)와 제1 게이트 전극(88a)의 사이, 제2 핀 영역(20b)과 제2 게이트 전극(20b) 사이, 그리고 제2 분리 절연막(60)과 제3 게이트 전극(88c) 사이에 개재될 수 있다. 게이트 절연막(80)은 제1 내지 제3 게이트 전극들(88a, 88b, 88c) 각각의 측벽들과 하면을 둘러싸며 제2 방향(Y)으로 신장될 수 있다. 해당 게이트 절연막(80)과 더불어 제1 게이트 전극(88a)과 제2 게이트 전극(88b)은 제1 핀 영역(20a)과 제2 핀 영역(20b)의 측벽들과 상면을 덮고, 제2 방향(Y)으로 신장할 수 있다. 해당 게이트 절연막(80)과 더불어 제3 게이트 전극(88c)은 제2 분리 절연막(60)의 측벽들과 상면을 덮고 제2 방향(Y)으로 신장할 수 있다. 따라서, 제1 핀 영역(20a)을 가로지르는 제1 게이트(90a)와 제2 핀 영역(20b)을 가로지르는 제2 게이트(90b)는 제2 방향(Y)으로 신장될 수 있다. 제1 게이트(90a)는 제1 핀 영역(20a)의 측벽들과 상면을 덮고, 제1 분리 절연막(12)을 가로지르며 제2 방향(Y)으로 신장될 수 있다. 제2 게이트 (90b)는 제1 핀 영역(20a)의 측벽들과 상면을 덮고, 제1 분리 절연막(12)을 가로지르며 제2 방향(Y)으로 신장될 수 있다. 제3 게이트(90c)는 제2 분리 절연막(60)의 측벽들과 상면을 덮고, 제2 방향(Y)으로 신장될 수 있다. 제3 게이트(90c)는 제1 분리 절연막(12)을 가로지르며 제2 방향(Y)으로 신장될 수 있다. 예를 들면, 제3 게이트(90c)는 그 측벽들에 인접하여 배치된 게이트 스페이서(34) 내에 노출된 제2 분리 절연막(60)의 측벽들과 상면을 덮고, 제1 분리 절연막(12)을 가로지르며 제2 방향(Y)으로 신장될 수 있다.15A and 18la to 18ld, a first gate 90a on a first fin region 20a, a second gate 90b on a second fin region 20b, and a second isolation insulating layer ( A third gate 90c may be formed on 60). The first gate 90a includes a gate insulating film 80 and a first gate electrode 88a, and the second gate 90b includes a gate insulating film 80 and a second gate electrode 88b, and The third gate 90c may include a gate insulating layer 80 and a third gate electrode 88c. The gate insulating layer 80, the first gate conductive layer 82 and the protective layer patterns 46 and the gate spacer 34 may be exposed to form the first to third gates 90a, 90b, and 90c. The second gate conductive film 84 can be planarized by, for example, a CMP method. Accordingly, the gate insulating layer 80, the first gate conductive layer 82 and the second gate conductive layer 84 are removed on the protective layer patterns 46 and the gate spacer 34, and the first and second grooves (52, 62). Accordingly, a first gate electrode 88a including a first gate conductive layer 82 and a second gate conductive layer 84 crossing the first fin region 20a is formed, and the second fin region 20b is formed. ), A second gate electrode 88b including a first gate conductive layer 82 and a second gate conductive layer 84 may be formed. A third gate electrode 88c including a first gate conductive layer 82 and a second gate conductive layer 84 that cross the second separation insulating layer 60 may be formed. The gate insulating layer 80 is between the first fin region 20a and the first gate electrode 88a, the second fin region 20b and the second gate electrode 20b, and the second isolation insulating layer 60. It may be interposed between the third gate electrode 88c. The gate insulating layer 80 may extend in the second direction Y while surrounding the sidewalls and the lower surfaces of the first to third gate electrodes 88a, 88b, and 88c. The first gate electrode 88a and the second gate electrode 88b together with the corresponding gate insulating layer 80 cover sidewalls and upper surfaces of the first fin region 20a and the second fin region 20b, and in the second direction. It can be extended to (Y). The third gate electrode 88c together with the corresponding gate insulating layer 80 may cover sidewalls and an upper surface of the second separation insulating layer 60 and extend in the second direction (Y). Accordingly, the first gate 90a crossing the first fin region 20a and the second gate 90b crossing the second fin region 20b may be extended in the second direction Y. The first gate 90a covers sidewalls and an upper surface of the first fin region 20a, crosses the first isolation insulating layer 12, and extends in the second direction Y. The second gate 90b may cover sidewalls and an upper surface of the first fin region 20a, cross the first isolation insulating layer 12, and extend in the second direction Y. The third gate 90c covers sidewalls and an upper surface of the second isolation insulating layer 60 and may be extended in the second direction Y. The third gate 90c crosses the first separation insulating layer 12 and may extend in the second direction Y. For example, the third gate 90c covers the upper surfaces of the sidewalls of the second isolation insulating film 60 exposed in the gate spacer 34 disposed adjacent to the sidewalls, and the first isolation insulating film 12 is It can traverse and extend in the second direction (Y).

제1 및 제2 게이트들(90a, 90b)은 트랜지스터의 동작을 위한 노말 게이트로 사용되고, 제3 게이트(90c)는 트랜지스터의 동작에 활용되지 않는 더미 게이트로 사용될 수 있다. 이와는 달리, 제3 게이트(90c)는 신호 전달용 배선 또는 노말 게이트로 사용될 수 있다.  The first and second gates 90a and 90b may be used as a normal gate for the operation of the transistor, and the third gate 90c may be used as a dummy gate that is not utilized for the operation of the transistor. Alternatively, the third gate 90c may be used as a signal transmission line or a normal gate.

제3 게이트(90c)의 폭은 제1 및 제2 게이트(90a, 90b)의 폭과 실질적으로 동일하거나, 보다 더 좁을 수 있다. 제1 및 제2 핀 영역들(20a, 20b) 상에 위치한 제1 및 제2 게이트들(90a, 90b)의 높이와 제2 분리 절연막(60) 상에 위치한 제3 게이트(90c)의 높이는 실질적으로 동일할 수 있다. 예를 들면, 제2 분리 절연막(60) 상에 위치한 제3 게이트 전극(88c), 및 핀 영역들(20a, 20b) 상에 위치한 제1 및 제2 게이트 전극들(88a, 88b)의 높이는 실질적으로 동일할 수 있다. 핀 영역들(20) 사이의 제1 분리 절연막(12) 상에서의 제3 게이트 전극(88c)과 제1 및 제2 게이트 전극들(88a, 88b)의 높이는 실질적으로 동일할 수 있다. 따라서. 제3 게이트 전극(88c)이 신호 배선용 또는 노말 게이트 전극으로 사용될 경우, 다른 게이트 전극들(88a, 88b)과 동일한 두께를 가지므로 다른 게이트 전극들(88a, 88b)에 비해 신호가 지연되는 현상이 방지되어 본 발명의 실시예에 의한 반도체 장치의 특성이 강화될 수 있다.The width of the third gate 90c may be substantially the same as the width of the first and second gates 90a and 90b, or may be narrower. The heights of the first and second gates 90a and 90b on the first and second fin regions 20a and 20b and the height of the third gate 90c on the second isolation insulating layer 60 are substantially Can be the same. For example, the heights of the third gate electrodes 88c positioned on the second separation insulating layer 60 and the first and second gate electrodes 88a and 88b positioned on the fin regions 20a and 20b are substantially equal. Can be the same. The heights of the third gate electrode 88c and the first and second gate electrodes 88a and 88b on the first isolation insulating layer 12 between the fin regions 20 may be substantially the same. therefore. When the third gate electrode 88c is used for signal wiring or as a normal gate electrode, the signal has a delay compared to other gate electrodes 88a and 88b because it has the same thickness as the other gate electrodes 88a and 88b. The characteristics of the semiconductor device according to the embodiment of the present invention can be prevented.

제1 핀 영역(20a) 상에는 제1 게이트(90a) 및 제1 소오스/드레인 영역(40a)을 포함하는 제1 트랜지스터(110)가 형성되고, 그리고 제2 핀 영역(20b) 상에는 제2 게이트(90b) 및 제2 소오스/드레인 영역(40b)을 포함하는 제2 트랜지스터(120)가 형성될 수 있다. 제1 트랜지스터 및/또는 제2 트랜지스터는 N형 트랜지스터 및/또는 P형 트랜지스터일 수 있다. 제2 분리 절연막(60)은 제1 트랜지스터(110)와 제2 트랜지스터(120)를 분리할 수 있다. 예를 들면, 제2 분리 절연막(60)은 제1 트랜지스터(110)와 제2 트랜지스터(120)를 물리적, 및/또는 전기적으로 분리할 수 있다. 제2 분리 절연막(60)과 그 아래의 제1 분리 절연막(12)에 의해 제1 및 제2 트랜지스터들(110. 120) 간의 아이솔레에션 특성은 강화될 수 있다. A first transistor 110 including a first gate 90a and a first source / drain region 40a is formed on the first fin region 20a, and a second gate (a) is formed on the second fin region 20b. 90b) and a second transistor 120 including a second source / drain region 40b may be formed. The first transistor and / or the second transistor may be N-type transistors and / or P-type transistors. The second isolation insulating layer 60 may separate the first transistor 110 and the second transistor 120. For example, the second isolation insulating layer 60 may physically and / or electrically separate the first transistor 110 and the second transistor 120. The isolation characteristic between the first and second transistors 110 and 120 may be enhanced by the second isolation insulating layer 60 and the first isolation insulating layer 12 thereunder.

도 19aa 내지 도 19dd는 본 발명의 제7 실시예에 따른 반도체 장치의 제조 방법의 중간 단계를 설명하기 위한 것으로, 도 19aa 내지 도 19da, 도 19ab 내지 도 19db, 도 19ac 내지 도 19dc, 및 도 19ad 내지 도 19dd는 각각 도 16a의 A-A' 선, B-B' 선, C-C' 선 및 D-D' 선을 따라 절단한 중간 단계의 개략적인 단면도들이다. 이하 도 15a, 및 도 18aa 내지 도 18ld에서 설명된 부분과 동일한 구성 요소에 대한 내용은 생략하고 특징적인 부분을 중심으로 설명한다.19aa to 19dd are for explaining an intermediate step of a method for manufacturing a semiconductor device according to a seventh embodiment of the present invention, FIGS. 19aa to 19da, FIGS. 19ab to 19db, FIGS. 19ac to 19dc, and 19ad 19D to 19D are schematic cross-sectional views of an intermediate step taken along line AA ′, BB ′, CC ′, and DD ′ of FIG. 16A, respectively. Hereinafter, contents of the same components as those described in FIGS. 15A and 18A to 18LD will be omitted and description will be mainly focused on characteristic portions.

도 16a, 및 도 19aa 내지 도 19ad를 참조하면, 제1 마스크(50)를 식각 마스크로 사용하여 제1 그루브(52)에 노출된 핀 영역들(20)의 일부를 제거하여 제2 리세스 영역(53)이 형성될 수 있다. 예를 들면, 제1 그루브(52)에 노출된 핀 영역들(20)이 제거되어 제2 리세스 영역(53)이 형성될 수 있다. 따라서 제2 리세스 영역(53)에 의해 제1 분리 절연막(12)이 노출될 수 있다. 제2 리세스 영역(53) 형성 동안 제1 분리 절연막(12)의 일부도 제거될 수 있다.16A and 19A to 19A, a second recess region is removed by removing a portion of the fin regions 20 exposed in the first groove 52 using the first mask 50 as an etch mask. 53 may be formed. For example, the fin regions 20 exposed in the first groove 52 may be removed to form the second recess region 53. Therefore, the first separation insulating layer 12 may be exposed by the second recess region 53. A portion of the first separation insulating layer 12 may also be removed during the formation of the second recess region 53.

도 16a 및 도 19ba 내지 도 19bd를 참조하면, 제1 마스크(50)를 제거한 후, 제2 리세스 영역(53)에 노출된 핀 영역들(20)을 산화시켜 제2 분리 절연막(60)이 형성될 수 있다. 제2 분리 절연막(60)은 제2 리세스 영역(53)의 내 측벽들에 자기 정합적으로 형성된 산화막일 수 있다. 제2 분리 절연막(60)은 한 쌍의 서로 분리된 산화막들을 포함할 수 있다. 제2 분리 절연막(60)은 제2 리세스 영역(53)에 노출된 핀 영역들(20)의 일부가 플라즈마 산화 공정에 의해 산화된 산화막일 수 있다. 예를 들면, 제2 분리 절연막(60)은 20? 내지 800? 온도에서 산소 가스 또는 오존 가스를 사용하여 제2 리세스 영역(53)에 노출된 핀 영역들(20)을 플라즈마 분위기에서 산화시켜 형성된 산화막일 수 있다. 제2 분리 절연막(60)은 제2 리세스 영역(53)에 노출된 핀 영역들(20)이 열 산화 공정에 의해 산화된 산화막일 수 있다. 예를 들면, 열 산화 공정은 습식산화 공정, 건식산화 공정, 또는 열 라디칼산화 공정일 수 있다. 이와는 달리, 제2 분리 절연막(60)은 도 9aa 내지 9ad에 예시되고 설명된 바와 같이 SIMOX(Separation by Implanted Oxygen) 방법에 의해 형성될 수 있다. 제2 분리 절연막(60)은 제2 리세스 영역(53)의 양 측벽들에만 형성된 절연막들일 수 있다. 제2 분리 절연막(60)의 상면은 게이트 스페이서(34)와 일부 오버랩하며, 제2 리세스 영역(53) 내로 돌출될 수 있다. 이에 따라, 제1 방향(X)에서 제2 리세스 영역(53)의 개구 폭은 제1 그루브(52)의 폭보다 좁아질 수 있다, 일부 실시예에 따르면, 제2 분리 절연막(60)은 제1 및 제2 소오스/드레인 영역들(40a, 40b)과 접촉할 수 있다. 제2 분리 절연막(60)에 의해 제1 핀 영역(20a)과 제2 핀 영역(20b)이 분리될 수 있다. 16A and 19B to 19BD, after removing the first mask 50, the second separation insulating layer 60 is oxidized by oxidizing the fin regions 20 exposed in the second recess region 53. Can be formed. The second separation insulating layer 60 may be an oxide layer formed on the inner sidewalls of the second recessed region 53 in a self-aligning manner. The second separation insulating layer 60 may include a pair of oxide layers separated from each other. The second separation insulating layer 60 may be an oxide layer in which a portion of the fin regions 20 exposed to the second recess region 53 is oxidized by a plasma oxidation process. For example, the second separation insulating film 60 is 20? 800? It may be an oxide film formed by oxidizing fin regions 20 exposed to the second recess region 53 in a plasma atmosphere using oxygen gas or ozone gas at a temperature. The second isolation insulating layer 60 may be an oxide layer in which fin regions 20 exposed to the second recess region 53 are oxidized by a thermal oxidation process. For example, the thermal oxidation process may be a wet oxidation process, a dry oxidation process, or a thermal radical oxidation process. Alternatively, the second separation insulating layer 60 may be formed by a SIMOX (Separation by Implanted Oxygen) method as illustrated and described in FIGS. 9aa to 9ad. The second separation insulating layer 60 may be insulating layers formed only on both sidewalls of the second recessed region 53. The upper surface of the second isolation insulating layer 60 partially overlaps the gate spacer 34 and may protrude into the second recessed region 53. Accordingly, the opening width of the second recess region 53 in the first direction X may be narrower than the width of the first groove 52. According to some embodiments, the second separation insulating layer 60 may The first and second source / drain regions 40a and 40b may be contacted. The first fin region 20a and the second fin region 20b may be separated by the second separation insulating layer 60.

도 16a 및 도 19ca 내지 도 19cd를 참조하면, 제1 및 제2 희생게이트들(30a, 30b) 및 희생 게이트 절연막(28)을 선택적으로 제거하여. 제2 그루브(62)가 형성될 수 있다. 게이트 절연막(80), 제1 게이트 도전막(82), 및 제2 게이트 도전막(84)이 차례로 제1 그루브들(52) 및 제2 그루브(62)를 채우도록 형성될 수 있다. 게이트 절연막(80), 제1 게이트 도전막(82), 제2 게이트 도전막(84)은 도 18ka 내지 도 18kd에 도시되고 설명된 바와 같은 동일 물질 및 동일 공정으로 형성될 수 있다.16A and 19C to 19CD, the first and second sacrificial gates 30a and 30b and the sacrificial gate insulating layer 28 are selectively removed. The second groove 62 may be formed. The gate insulating layer 80, the first gate conductive layer 82, and the second gate conductive layer 84 may be formed to sequentially fill the first grooves 52 and the second grooves 62. The gate insulating layer 80, the first gate conductive layer 82, and the second gate conductive layer 84 may be formed of the same material and the same process as illustrated and described in FIGS. 18K to 18KD.

도 15a, 및 도 19da 내지 도 19dd를 참조하면, 게이트 절연막(80), 제1 게이트 도전막(82), 및 제2 게이트 도전막(84)이 예를들면, CMP 공정을 통해 평탄화될 수 있다. 이에 따라, 제1 핀 영역(20a) 상에 게이트 절연막(80) 및 제1 게이트 전극(88a)을 포함하는 제1 게이트(90a), 제2 핀 영역(20b) 상에 게이트 절연막(80), 및 제2 게이트 전극(88b)을 포함하는 제2 게이트(90b), 그리고 제2 분리 절연막(60) 상에 게이트 절연막(80) 및 제3 게이트 전극(88c)을 포함하는 제3 게이트(90c)를 형성할 수 있다. 제1 내지 제3 게이트 전극들(88a, 88b, 88c) 각각은 제1 게이트 도전막(82)과 제2 게이트 도전막(84)을 포함할 수 있다. 제3 게이트(90c)는 제1 분리 절연막(12) 상에서 제2 방향(Y)으로 동일 높이로 신장될 수 있다. 제3 게이트(90c)는 게이트 스페이서(34)의 상면으로부터 제1 분리 절연막(12)의 상면으로 연장된다. 제2 분리 절연막(60)과 접하는 위치의 제3 게이트(90c)의 높이는 제1 및 제2 핀 영역들(20a, 20b) 상에 위치한 제1 및 제2 게이트들(90a, 90b)의 높이보다 클 수 있다. 핀 영역들(20) 사이의 제1 절연막(12) 상에 위치한 제1 내지 제3 게이트 전극들(90a, 90b, 90c)의 높이는 실질적으로 동일할 수 있다. 15A and 19D to 19DD, the gate insulating layer 80, the first gate conductive layer 82, and the second gate conductive layer 84 may be planarized through, for example, a CMP process. . Accordingly, the first gate 90a including the gate insulating layer 80 and the first gate electrode 88a on the first fin region 20a and the gate insulating layer 80 on the second fin region 20b, And a second gate 90b including a second gate electrode 88b, and a third gate 90c including a gate insulating layer 80 and a third gate electrode 88c on the second isolation insulating layer 60. Can form. Each of the first to third gate electrodes 88a, 88b, and 88c may include a first gate conductive layer 82 and a second gate conductive layer 84. The third gate 90c may be extended to the same height in the second direction Y on the first separation insulating layer 12. The third gate 90c extends from the top surface of the gate spacer 34 to the top surface of the first isolation insulating layer 12. The height of the third gate 90c at a position in contact with the second isolation insulating layer 60 is greater than the height of the first and second gates 90a and 90b positioned on the first and second fin regions 20a and 20b. It can be big. The heights of the first to third gate electrodes 90a, 90b, and 90c positioned on the first insulating layer 12 between the fin regions 20 may be substantially the same.

도 20aa 내지 도 20cd는 본 발명의 제8 실시예에 따른 반도체 장치의 제조 방법의 중간 단계를 설명하기 위한 것으로, 도 20aa 내지 도 20ca, 도 20ab 내지 도 20cb, 도 20ac 내지 도 20cc, 및 도 20ad 내지 도 20cd는 각각 도 17a의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 중간 단계의 개략적인 단면도들이다. 이하 도 15a, 도 16a, 도 18a 내지 도 18l, 및 도 19a 내지 19c에서 설명된 부분과 동일한 구성 요소에 대한 내용은 생략하고 특징적인 부분을 중심으로 설명한다.20aa to 20cd are for explaining an intermediate step of a method for manufacturing a semiconductor device according to an eighth embodiment of the present invention, FIGS. 20aa to 20ca, 20ab to 20cb, 20ac to 20cc, and 20ad 20CD are schematic cross-sectional views of an intermediate step taken along line AA ', BB', CC ', and DD' of FIG. 17A, respectively. Hereinafter, contents of the same components as those described in FIGS. 15A, 16A, 18A to 18L, and 19A to 19C will be omitted and description will be mainly focused on characteristic portions.

도 17a, 및 도 20aa 내지 20ad를 참조하면, 제2 리세스 영역(53)의 측벽들에 노출된 핀 영역들(20)을 산화시켜 산화막(64)을 형성할 수 있다. 산화막(64)은 예를 들면, 도 19ba 내지 도 19bd에 도시되고 설명된 제1 분리 절연막(60)과 동일한 공정으로 형성될 수 있다. 산화막(64)이 형성된 제2 리세스 영역(53)과 제1 그루브(52)를 채우는 매립 절연막(66)을 형성할 수 있다. 예를 들면, 매립 절연막(66)은 산화물, 또는 질화물을 포함할 수 있다. Referring to FIGS. 17A and 20A to 20AD, oxide regions 64 may be formed by oxidizing fin regions 20 exposed on sidewalls of the second recess region 53. The oxide film 64 may be formed, for example, in the same process as the first separation insulating film 60 shown and described in FIGS. 19B to 19BD. A buried insulating film 66 filling the second recess region 53 and the first groove 52 on which the oxide film 64 is formed may be formed. For example, the buried insulating film 66 may include oxide or nitride.

도 17a, 및 도 20ba 내지 20bd를 참조하면, 매립 절연막(66)이 리세스되어, 제1 그루브(52)가 노출될 수 있다. 예를 들면, 매립 절연막(66)은 전면 에치백에 의해 보호막 패턴들(46)과 희생 게이트들(30a, 30b) 상에 형성된 매립 절연막(66)의 일부와 제1 그루브(52)에 형성된 매립 절연막(66)의 일부가 제거될 수 있다. 예를 들면, 매립 절연막(66)은 보호막 패턴들(46)과 희생 게이트들(30a, 30b)에 대해 선택적으로 제거될 수 있다. 이에 따라, 제2 리세스 영역(53)을 채우는 매립 절연막(66)과 산화막(64)을 포함하는 제2 분리 절연막(60)이 형성될 수 있다. 한편, 제2 리세스 영역(53)에 형성된 매립 절연막(66)의 상면은 제1 및 제2 핀 영역들(20a, 20b)의 상면보다 조금 높게 형성될 수 있다. 예를 들면, 리세스된 매립 절연막(66)의 상면은 희생 게이트 절연막(28)의 상면과 공면을 이룰 수 있다. 이와는 달리 매립 절연막(66)의 상면은 희생 게이트 절연막(28)의 상면들보다 높게 형성될 수 있다. Referring to FIGS. 17A and 20B to 20BD, the buried insulating film 66 may be recessed, and the first groove 52 may be exposed. For example, the buried insulating film 66 is partially buried in the first groove 52 and a part of the buried insulating film 66 formed on the protective film patterns 46 and the sacrificial gates 30a and 30b by the front etch-back. A portion of the insulating film 66 may be removed. For example, the buried insulating film 66 may be selectively removed for the passivation layer patterns 46 and the sacrificial gates 30a and 30b. Accordingly, a second separation insulating layer 60 including the buried insulating layer 66 and the oxide layer 64 filling the second recessed region 53 may be formed. Meanwhile, the upper surface of the buried insulating layer 66 formed in the second recessed region 53 may be formed slightly higher than the upper surface of the first and second fin regions 20a and 20b. For example, the top surface of the recessed buried insulating film 66 may be coplanar with the top surface of the sacrificial gate insulating film 28. Alternatively, the top surface of the buried insulating film 66 may be formed higher than the top surfaces of the sacrificial gate insulating film 28.

매립 절연막(66)은 제2 방향(Y)으로 신장되는 구조일 수 있다. 매립 절연막(66)은 제1 분리 절연막(12) 상에 형성될 수 있다. 일부 실시예에 따르면, 매립 절연막(66)은 아일랜드 형태로 패턴되어 제2 방향(Y)에서 서로 분리된 패턴들일 수 있다. 이에 따라 자기 정합적으로 형성된 산화막(64)과 더불어 매립 절연막(66)은 도 15a에 도시된 제2 분리 절연막(60)처럼 고립된 형태의 패턴일 수 있다. The buried insulating film 66 may have a structure extending in the second direction (Y). The buried insulating film 66 may be formed on the first separation insulating film 12. According to some embodiments, the buried insulating layer 66 may be patterned in an island shape and separated from each other in the second direction (Y). Accordingly, the buried insulating film 66 together with the self-aligned oxide film 64 may be in the form of an isolated pattern, such as the second separation insulating film 60 shown in FIG. 15A.

도 17a, 및 도 20ca 내지 도 20cd를 참조하면, 제1 및 제2 희생게이트들(30a, 30b) 및 희생 게이트 절연막(28)을 선택적으로 제거한다. 희생 게이트 절연막(28)을 제거할 때 매립 절연막(66)의 일부가 제거되어 매립 절연막(66)의 상면은 예를 들면, 제1 및 제2 핀 영역들(20a, 20b)의 상면과 공면을 이룰 수 있다. 이와는 달리 매립 절연막(66)의 상면은 제1 및 제2 핀 영역들(20a, 20b)의 상면들보다 높게 형성될 수 있다. 17A and 20C to 20CD, the first and second sacrificial gates 30a and 30b and the sacrificial gate insulating layer 28 are selectively removed. When the sacrificial gate insulating film 28 is removed, a portion of the buried insulating film 66 is removed, so that the upper surface of the buried insulating film 66 is co-planar with the upper surface of the first and second fin regions 20a and 20b, for example. Can be achieved. Alternatively, the upper surface of the buried insulating film 66 may be formed higher than the upper surfaces of the first and second fin regions 20a and 20b.

이후, 게이트 절연막(80), 제1 게이트 도전막(82), 및 제2 게이트 도전막(84)이 차례로 형성될 수 있다. 게이트 절연막(80), 제1 게이트 도전막(82), 제2 게이트 도전막(84)은 도 18ka 내지 도 18kd에 도시된 바와 같이 동일 물질 및 동일 공정으로 형성될 수 있다. 이후, 게이트 절연막(80), 제1 게이트 도전막(82), 및 제2 게이트 도전막(84)이 예를들면, CMP 공정을 통해 평탄화될 수 있다. 이에 따라, 제1 핀 영역(20a) 상에 게이트 절연막(80) 및 제1 게이트 전극(88a)을 포함하는 제1 게이트(90a), 제2 핀 영역(20b) 상에 게이트 절연막(80), 및 제2 게이트 전극(88b)을 포함하는 제2 게이트(90b), 그리고 제2 분리 절연막(60) 상에 게이트 절연막(80) 및 제3 게이트 전극(88c)을 포함하는 제3 게이트(90c)를 형성할 수 있다. 제1 내지 제3 게이트 전극들(88a, 88b, 88c)은 제1 게이트 도전막(82)과 제2 게이트 도전막(84)을 포함할 수 있다. 제2 분리 절연막(60) 상에 위치한 제3 게이트(90c)의 높이는 제1 및 제2 핀 영역들(20a, 20b) 상에 위치한 제1 및 제2 게이트(90a, 90b)의 높이와 실질적으로 동일할 수 있다. 이와는 달리 제2 분리 절연막(60) 상에 위치한 제3 게이트(90c)의 높이는 제1 및 제2 핀 영역들(20a, 20b) 상에 위치한 제1 및 제2 게이트(90a, 90b)의 높이보다 작을 수 있다. 핀 영역들(20) 사이의 제1 분리 절연막(12) 상에 위치한 제3 게이트(90c)의 높이는 제1 내지 제2 게이트 전극들(90a, 90)의 높이보다 작을 수 있다, 예를 들면, 핀 영역들(20) 사이의 제1 분리 절연막(12) 상에 위치한 제3 게이트(90c)의 높이는 제1 내지 제2 게이트들(90a, 90)에 비해 실질적으로 매립 절연막(66)의 높이만큼 작을 수 있다, 예를 들면, 제3 게이트(90c)는 제2 방향(Y)으로 신장되는 매립 절연막(66) 상에서 나란히 신장될 수 있다. 일부 실시예에 따라, 매립 절연막(66)이 아일랜드 형일 경우, 제3 게이트(90c)은 제2 분리 절연막(60)의 측벽들과 상면을 덮으며 제2 방향(Y)으로 신장될 수 있다. Thereafter, the gate insulating layer 80, the first gate conductive layer 82, and the second gate conductive layer 84 may be sequentially formed. The gate insulating layer 80, the first gate conductive layer 82, and the second gate conductive layer 84 may be formed of the same material and the same process as illustrated in FIGS. 18K to 18KD. Thereafter, the gate insulating layer 80, the first gate conductive layer 82, and the second gate conductive layer 84 may be planarized through, for example, a CMP process. Accordingly, the first gate 90a including the gate insulating layer 80 and the first gate electrode 88a on the first fin region 20a and the gate insulating layer 80 on the second fin region 20b, And a second gate 90b including a second gate electrode 88b, and a third gate 90c including a gate insulating layer 80 and a third gate electrode 88c on the second isolation insulating layer 60. Can form. The first to third gate electrodes 88a, 88b, and 88c may include a first gate conductive layer 82 and a second gate conductive layer 84. The height of the third gate 90c positioned on the second isolation insulating layer 60 is substantially equal to the height of the first and second gates 90a and 90b positioned on the first and second fin regions 20a and 20b. It can be the same. Unlike this, the height of the third gate 90c located on the second separation insulating layer 60 is higher than the height of the first and second gates 90a and 90b located on the first and second fin regions 20a and 20b. It can be small. The height of the third gate 90c positioned on the first isolation insulating layer 12 between the fin regions 20 may be smaller than the height of the first to second gate electrodes 90a and 90, for example, The height of the third gate 90c positioned on the first isolation insulating layer 12 between the fin regions 20 is substantially equal to the height of the buried insulating layer 66 compared to the first to second gates 90a and 90. It may be small, for example, the third gate 90c may be stretched side by side on the buried insulating film 66 extending in the second direction (Y). According to some embodiments, when the buried insulating film 66 is an island type, the third gate 90c may cover the sidewalls and the upper surface of the second isolation insulating film 60 and may be extended in the second direction Y.

도 21aa 내지 21ad는 본 발명의 제8 실시예에 따른 반도체 장치의 다른 예의 제조 방법의 중간 단계를 설명하기 위한 것으로, 도 21aa, 도 21ab, 도 21ac, 및 도 21ad는 각각 도 17a의 A-A' 선, B-B' 선, C-C' 선, 및 D-D' 선을 따라 절단한 중간 단계의 개략적인 단면도들이다. 이하 도 16a, 도 18aa 내지 도 18ld, 및 도 20aa 내지 도 20cd에서 설명된 부분과 동일한 구성 요소에 대한 내용은 생략하고 특징적인 부분을 중심으로 설명한다.21aa to 21ad are for explaining an intermediate step of a manufacturing method of another example of a semiconductor device according to the eighth embodiment of the present invention, FIGS. 21aa, 21ab, 21ac, and 21ad are AA 'lines of FIG. 17a, respectively. , BB 'line, CC' line, and DD 'line. Hereinafter, the contents of the same components as those described in FIGS. 16A, 18A to 18LD, and 20A to 20CD will be omitted, and description will be mainly focused on characteristic parts.

도 17a 및 도 21aa 내지 도 21ad를 참조하면, 제1 분리 절연막(60)은 도 20ca 내지 20cd에 예시되고 설명된 매립 절연막(66)에 비해 높이가 더 낮은 매립 절연막(66)을 포함할 수 있다. 예를 들면, 도 20aa 내지 20ad에 예시되고 설명된 매립 절연막(66)을 제2 리세스 영역(53)의 일부가 노출되도록 더 에치백을 진행하므로써, 산화막(64)의 일부가 드러날 수 있다. 매립 절연막(66)의 상면은 제1 및 제2 핀 영역들(20a, 20b)의 상면들 보다 낮을 수 있다. 이후, 제1 및 제2 희생 게이트들(20a, 20b)을 제거한 후 게이트 절연막과 게이트 전극들을 형성하는 공정은 도 14ba 내지 14cd에 도시된 게이트 전극들(88a, 88b, 88c)과 게이트 절연막(80)을 형성하는 공정과 동일할 수 있다. Referring to FIGS. 17A and 21A to 21A, the first isolation insulating film 60 may include a buried insulating film 66 having a lower height than the buried insulating film 66 illustrated and described in FIGS. 20C to 20CD. . For example, a portion of the oxide film 64 may be exposed by further etching back the buried insulating film 66 illustrated and described in FIGS. 20aa to 20ad so that a portion of the second recess region 53 is exposed. The top surface of the buried insulating layer 66 may be lower than the top surfaces of the first and second fin regions 20a and 20b. Thereafter, the process of forming the gate insulating film and the gate electrodes after removing the first and second sacrificial gates 20a and 20b is performed through the gate electrodes 88a, 88b, and 88c and the gate insulating film 80 shown in FIGS. 14B to 14CD. ).

도 22은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 개략적인 블록도이다. 도 22의 전자 시스템은, 도 1 내지 도 21ad에 도시되고 설명한 본 발명의 실시예들인 반도체 장치들을 적용할 수 있는 예시적 시스템이다.22 is a schematic block diagram of an electronic system including a semiconductor device according to embodiments of the present invention. The electronic system of FIG. 22 is an exemplary system to which semiconductor devices that are embodiments of the present invention shown and described in FIGS. 1 to 21ad can be applied.

도 22을 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1000)은 컨트롤러(1100), 입출력 장치(1200, Input/Ouput), 기억 장치(1300, Memory), 인터페이스(1400, Interface) 및 버스(1500, bus)를 포함할 수 있다. 컨트롤러(1100), 입출력 장치(1200), 기억 장치(1300) 및/또는 인터페이스(1400)는 버스(1500)를 통하여 서로 결합될 수 있다. 버스(1500)는 데이터들이 이동되는 통로(path)에 해당한다.Referring to FIG. 22, the electronic system 1000 according to embodiments of the present invention includes a controller 1100, an input / output device 1200, a memory 1300, an interface 1400, and It may include a bus (1500, bus). The controller 1100, the input / output device 1200, the memory device 1300, and / or the interface 1400 may be coupled to each other through the bus 1500. The bus 1500 corresponds to a path through which data is moved.

컨트롤러(1100)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1200)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1300)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1400)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1400)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1400)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1000)은 컨트롤러(1100)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 장치들은 기억 장치(1300) 내에 제공되거나, 컨트롤러(1100), 컨트롤러(1100)의 동작 메모리, 또는 입출력 장치(1200) 등에 제공될 수 있다.The controller 1100 may include at least one of a microprocessor, a digital signal process, a microcontroller, and logic elements capable of performing similar functions. The input / output device 1200 may include a keypad, a keyboard, and a display device. The memory device 1300 may store data and / or commands. The interface 1400 may perform a function of transmitting data to a communication network or receiving data from the communication network. The interface 1400 may be wired or wireless. For example, the interface 1400 may include an antenna or a wired / wireless transceiver. Although not illustrated, the electronic system 1000 is an operation memory for improving the operation of the controller 1100 and may further include a high-speed DRAM and / or an SRAM. Semiconductor devices according to embodiments of the present invention may be provided in the memory device 1300, or may be provided in the controller 1100, the operation memory of the controller 1100, or the input / output device 1200.

전자 시스템(1000)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.The electronic system 1000 is a personal digital assistant (PDA) portable computer, a web tablet, a wireless phone, a mobile phone, and a digital music player. music player), a memory card, or any electronic product capable of transmitting and / or receiving information in a wireless environment.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. Although the embodiments of the present invention have been described with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may be implemented in other specific forms without changing the technical spirit or essential features of the present invention. You will understand. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

10: 기판 20: 핀 영역
20a: 제1 핀 영역 20a: 제2 핀 영역
24: 제1 분리 절연막 40a: 제1 소오스/드레인 영역
40b: 제2 소오스/드레인 영역 54: 펀치스루 스톱층
60: 제2 분리 절연막 80; 게이트 절연막
88a: 제1 게이트 전극 88b: 제2 게이트 전극
88c: 제3 게이트 전극 110: 제1 트랜지스터
120: 제2 트랜지스터 10: substrate 20: pin area
20a: first pin region 20a: second pin region
24: first separation insulating film 40a: first source / drain region
40b: second source / drain area 54: punch-through stop layer
60: second separation insulating film 80; Gate insulating film
88a: first gate electrode 88b: second gate electrode
88c: third gate electrode 110: first transistor
120: second transistor

Claims (42)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 제1 방향으로 연장되는 핀 영역을 포함하는 기판, 상기 핀 영역은 상기 제1 방향으로 서로 이격된 제1 핀 영역 및 제2 핀 영역을 포함하고;
상기 핀 영역의 하부 측벽을 덮는 제1 분리 절연막;
상기 제1 핀 영역과 상기 제2 핀 영역 사이에 배치되며, 상기 제1 핀 영역과 상기 제2 핀 영역을 분리하는 제2 분리 절연막;
상기 제1 핀 영역을 가로지르며 상기 제1 방향과 교차하는 제2 방향으로 신장하는 제1 게이트; 및
상기 제2 핀 영역을 가로지르며 상기 제2 방향으로 신장하는 제2 게이트를 포함하되,
상기 제1 분리 절연막의 상면은, 상기 제2 분리 절연막의 하면보다 높고 상기 제2 분리 절연막의 상면보다 낮으며,
상기 제1 게이트와 상기 제2 분리 절연막간의 간격은, 상기 제2 분리 절연막과 상기 제2 게이트간의 간격과 동일한 반도체 장치.A substrate including a fin region extending in a first direction, the fin region including a first fin region and a second fin region spaced from each other in the first direction;
A first isolation insulating layer covering the lower sidewall of the fin region;
A second isolation insulating layer disposed between the first fin region and the second fin region, and separating the first fin region and the second fin region;
A first gate crossing the first fin region and extending in a second direction crossing the first direction; And
And a second gate crossing the second fin region and extending in the second direction,
The upper surface of the first separation insulating film is higher than the lower surface of the second separation insulating film and lower than the upper surface of the second separation insulating film,
A semiconductor device having the same distance between the first gate and the second separation insulating film as the distance between the second separation insulating film and the second gate. 제23 항에 있어서,
상기 제1 핀 영역 및 상기 제2 핀 영역은 상기 제1 분리 절연막 위로 돌출된 반도체 장치.The method of claim 23,
The first fin region and the second fin region protrude over the first isolation insulating layer. 제23 항에 있어서,
상기 제1 게이트 및 상기 제2 게이트는 상기 제1 분리 절연막의 상면 상으로 신장하는 반도체 장치.The method of claim 23,
The semiconductor device of the first gate and the second gate extends on an upper surface of the first isolation insulating layer. 제23 항에 있어서,
상기 제2 분리 절연막은, 산화막 및 상기 산화막 상의 매립 절연막을 포함하는 반도체 장치.The method of claim 23,
The second separation insulating film includes an oxide film and a buried insulating film on the oxide film. 제23 항에 있어서,
상기 제1 핀 영역 상의 제1 소오스/드레인 영역; 및
상기 제2 핀 영역 상의 제2 소오스/드레인 영역을 더 포함하되,
상기 제2 분리 절연막은 상기 제1 및 제2 소오스/드레인 영역들 사이에 배치되는 반도체 장치.The method of claim 23,
A first source / drain region on the first fin region; And
A second source / drain region on the second fin region is further included.
The second separation insulating layer is a semiconductor device disposed between the first and second source / drain regions. 제27 항에 있어서,
상기 제2 분리 절연막의 상기 하면은, 상기 제1 및 제2 소오스/드레인 영역들의 하면보다 낮은 반도체 장치.The method of claim 27,
The lower surface of the second separation insulating layer is lower than the lower surface of the first and second source / drain regions. 제23 항에 있어서,
상기 제1 분리 절연막은 상기 핀 영역의 상부 측벽을 노출하는 반도체 장치.The method of claim 23,
The first isolation insulating layer exposes an upper sidewall of the fin region. 제1 방향으로 연장되는 핀 영역을 포함하는 기판, 상기 핀 영역은 상기 제1 방향으로 서로 이격된 제1 핀 영역 및 제2 핀 영역을 포함하고;
상기 핀 영역의 하부 측벽을 덮는 제1 분리 절연막;
상기 제1 핀 영역과 상기 제2 핀 영역 사이에 배치되며, 상기 제1 핀 영역과 상기 제2 핀 영역을 분리하는 제2 분리 절연막;
상기 제1 핀 영역을 가로지르며 상기 제1 방향과 교차하는 제2 방향으로 신장하는 제1 게이트;
상기 제2 핀 영역을 가로지르며 상기 제2 방향으로 신장하는 제2 게이트;
상기 제1 게이트의 양 측벽들 상의 한 쌍의 제1 게이트 스페이서들;
상기 제2 게이트의 양 측벽들 상의 한 쌍의 제2 게이트 스페이서들; 및
상기 제2 분리 절연막 상에서 상기 제2 방향으로 신장하는 한 쌍의 제3 게이트 스페이서들을 포함하되,
상기 제1 분리 절연막의 상면은, 상기 제2 분리 절연막의 하면보다 높고 상기 제2 분리 절연막의 상면보다 낮으며,
상기 제2 분리 절연막은 상기 한 쌍의 제3 게이트 스페이서들 사이에 개재되는 반도체 장치.A substrate including a fin region extending in a first direction, the fin region including a first fin region and a second fin region spaced from each other in the first direction;
A first isolation insulating layer covering the lower sidewall of the fin region;
A second isolation insulating layer disposed between the first fin region and the second fin region, and separating the first fin region and the second fin region;
A first gate crossing the first fin region and extending in a second direction crossing the first direction;
A second gate crossing the second fin region and extending in the second direction;
A pair of first gate spacers on both side walls of the first gate;
A pair of second gate spacers on both side walls of the second gate; And
A pair of third gate spacers extending in the second direction on the second separation insulating layer,
The upper surface of the first separation insulating film is higher than the lower surface of the second separation insulating film and lower than the upper surface of the second separation insulating film,
The second insulating insulating layer is interposed between the pair of third gate spacers. 제30 항에 있어서,
상기 제1 핀 영역 및 상기 제2 핀 영역은 상기 제1 분리 절연막 위로 돌출된 반도체 장치.The method of claim 30,
The first fin region and the second fin region protrude over the first isolation insulating layer. 제30 항에 있어서,
상기 제1 게이트 및 상기 제2 게이트는 상기 제1 분리 절연막의 상면 상으로 신장하는 반도체 장치.The method of claim 30,
The semiconductor device of the first gate and the second gate extends on an upper surface of the first isolation insulating layer. 제30 항에 있어서,
상기 제2 분리 절연막은, 산화막 및 상기 산화막 상의 매립 절연막을 포함하는 반도체 장치.The method of claim 30,
The second separation insulating film includes an oxide film and a buried insulating film on the oxide film. 제30 항에 있어서,
상기 제1 핀 영역 상의 제1 소오스/드레인 영역; 및
상기 제2 핀 영역 상의 제2 소오스/드레인 영역을 더 포함하되,
상기 제2 분리 절연막은 상기 제1 및 제2 소오스/드레인 영역들 사이에 배치되는 반도체 장치.The method of claim 30,
A first source / drain region on the first fin region; And
A second source / drain region on the second fin region is further included.
The second separation insulating layer is a semiconductor device disposed between the first and second source / drain regions. 제32 항에 있어서,
상기 제2 분리 절연막의 상기 하면은, 상기 제1 및 제2 소오스/드레인 영역들의 하면보다 낮은 반도체 장치.The method of claim 32,
The lower surface of the second separation insulating layer is lower than the lower surface of the first and second source / drain regions. 제30 항에 있어서,
상기 제1 분리 절연막은 상기 핀 영역의 상부 측벽을 노출하는 반도체 장치.The method of claim 30,
The first isolation insulating layer exposes an upper sidewall of the fin region. 제1 방향으로 연장되는 핀 영역을 포함하는 기판, 상기 핀 영역은 상기 제1 방향으로 서로 이격된 제1 핀 영역 및 제2 핀 영역을 포함하고;
상기 핀 영역의 하부 측벽을 덮는 제1 분리 절연막;
상기 제1 핀 영역과 상기 제2 핀 영역 사이에 배치되며, 상기 제1 핀 영역과 상기 제2 핀 영역을 분리하는 제2 분리 절연막;
상기 제1 핀 영역을 가로지르며 상기 제1 방향과 교차하는 제2 방향으로 신장하는 제1 게이트; 및
상기 제2 핀 영역을 가로지르며 상기 제2 방향으로 신장하는 제2 게이트를 포함하되,
상기 제2 분리 절연막은, 산화막 및 상기 산화막 상의 매립 절연막을 포함하고,
상기 산화막은 "U"자형의 단면을 갖는 반도체 장치.A substrate including a fin region extending in a first direction, the fin region including a first fin region and a second fin region spaced from each other in the first direction;
A first isolation insulating layer covering the lower sidewall of the fin region;
A second isolation insulating layer disposed between the first fin region and the second fin region, and separating the first fin region and the second fin region;
A first gate crossing the first fin region and extending in a second direction crossing the first direction; And
And a second gate crossing the second fin region and extending in the second direction,
The second separation insulating film includes an oxide film and a buried insulating film on the oxide film,
The oxide film has a "U" shaped cross section. 제37 항에 있어서,
상기 제1 분리 절연막의 상면은, 상기 제2 분리 절연막의 하면보다 높고 상기 제2 분리 절연막의 상면보다 낮은 반도체 장치.The method of claim 37,
A semiconductor device having a top surface of the first separation insulating film higher than a bottom surface of the second separation insulating film and lower than a top surface of the second separation insulating film. 제37 항에 있어서,
상기 제1 핀 영역 및 상기 제2 핀 영역은 상기 제1 분리 절연막 위로 돌출된 반도체 장치.The method of claim 37,
The first fin region and the second fin region protrude over the first isolation insulating layer. 제37 항에 있어서,
상기 제1 게이트 및 상기 제2 게이트는 상기 제1 분리 절연막의 상면 상으로 신장하는 반도체 장치.The method of claim 37,
The semiconductor device of the first gate and the second gate extends on an upper surface of the first isolation insulating layer. 제37 항에 있어서,
상기 제1 핀 영역 상의 제1 소오스/드레인 영역; 및
상기 제2 핀 영역 상의 제2 소오스/드레인 영역을 더 포함하되,
상기 제2 분리 절연막은 상기 제1 및 제2 소오스/드레인 영역들 사이에 배치되고,
상기 제2 분리 절연막의 하면은, 상기 제1 및 제2 소오스/드레인 영역들의 하면보다 낮은 반도체 장치.The method of claim 37,
A first source / drain region on the first fin region; And
A second source / drain region on the second fin region is further included.
The second insulating insulating layer is disposed between the first and second source / drain regions,
A semiconductor device having a lower surface of the second separation insulating layer is lower than a lower surface of the first and second source / drain regions. 제37 항에 있어서,
상기 제1 분리 절연막은 상기 핀 영역의 상부 측벽을 노출하는 반도체 장치.The method of claim 37,
The first isolation insulating layer exposes an upper sidewall of the fin region.
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