KR102113603B1 - Thin film transistor array substrate and method of fabricating the same - Google Patents

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Abstract

본 발명은 베젤 영역을 감소시켜, 네로우 베젤(Narrow bezel)을 구현할 수 있는 박막 트랜지스터 어레이 기판 및 이의 제조 방법에 관한 것으로, 본 발명의 박막 트랜지스터 어레이 기판은 기판 상에 형성된 수직 게이트 배선 및 상기 수직 게이트 배선과 평행하도록 형성된 하부 데이터 배선; 상기 기판 상에 형성되며, 상기 수직 게이트 배선을 노출시키는 게이트 콘택홀을 포함하는 제 1 게이트 절연막; 상기 제 1 게이트 절연막을 사이에 두고 상기 수직 게이트 배선과 교차하며, 상기 게이트 콘택홀을 통해 상기 수직 게이트 배선과 접속되는 수평 게이트 배선 및 게이트 전극; 상기 제 1 게이트 절연막 상에 상기 수평 게이트 배선 및 상기 게이트 전극을 덮도록 형성되며, 상기 하부 데이터 배선을 노출시키는 데이터 콘택홀을 포함하는 제 2 게이트 절연막; 상기 제 2 게이트 절연막 상에 형성되며, 상기 게이트 전극과 중첩되는 반도체층; 및 상기 제 2 게이트 절연막 상에 형성되며, 상기 하부 데이터 배선과 중첩되는 상부 데이터 배선과, 상기 반도체층 상에서 서로 분리된 구조의 소스 전극 및 드레인 전극을 포함하며, 상기 상부 및 하부 데이터 배선을 사이에 두고 분리된 제 1 및 제 2 서브 화소 중 상기 제 1 서브 화소의 소스 전극은 상기 데이터 콘택홀을 통해 노출된 상기 하부 데이터 배선과 접속되며, 상기 제 2 서브 화소의 소스 전극은 상기 상부 데이터 배선이 연장 형성되어 정의된다.The present invention relates to a thin film transistor array substrate capable of implementing a narrow bezel by reducing a bezel area, and a method for manufacturing the same, wherein the thin film transistor array substrate of the present invention includes vertical gate wiring formed on the substrate and the vertical A lower data wiring formed parallel to the gate wiring; A first gate insulating layer formed on the substrate and including a gate contact hole exposing the vertical gate wiring; A horizontal gate wiring and a gate electrode intersecting the vertical gate wiring with the first gate insulating film interposed therebetween and connected to the vertical gate wiring through the gate contact hole; A second gate insulating layer formed on the first gate insulating layer to cover the horizontal gate wiring and the gate electrode, and including a data contact hole exposing the lower data wiring; A semiconductor layer formed on the second gate insulating layer and overlapping the gate electrode; And an upper data line formed on the second gate insulating layer and overlapping the lower data line, and a source electrode and a drain electrode having a structure separated from each other on the semiconductor layer, between the upper and lower data lines. The source electrode of the first sub-pixel among the separated first and second sub-pixels is connected to the lower data line exposed through the data contact hole, and the source electrode of the second sub-pixel has the upper data line. It is defined as an extension.

Description

박막 트랜지스터 어레이 기판 및 이의 제조 방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND METHOD OF FABRICATING THE SAME}Thin film transistor array substrate and manufacturing method therefor {THIN FILM TRANSISTOR ARRAY SUBSTRATE AND METHOD OF FABRICATING THE SAME}

본 발명은 박막 트랜지스터 어레이 기판에 관한 것으로 특히, 베젤 영역을 감소시켜, 네로우 베젤(Narrow bezel)을 구현할 수 있는 박막 트랜지스터 어레이 기판 및 이의 제조 방법에 관한 것이다.The present invention relates to a thin film transistor array substrate, and more particularly, to a thin film transistor array substrate capable of realizing a narrow bezel by reducing a bezel area and a manufacturing method thereof.

정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시 장치로 활용되고 있다.With the development of the information society, the demand for display devices has been increasing in various forms, and in response, LCD (Liquid Crystal Display Device), PDP (Plasma Display Panel), ELD (Electro Luminescent Display), and VFD (Vacuum Fluorescent) Display) and various flat panel display devices have been studied, and some are already used as display devices in various equipment.

그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상 표시 장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 액정 표시 장치가 가장 많이 사용되고 있다. 액정 표시 장치는 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송 신호를 수신하여 디스플레이하는 텔레비젼 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.Among them, liquid crystal display devices are most frequently used as a replacement for cathode ray tubes (CRTs) for use in mobile image display devices due to the features and advantages of excellent image quality, light weight, thinness, and low power consumption. 2. Description of the Related Art In addition to portable applications such as a monitor of a notebook computer, a liquid crystal display device has been variously developed as a television and computer monitor that receives and displays broadcast signals.

액정 표시 장치는 컬러 필터가 형성된 컬러 필터 기판, 박막 트랜지스터가 형성된 박막 트랜지스터 어레이 기판 및 컬러 필터 기판과 박막 트랜지스터 어레이 기판 사이에 형성된 액정층을 포함하여 이루어진다.The liquid crystal display device includes a color filter substrate on which a color filter is formed, a thin film transistor array substrate on which a thin film transistor is formed, and a liquid crystal layer formed between the color filter substrate and the thin film transistor array substrate.

박막 트랜지스터 어레이 기판에는 복수 개의 게이트 배선과 데이터 배선이 교차하여 화소 영역을 정의한다. 그리고, 데이터 배선에 데이터 신호를 공급하기 위한 데이터 구동부(Data D-IC)와 게이트 배선에 스캔 신호를 공급하기 위한 게이트 구동부(Gate D-IC)가 형성된다.In the thin film transistor array substrate, a plurality of gate wirings and data wirings intersect to define a pixel region. Then, a data driver (Data D-IC) for supplying a data signal to the data line and a gate driver (Gate D-IC) for supplying a scan signal to the gate line are formed.

그런데, 일반적으로 데이터 구동부와 게이트 구동부는 박막 트랜지스터 어레이 기판의 다른 측면에 형성된다. 예를 들어, 데이터 구동부는 기판의 상측에 구비되며, 게이트 구동부는 기판의 좌, 우측에 구비된다. 이에 따라, 박막 트랜지스터 어레이 기판의 베젤(Bezel) 영역이 증가한다.However, in general, the data driver and the gate driver are formed on different sides of the thin film transistor array substrate. For example, the data driver is provided on the upper side of the substrate, and the gate driver is provided on the left and right sides of the substrate. Accordingly, the bezel region of the thin film transistor array substrate increases.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 수직 게이트 배선을 구비하고, 인접한 두 개의 수직 게이트 배선 사이에 게이트 절연막을 사이에 두고 2 개의 데이터 배선이 중첩되도록 형성하여, 베젤 영역을 감소시킬 수 있는 박막 트랜지스터 어레이 기판 및 이의 제조 방법을 제공하는데, 그 목적이 있다.The present invention has been devised to solve the above-described problems, and includes a vertical gate wiring, and is formed to overlap two data wirings with a gate insulating film between two adjacent vertical gate wirings, thereby reducing the bezel area. To provide a thin film transistor array substrate and a method for manufacturing the same, there is an object.

상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 어레이 기판은 기판 상에 형성된 수직 게이트 배선 및 상기 수직 게이트 배선과 평행하도록 형성된 하부 데이터 배선; 상기 기판 상에 형성되며, 상기 수직 게이트 배선을 노출시키는 게이트 콘택홀을 포함하는 제 1 게이트 절연막; 상기 제 1 게이트 절연막을 사이에 두고 상기 수직 게이트 배선과 교차하며, 상기 게이트 콘택홀을 통해 상기 수직 게이트 배선과 접속되는 수평 게이트 배선 및 게이트 전극; 상기 제 1 게이트 절연막 상에 상기 수평 게이트 배선 및 상기 게이트 전극을 덮도록 형성되며, 상기 하부 데이터 배선을 노출시키는 데이터 콘택홀을 포함하는 제 2 게이트 절연막; 상기 제 2 게이트 절연막 상에 형성되며, 상기 게이트 전극과 중첩되는 반도체층; 및 상기 제 2 게이트 절연막 상에 형성되며, 상기 하부 데이터 배선과 중첩되는 상부 데이터 배선과, 상기 반도체층 상에서 서로 분리된 구조의 소스 전극 및 드레인 전극을 포함하며, 상기 상부 및 하부 데이터 배선을 사이에 두고 분리된 제 1 및 제 2 서브 화소 중 상기 제 1 서브 화소의 소스 전극은 상기 데이터 콘택홀을 통해 노출된 상기 하부 데이터 배선과 접속되며, 상기 제 2 서브 화소의 소스 전극은 상기 상부 데이터 배선이 연장 형성되어 정의된다.The thin film transistor array substrate of the present invention for achieving the above object includes a vertical gate wiring formed on a substrate and a lower data wiring formed parallel to the vertical gate wiring; A first gate insulating layer formed on the substrate and including a gate contact hole exposing the vertical gate wiring; A horizontal gate wiring and a gate electrode intersecting the vertical gate wiring with the first gate insulating film interposed therebetween and connected to the vertical gate wiring through the gate contact hole; A second gate insulating layer formed on the first gate insulating layer to cover the horizontal gate wiring and the gate electrode, and including a data contact hole exposing the lower data wiring; A semiconductor layer formed on the second gate insulating layer and overlapping the gate electrode; And an upper data line formed on the second gate insulating layer and overlapping the lower data line, and a source electrode and a drain electrode having a structure separated from each other on the semiconductor layer, between the upper and lower data lines. The source electrode of the first sub-pixel among the separated first and second sub-pixels is connected to the lower data line exposed through the data contact hole, and the source electrode of the second sub-pixel has the upper data line. It is defined as an extension.

상기 하부 데이터 배선과 상기 상부 데이터 배선은 상기 수평 게이트 배선과 중첩되는 영역에서 서로 반대 방향으로 돌출 형성되어 서로 분리된다.The lower data wiring and the upper data wiring are formed to protrude in opposite directions from each other in an area overlapping the horizontal gate wiring and are separated from each other.

상기 하부 데이터 배선과 상기 상부 데이터 배선이 중첩되는 영역의 상기 제 1 및 제 2 게이트 절연막 사이에 형성된 차단 패턴을 더 포함한다.A blocking pattern formed between the first and second gate insulating layers in a region where the lower data wiring and the upper data wiring overlap is further included.

상기 차단 패턴은 투명 전도성 물질로 형성된다.The blocking pattern is formed of a transparent conductive material.

상기 수직 게이트 배선에 스캔 신호를 인가하는 게이트 구동부는 상기 기판의 상측 또는 하측에 구비되며, 상기 데이터 배선에 데이터 신호를 인가하는 데이터 구동부 역시 상기 기판의 상측 또는 하측에 구비된다.A gate driver for applying a scan signal to the vertical gate wiring is provided on the upper or lower side of the substrate, and a data driver for applying a data signal to the data wiring is also provided on the upper or lower side of the substrate.

상기 소스 전극 및 상기 드레인 전극을 덮도록 상기 기판 상에 형성된 제 1 보호막; 상기 제 1 보호막 상에 형성되며, 상기 드레인 전극과 접속되는 화소 전극; 상기 화소 전극을 덮도록 상기 제 1 보호막 상에 형성된 제 2 보호막; 및 상기 제 2 보호막 상에 형성된 공통 전극을 더 포함한다.A first passivation layer formed on the substrate to cover the source electrode and the drain electrode; A pixel electrode formed on the first passivation layer and connected to the drain electrode; A second passivation layer formed on the first passivation layer to cover the pixel electrode; And a common electrode formed on the second protective film.

또한, 동일 목적을 달성하기 위한 박막 트랜지스터 어레이 기판의 제조 방법은 기판 상에 수직 게이트 배선 및 상기 수직 게이트 배선과 평행하는 하부 데이터 배선을 형성하는 단계; 상기 기판 상에 상기 수직 게이트 배선을 노출시키는 게이트 콘택홀을 포함하는 제 1 게이트 절연막을 형성하는 단계; 상기 제 1 게이트 절연막 상에 상기 게이트 콘택홀을 통해 상기 수직 게이트 배선과 접속되는 수평 게이트 배선 및 게이트 전극을 형성하는 단계; 상기 수평 게이트 배선 및 상기 게이트 전극을 덮으며, 상기 하부 데이터 배선을 노출시키는 데이터 콘택홀을 갖는 제 2 게이트 절연막을 형성하는 단계; 상기 제 2 게이트 절연막 상에 상기 게이트 전극과 중첩되도록 반도체층을 형성하는 단계; 및 상기 제 2 게이트 절연막 상에 상기 하부 데이터 배선과 중첩되는 상부 데이터 배선과, 상기 반도체층 상에서 서로 분리되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하며, 상기 상부 및 하부 데이터 배선을 사이에 두고 분리된 제 1 및 제 2 서브 화소 중 상기 제 1 서브 화소의 소스 전극은 상기 데이터 콘택홀을 통해 상기 하부 데이터 배선과 접속되며, 상기 제 2 서브 화소의 소스 전극은 상기 상부 데이터 배선이 연장 형성되어 정의된다.In addition, a method of manufacturing a thin film transistor array substrate for achieving the same object includes forming a vertical gate wiring and a lower data wiring parallel to the vertical gate wiring on the substrate; Forming a first gate insulating layer including a gate contact hole exposing the vertical gate wiring on the substrate; Forming a horizontal gate wiring and a gate electrode connected to the vertical gate wiring through the gate contact hole on the first gate insulating film; Forming a second gate insulating layer covering the horizontal gate wiring and the gate electrode and having a data contact hole exposing the lower data wiring; Forming a semiconductor layer on the second gate insulating layer to overlap the gate electrode; And forming an upper data line overlapping the lower data line on the second gate insulating layer and a source electrode and a drain electrode separated from each other on the semiconductor layer, with the upper and lower data lines interposed therebetween. The source electrode of the first sub-pixel among the separated first and second sub-pixels is connected to the lower data line through the data contact hole, and the upper data line of the source electrode of the second sub-pixel is extended. Is defined.

상기 차단 패턴은 상기 수평 게이트 배선 및 상기 게이트 전극과 동일 마스크 공정으로 형성한다.The blocking pattern is formed by the same mask process as the horizontal gate wiring and the gate electrode.

상기 소스 전극 및 상기 드레인 전극을 형성하는 단계 이후, 상기 소스 전극 및 상기 드레인 전극을 덮도록 상기 기판 상에 제 1 보호막을 형성하는 단계; 상기 제 1 보호막 상에 상기 드레인 전극과 접속되는 화소 전극을 형성하는 단계; 상기 화소 전극을 덮도록 상기 제 1 보호막 상에 제 2 보호막을 형성하는 단계; 및 상기 제 2 보호막 상에 공통 전극을 형성하는 단계를 더 포함한다.After forming the source electrode and the drain electrode, forming a first passivation layer on the substrate to cover the source electrode and the drain electrode; Forming a pixel electrode connected to the drain electrode on the first passivation layer; Forming a second passivation layer on the first passivation layer to cover the pixel electrode; And forming a common electrode on the second passivation layer.

상기와 같은 본 발명의 박막 트랜지스터 어레이 기판 및 이의 제조 방법은 제 1 및 제 2 게이트 절연막을 사이에 두고 상부 및 하부 데이터 배선을 중첩 형성하여, 데이터 배선을 형성하기 위한 영역을 절반으로 줄일 수 있다. 그리고, 상부 및 하부 데이터 배선이 중첩되는 영역에 차단 패턴을 구비하여, 중첩되는 2 개의 데이터 배선의 신호 간섭을 방지할 수 있다.The thin film transistor array substrate of the present invention and a method of manufacturing the same may be formed by overlapping upper and lower data lines with the first and second gate insulating films interposed therebetween, thereby reducing an area for forming data lines in half. In addition, a blocking pattern is provided in an area where the upper and lower data lines overlap, so that signal interference between two overlapping data lines can be prevented.

또한, 수직 게이트 배선을 구비하여, 수평 게이트 배선을 구동하기 위한 게이트 구동부를 데이터 구동부와 같이 기판 상측에 구비하거나 기판 하측에 구비하여, 기판 양 측의 베젤(Bezel) 영역의 폭을 감소시킬 수 있다. In addition, by providing a vertical gate wiring, a gate driving unit for driving the horizontal gate wiring is provided on the upper side of the substrate or the lower side of the substrate as the data driving unit, thereby reducing the width of the bezel regions on both sides of the substrate. .

도 1은 본 발명의 박막 트랜지스터 어레이 기판의 회로도이다.
도 2는 도 1의 A 영역의 평면도이다.
도 3a는 도 2의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 3b는 도 2의 Ⅱ-Ⅱ'에 따른 단면도이다.
도 4a 내지 도 4h는 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법을 나타낸 공정 평면도이다.
도 5a 내지 도 5h는 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법을 나타낸 공정 단면도이다.1 is a circuit diagram of a thin film transistor array substrate of the present invention.
FIG. 2 is a plan view of area A of FIG. 1.
3A is a cross-sectional view taken along line I-I 'in FIG. 2;
3B is a cross-sectional view taken along line II-II 'of FIG. 2.
4A to 4H are process plan views showing a method of manufacturing a thin film transistor array substrate of the present invention.
5A to 5H are process cross-sectional views showing a method of manufacturing a thin film transistor array substrate of the present invention.

이하, 본 발명의 박막 트랜지스터 어레이 기판을 설명하면 다음과 같다.Hereinafter, the thin film transistor array substrate of the present invention will be described.

도 1은 본 발명의 박막 트랜지스터 어레이 기판의 회로도로, 수평 게이트 배선, 수직 게이트 배선, 데이터 배선 및 박막 트랜지스터만을 도시하였다.1 is a circuit diagram of a thin film transistor array substrate of the present invention, showing only horizontal gate wiring, vertical gate wiring, data wiring, and thin film transistors.

도 1과 같이, 본 발명의 박막 트랜지스터 어레이 기판은 수평 게이트 배선(GL1, GL2, GL3)이 배열되고, 데이터 배선(DL1, DL2, DL3, DL4)이 수평 게이트 배선(GL1, GL2, GL3)과 교차하도록 형성된다. 이 때, 수평 게이트 배선(GL1, GL2, GL3)은 데이터 배선(DL1, DL2, DL3, DL4)과 평행하도록 배열된 수직 게이트 배선(VGL1, VGL2, VGL3)과 일대일로 접속된다.1, in the thin film transistor array substrate of the present invention, horizontal gate wirings GL1, GL2, and GL3 are arranged, and data wirings DL1, DL2, DL3, and DL4 are arranged with horizontal gate wirings GL1, GL2, and GL3. It is formed to cross. At this time, the horizontal gate wirings GL1, GL2, and GL3 are connected one-to-one with the vertical gate wirings VGL1, VGL2, and VGL3 arranged to be parallel to the data wirings DL1, DL2, DL3, and DL4.

일반적으로, 박막 트랜지스터 어레이 기판은 게이트 배선과 데이터 배선이 서로 교차하도록 형성된다. 따라서, 데이터 배선에 데이터 신호를 공급하기 위한 데이터 구동부는 기판 상측에 형성되고, 게이트 배선에 스캔 신호를 공급하기 위한 게이트 구동부는 기판 양 측에 형성된다. 이에 따라, 기판 양 측에 구비된 게이트 구동부에 의해 베젤 폭을 감소시키는데 한계가 있다.In general, the thin film transistor array substrate is formed so that the gate wiring and the data wiring cross each other. Therefore, a data driver for supplying a data signal to the data wiring is formed on the upper side of the substrate, and a gate driver for supplying a scan signal to the gate wiring is formed on both sides of the substrate. Accordingly, there is a limit to reducing the bezel width by the gate driver provided on both sides of the substrate.

그런데, 본 발명의 박막 트랜지스터 어레이 기판은 데이터 배선(DL1, DL2, DL3, DL4)과 평행하도록 수직 게이트 배선(VGL1, VGL2, VGL3)을 구비함으로써, 수평 게이트 배선(VGL1, VGL2, VGL3)에 스캔 신호를 공급하는 게이트 구동부를 데이터 구동부와 같이 기판 상측에 형성하거나, 기판 하측에 형성할 수 있다.However, the thin film transistor array substrate of the present invention is provided with vertical gate wirings VGL1, VGL2, and VGL3 so as to be parallel to the data wirings DL1, DL2, DL3, and DL4, thereby scanning the horizontal gate wirings VGL1, VGL2, and VGL3. The gate driver for supplying the signal may be formed on the upper side of the substrate or the lower side of the substrate as in the data driver.

특히, 인접한 2 개의 수직 게이트 배선(VGL1, VGL2, VGL3) 사이에는 2 개의 데이터 배선(DL1, DL2, DL3, DL4)이 구비되며, 2 개의 데이터 배선(DL1, DL2, DL3, DL4)은 제 1, 제 2 게이트 절연막을 사이에 두고 서로 중첩 형성된다. 따라서, 본 발명의 박막 트랜지스터 어레이 기판은 인접한 2 개의 서브 화소가 데이터 배선(DL1, DL2, DL3, DL4)이 형성되는 영역을 공유함으로써, 데이터 배선(DL1, DL2, DL3, DL4)을 형성하기 위한 영역을 절반으로 줄일 수 있다.In particular, two data lines DL1, DL2, DL3, and DL4 are provided between two adjacent vertical gate lines VGL1, VGL2, and VGL3, and the two data lines DL1, DL2, DL3, and DL4 are first. , Overlapping each other with the second gate insulating film interposed therebetween. Therefore, in the thin film transistor array substrate of the present invention, two adjacent sub-pixels share an area in which data lines DL1, DL2, DL3, and DL4 are formed, thereby forming data lines DL1, DL2, DL3, and DL4. The area can be cut in half.

이하, 첨부된 도면을 참조하여, 중첩된 2 개의 데이터 배선(DL1, DL2, DL3, DL4)을 사이에 두고 인접하는 제 1, 제 2 서브 화소를 구체적으로 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, the adjacent first and second sub-pixels with two overlapping data lines DL1, DL2, DL3, and DL4 interposed therebetween will be described in detail as follows.

도 2는 도 1의 A 영역의 평면도이다. 그리고, 도 3a는 도 2의 Ⅰ-Ⅰ'에 따른 단면도이며, 도 3b는 도 2의 Ⅱ-Ⅱ'에 따른 단면도이다.FIG. 2 is a plan view of area A of FIG. 1. And, Fig. 3A is a cross-sectional view taken along line I-I 'of Fig. 2, and Fig. 3B is a cross-sectional view along line II-II' of Fig. 2.

도 2와 같이, 수평 게이트 배선(130a)과 수직 게이트 배선(110a)이 서로 교차하고, 데이터 배선(110b, 150)은 수직 게이트 배선(110a)과 평행하도록 형성된다. 데이터 배선(110b, 150)은 2 개의 수직 게이트 배선(110a) 사이에 구비되어 인접한 2 개의 서브 화소를 구분한다. 이 때, 인접한 2 개의 수직 게이트 배선(110a) 사이의 2 개의 데이터 배선(110b, 150)은 서로 중첩된 구조이다.2, the horizontal gate wiring 130a and the vertical gate wiring 110a cross each other, and the data wirings 110b and 150 are formed to be parallel to the vertical gate wiring 110a. The data lines 110b and 150 are provided between the two vertical gate lines 110a to distinguish two adjacent sub-pixels. At this time, the two data wirings 110b and 150 between the two adjacent vertical gate wirings 110a overlap each other.

중첩된 2 개의 데이터 배선(110b, 150) 중 하나의 데이터 배선(110b)은 인접한 2 개의 서브 화소 중 하나의 서브 화소의 소스 전극(150b)과 접속된다. 그리고, 나머지 데이터 배선(150)은 돌출 되어 나머지 하나의 서브 화소의 소스 전극(150c)으로 정의된다.One data line 110b of the two superimposed data lines 110b and 150 is connected to a source electrode 150b of one sub-pixel among two adjacent sub-pixels. Then, the remaining data lines 150 are protruded and are defined as the source electrode 150c of the other sub-pixel.

구체적으로, 도 3a 및 도 3b와 같이, 수직 게이트 배선(110a), 하부 데이터 배선(110b)은 서로 평행하도록 기판(100) 상에 형성되고, 수직 게이트 배선(110a)과 하부 데이터 배선(110b)을 덮도록 제 1 게이트 절연막(120a)이 형성된다. 수평 게이트 배선(130a)은 수직 게이트 배선(110a)과 교차하도록 제 1 게이트 절연막(120a) 상에 형성된다. 그리고, 제 1 게이트 절연막(120a)에 형성된 게이트 콘택홀을 통해 수평 게이트 배선(130a)과 수직 게이트 배선(110a)이 접속된다.Specifically, as shown in FIGS. 3A and 3B, the vertical gate wiring 110a and the lower data wiring 110b are formed on the substrate 100 to be parallel to each other, and the vertical gate wiring 110a and the lower data wiring 110b are formed. The first gate insulating film 120a is formed to cover the surface. The horizontal gate wiring 130a is formed on the first gate insulating layer 120a to intersect the vertical gate wiring 110a. Then, the horizontal gate wiring 130a and the vertical gate wiring 110a are connected through a gate contact hole formed in the first gate insulating layer 120a.

특히, 수평 게이트 배선(130a)은 투명 전도성 물질과 불투명 전도성 물질이 차례로 적층된 구조로 형성된다. 이 때, 투명 전도성 물질은 틴 옥사이드(Tin Oxide: TO), 인듐 틴 옥사이드(Indium Tin Oxide: ITO), 인듐 징크 옥사이드(Indium Zinc Oxide: IZO), 인듐 틴 징크 옥사이드(Indium Tin Zind Oxide: ITZO) 등과 같은 물질이다. 그리고, 불투명 전도성 물질은 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등이다.In particular, the horizontal gate wiring 130a is formed of a structure in which transparent conductive materials and opaque conductive materials are sequentially stacked. At this time, the transparent conductive material is tin oxide (Tin Oxide: TO), indium tin oxide (Indium Tin Oxide: ITO), indium zinc oxide (Indium Zinc Oxide: IZO), indium tin zinc oxide (Indium Tin Zind Oxide: ITZO) And the like. In addition, the opaque conductive materials are Mo, Ti, Cu, AlNd, Al, Cr, Mo alloy, Cu alloy, Al alloy, and the like.

특히, 하부 데이터 배선(110b)과 대응되도록 제 1, 제 2 서브 화소의 사이의 제 1 게이트 절연막(120a) 상에 차단 패턴(130)이 더 구비된다. 차단 패턴(130)은 상부 데이터 배선(150)과 하부 데이터 배선(110b) 사이의 신호 간섭을 차폐하기 위한 것이다. 차단 패턴(130)은 상술한 투명 전도성 물질로 형성된다.In particular, a blocking pattern 130 is further provided on the first gate insulating layer 120a between the first and second sub-pixels so as to correspond to the lower data line 110b. The blocking pattern 130 is for shielding signal interference between the upper data line 150 and the lower data line 110b. The blocking pattern 130 is formed of the above-described transparent conductive material.

차단 패턴(130)은 수평 게이트 배선(130a) 및 게이트 전극(130b, 130c)에는 대응되지 않도록 형성되며, 후술한 공통 전극(180)과 동일 전압이 인가된다. 또한, 차단 패턴(130)은 동일 행에 구비되어, 같은 수평 게이트 배선(110a)을 공유하는 복수 개의 서브 화소에 대응되도록 일체형으로 형성된다.The blocking pattern 130 is formed not to correspond to the horizontal gate wiring 130a and the gate electrodes 130b and 130c, and the same voltage is applied to the common electrode 180 described later. In addition, the blocking pattern 130 is provided in the same row and is integrally formed to correspond to a plurality of sub-pixels sharing the same horizontal gate wiring 110a.

그리고, 상부 데이터 배선(150)은 제 1, 제 2 게이트 절연막(120a, 120b)을 사이에 두고 하부 데이터 배선(110b)과 중첩되며, 상, 하부 데이터 배선(150, 110b)을 사이에 두고 제 1, 제 2 서브 화소가 정의된다. 각 서브 화소에는 박막 트랜지스터가 형성된다. 박막 트랜지스터는 게이트 전극(130b, 130c), 제 2 게이트 절연막(120b), 반도체층(140a, 140b), 소스 전극(150b, 150c) 및 드레인 전극(150a, 150d)을 포함한다.In addition, the upper data wiring 150 overlaps the lower data wiring 110b with the first and second gate insulating layers 120a and 120b therebetween, and the upper and lower data wirings 150 and 110b are interposed therebetween. First and second sub-pixels are defined. A thin film transistor is formed in each sub-pixel. The thin film transistor includes gate electrodes 130b and 130c, a second gate insulating film 120b, semiconductor layers 140a and 140b, source electrodes 150b and 150c, and drain electrodes 150a and 150d.

게이트 전극(130b, 130c)은 수평 게이트 배선(130a)에서 돌출 형성되거나, 수평 게이트 배선(130a)의 일부 영역으로 정의된다. 도면에서는 게이트 전극(130b, 130c)이 수평 게이트 배선(130a)의 일부 영역으로 정의된 것을 도시하였다. 게이트 전극(130b, 130c)을 덮도록 제 2 게이트 절연막(120b)이 형성되고, 제 2 게이트 절연막(120b) 상에 반도체층(140a, 140b)이 형성된다. 반도체층(140a, 140b)은 게이트 전극(130b, 130c)과 중첩되도록 형성되며, 도시하지는 않았으나, 액티브층과 오믹콘택층을 포함한다.The gate electrodes 130b and 130c are formed to protrude from the horizontal gate wiring 130a or are defined as a partial region of the horizontal gate wiring 130a. The drawing shows that the gate electrodes 130b and 130c are defined as a partial region of the horizontal gate wiring 130a. The second gate insulating film 120b is formed to cover the gate electrodes 130b and 130c, and the semiconductor layers 140a and 140b are formed on the second gate insulating film 120b. The semiconductor layers 140a and 140b are formed to overlap the gate electrodes 130b and 130c, and although not shown, include an active layer and an ohmic contact layer.

반도체층(140a, 140b) 상에 소스 전극(150b, 150c)과 드레인 전극(150a, 150d)이 서로 이격되도록 형성된다. 이 때, 하부 데이터 배선(110b)은 인접한 2 개의 서브 화소 중 제 1 서브 화소의 소스 전극(150b)과 접속된다. 제 1 서브 화소의 소스 전극(150b)은 제 1, 제 2 게이트 절연막(120a, 120b)을 선택적으로 제거하여 형성된 드레인 콘택홀을 통해 하부 데이터 배선(110b)과 접속된다. 그리고, 상부 데이터 배선(150)은 돌출 되어 제 2 서브 화소의 소스 전극(150c)으로 정의된다.The source electrodes 150b and 150c and the drain electrodes 150a and 150d are formed on the semiconductor layers 140a and 140b to be spaced apart from each other. At this time, the lower data line 110b is connected to the source electrode 150b of the first sub-pixel among two adjacent sub-pixels. The source electrode 150b of the first sub-pixel is connected to the lower data line 110b through a drain contact hole formed by selectively removing the first and second gate insulating layers 120a and 120b. In addition, the upper data line 150 protrudes and is defined as the source electrode 150c of the second sub-pixel.

즉, 하부 데이터 배선(110b)과 상부 데이터 배선(150)은 수평 게이트 배선(130a)과 중첩되는 영역에서 서로 반대 방향으로 돌출 형성되어 서로 분리된다.That is, the lower data wiring 110b and the upper data wiring 150 are formed to protrude in opposite directions from each other in the region overlapping the horizontal gate wiring 130a and are separated from each other.

그리고, 드레인 전극(150a, 150d)은 소스 전극(150b, 150c)을 사이에 두고 이격 형성되어, 제 1 보호막(160a) 상에 형성된 화소 전극(170a, 170b)과 접속된다. 화소 전극(170a, 170b)은 투명 전도성 물질을 증착하고 이를 패터닝하여 형성된다. 이 때, 화소 전극은 통전극 형태로 형성될 수 있다. Further, the drain electrodes 150a and 150d are spaced apart from the source electrodes 150b and 150c, and are connected to the pixel electrodes 170a and 170b formed on the first passivation layer 160a. The pixel electrodes 170a and 170b are formed by depositing a transparent conductive material and patterning it. At this time, the pixel electrode may be formed in the form of a through electrode.

그리고, 화소 전극(170a, 170b)을 덮도록 형성된 제 2 보호막(160b) 상에 공통 전극(180)이 형성된다. 공통 전극(180)은 기판(100) 전면에 형성되며, 제 2 보호막(160b)을 노출시키는 복수 개의 슬릿을 갖도록 형성된다. 상기와 같은 공통 전극(180)은 제 2 보호막(160b)을 사이에 두고 화소 전극(170a, 170b)과 중첩되어 프린지 전계를 발생시킨다.Then, the common electrode 180 is formed on the second passivation layer 160b formed to cover the pixel electrodes 170a and 170b. The common electrode 180 is formed on the entire surface of the substrate 100 and is formed to have a plurality of slits exposing the second passivation layer 160b. The common electrode 180 as described above overlaps the pixel electrodes 170a and 170b with the second passivation layer 160b therebetween to generate a fringe electric field.

상술한 바와 같이, 본 발명의 박막 트랜지스터 어레이 기판은 2 개의 데이터 배선(110b, 150)을 중첩 형성하여, 데이터 배선(110b, 150)을 형성하기 위한 영역을 절반으로 줄일 수 있다. 이 때, 데이터 배선(110b, 150)이 중첩되는 영역에 차단 패턴(130)을 구비하여, 중첩되는 2 개의 데이터 배선(110b, 150)의 신호 간섭을 방지할 수 있다.As described above, in the thin film transistor array substrate of the present invention, two data lines 110b and 150 are overlapped to form an area for forming the data lines 110b and 150 in half. In this case, a blocking pattern 130 is provided in an area where the data lines 110b and 150 overlap, so that signal interference between the two data lines 110b and 150 overlapping can be prevented.

또한, 수직 게이트 배선(110a)을 구비하여, 수평 게이트 배선(130a)을 구동하기 위한 게이트 구동부를 데이터 구동부와 같이 기판(100) 상측에 구비하거나 기판(100) 하측에 구비한다. 이에 따라, 기판(100) 양 측의 베젤 영역의 폭을 감소시킬 수 있다. In addition, a vertical gate wiring 110a is provided, and a gate driving unit for driving the horizontal gate wiring 130a is provided on the upper side of the substrate 100 or the lower side of the substrate 100 as a data driver. Accordingly, the width of the bezel regions on both sides of the substrate 100 can be reduced.

이하, 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a thin film transistor array substrate according to the present invention will be described in detail.

도 4a 내지 도 4h는 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법을 나타낸 공정 평면도이며, 도 5a 내지 도 5h는 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법을 나타낸 공정 단면도이다.4A to 4H are process plan views showing a method of manufacturing the thin film transistor array substrate of the present invention, and FIGS. 5A to 5H are process sectional views showing a method of manufacturing the thin film transistor array substrate of the present invention.

도 4a 및 도 5a와 같이, 기판(100) 상에 수직 게이트 배선(110a)과 하부 데이터 배선(110b)을 형성한다. 수직 게이트 배선(110a)과 하부 데이터 배선(110b)은 서로 평행한 방향으로 형성된다. 이 때, 인접한 2 개의 수직 게이트 배선(110a) 사이에는 제 1, 제 2 서브 화소가 구비되며, 제 1, 제 2 서브 화소는 하부 데이터 배선(110b)에 의해 구분된다.4A and 5A, vertical gate wiring 110a and lower data wiring 110b are formed on the substrate 100. The vertical gate wiring 110a and the lower data wiring 110b are formed in a direction parallel to each other. At this time, the first and second sub-pixels are provided between two adjacent vertical gate wires 110a, and the first and second sub-pixels are divided by the lower data wire 110b.

수직 게이트 배선(110a)과 하부 데이터 배선(110b)은 기판(100) 상에 불투명 전도성 물질을 증착하고 이를 패터닝하여 형성된다. 불투명 전도성 물질은 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등의 물질이다.The vertical gate wiring 110a and the lower data wiring 110b are formed by depositing an opaque conductive material on the substrate 100 and patterning it. The opaque conductive material is a material such as Mo, Ti, Cu, AlNd, Al, Cr, Mo alloy, Cu alloy, Al alloy.

그리고, 도 4b 및 도 5b와 같이, 수직 게이트 배선(110a) 및 하부 데이터 배선(110b)을 덮도록 기판(100) 상에 제 1 게이트 절연막(120a)을 형성한다. 제 1 게이트 절연막(120a)은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질로 형성된다. 그리고, 제 1 게이트 절연막(120a)을 선택적으로 제거하여, 수직 게이트 배선(110a)을 노출시키는 게이트 콘택홀(110H)을 형성한다.In addition, as shown in FIGS. 4B and 5B, the first gate insulating layer 120a is formed on the substrate 100 to cover the vertical gate wiring 110a and the lower data wiring 110b. The first gate insulating layer 120a is formed of an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), or the like. Then, the first gate insulating layer 120a is selectively removed to form a gate contact hole 110H exposing the vertical gate wiring 110a.

게이트 콘택홀(110H)은 하나의 수직 게이트 배선(110a)에 하나가 형성된다. 이에 따라, 게이트 콘택홀(110H)을 통해 하나의 수직 게이트 배선(110a)과 후술할 하나의 수평 게이트 배선이 서로 접속된다.One gate contact hole 110H is formed in one vertical gate wiring 110a. Accordingly, one vertical gate wiring 110a and one horizontal gate wiring, which will be described later, are connected to each other through the gate contact hole 110H.

도 4c 및 도 5c와 같이, 제 1 게이트 절연막(120a) 상에 수평 게이트 배선(130a), 게이트 전극(130b, 130c) 및 차단 패턴(130)을 형성한다. 수평 게이트 배선(130a)은 제 1 게이트 절연막(120a)을 사이에 두고 수직 게이트 배선(110a) 및 하부 데이터 배선(110b)과 교차하는 방향으로 형성된다.4C and 5C, the horizontal gate wiring 130a, the gate electrodes 130b, 130c, and the blocking pattern 130 are formed on the first gate insulating layer 120a. The horizontal gate wiring 130a is formed in a direction intersecting the vertical gate wiring 110a and the lower data wiring 110b with the first gate insulating layer 120a interposed therebetween.

이 때, 게이트 전극(130b, 130c)은 수평 게이트 배선(110a)에서 돌출 형성되거나, 수평 게이트 배선(110a)의 일부 영역으로 정의된다. 도면에서는 게이트 전극(130b, 130c)이 수평 게이트 배선(110a)의 일부 영역으로 정의된 것을 도시하였다.At this time, the gate electrodes 130b and 130c are formed to protrude from the horizontal gate wiring 110a or are defined as a part of the horizontal gate wiring 110a. The drawing shows that the gate electrodes 130b and 130c are defined as a partial region of the horizontal gate wiring 110a.

특히, 수평 게이트 배선(110a), 게이트 전극(130b, 130c)은 투명 전도성 물질과 불투명 전도성 물질이 차례로 적층된 구조로 형성된다. 이는, 수평 게이트 배선(110a) 및 게이트 전극(130b, 130c)을 형성함과 동시에, 하부 데이터 배선(110b)과 후술할 상부 데이터 배선 사이의 신호 간섭을 차단하기 위한 차단 패턴(130)을 형성하기 위함이다.In particular, the horizontal gate wiring 110a and the gate electrodes 130b and 130c are formed in a structure in which a transparent conductive material and an opaque conductive material are sequentially stacked. This forms the horizontal gate wiring 110a and the gate electrodes 130b and 130c, and forms a blocking pattern 130 for blocking signal interference between the lower data wiring 110b and the upper data wiring, which will be described later. It is for sake.

구체적으로, 제 1 게이트 절연막(120) 투명 전도성 물질과 불투명 전도성 물질을 차례로 형성한다. 그리고, 하프톤 마스크를 이용하여 불투명 전도성 물질 상에 제 1 포토 레지스트 패턴을 형성한다.Specifically, the first gate insulating layer 120 is sequentially formed with a transparent conductive material and an opaque conductive material. Then, a first photoresist pattern is formed on the opaque conductive material using a halftone mask.

제 1 포토 레지스트 패턴은 수평 게이트 배선(130a), 게이트 전극(130b, 130c) 및 차단 패턴(130)을 형성하고자 하는 영역에만 대응되도록 형성된다. 이 때, 제 1 포토 레지스트 패턴의 두께는 수평 게이트 배선(130a) 및 게이트 전극(130b, 130c)을 형성하고자 하는 영역에 대응되는 두께가 차단 패턴(130)을 형성하고자 하는 영역에 대응되는 두께보다 두껍다.The first photoresist pattern is formed to correspond only to an area in which the horizontal gate wiring 130a, the gate electrodes 130b, 130c and the blocking pattern 130 are to be formed. At this time, the thickness of the first photoresist pattern is greater than the thickness corresponding to the region where the horizontal gate wiring 130a and the gate electrodes 130b and 130c are to be formed. thick.

그리고, 제 1 포토 레지스트 패턴을 마스크로 이용하여 노출된 불투명 전도성 물질 및 투명 전도성 물질을 제거한다. 이어, 제 1 포토 레지스트 패턴을 애싱하여, 수평 게이트 배선(130a) 및 게이트 전극(130b, 130c)을 형성하고자 하는 영역에만 남아있는 제 2 포토 레지스트 패턴을 형성한다. 그리고, 제 2 포토 레지스트 패턴을 마스크로 이용하여 차단 패턴(130)을 형성하고자 하는 영역에 남아있는 불투명 전도성 물질을 제거한다. 이에 따라, 투명 전도성 물질로만 형성되는 차단 패턴(130)이 형성된다.Then, the exposed opaque conductive material and the transparent conductive material are removed using the first photoresist pattern as a mask. Subsequently, the first photoresist pattern is ashed to form a second photoresist pattern remaining only in an area to form the horizontal gate wiring 130a and the gate electrodes 130b and 130c. Then, the second photoresist pattern is used as a mask to remove the opaque conductive material remaining in the region where the blocking pattern 130 is to be formed. Accordingly, a blocking pattern 130 formed only of a transparent conductive material is formed.

이 때, 차단 패턴(130)은 제 1, 제 2 서브 화소 사이의 하부 데이터 배선(110b)과 중첩되도록 형성되며, 수평 게이트 배선(130a) 및 게이트 전극(130b, 130c)에는 대응되지 않도록 형성된다. 특히, 차단 패턴(130)은 동일 행에 구비되어, 같은 수평 게이트 배선(110a)을 공유하는 복수 개의 서브 화소에 대응되도록 일체형으로 형성된다. 상기와 같은 차단 패턴(130)은 후술한 공통 전극(180)과 동일 전압이 인가된다.At this time, the blocking pattern 130 is formed to overlap the lower data line 110b between the first and second sub-pixels, and is formed not to correspond to the horizontal gate line 130a and the gate electrodes 130b and 130c. . In particular, the blocking pattern 130 is provided in the same row, and is integrally formed to correspond to a plurality of sub-pixels sharing the same horizontal gate wiring 110a. The same voltage as that of the common electrode 180 described later is applied to the blocking pattern 130 as described above.

그리고, 제 2 포토 레지스트 패턴을 제거하여 수평 게이트 배선(130a) 및 게이트 전극(130b, 130c)을 형성한다. 특히, 수평 게이트 배선(130a)은 하부 데이터 배선(110b)의 일부와 중첩되는 영역에서 제 1 게이트 절연막(120a)을 노출시키도록 형성된다. 이는, 후술할 제 1 서브 화소의 소스 전극과 하부 데이터 배선(110b)을 서로 접속시키기 위한 것이다.Then, the second photoresist pattern is removed to form horizontal gate wiring 130a and gate electrodes 130b and 130c. In particular, the horizontal gate wiring 130a is formed to expose the first gate insulating layer 120a in a region overlapping a portion of the lower data wiring 110b. This is for connecting the source electrode and the lower data line 110b of the first sub-pixel, which will be described later, to each other.

이어, 도 4d 및 도 5d와 같이, 수평 게이트 배선(130a), 게이트 전극(130b, 130c) 및 차단 패턴(130)을 덮도록 기판(100) 상에 제 2 게이트 절연막(120b)을 형성한다. 제 2 게이트 절연막(120b)은 제 1 게이트 절연막(120a)과 같이 무기 절연 물질로 형성된다. 그리고, 제 1, 제 2 게이트 절연막(120a, 120b)을 선택적으로 제거하여, 하부 데이터 배선(110b)을 노출시키는 데이터 콘택홀(120H)을 형성한다.Next, as shown in FIGS. 4D and 5D, a second gate insulating layer 120b is formed on the substrate 100 to cover the horizontal gate wiring 130a, the gate electrodes 130b, 130c, and the blocking pattern 130. The second gate insulating film 120b is formed of an inorganic insulating material like the first gate insulating film 120a. Then, the first and second gate insulating layers 120a and 120b are selectively removed to form the data contact hole 120H exposing the lower data line 110b.

그리고, 도 4e 및 도 5e와 같이, 게이트 전극(130b, 130c)과 중첩되도록 제 2 게이트 절연막(120b) 상에 반도체층(140a, 140b)을 형성한다. 도시하지는 않았으나, 반도체층(140a, 140b)은 액티브층과 오믹콘택층이 차례로 적층된 구조이다.In addition, as shown in FIGS. 4E and 5E, semiconductor layers 140a and 140b are formed on the second gate insulating layer 120b so as to overlap the gate electrodes 130b and 130c. Although not shown, the semiconductor layers 140a and 140b have a structure in which an active layer and an ohmic contact layer are sequentially stacked.

도 4f 및 도 5f와 같이, 제 2 게이트 절연막(120b) 상에 불투명 전도성 물질을 형성하고, 이를 패터닝하여 상부 데이터 배선(150), 소스 전극(150b, 150c) 및 드레인 전극(150a, 150d)을 형성한다. 구체적으로, 상부 데이터 배선(150)은 제 1, 제 2 게이트 절연막(120a, 120b) 및 차단 패턴(130)을 사이에 두고 하부 데이터 배선(110b)과 중첩되도록 형성된다. 도면에서는 하부 데이터 배선(110b)의 폭과 상부 데이터 배선(150)의 폭이 서로 상이한 것을 도시하였으나, 하부 데이터 배선(110b)의 폭과 상부 데이터 배선(150)의 폭이 동일할 수 있다.4F and 5F, an opaque conductive material is formed on the second gate insulating layer 120b, and patterned to form the upper data wiring 150, the source electrodes 150b, 150c, and the drain electrodes 150a, 150d. To form. Specifically, the upper data wiring 150 is formed to overlap the lower data wiring 110b with the first and second gate insulating layers 120a and 120b and the blocking pattern 130 interposed therebetween. Although the width of the lower data wiring 110b and the upper data wiring 150 are different from each other in the drawing, the width of the lower data wiring 110b and the width of the upper data wiring 150 may be the same.

하부 데이터 배선(110b)과 상부 데이터 배선(150)은 수평 게이트 배선(130a)과 중첩되는 영역에서 서로 반대 방향으로 돌출되도록 형성된다. 도면에서는 하부 데이터 배선(110b)은 제 1 서브 화소 방향으로 돌출되며, 상부 데이터 배선(150)은 제 2 서브 화소 방향으로 돌출된 것을 도시하였다.The lower data wiring 110b and the upper data wiring 150 are formed to protrude in opposite directions from the region overlapping the horizontal gate wiring 130a. In the drawing, the lower data line 110b protrudes in the direction of the first sub-pixel, and the upper data line 150 protrudes in the direction of the second sub-pixel.

그리고, 각 서브 화소의 소스 전극(150b, 150c)은 하부 데이터 배선(110b)과 전기적으로 접속되거나, 상부 데이터 배선(150)에서 연장된 구조를 갖는다. 구체적으로, 하부 데이터 배선(110b)이 제 1 서브 화소 방향으로 돌출되는 경우, 제 1 서브 화소의 소스 전극(150b)은 데이터 콘택홀(120H)을 통해 노출된 하부 데이터 배선(110b)과 전기적으로 접속된다. 또한, 제 2 서브 화소의 소스 전극(150c)은 상부 데이터 배선(150)에서 돌출된 영역으로 정의된다.In addition, the source electrodes 150b and 150c of each sub-pixel are electrically connected to the lower data line 110b or have a structure extending from the upper data line 150. Specifically, when the lower data line 110b protrudes in the direction of the first sub-pixel, the source electrode 150b of the first sub-pixel is electrically connected to the lower data line 110b exposed through the data contact hole 120H. Connected. In addition, the source electrode 150c of the second sub-pixel is defined as an area protruding from the upper data line 150.

그리고, 제 1 서브 화소의 드레인 전극(150a) 및 제 2 서브 화소의 드레인 전극(150d)은 각각 반도체층(140a, 140b)을 사이에 두고 제 1 서브 화소의 소스 전극(150b) 및 제 2 서브 화소의 소스 전극(150c)과 이격 형성된다.In addition, the drain electrode 150a of the first sub-pixel and the drain electrode 150d of the second sub-pixel have the source electrode 150b and the second sub of the first sub-pixel with the semiconductor layers 140a and 140b interposed therebetween. It is formed spaced apart from the source electrode 150c of the pixel.

도 4g 및 도 5g와 같이, 게이트 전극(130b, 130c), 제 2 게이트 절연막(120b), 반도체층(140a, 140b), 소스 전극(150b, 150c) 및 드레인 전극(150a, 150d)을 포함하는 박막 트랜지스터를 덮도록 기판 상에 제 1 보호막(160a)을 형성한다. 이 때, 제 1 보호막(160a)은 유기 보호막인 것이 바람직하다. 그리고, 제 1 보호막(160a)에 드레인 전극(150a, 150d)을 노출시키는 드레인 콘택홀을 형성하고, 제 1 보호막(160a) 상에 드레인 콘택홀을 통해 드레인 전극(150a, 150d)과 접속되는 화소 전극(170a, 170b)을 형성한다. 화소 전극(170a, 170b)은 투명 전도성 물질을 증착하고 이를 패터닝하여 형성된다. 화소 전극(170a, 170b)은 통전극 형태로 형성될 수 있다. 4G and 5G, including gate electrodes 130b and 130c, second gate insulating film 120b, semiconductor layers 140a and 140b, source electrodes 150b and 150c, and drain electrodes 150a and 150d A first passivation layer 160a is formed on the substrate to cover the thin film transistor. At this time, it is preferable that the first protective film 160a is an organic protective film. Then, a drain contact hole exposing the drain electrodes 150a and 150d is formed on the first passivation layer 160a, and a pixel connected to the drain electrodes 150a and 150d through the drain contact hole is formed on the first passivation layer 160a. Electrodes 170a and 170b are formed. The pixel electrodes 170a and 170b are formed by depositing a transparent conductive material and patterning it. The pixel electrodes 170a and 170b may be formed in the form of a through electrode.

이어, 도 4h 및 도 5h와 같이, 화소 전극(170a, 170b)을 덮도록 제 2 보호막(160b)을 형성한다. 이 때, 제 2 보호막(160b)은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 보호막인 것이 바람직하다. 그리고, 제 2 보호막(160b) 상에 공통 전극(180)을 형성한다.Next, as illustrated in FIGS. 4H and 5H, a second passivation layer 160b is formed to cover the pixel electrodes 170a and 170b. At this time, the second protective film 160b is preferably an inorganic protective film such as silicon oxide (SiOx), silicon nitride (SiNx), or the like. Then, the common electrode 180 is formed on the second passivation layer 160b.

공통 전극(180)은 기판(100) 전면에 형성되며, 제 2 보호막(160b)을 노출시키는 복수 개의 슬릿을 갖도록 형성된다. 상기와 같은 공통 전극(180)은 제 2 보호막(160b)을 사이에 두고 화소 전극(170a, 170b)과 중첩되어 프린지 전계를 발생시킨다.The common electrode 180 is formed on the entire surface of the substrate 100 and is formed to have a plurality of slits exposing the second passivation layer 160b. The common electrode 180 as described above overlaps the pixel electrodes 170a and 170b with the second passivation layer 160b therebetween to generate a fringe electric field.

즉, 상술한 바와 같이 본 발명의 박막 트랜지스터 어레이 기판 및 이의 제조 방법은 2 개의 데이터 배선(110b, 150)을 중첩 형성하여, 데이터 배선(110b, 150)을 형성하기 위한 영역을 절반으로 줄일 수 있다. 이 때, 데이터 배선(110b, 150)이 중첩되는 영역에 차단 패턴(130)을 구비하여, 중첩되는 2 개의 데이터 배선(110b, 150)의 신호 간섭을 방지할 수 있다.That is, as described above, the thin film transistor array substrate of the present invention and its manufacturing method can overlap the two data lines 110b and 150 to reduce the area for forming the data lines 110b and 150 in half. . In this case, a blocking pattern 130 is provided in an area where the data lines 110b and 150 overlap, so that signal interference between the two data lines 110b and 150 overlapping can be prevented.

또한, 수직 게이트 배선(110a)을 구비하여, 수평 게이트 배선(130a)을 구동하기 위한 게이트 구동부를 데이터 구동부와 같이 기판(100) 상측에 구비하거나 기판(100) 하측에 구비하여, 기판(100) 양 측의 베젤 영역의 폭을 감소시킬 수 있다. In addition, provided with a vertical gate wiring 110a, a gate driver for driving the horizontal gate wiring 130a is provided on the upper side of the substrate 100 as the data driver or the lower side of the substrate 100, and the substrate 100 is provided. It is possible to reduce the width of the bezel regions on both sides.

한편, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.On the other hand, the present invention described above is not limited to the above-described embodiments and the accompanying drawings, it is possible to various substitutions, modifications and changes within the scope without departing from the technical spirit of the present invention, the technical field to which the present invention pertains It will be obvious to those with ordinary knowledge.

100: 기판 110a: 수직 게이트 배선
110H: 게이트 콘택홀 110b: 하부 데이터 배선
120a: 제 1 게이트 절연막 120H: 데이터 콘택홀
130: 차단 패턴 130a: 수평 게이트 배선
130b, 130c: 게이트 전극 140a, 140b: 반도체층
150: 상부 데이터 배선 150a, 150d: 드레인 전극
150b, 150c: 소스 전극 160a: 제 1 보호막
160c: 제 2 보호막 170a, 170b: 화소 전극
180: 공통 전극100: substrate 110a: vertical gate wiring
110H: Gate contact hole 110b: Lower data wiring
120a: first gate insulating film 120H: data contact hole
130: blocking pattern 130a: horizontal gate wiring
130b, 130c: gate electrode 140a, 140b: semiconductor layer
150: upper data wiring 150a, 150d: drain electrode
150b, 150c: source electrode 160a: first protective film
160c: second protective film 170a, 170b: pixel electrode
180: common electrode

Claims (12)

기판 상에 형성된 수직 게이트 배선 및 상기 수직 게이트 배선과 평행하도록 형성된 하부 데이터 배선;
상기 기판 상에 형성되며, 상기 수직 게이트 배선을 노출시키는 게이트 콘택홀을 포함하는 제 1 게이트 절연막;
상기 제 1 게이트 절연막을 사이에 두고 상기 수직 게이트 배선과 교차하며, 상기 게이트 콘택홀을 통해 상기 수직 게이트 배선과 접속되는 수평 게이트 배선 및 게이트 전극;
상기 제 1 게이트 절연막 상에 상기 수평 게이트 배선 및 상기 게이트 전극을 덮도록 형성되며, 상기 하부 데이터 배선을 노출시키는 데이터 콘택홀을 포함하는 제 2 게이트 절연막;
상기 제 2 게이트 절연막 상에 형성되며, 상기 게이트 전극과 중첩되는 반도체층; 및
상기 제 2 게이트 절연막 상에 형성되며, 상기 하부 데이터 배선과 중첩되는 상부 데이터 배선과, 상기 반도체층 상에서 서로 분리된 구조의 소스 전극 및 드레인 전극을 포함하며,
상기 상부 및 하부 데이터 배선을 사이에 두고 분리된 제 1 및 제 2 서브 화소 중 상기 제 1 서브 화소의 소스 전극은 상기 데이터 콘택홀을 통해 노출된 상기 하부 데이터 배선과 접속되며, 상기 제 2 서브 화소의 소스 전극은 상기 상부 데이터 배선이 연장 형성되어 정의되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.A vertical gate wiring formed on the substrate and a lower data wiring formed parallel to the vertical gate wiring;
A first gate insulating layer formed on the substrate and including a gate contact hole exposing the vertical gate wiring;
A horizontal gate wiring and a gate electrode intersecting the vertical gate wiring with the first gate insulating film interposed therebetween and connected to the vertical gate wiring through the gate contact hole;
A second gate insulating layer formed on the first gate insulating layer to cover the horizontal gate wiring and the gate electrode, and including a data contact hole exposing the lower data wiring;
A semiconductor layer formed on the second gate insulating layer and overlapping the gate electrode; And
It is formed on the second gate insulating film, the upper data wiring overlapping the lower data wiring, and includes a source electrode and a drain electrode having a structure separated from each other on the semiconductor layer,
The source electrode of the first sub-pixel among the first and second sub-pixels separated by the upper and lower data lines is connected to the lower data line exposed through the data contact hole, and the second sub-pixel. The source electrode of the thin film transistor array substrate, characterized in that the upper data wiring is formed by extending. 제 1 항에 있어서,
상기 하부 데이터 배선과 상기 상부 데이터 배선은 상기 수평 게이트 배선과 중첩되는 영역에서 서로 반대 방향으로 돌출 형성되어 서로 분리되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.According to claim 1,
The lower data wiring and the upper data wiring are formed to protrude in opposite directions from each other in an area overlapping with the horizontal gate wiring, and thereby separate them from each other. 제 1 항에 있어서,
상기 하부 데이터 배선과 상기 상부 데이터 배선이 중첩되는 영역의 상기 제 1 및 제 2 게이트 절연막 사이에 형성된 차단 패턴을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.According to claim 1,
And a blocking pattern formed between the first and second gate insulating layers in a region where the lower data wiring and the upper data wiring overlap. 제 3 항에 있어서,
상기 차단 패턴은 투명 전도성 물질로 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.The method of claim 3,
The blocking pattern is formed of a transparent conductive material, a thin film transistor array substrate. 제 1 항에 있어서,
상기 수직 게이트 배선에 스캔 신호를 인가하는 게이트 구동부는 상기 기판의 상측 또는 하측에 구비되며,
상기 상부 및 하부 데이터 배선에 데이터 신호를 인가하는 데이터 구동부 역시 상기 기판의 상측 또는 하측에 구비되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.According to claim 1,
A gate driver for applying a scan signal to the vertical gate wiring is provided on the upper side or the lower side of the substrate,
A thin film transistor array substrate, characterized in that a data driver for applying data signals to the upper and lower data lines is also provided on the upper side or the lower side of the substrate. 제 1 항에 있어서,
상기 소스 전극 및 상기 드레인 전극을 덮도록 상기 기판 상에 형성된 제 1 보호막;
상기 제 1 보호막 상에 형성되며, 상기 드레인 전극과 접속되는 화소 전극;
상기 화소 전극을 덮도록 상기 제 1 보호막 상에 형성된 제 2 보호막; 및
상기 제 2 보호막 상에 형성된 공통 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.According to claim 1,
A first passivation layer formed on the substrate to cover the source electrode and the drain electrode;
A pixel electrode formed on the first passivation layer and connected to the drain electrode;
A second passivation layer formed on the first passivation layer to cover the pixel electrode; And
And a common electrode formed on the second passivation layer. 기판 상에 수직 게이트 배선 및 상기 수직 게이트 배선과 평행하는 하부 데이터 배선을 형성하는 단계;
상기 기판 상에 상기 수직 게이트 배선을 노출시키는 게이트 콘택홀을 포함하는 제 1 게이트 절연막을 형성하는 단계;
상기 제 1 게이트 절연막 상에 상기 게이트 콘택홀을 통해 상기 수직 게이트 배선과 접속되는 수평 게이트 배선 및 게이트 전극을 형성하는 단계;
상기 수평 게이트 배선 및 상기 게이트 전극을 덮으며, 상기 하부 데이터 배선을 노출시키는 데이터 콘택홀을 갖는 제 2 게이트 절연막을 형성하는 단계;
상기 제 2 게이트 절연막 상에 상기 게이트 전극과 중첩되도록 반도체층을 형성하는 단계; 및
상기 제 2 게이트 절연막 상에 상기 하부 데이터 배선과 중첩되는 상부 데이터 배선과, 상기 반도체층 상에서 서로 분리되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하며,
상기 상부 및 하부 데이터 배선을 사이에 두고 분리된 제 1 및 제 2 서브 화소 중 상기 제 1 서브 화소의 소스 전극은 상기 데이터 콘택홀을 통해 상기 하부 데이터 배선과 접속되며, 상기 제 2 서브 화소의 소스 전극은 상기 상부 데이터 배선이 연장 형성되어 정의되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.Forming a vertical gate wiring and a lower data wiring parallel to the vertical gate wiring on the substrate;
Forming a first gate insulating layer including a gate contact hole exposing the vertical gate wiring on the substrate;
Forming a horizontal gate wiring and a gate electrode connected to the vertical gate wiring through the gate contact hole on the first gate insulating film;
Forming a second gate insulating layer covering the horizontal gate wiring and the gate electrode and having a data contact hole exposing the lower data wiring;
Forming a semiconductor layer on the second gate insulating layer to overlap the gate electrode; And
And forming an upper data wiring overlapping the lower data wiring and a source electrode and a drain electrode separated from each other on the semiconductor layer on the second gate insulating layer,
The source electrode of the first sub-pixel among the first and second sub-pixels separated by the upper and lower data lines is connected to the lower data line through the data contact hole, and the source of the second sub-pixel. The electrode is a method of manufacturing a thin film transistor array substrate, characterized in that the upper data wiring is defined by being extended. 제 7 항에 있어서,
상기 하부 데이터 배선과 상기 상부 데이터 배선은 상기 수평 게이트 배선과 중첩되는 영역에서 서로 반대 방향으로 돌출 형성되어 서로 분리되도록 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.The method of claim 7,
The lower data wiring and the upper data wiring are formed to protrude in opposite directions from each other in an area overlapping with the horizontal gate wiring to be separated from each other. 제 7 항에 있어서,
상기 하부 데이터 배선과 상기 상부 데이터 배선이 중첩되는 영역의 상기 제 1 및 제 2 게이트 절연막 사이에 투명 전도성 물질의 차단 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.The method of claim 7,
And forming a blocking pattern of a transparent conductive material between the first and second gate insulating layers in a region where the lower data wiring and the upper data wiring overlap. 제 9 항에 있어서,
상기 차단 패턴은 상기 수평 게이트 배선 및 상기 게이트 전극과 동일 마스크 공정으로 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.The method of claim 9,
The blocking pattern is formed by the same mask process as the horizontal gate wiring and the gate electrode. 제 10 항에 있어서,
상기 차단 패턴, 상기 수평 게이트 배선 및 상기 게이트 전극은 하프톤 마스크를 이용하여 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.The method of claim 10,
The method of manufacturing a thin film transistor array substrate, wherein the blocking pattern, the horizontal gate wiring, and the gate electrode are formed using a halftone mask. 제 7 항에 있어서,
상기 소스 전극 및 상기 드레인 전극을 형성하는 단계 이후,
상기 소스 전극 및 상기 드레인 전극을 덮도록 상기 기판 상에 제 1 보호막을 형성하는 단계;
상기 제 1 보호막 상에 상기 드레인 전극과 접속되는 화소 전극을 형성하는 단계;
상기 화소 전극을 덮도록 상기 제 1 보호막 상에 제 2 보호막을 형성하는 단계; 및
상기 제 2 보호막 상에 공통 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.The method of claim 7,
After the step of forming the source electrode and the drain electrode,
Forming a first passivation layer on the substrate to cover the source electrode and the drain electrode;
Forming a pixel electrode connected to the drain electrode on the first passivation layer;
Forming a second passivation layer on the first passivation layer to cover the pixel electrode; And
And forming a common electrode on the second passivation layer.
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