KR102112013B1 - Multi-level cmos random-access memory having 2-transistor 1-capacitor structure and fabrication method thereof - Google Patents

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Abstract

본 발명은 2T1C 구조를 갖는 멀티 레벨 CMOS 랜덤 액세스 메모리 및 그 제조방법에 관한 것으로, 커패시터의 제 1 단자가 제 1 스위칭 소자의 소스 및/또는 제 2 스위칭 소자의 게이트로 형성되거나, 적어도 서로 전기적으로 연결되도록 한 회로 단위를 메모리 셀로 함으로써, 각 state의 저장과 둘 이상의 state 구현을 오로지 전기적인 신호에 의해서만 이루어지도록 하여 종래 메모리 state 변화의 물성 의존성을 최소화할 수 있도록 한 효과가 있다.The present invention relates to a multi-level CMOS random access memory having a 2T1C structure and a method for manufacturing the same, wherein a first terminal of a capacitor is formed as a source of a first switching element and / or a gate of a second switching element, or at least electrically By making the circuit unit to be connected as a memory cell, the storage of each state and the implementation of two or more states are made only by electrical signals, thereby minimizing the physical property dependency of changes in the conventional memory state.

Description

2Ｔ1Ｃ 구조를 갖는 멀티 레벨 ＣＭＯＳ 랜덤 액세스 메모리 및 그 제조방법{MULTI-LEVEL CMOS RANDOM-ACCESS MEMORY HAVING 2-TRANSISTOR 1-CAPACITOR STRUCTURE AND FABRICATION METHOD THEREOF}Multi-level CMOS random access memory with 2T1C structure and its manufacturing method {MULTI-LEVEL CMOS RANDOM-ACCESS MEMORY HAVING 2-TRANSISTOR 1-CAPACITOR STRUCTURE AND FABRICATION METHOD THEREOF}

본 발명은 반도체 메모리에 관한 것으로, 더욱 상세하게는 2개 트랜지스터와 1개 커패시터를 기본 구성으로 하는 2T1C 구조를 갖는 멀티 레벨 CMOS 랜덤 액세스 메모리 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor memory, and more particularly, to a multi-level CMOS random access memory having a 2T1C structure based on two transistors and one capacitor, and a method of manufacturing the same.

멀티 레벨(multi-level) 메모리는 하나의 메모리 셀이 3 state 이상의 정보를 저장할 수 있는 메모리를 일컫는다. 이는 정보 저장 공간 자체가 둘 이상인 멀티 비트(multi-bit) 메모리와 구분되는데, 메모리 소자의 고집적화를 위해서는 다중 레벨 기술을 지향하는 것이 유리하다. Multi-level (multi-level) memory refers to a memory in which one memory cell can store more than 3 state information. This is distinguished from a multi-bit memory in which the information storage space itself is two or more. It is advantageous to pursue a multi-level technology for high integration of the memory device.

0과 1로 구성되는 binary system, 즉 2 state 동작 기반의 메모리 기술은 고집적화를 위해서는 정보 저장 공간의 수 자체, 즉 비트 수를 늘리는 것이 거의 유일한 방법이다. For a binary system consisting of 0 and 1, that is, a 2 state operation-based memory technology, increasing the number of information storage spaces itself, that is, the number of bits is almost the only method for high integration.

한편, 멀티 비트 기술을 위해서는 하나의 셀 안에 둘 이상의 저장소를 두거나 더 작은 셀들을 만들어야 하는데 복잡한 미세화 공정 및 배선 공정으로 인한 수율 및 동작상 신뢰성 문제가 필연적으로 수반된다. 또한, 기존에 실시되고 있는 멀티 레벨 메모리들의 동작은 물질의 conductivity나 charge 포획량의 변화에 기인하는 것으로 물성 의존성이 매우 크며 이로 인해 재연성과 산포 문제를 항시 내재하고 있다. On the other hand, for multi-bit technology, two or more reservoirs must be placed in one cell or smaller cells must be formed, which inevitably entails a problem of yield and operational reliability due to a complicated miniaturization process and a wiring process. In addition, the operation of the existing multi-level memories is due to a change in the material's conductivity or charge capture amount, and the physical property dependence is very large, and thus there are always problems of reproducibility and dispersion.

한국 등록특허 제10-0838390호와 같이 종래에도 2개 트랜지스터와 1개 커패시터를 기본 구성으로 하는 반도체 설계 기술이 개시되어 있으나, 상기 특허는 동종의 n채널 MOSFET(간단히 'NMOS'라 함)을 2개 사용하고, 커패시터의 스토리지 노드는 2개 NMOS의 소스에 공통 연결되어 의사 SRAM(Pseudo SRAM)의 단위 메모리 셀을 구현하는 것이어서, 멀티 비트 메모리로 동작하기 어렵다.As in Korean Patent Registration No. 10-0838390, a semiconductor design technology based on two transistors and one capacitor has been disclosed in the prior art, but the patent uses 2 n-channel MOSFETs (simply referred to as 'NMOS'). The storage node of the capacitor is commonly connected to the sources of the two NMOSs to implement a unitary memory cell of a pseudo SRAM, which is difficult to operate as a multi-bit memory.

본 발명은 CMOS 회로 요소를 기반으로 하는 멀티 레벨 메모리를 제안하는 것으로서, 종래 메모리 state 변화의 물성 의존성을 최소화할 수 있도록 회로 단위를 하나의 메모리 셀로 구성하며, state의 저장 및 둘 이상의 state 구현을 오로지 전기적인 신호에 의해서만 이루어지도록 하는 것을 핵심으로 하는 2T1C 구조를 갖는 멀티 레벨 CMOS 랜덤 액세스 메모리 및 그 제조방법을 제공하는 것을 목적으로 한다.The present invention proposes a multi-level memory based on a CMOS circuit element, and configures a circuit unit as one memory cell so as to minimize physical property dependency of a change in a conventional memory state, and only stores the state and implements two or more states. It is an object of the present invention to provide a multi-level CMOS random access memory having a 2T1C structure, which is mainly made of electrical signals, and a manufacturing method thereof.

상기 목적을 달성하기 위하여, 본 발명에 의한 메모리 셀은 제 1, 제 2 단자를 갖는 커패시터; 상기 제 1 단자가 소스로 형성되거나 소스와 전기적으로 연결된 제 1 스위칭 소자; 및 상기 제 1 단자가 게이트로 형성되거나 게이트와 전기적으로 연결된 제 2 스위칭 소자를 포함하여 구성된 것을 특징으로 한다.In order to achieve the above object, a memory cell according to the present invention includes a capacitor having first and second terminals; A first switching element in which the first terminal is formed as a source or is electrically connected to the source; And a second switching element in which the first terminal is formed as a gate or electrically connected to the gate.

상기 제 1 스위칭 소자는 n 채널 모스펫(NMOS)이고, 상기 제 2 스위칭 소자는 p 채널 모스펫(PMOS)일 수 있다.The first switching element may be an n-channel MOSFET (NMOS), and the second switching element may be a p-channel MOSFET (PMOS).

상기 제 1 스위칭 소자의 드레인은 제 1 비트라인에 연결되고, 상기 제 1 스위칭 소자의 게이트는 워드라인에 연결되고, 상기 제 2 스위칭 소자의 드레인은 제 2 비트라인에 연결되고, 상기 제 2 단자는 데이터 리드라인에 연결될 수 있다.The drain of the first switching element is connected to a first bit line, the gate of the first switching element is connected to a word line, the drain of the second switching element is connected to a second bit line, and the second terminal Can be connected to the data lead line.

상기 제 1 단자는 상기 제 1 스위칭 소자의 소스이면서 상기 제 2 스위칭 소자의 게이트로 형성될 수 있다.The first terminal may be a source of the first switching element and may be formed as a gate of the second switching element.

상기 제 2 단자는 반도체 기판에 형성된 고농도 이온주입층이고, 상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자는 상기 반도체 기판상에 형성될 수 있다.The second terminal is a high concentration ion implantation layer formed on a semiconductor substrate, and the first switching element and the second switching element may be formed on the semiconductor substrate.

상기 고농도 이온주입층은 상기 반도체 기판의 함몰된 영역의 바닥에 형성되고, 상기 함몰된 영역에는 상기 커패시터의 유전물질이 채워진 것일 수 있다.The high concentration ion implantation layer may be formed on the bottom of the recessed region of the semiconductor substrate, and the recessed region may be filled with the dielectric material of the capacitor.

상기 반도체 기판은 실리콘 기판이고, 상기 유전물질은 실리콘산화물이고, 상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자는 상기 반도체 기판과 실리콘산화물로 전기적으로 격리될 수 있다.The semiconductor substrate is a silicon substrate, the dielectric material is silicon oxide, and the first switching element and the second switching element can be electrically isolated from the semiconductor substrate and silicon oxide.

한편, 본 발명에 의한 메모리 셀의 제조방법은 반도체 기판에 고농도 이온주입층으로 커패시터의 제 2 단자를 형성하는 제 1 단계; 상기 반도체 기판 전면에 절연막을 형성하고 제 1 스위칭 소자의 소스, 채널영역, 드레인을 형성하는 제 2 단계; 상기 제 1 스위칭 소자의 채널영역 상에 게이트 절연막을 사이에 두고 게이트를 형성하는 제 3 단계; 및 상기 제 1 스위칭 소자의 소스 상에 게이트 절연막을 사이에 두고 제 2 스위칭 소자의 소스, 채널영역, 드레인을 형성하는 제 4 단계를 포함하여 구성된 것을 특징으로 한다.Meanwhile, a method of manufacturing a memory cell according to the present invention includes a first step of forming a second terminal of a capacitor with a high concentration ion implantation layer on a semiconductor substrate; A second step of forming an insulating film on the front surface of the semiconductor substrate and forming a source, a channel region, and a drain of the first switching element; A third step of forming a gate with a gate insulating film interposed therebetween on the channel region of the first switching element; And a fourth step of forming a source, a channel region, and a drain of the second switching element with a gate insulating film interposed therebetween on the source of the first switching element.

상기 제 1 스위칭 소자의 채널영역은 p형 반도체로 형성하고, 상기 제 2 스위칭 소자의 채널영역은 n형 반도체로 형성할 수 있다.The channel region of the first switching element may be formed of a p-type semiconductor, and the channel region of the second switching element may be formed of an n-type semiconductor.

상기 제 2 단계는 상기 제 1 스위칭 소자의 소스를 상기 고농도 이온주입층의 일측 상에 형성하고, 상기 제 4 단계는 상기 제 1 스위칭 소자의 소스를 게이트 절연막으로 감싸고, 상기 제 1 스위칭 소자와 수직하게 상기 제 2 스위칭 소자의 소스, 채널영역, 드레인을 형성하며, 상기 제 2 스위칭 소자의 게이트는 상기 제 1 스위칭 소자의 소스로 형성할 수 있다.In the second step, the source of the first switching element is formed on one side of the high concentration ion implantation layer, and in the fourth step, the source of the first switching element is wrapped with a gate insulating film and perpendicular to the first switching element. The source, channel region, and drain of the second switching element may be formed, and the gate of the second switching element may be formed as the source of the first switching element.

상기 제 1 단계 전에 상기 반도체 기판에 함몰된 영역을 더 형성하고, 상기 함몰된 영역의 바닥에 상기 고농도 이온주입층을 형성하고, 상기 제 2 단계의 절연막은 상기 함몰된 영역을 채워 상기 커패시터의 유전물질로 이용할 수 있다.Before the first step, a recessed region is further formed on the semiconductor substrate, the high concentration ion implantation layer is formed on the bottom of the recessed region, and the insulating layer of the second step fills the recessed region to permit the dielectric of the capacitor. Can be used as a substance.

상기 반도체 기판은 실리콘 기판이고, 상기 제 2 단계의 절연막은 실리콘 산화막일 수 있다.The semiconductor substrate may be a silicon substrate, and the insulating film of the second step may be a silicon oxide film.

본 발명은 커패시터의 제 1 단자가 제 1 스위칭 소자의 소스 및/또는 제 2 스위칭 소자의 게이트로 형성되거나, 적어도 서로 전기적으로 연결되도록 한 회로 단위를 메모리 셀로 함으로써, 각 state의 저장과 둘 이상의 state 구현을 오로지 전기적인 신호에 의해서만 이루어지도록 하여 종래 메모리 state 변화의 물성 의존성을 최소화할 수 있도록 한 효과가 있다.According to the present invention, the storage of each state and two or more states are achieved by using a memory cell as a circuit unit in which the first terminal of the capacitor is formed as a source of the first switching element and / or a gate of the second switching element or at least electrically connected to each other. There is an effect of minimizing the physical property dependency of a change in the conventional memory state by making the implementation only by an electrical signal.

도 1은 본 발명의 일 실시 예에 의한 메모리 셀의 등가 회로도이다.
도 2 내지 도 8은 본 발명의 일 실시 예에 의한 메모리 셀의 공정 사시도이다.1 is an equivalent circuit diagram of a memory cell according to an embodiment of the present invention.
2 to 8 are process perspective views of a memory cell according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시 예에 대하여 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

본 발명의 일 실시 예에 의한 메모리 셀은, 도 1과 같이, 기본적으로 제 1, 제 2 단자를 갖는 커패시터(300); 상기 제 1 단자가 소스로 형성되거나 소스로 전기적으로 연결된 제 1 스위칭 소자(100); 및 상기 제 1 단자가 게이트로 형성되거나 게이트와 전기적으로 연결된 제 2 스위칭 소자(200)를 포함하여 구성된다.The memory cell according to an embodiment of the present invention, as shown in Figure 1, basically a capacitor 300 having first and second terminals; A first switching element 100 in which the first terminal is formed as a source or electrically connected to the source; And a second switching element 200 in which the first terminal is formed as a gate or electrically connected to the gate.

도 1의 실시 예에서, 상기 제 1 스위칭 소자(100)는 n 채널 모스펫(n-channel MOSFET, 간단히 'NMOS'라 함)으로, 상기 제 2 스위칭 소자(200)는 p 채널 모스펫(p-channel MOSFET, 간단히 'PMOS'라 함)으로 각각 도시되어 있으나, 이에 제한되는 것은 아니다. 즉, 상기 제 1, 2 스위칭 소자(100, 200)는 모스펫 구조가 아닐 수도 있으나, 상기 제 1 스위칭 소자(100)는 n 채널 모스펫(NMOS)로, 상기 제 2 스위칭 소자(200)는 p 채널 모스펫(PMOS)으로 각각 구현하여, CMOS 회로 요소를 기반으로 구현함이 바람직하다.In the embodiment of FIG. 1, the first switching element 100 is an n-channel MOSFET (n-channel MOSFET, simply referred to as 'NMOS'), and the second switching element 200 is a p-channel MOSFET (p-channel) MOSFET, simply referred to as 'PMOS'), but is not limited thereto. That is, the first and second switching elements 100 and 200 may not have a MOSFET structure, but the first switching element 100 is an n-channel MOSFET (NMOS), and the second switching element 200 is a p-channel. It is desirable to implement each as a MOSFET (PMOS), based on CMOS circuit elements.

여기서, 상기 제 1 스위칭 소자(100, 예컨대 NMOS)의 드레인은 제 1 비트라인(400, BL)에 연결되고, 상기 제 1 스위칭 소자(100, 예컨대 NMOS)의 게이트는 워드라인(500, WL)에 연결되고, 상기 제 2 스위칭 소자(200, 예컨대 PMOS)의 드레인은 제 2 비트라인(600, /BL)에 연결되고, 상기 커패시터(300)의 제 2 단자는 데이터 리드라인(700)에 연결될 수 있다.Here, the drain of the first switching element 100 (eg, NMOS) is connected to the first bit lines 400 and BL, and the gate of the first switching element 100 (eg, NMOS) is the word lines 500 and WL. , And the drain of the second switching element 200 (eg, PMOS) is connected to the second bit lines 600 and / BL, and the second terminal of the capacitor 300 is connected to the data lead line 700. Can be.

도 1의 실시 예에서는 커패시터(300)의 제 1 단자가 제 1 스위칭 소자(NMOS)의 소스와 제 2 스위칭 소자(PMOS)의 게이트에 전기적으로 함께 연결되어 하나의 스토리지 노드(110)를 형성할 수 있음을 보여준다.In the embodiment of FIG. 1, the first terminal of the capacitor 300 is electrically connected to the source of the first switching element NMOS and the gate of the second switching element PMOS to form one storage node 110. Show that you can.

도 1의 회로도를 구현하는 메모리 셀 구조는 다양할 수 있으나, 도 8의 일 예와 같이, 상기 커패시터(300)의 제 1 단자(110)를 상기 제 1 스위칭 소자(100)의 소스이면서 상기 제 2 스위칭 소자(200)의 게이트로 형성함이 메모리 셀이 차지하는 면적과 공정 측면에서 바람직하다.The memory cell structure implementing the circuit diagram of FIG. 1 may vary, but as in the example of FIG. 8, the first terminal 110 of the capacitor 300 is the source of the first switching element 100 and the first 2 It is preferable to form the gate of the switching element 200 in terms of the area and the process occupied by the memory cell.

도 8의 실시 예에서는, 도 2 및 도 3에서 참조되는 바와 같이, 상기 커패시터(300)의 제 2 단자(310)가 반도체 기판(10)의 함몰된 영역(12) 바닥에 형성된 고농도 이온주입층(310)으로 구현되었으나, 이에 한하지 않는다. 즉, 상기 커패시터(300)의 제 2 단자(310)는 반도체 기판(10)에 함몰된 영역(12)의 형성 없이, 특정부위에 고농도 이온주입층(310)을 형성하여 구현할 수도 있다. 전자의 실시 예에서는 도 3과 같이 함몰된 영역(12)에 상기 커패시터(300)의 유전물질이 채워지게 되고, 후자의 실시 예에서는 반도체 기판(10) 상에 일정 두께로 절연막을 형성하여 상기 커패시터(300)의 유전물질로 기능하게 할 수도 있다.In the embodiment of FIG. 8, as shown in FIGS. 2 and 3, the second terminal 310 of the capacitor 300 is a high concentration ion implantation layer formed on the bottom of the recessed region 12 of the semiconductor substrate 10 It is implemented as 310, but is not limited thereto. That is, the second terminal 310 of the capacitor 300 may be implemented by forming a high-concentration ion implantation layer 310 at a specific portion without forming the region 12 recessed in the semiconductor substrate 10. In the former embodiment, the dielectric material of the capacitor 300 is filled in the recessed region 12 as shown in FIG. 3, and in the latter embodiment, the capacitor is formed by forming an insulating film with a predetermined thickness on the semiconductor substrate 10. It can also be made to function as a genetic material of (300).

상기 유전물질은 메모리 셀의 목적 등에 따라 다양하게 선택될 수 있으나, 상기 반도체 기판(10)이 실리콘 기판일 경우에는 실리콘산화물로 형성함이 공정상 바람직하다.The dielectric material may be variously selected according to the purpose of the memory cell, but when the semiconductor substrate 10 is a silicon substrate, it is preferable in the process to form silicon oxide.

상기 고농도 이온주입층(310)은 반도체 기판(10)과 반대 타입의 도전형을 가지도록 하여, 상기 반도체 기판(10)과 전기적으로 절연된다.The high concentration ion implantation layer 310 has a conductivity type opposite to that of the semiconductor substrate 10 and is electrically insulated from the semiconductor substrate 10.

또한, 상기 커패시터(300)의 제 2 단자(310)가 반도체 기판(10)에 형성된 고농도 이온주입층(310)으로 구현시에, 상기 제 1 스위칭 소자(100, NMOS) 및 상기 제 2 스위칭 소자(200, PMOS)는 상기 반도체 기판(10) 상에 형성되고, 상기 커패시터(300)의 유전물질로 사용되는 절연막(예컨대, 실리콘 산화막; 332)으로 상기 반도체 기판(10)과 전기적으로 격리될 수 있다.In addition, when the second terminal 310 of the capacitor 300 is implemented as a high-concentration ion implantation layer 310 formed on the semiconductor substrate 10, the first switching element 100, the NMOS and the second switching element (200, PMOS) is formed on the semiconductor substrate 10, an insulating film used as a dielectric material of the capacitor 300 (eg, silicon oxide film; 332) can be electrically isolated from the semiconductor substrate 10 have.

도 8은 본 발명에 의한 메모리 셀의 구체적인 예를 보여준다. 이에 의하면, 반도체 기판(10) 상에 절연막(예컨대, 실리콘 산화막; 332)을 사이에 두고, 제 1 스위칭 소자(100, NMOS)와 제 2 스위칭 소자(200, PMOS)가 수직하게 교차하여 형성된다. 이때, 제 1 스위칭 소자(100, NMOS)의 소스(110)는 제 2 스위칭 소자(200, PMOS)의 하부 게이트(bottom gate)로 된다. 8 shows a specific example of a memory cell according to the present invention. According to this, the first switching elements 100 and NMOS and the second switching elements 200 and PMOS are vertically crossed on the semiconductor substrate 10 with an insulating film (eg, a silicon oxide film) 332 therebetween. . At this time, the source 110 of the first switching elements 100 and NMOS becomes a bottom gate of the second switching elements 200 and PMOS.

상기 제 1 스위칭 소자(100, NMOS)는 채널영역(102)을 사이에 두고 소스(110)의 반대편에 드레인(120)이 구비된다. 채널영역(102) 상에는 게이트 절연막(130)과 게이트(140)이 각각 구비된다.The first switching elements 100 and the NMOS are provided with a drain 120 on the opposite side of the source 110 with the channel region 102 interposed therebetween. The gate insulating layer 130 and the gate 140 are respectively provided on the channel region 102.

한편, 상기 제 2 스위칭 소자(200, PMOS)는 제 1 스위칭 소자(100, NMOS)의 소스(110)를 게이트 절연막(230)을 사이에 두고 서로 수직하게 형성되는 구조를 갖는다. 즉, 제 1 스위칭 소자(100, NMOS)의 소스(110)를 제 2 스위칭 소자(200, PMOS)의 하부 게이트(110)로 하고, 하부 게이트(110)를 감싸는 게이트 절연막(230)의 상부에는 제 2 스위칭 소자(200, PMOS)의 채널영역(202), 양측에는 제 2 스위칭 소자(200, PMOS)의 소스(210)와 드레인(220)이 각각 구비된다.Meanwhile, the second switching elements 200 and PMOS have a structure in which the sources 110 of the first switching elements 100 and NMOS are vertically formed with the gate insulating layer 230 interposed therebetween. That is, the source 110 of the first switching elements 100 and NMOS is the lower gate 110 of the second switching elements 200 and PMOS, and the upper portion of the gate insulating layer 230 surrounding the lower gate 110 is The channel regions 202 of the second switching elements 200 and PMOS, and the source 210 and the drain 220 of the second switching elements 200 and PMOS are respectively provided on both sides.

상기 제 1 스위칭 소자(100, NMOS)의 소스(110)는 커패시터(300)의 제 1 단자로도 기능 하도록 구비된 것이 상기 실시 예의 특징이다. 이때, 상기 커패시터(300)의 제 2 단자는 반도체 기판(10)의 함몰된 영역(12) 바닥에 형선된 고농도 이온주입층(310)이 된다. 그리고 함몰된 영역(12)에 채워진 절연물(330)이 커패시터(300)의 제 1, 2 단자(110, 310) 사이에 존재하는 유전물질이 된다.It is a feature of the above embodiment that the source 110 of the first switching elements 100 and NMOS is also provided to function as a first terminal of the capacitor 300. At this time, the second terminal of the capacitor 300 becomes a high concentration ion implantation layer 310 that is lined on the bottom of the recessed region 12 of the semiconductor substrate 10. Then, the insulating material 330 filled in the recessed region 12 becomes a dielectric material present between the first and second terminals 110 and 310 of the capacitor 300.

상기 커패시터(300)의 제 2 단자(310)는 절연물(330) 등을 관통하는 컨택 플러그(312)에 의하여 전기적으로 연결된다.The second terminal 310 of the capacitor 300 is electrically connected by a contact plug 312 penetrating the insulating material 330 or the like.

도 8의 실시 예에서, 반도체 기판(10)은 실리콘 기판이고, 절연물(330)과 절연막(332)은 실리콘산화물로 형성될 수 있다. 제 1, 2 스위칭 소자(100, 200)의 소스(110, 210), 드레인(120, 220) 및 채널영역(102, 202)은 다른 반도체 물질로 형성될 수도 있으나, 통상과 같이 폴리 실리콘 등 실리콘계 물질로 형성될 수 있다. 다만, 제 1 스위칭 소자(100)의 채널영역(102)은 p형 반도체로, 제 2 스위칭 소자(200)의 채널영역(202)은 n형 반도체로 형성함이 바람직하다.In the embodiment of FIG. 8, the semiconductor substrate 10 is a silicon substrate, and the insulating material 330 and the insulating film 332 may be formed of silicon oxide. The sources 110 and 210, the drains 120 and 220 and the channel regions 102 and 202 of the first and second switching elements 100 and 200 may be formed of other semiconductor materials, but silicon, such as polysilicon, as usual. It can be formed of materials. However, the channel region 102 of the first switching element 100 is preferably a p-type semiconductor, and the channel region 202 of the second switching element 200 is preferably formed of an n-type semiconductor.

다음은, 도 2 내지 도 8을 참조하며, 본 발명의 다른 모습인 상술한 메모리 셀을 구현하기 위한 제조방법에 대하여 설명한다.Next, referring to FIGS. 2 to 8, a manufacturing method for implementing the above-described memory cell, which is another aspect of the present invention, will be described.

먼저, 반도체 기판(10)에 고농도 이온주입층(310)으로 커패시터의 제 2 단자를 형성한다(제 1 단계). 이때, 상기 고농도 이온주입층(310)은 반도체 기판(10)과 반대 타입의 도전형을 가지도록, 이온 주입하여 반도체 기판(10)과 전기적으로 절연시킨다.First, a second terminal of the capacitor is formed on the semiconductor substrate 10 with a high concentration ion implantation layer 310 (first step). At this time, the high concentration ion implantation layer 310 is ion-implanted so as to have a conductivity type opposite to that of the semiconductor substrate 10 to electrically insulate the semiconductor substrate 10.

다른 실시 예로, 도 2와 같이, 상기 제 1 단계 전에 상기 반도체 기판(20)에 함몰된 영역(12)을 더 형성하고, 상기 함몰된 영역(12)의 바닥에 상기 고농도 이온주입층(310)을 형성할 수 있다.As another embodiment, as shown in FIG. 2, a recessed region 12 is further formed on the semiconductor substrate 20 before the first step, and the high concentration ion implantation layer 310 is formed on the bottom of the recessed region 12. Can form.

다음, 상기 반도체 기판(10)의 전면에 절연막(332)을 형성하고, 도 4와 같이, 제 1 스위칭 소자의 소스(110), 채널영역(102), 드레인(120)을 형성한다(제 2 단계). Next, an insulating film 332 is formed on the front surface of the semiconductor substrate 10, and as shown in FIG. 4, a source 110, a channel region 102, and a drain 120 of the first switching element are formed (second). step).

여기서, 도 2 및 도 3과 같이, 반도체 기판(20)에 함몰된 영역(12)을 더 형성한 경우에는, 상기 절연막(332) 형성시, 상기 함몰된 영역(12)도 채워 커패시터의 유전물질로 이용하게 된다. 상기 절연막(332) 형성 공정은 통상의 열 산화공정이나 절연막 증착 공정으로 수행될 수 있다.Here, as shown in FIGS. 2 and 3, when the recessed region 12 is further formed on the semiconductor substrate 20, when the insulating layer 332 is formed, the recessed region 12 is also filled to fill the dielectric material of the capacitor. Will be used as The process of forming the insulating film 332 may be performed by a conventional thermal oxidation process or an insulating film deposition process.

또한, 상기 제 1 스위칭 소자의 소스(110)는, 도 4와 같이, 상기 고농도 이온주입층(310)의 일측 상에 형성하여, 추후 고농도 이온주입층(310)의 타측으로 컨택홀을 형성할 수 있도록 한다.In addition, the source 110 of the first switching element is formed on one side of the high concentration ion implantation layer 310, as shown in FIG. 4, to form a contact hole later on the other side of the high concentration ion implantation layer 310. Make it possible.

이후, 도 5와 같이, 상기 제 1 스위칭 소자(100)의 채널영역(102) 상에 게이트 절연막(130)을 사이에 두고 게이트(140)를 형성한다(제 3 단계).Thereafter, as shown in FIG. 5, a gate 140 is formed on the channel region 102 of the first switching element 100 with a gate insulating layer 130 therebetween (step 3).

이어, 도 7과 같이, 상기 제 1 스위칭 소자(100)의 소스(110) 상에 게이트 절연막(230)을 사이에 두고 제 2 스위칭 소자(200)의 소스(210), 채널영역(202), 드레인(220)을 형성한다(제 4 단계).Subsequently, as shown in FIG. 7, the source 210 of the second switching element 200, the channel region 202, with the gate insulating layer 230 interposed therebetween on the source 110 of the first switching element 100, The drain 220 is formed (fourth step).

이때, 상기 게이트 절연막(230)은, 도 6과 같이, 제 1 스위칭 소자(100)의 소스(110)를 둘러싸게 한 다음, 도 7과 같이, 게이트 절연막(230)의 위와 양 측면으로 제 2 스위칭 소자(200)의 채널영역(202)과 소스(210)/드레인(220)을 형성하여, 제 1 스위칭 소자(110)와 수직하게 형성되도록 함이 바람직하다. 이렇게 함으로써, 상기 제 1 스위칭 소자(100)의 소스(110)는 제 2 스위칭 소자(200)의 하부 게이트가 된다.At this time, the gate insulating layer 230, as shown in FIG. 6, surrounds the source 110 of the first switching element 100, and then, as shown in FIG. 7, the second and upper sides of the gate insulating layer 230 It is preferable to form the channel region 202 and the source 210 / drain 220 of the switching element 200 so as to be formed perpendicular to the first switching element 110. By doing so, the source 110 of the first switching element 100 becomes the lower gate of the second switching element 200.

상기 제 1, 2 스위칭 소자(100, 200)의 소스(110, 210), 드레인(120, 220) 및 채널영역(102, 202)은 다른 반도체 물질로 형성될 수도 있으나, 통상과 같이 폴리 실리콘 등 실리콘계 물질로 형성될 수 있다. 다만, 제 1 스위칭 소자(100)의 채널영역(102)은 p형 반도체로, 제 2 스위칭 소자(200)의 채널영역(202)은 n형 반도체로 형성함이 바람직하다.The sources 110 and 210, the drains 120 and 220 and the channel regions 102 and 202 of the first and second switching elements 100 and 200 may be formed of other semiconductor materials, but polysilicon is used as usual. It may be formed of a silicon-based material. However, the channel region 102 of the first switching element 100 is preferably a p-type semiconductor, and the channel region 202 of the second switching element 200 is preferably formed of an n-type semiconductor.

마지막으로, 도 1을 참조하며, 본 발명에 의한 메모리 셀의 동작방법에 대하여 간단히 설명한다.Finally, referring to FIG. 1, a brief description will be given of a method of operating a memory cell according to the present invention.

<쓰기 동작><Write operation>

쓰기 동작을 위해서는 제 1 스위칭 소자(100)인 NMOS를 활용한다. 제 1 비트라인(400, BL)과 워드라인(500, WL)에 문턱 전압보다 높은 전압(high voltage)를 인가하여 NMOS(100)를 턴온(turn-on)하여 홀(hole)을 drift diffusion에 의해 제 1 비트라인(400, BL)로부터 스토리지 노드(110) 유입한다.For the write operation, the first switching element 100, NMOS, is used. By applying a voltage higher than a threshold voltage to the first bit lines 400 and BL and the word lines 500 and WL, the NMOS 100 is turned on to turn holes into drift diffusion. Accordingly, the storage node 110 flows in from the first bit lines 400 and BL.

이때, 스토리지 노드(110)에 유입되어 저장되는 홀(hole)의 양은 워드라인(500, WL)에 인가되는 프로그램 펄스(Program Pulse)의 크기, 폭(width), 개수 등으로 제어할 수 있다. 즉, 제 1 스위칭 소자(100)의 게이트(140)에 입력되는 프로그램 펄스(Program Pulse)의 크기, 폭(width), 개수 등 제어요소 중 하나를 modulation하여 스토리지 노드(110)에 저장되는 전하량을 양자화할 수 있다.At this time, the amount of holes introduced into and stored in the storage node 110 may be controlled by the size, width, and number of program pulses applied to the word lines 500 and WL. That is, the amount of charge stored in the storage node 110 is modulated by modulating one of the control elements such as the size, width, and number of program pulses input to the gate 140 of the first switching element 100. Can be quantized.

스토리지 노드(110)에 저장되는 전하량이 양자화됨에 따라 스토리지 노드(110)의 potential이 양자화되고, 결과적으로 제 2 스위칭 소자(200)인 PMOS의 문턱 전압이 양자화되어 읽기 동작시 전류 레벨이 다중화된다.As the amount of charge stored in the storage node 110 is quantized, the potential of the storage node 110 is quantized, and as a result, the threshold voltage of the PMOS, which is the second switching element 200, is quantized to multiplex the current level during the read operation.

따라서, 스토리지 노드(110)에 저장되는 전하량은 제 1 스위칭 소자(100)의 게이트(140)에 인가되는 전기적 신호에 의해서 조절되고, 이로써 멀티 레벨(multi-level) 메모리 구현도 가능하게 된다.Accordingly, the amount of charge stored in the storage node 110 is controlled by an electrical signal applied to the gate 140 of the first switching element 100, thereby enabling multi-level memory implementation.

<읽기 동작><Read operation>

읽기 동작은 커패시터(300)와 제 2 스위칭 소자(200)인 PMOS를 통해 이루어진다. 커패시터(300)의 제 2 단자(310)에 연결되는 데이터 리드라인(700)에는 소정의 읽기 전압(Data Read)을 인가하고, 제 2 비트라인(600, /BL)에 음의 전압 또는 낮은 전압(low voltage)을 인가하여 제 2 스위칭 소자(200)인 PMOS의 드레인 전류(drain current) 수준으로 메모리 셀의 state를 판별하게 된다.The read operation is performed through the capacitor 300 and the second switching element 200, PMOS. A predetermined read voltage (Data Read) is applied to the data lead line 700 connected to the second terminal 310 of the capacitor 300, and a negative voltage or a low voltage is applied to the second bit lines 600 and / BL. (low voltage) is applied to determine the state of the memory cell based on the drain current level of the PMOS, which is the second switching element 200.

여기서, 상기 제 2 비트라인(600, /BL)의 낮은 전압은 제 1 비트라인(400, BL)의 높은 전압이 반전된 전압을 말한다. 읽기 동작시 제 1 스위칭 소자(100)인 NMOS는 턴오프(turn-off) 상태로 있고, 제 1 비트라인(400, BL)은 높은 전압이 인가된 상태로 있게 된다.Here, the low voltage of the second bit lines 600 and / BL refers to a voltage in which the high voltage of the first bit lines 400 and BL is inverted. During the read operation, the NMOS, which is the first switching element 100, is in a turn-off state, and the first bit lines 400 and BL are in a high voltage state.

<지우기 동작><Erase operation>

워드라인(500, WL)에 높은 전압(high voltage)을 인가해 제 1 스위칭 소자(100)인 NMOS를 턴온(turn-on)시키고, 제 1 비트라인(400, BL)에는 낮은 전압(low voltage)을 인가해 스토리지 노드(110)에 저장된 홀(hole)을 빼낸다.A high voltage is applied to the word lines 500 and WL to turn on the NMOS, which is the first switching element 100, and a low voltage is applied to the first bit lines 400 and BL. ) Is applied to extract a hole stored in the storage node 110.

쓰기 동작과 마찬가지로, 워드라인(500, WL)에 지우기 펄스(Erase Pulse)의 크기, 폭(width), 개수 등 제어요소 중 하나를 modulation 하여 한 번에 level-down transition을 할 수 있다.As with the write operation, level-down transition can be performed at a time by modulating one of the control elements such as the size, width, and number of erase pulses in the word lines 500 and WL.

결국, 본 발명에 의한 메모리 셀에서, 제 1 스위칭 소자(100)인 NMOS는 정보의 출입 경로(path)로, 스토리지 노드인 커패시터(300)의 제 1 단자(110)는 정보 저장소로, 제 2 스위칭 소자(200)인 PMOS는 정보 센싱 경로(path)로 각각 역할을 수행하게 된다.After all, in the memory cell according to the present invention, the first switching element 100, the NMOS is the access path of information (path), the first terminal 110 of the storage node, the capacitor 300 is the information storage, the second The PMOS, which is the switching element 200, respectively serves as an information sensing path.

10: 반도체 기판
12: 함몰된 영역
100: 제 1 스위칭 소자(NMOS)
102: 제 1 스위칭 소자의 채널영역
110: 제 1 스위칭 소자의 소스, 제 2 스위칭 소자의 하부 게이트, 커패시터의 제 1 단자, 스토리지 노드
120: 제 1 스위칭 소자의 드레인
130: 제 1 스위칭 소자의 게이트 절연막
140: 제 1 스위칭 소자의 게이트
200: 제 2 스위칭 소자(PMOS)
202: 제 2 스위칭 소자의 채널영역
210: 제 2 스위칭 소자의 소스
220: 제 2 스위칭 소자의 드레인
230: 제 2 스위칭 소자의 게이트 절연막
300: 커패시터
310: 커패시터의 제 2 단자
312: 커패시터 제 2 단자의 컨택 플러그
330: 함몰된 영역에 채워진 커패시터의 유전물질
332: 절연막
400: 제 1 비트라인
500: 워드라인
600: 제 2 비트라인
700: 데이터 리드라인10: semiconductor substrate
12: Concave area
100: first switching element (NMOS)
102: channel region of the first switching element
110: source of the first switching element, lower gate of the second switching element, first terminal of the capacitor, storage node
120: drain of the first switching element
130: gate insulating film of the first switching element
140: gate of the first switching element
200: second switching element (PMOS)
202: channel region of the second switching element
210: source of the second switching element
220: drain of the second switching element
230: gate insulating film of the second switching element
300: capacitor
310: second terminal of the capacitor
312: contact plug of the capacitor second terminal
330: dielectric material of the capacitor filled in the recessed area
332: insulating film
400: first bit line
500: word line
600: second bit line
700: Data lead line

Claims (12)

제 1, 제 2 단자를 갖는 커패시터;
상기 제 1 단자가 소스로 형성되거나 소스와 전기적으로 연결된 제 1 스위칭 소자; 및
상기 제 1 단자가 게이트로 형성되거나 게이트와 전기적으로 연결된 제 2 스위칭 소자를 포함하여 구성되되,
상기 제 1 단자는 상기 제 1 스위칭 소자의 소스이면서 상기 제 2 스위칭 소자의 게이트로 형성되고,
상기 제 2 단자는 반도체 기판에 형성된 고농도 이온주입층이고,
상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자는 상기 반도체 기판상에 형성되고,
상기 고농도 이온주입층은 상기 반도체 기판의 함몰된 영역의 바닥에 형성되고,
상기 함몰된 영역에는 상기 커패시터의 유전물질이 채워진 것을 특징으로 하는 메모리 셀.
A capacitor having first and second terminals;
A first switching element in which the first terminal is formed as a source or is electrically connected to the source; And
The first terminal is formed of a gate or comprises a second switching element electrically connected to the gate,
The first terminal is a source of the first switching element and is formed as a gate of the second switching element,
The second terminal is a high concentration ion implantation layer formed on a semiconductor substrate,
The first switching element and the second switching element are formed on the semiconductor substrate,
The high concentration ion implantation layer is formed on the bottom of the recessed region of the semiconductor substrate,
The recessed region is filled with a dielectric material of the capacitor, characterized in that the memory cell.
제 1 항에 있어서,
상기 제 1 스위칭 소자는 n 채널 모스펫(NMOS)이고,
상기 제 2 스위칭 소자는 p 채널 모스펫(PMOS)인 것을 특징으로 하는 메모리 셀.
According to claim 1,
The first switching element is an n-channel MOSFET (NMOS),
The second switching element is a memory cell, characterized in that the p-channel MOSFET (PMOS).
제 2 항에 있어서,
상기 제 1 스위칭 소자의 드레인은 제 1 비트라인에 연결되고,
상기 제 1 스위칭 소자의 게이트는 워드라인에 연결되고,
상기 제 2 스위칭 소자의 드레인은 제 2 비트라인에 연결되고,
상기 제 2 단자는 데이터 리드라인에 연결되는 것을 특징으로 하는 메모리 셀.
According to claim 2,
The drain of the first switching element is connected to the first bit line,
The gate of the first switching element is connected to the word line,
The drain of the second switching element is connected to the second bit line,
The second terminal is a memory cell, characterized in that connected to the data lead line.
삭제delete 삭제delete 삭제delete 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 반도체 기판은 실리콘 기판이고,
상기 유전물질은 실리콘산화물이고,
상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자는 상기 반도체 기판과 실리콘산화물로 전기적으로 격리된 것을 특징으로 하는 메모리 셀.
The method according to any one of claims 1 to 3,
The semiconductor substrate is a silicon substrate,
The dielectric material is silicon oxide,
The first switching element and the second switching element are memory cells, characterized in that electrically isolated from the semiconductor substrate and silicon oxide.
반도체 기판에 고농도 이온주입층으로 커패시터의 제 2 단자를 형성하는 제 1 단계;
상기 반도체 기판 전면에 절연막을 형성하고 제 1 스위칭 소자의 소스, 채널영역, 드레인을 형성하는 제 2 단계;
상기 제 1 스위칭 소자의 채널영역 상에 게이트 절연막을 사이에 두고 게이트를 형성하는 제 3 단계; 및
상기 제 1 스위칭 소자의 소스 상에 게이트 절연막을 사이에 두고 제 2 스위칭 소자의 소스, 채널영역, 드레인을 형성하는 제 4 단계를 포함하여 구성된 것을 특징으로 하는 메모리 셀의 제조방법.
A first step of forming a second terminal of the capacitor with a high concentration ion implantation layer on a semiconductor substrate;
A second step of forming an insulating film on the front surface of the semiconductor substrate and forming a source, a channel region, and a drain of the first switching element;
A third step of forming a gate with a gate insulating film interposed therebetween on the channel region of the first switching element; And
And a fourth step of forming a source, a channel region, and a drain of the second switching element with a gate insulating film interposed therebetween on the source of the first switching element.
제 8 항에 있어서,
상기 제 1 스위칭 소자의 채널영역은 p형 반도체로 형성하고,
상기 제 2 스위칭 소자의 채널영역은 n형 반도체로 형성하는 것을 특징으로 하는 메모리 셀의 제조방법.
The method of claim 8,
The channel region of the first switching element is formed of a p-type semiconductor,
A method of manufacturing a memory cell, characterized in that the channel region of the second switching element is formed of an n-type semiconductor.
제 8 항 또는 제 9 항에 있어서,
상기 제 2 단계는 상기 제 1 스위칭 소자의 소스를 상기 고농도 이온주입층의 일측 상에 형성하고,
상기 제 4 단계는 상기 제 1 스위칭 소자의 소스를 게이트 절연막으로 감싸고, 상기 제 1 스위칭 소자와 수직하게 상기 제 2 스위칭 소자의 소스, 채널영역, 드레인을 형성하며, 상기 제 2 스위칭 소자의 게이트는 상기 제 1 스위칭 소자의 소스로 형성하는 것을 특징으로 하는 메모리 셀의 제조방법.
The method of claim 8 or 9,
In the second step, a source of the first switching element is formed on one side of the high concentration ion implantation layer,
In the fourth step, a source of the first switching element is wrapped with a gate insulating layer, and a source, a channel region, and a drain of the second switching element are perpendicular to the first switching element, and the gate of the second switching element is A method of manufacturing a memory cell, characterized in that it is formed as a source of the first switching element.
제 10 항에 있어서,
상기 제 1 단계 전에 상기 반도체 기판에 함몰된 영역을 더 형성하고,
상기 함몰된 영역의 바닥에 상기 고농도 이온주입층을 형성하고,
상기 제 2 단계의 절연막은 상기 함몰된 영역을 채워 상기 커패시터의 유전물질로 이용하는 것을 특징으로 하는 메모리 셀의 제조방법.
The method of claim 10,
A recessed region is further formed in the semiconductor substrate before the first step,
Forming the high concentration ion implantation layer on the bottom of the recessed region,
A method of manufacturing a memory cell, characterized in that the insulating film of the second step fills the recessed region and uses it as a dielectric material of the capacitor.
제 11 항에 있어서,
상기 반도체 기판은 실리콘 기판이고,
상기 제 2 단계의 절연막은 실리콘 산화막인 것을 특징으로 하는 메모리 셀의 제조방법.The method of claim 11,
The semiconductor substrate is a silicon substrate,
The method of manufacturing a memory cell, characterized in that the insulating film of the second step is a silicon oxide film.
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