KR102104376B1 - Method for manufacturing semiconductor device using dopant diffusion - Google Patents

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신찬수
박광욱
박형호
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Abstract

The present invention relates to a method for manufacturing a high-quality semiconductor device by resolving a lattice constant mismatch and a crystal defect by forming a buffer layer between a substrate and a III-V compound semiconductor. According to an embodiment of the present invention, a method for manufacturing a semiconductor device comprises: a first step of preparing a substrate; a second step of depositing an oxide film on the substrate; a third step of forming a trench on the substrate by patterning the oxide film; a fourth step of depositing a buffer layer forming material in the trench; a fifth step of forming a buffer layer by diffusing a dopant material into the buffer layer forming material; and a sixth step of depositing a compound semiconductor on the buffer layer.

Description

도펀트 확산을 이용한 반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING DOPANT DIFFUSION}Manufacturing method of semiconductor device using dopant diffusion {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE USING DOPANT DIFFUSION}

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 기판과 화합물 반도체의 사이에 형성되는 버퍼층을 형성하는 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a buffer layer formed between a substrate and a compound semiconductor.

일반적으로, Ⅲ-Ⅴ화합물 반도체를 이용한 반도체 소자로, FET(Field Effect Transistor), FinFET(Fin Field Effect Transistor), 반도체 센서, 태양전지, LED 등이 있다.In general, as a semiconductor device using a III-V compound semiconductor, there are FET (Field Effect Transistor), FinFET (Fin Field Effect Transistor), semiconductor sensor, solar cell, LED, and the like.

특히, 그 중 FinFET(Fin Field Effect Transistor)은 기판 상에 트렌치(trench)와 패터닝된 산화막을 형성하고, 상기 트렌치와 패터닝된 산화막 상에 Ⅲ-Ⅴ화합물 반도체를 에피텍셜(epitaxial)하게 성장시켜 FinFET 구조를 형성하는 것이다.In particular, a FinFET (Fin Field Effect Transistor) forms a trench and a patterned oxide film on a substrate, and a III-V compound semiconductor is epitaxially grown on the trench and the patterned oxide film to epitaxially grow the FinFET It is to form a structure.

이러한 Ⅲ-Ⅴ화합물 반도체를 이용한 FinFET은 기존의 2차원 평면 CMOS(Complementary Metal Oxide Semiconductor) 소자에 비해서 전자의 이동도가 뛰어나 최근 반도체 다이오드, 레이저 장치, 광소자 등에 적용하기 위해 널리 연구되고 있는 실정이다.FinFETs using these III-V compound semiconductors have excellent electron mobility compared to conventional 2D planar Complementary Metal Oxide Semiconductor (CMOS) devices, and have been widely studied in recent years for application to semiconductor diodes, laser devices, and optical devices .

그러나, 기판 상에 Ⅲ-Ⅴ화합물 반도체를 성장시키는데 있어, 기판과 Ⅲ-Ⅴ화합물 반도체 간의 격자 상수의 부정합(lattice mismatch)과 계면(interface) 상에서의 관통전위(theading dislocation)로 알려진 결정 결함의 문제가 있어, 실용성에 방해가 되어 왔다.However, in growing a III-V compound semiconductor on a substrate, the problem of crystal defects known as lattice mismatch between the substrate and the III-V compound semiconductor and theading dislocation on the interface. There has been, and has been hindered in practicality.

Tri-gate field-effect transistors formed by aspect ratio trapping (출원번호 : US 13/107,483)Tri-gate field-effect transistors formed by aspect ratio trapping (Application No .: US 13 / 107,483) Reduction of edge effects from aspect ratio trapping (출원번호 : US 12/495,161)Reduction of edge effects from aspect ratio trapping (Application No .: US 12 / 495,161)

본 발명은 기판과 Ⅲ-Ⅴ화합물 반도체의 사이에 버퍼층을 형성함으로써 격자 상수의 부정합과 결정 결함을 해소하여 고품질의 반도체 소자를 제조하는 방법을 제공하고자 한다.The present invention is to provide a method of manufacturing a high quality semiconductor device by resolving mismatches and crystal defects in lattice constants by forming a buffer layer between the substrate and the III-V compound semiconductor.

본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 기판을 준비하는 제1 단계; 상기 기판 상에 산화막을 증착시키는 제2 단계; 상기 산화막을 패터닝함으로써 상기 기판 상에 트렌치를 형성하는 제3 단계; 상기 트렌치에 버퍼층 형성 물질을 증착하는 제4 단계; 상기 버퍼층 형성 물질에 도펀트 물질을 확산함으로써 버퍼층을 형성하는 제5 단계; 및 상기 버퍼층 상에 화합물 반도체를 증착시키는 제6 단계를 포함한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes a first step of preparing a substrate; A second step of depositing an oxide film on the substrate; A third step of forming a trench on the substrate by patterning the oxide film; A fourth step of depositing a buffer layer forming material in the trench; A fifth step of forming a buffer layer by diffusing a dopant material into the buffer layer forming material; And a sixth step of depositing a compound semiconductor on the buffer layer.

상기 제4 단계에서, 상기 트렌치에 형성된 버퍼층 형성 물질의 높이는 상기 패터닝된 산화막의 높이보다 높을 수 있다.In the fourth step, the height of the buffer layer forming material formed in the trench may be higher than the height of the patterned oxide film.

상기 제4 단계 후, 상기 버퍼층 형성 물질과 상기 패터닝된 산화막의 높이가 동일하도록 상기 버퍼층 형성 물질의 상부를 제거할 수 있다.After the fourth step, the upper portion of the buffer layer forming material may be removed so that the height of the buffer layer forming material and the patterned oxide film are the same.

상기 제4 단계 후, 상기 버퍼층 형성 물질의 상부를 에칭함으로써 리세스를 형성할 수 있다.After the fourth step, a recess may be formed by etching the upper portion of the buffer layer forming material.

상기 제5 단계에서, 상기 도펀트 물질은 상기 버퍼층 형성 물질의 상측으로부터 하방으로 확산되어, 상기 버퍼층은 하방으로 갈수록 도펀트 농도가 낮아질 수 있다.In the fifth step, the dopant material is diffused downward from the upper side of the buffer layer forming material, so that the dopant concentration may decrease as the buffer layer goes downward.

상기 제5 단계에서, 상기 버퍼층은, 상기 버퍼층 형성 물질에 도펀트 물질을 확산한 후, 상기 버퍼층 형성 물질의 상부를 에칭함으로써 형성될 수 있다.In the fifth step, the buffer layer may be formed by diffusing a dopant material into the buffer layer forming material and then etching the upper portion of the buffer layer forming material.

상기 버퍼층 형성 물질이 에칭되는 깊이에 따라, 상기 버퍼층의 깊이에 따른 도펀트 농도가 결정될 수 있다.The dopant concentration according to the depth of the buffer layer may be determined according to the depth at which the buffer layer forming material is etched.

상기 제4 단계 후, 상기 버퍼층 형성 물질 상에 제1 마스크층을 형성하는 단계를 더 포함하고, 상기 제5 단계에서, 상기 도펀트 물질은 상기 제1 마스크층이 형성되지 않은, 상기 버퍼층 형성 물질의 제1 영역에 확산될 수 있다.After the fourth step, further comprising forming a first mask layer on the buffer layer forming material, in the fifth step, the dopant material is the first mask layer is not formed, the buffer layer forming material It may be diffused in the first region.

상기 제5 단계 후, 상기 버퍼층 형성 물질 상에 제2 마스크층을 형성하는 단계; 및 상기 제2 마스크층이 형성되지 않은, 상기 버퍼층 형성 물질의 제2 영역에, 상기 제1 영역과 상이한 타입이 되도록 하며, 상기 제5 단계의 도펀트 물질과 상이한 도펀트 물질을 확산되는 단계를 더 포함할 수 있다.After the fifth step, forming a second mask layer on the buffer layer forming material; And diffusing a dopant material different from the dopant material of the fifth step in a second region of the buffer layer forming material, where the second mask layer is not formed, to be of a different type from the first region. can do.

상기 제6 단계에서, 상기 화합물 반도체의 높이는 상기 패터닝된 산화막의 높이보다 높고, 상기 제6 단계 후, 상기 증착된 화합물 반도체의 높이와 상기 패터닝된 산화막의 높이가 동일하도록 상기 화합물 반도체의 상부를 제거하는 단계; 및 상기 화합물 반도체가 노출되도록 상기 패터닝된 산화막의 상부를 제거하는 단계를 더 포함할 수 있다.In the sixth step, the height of the compound semiconductor is higher than the height of the patterned oxide film, and after the sixth step, the upper portion of the compound semiconductor is removed so that the height of the deposited compound semiconductor and the patterned oxide film are the same. To do; And removing the upper portion of the patterned oxide layer to expose the compound semiconductor.

본 발명의 실시예에 의하면, 버퍼층을 형성하기 위해, 버퍼층 형성 물질을 먼저 증착한 후 도펀트 물질을 확산하기 때문에, 증착, 화학적 기계적 연마 공정 후 리세스 형성 공정과 같이, 버퍼층을 간단한 방법으로 형성하는 것이 가능하다.According to an embodiment of the present invention, in order to form a buffer layer, the buffer layer forming material is first deposited and then the dopant material is diffused. It is possible.

본 발명의 실시예에 의하면, 마스크층을 이용하여 버퍼층에 선택적으로 도핑하는 것이 가능하다.According to an embodiment of the present invention, it is possible to selectively dop the buffer layer using a mask layer.

본 발명의 실시예에 의하면, 버퍼층 형성 물질에 도펀트를 확산하는 시간과 에칭하는 깊이를 적절히 설정함으로써, 원하는 도펀트 프로파일을 얻는 것이 가능하다.According to the embodiment of the present invention, it is possible to obtain a desired dopant profile by appropriately setting the time to diffuse the dopant and the depth of etching in the buffer layer forming material.

도 1은 본 발명의 실시예에 따라 제작된 실리콘 트렌치가 형성된 FinFET에 관한 모식도이다.
도 2의 (a)~(h)는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타내는 도면이다.
도 3의 (a)~(e)는 도 1의 (e)의 버퍼층 형성 물질에 도펀트 물질을 확산함으로써 버퍼층을 형성하는 단계의 일 예를 나타내는 도면이다.
도 4의 (a) 및 (b)는 도 1의 (e)의 버퍼층 형성 물질에 도펀트 물질을 확산함으로써 버퍼층을 형성하는 단계의 일 예를 나타내는 도면이다.
도 5는 도 4의 버퍼층(450)의 깊이에 따른 도펀트 농도를 나타내는 도면이다. 1 is a schematic diagram of a FinFET with a silicon trench formed according to an embodiment of the present invention.
2A to 2H are diagrams illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
3A to 3E are diagrams showing an example of forming a buffer layer by diffusing a dopant material into the buffer layer forming material of FIG. 1E.
4A and 4B are diagrams showing an example of forming a buffer layer by diffusing a dopant material into the buffer layer forming material of FIG. 1E.
FIG. 5 is a view showing dopant concentration according to the depth of the buffer layer 450 of FIG. 4.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention, and methods for achieving them will be clarified with reference to embodiments described below in detail together with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, and only the present embodiments allow the disclosure of the present invention to be complete, and the ordinary knowledge in the technical field to which the present invention pertains. It is provided to fully inform the holder of the scope of the invention, and the invention is only defined by the scope of the claims. The same reference numerals refer to the same components throughout the specification.

소자(element) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 ""직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.When an element or layer is referred to as the "on" or "on" of another element or layer, it is not only directly above the other element or layer, but also when another layer or other element is interposed in the middle. All inclusive. On the other hand, when an element is referred to as "" directly on "or" directly above ", it indicates that no other element or layer is interposed in the middle.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below 또는 beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.The spatially relative terms “below”, “beneath”, “lower”, “above”, “upper”, etc., are as shown in the figure. It can be used to easily describe the correlation of a device or components with other devices or components. The spatially relative terms should be understood as terms including different directions of the device in use or operation in addition to the directions shown in the drawings. For example, if the device shown in the figure is turned over, the device described as "below or beneath" the other device may be placed "above" the other device. Thus, the exemplary term “below” can include both the directions below and above. The device can also be oriented in other directions, in which case the spatially relative terms can be interpreted according to the orientation.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for describing the embodiments and is not intended to limit the present invention. In this specification, the singular form also includes the plural form unless otherwise specified in the phrase. As used herein, "comprises" and / or "comprising" refers to the components, steps, operations and / or elements mentioned above, the presence of one or more other components, steps, operations and / or elements. Or do not exclude additions.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. Unless otherwise defined, all terms (including technical and scientific terms) used in the present specification may be used as meanings commonly understood by those skilled in the art to which the present invention pertains. In addition, terms defined in the commonly used dictionary are not ideally or excessively interpreted unless specifically defined.

이하, 도면을 참조하여 본 발명의 실시예에 대하여 구체적으로 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

본 발명의 실시예에 따른 반도체 소자는 실리콘 기판 상에 화합물 반도체가 형성된 것으로서, 예를 들어 FET(Field Effect Transistor), FinFET(Fin Field Effect Transistor), 반도체 센서, 태양전지, LED 등이 있다.The semiconductor device according to an embodiment of the present invention is a compound semiconductor is formed on a silicon substrate, for example, FET (Field Effect Transistor), FinFET (Fin Field Effect Transistor), semiconductor sensor, solar cell, LED, and the like.

이하에서는 Ⅲ-Ⅴ화합물 반도체를 이용한 반도체 소자로, 실리콘 기판 상에 트렌치(trench)와 패터닝된 산화막을 형성하고, 상기 트렌치와 패터닝된 산화막 상에 Ⅲ-Ⅴ화합물 반도체를 에피텍셜(epitaxial)하게 성장시켜 형성한 FinFET을 예로 들어 설명하지만, 본 발명의 범위는 이에 한하지 않으며, FET, 반도체 센서, 태양전지 및 LED에도 적용될 수 있다.Hereinafter, as a semiconductor device using a III-V compound semiconductor, a trench and a patterned oxide film are formed on a silicon substrate, and a III-V compound semiconductor is epitaxially grown on the trench and the patterned oxide film. FinFETs formed by an example will be described as an example, but the scope of the present invention is not limited thereto, and can be applied to FETs, semiconductor sensors, solar cells, and LEDs.

도 1은 본 발명의 실시예에 따라 제작된 실리콘 트렌치가 형성된 FinFET에 관한 모식도이다.1 is a schematic diagram of a FinFET with a silicon trench formed according to an embodiment of the present invention.

도 1을 참조하면, FinFET는 실리콘 기판 상에 fin 형상으로 형성된 산화막의 사이, 즉 트렌치에 게이트, 소스, 드레인을 형성함으로써 형성된다. 도 1에 도시되지는 않았지만, 소스와 드레인의 사이에는 채널이 형성될 수 있다. 이하에서는, 채널로서 기능하는 산화물 반도체를 형성하는 방법에 대하여 설명한다.Referring to FIG. 1, a FinFET is formed by forming a gate, a source, and a drain in a trench between oxide layers formed in a fin shape on a silicon substrate. Although not illustrated in FIG. 1, a channel may be formed between the source and drain. Hereinafter, a method of forming an oxide semiconductor functioning as a channel will be described.

도 2의 (a)~(h)는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타내는 도면이다.2A to 2H are diagrams illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.

본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 실리콘 기판(100)을 준비하는 제1 단계, 상기 실리콘 기판(100) 상에 산화막을 증착시키는 제2 단계, 상기 산화막을 패터닝함으로써 상기 기판 상에 트렌치를 형성하는 제3 단계(도 2의 (a)를 참조), 상기 트렌치에 버퍼층 형성 물질을 증착하는 제4 단계(도 2의 (b)~(d)를 참조), 상기 버퍼층 형성 물질에 도펀트 물질을 확산함으로써 버퍼층을 형성하는 제5 단계(도 2의 (e)를 참조) 및 상기 버퍼층 상에 화합물 반도체를 증착시키는 제6 단계(도 2의 (f)~(h)를 참조)를 포함할 수 있다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes a first step of preparing a silicon substrate 100, a second step of depositing an oxide film on the silicon substrate 100, and patterning the oxide film on the substrate. A third step of forming a trench in (see (a) of FIG. 2), a fourth step of depositing a buffer layer forming material in the trench (see (b) to (d) of FIG. 2), the buffer layer forming material A fifth step of forming a buffer layer by diffusing a dopant material (see Fig. 2 (e)) and a sixth step of depositing a compound semiconductor on the buffer layer (see Figs. 2 (f) to (h)) It may include.

본 실시예는 진공 챔버를 포함하는 증착장비를 이용하는 것으로서, 물리적, 화학적 증착장비 등 어느 것이나 무방하며, 일반적으로 금속유기화학증착장비를 사용한다.The present embodiment uses a vapor deposition equipment including a vacuum chamber, and may be any of physical and chemical vapor deposition equipment, and generally uses metal-organic chemical vapor deposition equipment.

먼저, 실리콘 기판(100)을 타겟의 대향면의 진공챔버 내부에 준비하고, 공정압력에 도달하도록 진공펌프를 가동한다. 통상 10-5Torr 정도로 진공도를 유지한다.First, the silicon substrate 100 is prepared inside the vacuum chamber on the opposite surface of the target, and the vacuum pump is operated to reach the process pressure. Normally, the vacuum degree is maintained at about 10-5 Torr.

그 이후, 상기 실리콘 기판(100)에 산화막(110)을 증착한다. Thereafter, an oxide film 110 is deposited on the silicon substrate 100.

그리고, 산화막(110)은 패터닝된 마스크 및 포토레지스트를 이용하여 사진식각 공정을 통해 패터닝하게 되며, 필요에 의해 건식식각 공정을 더 거칠 수도 있다. 이에 의해 도 2의 (a)에 도시된 바와 같이, 산화막(110)은 핀(fin) 형태로 형성되어, 실리콘 기판(100) 상에는 트렌치(120)가 형성된다.In addition, the oxide layer 110 is patterned through a photolithography process using a patterned mask and photoresist, and may be further subjected to a dry etching process if necessary. Accordingly, as shown in FIG. 2A, the oxide film 110 is formed in a fin shape, and the trench 120 is formed on the silicon substrate 100.

다음으로, 도 2의 (b)에 도시된 바와 같이, 버퍼층 형성 물질(130)이 트렌치(120)에 증착된다.Next, as illustrated in FIG. 2B, a buffer layer forming material 130 is deposited in the trench 120.

본 실시예에서 화합물 반도체로서는 InGaAs가 사용되고, 버퍼층 형성 물질(130)로서 InP가 사용되었다. 그러나, 본 발명의 범위는 이에 한하지 않으며, 버퍼층 형성 물질은 화합물 반도체와의 관계에서 격자 상수의 부정합과 결정 결함을 해소하기 위해 적절히 선택될 수 있다. In this embodiment, InGaAs is used as the compound semiconductor, and InP is used as the buffer layer forming material 130. However, the scope of the present invention is not limited to this, and the buffer layer-forming material can be appropriately selected in order to solve mismatches and crystal defects of lattice constants in relation to compound semiconductors.

또한, 본 단계에서 증착되는 버퍼층 형성 물질(130)은 도핑되지 않은(un-dopped) 상태이다.In addition, the buffer layer forming material 130 deposited in this step is in an undoped state.

도 2의 (b)에 도시된 바와 같이, 버퍼층 형성 물질(130)은 산화막(110)보다 높에 증착될 수 있다(overgrowth).As illustrated in FIG. 2B, the buffer layer forming material 130 may be overgrowth than the oxide layer 110.

다음으로, 도 2의 (c)에 도시된 바와 같이, 버퍼층 형성 물질(130)과 산화막(110)의 높이가 동일하도록, 즉 버퍼층 형성 물질(130)의 상면과 산화막(110)의 상면이 동일한 평면을 이루도록, 버퍼층 형성 물질(130)의 상부가 제거된다. Next, as shown in Figure 2 (c), so that the height of the buffer layer forming material 130 and the oxide film 110 is the same, that is, the upper surface of the buffer layer forming material 130 and the upper surface of the oxide film 110 are the same To form a plane, the upper portion of the buffer layer forming material 130 is removed.

본 단계에서 화학적 기계적 연마 공정(Chmical Mechanical Polishing)이 이용될 수 있다.In this step, a chemical mechanical polishing process may be used.

다음으로, 도 2의 (d)에 도시된 바와 같이, 버퍼층 형성 물질(130)의 상부를 에칭함으로써 리세스(140)를 형성한다.Next, as shown in (d) of FIG. 2, the recess 140 is formed by etching the upper portion of the buffer layer forming material 130.

다음으로, 도 2의 (e)에 도시된 바와 같이, 버퍼층 형성 물질(130)에 도펀트물질을 확산함으로써 버퍼층(150)을 형성한다.Next, as shown in (e) of FIG. 2, the buffer layer 150 is formed by diffusing the dopant material into the buffer layer forming material 130.

본 실시예에서 버퍼층 형성 물질(130)로서 사용된 InP를 p타입으로 도핑하기 위해 Zn을 사용하였다. 그러나, 본 발명의 범위는 이에 한하지 않으며, 버퍼층 형성 물질의 종류 및 도핑 타입(p타입인지 n타입인지) 등을 고려하여 도펀트 물질은 적절히 선택될 수 있다.Zn was used to dop the InP used as the buffer layer forming material 130 in the present embodiment into a p-type. However, the scope of the present invention is not limited to this, and the dopant material may be appropriately selected in consideration of the type of the buffer layer forming material and the doping type (whether p-type or n-type).

이때, 도펀트 물질은 버퍼층 형성 물질(130)의 상측으로부터 하방으로 확산되며, 이에 따라 버퍼층(150)은 하방으로 갈수록 도펀트 농도가 낮아질 수 있다. 도 2의 (e)에는 도펀트 농도가 높은 부분을 붉은색으로 표시하고, 하방으로 갈수록 도펀트 농도가 낮아지는 것을 초록색으로 표시하였다.At this time, the dopant material is diffused downward from the upper side of the buffer layer forming material 130, and accordingly, the dopant concentration may decrease as the buffer layer 150 goes downward. In (e) of FIG. 2, a portion having a high dopant concentration is marked in red, and a green color indicates that the dopant concentration decreases as it goes downward.

본 단계는 FinFET 제조를 위한 진공 챔버 내에서 인시츄(in-situ) 공정으로 진행될 수 있다. This step may be performed in an in-situ process in a vacuum chamber for manufacturing a FinFET.

다음으로, 도 2의 (f)에 도시된 바와 같이, 버퍼층(150) 상에 화합물 반도체(160)가 증착된다. 본 실시예에서는 FinFET의 채널을 형성하기 위해 화합물 반도체(160)로서 InGaAs를 사용하였다. 그러나, 본 발명의 범위는 이에 한하지 않으며, 화합물 반도체는, 반도체 소자의 종류, 형성되는 부분의 기능 등을 고려하여 적절히 선택될 수 있다.Next, as shown in Figure 2 (f), the compound semiconductor 160 is deposited on the buffer layer 150. In this embodiment, InGaAs is used as the compound semiconductor 160 to form the channel of the FinFET. However, the scope of the present invention is not limited to this, and the compound semiconductor may be appropriately selected in consideration of the type of the semiconductor element, the function of the portion to be formed, and the like.

이때, 도 2의 (f)에 도시된 바와 같이, 화합물 반도체(160)은 산화막(110)보다 높게 증착될 수 있다(overgrowth).At this time, as shown in (f) of FIG. 2, the compound semiconductor 160 may be deposited higher than the oxide film 110 (overgrowth).

다음으로, 도 2의 (g)에 도시된 바와 같이, 화합물 반도체(160)와 산화막(110)의 높이가 동일하도록, 즉 화합물 반도체(160)의 상면과 산화막(110)의 상면이 동일한 평면을 이루도록, 화합물 반도체(160)의 상부가 제거된다. Next, as shown in Figure 2 (g), so that the height of the compound semiconductor 160 and the oxide film 110, that is, the upper surface of the compound semiconductor 160 and the upper surface of the oxide film 110 is the same plane To achieve this, the upper portion of the compound semiconductor 160 is removed.

본 단계에서 화학적 기계적 연마 공정이 이용될 수 있다.In this step, a chemical mechanical polishing process can be used.

다음으로, 도 2의 (h)에 도시된 바와 같이, 산화막(110)의 상부를 에칭함으로써 리세스(170)를 형성한다.Next, as shown in (h) of FIG. 2, the recess 170 is formed by etching the upper portion of the oxide film 110.

이후, 도 1에서와 같이, 게이트 전극을 형성하여 Ⅲ-Ⅴ화합물 반도체를 이용한 FinFET을 제조하게 된다.Thereafter, as shown in FIG. 1, a gate electrode is formed to manufacture a FinFET using a III-V compound semiconductor.

도 3의 (a)~(e)는 도 1의 (e)의 버퍼층 형성 물질에 도펀트 물질을 확산함으로써 버퍼층을 형성하는 단계의 일 예를 나타내는 도면이다.3A to 3E are diagrams showing an example of forming a buffer layer by diffusing a dopant material into the buffer layer forming material of FIG. 1E.

도 3의 (a)는 실리콘 기판(200) 상에 핀 형상으로 산화막(210)이 형성되고, 트렌치에는 버퍼층 형성 물질(230)이 증착된 상태로서, 도 2의 (d)와 동일한 것을 나타낸다.3 (a) shows a state in which the oxide layer 210 is formed on the silicon substrate 200 in a fin shape, and the buffer layer forming material 230 is deposited in the trench, the same as in FIG. 2 (d).

이 상태에서, 도 3의 (b)에 도시된 바와 같이, 버퍼층 형성 물질(230) 상에 소정의 패턴을 갖는 제1 마스크층(10)이 형성된다. 설명의 편의상, 제1 마스크층(10)이 형성되지 않은 영역을 제1 영역(11)이라 칭한다.In this state, as illustrated in FIG. 3B, a first mask layer 10 having a predetermined pattern is formed on the buffer layer forming material 230. For convenience of description, a region in which the first mask layer 10 is not formed is referred to as a first region 11.

다음으로, 도 3의 (c)를 참조하면, 버퍼층 형성 물질(230)에 도펀트 물질을 확산한다. 도펀트 물질은 상측으로부터 하방으로 확산되며, 이에 따라 제1 영역(11)에 해당하는 버퍼층(251)은 하방으로 갈수록 도펀트 농도가 낮아질 수 있다. 이때, 제1 영역(11)을 제외한 부분은 제1 마스크층(10)에 의해 가려져 있기 때문에, 제1 영역(11)에서만 도펀트 물질이 확산할 수 있다. 예를 들어, 버퍼층(251)은 p 타입으로 도핑될 수 있다. 이후, 제1 마스크층(10)은 제거될 수 있다.Next, referring to FIG. 3C, the dopant material is diffused in the buffer layer forming material 230. The dopant material is diffused downward from the upper side, and accordingly, the dopant concentration may decrease as the buffer layer 251 corresponding to the first region 11 goes downward. At this time, since the portion except for the first region 11 is covered by the first mask layer 10, the dopant material may diffuse only in the first region 11. For example, the buffer layer 251 may be doped in a p-type. Thereafter, the first mask layer 10 may be removed.

다음으로, 도 3의 (d)에 도시된 바와 같이, 버퍼층 형성 물질(230) 또는 버퍼층(251) 상에 소정의 패턴을 갖는 제2 마스크층(20)이 형성된다. 설명의 편의상, 제2 마스크층(20)이 형성되지 않은 영역을 제2 영역(12)이라 칭한다.Next, as illustrated in FIG. 3D, a second mask layer 20 having a predetermined pattern is formed on the buffer layer forming material 230 or the buffer layer 251. For convenience of description, a region in which the second mask layer 20 is not formed is referred to as a second region 12.

그리고, 도 3의 (e)에 도시된 바와 같이, 버퍼층 형성 물질(230)의 상방으로부터 도펀트 물질을 확산함으로써 버퍼층(252)를 형성한다. 이때 사용되는 도펀트 물질은 예를 들어 n 타입 도핑을 위한 물질일 수 있다. 제2 영역(12)을 제외한 부분은 제2 마스크층(20)에 의해 가려져 있기 때문에, 제2 영역(12)에 대해서만 도펀트 물질이 확산할 수 있다. 이후, 제2 마스크층(20)은 제거될 수 있다.Then, as shown in FIG. 3 (e), the buffer layer 252 is formed by diffusing the dopant material from above the buffer layer forming material 230. The dopant material used at this time may be, for example, a material for n-type doping. Since the portion except for the second region 12 is covered by the second mask layer 20, the dopant material may diffuse only in the second region 12. Thereafter, the second mask layer 20 may be removed.

본 실시예에서, 제1 영역(11)에는 p 타입 도핑을 진행하고, 제2 영역(12)에는 n 타입 도핑을 진행하였다. 이와 같이, 본 실시예에 의하면, 원하는 영역별로 선택적으로 도핑하는 것이 가능하다. In this embodiment, p-type doping is performed on the first region 11 and n-type doping is performed on the second region 12. As described above, according to this embodiment, it is possible to selectively doped for each desired area.

또는, 영역별로 도핑 타입뿐만 아니라, 도핑 타입은 동일하게 하고 도펀트 물질만을 상이하게 하는 것도 가능하다.Alternatively, the doping type may be the same for each region, and the doping type may be the same and only the dopant material may be different.

도 4의 (a) 및 (b)는 도 1의 (e)의 버퍼층 형성 물질에 도펀트 물질을 확산함으로써 버퍼층을 형성하는 단계의 일 예를 나타내는 도면이다.4A and 4B are diagrams showing an example of forming a buffer layer by diffusing a dopant material into the buffer layer forming material of FIG. 1E.

도 4의 (a)는 실리콘 기판(400) 상에 산화막(410)이 핀 형태로 형성되고, 버퍼층 형성 물질에 도펀트를 확산함으로써 버퍼층(450)이 형성된 상태를 나타낸다.4A shows a state in which the oxide layer 410 is formed on the silicon substrate 400 in the form of a pin, and the buffer layer 450 is formed by diffusing the dopant into the buffer layer forming material.

본 실시예에서는 버퍼층(450)을 그대로 사용하지 않고, 상기 버퍼층(450)의 상부를 에칭한 후 최종적으로 버퍼층(453)을 얻는다.In this embodiment, the buffer layer 450 is not used as it is, and after the upper portion of the buffer layer 450 is etched, the buffer layer 453 is finally obtained.

도 5는 도 4의 버퍼층(450)의 깊이에 따른 도펀트 농도를 나타내는 도면이다. 도 5는, 버퍼층 형성 물질로서 InP가 사용되고, 도펀트 물질은 Zn이 사용된 경우를 측정한 것이다.FIG. 5 is a view showing dopant concentration according to the depth of the buffer layer 450 of FIG. 4. 5 shows a case where InP is used as a buffer layer forming material and Zn is used as a dopant material.

도 5를 참조하면, 버퍼층(450)의 깊이에 따라 도펀트 농도가 감소하며, 또한 확산 시간이 증가할수록 도펀트 물질이 버퍼층 형성 물질의 더욱 깊은 곳까지 확산됨을 알 수 있다.Referring to FIG. 5, it can be seen that the dopant concentration decreases according to the depth of the buffer layer 450, and the dopant material diffuses to a deeper depth of the buffer layer forming material as the diffusion time increases.

이에 따라, 버퍼층(450)의 에칭되는 깊이와 확산 시간 중 적어도 하나를 적절히 설정함으로써 깊이에 따른 도펀트 프로파일을 결정하는 것이 가능하다.Accordingly, it is possible to determine the dopant profile according to the depth by appropriately setting at least one of the etched depth and the diffusion time of the buffer layer 450.

이상, 바람직한 실시예를 통하여 본 발명에 관하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양하게 변경, 응용될 수 있음은 당해 기술분야의 통상의 기술자에게 자명하다. 따라서, 본 발명의 진정한 보호 범위는 다음의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.As described above, the present invention has been described in detail through preferred embodiments, but the present invention is not limited thereto, and various modifications and applications can be made without departing from the spirit of the present invention. It is obvious to the technician. Therefore, the true scope of protection of the present invention should be interpreted by the following claims, and all technical spirits within the equivalent scope should be interpreted as being included in the scope of the present invention.

Claims (12)

기판을 준비하는 제1 단계;
상기 기판 상에 산화막을 증착시키는 제2 단계;
상기 산화막을 패터닝함으로써 상기 기판 상에 트렌치를 형성하는 제3 단계;
상기 트렌치에 버퍼층 형성 물질을 증착하는 제4 단계;
상기 버퍼층 형성 물질에 도펀트 물질을 확산함으로써 버퍼층을 형성하는 제5 단계; 및
상기 버퍼층 상에 화합물 반도체를 증착시키는 제6 단계;
를 포함하고,
상기 제4 단계 후, 상기 버퍼층 형성 물질 상에 제1 마스크층을 형성하는 단계;
를 더 포함하고,
상기 제5 단계에서, 상기 도펀트 물질은 상기 제1 마스크층이 형성되지 않은, 상기 버퍼층 형성 물질의 제1 영역에 확산되고,
상기 제5 단계 후, 상기 버퍼층 형성 물질 상에 제2 마스크층을 형성하는 단계; 및
상기 제2 마스크층이 형성되지 않은, 상기 버퍼층 형성 물질의 제2 영역에, 상기 제1 영역과 상이한 타입이 되도록 하며, 상기 제5 단계의 도펀트 물질과 상이한 도펀트 물질을 확산되는 단계;
를 더 포함하는 반도체 소자의 제조 방법.A first step of preparing a substrate;
A second step of depositing an oxide film on the substrate;
A third step of forming a trench on the substrate by patterning the oxide film;
A fourth step of depositing a buffer layer forming material in the trench;
A fifth step of forming a buffer layer by diffusing a dopant material into the buffer layer forming material; And
A sixth step of depositing a compound semiconductor on the buffer layer;
Including,
After the fourth step, forming a first mask layer on the buffer layer forming material;
Further comprising,
In the fifth step, the dopant material is diffused in a first region of the buffer layer forming material, in which the first mask layer is not formed,
After the fifth step, forming a second mask layer on the buffer layer forming material; And
Diffusing a dopant material different from the dopant material of the fifth step in a second region of the buffer layer forming material, where the second mask layer is not formed, to be of a different type from the first region;
Method for manufacturing a semiconductor device further comprising a. 제1항에 있어서,
상기 제4 단계에서, 상기 트렌치에 형성된 버퍼층 형성 물질의 높이는 상기 패터닝된 산화막의 높이보다 높은 것을 특징으로 하는 반도체 소자의 제조 방법.According to claim 1,
In the fourth step, the height of the buffer layer forming material formed in the trench is higher than the height of the patterned oxide film. 제2항에 있어서,
상기 제4 단계 후, 상기 버퍼층 형성 물질과 상기 패터닝된 산화막의 높이가 동일하도록 상기 버퍼층 형성 물질의 상부를 제거하는 단계;
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.According to claim 2,
After the fourth step, removing an upper portion of the buffer layer forming material so that the height of the buffer layer forming material and the patterned oxide film are the same;
Method of manufacturing a semiconductor device further comprising a. 제1항에 있어서,
상기 제4 단계 후, 상기 버퍼층 형성 물질의 상부를 에칭함으로써 리세스를 형성하는 단계;
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.According to claim 1,
After the fourth step, forming a recess by etching an upper portion of the buffer layer forming material;
Method of manufacturing a semiconductor device further comprising a. 제1항에 있어서,
상기 제5 단계에서, 상기 도펀트 물질은 상기 버퍼층 형성 물질의 상측으로부터 하방으로 확산되어, 상기 버퍼층은 하방으로 갈수록 도펀트 농도가 낮아지는 것을 특징으로 하는 반도체 소자의 제조 방법.According to claim 1,
In the fifth step, the dopant material is diffused downward from the upper side of the buffer layer forming material, the buffer layer is a semiconductor device manufacturing method characterized in that the dopant concentration is lowered toward the lower side. 제1항에 있어서,
상기 제5 단계에서, 상기 버퍼층은, 상기 버퍼층 형성 물질에 도펀트 물질을 확산한 후, 상기 버퍼층 형성 물질의 상부를 에칭함으로써 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.According to claim 1,
In the fifth step, the buffer layer is formed by diffusing a dopant material into the buffer layer forming material, and then etching the upper portion of the buffer layer forming material. 제6항에 있어서,
상기 버퍼층 형성 물질이 에칭되는 깊이에 따라, 상기 버퍼층의 깊이에 따른 도펀트 농도가 결정되는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 6,
The dopant concentration according to the depth of the buffer layer is determined according to the depth at which the buffer layer forming material is etched. 삭제delete 삭제delete 제1항에 있어서,
상기 제6 단계에서, 상기 화합물 반도체의 높이는 상기 패터닝된 산화막의 높이보다 높고,
상기 제6 단계 후, 상기 증착된 화합물 반도체의 높이와 상기 패터닝된 산화막의 높이가 동일하도록 상기 화합물 반도체의 상부를 제거하는 단계; 및
상기 화합물 반도체가 노출되도록 상기 패터닝된 산화막의 상부를 제거하는 단계;
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
According to claim 1,
In the sixth step, the height of the compound semiconductor is higher than the height of the patterned oxide film,
After the sixth step, removing an upper portion of the compound semiconductor such that the height of the deposited compound semiconductor and the patterned oxide layer are the same; And
Removing an upper portion of the patterned oxide layer to expose the compound semiconductor;
Method of manufacturing a semiconductor device further comprising a.
기판을 준비하는 제1 단계;
상기 기판 상에 산화막을 증착시키는 제2 단계;
상기 산화막을 패터닝함으로써 상기 기판 상에 트렌치를 형성하는 제3 단계;
상기 트렌치에 버퍼층 형성 물질을 증착하는 제4 단계;
상기 버퍼층 형성 물질의 상측으로부터 하방으로 도펀트 물질을 확산함으로써, 하방으로 갈수록 도펀트 농도가 낮아지는 버퍼층을 형성하는 제5 단계; 및
상기 버퍼층 상에 화합물 반도체를 에피택셜 성장시키는 제6 단계;
를 포함하고,
상기 제5 단계에서, 상기 버퍼층 형성 물질에 상기 도펀트 물질을 확산한 후, 상기 버퍼층 형성 물질의 상부를 에칭함으로써 상기 버퍼층이 형성되고,
상기 버퍼층은 상기 버퍼층 형성 물질이 에칭되는 깊이에 따라 도펀트 농도가 결정되는 반도체 소자의 제조 방법.A first step of preparing a substrate;
A second step of depositing an oxide film on the substrate;
A third step of forming a trench on the substrate by patterning the oxide film;
A fourth step of depositing a buffer layer forming material in the trench;
A fifth step of forming a buffer layer having a lower dopant concentration by diffusing the dopant material downward from the upper side of the buffer layer forming material; And
A sixth step of epitaxially growing a compound semiconductor on the buffer layer;
Including,
In the fifth step, after the dopant material is diffused in the buffer layer forming material, the buffer layer is formed by etching the upper portion of the buffer layer forming material,
The buffer layer is a method of manufacturing a semiconductor device whose dopant concentration is determined according to the depth at which the buffer layer forming material is etched. 제11항에 있어서,
상기 버퍼층은 상기 버퍼층 형성 물질이 에칭되는 깊이 및 상기 도펀트 물질을 확산하는 시간에 의해 도펀트 농도가 결정되는 반도체 소자의 제조 방법.
The method of claim 11,
The buffer layer is a method of manufacturing a semiconductor device whose dopant concentration is determined by a depth at which the buffer layer forming material is etched and a time for diffusing the dopant material.
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