KR102102258B1 - Duty cycle control circuit and control method thereof - Google Patents
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Abstract
Description
본 발명은 듀티사이클 제어 회로의 락킹 시간을 줄일 수 있는 듀티사이클 제어 회로 및 그 제어 방법에 관한 것이다. The present invention relates to a duty cycle control circuit and a control method for reducing the locking time of the duty cycle control circuit.
아날로그 위상동기루프에서 잡음성분(noise)의 크기는 중요한 회로 성능의 지표가 된다. 주파수 체배기를 사용하여 기준 주파수의 크기를 키우면, 잡음성분을 줄일 수 있다. In an analog phase-locked loop, the magnitude of noise is an important indicator of circuit performance. By increasing the size of the reference frequency using a frequency multiplier, noise components can be reduced.
이 때, 주파수 체배기를 사용하기 위해서는 신호의 듀티사이클을 조정하는 듀티사이클 제어 루프 회로가 필요하다. 위상동기루프의 잡음성분을 줄이기 위한 연구가 지속적으로 이어지면서, 듀티사이클 제어 루프 회로에 대한 관심도 높아지고 있다.At this time, in order to use the frequency multiplier, a duty cycle control loop circuit that adjusts the duty cycle of the signal is required. As research continues to reduce the noise component of the phase locked loop, interest in the duty cycle control loop circuit is also increasing.
종래의 듀티사이클 제어 루프 회로는 저항과 캐패시터를 사용한다. 종래의 듀티사이클 제어 루프 회로는 저항과 캐패시터를 사용하여 입력 신호의 듀티 사이클을 직류(DC)값으로 바꾸고, 이 값을 통하여 듀티사이클을 검출한다.Conventional duty cycle control loop circuits use resistors and capacitors. The conventional duty cycle control loop circuit converts the duty cycle of the input signal to a direct current (DC) value using a resistor and a capacitor, and detects the duty cycle through this value.
하지만 종래의 상기 방식은 입력 신호의 듀티사이클을 직류값으로 바꾸는 과정에서 긴 시간을 요구하기 때문에, 긴 락킹(locking) 시간을 요구한다.However, the conventional method requires a long locking time because a long time is required in the process of changing the duty cycle of the input signal to a DC value.
듀티사이클 제어 루프의 락킹 시간이 길어지면, 시스템 전체를 구동하는 시간이 길어지기 때문에 시스템의 동작에 악영향을 끼칠 수 있는 문제점이 존재한다.When the locking time of the duty cycle control loop is increased, there is a problem in that the operation time of the entire system is increased, which may adversely affect the operation of the system.
본 발명은 상기 문제점을 해결하기 위해 안출된 것으로서, 락킹 시간을 줄일 수 있는 듀티사이클 제어 회로 및 그 제어 방법을 제공하기 위함이다. The present invention has been devised to solve the above problems, and to provide a duty cycle control circuit and a control method capable of reducing locking time.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by a person skilled in the art from the following description.
본 발명의 일 실시예에 따른 듀티 사이클 제어 회로는 레퍼런스 클록을 입력 신호로 수신하며, 복수의 인버터를 포함하는 듀티 사이클 보정부; 및 상기 듀티 사이클 보정부의 동작을 제어하기 위한 디지털 비교 신호를 출력하여 상기 입력 신호의 듀티 사이클을 검출하는 듀티 사이클 검출부를 포함할 수 있다.The duty cycle control circuit according to an embodiment of the present invention includes a duty cycle correction unit that receives a reference clock as an input signal and includes a plurality of inverters; And it may include a duty cycle detection unit for detecting a duty cycle of the input signal by outputting a digital comparison signal for controlling the operation of the duty cycle correction unit.
본 발명의 일 실시예에 따른 듀티 사이클 제어 회로의 상기 듀티 사이클 보정부는 듀티 사이클을 보정하기 위한 디지털 출력 비트를 생성하는 검색 모드부를 더 포함할 수 있다.The duty cycle correction unit of the duty cycle control circuit according to an embodiment of the present invention may further include a search mode unit that generates a digital output bit for correcting the duty cycle.
본 발명의 일 실시예에 따른 듀티 사이클 제어 회로의 상기 듀티 사이클 검출부는, 상기 입력신호의 듀티 사이클을 전류로 변환하는 차지펌프; 상기 차지펌프에서 변환된 전류를 충전하는 커패시터부; 및 상기 커패시터부에 충전된 직류 전압의 크기를 비교하는 비교기;를 포함할 수 있다.The duty cycle detection unit of the duty cycle control circuit according to an embodiment of the present invention, a charge pump for converting the duty cycle of the input signal to a current; A capacitor unit for charging the current converted by the charge pump; And a comparator comparing the magnitude of the DC voltage charged in the capacitor unit.
본 발명의 일 실시예에 따른 듀티 사이클 보정부를 구성하는 어느 하나의 인버터는 복수의 트랜지스터로 구성되고, 상기 트랜지스터의 크기 비율(너비/길이)는 서로 다른 것을 특징으로 할 수 있다.Any one of the inverters constituting the duty cycle correction unit according to an embodiment of the present invention may be configured by a plurality of transistors, and the size ratio (width / length) of the transistors may be different.
본 발명의 일 실시예에 따른 듀티 사이클 제어 회로의 상기 검색 모드부는 이진 검색 모드 또는 순차 검색 모드일 수 있다.The search mode unit of the duty cycle control circuit according to an embodiment of the present invention may be a binary search mode or a sequential search mode.
본 발명의 일 실시예에 따른 비교기는 상기 듀티 사이클 보정부의 출력 클록 신호의 1/2 값을 입력 클록 신호로 설계된 것을 특징으로 할 수 있다.The comparator according to an embodiment of the present invention may be characterized in that the 1/2 value of the output clock signal of the duty cycle correction unit is designed as an input clock signal.
본 발명의 일 실시예에 따른 듀티 사이클 제어 회로의 제어방법은 듀티 사이클 검출부가 커패시터에 충전된 직류 전압의 크기를 비교하여 듀티 사이클을 검출하는 단계; 듀티 사이클 검출부가 상기 검출된 듀티 사이클을 상기 듀티 사이클 보정부의 이진 검색 모드부로 전송하는 단계; 이진 검색 모드부가 수신한 상기 듀티 사이클에 기초하여 듀티 사이클 제어에 필요한 디지털 비트를 검색하고 출력하는 단계; 및 듀티 사이클 보정부가 상기 출력된 디지털 비트에 기초하여 입력 클록의 듀티 사이클을 50%로 보정하는 단계를 포함할 수 있다.The control method of the duty cycle control circuit according to an embodiment of the present invention includes the steps of detecting the duty cycle by comparing the magnitude of the DC voltage charged in the capacitor by the duty cycle detector; A duty cycle detection unit transmitting the detected duty cycle to the binary search mode unit of the duty cycle correction unit; Searching and outputting digital bits necessary for duty cycle control based on the duty cycle received by the binary search mode unit; And a duty cycle correcting unit correcting the duty cycle of the input clock to 50% based on the output digital bit.
본 발명에 따른 듀티 사이클 제어 회로에 의하면, 락킹 타임을 현저하게 줄일 수 있다.According to the duty cycle control circuit according to the present invention, the locking time can be significantly reduced.
또한, 본 발명은 듀티 사이클 보정부에 사용되는 트랜지스터의 동작을 제어하는 스위치의 개수를 줄임으로써, 스큐(skew) 문제를 완화시킬 수 있다.In addition, the present invention can alleviate the skew problem by reducing the number of switches that control the operation of the transistors used in the duty cycle correction unit.
나아가, 본 발명은 듀티 사이클 제어 회로의 출력신호에 대한 듀티사이클 에러를 크게 줄일 수 있다.Furthermore, the present invention can greatly reduce the duty cycle error for the output signal of the duty cycle control circuit.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.The effects of the present invention are not limited to the above-mentioned effects, and other effects not mentioned will be clearly understood by those skilled in the art from the following description.
도 1은 본 발명의 일 실시예에 따른 듀티 사이클 제어 회로의 블록도이다.
도 2a는 본 발명의 일 실시예에 따른 듀티 사이클 보정부를 구성하는 단위 셀의 기본 회로이다.
도 2b는 본 발명의 일 실시예에 따른 듀티 사이클 조정기의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 차지펌프의 회로도이다.
도 4는 본 발명의 일 실시예에 따른 검색 모드의 종류에 따라 출력을 비교한 그래프이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 듀티 사이클 제어 회로의 입력 신호와 출력 신호를 비교한 그래프이다.
도 6은 본 발명의 일 실시예에 따른 듀티 사이클 제어 회로의 출력 오차율을 나타내는 그래프이다.
도 7은 본 발명의 일 실시예에 따른 듀티 사이클 제어 회로의 타이밍 그래프이다.
도 8은 본 발명의 일 실시예에 따른 듀티 사이클 제어 회로의 제어방법의 순서도이다.1 is a block diagram of a duty cycle control circuit according to an embodiment of the present invention.
2A is a basic circuit of a unit cell constituting a duty cycle correction unit according to an embodiment of the present invention.
2B is a circuit diagram of a duty cycle regulator according to an embodiment of the present invention.
3 is a circuit diagram of a charge pump according to an embodiment of the present invention.
4 is a graph comparing outputs according to types of search modes according to an embodiment of the present invention.
5A and 5B are graphs comparing an input signal and an output signal of a duty cycle control circuit according to an embodiment of the present invention.
6 is a graph showing an output error rate of a duty cycle control circuit according to an embodiment of the present invention.
7 is a timing graph of a duty cycle control circuit according to an embodiment of the present invention.
8 is a flowchart of a control method of a duty cycle control circuit according to an embodiment of the present invention.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면을 참조하여 상세하게 설명하도록 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.The present invention can be applied to various changes and can have various embodiments, and specific embodiments will be described in detail with reference to the drawings. However, this is not intended to limit the present invention to specific embodiments, and should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. In describing each drawing, similar reference numerals are used for similar components.
제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재 항목들의 조합 또는 복수의 관련된 기재 항목들 중의 어느 항목을 포함한다.Terms such as first, second, A, and B may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from other components. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component. The term and / or includes a combination of a plurality of related description items or any one of a plurality of related description items.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급될 때에는 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. When a component is said to be "connected" to or "connected" to another component, it should be understood that other components may be directly connected to or connected to the other component, but may exist in the middle. something to do. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it should be understood that no other component exists in the middle.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in this application are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "include" or "have" are intended to indicate the presence of features, numbers, steps, actions, components, parts or combinations thereof described herein, one or more other features. It should be understood that the existence or addition possibilities of fields or numbers, steps, operations, components, parts or combinations thereof are not excluded in advance.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by a person skilled in the art to which the present invention pertains. Terms such as those defined in a commonly used dictionary should be interpreted as having meanings consistent with meanings in the context of related technologies, and should not be interpreted as ideal or excessively formal meanings unless explicitly defined in the present application. Does not.
명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 포함한다고 할때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다. Throughout the specification and claims, when a part includes a certain component, this means that other components may be further included rather than excluding other components unless specifically stated to the contrary.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 일 실시예에 따른 듀티 사이클 제어 회로의 블록도이다.1 is a block diagram of a duty cycle control circuit according to an embodiment of the present invention.
도 1에 도시된 본 발명의 일 실시예에 따른 듀티 사이클 제어 회로는 XOR 로직을 이용한 더블러(doubler)와 함께 주파수 체배기를 구성할 수 있다. The duty cycle control circuit according to an embodiment of the present invention shown in FIG. 1 may configure a frequency multiplier together with a doubler using XOR logic.
도 1을 참조하면, 본 발명의 일 실시예에 따른 듀티 사이클 제어 회로는 듀티 사이클 보정부(100) 및 듀티 사이클 검출부(200)로 구성될 수 있다.Referring to FIG. 1, the duty cycle control circuit according to an embodiment of the present invention may include a duty
본 발명의 일 실시예에 따른 듀티 사이클 보정부(100)는 듀티 사이클 조정기(110) 및 검색 모드부(120)를 포함할 수 있다.The
듀티 사이클 조정기(110)는 레퍼런스 클록(Fref)을 입력 신호로 수신하며, 복수의 인버터(Dn)를 포함할 수 있다.The
검색 모드부(120)는 상기 듀티 사이클 검출부(200)에서 검출된 듀티 사이클에 기초하여 듀티 사이클을 제어하기 위한 디지털 비트를 검색하고 출력할 수 있으며, 상기 출력된 디지털 비트에 기초하여 상기 듀티 사이클 조정기(110)를 통해 듀티 사이클을 조정할 수 있다.The
검색 모드부(120)는 이진 검색 모드 또는 순차 검색 모드일 수 있으나, 명세서 전체에서는 이진 검색 모드를 실시예로 하여 설명한다. The
본 발명의 일 실시예에 따른 듀티 사이클 조정기(110)는 인버터를 기초로 한 6개의 단위 셀(Dn, n=1,…,6)로 구성될 수 있으나, 반드시 6개로 제한되는 것은 아니며, 사용에 따라 상기 셀의 개수는 달라 질 수 있다.The
듀티 사이클 조정기(110)의 셀을 늘릴수록 입력 신호의 듀티 사이클에 대한 조절 가능한 범위와 출력 신호의 듀티 사이클에 대한 에러율을 향상시킬 수 있다. As the number of cells of the
다만, 듀티 사이클 조정기(110)의 셀을 늘릴수록 듀티 사이클 제어 회로의 락킹 시간이 증가하는 문제가 있는데, 본 발명의 일 실시예에 따른 이진 검색 알고리즘은 듀티 사이클 제어 회로의 락킹 시간을 감소시킬 수 있는 특징이 있다. However, as the number of cells of the
도 2a는 본 발명의 일 실시예에 따른 듀티 사이클 보정부를 구성하는 단위 셀의 기본 회로이고, 도 2b는 본 발명의 일 실시예에 따른 듀티 사이클 조정기의 회로도이다.2A is a basic circuit of a unit cell constituting a duty cycle correcting unit according to an embodiment of the present invention, and FIG. 2B is a circuit diagram of a duty cycle adjuster according to an embodiment of the present invention.
도 2a를 참조하면, 하나의 단위 셀(Dn)은 8개의 트랜지스터로 구성될 수 있는데, 각 트랜지스터의 크기 비율(W/L, W=width, L=length)은 다르게 구성될 수 있다. Referring to FIG. 2A, one unit cell Dn may be composed of eight transistors, and the size ratios (W / L, W = width, L = length) of each transistor may be configured differently.
예컨대, 첫 번째 셀(D1)의 경우, 제5 트랜지스터(M5, 115), 제6 트랜지스터(M6, 116), 제7 트랜지스터(M7, 117), 제8 트랜지스터(M8, 118)의 크기 비율(W/L)은 제1 트랜지스터(M1, 111), 제2 트랜지스터(M2, 112), 제3 트랜지스터(M3, 113), 제4 트랜지스터(M1, 114)의 크기 비율(W/L)의 2배이다.For example, in the case of the first cell D1, the size ratio of the fifth transistors M5, 115, the sixth transistors M6, 116, the seventh transistors M7, 117, and the eighth transistors M8, 118 W / L is 2 of the size ratio (W / L) of the first transistors M1, 111, the second transistors M2, 112, the third transistors M3, 113, and the fourth transistors M1, 114. It is a ship.
그리고, 도 2b를 참조하면, 듀티 사이클 조정기는 도 2a에 도시된 셀이 6개 구성되어 있는데, 단위 셀(Dn)의 크기 비율(W/L)은 이전의 단위 셀(Dn-1)의 크기 비율(W/L) 보다 2배씩 더 크게 구성된다. And, referring to Figure 2b, the duty cycle regulator size ratio (W / L) is the previous unit cell (D n-1) of the there is a cell configuration 6, the unit cell (D n) shown in Figure 2a It is composed of twice larger than the size ratio of (W / L).
따라서, 두 번째 셀(D2)은 첫 번째 셀(D1)의 크기 비율(W/L)보다 2배 더 커지고, 마지막 여섯 번째 셀(D6)은 첫 번째 셀(D1)의 크기 비율(W/L)보다 26배 크게 구성될 수 있다.Therefore, the second cell D2 is 2 times larger than the size ratio (W / L) of the first cell D1, and the last sixth cell D6 is the size ratio (W / L) of the first cell D1. ) it may be configured than 26 times larger.
즉, 마지막 여섯 번째 셀(D6)의 제13 트랜지스터(M13), 제14 트랜지스터(M14), 제15 트랜지스터(M15), 제16 트랜지스터(M16)의 크기 비율(W/L)은 제9 트랜지스터(M9), 제10 트랜지스터(M10), 제11 트랜지스터(M11), 제12 트랜지스터(M12)의 크기 비율(W/L)의 64배이다.That is, the size ratio (W / L) of the thirteenth transistor M13, the fourteenth transistor M14, the fifteenth transistor M15, and the sixteenth transistor M16 of the last sixth cell D6 is the ninth transistor ( M9), which is 64 times the size ratio (W / L) of the tenth transistor M10, the eleventh transistor M11, and the twelfth transistor M12.
한편, 도 2a 및 도 2b를 참조하면, 제1 트랜지스터(M1, 111), 제2 트랜지스터(M2, 112), 제3 트랜지스터(M3, 113), 제4 트랜지스터(M1, 114)는 스위치를 포함하지 않고 항상 온(ON) 되어 있다.상기 구조는 스위치의 개수를 줄임으로써, 스큐(skew) 문제를 완화시킬 수 있는 장점이 있다.Meanwhile, referring to FIGS. 2A and 2B, the first transistors M1, 111, the second transistors M2, 112, the third transistors M3, 113, and the fourth transistors M1, 114 include switches. The structure has the advantage of reducing the skew problem by reducing the number of switches.
도 3은 본 발명의 일 실시예에 따른 차지펌프의 회로도이다.3 is a circuit diagram of a charge pump according to an embodiment of the present invention.
도 1 및 도 3을 참조하면, 듀티 사이클 검출부(200)는 차지 펌프(210), 커패시터부(220) 및 비교기(230)로 구성될 수 있으며, 입력신호의 듀티 사이클을 검출할 수 있다.Referring to FIGS. 1 and 3, the
차지 펌프(210)는 입력신호의 듀티 사이클을 전류로 바꾸는 역할을 수행하고, 차지 펌프(210)에 의해 변환된 전류는 커패시터부(220)에 충전되어 직류 전압 값으로 변환된다.The
본 발명의 일 실시예에 따른 차지 펌프(210)는 상기 듀티 사이클 보정부(100)로부터의 위상이 180°차이 나는 차동(differential) 신호를 수신함으로써, 커패시터부(220)에서 신호가 차동 신호가 각각 1(High)이 되는 시간 동안 충전하도록 할 수 있다.The
따라서, 제1 커패시터(221)는 차지 펌프(210)의 제1 출력 전류를 충전하며, 제1 출력 전류의 위상은 제2 커패시터(222)가 충전하는 차지 펌프(210)의 제2 출력 전류의 위상과 180°차이가 날 수 있다.Therefore, the
본 발명의 일 실시예에 따른 비교기(230)는 상기 직류 전압 값의 크고 작음을 비교하여 출력한다. 즉, 제1 커패시터(221)의 출력(Vcp+)과 제2 커패시터(222)의 출력(Vcp-)을 비교하여 출력한다.The
한편, 리셋부(240, 241, 242)에 신호가 입력되면, 제1 커패시터(221)의 출력(Vcp+)과 제2 커패시터(222)의 출력(Vcp-)은 리셋(reset)될 수 있다.Meanwhile, when a signal is input to the
도 4는 본 발명의 일 실시예에 따른 검색 모드의 종류에 따라 출력을 비교한 그래프이다. 4 is a graph comparing outputs according to types of search modes according to an embodiment of the present invention.
도 4를 참조하면, 이진 검색 모드로 검색한 경우(S41)는 일정한 값을 찾아가는 시간이 순차 검색 모드로 검색한 경우(S42)에서 걸린 시간보다 짧았다. 즉, 이진 검색 모드로 검색한 경우(S41)가 순차 검색 모드로 검색한 경우(S42)보다 빠르다. Referring to FIG. 4, in the case of searching in the binary search mode (S41), the time to search for a constant value was shorter than the time taken in the case of searching in the sequential search mode (S42). That is, the case of searching in binary search mode (S41) is faster than the case of searching in sequential search mode (S42).
이진 검색 모드로 검색한 경우(S41)에서는 최대 락킹 시간이 14 사이클로 100MHz에서 1.3.us 이다.In the case of searching in the binary search mode (S41), the maximum locking time is 14 cycles and 1.3.us at 100 MHz.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 듀티 사이클 제어 회로의 입력 신호와 출력 신호를 비교한 그래프이다.5A and 5B are graphs comparing an input signal and an output signal of a duty cycle control circuit according to an embodiment of the present invention.
도 5a에 도시된 바와 같이 70%의 듀티 사이클을 갖는 입력신호(S51)를 본 발명의 듀티 사이클 제어 회로에 인가하였을 때, 50.3%의 듀티 사이클을 갖는 출력신호(S52)가 출력된다.As shown in Fig. 5A, when the input signal S51 having a duty cycle of 70% is applied to the duty cycle control circuit of the present invention, an output signal S52 having a duty cycle of 50.3% is output.
또한, 도 5b에 도시된 바와 같이 30%의 듀티 사이클을 갖는 입력신호(S53)를 본 발명의 듀티 사이클 제어 회로에 인가하였을 때, 50.4%의 듀티 사이클을 갖는 출력신호(S54)가 출력된다.In addition, when the input signal S53 having a duty cycle of 30% is applied to the duty cycle control circuit of the present invention as shown in FIG. 5B, an output signal S54 having a duty cycle of 50.4% is output.
도 6은 본 발명의 일 실시예에 따른 듀티 사이클 제어 회로의 출력 오차율을 나타내는 그래프이다.6 is a graph showing an output error rate of a duty cycle control circuit according to an embodiment of the present invention.
도 6을 참조하면, 본 발명에 따른 듀티 사이클 제어 회로의 최대 출력 신호에 대한 듀티사이클 에러율은 ±0.6% 미만인 것을 확인할 수 있다. 즉, 본 발명은 듀티 사이클 제어 회로의 출력신호에 대한 듀티사이클 에러를 크게 줄일 수 있다. Referring to FIG. 6, it can be seen that the duty cycle error rate for the maximum output signal of the duty cycle control circuit according to the present invention is less than ± 0.6%. That is, the present invention can greatly reduce the duty cycle error for the output signal of the duty cycle control circuit.
도 7은 본 발명의 일 실시예에 따른 듀티 사이클 제어 회로의 타이밍 그래프이다. 7 is a timing graph of a duty cycle control circuit according to an embodiment of the present invention.
도 1 및 도 7을 참조하면, 비교기의 클록 신호(COMP_CLK) 및 리셋부의 클록 신호(RESET)는 듀티 사이클 보정부의 출력 클록 신호(Fout)의 1/2로 설계될 수 있다. 따라서, 본 발명에 의하면, 가능한 빠르게 직류 전압의 크기를 비교할 수 있다.1 and 7, the clock signal COMPP_CLK of the comparator and the clock signal RESET of the reset unit may be designed to be 1/2 of the output clock signal Fout of the duty cycle correction unit. Therefore, according to the present invention, the magnitude of the DC voltage can be compared as quickly as possible.
도 8은 본 발명의 일 실시예에 따른 듀티 사이클 제어 회로의 제어방법의 순서도이다.8 is a flowchart of a control method of a duty cycle control circuit according to an embodiment of the present invention.
본 발명의 일 실시예에 따른 듀티사이클 제어 회로의 제어 방법은 듀티 사이클 검출부가 커패시터에 충전된 직류 전압의 크기를 비교하여 듀티 사이클을 검출하는 단계(S810); 듀티 사이클 검출부가 상기 검출된 듀티 사이클을 상기 듀티 사이클 보정부의 이진 검색 모드부로 전송하는 단계(S820); 이진 검색 모드부가 수신한 상기 듀티 사이클에 기초하여 듀티 사이클 제어에 필요한 디지털 비트를 검색하고 출력하는 단계(S830); 및 듀티 사이클 보정부가 상기 출력된 디지털 비트에 기초하여 입력 클록의 듀티 사이클을 50%로 보정하는 단계(S840)를 포함할 수 있다.The control method of the duty cycle control circuit according to an embodiment of the present invention includes the steps of detecting the duty cycle by comparing the magnitude of the DC voltage charged in the capacitor by the duty cycle detector (S810); The duty cycle detection unit transmits the detected duty cycle to the binary search mode unit of the duty cycle correction unit (S820); Searching and outputting digital bits necessary for duty cycle control based on the duty cycle received by the binary search mode unit (S830); And a step of correcting the duty cycle of the input clock to 50% based on the output digital bit (S840).
본 발명의 일 실시예에 따른 듀티사이클 제어 회로의 제어 방법에 관하여는 제어 회로에 관한 설명이 동일하게 적용된다.Regarding the control method of the duty cycle control circuit according to an embodiment of the present invention, the description of the control circuit is equally applied.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 사람이라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely illustrative of the technical idea of the present invention, and those skilled in the art to which the present invention pertains may make various modifications and variations without departing from the essential characteristics of the present invention. Therefore, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention, but to explain, and the scope of the technical spirit of the present invention is not limited by these embodiments. The scope of protection of the present invention should be interpreted by the claims below, and all technical spirits within the scope equivalent thereto should be interpreted as being included in the scope of the present invention.
100 : 듀티 사이클 보정부
110: 듀티 사이클 조정기
120 : 검색 모드부
200 : 듀티 사이클 검출부
210 : 차지 펌프
220 : 커패시터부
230 : 비교기100: duty cycle correction unit
110: duty cycle regulator
120: search mode unit
200: duty cycle detection unit
210: charge pump
220: capacitor unit
230: comparator
Claims (5)
상기 듀티 사이클 보정부의 동작을 제어하기 위한 디지털 비교 신호를 출력하여 상기 입력 신호의 듀티 사이클을 검출하는 듀티 사이클 검출부를 포함하되,
상기 듀티 사이클 보정부는 듀티 사이클을 보정하기 위한 디지털 출력 비트를 생성하는 검색 모드부를 더 포함하고,
상기 듀티 사이클 검출부는,
상기 입력신호의 듀티 사이클을 제1 전류로 변환하고, 상기 입력신호의 차동(differential) 신호의 듀티 사이클을 제2 전류로 변환하는 차지펌프;
상기 제1 전류를 충전하는 제1 커패시터부;
상기 제2 전류를 충전하는 제2 커패시터부; 및
상기 제1 커패시터부에 충전된 제1 직류 전압과 상기 제2 커패시터부에 충전된 제2 직류 전압의 크기를 비교하는 비교기;를 포함하며,
상기 복수의 인버터 각각은 복수개의 트랜지스터를 포함하는 동일한 회로로 구성되고, 상기 회로를 구성하는 각 트랜지스터의 크기값은 상기 듀티 사이클 보정부의 입력단에서 출력단으로 갈수록 순차적으로 2배씩 증가하고,
상기 각 트랜지스터의 크기값은 트랜지스터 채널 너비를 트랜지스터 채널 길이로 나눈값에 기반하여 결정되는 것을 특징으로 하는 듀티 사이클 제어 회로.A duty cycle correction unit receiving a reference clock as an input signal and including a plurality of inverters connected in series; And
It includes a duty cycle detection unit for detecting a duty cycle of the input signal by outputting a digital comparison signal for controlling the operation of the duty cycle correction unit,
The duty cycle correction unit further includes a search mode unit for generating a digital output bit for correcting the duty cycle,
The duty cycle detection unit,
A charge pump that converts the duty cycle of the input signal into a first current and converts the duty cycle of a differential signal of the input signal into a second current;
A first capacitor unit charging the first current;
A second capacitor unit charging the second current; And
Includes a comparator for comparing the magnitude of the first DC voltage charged in the first capacitor portion and the second DC voltage charged in the second capacitor portion.
Each of the plurality of inverters is composed of the same circuit including a plurality of transistors, and the size values of the transistors constituting the circuit are sequentially doubled from the input terminal to the output terminal of the duty cycle correction unit,
The size value of each transistor is determined based on a value obtained by dividing the transistor channel width by the transistor channel length.
상기 검색 모드부는 이진 검색 모드 또는 순차 검색 모드인 듀티 사이클 제어 회로.According to claim 1,
The search mode unit is a duty cycle control circuit that is a binary search mode or a sequential search mode.
상기 듀티 사이클 보정부의 출력 클록 신호 주파수의 1/2 값이 입력 클록 신호의 주파수인 것을 특징으로 하는 듀티 사이클 제어 회로.According to claim 1,
The duty cycle control circuit, characterized in that the 1/2 value of the output clock signal frequency of the duty cycle correction unit is the frequency of the input clock signal.
상기 듀티 사이클 검출부가 제1 커패시터에 충전된 제1 직류 전압과 제2 커패시터에 충전된 제2 직류 전압의 크기를 비교하여 듀티 사이클을 검출하는 단계;
상기 듀티 사이클 검출부가 상기 검출된 듀티 사이클을 상기 듀티 사이클 보정부의 이진 검색 모드부로 전송하는 단계;
상기 이진 검색 모드부가 수신한 상기 듀티 사이클에 기초하여 듀티 사이클 제어에 필요한 디지털 비트를 검색하고 출력하는 단계; 및
상기 듀티 사이클 보정부가 상기 출력된 디지털 비트에 기초하여 입력 클록의 듀티 사이클을 50%로 보정하는 단계를 포함하고,
상기 제1 직류 전압은 상기 듀티 사이클 보정부의 입력 신호인 레퍼런스 클록의 듀티 사이클에 기반하여 결정되고, 상기 제2 직류 전압은 상기 입력 신호의 차동 신호의 듀티 사이클에 기반하여 결정되며,
상기 듀티 사이클 보정부는 직렬로 연결된 복수의 인버터를 포함하고, 상기 복수의 인버터 각각의 복수개의 트랜지스터를 포함하는 동일한 회로로 구성되고, 상기 회로를 구성하는 각 트랜지스터의 크기값은 상기 듀티 사이클 보정부의 입력단에서 출력단으로 갈수록 순차적으로 2배씩 증가하고,
상기 각 트랜지스터의 크기값은 트랜지스터 채널 너비를 트랜지스터 채널 길이로 나눈값에 기반하여 결정되는 것을 특징으로 하는 듀티 사이클 제어 회로의 제어방법.In the control method of the duty cycle control circuit including a duty cycle correction unit and a duty cycle detection unit,
Detecting a duty cycle by comparing the magnitude of the first DC voltage charged in the first capacitor and the second DC voltage charged in the second capacitor;
Transmitting, by the duty cycle detection unit, the detected duty cycle to the binary search mode unit of the duty cycle correction unit;
Searching and outputting digital bits necessary for duty cycle control based on the duty cycle received by the binary search mode unit; And
Comprising the step of correcting the duty cycle of the input clock to 50% based on the output digital bit of the duty cycle correction unit,
The first DC voltage is determined based on a duty cycle of a reference clock that is an input signal of the duty cycle correction unit, and the second DC voltage is determined based on a duty cycle of a differential signal of the input signal,
The duty cycle compensator includes a plurality of inverters connected in series, and is composed of the same circuit including a plurality of transistors of each of the plurality of inverters, and a size value of each transistor constituting the circuit is the duty cycle compensator Sequentially increasing by 2 times from input to output,
The size value of each transistor is determined based on a value obtained by dividing the transistor channel width by the transistor channel length.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220096555A (en) | 2020-12-31 | 2022-07-07 | 에스케이하이닉스 주식회사 | Duty cycle correcting circuit including a referene clock generator |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100052079A (en) * | 2008-11-10 | 2010-05-19 | 주식회사 하이닉스반도체 | Duty cycle correction circuit and delay locked loop circuit including the same |
| JP2010206348A (en) * | 2009-03-02 | 2010-09-16 | Renesas Electronics Corp | Duty ratio correction circuit, and duty ratio correction method |
| KR20140055322A (en) * | 2012-10-31 | 2014-05-09 | 한국전자통신연구원 | Device for conrolling duty ratio of signal |
| KR20170046389A (en) | 2015-10-21 | 2017-05-02 | 삼성전자주식회사 | Duty Cycle Corrector, Semiconductor Device having the same and Operating Method of Duty Cycle Corrector |
| KR20190105204A (en) * | 2018-03-02 | 2019-09-16 | 삼성디스플레이 주식회사 | Circuit and display for duty-cycle correction |
-
2019
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100052079A (en) * | 2008-11-10 | 2010-05-19 | 주식회사 하이닉스반도체 | Duty cycle correction circuit and delay locked loop circuit including the same |
| JP2010206348A (en) * | 2009-03-02 | 2010-09-16 | Renesas Electronics Corp | Duty ratio correction circuit, and duty ratio correction method |
| KR20140055322A (en) * | 2012-10-31 | 2014-05-09 | 한국전자통신연구원 | Device for conrolling duty ratio of signal |
| KR20170046389A (en) | 2015-10-21 | 2017-05-02 | 삼성전자주식회사 | Duty Cycle Corrector, Semiconductor Device having the same and Operating Method of Duty Cycle Corrector |
| KR20190105204A (en) * | 2018-03-02 | 2019-09-16 | 삼성디스플레이 주식회사 | Circuit and display for duty-cycle correction |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220096555A (en) | 2020-12-31 | 2022-07-07 | 에스케이하이닉스 주식회사 | Duty cycle correcting circuit including a referene clock generator |
| US11509297B2 (en) | 2020-12-31 | 2022-11-22 | SK Hynix Inc. | Duty cycle correction circuit including a reference clock generator |
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