KR102101420B1 - 열방출을 향상시키는 반도체 패키지 구조 - Google Patents

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Abstract

본 발명은 열방출을 향상시키는 패키지 구조에 관한 것으로서, IC 후면을 통해 패키지 바닥으로 IC의 열을 방출시키는 제1 경로와, IC의 열을 열전파기둥을 통해 패키지 바닥으로 방출시키는 제2 경로를 구비하는 열방출을 향상시키는 패키지 구조에 관한 것이다. 이를 위해 전면이 패키지 탑부로 향하고, 후면이 패키지 바닥부로 향하도록 IC 패키지부에 배치되는 IC부, IC부의 발열부위 영역이 사이에 위치하도록 IC부의 전면부에 서로 마주보도록 배치되어 IC부의 열을 전달하는 복수의 IC 열전파기둥부, 및 IC 열전파기둥부가 사이에 위치하도록 IC 패키지 바닥부에 서로 마주보도록 배치되어 IC 열전파기둥부에서 전달된 열을 IC 패키지 바닥부로 전달하는 복수의 패키지 열전파기둥부를 포함하는 것을 특징으로 하는 열방출을 향상시키는 반도체 패키지 구조가 개시된다.

Description

열방출을 향상시키는 반도체 패키지 구조{Semiconductor package structure for the improvement of thermal emission}
본 발명은 열방출을 향상시키고 재사용 가능한 반도체 패키지 구조에 관한 것으로서, 보다 상세하게는 IC 후면을 통해 패키지 바닥으로 IC의 열을 방출시키는 제1 경로와, IC의 열을 열전파기둥을 통해 패키지 바닥으로 방출시키는 제2 경로를 구비하는 열방출을 향상시키고 재사용 가능한 반도체 패키지 구조에 관한 것이다.
이동 단말기는 소형 경량이면서 low profile(높이)이 경쟁력의 필수 조건인데 특히 근래의 스마트폰과 PDA와 같은 복잡한 전자기기에서는 매우 많은 부품수로 인해 각 부품들의 소형, 경박, 경량화가 요구된다. 3G/4G로부터 5G로의 진화는 data rate의 획기적 증가를 위하여 다중 RF transceivers를 사용하는 것이 필수적이고 이에 따라 늘어난 부품의 숫자, 면적, 부피는 기존 사이즈의 이동단말기에 수용하기에는 더욱 어려운 문제점이 있다.
특히, 4G LTE부터 적용되기 시작한 Envelope Tracking(ET) 기술의 경우는 이동단말기의 RF transceiver 중 가장 큰 전력을 소모하는 power amplifier의 전력소모를 줄여 Li-ion battery의 사용시간을 늘이도록 도와주는 기술인데 ET를 구현하기 위해서는 supply modulator IC. 외장 inductor 및 capacitor가 각 1개씩 RF transceiver에 추가되어야 한다. 5G로 진화된 이동단말기에 ET까지 구현을 하려면 다중 RF transceivers 각각에 ET supply modulator IC, inductor, capacitor가 각 1개씩 소요되며, 다중 RF transceivers 개수에 못지않게 늘어난 ET 구현 부품들의 개수가 제한된 단말기 사이즈에 매우 큰 부담으로 작용한다.
다중 RF transceivers 및 ET supply modulators의 경우는 silicon 또는 GaAs와 같은 반도체로 구현이 되어 반도체 구현 면적의 증가는 피할 수 없더라도 각각 one chip으로 구현 시도가 가능한 부분이다. 또한, ET 구현을 위한 외장 inductor 및 capacitor 중에서 capacitor의 경우는 trench capacitor 공정을 도입한다면 반도체 위에 on-chip 구현이 시도될 수 있다. 그러나 inductor의 경우는 ET 구현을 위해 필요한 inductance를 on-chip으로 얻기에는 비현실적인 chip 면적이 소요되고 또한 on-chip inductor의 낮은 Q 특성으로 인해 ET 구현 자체의 전력효율을 나쁘게 만들 수 있다.
RF power amplifier의 경우도 matching networks 구성과 bias choke 구현을 위해 inductors를 필요로 한다. ET supply modular 경우에 비해 각 inductor의 inductance 값은 on-chip 구현이 가능한 수준으로 낮은 편이지만 power amplifier 하나 구현에 다중의 inductors가 소요되고, on-chip inductors 사용시의 낮은 Q 특성으로 인해 power amplifier 특성에 영향을 끼칠 수 있다.
발열 측면에서는 이동단말기의 RF 통신장치 중 가장 큰 전력을 소모하는 power amplifier 뿐만 아니라 ET supply modulator 나머지 IC 부품들의 발열 문제는 해당 부품들의 성능저하 및 battery 사용시간 단축 등의 여러 문제점을 야기한다.
한편, 발열 IC의 경우는 IC chip의 후면(반도체 body와 닿는 부분)이 패키지 바닥(board metal에 접착부위)과 접촉되어 있어야 열방출에 용이해 진다. small scale package로 많이 채택되는 flip chip wafer level package (FCWLP)의 경우는 IC 후면이 패키지 탑부를 향하고 패키지 바닥을 향한 전면은 I/O contacts으로만 쓰일 뿐 열방출 용으로 쓰이지 않기에 패키지 탑부에 특별한 heat sink 구조물을 붙이지 않는 이상 열방출에 불리하다(근래의 smart phone, PDA의 경우는, profile 제한으로 package top에 heat sink 구조물을 붙일 공간이 없음).
IC의 후면을 패키지 바닥으로 접촉시킨 경우라도(예, QFN package) IC의 발열은 전면에 구현된 회로 부위에서 집중적으로 발생하므로 반도체 body의 열저항 특성에 의해 IC 후면을 통해서 외부로 빠져나가기 전에 남은 열이 IC의 온도를 상승시키게 된다. 따라서, 고발열 IC의 경우는 IC chip의 후면을 통한 패키지 바닥으로의 열방출만으로는 적정 동작온도를 유지하는데 부족할 수 있다.
한편, RF transceiver 중 power amplifier는 높은 Q 값과 큰 전류를 다루는 고품질의 inductors를 필요로 하는데 반도체 chip 상에 on-chip으로 구현될 수 있는 spiral inductor는 면적 및 품질이 제한되므로 off-chip inductors 사용이 필요한 부분이다. 또한, 근래 고사양 스마트폰 및 PDA에 적용이 되고 있는 ET supply modulator의 경우는 inductance 값 자체가 수십 nH 이상이 필요하여 on-chip inductor로 구현 자체가 어려운 부분이라 off-chip inductor가 적용되어야만 한다.
RF power amplifier가 필요로 하는 수 nH 부터, ET supply modulator가 필요로 하는 수십 nH 이상급까지의 inductor는 thick copper metal이 지원되는 PWB (Printed Wiring Board) 공정의 spiral inductor면 요구되는 정밀도 내에서 필요로 하는 high Q 및 high current까지 얻을 수 있는 metal 선폭 구현이 가능하다. 또한 package 내로 집적까지 용이한 최적의 부품 형태라고 할 수 있다.
Micro meter scale의 정밀도를 가지고 있는 FOWLP(fan-out wafer level package)에서는 미세공정으로 제작된 고집적 IC를 여러 chips과 함께 정밀 다층 연결하는데 적합한 패키지 공정이지만 제작비용에 있어서는 PWB(Printed Wiring Board) 가공 비용보다는 훨씬 비싸다. 상술한 사양의 spiral inductor를 FOWLP에서 제공되는 fine scale의 RDL을 가지고 제작하기에는 비용 낭비적인 요소가 있다. PWB 공정으로 제작된 spiral inductor를 FOWLP에 집적한다고 하더라도 특별한 집적방법을 고안하지 않으면 IC chip과 별도의 PWB inductor 면적이 추가되기 때문에 최종 package 사이즈를 증가시키는 단점이 발생된다.
이에 따라 고발열 IC 부품에 대해 열방출을 용이하게 하는 반도체 패키지 구조가 필요하다. 또한, 고용량 및 고품질의 다중 inductors를 IC와 함께 single package 내로 집적하는 저렴하면서 재사용 가능한 package 구조 및 방법이 요구되고 있다.
US 6,432,742 US 2010-0103634 US 7,859,098 US 8,058,960 US 8,890,628 US 2016-0155713
따라서, 본 발명은 전술한 바와 같은 문제점을 해결하기 위하여 창출된 것으로서, 고발열 IC의 열을 2가지 경로를 통해 용이하게 방출하는 열방출이 용이한 패키지 구조를 제공하고, 더 나아가 인덕터 패키지를 IC 패키지에 수직탑재시킴으로써 저렴하면서 재사용이 가능한 수동소자의 집접방법에 관한 패키지 구조를 제공하는데 그 목적이 있다.
그러나, 본 발명의 목적들은 상기에 언급된 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 본 발명의 목적은, 전면이 패키지 탑부로 향하고, 후면이 패키지 바닥부로 향하도록 IC 패키지부에 배치되는 IC부, IC부의 발열부위 영역이 사이에 위치하도록 IC부의 전면부에 서로 마주보도록 배치되어 IC부의 열을 전달하는 복수의 IC 열전파기둥부, 및 IC 열전파기둥부가 사이에 위치하도록 IC 패키지 바닥부에 서로 마주보도록 배치되어 IC 열전파기둥부에서 전달된 열을 IC 패키지 바닥부로 전달하는 복수의 패키지 열전파기둥부를 포함하는 것을 특징으로 하는 열방출을 향상시키는 반도체 패키지 구조를 제공함으로써 달성될 수 있다.
또한, IC 열전파기둥부의 길이는 다음의 수학식 1을 만족한다.
[수학식 1]
2L > P/2
이때, L은 IC 열전파기둥부의 길이, P는 발열부위의 전체 둘레길이
또한, IC 열전파기둥부 및 패키지 열전파기둥부의 상부에 배치되어 IC 열전파기둥부에서 전달된 열을 패키지 열전파기둥부로 전달하는 제1 메탈시트부를 더 포함하며, IC부의 후면을 통해 IC 패키지 바닥부로 IC의 열이 전달되는 제1 열방출 경로와 IC 열전파기둥부, 제1 메탈시트부 및 패키지 열전파기둥부를 통해 IC 패키지 바닥부로 IC의 열이 전달되는 제2 열방출 경로가 형성된다.
또한, 제1 메탈시트부의 상부에 배치됨으로써 IC 패키지부에 수직 탑재되며, 나선 인덕터가 형성되는 제1 인덕터 패키지부를 더 포함한다.
또한, 제1 인덕터 패키지부는 나선 인덕터가 격벽을 사이에 두고 복수로 형성된다.
또한, 나선 인덕터의 양단부에는 패키지 바닥부를 향하면서 패키지 바닥부를 관통하는 인덕터 컨택부가 형성된다.
또한, IC부의 전면부에는 인덕터 컨택부와 서로 대응하는 위치에 제1 인덕터 패키지부를 향하여 배치되어 인덕터 컨택부와 솔더 범퍼에 의해 서로 전기적으로 접속되는 인덕터 접속부가 배치된다.
또한, 제1 메탈시트부에는 인덕터 접속부와 서로 대응하는 위치에 인덕터 접속 관통홀이 형성되어 인덕터 컨택부와 인덕터 접속부가 솔더 범퍼에 의해 서로 전기적으로 접속되도록 한다.
또한, 제1 인덕터 패키지부의 상부에 배치되는 제2 메탈시트부, 및 제2 메탈시트부의 상부에 배치됨으로써 IC 패키지부에 수직 탑재되며, 나선 인덕터가 형성되는 제2 인덕터 패키지부를 더 포함한다.
또한, 제2 메탈시트부는 제1 인덕터 패키지부의 나선 인덕터와 제2 인덕터 패키지부의 나선 인덕터 사이에 삽입되어 양측을 격리시킨다.
또한, 제2 인덕터 패키지부의 나선 인덕터의 양단부에는 패키지 바닥부를 향하면서 패키지 바닥부를 관통하는 인덕터 컨택부가 형성된다.
또한, 제2 메탈시트부에는 제2 인덕터 패키지부의 인덕터 컨택부와 서로 대응하는 위치에 인덕터 접속 관통홀이 형성된다.
또한, 제1 인덕터 패키지부에는 제2 인덕터 패키지부의 인덕터 컨택부와 서로 대응하는 위치에 인덕터 접속 관통홀이 형성된다.
또한, 제1 메탈시트부와 제1 인덕터 패키지부의 나선 인덕터와의 거리는 2 order fraction 이상의 다음의 수학식 2를 만족한다.
[수학식 2]
D ≥ λ/100
이때, D는 격벽과 나선 인덕터와의 거리, λ는 파장
또한, 격벽과 나선 인덕터와의 거리는 2 order fraction 이상의 다음의 수학식 3을 만족한다.
[수학식 3]
D ≥ λ/100
이때, D는 격벽과 나선 인덕터와의 거리, λ는 파장
또한, 제2 메탈시트부와 제1 인덕터 패키지부의 나선 인덕터와의 거리 또는 제2 메탈시트부와 제2 인덕터 패키지부의 나선 인덕터와의 거리는 2 order fraction 이상의 다음의 수학식 4를 만족한다.
[수학식 4]
D ≥ λ/100
이때, D는 격벽과 나선 인덕터와의 거리, λ는 파장
전술한 바와 같은 본 발명에 의하면 고발열 IC의 열을 2가지 경로를 통해 용이하게 방출하는 효과가 있고, 더 나아가 인덕터 패키지를 IC 패키지에 수직탑재시킴으로써 저렴하면서 재사용이 가능한 효과가 있다.
본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 일실시예를 예시하는 것이며, 발명의 상세한 설명과 함께 본 발명의 기술적 사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석 되어서는 아니 된다.
도 1은 IC 패키지부에 IC 열전파기둥 및 패키지 열전파기둥이 배치된 것을 도시한 도면이고,
도 2는 제1 열전달 경로 및 제2 열전달 경로를 도시한 도면이고,
도 3은 쌍으로 배치된 IC 열전파기둥과 발열부위를 모식적으로 나타낸 도면이고,
도 4는 나선 인덕터가 배치된 인덕터 패키지부를 나타낸 도면이고,
도 5는 IC 패키지부에 인덕터 접속부가 배치된 것을 도시한 도면이고,
도 6은 IC 패키지부의 상부에 제1 메탈시트부가 적층된 것을 도시한 도면이고,
도 7은 IC 패키지부, 제1 메탈시트부, 및 제1 인덕터 패키지부가 수직 탑재된 것을 도시한 도면이고,
도 8은 제1 메탈시트부에 이미지 전류가 형성된 것을 도시한 도면이고,
도 9는 제1 인덕터 패키지부, 제2 메탈시트부 및 제2 인덕터 패키지부가 수직 탑재된 것을 도시한 도면이고,
도 10은 제1 인덕터 패키지부의 인덕터 컨택부에 솔더 범퍼가 올려진 것을 도시한 도면이고,
도 11 내지 도 13은 제1 인덕터 패키지에 인덕터 접ㅈ속 관통홀이 형성되고, 제2 인덕터 패키지에 인덕터 컨택부와 솔더 범퍼가 올려진 것을 도시한 도면이다.
이하, 도면을 참조하여 본 발명의 바람직한 일실시예에 대해서 설명한다. 또한, 이하에 설명하는 일실시예는 특허청구범위에 기재된 본 발명의 내용을 부당하게 한정하지 않으며, 본 실시 형태에서 설명되는 구성 전체가 본 발명의 해결 수단으로서 필수적이라고는 할 수 없다. 또한, 종래 기술 및 당업자에게 자명한 사항은 설명을 생략할 수도 있으며, 이러한 생략된 구성요소(방법) 및 기능의 설명은 본 발명의 기술적 사상을 벗어나지 아니하는 범위내에서 충분히 참조될 수 있을 것이다.
본 발명의 일실시예에 따른 열방출을 향상시키는 반도체 패키지 구조는 고발열 IC의 열을 효율적으로 방출할 수 있는 패키지 구조에 관한 것이다. 이하에서는 첨부된 도면을 참고하여 자세히 설명하기로 한다.
도 1에 도시된 IC 패키지부(100)는 IC부(110,120)의 후면이 패키지 바닥부(102)로 향하도록 배치되고, IC(110,120)의 전면이 패키지 탑부(101)로 향하도록 배치되는 fan-out wafer level package(FOWLP) 공정으로 제조된다. 도 1 및 도 2에 도시된 바와 같이 IC 전면부(111,121)에는 발열부위가 형성된다. 발열부위는 대략 각 IC부의 중앙영역에 형성된다. 발열부위의 열을 효율적으로 방출하기 위해 본 발명에서는 도 2에 도시된 바와 같이 IC부의 후면을 통해 패키지 바닥부(102)로 열이 배출되는 제1 열방출 경로(21)와 IC 열전파기둥부, 제1 메탈시트부, 및 패키지 열전파기둥부를 통해 패키지 바닥부(102)로 열이 배출되는 제2 열방출 경로(22a,22b,22c)가 형성된다.
제2 열방출 경로(22a,22b,22c)를 형성하기 위해 도 1 및 도 2에 도시된 바와 같이 제1 IC 전면부(111)에는 제1,2 IC 열전파기둥부(131,132)가 발열부위를 사이에 두고 제1 IC 전면부(111)의 양 측면에 배치된다. 제2 IC 전면부(121)에는 제3,4 IC 열전파기둥부(133,134)가 발열부위를 사이에 두고 제2 IC 전면부(121)의 양 측면에 배치된다. IC 열전파기둥부(131,132,133,134)는 IC에서 발생된 열이 후술하는 제1 메탈시트부(200)로 빠르게 전달되도록 하기 위해 IC 전면부(111,121)의 발열부위 바로 옆에 놓여진 금속패드(도면 미도시)부터 제1 메탈시트부(200)까지 수직으로 연결하는 metal routing이다. 금속패드는 FOWLP 공정의 copper RDL(re-distribution layer)을 사용하여 형성시킬 수 있다. 제1,2 IC 열전파기둥부(131,132)는 발열부위의 열을 효율적으로 제1 메탈시트부(200)로 전달하기 위해 서로 대향하도록 배치된다. 제3,4 IC 열전파기둥부(133,134)도 마찬가지로 발열부위를 사이에 두고 서로 마주보도록 배치된다. IC 열전파기둥부(131,132,133,134)는 열전달을 효율적이고 빠르게 제1 메탈시트부(200)로 전달하기 위해 직사각형 형태로 형성되고, 발열부위의 둘레방향으로 배치되며, 표면적을 넓게 만들어야 하며, 금속패드에서 제1 메탈시트부(200)까지 수직으로 연결하며, 열전도체의 열 저항을 낮추기 위해 copper 금속인 것이 바람직하다. 표면적을 넓게 만들기 위해 도 3에 도시된 바와 같이 IC 열전파기둥이 발열부위와 면하는 부분의 둘레길이는 발열부위의 둘레길이의 0.5배 이상인 것이 바람직하다. 도 2에 도시된 바와 같이 IC 열전파기둥부(131,132,133,134)는 각각의 IC 전면부(111,121)에 쌍을 이루어 서로 마주보도록 배치된다. 따라서 IC에서 발생된 발열부위의 열이 IC 열전파기둥부를 통해 패키지 탑부(101) 방향으로 수직 전달되고, 제1 메탈시트부(200)로 전달된다.
한편, IC 열전파기둥부(131,132,133,134)를 통해 제1 메탈시트부(200)로 전달된 열을 패키지 바닥부(102)로 배출하기 위해 도 1 및 도 2에 도시된 바와 같이 패키지 열전파기둥부(141,142,143,144,145,146)를 패키지 바닥부(102)에 배치한다. 제1,2 패키지 열전파기둥부(141,142)는 제1 IC 열전파기둥부(131)를 사이에 두고 서로 대면하도록 쌍으로 배치되며, 제3,4 패키지 열전파기둥부(143,144)는 제2,3 IC 열전파기둥부(132,133)를 사이에 두고 서로 대면하도록 쌍으로 배치되며, 제5,6 패키지 열전파기둥부(145,146)는 제4 IC 열전파기둥부(134)를 사이에 두고 서로 대면하도록 쌍으로 배치된다. 제1,2,5,6 패키지 열전파기둥부(141,142,145,146)는 도 2에 도시된 바와 같이 제1,4 IC 열전파기둥부(131,134)에서 제1 메탈시트부(200)로 전달된 열을 각각 패키지 바닥부(102)로 전달하도록 한다. 또한, 제3,4 패키지 열전파기둥부(143,144)는 도 2에 도시된 바와 같이 제2,3 IC 열전파기둥부(132,132)에서 제1 메탈시트부(200)로 전달된 열을 각각 패키지 바닥부(102)로 전달하도록 한다. 따라서 제1,2,5,6 패키지 열전파기둥부(141,142,145,146)에 비해 제3,4 패키지 열전파기둥부(143,144)의 크기가 더 크다. 패키지 열전파기둥부(141,142, 143,144,145,146)는 제1 메탈시트부(200)로 전달된 열을 패키지 바닥부(102)로 효율적이고 신속하게 전달하기 위해 패키지 바닥부(102)의 패키지 리드 또는 그라운드 리드(도면 미도시)부터 제1 메탈시트부(200)까지를 수직으로 직접 연결하는 두꺼운 metal routing으로서 copper RDL을 통해 제작한다. 패키지 바닥부(102)의 패키지 리드 또는 그라운드 리드의 크기 또는 개수에 따라 패키지 열전파기둥부의 표면적이 결정된다. 패키지 열전파기둥부(141,142, 143,144,145,146)는 패키지 바닥부(102)의 전체 면적으로 열이 고르게 분산 전달되도록 모서리 4개소에 기본적으로 배치하는 것이 바람직하다. 다만, 패키지 열전파기둥부의 배치는 쌍으로 대칭 배치하는 것이 바람직하다.
제1,2,3,4 IC 전면 I/O 컨택부(151,152,153,154)는 모두 RDL을 통해서 패키지 바닥부(102)의 핀으로 연결된다.
한편, 제1,2 인덕터 패키지부(300,500)는 IC 패키지부(100)의 FOWLP와 다른 PWB(printed wiring board)로 제작된다. 제1,2 인덕터 패키지부(300,500)는 PWB에 의해 제작되어 FOWLP로 제작된 IC 패키지부(100)에 수직 탑재된다.
본 발명의 일실시예에 따른 제1 인덕터 패키지부(300)에는 도 4에 도시된 바와 같이 격벽부(341,342)에 의해 아이솔레이션이 확보된 각각의 구획에 복수의 나선 인덕터(311,312,313,314)가 배치 형성된다. 격벽부는 인덕터 가공방법과 동일한 방법으로 metals과 vias를 반복 적층해서 가공한다. 격벽부와 나선 인덕터 간의 거리는 당해 초고주파의 파장과 2 order fraction 이상을 만족하도록 다음의 수학식 1에 의해 정해진다.
[수학식 1]
D ≥ λ/100
D는 격벽과 나선 인덕터와의 거리, λ는 당해 초고주파의 파장
이때, 2 order fraction은 1/100, 1/1000, 1/10000...과 같은 배수를 의미한다.
복수의 나선 인덕터(311,312,313, 314)는 필요로 하는 개수만큼 값싼 PWB 공정으로 IC 패키지부(100)와 별도로 제작하여 IC 패키지부(100)에 수직탑재 한다. 인덕터 패키지부(300,500)가 IC 패키지부(100)에 수직 탑재되기 때문에 수평방향이 아닌 수직방향으로 집적되는 장점이 있어 추가적으로 IC 패키지 면적이 필요없는 장점이 있다. 도 4는 나선 인덕터(311,312,313,314) 4개 형성 배치된 것을 도시한 것이다. 제1 나선 인덕터(311)의 양 단부에는 패키지 바닥부(302)로 향하도록 인덕터 컨택부(321a,321b)가 쌍으로 형성된다. 제2,3,4 나선 인덕터(312,313,314)의 양 단부에도 동일하게 인덕터 컨택부가 각각 형성된다. 각각의 인덕터 컨택부는 패키지 바닥부(302)를 관통하여 IC 패키지부(100)로 향하도록 배치 형성된다. 인덕터 패키지부의 각각의 인덕터 컨택부(321a,321b,322a,322b,323a,323b,324a,324b)는 도 5에 도시된 IC 패키지부의 인덕터 컨택부(121a,121b,122a,122b,123a,123b, 124a,124b)와 솔더 범퍼에 의해 서로 전기적으로 결합된다. 따라서 각각의 인덕터 컨택부에는 도 10에 도시된 바와 같이 솔더 범퍼(331a,331b,332a,332b,333a,333b, 334a,334b)가 올라간다. 인덕터 패키지부의 인덕터 컨택부와 IC 패키지부의 인덕터 컨택부는 솔더 범퍼에 의해 전기적으로 결합되기 위해 형성 위치가 서로 대응된다. IC 패키지부의 인덕터 컨택부는 제1,2 IC 전면부(111,121) 상에 인덕터 패키지부의 인덕터 컨택부와 대응되는 위치에 배치 형성된다. IC 패키지부의 인덕터 컨택부는 집적된 IC 회로와 서로 전기적으로 연결 접속된다. 한편, IC 패키지부의 인덕터 컨택부와 인덕터 패키지부의 인덕터 컨택부가 서로 전기적으로 접속되기 위해서는 도 6에 도시된 바와 같이 제1 메탈시트부(200)에 인덕터 접속 관통홀(221a,221b,222a,222b,223a,223b, 224a,224b)이 각각의 인덕터 컨택부와 대응하는 위치에 형성된다. 따라서 도 7에 도시된 바와 같이 각각의 인덕터 패키지부가 인덕터 접속 관통홀을 통해 솔더 범퍼로 전기적으로 접속 결합된다.
도 7에 도시된 바와 같이 제1 메탈시트부(200)와 나선 인덕터 간의 수직 이격거리는 당해 초고주파의 파장과 2 order fraction 이상을 만족하도록 다음의 수학식 2에 의해 정해진다.
[수학식 2]
D ≥ λ/100
D는 제1 메탈시트부와 제1 인덕터 패키지부의 나선 인덕터와의 수직 이격거리, λ는 당해 초고주파의 파장
이때, 2 order fraction은 1/100, 1/1000, 1/10000...과 같은 배수를 의미한다.
IC 패키지부(100)의 상부에 제1 메탈시트부(200)가 탑재되면 제1 메탈시트부(200)는 나선 인덕터에 대해서 ground plane 역할을 하기 때문에 이로 인해 유도되는 이미지 전류(31,32,33,34)의 형성에 의해 각각의 나선 인덕터는 Q 값 및 인덕턴스의 상승 효과를 얻을 수 있는 장점이 있다. 이러한 상승 효과는 앞서 설명한 수학식 2에 의한 수직 이격거리를 만족할 때 더 잘 얻을 수 있다.
한편, 제1 인덕터 패키지부(300) 이외에 더 많은 인덕터 패키지부(500)를 IC 패키지부(100)에 수직 탑재시킬 수 있다. 즉, 제2 인덕터 패키지부(500)를 제1 인덕터 패키지부(300)의 상부에 수직 탑재시킨다. 이때, 제1 인덕터 패키지부(300)와 수직 탑재되는 제2 인덕터 패키지부(500)의 사이에는 제2 메탈시트부(400)를 삽입 적층한다. 제2 메탈시트부(400)는 제1,2 인덕터 패키지부 사이에 개재되어 상술한 격벽부와 같은 아이솔레이션을 확보하도록 해준다. 제2 인덕터 패키지부(500)에는 나선 인덕터(510)가 PWB 공정으로 형성된다. 나선 인덕터(510)의 양 단부에는 패키지 바닥부(502)를 향하면서 바닥부를 관통하도록 인덕터 컨택부(521a,521b)가 쌍으로 대칭 형성된다. 제2 인덕터 패키지부의 인덕터 컨택부가 IC 패키지부의 IC 집적회로와 서로 전기적으로 연결되기 위해 인덕터 컨택부(521a,521b)가 관통되도록 하는 인덕터 접속 관통홀(351,352,411,412)이 제1 인덕터 패키지부(300)와 제2 메탈시트부(400)에 각각 대응하는 위치에 형성된다.
도 9에 도시된 바와 같이 제1 인덕터 패키지부의 나선 인덕터와 제2 메탈시트부(400) 간의 수직 이격거리와 제2 메탈시트부(400)와 제2 인덕터 패키지부의 나선 인덕터 간의 수직 이격거리는 당해 초고주파의 파장과 2 order fraction 이상을 만족하도록 다음의 수학식 3에 의해 정해진다.
[수학식 3]
D ≥ λ/100
D는 제2 메탈시트부와 제1 인덕터 패키지부의 나선 인덕터 간의 수직 이격거리 또는 제2 메탈시트부와 제2 인덕터 패키지부의 나선 인덕터 간의 수직 이격거리, λ는 당해 초고주파의 파장
이때, 2 order fraction은 1/100, 1/1000, 1/10000...과 같은 배수를 의미한다.
도 11 내지 도 13에 도시된 바와 같이 제2 인덕터 패키지부의 인덕터 컨택부(521a,521b)에는 솔더 범퍼(531a,531b)가 올라가고, 솔더 범퍼에 의해 IC 패키지부의 인덕터 컨택부(도면 미도시)와 전기적으로 접속 결합된다.
제1,2 인덕터 패키지부(300,500)에 의해 멀티 인덕터층을 형성할 수 있다. 또한, 제2 인덕터 패키지부의 인덕터 컨택부(521a,521b)는 제1 패키지부의 나선 인덕터(311,312,313,314)를 방해하지 않도록 IC 패키지부(100)로 향하게 형성된다.
본 발명을 설명함에 있어 종래 기술 및 당업자에게 자명한 사항은 설명을 생략할 수도 있으며, 이러한 생략된 구성요소(방법) 및 기능의 설명은 본 발명의 기술적 사상을 벗어나지 아니하는 범위내에서 충분히 참조될 수 있을 것이다.
상술한 각부의 구성 및 기능에 대한 설명은 설명의 편의를 위하여 서로 분리하여 설명하였을 뿐 필요에 따라 어느 한 구성 및 기능이 다른 구성요소로 통합되어 구현되거나, 또는 더 세분화되어 구현될 수도 있다.
이상, 본 발명의 일실시예를 참조하여 설명했지만, 본 발명이 이것에 한정되지는 않으며, 다양한 변형 및 응용이 가능하다. 즉, 본 발명의 요지를 일탈하지 않는 범위에서 많은 변형이 가능한 것을 당업자는 용이하게 이해할 수 있을 것이다. 또한, 본 발명과 관련된 공지 기능 및 그 구성 또는 본 발명의 각 구성에 대한 결합관계에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 구체적인 설명을 생략하였음에 유의해야 할 것이다.
21 : 제1 열방출 경로
22a,22b,22c : 제2 열방출 경로
31 : 제1 이미지 전류
32 : 제2 이미지 전류
33 : 제3 이미지 전류
34 : 제4 이미지 전류
100 : IC 패키지부(FOWLP 공정)
101 : 패키지 탑부
102 : 패키지 바닥부
110 : 제1 IC부(제1 발열체)
111 : 제1 IC 전면부
120 : 제2 IC부(제2 발열체)
121 : 제2 IC 전면부
121a,121b : 제1 인덕터 컨택부(인덕트 연결부 또는 인덕터 접속부)
122a,122b : 제2 인덕터 컨택부
123a,123b : 제3 인덕터 컨택부
124a,124b : 제4 인덕터 컨택부
131 : 제1 IC 열전파기둥부
132 : 제2 IC 열전파기둥부
133 : 제3 IC 열전파기둥부
134 : 제4 IC 열전파기둥부
141 : 제1 패키지 열전파기둥부
142 : 제2 패키지 열전파기둥부
143 : 제3 패키지 열전파기둥부
144 : 제4 패키지 열전파기둥부
145 : 제5 패키지 열전파기둥부
146 : 제6 패키지 열전파기둥부
151 : 제1 IC 전면 I/O 컨택부
152 : 제2 IC 전면 I/O 컨택부
153 : 제3 IC 전면 I/O 컨택부
154 : 제4 IC 전면 I/O 컨택부
200 : 제1 메탈시트부(metal sheet) - ground
221a,221b : 제1 인덕터 접속 관통홀
222a,222b : 제2 인덕터 접속 관통홀
223a,223b : 제3 인덕터 접속 관통홀
224a,224b : 제4 인덕터 접속 관통홀
300 : 제1 인덕터 패키지부(PWB 공정)
301 : 패키지 탑부
302 : 패키지 바닥부
311 : 제1 나선 인덕터
312 : 제2 나선 인덕터
313 : 제3 나선 인덕터
314 : 제4 나선 인덕터
321a,321b : 제1 인덕터 컨택부(인덕트 연결부 또는 인덕터 접속부)
322a,322b : 제2 인덕터 컨택부
323a,323b : 제3 인덕터 컨택부
324a,324b : 제4 인덕터 컨택부
331a,331b : 제1 솔더 범퍼(solder bumps)
332a,332b : 제2 솔더 범퍼
333a,333b : 제3 솔더 범퍼
334a,334b : 제4 솔더 범퍼
341 : 제1 격벽부
342 : 제2 격벽부
351 : 제1 인덕터 접속 관통홀(제1 관통통로)
352 : 제2 인덕터 접속 관통홀(제2 관통통로)
400 : 제2 메탈시트부
411 : 제1 인덕터 접속 관통홀
412 : 제2 인덕터 접속 관통홀
500 : 제2 인덕터 패키지부(PWB 공정)
502 : 패키지 바닥부
510 : 나선 인덕터
521a,521b : 인덕터 컨택부(인덕트 연결부 또는 인덕터 접속부)
531a,531b : 솔더 범퍼

Claims (16)

  1. 전면이 패키지 탑부로 향하고, 후면이 패키지 바닥부로 향하도록 IC 패키지부에 배치되는 IC부,
    상기 IC부의 발열부위 영역이 사이에 위치하도록 상기 IC부의 전면부에 서로 마주보도록 배치되어 상기 IC부의 열을 전달하는 복수의 IC 열전파기둥부,
    상기 IC 열전파기둥부가 사이에 위치하도록 IC 패키지 바닥부에 서로 마주보도록 배치되어 상기 IC 열전파기둥부에서 전달된 열을 상기 IC 패키지 바닥부로 전달하는 복수의 패키지 열전파기둥부, 및
    상기 IC 열전파기둥부 및 패키지 열전파기둥부의 상부에 배치되어 상기 IC 열전파기둥부에서 전달된 열을 상기 패키지 열전파기둥부로 전달하는 제1 메탈시트부를 포함하며,
    IC부의 후면을 통해 IC 패키지 바닥부로 IC의 열이 전달되는 제1 열방출 경로와 상기 IC 열전파기둥부, 제1 메탈시트부 및 패키지 열전파기둥부를 통해 IC 패키지 바닥부로 IC의 열이 전달되는 제2 열방출 경로가 형성되며,
    상기 제1 메탈시트부의 상부에 배치됨으로써 상기 IC 패키지부에 수직 탑재되며, 나선 인덕터가 형성되는 제1 인덕터 패키지부를 더 포함하는 것을 특징으로 하는 열방출을 향상시키는 반도체 패키지 구조.
  2. 제 1 항에 있어서,
    상기 IC 열전파기둥부의 길이는 다음의 수학식을 만족하는 것을 특징으로 하는 열방출을 향상시키는 반도체 패키지 구조.
    [수학식]
    2L > P/2
    이때, L은 IC 열전파기둥부의 길이, P는 발열부위의 전체 둘레길이
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 제1 인덕터 패키지부는,
    상기 나선 인덕터가 격벽을 사이에 두고 복수로 형성되는 것을 특징으로 하는 열방출을 향상시키는 반도체 패키지 구조.
  6. 제 1 항에 있어서,
    상기 나선 인덕터의 양단부에는,
    상기 제1 인덕터 패키지부의 패키지 바닥부를 향하면서 패키지 바닥부를 관통하는 인덕터 컨택부가 형성되는 것을 특징으로 하는 열방출을 향상시키는 반도체 패키지 구조.
  7. 제 6 항에 있어서,
    상기 IC부의 전면부에는,
    상기 인덕터 컨택부와 서로 대응하는 위치에 상기 제1 인덕터 패키지부를 향하여 배치되어 상기 인덕터 컨택부와 솔더 범퍼에 의해 서로 전기적으로 접속되는 인덕터 접속부가 배치되는 것을 특징으로 하는 열방출을 향상시키는 반도체 패키지 구조.
  8. 제 7 항에 있어서,
    상기 제1 메탈시트부에는,
    상기 인덕터 접속부와 서로 대응하는 위치에 인덕터 접속 관통홀이 형성되어 상기 인덕터 컨택부와 상기 인덕터 접속부가 솔더 범퍼에 의해 서로 전기적으로 접속되도록 하는 것을 특징으로 하는 열방출을 향상시키는 반도체 패키지 구조.
  9. 제 8 항에 있어서,
    상기 제1 인덕터 패키지부의 상부에 배치되는 제2 메탈시트부, 및
    상기 제2 메탈시트부의 상부에 배치됨으로써 상기 IC 패키지부에 수직 탑재되며, 나선 인덕터가 형성되는 제2 인덕터 패키지부를 더 포함하는 것을 특징으로 하는 열방출을 향상시키는 반도체 패키지 구조.
  10. 제 9 항에 있어서,
    상기 제2 메탈시트부는,
    상기 제1 인덕터 패키지부의 나선 인덕터와 상기 제2 인덕터 패키지부의 나선 인덕터 사이에 삽입되어 양측을 격리시키는 것을 특징으로 하는 열방출을 향상시키는 반도체 패키지 구조.
  11. 제 10 항에 있어서,
    상기 제2 인덕터 패키지부의 나선 인덕터의 양단부에는,
    상기 제2 인덕터 패키지부의 패키지 바닥부를 향하면서 패키지 바닥부를 관통하는 인덕터 컨택부가 형성되는 것을 특징으로 하는 열방출을 향상시키는 반도체 패키지 구조.
  12. 제 11 항에 있어서,
    상기 제2 메탈시트부에는,
    상기 제2 인덕터 패키지부의 인덕터 컨택부와 서로 대응하는 위치에 인덕터 접속 관통홀이 형성되는 것을 특징으로 하는 열방출을 향상시키는 반도체 패키지 구조.
  13. 제 12 항에 있어서,
    상기 제1 인덕터 패키지부에는,
    상기 제2 인덕터 패키지부의 인덕터 컨택부와 서로 대응하는 위치에 인덕터 접속 관통홀이 형성되는 것을 특징으로 하는 열방출을 향상시키는 반도체 패키지 구조.
  14. 제 1 항에 있어서,
    상기 제1 메탈시트부와 제1 인덕터 패키지부의 나선 인덕터와의 수직 이격거리는 2 order fraction 이상의 다음의 수학식을 만족하는 것을 특징으로 하는 열방출을 향상시키는 반도체 패키지 구조.
    [수학식]
    D ≥ λ/100
    이때, D는 제1 메탈시트부와 제1 인덕터 패키지부의 나선 인덕터와의 수직 이격거리, λ는 파장
  15. 제 5 항에 있어서,
    상기 격벽과 나선 인덕터와의 거리는 2 order fraction 이상의 다음의 수학식을 만족하는 것을 특징으로 하는 열방출을 향상시키는 반도체 패키지 구조.
    [수학식]
    D ≥ λ/100
    이때, D는 격벽과 나선 인덕터와의 거리, λ는 파장
  16. 제 9 항에 있어서,
    상기 제2 메탈시트부와 제1 인덕터 패키지부의 나선 인덕터와의 수직 이격거리 또는 상기 제2 메탈시트부와 제2 인덕터 패키지부의 나선 인덕터와의 수직 이격거리는 2 order fraction 이상의 다음의 수학식을 만족하는 것을 특징으로 하는 열방출을 향상시키는 반도체 패키지 구조.
    [수학식]
    D ≥ λ/100
    이때, D는 제2 메탈시트부와 제1 인덕터 패키지부의 나선 인덕터 간의 수직 이격거리 또는 제2 메탈시트부와 제2 인덕터 패키지부의 나선 인덕터 간의 수직 이격거리, λ는 당해 초고주파의 파장
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