KR102094401B1 - Semiconductor and manufacturing method thereof - Google Patents

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황완식
윤영빈
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국방과학연구소
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Abstract

According to an embodiment of the present invention, provided is a semiconductor element having reduced metal contact resistance. The semiconductor element comprises: a semiconductor layer having a wide band-gap; a metal electrode layer positioned on one side of the semiconductor layer; and an intermediate layer disposed between the semiconductor layer and the metal electrode layer. An electron affinity value of the intermediate layer is greater than the electron affinity value of the semiconductor layer and is less than a work function value of the metal electrode layer. The metal contact resistance can be reduced by movements of a charge from the metal electrode layer to the semiconductor layer through the intermediate layer.

Description

반도체 소자 및 이의 제조 방법{Semiconductor and manufacturing method thereof}Semiconductor device and manufacturing method therefor {Semiconductor and manufacturing method thereof}

실시예는 반도체 소자 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는 와이드 밴드-갭을 갖는 반도체 층 및 금속 전극 층 사이에 매개 층을 배치함으로써 금속 접촉 저항이 감소되는 반도체 소자 및 이의 제조 방법에 관한 것이다.An embodiment relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device having a wide band-gap semiconductor layer and a metal electrode layer having a reduced contact resistance between metal electrode layers and a method for manufacturing the same will be.

근래에 모바일 기기, 전기자동차, 그리고 대체 에너지 산업의 발달로 높은 전류와 전압을 제어할 수 있는 전력 소자, 특히 반도체 소자에 대한 관심이 크게 증가하고 있다. Recently, with the development of mobile devices, electric vehicles, and alternative energy industries, interest in power devices capable of controlling high currents and voltages, especially semiconductor devices, has increased significantly.

따라서 기존의 실리콘(Si; 1.1eV의 전자 친화력 값) 기반 반도체 소자를 대신하여 효율적인 에너지 사용이 가능하고, 제품의 세분화 및 다운 사이징이 가능한 와이드 밴드-갭을 갖는 산화 갈륨(Ga2O3; 4.8ev의 전자 친화력 값), 질화 갈륨(GaN; 3.4ev의 전자 친화력 값) 및 탄화 규소(SiC; 3.3ev의 전자 친화력 값)에 기반한 반도체 소자에 대한 연구가 활발히 진행되고 있다. Therefore, instead of the existing silicon (Si; electron affinity value of 1.1eV) -based semiconductor device, it is possible to use energy efficiently, and gallium oxide (Ga 2 O 3 ; 4.8) having a wide band-gap that enables product segmentation and downsizing. Research on semiconductor devices based on ev's electron affinity value), gallium nitride (GaN; 3.4ev's electron affinity value) and silicon carbide (SiC; 3.3ev's electron affinity value) has been actively conducted.

기존의 실리콘(Si) 기반 반도체 소자를 적용 및 사용하는 것에 비하여 와이드 밴드-갭을 갖는 반도체에 기반한 반도체 소자를 적용 및 사용하는 것에 문제점이 존재한다. There is a problem in applying and using a semiconductor device based on a semiconductor having a wide band-gap compared to applying and using a conventional silicon (Si) based semiconductor device.

이 중 가장 큰 문제점 중의 하나는 반도체 소자의 금속 접촉 저항의 증가이다. 금속 전극 층에서 반도체 층으로 전자가 주입될 때 실리콘(Si) 기반 반도체 소자에 비하여 와이드 밴드-갭을 갖는 반도체에 기반한 반도체 소자에서는 큰 전위 장벽이 발생하여 반도체 소자의 금속 접촉 저항을 증가시킬 수 있다. One of the biggest problems is an increase in the metal contact resistance of the semiconductor device. When electrons are injected from the metal electrode layer to the semiconductor layer, a large potential barrier occurs in a semiconductor device based on a semiconductor having a wide band-gap compared to a silicon (Si) based semiconductor device, thereby increasing the metal contact resistance of the semiconductor device. .

반도체 소자의 접촉 저항이 증가는 반도체 소자의 특성을 열화 시키는 원인이 되어 반도체 소자의 기능을 감소시킬 수 있다. 이에 와이드 밴드-갭을 갖는 반도체에 기반한 반도체 소자에서의 금속 접촉 저항 증가 문제점을 극복하기 위하여, 접촉 저항 면적을 증가시켜 금속 접촉 저항을 감소시키는 방법이 보고되었다. An increase in the contact resistance of the semiconductor device may cause deterioration of the characteristics of the semiconductor device, and may decrease the function of the semiconductor device. Accordingly, in order to overcome the problem of increasing the metal contact resistance in a semiconductor device based on a semiconductor having a wide band-gap, a method of reducing the metal contact resistance by increasing the contact resistance area has been reported.

다만, 접촉 저항 면적을 증가시켜 금속 접촉 저항을 감소시키는 방법은 반도체 소자의 공정과 미세화를 어렵게 하는 단점이 있어 이를 해결하면서 금속 접촉 저항을 감소시키는 방법의 필요성이 존재하였다.However, the method of reducing the metal contact resistance by increasing the contact resistance area has a disadvantage that makes it difficult to process and refine the semiconductor device, and there is a need for a method of reducing the metal contact resistance while solving this.

실시예들은 와이드 밴드-갭을 갖는 반도체 층, 금속 전극 층, 및 반도체 층과 금속 전극 층 사이에 배치되는 매개 층을 포함함으로써 금속 전극 층에서 반도체 층으로 이동하는 전하가 매개 층을 통하여 이동함으로써 금속 접촉 저항이 감소되는 반도체 소자를 제공한다.Embodiments include a semiconductor layer having a wide band-gap, a metal electrode layer, and an intermediary layer disposed between the semiconductor layer and the metal electrode layer, so that electric charges moving from the metal electrode layer to the semiconductor layer move through the intermediary layer and thus A semiconductor device in which contact resistance is reduced.

다른 실시예들은 상기 반도체 소자의 제조 방법을 제공한다.Other embodiments provide a method for manufacturing the semiconductor device.

본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 이하의 실시예들로부터 또 다른 기술적 과제들이 유추될 수 있다.The technical problems to be achieved by the present embodiment are not limited to the technical problems as described above, and other technical problems may be inferred from the following embodiments.

실시예에 관한 반도체 소자는 와이드 밴드-갭을 갖는 반도체 층; 상기 반도체 층의 일 측에 위치하는 금속 전극 층; 및 상기 반도체 층과 상기 금속 전극 층 사이에 배치되는 매개 층;을 포함하되, 상기 매개 층의 전자 친화력 값은 상기 반도체 층의 전자 친화력 값보다 크고 상기 금속 전극 층의 일 함수 값보다 작으며, 상기 금속 전극 층에서 상기 반도체 층으로 이동하는 전하가 상기 매개 층을 통하여 이동함으로써 금속 접촉 저항이 감소될 수 있다.A semiconductor device according to an embodiment includes a semiconductor layer having a wide band-gap; A metal electrode layer positioned on one side of the semiconductor layer; And an intermediate layer disposed between the semiconductor layer and the metal electrode layer, wherein the electron affinity value of the intermediate layer is greater than the electron affinity value of the semiconductor layer and less than a work function value of the metal electrode layer, and the The metal contact resistance can be reduced by the movement of charge from the metal electrode layer to the semiconductor layer through the intermediate layer.

상기 반도체 층은 산화 갈륨(Ga2O3), 질화 갈륨(GaN) 및 탄화 규소(SiC) 중 하나일 수 있다.The semiconductor layer may be one of gallium oxide (Ga2O3), gallium nitride (GaN), and silicon carbide (SiC).

상기 매개 층은 산화 티타늄(TiO2), 산화 인듐(In2O3), 산화 아연(ZnO) 및 그래핀 중 하나일 수 있다.The intermediate layer may be one of titanium oxide (TiO2), indium oxide (In2O3), zinc oxide (ZnO), and graphene.

상기 매개 층은 상기 반도체 층에 증착됨으로써 상기 반도체 층과 상기 금속 전극 층 사이에 배치될 수 있다.The intermediate layer may be disposed between the semiconductor layer and the metal electrode layer by being deposited on the semiconductor layer.

상기 매개 층은 0.3 nm 내지 5 nm의 두께를 가질 수 있다.The intermediate layer may have a thickness of 0.3 nm to 5 nm.

다른 실시예에 관한 반도체 소자의 제조 방법은 와이드 밴드-갭을 갖는 반도체 층을 배치하는 단계; 매개 층을 상기 반도체 층에 증착하는 단계; 및 금속 전극 층을 상기 매개 층과 접촉하도록 형성하는 단계;를 포함하되, 상기 매개 층의 전자 친화력 값은 상기 반도체 층의 전자 친화력 값보다 크고 상기 금속 전극 층의 일 함수 값보다 작다.A method of manufacturing a semiconductor device according to another embodiment includes disposing a semiconductor layer having a wide band-gap; Depositing an intermediate layer on the semiconductor layer; And forming a metal electrode layer to contact the intermediate layer, wherein the electron affinity value of the intermediate layer is greater than the electron affinity value of the semiconductor layer and less than the work function value of the metal electrode layer.

도 1a는 와이드 밴드-갭을 갖는 반도체 층(일 예시로서 산화 갈륨) 및 금속 전극 층(일 예시로서 티타늄 질화물)을 포함하는 종래의 반도체 소자와 각 층의 전자 친화도 값을 나타낸 도면이다.
도 1b는 와이드 밴드-갭을 갖는 반도체 층, 금속 전극 층, 및 반도체 소자와 금속 전극 층 사이에 매개 층을 포함하는 실시예에 관한 반도체 소자와 각 층의 전자 친화도 값을 나타낸 도면이다.
도 2는 종래의 반도체 소자의 전체 저항과 실시예에 관한 반도체 소자의 전체 저항을 거리에 대하여 Circular TLM(Transmission Line Measurement) 패턴을 통하여 측정한 값을 나타낸 도면이다.
도 3은 25°C와 150°C 각각에서 Circular TLM(Transmission Line Measurement) 패턴을 통하여 도출된 종래의 반도체 소자의 금속 접촉 저항과 실시예에 관한 반도체 소자의 금속 접촉 저항을 비교하여 나타낸 도면이다.
도 4는 다른 실시예에 관한 반도체 소자의 제조 방법의 단계를 도시한 블록도이다.FIG. 1A is a diagram showing an electron affinity value of a conventional semiconductor device including a semiconductor layer having a wide band-gap (gallium oxide as an example) and a metal electrode layer (titanium nitride as an example) and each layer.
FIG. 1B is a view showing an electron affinity value of a semiconductor device and each layer according to an embodiment including a semiconductor layer having a wide band-gap, a metal electrode layer, and an intermediate layer between the semiconductor device and the metal electrode layer.
FIG. 2 is a diagram showing values of a total resistance of a conventional semiconductor device and a total resistance of a semiconductor device according to an embodiment measured through a circular TLM (Transmission Line Measurement) pattern.
FIG. 3 is a view comparing metal contact resistance of a conventional semiconductor device derived through a circular transmission line measurement (TLM) pattern at 25 ° C and 150 ° C, and metal contact resistance of a semiconductor device according to an embodiment.
4 is a block diagram showing steps of a method of manufacturing a semiconductor device according to another embodiment.

이하 첨부된 도면을 참조하면서 오로지 예시를 위한 실시예들을 상세히 설명하기로 한다. 하기 설명은 실시예들을 구체화하기 위한 것일 뿐 발명의 권리 범위를 제한하거나 한정하는 것이 아님은 물론이다. 상세한 설명 및 실시예로부터 당해 기술분야의 전문가가 용이하게 유추할 수 있는 것은 권리범위에 속하는 것으로 해석된다.Hereinafter, exemplary embodiments will be described in detail with reference to the accompanying drawings. It goes without saying that the following description is only for the purpose of embodying the embodiments and does not limit or limit the scope of the invention. From the detailed description and examples, what can be easily inferred by experts in the art is interpreted as belonging to the scope of rights.

본 명세서에서 사용되는 '구비한다' 또는 '포함한다' 등의 용어는 명세서 상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.As used herein, terms such as 'to be provided' or 'to include' should not be construed to include all of the various components or various steps described in the specification, and some components or some of them. It should be construed that they may not be included or may further include additional components or steps.

본 명세서에서 사용되는 용어는 실시예에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 실시예에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 실시예의 전반에 걸친 내용을 토대로 정의되어야 한다.The terms used in the present specification have selected general terms that are currently widely used as possible while considering functions in the embodiments, but this may be changed according to intentions or precedents of a person skilled in the art or the appearance of new technologies. In addition, in certain cases, some terms are arbitrarily selected by the applicant, and in this case, their meanings will be described in detail in the description of the applicable invention. Therefore, the terms used in the embodiments should be defined based on the meanings of the terms and the contents of the embodiments, not simply the names of the terms.

종래에는 실리콘(Si)을 반도체 층(100)으로 한 실리콘 기반 반도체 소자를 적용 및 사용하는 것이 일반적이었다. 하지만 실리콘 기반 반도체 소자는 에너지 효율이 떨어지고, 제품의 미세화가 불가능하여 근래에는 에너지 효율이 향상되고 제품의 미세화가 가능한 와이드 밴드-갭을 갖는 반도체에 기반한 반도체 소자를 적용 및 사용한다.Conventionally, it is common to apply and use a silicon-based semiconductor device using silicon (Si) as the semiconductor layer 100. However, silicon-based semiconductor devices have low energy efficiency, and miniaturization of products is impossible, and in recent years, energy efficiency is improved and semiconductor-based semiconductor devices based on semiconductors having a wide band-gap capable of miniaturization are applied and used.

Figure 112018109031759-pat00001
Figure 112018109031759-pat00001

표 1은 반도체 소자용 반도체 재료들에 대한 동작 저항과 절연 파괴 전압(breakdown voltage)을 비교하여 나타내었다.Table 1 compares the operating resistance and insulation breakdown voltage for semiconductor materials for semiconductor devices.

이 때 절연 파괴 전압이 높은 반도체 재료일수록 더 넓은 밴드-갭을 갖는다. 즉 표 1에서 볼 수 있듯이, 실리콘(Si)보다 탄화 규소(SiC), 산화 갈륨(Ga2O3), 및 질화 갈륨(GaN) 등이 더 높은 절연 파괴 전압을 갖고, 이에 따라 실리콘보다 더 넓은 밴드-갭을 갖는 것을 알 수 있다. 따라서 와이드 밴드-갭을 갖는 반도체 층(100)의 재료로서 탄화 규소(SiC), 산화 갈륨(Ga2O3), 및 질화 갈륨(GaN) 등이 사용될 수 있다.In this case, a semiconductor material having a high dielectric breakdown voltage has a wider band-gap. That is, as shown in Table 1, silicon carbide (SiC), gallium oxide (Ga2O3), and gallium nitride (GaN) have higher dielectric breakdown voltage than silicon (Si), and thus a wider band-gap than silicon. It can be seen that it has. Therefore, silicon carbide (SiC), gallium oxide (Ga2O3), gallium nitride (GaN), or the like can be used as a material for the semiconductor layer 100 having a wide band-gap.

다만 와이드 밴드-갭을 갖는 반도체 기반 반도체 소자는 종래의 실리콘(Si) 기반 반도체 소자에 비하여 증가된 금속 접촉 저항을 갖는 문제점이 있는데, 이는 금속 전극 층(200)에서 반도체 층(100)으로 전자가 주입될 때 큰 전위 장벽이 발생하기 때문이다.However, a semiconductor-based semiconductor device having a wide band-gap has a problem of increased metal contact resistance compared to a conventional silicon (Si) -based semiconductor device, which is an electron from the metal electrode layer 200 to the semiconductor layer 100 This is because a large potential barrier occurs when implanted.

이에 반해 실시예에 관한 반도체 소자는 낮은 금속 접촉 저항을 갖는 와이드 밴드-갭을 갖는 반도체 기반 반도체 소자를 제시하여 반도체 소자의 이용 및 활용 가능성을 증대시킬 수 있다.On the other hand, the semiconductor device according to the embodiment can present a semiconductor-based semiconductor device having a wide band-gap having a low metal contact resistance, thereby increasing the possibility of using and utilizing the semiconductor device.

도 1a는 와이드 밴드-갭을 갖는 반도체 층(100)(일 예시로서 산화 갈륨) 및 금속 전극 층(200)(일 예시로서 티타늄 질화물)을 포함하는 종래의 반도체 소자와 각 층의 전자 친화도 값을 나타낸 도면이고, 도 1b는 와이드 밴드-갭을 갖는 반도체 층(100)(일 예시로서 산화 갈륨), 금속 전극 층(200)(일 예시로서 티타늄 질화물), 및 반도체 소자와 금속 전극 층(200) 사이에 매개 층(150)(일 예시로서 산화 티타늄)을 포함하는 실시예에 관한 반도체 소자와 각 층의 전자 친화도 값을 나타낸 도면이다.1A shows a conventional semiconductor device including a semiconductor layer 100 (gallium oxide as an example) and a metal electrode layer 200 (titanium nitride as an example) having a wide band-gap and electron affinity values of each layer. 1B, a semiconductor layer 100 having a wide band-gap (gallium oxide as an example), a metal electrode layer 200 (titanium nitride as an example), and a semiconductor device and a metal electrode layer 200 ) Is a diagram showing the electron affinity values of the semiconductor device and each layer according to the embodiment including the intermediate layer 150 (titanium oxide as an example).

도 1a를 참조하면, 와이드 밴드-갭을 갖는 반도체 층(100)과 금속 전극 층(200)이 접촉하여 반도체 소자를 형성하고 있음을 알 수 있다. 이 때 반도체 층(100)은 일 예시로서 산화 갈륨(Ga2O3)이 사용되었고, 금속 전극 층(200)은 일 예시로서 질화 티타늄(TiN)이 사용되었으나 반도체 층(100) 및 금속 전극 층(200)의 종류는 이에 제한되지 않는다.Referring to FIG. 1A, it can be seen that the semiconductor layer 100 having a wide band-gap and the metal electrode layer 200 are in contact to form a semiconductor device. In this case, the semiconductor layer 100 is gallium oxide (Ga2O3) as an example, and the metal electrode layer 200 is titanium nitride (TiN) as an example, but the semiconductor layer 100 and the metal electrode layer 200 are used. The type of is not limited to this.

도 1a에서 알 수 있듯이, 반도체 층(100)의 일 예시로서 사용된 산화 갈륨(Ga2O3)의 전자 친화력 값은 4.0ev이고, 금속 전극 층(200)의 일 예시로서 사용된 질화 티타늄(TiN)의 일 함수 값은 4.6ev인 바, 산화 갈륨 반도체 층(100)과, 질화 티타늄 금속 전극 층(200) 사이에는 큰 전위 장벽이 존재한다.As can be seen in Figure 1a, the electron affinity value of gallium oxide (Ga2O3) used as an example of the semiconductor layer 100 is 4.0ev, and titanium nitride (TiN) used as an example of the metal electrode layer 200. As the work function value is 4.6 ev, a large potential barrier exists between the gallium oxide semiconductor layer 100 and the titanium nitride metal electrode layer 200.

이와 같이 와이드 밴드-갭을 갖는 반도체 층(100)과 금속 전극 층(200) 사이에는 큰 전위 장벽이 존재할 수 있다. 반도체 층(100)과 금속 전극 층(200) 사이에 큰 전위 장벽이 존재함에 따라 반도체 소자의 금속 접촉 저항이 증가할 수 있다.As such, a large potential barrier may exist between the semiconductor layer 100 having a wide band-gap and the metal electrode layer 200. The metal contact resistance of the semiconductor device may increase as a large potential barrier exists between the semiconductor layer 100 and the metal electrode layer 200.

반도체 층(100)과 금속 전극 층(200) 사이의 큰 전위 장벽은 옴 접촉(ohmic contact)을 형성하는 것 보다 쇼트키 접촉(shottky contact)을 형성하게 된다. 반도체 층(100)과 금속 전극 층(200) 사이에 옴 접촉이 아닌 쇼트키 접촉이 형성되면 반도체 소자의 소자 특성이 감소되어 반도체 소자를 활용하는 것에 제한이 발생할 수 있어 소자 특성이 향상된 반도체 소자의 필요성이 존재한다.The large potential barrier between the semiconductor layer 100 and the metal electrode layer 200 creates a shottky contact rather than an ohmic contact. When a Schottky contact rather than an ohmic contact is formed between the semiconductor layer 100 and the metal electrode layer 200, device characteristics of the semiconductor device may be reduced, thereby limiting the use of the semiconductor device, resulting in improved device characteristics of the semiconductor device. There is a need.

실시예에 관한 반도체 소자를 나타낸 도 1b를 참조하면, 실시예에 관한 반도체 소자는 와이드 밴드-갭을 갖는 반도체 층(100), 반도체 층(100)의 일 측에 위치하는 금속 전극 층(200) 및 반도체 층(100)과 금속 전극 층(200) 사이에 배치되는 매개 층(150)을 포함함을 알 수 있다.Referring to FIG. 1B showing a semiconductor device according to an embodiment, the semiconductor device according to the embodiment includes a semiconductor layer 100 having a wide band-gap and a metal electrode layer 200 positioned on one side of the semiconductor layer 100. And the intermediate layer 150 disposed between the semiconductor layer 100 and the metal electrode layer 200.

이 때 매개 층(150)의 전자 친화력 값은 반도체 층(100)의 전자 친화력 값보다 크고 금속 전극 층(200)의 일 함수 값보다 작으며, 금속 전극 층(200)에서 반도체 층(100)으로 이동하는 전하가 매개 층(150)을 통하여 이동함으로써 금속 접촉 저항이 감소될 수 있다.At this time, the electron affinity value of the intermediate layer 150 is greater than the electron affinity value of the semiconductor layer 100 and less than the work function value of the metal electrode layer 200, from the metal electrode layer 200 to the semiconductor layer 100 Metal contact resistance can be reduced by moving electric charges through the intermediate layer 150.

와이드 밴드-갭을 갖는 반도체 층(100)은 일 예시로서 산화 갈륨(Ga2O3)이, 금속 전극 층(200)은 일 예시로서 질화 티타늄(TiN), 반도체 층(100)과 금속 전극 층(200) 사이의 매개 층(150)은 일 예시로서 산화 티타늄(TiO2)이 사용되었다. 다만, 매개 층(150)의 전자 친화력 값이 반도체 층(100)의 전자 친화력 값보다 크고 금속 전극 층(200)의 일 함수 값보다 작은 조건을 만족하는 내에서 반도체 층(100), 금속 전극 층(200), 및 매개 층(150)의 종류는 이에 제한되지 않는다.The semiconductor layer 100 having a wide band-gap is gallium oxide (Ga2O3) as an example, and the metal electrode layer 200 is titanium nitride (TiN) as an example, the semiconductor layer 100 and the metal electrode layer 200 The intermediate layer 150 between the titanium oxide (TiO2) was used as an example. However, the semiconductor layer 100 and the metal electrode layer within the condition that the electron affinity value of the intermediate layer 150 is greater than the electron affinity value of the semiconductor layer 100 and less than the work function value of the metal electrode layer 200 The type of the 200 and the intermediate layer 150 is not limited thereto.

반도체 층(100)으로 사용된 산화 갈륨(Ga2O3)의 전자 친화력 값은 4.0ev이고, 금속 전극 층(200)으로 사용된 질화 티타늄(TiN)의 일 함수 값은 4.6ev이다. 따라서, 산화 갈륨 반도체 층(100)과, 질화 티타늄 금속 전극 층(200) 사이에는 큰 전위 장벽이 존재한다. The electron affinity value of gallium oxide (Ga2O3) used as the semiconductor layer 100 is 4.0ev, and the work function value of titanium nitride (TiN) used as the metal electrode layer 200 is 4.6ev. Therefore, a large potential barrier exists between the gallium oxide semiconductor layer 100 and the titanium nitride metal electrode layer 200.

실시예에 관한 반도체 소자는 산화 갈륨 반도체 층(100)과 질화 티타늄 금속 전극 층(200) 사이에 일 예시로서 4.2ev의 전자 친화력 값을 갖는 산화 티타늄(TiO2)을 매개 층(150)으로서 배치시킬 수 있다.In the semiconductor device according to the embodiment, as an example, between the gallium oxide semiconductor layer 100 and the titanium nitride metal electrode layer 200, titanium oxide (TiO2) having an electron affinity value of 4.2ev is disposed as the intermediate layer 150. You can.

반도체 층(100)의 전자 친화력 값과 금속 전극 층(200)의 일 함수 값 사이에 위치하는 전자 친화력 값을 갖는 매개 층(150)을 배치함에 따라 금속 전극 층(200)과 매개 층(150) 사이에, 매개 층(150)과 반도체 층(100) 사이에 계단식의 접촉이 형성될 수 있다. The metal electrode layer 200 and the intermediate layer 150 are arranged by arranging the intermediate layer 150 having an electron affinity value located between the electron affinity value of the semiconductor layer 100 and the work function value of the metal electrode layer 200 In between, a stepped contact may be formed between the intermediate layer 150 and the semiconductor layer 100.

매개 층(150)이 배치됨에 따라 형성된 금속 전극 층(200)과 매개 층(150) 사이, 매개 층(150)과 반도체 층(100) 사이의 계단식 접촉은 매개 층(150)이 존재 하지 않을 때의 금속 전극 층(200)과 반도체 층(100) 사이의 전위 장벽보다 낮은 전위 장벽을 가져 계단 형식을 갖는 옴 접촉(ohmic contact)을 형성할 수 있다.The stepped contact between the metal electrode layer 200 and the intermediate layer 150 formed as the intermediate layer 150 is disposed, and between the intermediate layer 150 and the semiconductor layer 100 is when the intermediate layer 150 is not present. It has a potential barrier lower than the potential barrier between the metal electrode layer 200 and the semiconductor layer 100 of can form an ohmic contact having a stepped shape.

실시예에 관한 반도체 소자는 매개 층(150)을 배치함으로써 계단 형식을 갖는 옴 접촉을 형성함에 따라 향상된 소자 특성을 가질 수 있다. 즉, 금속 전극 층(200)에서 반도체 층(100)으로 이동하는 전하는 금속 전극 층(200)에서 매개 층(150)으로 이동한 후, 매개 층(150)에서 반도체 층(100)으로 이동하여 반도체 소자 내에서 계단 형식의 옴 접촉을 형성할 수 있다.The semiconductor device according to the embodiment may have improved device characteristics by forming an ohmic contact having a stepped shape by arranging the intermediate layer 150. That is, electric charges moving from the metal electrode layer 200 to the semiconductor layer 100 move from the metal electrode layer 200 to the intermediate layer 150, and then from the intermediate layer 150 to the semiconductor layer 100 to move the semiconductor A stepped ohmic contact can be formed within the device.

반도체 소자 내에서 계단 형식의 옴 접촉이 형성됨에 따라 금속 전극 층(200)에서 더 많은 전하가 반도체 층(100)으로 이동할 수 있는 바 반도체 소자의 금속 접촉 저항이 개선되는 효과를 가질 수 있다.As the ohmic contact of the step type is formed in the semiconductor device, more electric charges can be transferred from the metal electrode layer 200 to the semiconductor layer 100, so that the metal contact resistance of the semiconductor device can be improved.

반도체 층(100)은 산화 갈륨(Ga2O3), 질화 갈륨(GaN) 및 탄화 규소(SiC) 중 하나일 수 있다. 도 1a 및 도 1b의 예시로서의 4.0ev의 전자 친화력 값을 갖는 산화 갈륨(Ga2O3) 뿐 아니라 질화 갈륨(GaN) 및 탄화 규소(SiC) 중 하나가 반도체 층(100)을 형성할 수 있는데, 이 때 반도체 층(100)은 실리콘보다 큰 절연 파괴 전압을 갖는 와이드 밴드-갭을 갖는 반도체 재료일 수 있다.The semiconductor layer 100 may be one of gallium oxide (Ga2O3), gallium nitride (GaN), and silicon carbide (SiC). As an example of FIGS. 1A and 1B, one of gallium oxide (Ga2O3) as well as gallium nitride (GaN) and silicon carbide (SiC) having an electron affinity value of 4.0ev can form the semiconductor layer 100. The semiconductor layer 100 may be a semiconductor material having a wide band-gap having a dielectric breakdown voltage greater than that of silicon.

매개 층(150)은 산화 티타늄(TiO2), 산화 인듐(In2O3), 산화 아연(ZnO) 및 그래핀 중 하나일 수 있다. 도 1a 및 도 1b의 예시로서의 4.2ev의 전자 친화력 값을 갖는 산화 티타늄(TiO2)뿐 아니라 산화 인듐(GaN), 산화 아연(ZnO) 및 그래핀 중 하나가 반도체 층(100)을 형성할 수 있는데, 이 때 매개 층(150)의 전자 친화력 값은 반도체 층(100)의 전자 친화력 값보다 크고 금속 전극 층(200)의 일 함수 값보다 작다. The intermediate layer 150 may be one of titanium oxide (TiO2), indium oxide (In2O3), zinc oxide (ZnO), and graphene. 1A and 1B, one of indium oxide (GaN), zinc oxide (ZnO), and graphene, as well as titanium oxide (TiO2) having an electron affinity value of 4.2ev, may form the semiconductor layer 100. , At this time, the electron affinity value of the intermediate layer 150 is greater than the electron affinity value of the semiconductor layer 100 and less than the work function value of the metal electrode layer 200.

반도체 소자의 각 층은 다음과 같은 식을 만족할 수 있다.Each layer of the semiconductor device may satisfy the following equation.

Figure 112018109031759-pat00002
Figure 112018109031759-pat00002

반도체 소자의 층의 전자 친화력 값은 수학식 1과 같은 관계를 가진다. 이 때 매개 층(150)의 전자 친화력 값인 EAm이 반도체 층(100)의 전자 친화력 값인 EAs보다 크고 금속 전극 층(200)의 일 함수 값인 EAe보다 작기 때문에 반도체 소자 내에서 이동하는 전하가 금속 전극 층(200)에서 매개 층(150)으로 이동한 후, 매개 층(150)에서 반도체 층(100)으로 이동하는 계단 형식의 옴 접촉을 형성할 수 있다.The electron affinity value of the layer of the semiconductor device has a relationship as in Equation 1. At this time, since the electron affinity value of the intermediate layer 150 E Am is greater than the electron affinity value E As of the semiconductor layer 100 and smaller than the work function value E Ae of the metal electrode layer 200, the electric charge moving in the semiconductor device After moving from the metal electrode layer 200 to the intermediate layer 150, a step-type ohmic contact moving from the intermediate layer 150 to the semiconductor layer 100 may be formed.

매개 층(150)은 반도체 층(100)에 증착됨으로써 반도체 층(100)과 금속 전극 층(200) 사이에 배치될 수 있다. 매개 층(150)이 반도체 층(100)의 일 면 상에 증착된 후 금속 전극 층(200)이 매개 층(150)과 접촉하도록 형성될 수 있다.The intermediate layer 150 may be disposed between the semiconductor layer 100 and the metal electrode layer 200 by being deposited on the semiconductor layer 100. The metal electrode layer 200 may be formed to contact the intermediate layer 150 after the intermediate layer 150 is deposited on one surface of the semiconductor layer 100.

이 때 매개 층(150)은 0.3 nm 내지 5 nm의 두께를 가질 수 있으며, 매개 층(150)의 두께가 0.3 nm 내지 5 nm임에 따라 터널링 효과에 의한 반도체 소자의 열화를 최소화할 수 있다.At this time, the intermediate layer 150 may have a thickness of 0.3 nm to 5 nm, and as the intermediate layer 150 has a thickness of 0.3 nm to 5 nm, deterioration of a semiconductor device due to a tunneling effect may be minimized.

도 2는 종래의 반도체 소자의 전체 저항과 실시예에 관한 반도체 소자의 전체 저항을 거리에 대하여 Circular TLM(Transmission Line Measurement) 패턴을 통하여 측정한 값을 나타낸 도면이다.FIG. 2 is a diagram showing values of a total resistance of a conventional semiconductor device and a total resistance of a semiconductor device according to an embodiment measured through a circular TLM (Transmission Line Measurement) pattern.

반도체 소자에 계단 형식의 옴 접촉이 형성됨에 따라 전하가 금속 전극 층(200)에서 반도체 층(100)으로 주입되는 확률이 증가되어 더 많은 전하가 반도체 층(100)으로 이동할 수 있다. 이에 따라 반도체 소자의 금속 접촉 저항이 개선되는 효과를 가질 수 있다.As the ohmic contact of the step type is formed in the semiconductor device, the probability that charge is injected from the metal electrode layer 200 to the semiconductor layer 100 is increased, so that more charge can be transferred to the semiconductor layer 100. Accordingly, the metal contact resistance of the semiconductor device may be improved.

종래의 반도체 소자의 전체 저항과 실시예에 관한 반도체 소자의 거리에 대한 금속 접촉 저항을 Circular TLM(Transmission Line Measurement) 패턴을 통하여 측정한 값을 나타낸 도 2를 참조하면 금속 접촉 저항의 개선 효과를 보다 명확히 알 수 있다.Referring to FIG. 2, which shows a value measured through a circular TLM (Transmission Line Measurement) pattern of a metal contact resistance for a distance of a semiconductor device according to an embodiment and a total resistance of a conventional semiconductor device, the effect of improving the metal contact resistance is improved I can clearly see.

도 2를 참조하면, 도 2의 X축은 각각의 Circular TLM 패턴의 전극 사이의 거리를 가리키고, Y축은 두 측정 전극 사이에 배치된 반도체 소자의 전체 저항을 가리킨다. Referring to FIG. 2, the X-axis of FIG. 2 indicates the distance between the electrodes of each circular TLM pattern, and the Y-axis indicates the total resistance of the semiconductor device disposed between the two measurement electrodes.

그래프에서 점선은 종래의 반도체 소자, 즉 반도체 층(100)과 금속 전극 층(200)을 포함하되, 매개 층(150)을 반도체 층(100)과 금속 전극 층(200) 사이에 포함하지 않는 반도체 소자의 전체 저항을 가리키고, 실선은 실시예에 관한 반도체 소자, 즉 반도체 층(100), 금속 전극 층(200), 및 반도체 층(100)과 금속 전극 층(200) 사이에 매개 층(150)을 포함하는 반도체 소자의 전체 저항을 가리킨다.The dotted line in the graph is a conventional semiconductor device, that is, a semiconductor that includes the semiconductor layer 100 and the metal electrode layer 200, but does not include the intermediate layer 150 between the semiconductor layer 100 and the metal electrode layer 200. Refers to the total resistance of the device, and the solid line indicates the semiconductor device according to the embodiment, that is, the semiconductor layer 100, the metal electrode layer 200, and the intermediate layer 150 between the semiconductor layer 100 and the metal electrode layer 200. Refers to the total resistance of the semiconductor device including.

이 때 실시예에 관한 반도체 소자의 매개 층(150)은 1 nm 두께의 산화 티타늄(TiO2)이 사용되었다. 종래의 반도체 소자의 전체 저항과 실시예에 관한 반도체 소자의 전체 저항을 비교하여 보면 실시예에 관한 반도체 소자의 전체 저항이 종래의 반도체 소자의 전체 저항보다 현저히 낮은 것을 알 수 있다.In this case, as the intermediate layer 150 of the semiconductor device according to the embodiment, titanium oxide (TiO 2) having a thickness of 1 nm was used. Comparing the total resistance of the conventional semiconductor device with the total resistance of the semiconductor device according to the embodiment, it can be seen that the total resistance of the semiconductor device according to the embodiment is significantly lower than the total resistance of the conventional semiconductor device.

즉, 반도체 소자에 매개 층(150)이 포함됨으로써 계단 형식의 옴 접촉이 형성되고, 이에 따라 반도체 소자의 금속 접촉 저항이 개선되어 반도체 소자의 전체 저항이 낮아짐을 알 수 있다.That is, it can be seen that a step-type ohmic contact is formed by including the intermediate layer 150 in the semiconductor device, and thus the metal contact resistance of the semiconductor device is improved to lower the overall resistance of the semiconductor device.

또한 도 2에서 Circular TLM 패턴을 통하여 측정한 종래의 반도체 소자의 전체 저항 수치와 실시예에 관한 반도체 소자의 전체 저항 수치를 각각 선형적으로 이은 두 직선의 기울기가 유사한 값을 가지는 것을 알 수 있다.In addition, it can be seen from FIG. 2 that the slopes of the two straight lines successively connecting the total resistance value of the conventional semiconductor device measured through the circular TLM pattern and the total resistance value of the semiconductor device according to the embodiment have similar values.

이는 종래의 종래의 반도체 소자와 실시예에 관한 반도체 소자가 매개 층(150)의 유무에 따라 서로 상이하게 제작되었음에도, 반도체 층(100), 예를 들어 산화 갈륨(GaO2)의 면 저항이 유사하다는 것을 의미할 수 있으며 이는 종래의 반도체 소자의 전체 저항 측정 값과 실시예에 관한 반도체 소자의 전체 저항 측정 값의 측정 신뢰성을 제시할 수 있다.This means that although the conventional semiconductor device and the semiconductor device according to the embodiment are manufactured differently depending on the presence or absence of the intermediate layer 150, the sheet resistance of the semiconductor layer 100, for example, gallium oxide (GaO2), is similar. It can mean that it can present the measurement reliability of the total resistance measurement value of the conventional semiconductor device and the total resistance measurement value of the semiconductor device according to the embodiment.

도 3은 25°C와 150°C 각각에서 Circular TLM(Transmission Line Measurement) 패턴을 통하여 도출된 종래의 반도체 소자의 금속 접촉 저항과 실시예에 관한 반도체 소자의 금속 접촉 저항을 비교하여 나타낸 도면이다.FIG. 3 is a diagram comparing metal contact resistance of a conventional semiconductor device derived through a circular transmission line measurement (TLM) pattern at 25 ° C and 150 ° C, and metal contact resistance of a semiconductor device according to an embodiment.

25°C와 150°C 각각에서 Circular TLM(Transmission Line Measurement) 패턴을 통하여 도출된 종래의 반도체 소자의 전체 저항과 실시예에 관한 반도체 소자의 전체 저항을 비교하여 나타낸 도 3을 참조하면, 반도체 소자의 소자 특성인 금속 접촉 저항의 개선 정도를 보다 상세히 알 수 있다.Referring to FIG. 3, which shows the overall resistance of a conventional semiconductor device derived through a circular transmission line measurement (TLM) pattern at 25 ° C and 150 ° C, and the overall resistance of a semiconductor device according to an embodiment, the semiconductor device It can be seen in more detail the degree of improvement of the metal contact resistance, which is a device characteristic of.

도 3을 참조하면, 종래의 반도체 소자의 금속 접촉 저항에 비하여 실시예에 관한 반도체 소자의 금속 접촉 저항이 약 30 % 내지 50 % 개선됨을 알 수 있다. 즉, 실시예에 관한 반도체 소자의 금속 접촉 저항이 종래의 반도체 소자의 금속 접촉 저항보다 약 30 % 내지 50 % 감소될 수 있다.Referring to FIG. 3, it can be seen that the metal contact resistance of the semiconductor device according to the embodiment is improved by about 30% to 50% compared to the metal contact resistance of the conventional semiconductor device. That is, the metal contact resistance of the semiconductor device according to the embodiment may be reduced by about 30% to 50% than the metal contact resistance of the conventional semiconductor device.

실시예에 관한 반도체 소자의 금속 접촉 저항과 종래의 반도체 소자의 금속 접촉 저항을 측정하여 비교하는 실험이 25°C 및 150°C의 온도에서 각각 수행되었다. 25°C는 반도체 소자가 포함될 수 있는 다양한 전자 기기가 일반적으로 작동되는 온도일 수 있다. The experiment of measuring and comparing the metal contact resistance of the semiconductor device according to the example and the metal contact resistance of the conventional semiconductor device was performed at temperatures of 25 ° C and 150 ° C, respectively. 25 ° C may be a temperature at which various electronic devices that may include semiconductor devices are generally operated.

또한 도 3에서 알 수 있듯이, 실시예에 관한 반도체 소자의 금속 접촉 저항에 관한 실험은 150°C의 온도에서 수행되었다. 이는 와이드 밴드-갭을 갖는 반도체 층(100)을 포함하는 반도체 소자의 특성상 통상적인 작동 온도 이외에 고온 등의 환경에서 작동될 경우가 빈번함에 따라 고온의 환경을 적용시켜 Circular TLM 패턴을 적용하고 동일한 조건 하에서 실험이 수행되었다.In addition, as can be seen in Figure 3, the experiment on the metal contact resistance of the semiconductor device according to the embodiment was performed at a temperature of 150 ° C. This is a characteristic of a semiconductor device including a semiconductor layer 100 having a wide band-gap, and it is frequently operated in an environment such as a high temperature in addition to the normal operating temperature. The experiment was conducted under.

도 3에 도시된 바와 같이, 각 온도에서의 실험 결과를 통하여 25°C 및 150°C의 온도 각각에서 실시예에 관한 반도체 소자의 금속 접촉 저항이 종래의 반도체 소자의 금속 접촉 저항보다 감소한 것을 알 수 있다. As shown in FIG. 3, through the experiment results at each temperature, it can be seen that the metal contact resistance of the semiconductor device according to the embodiment at a temperature of 25 ° C and 150 ° C is lower than that of the conventional semiconductor device. You can.

종래의 반도체 소자의 금속 접촉 저항에서 실시예에 관한 반도체 소자의 금속 접촉 저항을 뺀 차이 값은 25°C에서의 차이 값이 150°C에서의 차이 값보다 더 큰 것을 알 수 있다. 종래의 반도체 소자의 금속 접촉 저항에서 실시예에 관한 반도체 소자의 금속 접촉 저항 값을 나눈 비율 값은 25°C에서의 비율 값 및 150°C에서의 비율 값이 서로 유사한 것을 알 수 있다.It can be seen that the difference value obtained by subtracting the metal contact resistance of the semiconductor device according to the embodiment from the metal contact resistance of the conventional semiconductor device is greater than the difference value at 150 ° C. It can be seen that the ratio value obtained by dividing the metal contact resistance value of the semiconductor device according to the embodiment from the metal contact resistance of the conventional semiconductor element is similar to the ratio value at 25 ° C and the ratio value at 150 ° C.

반도체 소자에 매개 층(150)을 배치함으로써 금속 전극 층(200)과 매개 층(150) 및 매개 층(150)과 반도체 층(100) 사이에 계단 형식의 옴 접촉이 형성되고 전자의 전이 확률이 증가되어 금속 접촉 저항이 낮아진 것을 알 수 있다.By placing the intermediate layer 150 on the semiconductor device, a stepped ohmic contact is formed between the metal electrode layer 200 and the intermediate layer 150 and the intermediate layer 150 and the semiconductor layer 100, and the probability of electron transfer is It can be seen that the metal contact resistance was lowered due to the increase.

통상의 기술자는 도 3에 도시된 실험 결과를 바탕으로 실시예에 관한 반도체 소자가 외부 온도에 영향을 받지 않고 금속 접촉 저항 감소 효과를 가질 수 있다는 것을 이해할 수 있다. 이러한 금속 접촉 저항 감소 효과를 포함하는 반도체 소자를 구비하는 전자 기기의 활용 범위 또한 외부 온도와는 별도로 활용될 수 있음을 알 수 있다.Based on the experimental results shown in FIG. 3, a person skilled in the art can understand that the semiconductor device according to the embodiment may have a metal contact resistance reduction effect without being affected by external temperature. It can be seen that the utilization range of the electronic device including the semiconductor device including the effect of reducing the metal contact resistance can also be utilized separately from the external temperature.

도 4는 다른 실시예에 관한 반도체 소자의 제조 방법의 단계를 도시한 블록도이다.4 is a block diagram showing steps of a method of manufacturing a semiconductor device according to another embodiment.

다른 실시예에 관한 반도체 소자의 제조 방법은 와이드 밴드-갭을 갖는 반도체 층(100)을 배치하는 단계(1000); 매개 층(150)을 반도체 층(100)에 증착하는 단계(2000); 및 금속 전극 층(200)을 매개 층(150)과 접촉하도록 형성하는 단계(3000);를 포함하되, 매개 층(150)의 전자 친화력 값은 반도체 층(100)의 전자 친화력 값보다 크고 금속 전극 층(200)의 일 함수 값보다 작다.A method of manufacturing a semiconductor device according to another embodiment includes disposing a semiconductor layer 100 having a wide band-gap (1000); Depositing an intermediate layer 150 on the semiconductor layer 100 (2000); And forming the metal electrode layer 200 to contact the intermediate layer 150 (3000), wherein the electron affinity value of the intermediate layer 150 is greater than the electron affinity value of the semiconductor layer 100 and the metal electrode Less than the work function value of layer 200.

와이드 밴드-갭을 갖는 반도체 층(100)은 일 예시로서 산화 갈륨(Ga2O3), 질화 갈륨(GaN) 및 탄화 규소(SiC) 중 하나일 수 있으며, 매개 층(150)은 산화 티타늄(TiO2), 산화 인듐(In2O3), 산화 아연(ZnO) 및 그래핀 중 하나일 수 있으나 이에 제한되지 않는다.The semiconductor layer 100 having a wide band-gap may be, for example, one of gallium oxide (Ga2O3), gallium nitride (GaN), and silicon carbide (SiC), and the intermediate layer 150 may be titanium oxide (TiO2), It may be one of indium oxide (In2O3), zinc oxide (ZnO) and graphene, but is not limited thereto.

매개 층(150)은 반도체 층(100)에 증착됨으로써 반도체 층(100)의 일 면 상에 위치할 수 있으며 매개 층(150)이 반도체 층(100)의 일 면 상에 증착된 후 금속 전극 층(200)이 매개 층(150)과 접촉하도록 형성될 수 있다.The intermediate layer 150 may be located on one side of the semiconductor layer 100 by being deposited on the semiconductor layer 100, and the metal electrode layer after the intermediate layer 150 is deposited on one side of the semiconductor layer 100 200 may be formed to contact the intermediate layer 150.

다른 실시예에 관한 반도체 소자의 제조 방법에 따라 생성된 반도체 소자는 와이드 밴드-갭을 갖는 반도체 층과 금속 전극 층(200) 사이에 매개 층(150)이 배치될 수 있다. In the semiconductor device produced according to the method of manufacturing a semiconductor device according to another embodiment, the intermediate layer 150 may be disposed between the semiconductor layer having a wide band-gap and the metal electrode layer 200.

반도체 층(100)의 전자 친화력 값과 금속 전극 층(200)의 일 함수 값 사이에 위치하는 전자 친화력 값을 갖는 매개 층(150)을 배치함에 따라 금속 전극 층(200)과 매개 층(150) 사이에, 매개 층(150)과 반도체 층(100) 사이에 계단식의 접촉이 형성될 수 있다. The metal electrode layer 200 and the intermediate layer 150 are arranged by arranging the intermediate layer 150 having an electron affinity value located between the electron affinity value of the semiconductor layer 100 and the work function value of the metal electrode layer 200 In between, a stepped contact may be formed between the intermediate layer 150 and the semiconductor layer 100.

이에 따라 금속 전극 층(200)과 매개 층(150) 사이, 매개 층(150)과 반도체 층(100) 사이에 계단식 접촉이 형성될 수 있다. 즉, 금속 전극 층(200)에서 반도체 층(100)으로 이동하는 전하는 금속 전극 층(200)에서 매개 층(150)으로 이동한 후, 매개 층(150)에서 반도체 층(100)으로 이동하여 반도체 소자 내에서 계단 형식의 옴 접촉을 형성할 수 있다.Accordingly, a stepped contact may be formed between the metal electrode layer 200 and the intermediate layer 150 and between the intermediate layer 150 and the semiconductor layer 100. That is, electric charges moving from the metal electrode layer 200 to the semiconductor layer 100 move from the metal electrode layer 200 to the intermediate layer 150, and then from the intermediate layer 150 to the semiconductor layer 100 to move the semiconductor A stepped ohmic contact can be formed within the device.

반도체 소자 내에서 계단 형식의 옴 접촉이 형성됨에 따라 금속 전극 층(200)에서 더 많은 전하가 반도체 층(100)으로 이동할 수 있는 바 반도체 소자의 금속 접촉 저항이 개선되는 효과를 가질 수 있다.As the ohmic contact of the step type is formed in the semiconductor device, more electric charges can be transferred from the metal electrode layer 200 to the semiconductor layer 100, so that the metal contact resistance of the semiconductor device can be improved.

다른 실시예 관한 반도체 소자의 제조 방법의 구성 및 효과는 실시예에 관한 반도체 소자의 구성 및 효과에 대하여 상술한 설명과 동일한 부분이 있는 바, 이와 중복되는 범위에서의 자세한 설명은 생략하도록 한다.The configuration and effects of the method for manufacturing a semiconductor device according to another embodiment are similar to those described above with respect to the configuration and effects of the semiconductor device according to the embodiment, and detailed description in the overlapping range will be omitted.

실시예들은 와이드 밴드-갭을 갖는 반도체 층(100), 금속 전극 층(200), 및 반도체 층(100)과 금속 전극 층(200) 사이에 배치되는 매개 층(150)을 포함함으로써 금속 전극 층(200)에서 반도체 층(100)으로 이동하는 전하가 매개 층(150)을 통하여 이동함으로써 금속 접촉 저항이 감소되는 반도체 소자 및 이의 제조 방법을 제공한다.Embodiments include a metal electrode layer by including a semiconductor layer 100 having a wide band-gap, a metal electrode layer 200, and an intermediate layer 150 disposed between the semiconductor layer 100 and the metal electrode layer 200. Provided is a semiconductor device in which electric charges moving from (200) to the semiconductor layer (100) pass through the intermediate layer (150), thereby reducing metal contact resistance.

실시예에 관한 반도체 소자는 와이드 밴드-갭을 갖는 반도체 층(100), 금속 전극 층(200), 및 반도체 층(100)과 금속 전극 층(200) 사이에 배치된 매개 층(150)을 포함함으로써 각 층 사이에 계단 형식의 옴 접촉이 형성할 수 있다. 각 층 사이에 계단 형식의 접촉이 형성됨에 따라 반도체 소자의 금속 접촉 저항이 개선되어 반도체 소자의 전체 저항이 낮아지는 효과를 가질 수 있다.The semiconductor device according to the embodiment includes a semiconductor layer 100 having a wide band-gap, a metal electrode layer 200, and an intermediate layer 150 disposed between the semiconductor layer 100 and the metal electrode layer 200 By doing so, a step-shaped ohmic contact can be formed between each floor. As the stair-type contact is formed between the layers, the metal contact resistance of the semiconductor device is improved, so that the overall resistance of the semiconductor device is lowered.

실시예에 관한 반도체 소자가 금속 접촉 저항의 개선 효과를 가짐에 따라 실시예에 관한 반도체 소자를 포함하는 전자 기기 및 다양한 모바일 기기 등이 금속 접촉 저항의 개선 효과를 이용하여 다양한 목적으로 제조되고 활용될 수 있음은 통상의 기술자에게 자명한 사실에 불과할 것이다.As the semiconductor device according to the embodiment has an effect of improving the metal contact resistance, electronic devices and various mobile devices including the semiconductor device according to the embodiment are manufactured and utilized for various purposes by using the effect of improving the metal contact resistance. Being able is just a matter of course for a person skilled in the art.

본 실시예와 관련된 기술 분야에서 통상의 지식을 가진 자는 상기된 기재의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 방법들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.Those of ordinary skill in the art related to the present embodiment will understand that it may be implemented in a modified form without departing from the essential characteristics of the above-described substrate. Therefore, the disclosed methods should be considered in terms of explanation, not limitation. The scope of the present invention is shown in the claims rather than the foregoing description, and all differences within the equivalent range should be interpreted as being included in the present invention.

Claims (6)

와이드 밴드-갭을 갖는 반도체 층;
상기 반도체 층의 일 측에 위치하는 금속 전극 층; 및
상기 반도체 층과 상기 금속 전극 층 사이에 배치되는 매개 층;을 포함하되,
상기 매개 층의 전자 친화력 값은 상기 반도체 층의 전자 친화력 값보다 크고 상기 금속 전극 층의 일 함수 값보다 작으며,
상기 매개 층은 산화 티타늄(TiO2), 산화 인듐(In2O3), 및 산화 아연(ZnO) 중 하나이고,
상기 금속 전극 층에서 상기 반도체 층으로 이동하는 전하가 상기 매개 층을 통하여 이동함으로써 금속 접촉 저항이 감소되는,
반도체 소자.A semiconductor layer having a wide band-gap;
A metal electrode layer positioned on one side of the semiconductor layer; And
Including, but; an intermediate layer disposed between the semiconductor layer and the metal electrode layer,
The electron affinity value of the intermediate layer is greater than the electron affinity value of the semiconductor layer and less than the work function value of the metal electrode layer,
The intermediate layer is one of titanium oxide (TiO 2 ), indium oxide (In 2 O 3 ), and zinc oxide (ZnO),
The metal contact resistance is reduced by the electric charge moving from the metal electrode layer to the semiconductor layer through the intermediate layer,
Semiconductor device. 제 1 항에 있어서,
상기 반도체 층은 산화 갈륨(Ga2O3), 질화 갈륨(GaN) 및 탄화 규소(SiC) 중 하나인, 반도체 소자.According to claim 1,
The semiconductor layer is one of gallium oxide (Ga 2 O 3 ), gallium nitride (GaN) and silicon carbide (SiC), a semiconductor device. 삭제delete 제 1 항에 있어서,
상기 매개 층은 상기 반도체 층에 증착됨으로써 상기 반도체 층과 상기 금속 전극 층 사이에 배치되는, 반도체 소자.According to claim 1,
And the intermediate layer is disposed between the semiconductor layer and the metal electrode layer by being deposited on the semiconductor layer. 제 1 항에 있어서,
상기 매개 층은 0.3 nm 내지 5 nm의 두께를 갖는, 반도체 소자.According to claim 1,
The intermediate layer has a thickness of 0.3 nm to 5 nm, a semiconductor device. 와이드 밴드-갭을 갖는 반도체 층을 배치하는 단계;
매개 층을 상기 반도체 층에 증착하는 단계; 및
금속 전극 층을 상기 매개 층과 접촉하도록 형성하는 단계;를 포함하되,
상기 매개 층의 전자 친화력 값은 상기 반도체 층의 전자 친화력 값보다 크고 상기 금속 전극 층의 일 함수 값보다 작으며,
상기 매개 층은 산화 티타늄(TiO2), 산화 인듐(In2O3), 및 산화 아연(ZnO) 중 하나인,
반도체 소자의 제조 방법.
Disposing a semiconductor layer having a wide band-gap;
Depositing an intermediate layer on the semiconductor layer; And
Including; forming a metal electrode layer to contact the intermediate layer;
The electron affinity value of the intermediate layer is greater than the electron affinity value of the semiconductor layer and less than the work function value of the metal electrode layer,
The intermediate layer is one of titanium oxide (TiO 2 ), indium oxide (In 2 O 3 ), and zinc oxide (ZnO),
Method for manufacturing a semiconductor device.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120068157A1 (en) * 2010-09-21 2012-03-22 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Transistor Having Graphene Base
WO2016002386A1 (en) * 2014-07-02 2016-01-07 富士電機株式会社 Silicon carbide semiconductor element production method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120068157A1 (en) * 2010-09-21 2012-03-22 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Transistor Having Graphene Base
WO2016002386A1 (en) * 2014-07-02 2016-01-07 富士電機株式会社 Silicon carbide semiconductor element production method

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
논문1 *
논문2 *

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