KR102092635B1 - Dynamic residue amplifier and the using pipelined analog-to-digital converter - Google Patents

Dynamic residue amplifier and the using pipelined analog-to-digital converter Download PDF

Info

Publication number
KR102092635B1
KR102092635B1 KR1020180088786A KR20180088786A KR102092635B1 KR 102092635 B1 KR102092635 B1 KR 102092635B1 KR 1020180088786 A KR1020180088786 A KR 1020180088786A KR 20180088786 A KR20180088786 A KR 20180088786A KR 102092635 B1 KR102092635 B1 KR 102092635B1
Authority
KR
South Korea
Prior art keywords
voltage
input
output
unit
output node
Prior art date
Application number
KR1020180088786A
Other languages
Korean (ko)
Other versions
KR20200017593A (en
Inventor
김철우
박윤수
송재근
최요한
임채강
Original Assignee
고려대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 고려대학교 산학협력단 filed Critical 고려대학교 산학협력단
Priority to KR1020180088786A priority Critical patent/KR102092635B1/en
Publication of KR20200017593A publication Critical patent/KR20200017593A/en
Application granted granted Critical
Publication of KR102092635B1 publication Critical patent/KR102092635B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
    • H03F3/45744—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction
    • H03F3/45748—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction by using a feedback circuit
    • H03F3/45753—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by offset reduction by using a feedback circuit using switching means, e.g. sample and hold
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H03F3/45192—Folded cascode stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
    • H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
    • H03M1/0607—Offset or drift compensation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Amplifiers (AREA)

Abstract

본 발명에 따른 동적 레지듀 증폭기는, N 개의 스테이지로 구성된 파이프라인 아날로그-디지털 변환기의 동적 레지듀 증폭기에 있어서, 출력단에 VDD로 충전한 후, 첫 번째 스테이지의 디에이씨의 상단-노드 캐패시터 및 하단-노드 캐패시터로부터입력단에 각각 아날로그 샘플링된 제1 입력 전압(Vip) 및 제2 입력 전압(Vin)을 입력받고, 제1 입력 전압(Vip)과 제2 입력 전압(Vin)의 차이를 증폭하여 제1 출력노드전압(Voutp)과 제2 출력노드전압(Voutn), 및 제3 출력 전압(VTP)을 출력하는 메인 증폭부; 상기 메인 증폭부의 출력단에 인가되는 VDD로 동시에 출력단에 충전한 후, 입력단에 일정 전압을 입력받고, 소정 시간 동안의 방전 시 상기 VDD 값에 비례하여 제3 출력노드전압(Vp,t) 및 제4 출력노드전압(Vn,t)을 출력하는 증폭 시간 결정부; 및 상기 증폭 시간 결정부의 제3 출력노드전압(Vp,t) 및 제4 출력노드전압(Vn,t)을 입력받고, 기설정된 전압 값(Vth:threshold)에 해당될 때, 상기 메인 증폭부에 턴-오프(turn-off) 신호를 출력하는 인버터부를 포함하는 점에 그 특징이 있다.
본 발명에 의하면, 동적 레지듀 증폭기에 증폭 시간을 결정하는 구성을 마련함으로써 파이프라인 아날로그-디지털 변환기에 적합한 높은 선형성을 가지는 동적 레지듀 증폭기의 증폭시간을 조절하고,증폭기 출력의 CM(common mode)을 특정 값으로 정의할 수 있다.The dynamic residual amplifier according to the present invention, in a dynamic analogue amplifier of a pipeline analog-to-digital converter composed of N stages, after charging with V DD at the output stage, the DC-top capacitor of the first stage and The first input voltage (Vip) and the second input voltage (Vin) sampled analog to the input terminal are input from the lower-node capacitor, respectively, and the difference between the first input voltage (Vip) and the second input voltage (Vin) is amplified. A main amplifier for outputting a first output node voltage (V outp ), a second output node voltage (V outn ), and a third output voltage (V TP ); After simultaneously charging the output terminal with V DD applied to the output terminal of the main amplifying unit, a constant voltage is input to the input terminal, and a third output node voltage (Vp, t) in proportion to the V DD value during discharge for a predetermined time and An amplification time determining unit outputting the fourth output node voltage (Vn, t); And when the third output node voltage (Vp, t) and the fourth output node voltage (Vn, t) of the amplification time determining unit are input and correspond to a preset voltage value (V th : threshold), the main amplification unit. It has a feature in that it includes an inverter unit that outputs a turn-off signal.
According to the present invention, by providing a configuration for determining the amplification time in a dynamic residual amplifier, the amplification time of a dynamic residual amplifier having high linearity suitable for a pipeline analog-to-digital converter is adjusted, and a common mode (CM) of the amplifier output Can be defined as a specific value.

Description

동적 레지듀 증폭기 및 이를 포함하는 파이프라인 아날로그-디지털 변환기{DYNAMIC RESIDUE AMPLIFIER AND THE USING PIPELINED ANALOG-TO-DIGITAL CONVERTER}DYNAMIC RESIDUE AMPLIFIER AND THE USING PIPELINED ANALOG-TO-DIGITAL CONVERTER

본 발명은 동적 레지듀 증폭기 및 이를 포함하는 파이프라인 아날로그-디지털 변환기에 관한 것으로, 특히 파이프라인 아날로그-디지털 변환기에 적합한 높은 선형성을 가지는 동적 레지듀 증폭기의 증폭시간을 조절하고, 증폭기 출력의 CM(common mode)을 특정 값으로 정의할 수 있는 동적 레지듀 증폭기 및 이를 포함하는 파이프라인 아날로그-디지털 변환기에 관한 것이다.The present invention relates to a dynamic residual amplifier and a pipeline analog-to-digital converter including the same, in particular, it adjusts the amplification time of a dynamic residual amplifier having a high linearity suitable for a pipeline analog-to-digital converter, and the CM ( common mode) is defined as a dynamic residual amplifier and a pipeline analog-to-digital converter including the same.

최근 CMOS(Complementary Metal Oxide Semiconductor) 공정기술과 디지털 신호처리 기술의 발전으로 차세대 개인 휴대용기기, 고속 디지털 통신망, 의료용 부품등 다양한 장치에 고속/고해상도의 아날로그-디지털 변환기(Analog to digital Converter)가 더욱 폭넓게 사용되고 있다. 특히 영상신호를 처리하는 이미지 시스템에서는 이미지 센서로부터 ADC에 전달되는 아날로그 신호가 아주 미세하기 때문에 작은 신호도 구별할 수 있는 고해상도의 ADC가 필요하다. With the recent development of Complementary Metal Oxide Semiconductor (CMOS) process technology and digital signal processing technology, high-speed / high-resolution analog-to-digital converters are widely used in various devices such as next-generation personal portable devices, high-speed digital communication networks, and medical parts. Is being used. In particular, in an image system processing a video signal, an analog signal transmitted from the image sensor to the ADC is very fine, and therefore a high resolution ADC capable of distinguishing small signals is required.

또한, 디지털 캠코더, 이동통신등 통신 및 영상처리 응용 시스템에서도 12비트 내지 14비트 수준의 높은 해상도와 수십 MHz 수준의 높은 샘플링 속도를 가지는 고성능의 ADC가 요구된다.In addition, high-performance ADCs having high resolutions of 12 to 14 bits and high sampling rates of several tens of MHz are also required in communication and image processing application systems such as digital camcorders and mobile communication.

특히, 고속, 고해상도를 얻기 위해서 파이프라인 아날로그-디지털 변환기가 적용되고 있으며,이러한 파이프라인 아날로그-디지털 변환기의 경우 전력 소모가 큰 스테티(static)증폭기가 필요하다. 따라서,스테틱(static)증폭기를 대체하기 위하여 동적(dynamic) 증폭기가 개발되어 왔지만, 낮은 선형성 때문에 고해상도를 얻는데 어려움이 있었다. In particular, pipeline analog-to-digital converters are applied to obtain high-speed and high-resolution, and these pipeline analog-to-digital converters require a static amplifier with high power consumption. Therefore, a dynamic amplifier has been developed to replace the static amplifier, but due to the low linearity, it is difficult to obtain a high resolution.

이러한 동적 증폭기의 증폭 시간은 증폭기의 전압 이득과 선형적으로 비례하므로 정교해야 하고,출력 CM 레벨은 정확하게 정의되어야 주변 회로가 문제를 발생하지 않고 작동하게 된다.그러나,동적 증폭기는 낮은 전력 소모와 낮은 노이즈 특성으로 저전력 반도체에 적용되고 있으나 증폭 시간, 출력 CM레벨, 선형성 등 여러 문제점을 가지고 있다.Since the amplification time of these dynamic amplifiers is linearly proportional to the voltage gain of the amplifier, it must be elaborated, and the output CM level must be accurately defined so that the peripheral circuit operates without causing problems. However, the dynamic amplifier has low power consumption and low It is applied to low-power semiconductors due to its noise characteristics, but has several problems such as amplification time, output CM level, and linearity.

한국등록특허 KR10-1811283 호Korean Registered Patent KR10-1811283

본 발명은 동적 레지듀 증폭기에 증폭 시간을 결정하는 구성을 마련함으로써 파이프라인 아날로그-디지털 변환기에 적합한 높은 선형성을 가지는 동적 레지듀 증폭기의 증폭시간을 조절하고,증폭기 출력의 CM(common mode)을 특정 값으로 정의할 수 있는 동적 레지듀 증폭기 및 이를 포함하는 파이프라인 아날로그-디지털 변환기를 제공하는데 그 목적이 있다.The present invention adjusts the amplification time of a dynamic residual amplifier having high linearity suitable for a pipeline analog-to-digital converter by providing a configuration for determining the amplification time in a dynamic residual amplifier, and specifies a common mode (CM) of the amplifier output. The aim is to provide a dynamic residual amplifier that can be defined by value and a pipeline analog-to-digital converter including the same.

상기의 목적을 달성하기 위해 본 발명의 일 실시 예에 따른 동적 레지듀 증폭기는, N 개의 스테이지로 구성된 파이프라인 아날로그-디지털 변환기의 동적 레지듀 증폭기에 있어서, 출력단에 VDD로 충전한 후, 첫 번째 스테이지의 디에이씨 캐피시터 상단-노드 전압, 제1 입력 전압(Vip) 및 제2 입력 전압(Vin)을 입력단에 입력받고, 입력받은 전압의 차이를 제1 출력노드전압(Voutp)과 제2 출력노드전압(Voutn), 및 그 중간값인 제3 출력 전압(VTP)을 출력하는 메인 증폭부; 상기 메인 증폭부의 출력단에 인가되는 VDD로 동시에 출력단에 충전한 후, 입력단에 일정 전압을 입력받고, 소정 시간 동안의 방전 시 상기 VDD 값에 비례하여 제3 출력노드전압(Vp,t) 및 제4 출력노드전압(Vn,t)을 출력하는 증폭 시간 결정부; 및 상기 증폭 시간 결정부의 제3 출력노드전압(Vp,t) 및 제4 출력노드전압(Vn,t)을 입력받고, 기설정된 전압 값(Vth:threshold)에 해당될 때, 상기 메인 증폭부에 턴-오프(turn-off) 신호를 출력하는 인버터부를 포함하는 점에 그 특징이 있다.In order to achieve the above object, the dynamic residual amplifier according to an embodiment of the present invention, in a dynamic residual amplifier of a pipeline analog-to-digital converter composed of N stages, after charging with the output terminal V DD , the first The top-node voltage, the first input voltage (Vip), and the second input voltage (Vin) of the DC capacitor of the second stage are input to the input terminal, and the difference between the received voltages is the first output node voltage (V outp ) and the second A main amplifier for outputting the output node voltage V outn and a third output voltage V TP that is an intermediate value thereof; After simultaneously charging the output terminal with V DD applied to the output terminal of the main amplifying unit, a constant voltage is input to the input terminal, and a third output node voltage (Vp, t) in proportion to the V DD value during discharge for a predetermined time and An amplification time determining unit outputting the fourth output node voltage (Vn, t); And when the third output node voltage (Vp, t) and the fourth output node voltage (Vn, t) of the amplification time determining unit are input and correspond to a preset voltage value (V th : threshold), the main amplification unit. It has a feature in that it includes an inverter unit that outputs a turn-off signal.

바람직하게는, 상기 메인 증폭부는, 출력단에 마련되어 VDD를 충전하는 제1 캐패시터; 상기 제1 캐패시터와 연결된 샘플 스위칭부; 상기 디에이씨로부터 아날로그 샘플링된 제1 입력 전압(Vip) 및 제2 입력 전압(Vin)을 입력받는 제1 입력단 스위칭부; 상기 인버터의 증폭 클럭 신호를 입력받아 상기 샘플 스위칭부 및 상기 제1 입력단 스위칭부의 동작을 제어하는 제1 클럭 스위칭부; 및 상기 샘플 스위칭부와 상기 제1 입력단 스위칭부 사이에 마련되어 상기 제1 클럭 스위칭부가 턴-오프될 때, 상기 제3 출력 전압(VTp)을 저장하는 제2 캐패시터를 포함하는 점에 그 특징이 있다.Preferably, the main amplification unit, a first capacitor provided at the output terminal for charging V DD ; A sample switching unit connected to the first capacitor; A first input terminal switching unit that receives analog sampled first input voltage (Vip) and second input voltage (Vin) from the DC; A first clock switching unit that receives the amplified clock signal of the inverter and controls the operation of the sample switching unit and the first input terminal switching unit; And a second capacitor provided between the sample switching unit and the first input terminal switching unit and storing the third output voltage V T p when the first clock switching unit is turned off. There is this.

바람직하게는, 상기 증폭 시간 결정부는, 출력단에 마련되어 VDD를 충전하는 제3 캐패시터; 일정 전압을 입력받아 동작하는 제2 입력단 스위칭부; 상기 아날로그-디지털 변환기로부터 클럭 신호를 입력받아 동작하는 제2 클럭 스위칭부; 상기 제3 캐패시터 및 상기 제2 입력단 스위칭부 사이에 마련되어 상기 VDD에서 방전될 때, 제3 출력노드전압(Vp,t) 및 제4 출력노드전압(Vn,t)을 출력하는 제4 캐패시터를 포함하는 점에 그 특징이 있다.Preferably, the amplification time determination unit, a third capacitor provided at the output terminal for charging V DD ; A second input terminal switching unit that operates by receiving a constant voltage; A second clock switching unit that operates by receiving a clock signal from the analog-to-digital converter; A fourth capacitor is provided between the third capacitor and the second input terminal switching unit to output a third output node voltage (Vp, t) and a fourth output node voltage (Vn, t) when discharged from the V DD . The inclusion point has its characteristics.

바람직하게는, 상기 인버터부는, 상기 제3 출력노드전압(Vp,t)을 입력받는 제1 인버터; 상기 제4 출력노드전압(Vn,t)을 입력받는 제2 인버터; 상기 제1 인터버 및 상기 제2 인버터의 출력 신호를 입력받아 선택적으로 출력 신호를 출력하는 제3 인버터; 및 상기 제3 인버터의 출력 신호 및 클럭 신호를 입력받아 증폭 클럭 신호를 출력하는 낸드게이트를 포함하는 점에 그 특징이 있다.Preferably, the inverter unit, a first inverter that receives the third output node voltage (Vp, t); A second inverter receiving the fourth output node voltage (Vn, t); A third inverter receiving the output signals of the first inverter and the second inverter and selectively outputting the output signals; And a NAND gate that receives an output signal and a clock signal from the third inverter and outputs an amplified clock signal.

바람직하게는, 상기 메인 증폭부 및 상기 증폭 시간 결정부의 각 출력단에 VDD 로 충전될 때, 클럭 신호는"0"이 입력되는 점에 그 특징이 있다.Preferably, when the main amplification unit and the amplification time determining unit are charged with V DD at each output terminal, the clock signal has a characteristic in that “0” is input.

바람직하게는, 상기 메인 증폭부 및 상기 증폭 시간 결정부의 각 출력단에 VDD 로 충전된 후, 클럭 신호가 "1"이 입력되면 상기 충전된 VDD 에서 상기 메인 증폭부의 제1 출력노드전압(Voutp ) 및 제2 출력노드전압(Voutn), 상기 증폭 시간 결정부의 제3 출력노드전압(Vp,t) 및 제4 출력노드전압(Vn,t)으로 방전되는 점에 그 특징이 있다.Preferably, after the main amplification unit and the amplification time determination unit are charged with V DD at each output terminal, when a clock signal is input as “1”, the first output node voltage (V) of the main amplification unit at the charged V DD outp ) and the second output node voltage (V outn ), the third output node voltage (Vp, t) and the fourth output node voltage (Vn, t) of the amplification time determining unit are discharged.

바람직하게는, 상기 인버터부는 상기 제3 출력노드전압(Vp,t) 및 제4 출력노드전압(Vn,t)은 기설정된 전압 값(Vth:threshold)에 해당될 때, N 개의 스테이지에서 두 번째 스테이지의 샘플 스위칭부를 턴-오프(turn-off)하도록 제어 신호를 출력하는 점에 그 특징이 있다.Preferably, the inverter unit when the third output node voltage (Vp, t) and the fourth output node voltage (Vn, t) corresponds to a predetermined voltage value (V th : threshold), two in N stages The feature is that the control signal is output to turn-off the sample switching unit of the second stage.

바람직하게는, 상기 메인 증폭부는, 상기 인버터부로부터 턴-오프(turn-off) 신호가 입력되는 시점에 상기 제1 입력 전압(Vip)과 제2 입력 전압(Vin)을 증폭하여 제1 출력노드전압(Voutp)과 제2 출력노드전압(Voutn)의 전압차(Voutp - Voutn)를 저장하는 저장하는 점에 그 특징이 있다.Preferably, the main amplifying unit amplifies the first input voltage (Vip) and the second input voltage (Vin) at a time when a turn-off signal is input from the inverter unit, and a first output node is amplified. It is characterized by storing the voltage difference (V outp- V outn ) between the voltage (V outp ) and the second output node voltage (V outn ).

바람직하게는, 상기 증폭된 전압(Voutp - Voutn)은 두 번째 스테이지의 하단-노드 캐패시터에 입력되는 점에 그 특징이 있다.Preferably, the amplified voltage (V outp- V outn ) is characterized in that it is input to the bottom-node capacitor of the second stage.

바람직하게는, 상기 두 번째 스테이지의 상단-노드 캐패시터에는 상기 하단-노드 캐패시터에 입력되는 상기 증폭된 전압(Voutp - Voutn)의 중간값이 입력되는 점에 그 특징이 있다.Preferably, it is characterized in that the intermediate value of the amplified voltage (V outp- V outn ) input to the lower-node capacitor is input to the upper-node capacitor of the second stage.

또한, 상기의 목적을 달성하기 위해 본 발명의 일 실시 예에 따른 파이프라인 아날로그-디지털 변환기는, 복수의 스테이지로 구성되는 파이프라인 구조를 가지며, 각단은, 아날로그 입력신호를 디지털 신호로 변환하고, 아날로그 입력신호에 해당하는 디지털비트를 디텍팅하는 서브플래쉬 아날로그-디지털 변환기; 상기 출력된 디지털비트에 대응하여 상기 디지털 신호를 아날로그 샘플링 신호로 변환하는 디지털-아날로그 변환기; 및 상기 아날로그 입력신호와 상기 아날로그 샘플링 신호의 차이를 증폭하는 동적 레지듀 증폭기를 포함하며, 상기 동적 레지듀 증폭기는, 아날로그 샘플링된 제1 입력 전압(Vip) 및 제2 입력 전압(Vin)을 입력받고, 입력받은 제1 입력 전압(Vip) 및 제2 입력 전압(Vin)의 차이를 증폭하여 제1 출력노드전압(Voutp)과 제2 출력노드전압(Voutn) 그리고 두 전압의 중간값인 제 3 출력 전압(VTP)을 출력하는 메인 증폭부; 및 상기 메인 증폭부의 출력단에 인가되는 VDD로 동시에 출력단에 충전한 후, 입력단에 일정 전압을 입력받고, 소정 시간 동안의 방전 시 상기 VDD 값에 비례하여 제3 출력노드전압(Vp,t) 및 제4 출력노드전압(Vn,t)을 출력하고 이에 대응하여 기설정된 전압 값(Vth:threshold)에 해당될 때, 상기 메인 증폭부에 턴-오프(turn-off) 신호를 출력하는 증폭 시간 결정부를 포함하는 점에 그 특징이 있다. In addition, to achieve the above object, the pipeline analog-to-digital converter according to an embodiment of the present invention has a pipeline structure composed of a plurality of stages, and each stage converts an analog input signal into a digital signal, A sub-flash analog-to-digital converter detecting a digital bit corresponding to an analog input signal; A digital-to-analog converter converting the digital signal into an analog sampling signal in response to the output digital bit; And a dynamic residual amplifier for amplifying the difference between the analog input signal and the analog sampling signal, wherein the dynamic residual amplifier inputs an analog sampled first input voltage (Vip) and a second input voltage (Vin). The first output node voltage V outp and the second output node voltage V outn are amplified by amplifying the difference between the received first input voltage Vip and the second input voltage Vin. A main amplifying unit outputting a third output voltage V TP ; And V DD applied to the output terminal of the main amplifying unit, and simultaneously charged to the output terminal, receives a constant voltage at the input terminal, and when discharged for a predetermined time, a third output node voltage (Vp, t) in proportion to the V DD value. And outputting a fourth output node voltage (Vn, t) and corresponding to a preset voltage value (V th : threshold), outputting a turn-off signal to the main amplifier It has a feature in that it includes a time determining unit.

본 발명에 의하면, 동적 레지듀 증폭기에 증폭 시간을 결정하는 구성을 마련함으로써 파이프라인 아날로그-디지털 변환기에 적합한 높은 선형성을 가지는 동적 레지듀 증폭기의 증폭시간을 조절하고,증폭기 출력의 CM(common mode)을 특정 값으로 정의할 수 있다.According to the present invention, by providing a configuration for determining the amplification time in a dynamic residual amplifier, the amplification time of a dynamic residual amplifier having high linearity suitable for a pipeline analog-to-digital converter is adjusted, and a common mode (CM) of the amplifier output Can be defined as a specific value.

도 1은 본 발명의 일 실시예에 따른 파이프라인 아날로그-디지털 변환기의 구성을 개략적으로 도시한 도면이다.
도 2는 상기 도 1의 각 스테이지의 동적 레지듀 증폭기의 구성을 개략적으로 도시한 도면이다.
도 3는 상기 도 1의 각 스테이지의 CDAC 및 샘플홀더의 회로 구성을 개략적으로 도시한 도면이다.
도 4는 상기 도 2의 메인 증폭부의 회로 구성을 개략적으로 도시한 도면이다.
도 5는 상기 도 2의 증폭 시간 결정부의 회로 구성을 개략적으로 도시한 도면이다.
도 6은 본 발명의 동적 레지듀 증폭기에 입력되는 신호의 파형을 도시한 도면이다.
도 7a및 도 7b는 본 발명의 동적 레지듀 증폭기의 1단계 동작 과정 및 출력 파형을 도시한 도면이다.
도 8a및 도 8b는 본 발명의 동적 레지듀 증폭기의 2단계 동작 과정 및 출력 파형을 도시한 도면이다.
도 9a및 도 9b는 본 발명의 동적 레지듀 증폭기의 3단계 동작 과정 및 출력 파형을 도시한 도면이다.1 is a view schematically showing the configuration of a pipeline analog-to-digital converter according to an embodiment of the present invention.
FIG. 2 is a diagram schematically showing the configuration of the dynamic residual amplifier of each stage of FIG. 1.
FIG. 3 is a diagram schematically showing a circuit configuration of the CDAC and sample holder of each stage of FIG. 1.
4 is a diagram schematically showing the circuit configuration of the main amplifying unit of FIG. 2.
5 is a diagram schematically showing a circuit configuration of the amplification time determination unit of FIG. 2.
6 is a diagram showing a waveform of a signal input to the dynamic residual amplifier of the present invention.
7A and 7B are diagrams showing a one-step operation process and an output waveform of the dynamic residual amplifier of the present invention.
8A and 8B are diagrams showing a two-step operation process and an output waveform of the dynamic residual amplifier of the present invention.
9A and 9B are diagrams showing a three-step operation process and an output waveform of the dynamic residual amplifier of the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면을 참조하여 상세하게 설명하도록 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.The present invention can be applied to various changes and can have various embodiments, and specific embodiments will be described in detail with reference to the drawings. However, this is not intended to limit the present invention to specific embodiments, and should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. In describing each drawing, similar reference numerals are used for similar components.

제1, 제2, A, B 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재 항목들의 조합 또는 복수의 관련된 기재 항목들 중의 어느 항목을 포함한다.Terms such as first, second, A, and B may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from other components. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component. The term and / or includes a combination of a plurality of related description items or any one of a plurality of related description items.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급될 때에는 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. When a component is said to be "connected" to or "connected" to another component, it should be understood that other components may be directly connected to or connected to the other component, but may exist in the middle. something to do. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it should be understood that no other component exists in the middle.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terms used in this application are only used to describe specific embodiments, and are not intended to limit the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "include" or "have" are intended to indicate the presence of features, numbers, steps, actions, components, parts or combinations thereof described herein, one or more other features. It should be understood that the existence or addition possibilities of fields or numbers, steps, operations, components, parts or combinations thereof are not excluded in advance.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by a person skilled in the art to which the present invention pertains. Terms such as those defined in a commonly used dictionary should be interpreted as having meanings consistent with meanings in the context of related technologies, and should not be interpreted as ideal or excessively formal meanings unless explicitly defined in the present application. Does not.

명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 포함한다고 할때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있다는 것을 의미한다. Throughout the specification and claims, when a part includes a certain component, this means that other components may be further included rather than excluding other components unless specifically stated to the contrary.

이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 도 1은 본 발명의 일 실시예에 따른 파이프라인 아날로그-디지털 변환기의 구성을 개략적으로 도시한 도면이고, 도 2는 상기 도 1의 각 스테이지의 동적 레지듀 증폭기의 구성을 개략적으로 도시한 도면이고, 도 3은 상기 도 1의 각 스테이지의 CDAC 및 샘플홀더의 회로 구성을 개략적으로 도시한 도면이고, 도 4는 상기 도 2의 메인 증폭부의 회로 구성을 개략적으로 도시한 도면이고, 도 5는 상기 도 2의 증폭 시간 결정부의 회로 구성을 개략적으로 도시한 도면이고, 도 6은 본 발명의 동적 레지듀 증폭기에 입력되는 신호의 타이밍 파형을 도시한 도면이다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. 1 is a diagram schematically showing the configuration of a pipeline analog-to-digital converter according to an embodiment of the present invention, and FIG. 2 is a diagram schematically showing the configuration of a dynamic residual amplifier of each stage of FIG. 1. , FIG. 3 is a diagram schematically showing the circuit configuration of the CDAC and sample holder of each stage of FIG. 1, FIG. 4 is a diagram schematically showing the circuit configuration of the main amplification unit of FIG. 2, and FIG. 5 is the 2 is a diagram schematically showing the circuit configuration of the amplification time determination unit, and FIG. 6 is a diagram showing a timing waveform of a signal input to the dynamic residual amplifier of the present invention.

도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 파이프라인 아날로그-디지털 변환기(이하 ADC라 칭함)(100)는, 2.5bit 로 구동되는 N 개의 스테이지(110, 110-1… 110-N)로 구성되는 파이프라인 구조를 가지며, 상기 파이프라인 ADC(100)는 N 개의 스테이지(STG1 내지 STGn)(110)로 구성되어 있고, 각 스테이지(STGi)(110)는, 서브플래쉬 아날로그-디지털변환기(sub-ADC)(111), CDAC 제어부(112), 디지털-아날로그 변환기(CDAC)(113) 및 동적 레지듀 증폭기(114)를 포함하여 구성된다. 여기서, 마지막 스테이지와 연결된 플래쉬 아날로그-디지털변환기(115)가 더 구성될 수 있다. As shown in Figure 1, the pipeline analog-to-digital converter (hereinafter referred to as ADC) 100 according to an embodiment of the present invention, N stages (110, 110-1 ... 110- driven by 2.5bit) N) has a pipeline structure, the pipeline ADC 100 is composed of N stages (STG1 to STGn) 110, each stage (STGi) 110, sub-flash analog-digital It includes a converter (sub-ADC) 111, a CDAC control unit 112, a digital-to-analog converter (CDAC) 113, and a dynamic residual amplifier 114. Here, the flash analog-to-digital converter 115 connected to the last stage may be further configured.

상기 서브플래쉬 아날로그-디지털변환기(sub-ADC)(111)는 아날로그 입력신호를 디지털 신호로 변환하고, 아날로그 입력신호에 해당하는 디지털 비트를 디텍팅하게 된다. The sub-flash analog-to-digital converter (sub-ADC) 111 converts an analog input signal to a digital signal and detects a digital bit corresponding to the analog input signal.

상기 CDAC 제어부(112)는 상기 디지털-아날로그 변환기(113)의 동작을 제어하는 제어 신호를 출력하게 된다.The CDAC control unit 112 outputs a control signal that controls the operation of the digital-to-analog converter 113.

도 3에 도시된 바와 같이, 상기 디지털-아날로그 변환기(CDAC)(113)는 상기 출력된 디지털 비트에 대응하여 상기 디지털 신호를 아날로그 샘플링 신호로 변환하게 된다. 3, the digital-to-analog converter (CDAC) 113 converts the digital signal into an analog sampling signal in response to the output digital bit.

보다 구체적으로, 상기 디지털-아날로그 변환기(이하 CDAC: Capacitive Digital-to-Analog Converter)(113)로 각 단의 입력 아날로그 신호의 샘플링(Sampling)을 위한 샘플/홀더(S/H:sample-and-holder)와 상기 서브-플래쉬 ADC(111)의 출력에 해당하는 대표 아날로그값과 실제 신호의 차이를 얻기 위한 디지털 아날로그 변환기(DAC)로 구성될 수 있다. 여기서, 상기 샘플/홀더는 아날로그 입력 신호를 샘플링하여 후술할 캐패시터 어레이의 상부-노드 및 하부-노드에 선택적으로 연결한다.More specifically, the sample-holder (S / H: sample-and-for sampling) of the input analog signal of each stage with the digital-to-analog converter (hereinafter referred to as CDAC: Capacitive Digital-to-Analog Converter) 113 holder) and a digital-to-analog converter (DAC) for obtaining a difference between a representative analog value corresponding to the output of the sub-flash ADC 111 and an actual signal. Here, the sample / holder samples an analog input signal and selectively connects the upper-node and lower-node of a capacitor array to be described later.

상기 CDAC(113)가 정확히 동작하기 위해서는 각 스테이지에 사용된 커패시터를 구동하기 위한 정밀한 기준전압이 필요하다. 이러한 정밀한 기준전압을 얻기위해 일반적으로 집적회로(IC)에서는 단일피드 백버퍼(Unity-gain feedback Buffer)를 사용한다. 이러한 다단구조의 ADC는 그종류(예컨대, Pipeline, Two-step 및 Cyclic 등)에 따라 각각의 동작이 일어나는 타이밍은 다를 수 있다. 그러나, 상위 디지털코드는 첫번째단(STG1)(110)에서 얻어내고, 이에 따르는 하위단들(STG2 내지 STGn)(110-1,110-2..110-n)에서 나머지 코드들을 순차적으로 얻어낸다. 각단은 설계에 따라 일반적으로 최소 1-비트(bit)에서 최대 6-비트 정도까지의 디지털코드를 얻어낼 수 있다. In order for the CDAC 113 to operate correctly, a precise reference voltage for driving the capacitor used in each stage is required. In order to obtain this precise reference voltage, an integrated circuit (IC) generally uses a unity-gain feedback buffer. The timing of each operation of the multi-stage ADC may vary according to its type (eg, pipeline, two-step, and cyclic). However, the upper digital code is obtained from the first stage (STG1) 110, and the remaining codes are sequentially obtained from the following lower stages (STG2 to STGn) 110-1,110-2..110-n. Depending on the design, each stage can generally obtain digital codes ranging from a minimum of 1-bit to a maximum of 6-bit.

상기 CDAC(113)는 복수의 캐패시터를 포함하는 캐패시터 어레이로 구성되고, 상부-노드 및 하부-노드로 구분된다. 이러한, 복수의 캐패시터는 이진-가중(binary-weighted) 캐패시터로 구성될 수 있다. 이진-가중치 캐패시터는 디지털 신호의 상위 비트에 대응하는 캐패시터와 하위 비트에 대응하는 캐패시터가 2의 n제곱의 관계를 갖는 경우를 의미한다. 일 예로, 디지털 신호의 최상위 비트에 대응하는 캐패시터가 "C"의 캐패시턴스를 갖는다고 가정하면, 차상위 비트에 대응하는 캐패시터는 "1/2C"의 캐패시턴스를 갖는다. The CDAC 113 is composed of a capacitor array including a plurality of capacitors, and is divided into an upper-node and a lower-node. Such a plurality of capacitors may be configured as binary-weighted capacitors. Binary-weighted capacitor means a case where a capacitor corresponding to a high-order bit of a digital signal and a capacitor corresponding to a low-order bit have a relationship of powers of two. For example, assuming that the capacitor corresponding to the most significant bit of the digital signal has a capacitance of "C", the capacitor corresponding to the next-highest bit has a capacitance of "1 / 2C".

상기 CDAC 제어부(112)는 상기 CDAC(113)의 캐패시터 어레이의 하부-노드에 인가되는 기준 전압을 제어한다. 본 명세서에서는 설명의 편의를 위하여 제1 입력 전압(Vip), 제2 입력 전압(Vin) 및 제3 기준 전압(예를 들면, Vcm) 중 하나를 각각의 캐패시터의 하부-노드에 인가하는 것으로 가정한다. 이 때, 제 3 기준 전압인 Vcm은 제 1 입력 전압 및 제 2 입력 전압의 평균 값일 수 있다. 상기 CDAC 제어부(112)가 하부-노드에 인가하는 기준 전압의 종류는 일 예에 불과하며 실시예에 따라서 다양하게 설정할 수 있다.The CDAC control unit 112 controls a reference voltage applied to a sub-node of the capacitor array of the CDAC 113. For convenience of description, one of the first input voltage (Vip), the second input voltage (Vin), and the third reference voltage (eg, V cm ) is applied to the sub-node of each capacitor for convenience of description. I assume. In this case, the third reference voltage Vcm may be an average value of the first input voltage and the second input voltage. The type of the reference voltage applied to the lower-node by the CDAC control unit 112 is only an example and may be variously set according to embodiments.

도 2에 도시된 바와 같이, 상기 동적 레지듀 증폭기(Dynamic Residue Amplifier)(114)는 메인 증폭부(210), 증폭 시간 결정부(220) 및 인버터부(230)으로 구성하여 상기 아날로그 입력신호와 상기 아날로그 샘플링 신호의 차이를 증폭하여 출력하게 된다. 아날로그 입력신호와 해당 디지털코드의 차이(잔류전압)를 증폭하여, 다음 단에 전달하는 역할을 한다. 예컨대, 2Bi-1의 이득을 얻는다면 Bi는 i번째 스테이지(STGi)의 해상도로써, 이상적인 경우의 이득의 1/2로 설계를 함으로써 각 스테이지에서 발생한 ADC의 에러를 보정할 수 있다.As shown in Figure 2, the dynamic residual amplifier (Dynamic Residue Amplifier) 114 is composed of a main amplification unit 210, amplification time determination unit 220 and the inverter unit 230 and the analog input signal and The difference between the analog sampling signals is amplified and output. It amplifies the difference (residual voltage) between the analog input signal and the corresponding digital code and transmits it to the next stage. For example, if a gain of 2Bi-1 is obtained, Bi is the resolution of the i-th stage (STGi), and by designing at half the gain in the ideal case, the error of the ADC generated in each stage can be corrected.

도 4에 도시된 바와 같이, 메인 증폭부(210)는, 출력단에 마련되어 VDD를 충전하는 제1 캐패시터(C1, C2), 상기 제1 캐패시터(C1, C2)와 연결된 샘플 스위칭부(S1, S2), 상기 디에이씨로부터 아날로그 샘플링된 제1 입력 전압(Vip) 및 제2 입력 전압(Vin)을 입력받는 제1 입력단 스위칭부(M1, M2), 상기 인버터(230)의 증폭 클럭 신호를 입력받아 상기 샘플 스위칭부(S1, S2), 상기 제1 입력단 스위칭부(M1, M2)의 동작을 제어하는 제1 클럭 스위칭부(M3), 상기 샘플 스위칭부(S1, S2)와 상기 제1 입력단 스위칭부(M1, M2) 사이에 마련되어 상기 제1 클럭 스위칭부가 턴-오프될 때, 제3 출력 전압(예를 들면, VTP)을 저장하는 제2 캐패시터(C3, C4)를 포함하여 구성된다.4, the main amplification unit 210 is provided at the output terminal, the first capacitors (C1, C2) for charging V DD , and the sample switching unit (S1) connected to the first capacitors (C1, C2) S2), the first input terminal switching unit (M1, M2) receiving the analog sampled first input voltage (Vip) and second input voltage (Vin) from the DC, the input of the amplified clock signal of the inverter 230 A first clock switching unit (M3) that receives and controls the operation of the sample switching units (S1, S2), the first input terminal switching units (M1, M2), the sample switching units (S1, S2) and the first input terminal It is provided between the switching units M1 and M2, and when the first clock switching unit is turned off, it is configured to include second capacitors C3 and C4 storing a third output voltage (eg, V TP ). .

상기 메인 증폭기(210)는 출력단에 전원전압 VDD 로 충전한 후, 첫 번째 스테이지의 디에이씨의 상단-노드 캐패시터 및 하단-노드 캐패시터로부터 입력단에 각각 아날로그 샘플링된 제1 입력 전압(Vip) 및 제2 입력 전압(Vin)을 입력받고, 제1 입력 전압(Vip) 및 제2 입력 전압(Vin)을 차이를 증폭하여 제1 출력노드전압(Voutp)과 제2 출력노드전압(Voutn)를 출력한다. After the main amplifier 210 is charged to the output terminal with the power supply voltage V DD , the first input voltage (Vip) and the analog sampled from the upper-node capacitor and the lower-node capacitor of the DC of the first stage to the input terminal, respectively. 2 Receive the input voltage (Vin), and amplify the difference between the first input voltage (Vip) and the second input voltage (Vin) to obtain the first output node voltage (V outp ) and the second output node voltage (V outn ). Output.

또한, 상기 인버터부로부터 턴-오프(turn-off) 신호가 입력되는 시점에 상기 제1 출력노드전압(Voutp)과 제2 출력노드전압(Voutn)의 전압차(Voutp - Voutn)를 다음단의 CDAC에 저장할 수 있다.In addition, a voltage difference (V outp- V outn ) between the first output node voltage (V outp ) and the second output node voltage (V outn ) when a turn-off signal is input from the inverter unit Can be stored in CDAC in the next step.

도 5에 도시된 바와 같이, 증폭 시간 결정부(220)는, 출력단에 마련되어 VDD 를 입력받는 제3 캐패시터, 상기 제3 출력 전압(VTP)을 입력받아 동작하는 제2 입력단 스위칭부(M1,t, M2,t), 상기 아날로그-디지털 변환기로부터 클럭 신호를 입력받아 동작하는 제2 클럭 스위칭부(M3,t), 상기 제3 캐패시터 및 상기 제2 입력단 스위칭부 사이에 마련되어 상기 VDD에서 방전될 때, 제3 출력노드전압(Vp,t) 및 제4 출력노드전압(Vn,t)을 출력하는 양단의 제4 캐패시터(CL,t)를 포함하여 구성된다.As shown in FIG. 5, the amplification time determining unit 220 is provided at an output terminal, a third capacitor receiving V DD, and a second input terminal switching unit operating by receiving the third output voltage V TP 1, t , M 2, t ), a second clock switching unit (M 3, t ) operating by receiving a clock signal from the analog-to-digital converter, provided between the third capacitor and the second input terminal switching unit When discharged from V DD , it is configured to include a fourth capacitor (C L, t ) at both ends outputting a third output node voltage (Vp, t) and a fourth output node voltage (Vn, t).

상기 증폭 시간 결정부(220)는 상기 메인 증폭부의 구성과 유사하게 구성될 수 있으며, 동일한 전원전압 VDD 및 클럭 신호를 입력받고, 상기 메인 증폭부(210)의 전압 이득을 입력받아 그에 따른 증폭 시간을 결정하여 메인 증폭부(210)를 턴-오프시키게 된다. The amplification time determination unit 220 may be configured similarly to the configuration of the main amplification unit, receives the same power supply voltage V DD and a clock signal, receives the voltage gain of the main amplification unit 210, and amplifies accordingly The main amplifier 210 is turned off by determining the time.

보다 구체적으로, 상기 메인 증폭부(210)의 출력단과 동시에 전원전압 VDD가 출력단에 인가되어 제3 캐패시터에 충전한 후, 제2 입력단 스위칭부(M1,t, M2,t)에 일정 기준 전압(VCM)을 입력받고, 소정 시간 동안의 방전 시 VCM 값에 비례하여 제4 캐패시터(CL,t)의 제3 출력노드전압(Vp,t) 및 제4 출력노드전압(Vn,t)을 출력하게 된다. More specifically, the power supply voltage V DD is applied to the output terminal at the same time as the output terminal of the main amplifying unit 210 and charged in a third capacitor, and then fixed to the second input terminal switching units M 1, t , M 2, t . The third output node voltage (Vp, t) and the fourth output node voltage (Vn) of the fourth capacitor (C L, t ) in proportion to the value of V CM when receiving the reference voltage (V CM ) and discharging for a predetermined time , t).

상기 인버터부(230)는 상기 제3 출력노드전압(Vp,t)을 입력받는 제1 인버터(231), 상기 제4 출력노드전압(Vn,t)을 입력받는 제2 인버터(232), 상기 제1 인터버(231) 및 상기 제2 인버터(232)의 출력 신호를 입력받아 선택적으로 출력 신호를 출력하는 제3 인버터(233) 및 상기 제3 인버터(233)의 출력 신호 및 클럭 신호를 입력받아 증폭 클럭 신호를 출력하는 낸드게이트(234)를 포함하여 구성될 수 있다.The inverter unit 230 includes a first inverter 231 receiving the third output node voltage Vp, t, a second inverter 232 receiving the fourth output node voltage Vn, t, and the Output signals and clock signals of the third inverter 233 and the third inverter 233 that selectively receive output signals of the first inverter 231 and the second inverter 232 and output the output signals are input. And a NAND gate 234 that receives and outputs an amplified clock signal.

이때, 상기 인버터부(230)에서는 상기 증폭 시간 결정부의 제3 출력노드전압(Vp,t) 및 제4 출력노드전압(Vn,t)을 입력받고, 기설정된 전압 값(Vth:threshold)에 해당될 때, 상기 메인 증폭부(210)에 턴-오프(turn-off) 신호를 출력하게 된다.At this time, the inverter unit 230 receives the third output node voltage (Vp, t) and the fourth output node voltage (Vn, t) of the amplification time determining unit, and is set to a predetermined voltage value (V th : threshold). When applicable, a turn-off signal is output to the main amplifier 210.

또한, 상기 인버터부(230)는 상기 제3 출력노드전압(Vp,t) 및 제4 출력노드전압(Vn,t)은 기설정된 전압 값(Vth:threshold)에 해당될 때, N 개의 스테이지에서 두 번째 스테이지의 샘플 스위칭부를 턴-오프(turn-off)하도록 제어 신호를 출력하게 된다.In addition, when the third output node voltage (Vp, t) and the fourth output node voltage (Vn, t) correspond to a predetermined voltage value (V th : threshold), the inverter unit 230 has N stages. The control signal is output to turn-off the sample switching unit of the second stage.

이하, 본 발명의 동적 레지듀 증폭기의 3단계 동작에 대해 설명하기로 한다. Hereinafter, the three-step operation of the dynamic residual amplifier of the present invention will be described.

도 7a및 도 7b는 본 발명의 동적 레지듀 증폭기의 1단계 동작 과정 및 출력 파형을 도시한 도면이다.7A and 7B are diagrams showing a one-step operation process and an output waveform of the dynamic residual amplifier of the present invention.

도 6 내지 도 7b에 도시된 바와 같이, 먼저 동적 레지듀 증폭기의 프리차지(충전) 단계에서의 동작 상태를 나타내고 있다. 6 to 7B, first, an operation state in a pre-charge (charge) stage of a dynamic residual amplifier is shown.

보다 구체적으로, 프리차지(precharge phase)로 메인 증폭부의 출력단(211), 증폭 시간 결정부의 출력단(221), 다음 스테이지의 CDAC의 상단-노드(Top plate) 및 하단-노드(bottom plate)(213)가 VDD로 충전된다. More specifically, the output stage 211 of the main amplification unit in the precharge phase, the output stage 221 of the amplification time determination unit, the top-node (Top plate) and the bottom-node (bottom plate) of the next stage CDAC (213) ) Is charged with V DD .

여기서, 상기 메인 증폭부(210) 및 상기 증폭 시간 결정부(220)의 각 출력단에 VDD 로 충전될 때, 클럭 신호(CLK)는"0"으로 입력된다. 다시 말해, 메인 증폭부(210)는 클럭신호(CLK)가 '로우'일 때, 샘플 스위칭부(S1, S2)가 턴온되어 제1 출력노드전압(Voutp)과 제2 출력노드전압(Voutn)이 전원전압(VDD)으로 프리차지(pre-charge)된다. 이때, 상기 제1 입력단 스위칭부(M1, M2)인 엔모스 트랜지스터 및 피모스 트랜지스터가 턴-오프된다. 여기서, 상기 증폭 시간 결정부도 메인 증폭부와 동일하게 프리차지 동작이 수행된다.Here, when each of the output terminals of the main amplification unit 210 and the amplification time determination unit 220 is charged with V DD , the clock signal CLK is input as “0”. In other words, when the clock signal CLK is 'low', the main amplifying unit 210 turns on the sample switching units S1 and S2 to turn on the first output node voltage V outp and the second output node voltage V outn ) is pre-charged with the power supply voltage V DD . At this time, the NMOS transistor and the PMOS transistor, which are the first input terminal switching units M1 and M2, are turned off. Here, the pre-charge operation is performed in the same manner as the main amplification unit in the amplification time determination unit.

도 8a 및 도 8b는 본 발명의 동적 레지듀 증폭기의 2단계 동작 과정 및 출력 파형을 도시한 도면이다. 도 8a에 도시된 바와 같이, 상기 메인 증폭부(210) 및 상기 증폭 시간 결정부(220)의 각 출력단에 VDD 로 충전된 후, 클럭 신호가 "1"이 입력되면 상기 충전된 VDD 에서 상기 메인 증폭부의 제1 출력노드전압(Voutp ) 및 제2 출력노드전압(Voutn), 상기 증폭 시간 결정부의 제3 출력노드전압(Vp,t) 및 제4 출력노드전압(Vn,t)이 방전된다.8A and 8B are diagrams showing a two-step operation process and an output waveform of the dynamic residual amplifier of the present invention. As shown in FIG. 8A, after charging with V DD at each output terminal of the main amplification unit 210 and the amplification time determination unit 220, when the clock signal “1” is input, in the charged V DD The first output node voltage (V outp ) and the second output node voltage (V outn ) of the main amplification section, the third output node voltage (Vp, t) and the fourth output node voltage (Vn, t) of the amplification time determination section It is discharged.

즉, 클럭 신호(CLK)가 하이'일 때, 제1 입력단 스위칭부(M1, M2)가 턴온되고, 메인 증폭부의 출력단 및 증폭 시간 결정부의 출력단이 모두 VDD에서 입력에 비례하여 방전(discharge)된다. That is, when the clock signal CLK is high, the first input terminal switching units M1 and M2 are turned on, and both the output terminal of the main amplifying unit and the output terminal of the amplifying time determining unit are discharged in proportion to the input at V DD do.

이때, 다음 스테이지(두번째 스테이지, 110-1)의 CDAC 하단-노드(bottom plate)의 경우 메인 증폭부의 출력단에 직접 연결되어 있기 때문에 메인 증폭부의 출력 전압이 입력되고, 상단-노드(top plate)의 경우에는 메인 증폭부의 출력 전압의 중간값을 가지게 된다.At this time, in the case of the CDAC bottom plate (bottom plate) of the next stage (second stage, 110-1), the output voltage of the main amplifier is input because it is directly connected to the output terminal of the main amplifier, and the top-node (top plate) In this case, it has an intermediate value of the output voltage of the main amplifier.

도 8b에 도시된 바와 같이, 증폭 위상(amplification phase) 구간에서 메인 As shown in Figure 8b, the main in the amplification phase (amplification phase) section

증폭부(210)는 제1 입력 전압(Vip) 및 제2 입력 전압(Vin)에 따라 제1 출력노드전압(Voutp)과 제2 출력노드전압(Voutn)이 접지전압으로 디스차지(dis-charge)가 된다. 상기 디스차지가 진행되는 동안 제3 출력 전압(VTP)은 제1 출력노드전압(Voutp)과 제2 출력노드전압(Voutn)의 중간값을 가지게 된다. The amplifying unit 210 discharges the first output node voltage V outp and the second output node voltage V outn as a ground voltage according to the first input voltage Vip and the second input voltage Vin. -charge). During the discharge, the third output voltage V TP has an intermediate value between the first output node voltage V outp and the second output node voltage V outn .

도 9a및 도 9b는 본 발명의 동적 레지듀 증폭기의 3단계 동작 과정 및 출력 파형을 도시한 도면이다. 9A and 9B are diagrams showing a three-step operation process and an output waveform of the dynamic residual amplifier of the present invention.

도 9a에 도시된 바와 같이, 상기 메인 증폭부(210)는 상기 인버터부(230)로부터 턴-오프(turn-off) 신호가 입력되는 시점에 상기 제1 출력노드전압(Voutp)과 제2 출력노드전압(Voutn)의 전압차(Voutp - Voutn)를 저장하게 된다. As shown in FIG. 9A, the main amplification unit 210 is the first output node voltage V outp and the second when a turn-off signal is input from the inverter unit 230. the voltage difference of the output node voltage (V outn) - storing (V outp V outn) is.

보다 구체적으로, 증폭시간 결정부(220)의 출력 전압이 인버터(230)의 문턱 전압을 지날 때 동작하게 된다. 다시 말해, 증폭 시간 결정부(220)에서 나온 출력이 메인 증폭부의 제1 입력단 스위칭부(M1, M2)를 턴오프하여 증폭 시간을 결정하여 전압 이득을 정확하게 출력하도록 하고, 두 번째 스테이지(다음단)의 CDAC의 샘플 스위치를 턴-오프시키게 된다. 이 때, CDAC에는 메인 증폭부의 출력 전압이 저장될 수 있다. 각 캐패시터에 저장된 값은 증폭기의 출력의 절반씩이 된다. 이후 CDAC의 하단-노드(bottom plate)(VDAC)(217)에 서브 플래시 ADC의 결과에 따라 적절한 기준전압을 연결하게 된다. More specifically, when the output voltage of the amplification time determination unit 220 passes the threshold voltage of the inverter 230, it operates. In other words, the output from the amplification time determination unit 220 turns off the first input terminal switching units M1 and M2 of the main amplification unit to determine the amplification time so that the voltage gain is accurately output, and the second stage (next stage ), Turn off the CDAC's sample switch. At this time, the output voltage of the main amplifier may be stored in the CDAC. The value stored in each capacitor is half the output of the amplifier. Thereafter, an appropriate reference voltage is connected to the bottom-node (V DAC ) 217 of the CDAC according to the result of the sub-flash ADC.

하기 수학식 1은 일반적인 CMD와 비교한 선형성에 관한 수식이다. CMD구조의 경우엔 (ID1+ID2)가 증폭기의 입력 전압과 관련된 term으로 정의되지만 본 발명의 동적 레지듀 증폭기에서는 입력과 관련된 term을 제거함으로써 선형성이 개선된다.Equation 1 below is a formula for linearity compared to a general CMD. In the case of the CMD structure, (I D1 + I D2 ) is defined as a term related to the input voltage of the amplifier, but in the dynamic residual amplifier of the present invention, linearity is improved by removing the term related to the input.

Figure 112018075363603-pat00001
Figure 112018075363603-pat00001

또한, 순차적으로 위의 동작을 통해 각 스테이지의 출력값의 CM(Common Mode)이 원하는 값으로 정의할 수 있다.Also, through the above operation, CM (Common Mode) of the output value of each stage can be defined as a desired value.

다시 말해, 파이프라인 아날로그-디지털 변환기(Pipeline analog-to-digital converter)에서 첫 번째 스테이지 뒷단에서 아날로그 전압을 많이 분해할수록 에너지 효율이 좋다. 동적 레지듀 증폭기는 잔류전압을 증폭하여, 다음 단에 전달하게 된다. 이때, 선형성이 낮으면 동적 레지듀 증폭기의 입력, 즉 레지듀 전압이 작아야한다. 이는 각 스테이지에서 높은 분해능을 필요로 함을 의미한다. 따라서, 첫 번째 스테이지에서 높은 분해능을 갖기 때문에 전체적인 에너지 효율이 낮게 된다. In other words, the more efficient the analog voltage decomposition at the back of the first stage in a pipeline analog-to-digital converter, the better the energy efficiency. The dynamic residual amplifier amplifies the residual voltage and transmits it to the next stage. At this time, if the linearity is low, the input of the dynamic residual amplifier, that is, the residual voltage should be small. This means that each stage requires high resolution. Therefore, the overall energy efficiency is low because it has a high resolution in the first stage.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 사람이라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely illustrative of the technical idea of the present invention, and those skilled in the art to which the present invention pertains may make various modifications and variations without departing from the essential characteristics of the present invention. Therefore, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention, but to explain, and the scope of the technical spirit of the present invention is not limited by these embodiments. The scope of protection of the present invention should be interpreted by the claims below, and all technical spirits within the scope equivalent thereto should be interpreted as being included in the scope of the present invention.

110 : 파이프라인 ADC
111 : 서브플래쉬 ADC
112 : CDAC 제어부
113 : CDAC
114 : 동적 레지듀 증폭기
210 : 메인 증폭부
220 : 증폭 시간 결정부
230 : 인버터부110: pipeline ADC
111: sub-flash ADC
112: CDAC control
113: CDAC
114: dynamic residual amplifier
210: main amplifier
220: amplification time determination unit
230: inverter unit

Claims (11)

N 개의 스테이지로 구성된 파이프라인 아날로그-디지털 변환기의 동적 레지듀 증폭기에 있어서,
출력단에 VDD로 충전한 후, 첫 번째 스테이지의 디에이씨의 상단-노드 캐패시터 및 하단-노드 캐패시터로부터 입력단에 각각 아날로그 샘플링된 제1 입력 전압(Vip) 및 제2 입력 전압(Vin)을 입력받고, 제1 입력 전압(Vip)과 제2 입력 전압(Vin)의 차이를 증폭하여 제1 출력노드전압(Voutp)과 제2 출력노드전압(Voutn), 및 제3 출력 전압(VTP)을 출력하는 메인 증폭부;
상기 메인 증폭부의 출력단에 인가되는 VDD로 동시에 출력단에 충전한 후, 입력단에 상기 제1 입력 전압과 상기 제2 입력 전압의 평균값에 기반하여 결정되는 특정 전압값을 입력받고, 소정 시간 동안의 방전 시 상기 특정 전압값에 비례하여 제3 출력노드전압(Vp,t) 및 제4 출력노드전압(Vn,t)을 출력하는 증폭 시간 결정부; 및
상기 증폭 시간 결정부의 제3 출력노드전압(Vp,t) 및 제4 출력노드전압(Vn,t)을 입력받고, 기설정된 전압 값(Vth:threshold)에 해당될 때, 상기 메인 증폭부에 턴-오프(turn-off) 신호를 출력하는 인버터부를 포함하는 동적 레지듀 증폭기.
In the dynamic residual amplifier of the N-stage pipeline analog-to-digital converter,
After charging the output stage with V DD , the first stage DC's top-node capacitor and bottom-node capacitor receive analog-sampled first input voltage (Vip) and second input voltage (Vin) from the input stage, respectively. , Amplifying the difference between the first input voltage (Vip) and the second input voltage (Vin), the first output node voltage (V outp ) and the second output node voltage (V outn ), and the third output voltage (V TP ) A main amplifying unit for outputting;
After simultaneously charging the output terminal with V DD applied to the output terminal of the main amplifier, a specific voltage value determined based on the average value of the first input voltage and the second input voltage is input to the input terminal and discharged for a predetermined time. An amplification time determining unit outputting a third output node voltage (Vp, t) and a fourth output node voltage (Vn, t) in proportion to the specific voltage value; And
When the third output node voltage (Vp, t) and the fourth output node voltage (Vn, t) of the amplification time determining unit are received and correspond to a preset voltage value (V th : threshold), the main amplification unit A dynamic residual amplifier including an inverter unit outputting a turn-off signal.
제1항에 있어서,
상기 메인 증폭부는,
출력단에 마련되어 VDD를 충전하는 제1 캐패시터;
상기 제1 캐패시터와 연결된 샘플스위칭부;
상기 디에이씨로부터 아날로그 샘플링된 제1 입력 전압(Vip) 및 제2 입력 전압(Vin)을 입력받는 제1 입력단 스위칭부;
상기 인버터의 증폭 클럭 신호를 입력받아 상기 샘플스위칭부 및 상기 제1 입력단 스위칭부의 동작을 제어하는 제1 클럭 스위칭부; 및
상기 샘플스위칭부와 상기 제1 입력단 스위칭부 사이에 마련되어 상기 제1 클럭 스위칭부가 턴-오프될 때, 상기 제3 출력 전압(VTP)을 저장하는 제2 캐패시터를 포함하는 것을 특징으로 하는 동적 레지듀 증폭기.
According to claim 1,
The main amplification unit,
A first capacitor provided at the output terminal to charge V DD ;
A sample switching unit connected to the first capacitor;
A first input terminal switching unit that receives analog sampled first input voltage (Vip) and second input voltage (Vin) from the DC;
A first clock switching unit which receives the amplified clock signal of the inverter and controls the operation of the sample switching unit and the first input terminal switching unit; And
And a second capacitor provided between the sample switching unit and the first input terminal switching unit and storing the third output voltage V TP when the first clock switching unit is turned off. Dew amplifier.
제1항에 있어서,
상기 증폭 시간 결정부는,
출력단에 마련되어 VDD를 충전하는 제3 캐패시터;
일정 전압을 입력받아 동작하는 제2 입력단 스위칭부;
상기 아날로그-디지털 변환기로부터 클럭 신호를 입력받아 동작하는 제2 클럭 스위칭부;
상기 제3 캐패시터 및 상기 제2 입력단 스위칭부 사이에 마련되어 상기 VDD에서 방전될 때, 제3 출력노드전압(Vp,t) 및 제4 출력노드전압(Vn,t)을 출력하는 제4 캐패시터를 포함하는 것을 특징으로 하는 동적 레지듀 증폭기.
According to claim 1,
The amplification time determination unit,
A third capacitor provided at the output terminal to charge V DD ;
A second input terminal switching unit that operates by receiving a constant voltage;
A second clock switching unit that operates by receiving a clock signal from the analog-to-digital converter;
A fourth capacitor is provided between the third capacitor and the second input terminal switching unit to output a third output node voltage (Vp, t) and a fourth output node voltage (Vn, t) when discharged from the V DD . Dynamic residual amplifier comprising a.
제1항에 있어서,
상기 인버터부는,
상기 제3 출력노드전압(Vp,t)을 입력받는 제1 인버터;
상기 제4출력노드전압(Vn,t)을 입력받는 제2 인버터;
상기 제1 인버터 및 상기 제2 인버터의 출력 신호를 입력받아 선택적으로 출력 신호를 출력하는 제3 인버터; 및
상기 제3 인버터의 출력 신호 및 클럭 신호를 입력받아 증폭 클럭 신호를 출력하는 낸드게이트를 포함하는 것을 특징으로 하는 동적 레지듀 증폭기.
According to claim 1,
The inverter unit,
A first inverter receiving the third output node voltage (Vp, t);
A second inverter receiving the fourth output node voltage (Vn, t);
A third inverter receiving the output signals of the first inverter and the second inverter and selectively outputting output signals; And
And a NAND gate that receives an output signal and a clock signal from the third inverter and outputs an amplified clock signal.
제1항에 있어서,
상기 메인 증폭부 및 상기 증폭 시간 결정부의 각 출력단에 VDD로 충전될 때, 클럭 신호는"0"이 입력되는 것을 특징으로 하는 동적 레지듀 증폭기.
According to claim 1,
When the main amplification unit and the amplification time determination unit are charged with V DD to each output terminal, a dynamic residual amplifier characterized in that a "0" is input as a clock signal.
제1항에 있어서,
상기 메인 증폭부 및 상기 증폭 시간 결정부의 각 출력단에 VDD 로 충전된 후, 클럭 신호가 "1"이 입력되면 상기 충전된 VDD 에서 상기 메인 증폭부의 제1 출력노드전압(Voutp) 및제2 출력노드전압(Voutn), 상기 증폭 시간 결정부의 제3 출력노드전압(Vp,t) 및 제4 출력노드전압(Vn,t)이 방전되는 것을 특징으로 하는 동적 레지듀 증폭기.
According to claim 1,
After the main amplification unit and the amplification time determining unit are charged with V DD at each output terminal, when a clock signal is input as “1”, the first output node voltage V outp and the second of the main amplification unit from the charged V DD A dynamic residual amplifier characterized in that the output node voltage (V outn ), the third output node voltage (Vp, t) and the fourth output node voltage (Vn, t) of the amplification time determining unit are discharged.
제1항에 있어서,
상기 인버터부는 상기 제3 출력노드전압(Vp,t) 및 제4 출력노드전압(Vn,t)은 기설정된 전압 값(Vth:threshold)에 해당될 때, N 개의 스테이지에서 두 번째 스테이지의 샘플 스위칭부를 턴-오프(turn-off)하도록 제어 신호를 출력하는 것을 특징으로 하는 동적 레지듀 증폭기.
According to claim 1,
When the third output node voltage (Vp, t) and the fourth output node voltage (Vn, t) correspond to a predetermined voltage value (V th : threshold), the inverter unit samples the second stage from N stages. A dynamic residual amplifier, characterized in that it outputs a control signal to turn off the switching unit (turn-off).
제1항에 있어서,
상기 메인 증폭부는,
상기 인버터부로부터 턴-오프(turn-off) 신호가 입력되는 시점에 상기 제1 입력 전압(Vip) 및 제2 입력 전압(Vin)을 증폭하여 제1 출력노드전압(Voutp)과 제2 출력노드전압(Voutn)의 전압차(Voutp - Voutn)를 저장하는 것을 특징으로 하는 동적 레지듀 증폭기.
According to claim 1,
The main amplification unit,
The first output node voltage (V outp ) and the second output are amplified by amplifying the first input voltage (Vip) and the second input voltage (Vin) when a turn-off signal is input from the inverter unit Dynamic residual amplifier, characterized in that for storing the voltage difference (V outp- V outn ) of the node voltage (V outn ).
제8항에 있어서,
상기 증폭된 전압(Voutp - Voutn)은 두 번째 스테이지의 하단-노드 캐패시터에 입력되는 것을 특징으로 하는 동적 레지듀 증폭기.
The method of claim 8,
The amplified voltage (V outp- V outn ) is a dynamic residual amplifier, characterized in that input to the bottom-node capacitor of the second stage.
제9항에 있어서,
상기 두 번째 스테이지의 상단-노드 캐패시터에는 상기 하단-노드 캐패시터에 입력되는 상기 증폭된 전압(Voutp - Voutn)의 중간값이 입력되는 것을 특징으로 하는 동적 레지듀 증폭기.
The method of claim 9,
A dynamic residual amplifier, characterized in that an intermediate value of the amplified voltage (V outp- V outn ) input to the lower-node capacitor is input to the upper-node capacitor of the second stage.
복수의 스테이지로 구성되는 파이프라인 구조를 가지며, 각단은,
아날로그 입력신호를 디지털 신호로 변환하고, 아날로그 입력신호에 해당하는 디지털비트를 출력하는 서브플래쉬 아날로그-디지털 변환기;
상기 출력된 디지털비트에 대응하여 상기 디지털 신호를 아날로그 샘플링 신호로 변환하는 디지털-아날로그 변환기; 및
상기 아날로그 입력신호와 상기 아날로그 샘플링 신호의 차이를 증폭하는 동적 레지듀 증폭기를 포함하며,
상기 동적 레지듀 증폭기는, 아날로그 샘플링된 제1 입력 전압(Vip) 및 제2 입력 전압(Vin)을 입력받고, 제1 입력 전압(Vip)과 제2 입력 전압(Vin)의 차이를 증폭하여 제1 출력노드전압(Voutp)과 제2 출력노드전압(Voutn), 제3 출력 전압(VTP)을 출력하는 메인 증폭부; 및 상기 메인 증폭부의 출력단에 인가되는 VDD로 동시에 출력단에 충전한 후, 입력단에 상기 제1 입력 전압과 상기 제2 입력 전압의 평균값에 기반하여 결정되는 특정 전압값(Vcm)을 입력받고, 소정 시간 동안의 방전 시 상기 특정 전압값에 비례하여 제3 출력노드전압(Vp,t) 및 제4 출력노드전압(Vn,t)을 출력하고 이에 대응하여 기설정된 전압 값(Vth:threshold)에 해당될 때, 상기 메인 증폭부에 턴-오프(turn-off) 신호를 출력하는 증폭 시간 결정부를 포함하는 파이프라인 아날로그-디지털 변환기.It has a pipeline structure composed of multiple stages, and each stage is
A sub-flash analog-to-digital converter converting the analog input signal into a digital signal and outputting digital bits corresponding to the analog input signal;
A digital-to-analog converter converting the digital signal into an analog sampling signal in response to the output digital bit; And
And a dynamic residual amplifier for amplifying the difference between the analog input signal and the analog sampling signal,
The dynamic residual amplifier receives an analog sampled first input voltage (Vip) and a second input voltage (Vin), and amplifies the difference between the first input voltage (Vip) and the second input voltage (Vin). A main amplifying unit outputting one output node voltage (V outp ), a second output node voltage (V outn ), and a third output voltage (V TP ); And after simultaneously charging the output terminal with V DD applied to the output terminal of the main amplifier, receiving a specific voltage value (Vcm) determined based on the average value of the first input voltage and the second input voltage, When discharging for a period of time, the third output node voltage (Vp, t) and the fourth output node voltage (Vn, t) are output in proportion to the specific voltage value, and corresponding to the preset voltage value (V th : threshold). When applicable, a pipeline analog-to-digital converter including an amplification time determination unit for outputting a turn-off signal to the main amplification unit.
KR1020180088786A 2018-07-30 2018-07-30 Dynamic residue amplifier and the using pipelined analog-to-digital converter KR102092635B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180088786A KR102092635B1 (en) 2018-07-30 2018-07-30 Dynamic residue amplifier and the using pipelined analog-to-digital converter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180088786A KR102092635B1 (en) 2018-07-30 2018-07-30 Dynamic residue amplifier and the using pipelined analog-to-digital converter

Publications (2)

Publication Number Publication Date
KR20200017593A KR20200017593A (en) 2020-02-19
KR102092635B1 true KR102092635B1 (en) 2020-03-24

Family

ID=69670311

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180088786A KR102092635B1 (en) 2018-07-30 2018-07-30 Dynamic residue amplifier and the using pipelined analog-to-digital converter

Country Status (1)

Country Link
KR (1) KR102092635B1 (en)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101811283B1 (en) 2016-05-31 2017-12-22 고려대학교 산학협력단 Time-interleaved analog-digital converter and calibration method for the same

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
J. Lin 외, "A 15.5 dB, Wide Signal Swing, Dynamic Amplifier Using a Common-Mode Voltage Detection Technique," 2011 IEEE International Symposium of Circuits and Systems (ISCAS), pp. 21-24, 2011. 05.*
J. Lin 외, "An Ultra-Low-Voltage 160 MS/s 7 Bit Interpolated Pipeline ADC Using Dynamic Amplifiers," IEEE Journal of Solid-State Circuits, vol. 50, no. 6, pp. 1399-1411, 2015. 06.*

Also Published As

Publication number Publication date
KR20200017593A (en) 2020-02-19

Similar Documents

Publication Publication Date Title
KR100824793B1 (en) Pipeline analog digital converter with self reference voltage driver
US5710563A (en) Pipeline analog to digital converter architecture with reduced mismatch error
JP3902778B2 (en) Analog-digital conversion circuit
US7796077B2 (en) High speed high resolution ADC using successive approximation technique
US11438004B2 (en) Analog to digital converter with inverter based amplifier
US8860600B1 (en) Successive-approximation-register analog-to-digital converter for programmably amplifying amplitude of input signal and method thereof
US7224306B2 (en) Analog-to-digital converter in which settling time of amplifier circuit is reduced
EP2629428A1 (en) A/D Converter and Method for Calibrating the Same
US8659463B2 (en) Successive approximation register analog-to-digital converter and operation method thereof
JP5558566B2 (en) A / D converter and method for converting an analog input signal to a digital output
US8344930B2 (en) Successive approximation register analog-to-digital converter
JP2006303671A (en) Integrator and cyclic a/d converter using same
KR102661956B1 (en) Analog to digital converter
TW201943211A (en) Analog to digital converter and method
US9819314B1 (en) Method and circuit for PVT stabilization of dynamic amplifiers
CN104485957A (en) Pipeline analog-to-digital converter
US20150263757A1 (en) Digital to analog converter discharge circuit and associated method for analog to digital converter circuits
US8120519B2 (en) Shared operational transconductance amplifier pipelined ADC incorporating a sample/hold amplifier and multiple MDAC stages
JP2004096636A (en) Analog/digital conversion circuit
US10476513B1 (en) SAR ADC with high linearity
KR102092635B1 (en) Dynamic residue amplifier and the using pipelined analog-to-digital converter
US20190140655A1 (en) Multiplying digital-to-analog conversion circuit
El-Sankary et al. Low power, low voltage, 10bit-50MSPS pipeline ADC dedicated for front-end ultrasonic receivers
US7414563B2 (en) Analog-to-digital converter with a plurality of conversions
JP2009182513A (en) Ad converter

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant