KR102088239B1 - Nanoporous oxide-based artificial synapse device and method of manufacturing the same - Google Patents
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Abstract
Description
본 발명은 나노포러스 산화물 기반 인공시냅스 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a nanoporous oxide-based artificial synaptic device and a method for manufacturing the same.
인간의 두뇌 신경 전달 방법을 모방하여, 기존의 컴퓨터에서 문제점으로 여겨지던 직렬계산이나 많은 에너지 소비를 해결할 뿐만 아니라, 컴퓨터, 자동차 등 여러 분야에 지능화를 이룰 수 있는 뉴로모픽 기술에 대한 관심이 크게 증가하고 있다. 이 때, 두뇌의 학습과 기억, 그리고 저에너지 소모 등은 시냅스와 관련되어 있다고 알려져 있기 때문에, 뉴로모픽 기술이 발전하기 위해서는 저전력, 고집적, 고성능 인공시냅스 소자에 대한 연구/개발이 매우 필요하다.By imitating the human brain's neurotransmission method, the interest in neuromorphic technology that can solve serial calculations and many energy consumption, which have been considered problems in existing computers, as well as intelligentization in various fields such as computers and automobiles Is increasing. At this time, since it is known that brain learning, memory, and low energy consumption are related to synapses, research / development of a low-power, highly integrated, high-performance artificial synaptic device is very necessary for the development of neuromorphic technology.
상 변화 물질, 자성 물질, 강유전 물질을 이용한 인공 시냅스 소자는 스윗칭 속도가 빠르거나 내구성이 좋은 장점이 있으나, 축소화나 면적 그리고 유지성 등과 같은 인공시냅스 소자로 사용되기 위해 요구되는 다양한 조건을 만족시키기엔 큰 어려움이 따른다. 더 나아가, 뉴로모픽 기술에 적용하기 위해서는, 인공시냅스 소자를 크로스바 어레이 형태로 배열해야 하지만, 대부분의 인공시냅스 소자의 경우 어레이의 구조적 특성으로 인해 누설전류가 발생하여, 인공시냅스 소자의 성능이 크게 저하된다. 또한, 인공시냅스 소자를 뉴로모픽 기술에 적용가능성을 보여주기 위하여, 많은 연구원들이 인공신경망 시뮬레이션을 시행하고 있으나, 어레이 구조에서 발생되는 누설전류를 고려하지 않거나 없다고 가정을 한 채 시뮬레이션을 하는 경우가 많은 상황이며, 이는 인공시냅스 소자의 성능을 판가름하는데 제한이 되는 요소이다.Artificial synaptic devices using phase change materials, magnetic materials, and ferroelectric materials have the advantages of fast switching speed or good durability, but they do not satisfy various conditions required to be used as artificial synaptic devices such as reduction in size, area, and maintainability. There are great difficulties. Furthermore, in order to apply to neuromorphic technology, artificial synaptic elements must be arranged in the form of a crossbar array, but in the case of most artificial synaptic elements, leakage current is generated due to the structural characteristics of the array, and the performance of the artificial synaptic element is large. Falls. In addition, in order to show the applicability of artificial synaptic devices to neuromorphic technology, many researchers have performed artificial neural network simulations, but there are cases where simulations are made with the assumption that the leakage current generated in the array structure is not considered or absent. In many situations, this is a limiting factor in determining the performance of an artificial synaptic device.
본 발명은 기존의 자가정류, 저전력, 고성능 인공 시냅스 소자를 제작할 수 있고, 크로스바 어레이로 제작되었을 때, 누설전류를 크게 제어하여 뉴로모픽 기술에 실제 적용할 수 있는 나노포러스 산화물 기반 인공시냅스 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.The present invention can manufacture an existing self-rectifying, low-power, high-performance artificial synaptic device, and when manufactured as a crossbar array, the nanoporous oxide-based artificial synaptic device that can be applied to neuromorphic technology by controlling leakage current largely and It aims at providing the manufacturing method.
한편, 본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.On the other hand, the technical problems to be achieved in the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned are clearly understood by those skilled in the art from the following description. Will be understandable.
본 발명의 실시예에 따른 시냅스 소자는 기판; 상기 기판 상에 배치된 제1 전극; 상기 제1 전극 상에 배치된 배리어층; 및 상기 배리어층 상에 배치된 제2 전극; 을 포함하고, 상기 제1 전극은 상부 영역에 형성된 나노 포러스층을 포함한다.Synaptic device according to an embodiment of the present invention includes a substrate; A first electrode disposed on the substrate; A barrier layer disposed on the first electrode; And a second electrode disposed on the barrier layer. Including, The first electrode includes a nano-porous layer formed in the upper region.
상기 기판 상에서 상기 제1 전극은 제1 방향으로 배치되고, 상기 기판 상에서 상기 배리어층 및 상기 제2 전극은 제2 방향으로 배치되고, 상기 제1 방향과 제2 방향은 상이할 수 있다.The first electrode may be disposed in the first direction on the substrate, the barrier layer and the second electrode may be disposed in the second direction on the substrate, and the first direction and the second direction may be different.
상기 제1 전극의 나노 포러스층과 상기 배리어층은 상기 제1 방향과 제2 방향의 교차 영역에서 맞닿을 수 있다.The nano-porous layer of the first electrode and the barrier layer may contact each other at intersections of the first direction and the second direction.
상기 제1 방향에서 상기 나노 포러스층의 길이는 상기 제1 전극의 길이 보다 작을 수 있다.The length of the nano-porous layer in the first direction may be smaller than the length of the first electrode.
상기 나노 포러스층은 양극산화 처리로 상기 제1 전극 중 상부 영역에서 소정 깊이로 형성된 시냅스 소자.The nano-porous layer is a synaptic device formed to a predetermined depth in the upper region of the first electrode by anodizing treatment.
상기 배리어층은 상기 나노 포러스층과 동종일 수 있다.The barrier layer may be the same type as the nano-porous layer.
본 발명의 실시예에 따른 시냅스 소자 제조 방법은 기판을 준비하는 단계; 상기 기판 상에 제1 전극을 배치하는 단계; 상기 제1 전극의 상부 영역에 나노 포러스층을 형성하는 단계; 상기 나노 포러스층 상에 배리어층을 배치하는 단계; 및 상기 배리어층 상에 제2 전극을 배치하는 단계; 를 포함한다.A method of manufacturing a synaptic device according to an embodiment of the present invention includes preparing a substrate; Disposing a first electrode on the substrate; Forming a nano-porous layer in the upper region of the first electrode; Disposing a barrier layer on the nanoporous layer; And disposing a second electrode on the barrier layer. It includes.
상기 제1 전극을 배치하는 단계에서 상기 제1 전극은 상기 기판 상에서 제1 방향으로 배치되고, 상기 배리어층을 배치하는 단계에서 상기 배리어층은 상기 기판 상에서 제2 방향으로 배치되고, 상기 제2 전극을 배치하는 단계에서 상기 제2 전극은 상기 기판 상에서 제2 방향으로 배치되고, 상기 제1 방향과 제2 방향은 상이할 수 있다.In the step of disposing the first electrode, the first electrode is disposed in a first direction on the substrate, and in the step of disposing the barrier layer, the barrier layer is disposed in a second direction on the substrate, and the second electrode In the step of arranging, the second electrode is disposed on the substrate in a second direction, and the first direction and the second direction may be different.
상기 배리어층을 배치하는 단계에서 상기 제1 방향과 제2 방향의 교차 영역에서 상기 배리어층은 상기 제1 전극의 나노 포러스층과 맞닿도록 배치될 수 있다.In the step of arranging the barrier layer, the barrier layer may be disposed to come into contact with the nanoporous layer of the first electrode in an intersection region between the first direction and the second direction.
상기 나노 포러스층을 형성하는 단계에서 형성된 상기 나노 포러스층의 길이는 상기 제1 방향에서의 상기 제1 전극의 길이 보다 작을 수 있다.The length of the nano-porous layer formed in the step of forming the nano-porous layer may be smaller than the length of the first electrode in the first direction.
상기 나노 포러스층을 형성하는 단계에서 상기 나노 포러스층은 양극산화 처리로 상기 제1 전극 중 상부 영역에서 소정 깊이로 형성될 수 있다.In the step of forming the nanoporous layer, the nanoporous layer may be formed to a predetermined depth in an upper region of the first electrode by anodizing.
상기 배리어층을 배치하는 단계에서 상기 배리어층은 상기 나노 포러스층과 동종일 수 있다.In the step of arranging the barrier layer, the barrier layer may be the same as the nanoporous layer.
본 발명의 실시예에 따르면, 자가정류, 저전력, 고성능 인공시냅스 소자를 (저전력, 저변동성, 모방성, 내구성, 유지성, 면적, 축소화 등) 제작할 수 있으며, 특히, 누설전류를 제어할 수 있는 특성이 있기 때문에, 뉴로모픽 기술을 위한 크로스바 어레이로 제작되었을 때에도, 큰 성능 저하 없이 단일 소자와 상응하는 성능을 기대할 수 있다.According to an embodiment of the present invention, a self-rectifying, low-power, high-performance artificial synapse device (low-power, low-variability, imitation, durability, maintainability, area, reduction, etc.) can be manufactured, and in particular, characteristics that can control leakage current Because of this, even when manufactured as a crossbar array for neuromorphic technology, performance equivalent to a single device can be expected without significant performance degradation.
또한, 누설전류를 제어하기 위해서, 기존에는 셀렉터나 다이오드를 인공시냅스에 추가적으로 배열했기 때문에, 각각의 인공시냅스 소자가 차지하는 면적이 커지는 문제가 있었지만, 자가정류 기능으로 인해서 각각의 인공시냅스 소자가 차지하는 면적이 크게 줄어드는 효과가 있다.In addition, in order to control the leakage current, there was a problem in that the area occupied by each artificial synaptic device was increased because a selector or a diode was additionally arranged in the artificial synapse. However, the area occupied by each artificial synaptic device due to the self-rectification function This greatly reduces the effect.
또한, 인공신경망 시뮬레이션에서 누설전류 효과를 반영하여, 실제 어레이에서 인공시냅스 소자가 구동하는 상황과 비슷한 조건에서 시뮬레이션을 진행할 수 있다. 이를 통해, 제작된 인공시냅스 소자의 뉴로모픽 기술에 적용 가능성을 판가름하는데 매우 유용하다.In addition, by reflecting the leakage current effect in the artificial neural network simulation, the simulation can be performed under conditions similar to the situation in which the artificial synaptic device is driven in the actual array. Through this, it is very useful to determine the applicability of the artificial synaptic device to the neuromorphic technology.
한편, 본 발명에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.On the other hand, the effects that can be obtained in the present invention is not limited to the above-mentioned effects, other effects that are not mentioned will be clearly understood by those skilled in the art from the following description. Could be.
도 1은 본 발명의 일 실시예에 따른 시냅스 소자의 제조 방법을 나타낸 흐름도이고,
도 2 내지 도 6은 도 1은 본 발명의 일 실시예에 따른 시냅스 소자의 제조 방법에 따른 예시적인 사시도이고,
도 7은 본 발명의 일 실시예에 따른 시냅스 소자의 단면을 나타낸 TEM이미지이고,
도 8 및 도 9는 본 발명의 일 실시예에 따른 시냅스 소자의 특성을 나타낸 그래프이고,
도 10은 본 발명의 일 실시예에 따른 시냅스 소자의 신뢰성 평가에 따른 그래프이고,
도 11은 본 발명의 일 실시예에 따른 시냅스 소자를 이용한 패턴인식 시뮬레이션 특성을 나타낸 이미지이고,
도 12는 본 발명의 일 실시예에 따른 시냅스 소자를 이용한 패턴인식 시뮬레이션 정확성을 나타낸 그래프이다.1 is a flow chart showing a method of manufacturing a synaptic device according to an embodiment of the present invention,
2 to 6 is an exemplary perspective view according to a method of manufacturing a synaptic device according to an embodiment of the present invention,
7 is a TEM image showing a cross-section of a synaptic device according to an embodiment of the present invention,
8 and 9 is a graph showing the properties of a synaptic device according to an embodiment of the present invention,
10 is a graph according to the reliability evaluation of the synaptic device according to an embodiment of the present invention,
11 is an image showing the characteristics of the pattern recognition simulation using a synaptic device according to an embodiment of the present invention,
12 is a graph showing the accuracy of simulation of pattern recognition using a synaptic device according to an embodiment of the present invention.
이하, 본 발명의 실시 예를 첨부된 도면들을 참조하여 더욱 상세하게 설명한다. 본 발명의 실시 예는 여러 가지 형태로 변형할 수 있으며, 본 발명의 범위가 아래의 실시 예들로 한정되는 것으로 해석되어서는 안 된다. 본 실시 예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해 제공되는 것이다. 따라서 도면에서의 요소의 형상은 보다 명확한 설명을 강조하기 위해 과장되었다.Hereinafter, embodiments of the present invention will be described in more detail with reference to the accompanying drawings. The embodiments of the present invention can be modified in various forms, and the scope of the present invention should not be interpreted as being limited to the following embodiments. This embodiment is provided to more completely explain the present invention to those skilled in the art. Therefore, the shape of the elements in the drawings has been exaggerated to emphasize a clearer explanation.
본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시 예에 근거하여 첨부 도면을 참조하여 상세히 설명하되, 도면의 구성요소들에 참조번호를 부여함에 있어서 동일 구성요소에 대해서는 비록 다른 도면상에 있더라도 동일 참조번호를 부여하였으며 당해 도면에 대한 설명 시 필요한 경우 다른 도면의 구성요소를 인용할 수 있음을 미리 밝혀둔다.The configuration of the invention for clarifying the solution to the problem to be solved by the present invention will be described in detail with reference to the accompanying drawings based on preferred embodiments of the present invention, but the same is used in assigning reference numbers to components of the drawings. For the components, even if they are on different drawings, the same reference numbers are assigned, and it is revealed in advance that components of other drawings may be cited when necessary for the description of the drawings.
도 1은 본 발명의 일 실시예에 따른 시냅스 소자의 제조 방법을 나타낸 흐름도이고, 도 2 내지 도 6은 도 1은 본 발명의 일 실시예에 따른 시냅스 소자의 제조 방법에 따른 예시적인 사시도이고, 도 7은 본 발명의 일 실시예에 따른 시냅스 소자의 단면을 나타낸 TEM이미지이고,1 is a flowchart illustrating a method of manufacturing a synaptic device according to an embodiment of the present invention, and FIGS. 2 to 6 are exemplary perspective views of a method of manufacturing a synaptic device according to an embodiment of the present invention, 7 is a TEM image showing a cross-section of a synaptic device according to an embodiment of the present invention,
도 1 내지 도 7을 참조하면, 본 발명의 일 실시예에 따른 시냅스 소자의 제조 방법은 기판 준비 단계(S10), 절연층 배치 단계(S20), 제1 전극 배치 단계(S30), 나노 포러스층 형성 단계(S40), 배리어층 배치 단계(S50) 및 제2 전극 배치 단계(S60)를 포함한다.1 to 7, a method of manufacturing a synaptic device according to an embodiment of the present invention includes a substrate preparation step (S10), an insulating layer placement step (S20), a first electrode placement step (S30), and a nano-porous layer. It includes a forming step (S40), a barrier layer placement step (S50) and a second electrode placement step (S60).
도 1및 도 2를 함께 참조하면, 기판 준비 단계(S10)에서 기판(110)은 제조되는 시냅스 소자를 지지할 수 있는 물질이면 어느 것이나 가능하다. 예를 들어, 기판(110)은 실리콘 기판일 수 있다. 실시예에 따라, 기판은 생략될 수도 있다.1 and 2 together, the
한편, 기판(110)은 절연층(120)이 직접 형성된 것일 수 도 있다.Meanwhile, the
도 1 및 도 2를 함께 참조하면, 절연층 배치 단계(S20)에서는 기판(110)이 도전성 물체인 경우, 기판(110) 상에 절연층(120)을 배치하는 것이 바람직하다. 예를 들어, 절연층(120)은 기판(110) 상에 형성된 산화층일 수 있다.Referring to FIGS. 1 and 2 together, in the step of placing the insulating layer (S20), when the
도 1및 도 2를 함께 참조하면, 제1 전극 배치 단계(S30)에서는 기판(110) 상에 적어도 하나의 제1 전극(130)을 배치한다.Referring to FIGS. 1 and 2, in the first electrode placement step S30, at least one
제1 전극(130)은 포토 마스크 또는 쉐도우 금속 마스크를 이용하여, 제1 전극(130)을 증착할 수 있다.The
제1 전극(130)이 기판(110) 상에 증착되기 때문에, 기판의 두께는 다양하게 선택될 수 있으나, 기판(110)의 면적은 이후, 양극산화를 진행하는 갈바닉 셀 (galvanic cell)의 구멍의 크기보다 커야 한다. 예를 들어, 갈바닉 셀의 구멍의 지름이 1cm인 경우, 1cm~1.5cm 크기의 기판이 사용될 수 있다.Since the
제1 전극(130)은 Ta로 형성되었으나, 제1 전극(130)은 양극산화가 가능한 모든 종류의 금속 물질을 포함할 수 있다. 예를 들어, W, Al, Ti, Hf 등으로 구성될 수 있다. The
한편, 제1 전극(130)은 DC 스퍼터링을 통해 기판(110) 상에 증착될 수 있으며, 이 때, 기판(110)의 두께는 소자의 성능에 큰 영향을 미치지 않을 수 있다.Meanwhile, the
여기서, 제1 전극(130)은 기판 상에서 제1 방향(D1)으로 길이를 갖도록 배치될 수 있으며, 기판 상에서 복수의 제1 전극(130)이 상호 이격되도록 배치될 수 있다.Here, the
도 1 및 도 3을 함께 참조하면, 나노 포러스층 형성 단계(S40)에서는 제1 전극(130) 중 상부 영역 일부를 나노 포러스층(131)으로 형성한다.Referring to FIGS. 1 and 3 together, in the step of forming the nano-porous layer (S40), a portion of the upper region of the
여기서, 나노 포러스층(131)은 시냅스 소자의 기억매체층(storage medium)으로 작용할 수 있다.Here, the nano-
예를 들어, 기판(110)에 배치된 제1 전극(130)의 상부 영역을 도 5와 같이 양극산화법을 통해 산화물 나노 포러스층(131)을 형성할 수 있다. 이 때, 나노 포러스층(131)의 두께는 약 65nm가 될 수 있으며, 산화물 나노 포러스층(131)의 두께와 구조, 포어의 수 등은 양극 산화법을 시행할 때, 전압과 시간을 변수로 제어 가능하며, 일 실시예에서는 Ta의 경우 50V와 10s가 적용되었다.For example, the
여기서, 나노 포러스층(131)은 금속과 산소의 비율 "x"는 상부에서 낮은 값을 가지며, 하부로 내려갈수록 "X"는 커지는 산소 변화도의 특징을 지니고 있다.Here, the nano-
이를 통해 나노 포러스층(131)에서 정류현상이 나타나게 될 뿐만 아니라, 전압에 의해 산화물 나노 포러스층(131)의 산소 공공의 이동으로 인해 "x"가 커지는(예를 들어, Ta2O5-x에서 "X"는 "5") 위치가 변하게 되어 아날로그 특성이 나타나게 한다. 또한, 나노 포러스층(131)의 나노 포어들의 절연 특징과 전하를 가두는 특징을 가지고 있어, 저전력으로 동작할 수 있게 한다.Through this, not only a rectification phenomenon appears in the
한편, 제1 방향에서 제1 전극(130)은 제1 너비(W1)를 가질 수 있으며, 제1 방향에서 나노 포러스층(131)은 제1 너비(W1) 보다 작은 제2 너비(W2)를 가질 수 있다. Meanwhile, in the first direction, the
도 1, 도 5 및 도 6을 참조하면, 배리어층 배치 단계(S50)에서는 제1 전극(130)의 나노 포러스층(131) 상부에 배리어층(140)을 배치한다.1, 5 and 6, in the step of arranging the barrier layer (S50), the
배리어층(140)은 산화물인 나노 포러스층(131)과 동종 재료일 수 있으며, 나노 포러스층(131)에 동종 접합층을 형성할 수 있다.The
한편, 배리어층(140)은 산화물인 나노 포러스층(131)과 이종 재료일 수 있으며, 나노 포러스층(131)에 이종 접합층을 형성할 수 있다. 여기서, 배리어층(140)과 나노 포러스층(131)이 이종인 경우, 배리어층(140)은 나노 포러스층(131)과의 밴드갭 차이를 고려하여, 밴드갭이 작은 것으로 선택되는 것이 바람직하다.Meanwhile, the
여기서, 배리어층(140)은 나노 포러스층(131)만 형성되었을 때의 부족한 성능을 보완할 수 있는 물질을 사용한다. 예를 들어, 제2 전극과 제1 전극 접합층이 Pt/
이 때, 사용된 배리어층(140)의 두께는 약 10nm이며, 배리어층(140)이 8nm 이하인 경우 정류기능이 나타나지 않을 수 있어 적정 두께는 10 nm 이상인 것이 바람직하다. 이에 따라, 실시예에서는 동종 접합층의 두께가 10 nm으로 구현되어 있으며, RF 스퍼터링으로 증착될 수 있다.At this time, the thickness of the
한편, 배리어층(140)의 두께가 20 nm 이상인 경우, 필요 이상의 배리어층(140)이 형성되는 것으로 배리어층(140)의 두께는 20nm 이하인 것이 바람직하다.On the other hand, when the thickness of the
한편, 배리어층(140)은 기판(110) 상에서 제2 방향(D2)으로 길이를 갖도록 배치될 수 있으며, 기판(110) 상에서 복수의 배리어층(140)이 상호 이격되도록 배치될 수 있다. 여기서, 제2 방향(D2)은 제1 방향(D1)과 상이한 방향이며, 상호 수직일 수 있다.Meanwhile, the
즉, 배리어층(140)은 제1 방향(D1)과 제2 방향(D2)의 교차 영역(141)에서 제1 전극(130)의 나노 포러스층(131) 상면에 직접 증착되어 맞닿을 수 있다.That is, the
도 1, 도 5 및 도 6을 참조하면, 제2 전극 배치 단계(S60)를 배리어층(140) 상에 제2 전극(150)을 형성한다. 실시예에서 제2 전극(150)은 금속 Pt를 증착하여 구성될 수 있으며, 배리어층(140)과 강한 쇼트키 장벽을 형성하여 안정한 정류특성이 나타내게 할 뿐만 아니라, 여러 단일 소자들을 형성할 수 있다.1, 5 and 6, the second electrode placement step (S60) forms the
예를 들어, 원형 포토 마스크 또는 원형 쉐도우 금속 마스크를 이용하여, 제2 전극(150)을 배리어층(140)에 증착할 수 있다. 이 때, 배리어층(140)의 두께는 대략 100 nm일 수 있다.For example, the
상술한 바와 같이, 제2 전극(150)은 배리어층(140)과 같이 기판(110) 상에서 제2 방향(D2)을 길이방향으로 갖도록 배치될 수 있으며, 이러한 단일 시냅스 소자 제조 과정을 활용하여, 크로스바 어레이를 갖는 시냅스 소자를 제작할 수 있다.As described above, the
도 8 및 도 9는 본 발명의 일 실시예에 따른 시냅스 소자의 특성을 나타낸 그래프이고, 도 10은 본 발명의 일 실시예에 따른 시냅스 소자의 신뢰성 평가에 따른 그래프이고, 도 11은 본 발명의 일 실시예에 따른 시냅스 소자를 이용한 패턴인식 시뮬레이션 특성을 나타낸 이미지이고, 도 12는 본 발명의 일 실시예에 따른 시냅스 소자를 이용한 패턴인식 시뮬레이션 정확성을 나타낸 그래프이다.8 and 9 is a graph showing the properties of a synaptic device according to an embodiment of the present invention, Figure 10 is a graph according to the reliability evaluation of a synaptic device according to an embodiment of the present invention, Figure 11 is the present invention An image showing the characteristics of a pattern recognition simulation using a synaptic device according to an embodiment, and FIG. 12 is a graph showing the accuracy of a pattern recognition simulation using a synaptic device according to an embodiment of the present invention.
도 8 내지 도 12를 각각 참조하면, 시냅스 소자에서 누설전류 효과가 존재하는 경우, 누설전류 경로가 크로스바 어레이에 형성되어 있어 후-뉴런에 모이는 전류가 변하게 된다. 이러한 누설전류 경로를 패턴인식 시뮬레이션에 반영하기 위하여, 소자의 current-voltage(I-V) characteristic curve에서 나타나는 sweeping의 양상이, (+) 전압 영역과 (-) 전압 영역 사이에서 얼마나 대칭적인지에 따라, 소자의 누설전류가 증가한다는 점을 이용하였다.Referring to FIGS. 8 to 12, when a leakage current effect is present in a synaptic device, a leakage current path is formed in a crossbar array, so that the current collected in the post-neuron changes. In order to reflect this leakage current path in the pattern recognition simulation, depending on how symmetrical the sweeping pattern of the device's current-voltage (IV) characteristic curve is between the (+) voltage region and the (-) voltage region, It was used to increase the leakage current of.
I-V curve가 대칭적일수록, 각각의 소자가 발생시키는 누설전류가 증가되고, 후-뉴런에 모이는 전류의 양이 변하도록 설계하였다. I-V curve의 대칭정도를 나타내는 값인 S.C(Synapse-coupling)를 정의하여, 다양한 S.C 값에서 훈련 횟수 (epoch)에 따라 패턴인식 시뮬레이션의 정확도를 나타내었다.The symmetrical I-V curve increases the leakage current generated by each device and changes the amount of current collected in the post-neuron. S.C (Synapse-coupling), a value representing the degree of symmetry of the I-V curve, was defined, and the accuracy of the pattern recognition simulation was shown according to the training frequency (epoch) at various S.C values.
특히, 도 8을 참조하면, I-V switching 그래프에서 본 발명의 일 실시예에 따른 시냅스 소자는 비대칭인 특징도 있지만, 구동 전류가 매우 낮아, 저전력으로 소자가 동작할 수 있음을 확인할 수 있다.In particular, referring to FIG. 8, in the I-V switching graph, the synaptic device according to an embodiment of the present invention has an asymmetrical feature, but it can be confirmed that the driving current is very low and the device can operate at low power.
또한, 상술한 바와 같이 제조 과정을 활용하여, 크로스바 어레이를 갖는 시냅스 소자가 실제 어레이의 환경과 유사한 상태에서 인공신경망 시뮬레이션을 진행하는데 효과적임을 제시한다.In addition, using the manufacturing process as described above, it is suggested that a synaptic device having a crossbar array is effective in performing an artificial neural network simulation in a state similar to an environment of an actual array.
예컨대, 도 9를 참조하면, 별도의 추가 소자 없이, 본 발명의 일 실시예에 따라 제작된 시냅스 소자만으로 구성된 시냅틱 어레이(16 by 16)에서 각 셀들의 균일성과 스위칭 변수(switching parameter)들 (ON current, OFF current, sneak current, S.C)이 서로 구분 가능한 값을 지님을 확인할 수 있고, 히스토그램 그래프를 통해 crosstalk test, 즉 단일 소자가 아닌, 실제 어레이 구조에서 정류 작용이 잘 일어나는 것을 보여줌을 확인할 수 있다.For example, referring to FIG. 9, uniformity and switching parameters (ON) of each cell in a synaptic array 16 by 16 composed only of synaptic devices manufactured according to an embodiment of the present invention without additional elements It can be confirmed that current, OFF current, sneak current, SC) have distinct values, and a histogram graph shows that the rectification action is well performed in a real array structure, not a crosstalk test, that is, a single device. .
즉, 크로스바 어레이를 통하여, 각각의 셀(cell)들이 비교적 균일하게 나타났으며, 누설 전류 테스트를 이용하여 효과적인 정류 기능을 보유함을 알 수 있다.That is, it can be seen that through the crossbar array, each cell appeared relatively uniform, and has an effective rectifying function using a leakage current test.
도 11을 참조하면, 기존의 패턴인식 시뮬레이션의 경우, 인공 시냅스가 대입되는 시냅틱 강도(synaptic weight)들이 서로 독립적이기 때문에, 누설 전류 효과가 무시되었다. 즉, 도 11의 (d)와 같이, 파란선들을 따라 신호가 움직인다는 것이다.Referring to FIG. 11, in the case of the existing pattern recognition simulation, since the synaptic weights to which artificial synapses are substituted are independent of each other, the leakage current effect was ignored. That is, as shown in FIG. 11 (d), the signal moves along the blue lines.
이를 개선하기 위해, 도 11의 (c)와 같이, 빨간선들을 고려해 주어, 실제 뉴로모픽 기술을 위한 크로스바 어레이를 제작했을 때 발생되는 누설전류와 유사한 효과를, 시뮬레이션에서 고려하도록 구상하였다.To improve this, as shown in (c) of FIG. 11, red lines are considered, and an effect similar to a leakage current generated when a crossbar array for an actual neuromorphic technology is manufactured is envisioned to be considered in a simulation.
누설전류는 I-V characteristics curve에서 (+) 전압 영역과 (-) 전압 영역이 대칭적일수록 더 크게 발생함으로, 즉 비선형성(nonlinearity)가 작을수록 더 크게 발생하는 것을 토대로, 소자의 비선형성의 역수를 시냅스 커플링(synapse-coupling, S.C)로 정의하여 누설전류의 강도를 나타내었다.Leakage current synapses the reciprocal of the nonlinearity of a device based on the fact that the (+) and (-) voltage regions in the IV characteristics curve are larger as they are symmetrical, that is, the smaller the nonlinearity is, the larger they occur. It was defined as a coupling (synapse-coupling, SC) to indicate the intensity of the leakage current.
도 12를 참조하면 본 발명의 실시예에서는 제작된 시냅스 소자의 S.C 실험값과 여러 S.C 값을 추가적으로 고려하여, 패턴인식의 정확도에 어떤 영향이 미치는지 나타내었다.Referring to FIG. 12, according to an embodiment of the present invention, S.C experimental values and several S.C values of the fabricated synaptic device are additionally considered, and how the accuracy of pattern recognition is affected is illustrated.
S.C가 클수록, 제작된 시냅스 소자를 토대로 이루어진 크로스바 어레이가 정상적으로 학습이 되지 않음을 알 수 있다. S.C가 0으로 갈수록, 시냅스가 서로 독립적으로 가는 것이라 생각할 수 있기 때문에, 정확도가 가장 높음을 확인할 수 있다.As the S.C is larger, it can be seen that the crossbar array made based on the produced synaptic device does not normally learn. As S.C goes to 0, it can be thought that the synapses go independently of each other, so it can be confirmed that the accuracy is highest.
즉, 본 발명의 실시예에 의하여 제조된 시냅스 소자는, 산화물 나노포러스 구조와 동종 또는 이종의 접합층을 이용하여, 자가정류, 저전력, 고성능 인공 시냅스 소자를 제작할 수 있다.That is, the synaptic device manufactured according to the embodiment of the present invention can manufacture a self-rectifying, low-power, high-performance artificial synaptic device using an oxide nanoporous structure and a homogeneous or heterogeneous bonding layer.
또한, 단일 셀뿐만 아니라, 간단하게 크로스바 어레이를 제작하여, 실질적으로 뉴로모픽 기술에 적용가능한 인공 시냅스 소자를 제작 가능하게 한다.In addition, it is possible to fabricate an artificial synaptic device that is practically applicable to neuromorphic technology by simply manufacturing a crossbar array as well as a single cell.
또한, 패턴인식 시뮬레이션에서 I-V characteristics profile에 따라 S.C 값을 구하여, 어레이로 제작되었을 때 나타나는 누설전류 효과를 반영한 시뮬레이션도 가능하게 한다.In addition, in the pattern recognition simulation, the S.C value is obtained according to the I-V characteristics profile, and it is also possible to simulate the effect of leakage current that appears when the array is manufactured.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내어 설명하는 것이며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위내에서 변경 또는 수정이 가능하다. 저술한 실시예는 본 발명의 기술적 사상을 구현하기 위한 최선의 상태를 설명하는 것이며, 본 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.The above detailed description is to illustrate the present invention. In addition, the above-described content is to describe and describe preferred embodiments of the present invention, and the present invention can be used in various other combinations, modifications and environments. That is, it is possible to change or modify the scope of the concept of the invention disclosed herein, the scope equivalent to the disclosed contents, and / or the scope of the art or knowledge in the art. The embodiments described describe the best state for implementing the technical idea of the present invention, and various changes required in specific application fields and uses of the present invention are possible. Accordingly, the detailed description of the invention is not intended to limit the invention to the disclosed embodiments. In addition, the appended claims should be construed to include other embodiments.
110: 기판
120: 절연층
130: 제1 전극
131: 나노 포러스층
140: 배리어층
150: 제2 전극110: substrate
120: insulating layer
130: first electrode
131: nano-porous layer
140: barrier layer
150: second electrode
Claims (12)
상기 기판 상에서 제1 방향으로 배치되며, 상부 영역에서 소정 깊이로 형성된 나노 포러스층을 포함하는 제1 전극;
상기 기판 상에서 상기 제1 방향과 상이한 제2 방향으로 배치되고, 상기 제1 방향과 제2 방향의 교차 영역에서 상기 제1 전극의 나노 포러스층의 상면과 직접 맞닿도록 배치된 배리어층; 및
상기 기판 상에서 상기 제2 방향으로 배치되고, 상기 배리어층 상면과 직접 맞닿도록 배치된 제2 전극; 을 포함하고,
상기 배리어층과 상기 제2 전극 사이에는 쇼트키 장벽이 형성되는 시냅스 소자.
Board;
A first electrode disposed in the first direction on the substrate and including a nano-porous layer formed at a predetermined depth in an upper region;
A barrier layer disposed on the substrate in a second direction different from the first direction, and disposed in direct contact with an upper surface of the nanoporous layer of the first electrode in an intersection region between the first direction and the second direction; And
A second electrode disposed on the substrate in the second direction and directly contacting an upper surface of the barrier layer; Including,
A synapse device in which a Schottky barrier is formed between the barrier layer and the second electrode.
상기 제1 방향에서 상기 나노 포러스층의 길이는 상기 제1 전극의 길이 보다 작은 시냅스 소자.
According to claim 1,
The length of the nano-porous layer in the first direction is less than the length of the first synaptic device.
상기 나노 포러스층은 양극산화 처리로 상기 제1 전극 중 상부 영역에서 소정 깊이로 형성된 시냅스 소자.
According to claim 4,
The nano-porous layer is a synaptic device formed to a predetermined depth in the upper region of the first electrode by anodizing treatment.
상기 배리어층은 상기 나노 포러스층과 동종인 시냅스 소자.
The method of claim 5,
The barrier layer is a synaptic device that is the same as the nano-porous layer.
상기 기판 상에서 제1 방향으로 제1 전극을 배치하는 단계;
상기 제1 전극의 상부 영역에서 소정 깊이로 나노 포러스층을 형성하는 단계;
상기 기판 상에서 상기 제1 방향과 상이한 제2 방향으로 배치하고, 상기 제1 방향과 제2 방향의 교차 영역에서 상기 제1 전극의 나노 포러스층의 상면과 직접 맞닿도록 상기 나노 포러스층 상에 배리어층을 배치하는 단계; 및
상기 기판 상에서 상기 제2 방향으로 배치하고, 상기 배리어층 상면과 직접 맞닿도록 제2 전극을 배치하는 단계; 를 포함하고,
상기 제2 전극을 배치하는 단계에서, 상기 배리어층과 상기 제2 전극 사이에는 쇼트키 장벽이 형성되는 시냅스 소자의 제조 방법.
Preparing a substrate;
Disposing a first electrode in a first direction on the substrate;
Forming a nanoporous layer at a predetermined depth in an upper region of the first electrode;
A barrier layer on the nanoporous layer is disposed on the substrate in a second direction different from the first direction, and in direct contact with an upper surface of the nanoporous layer of the first electrode in an intersection region between the first direction and the second direction Placing it; And
Placing a second electrode on the substrate in the second direction and directly contacting an upper surface of the barrier layer; Including,
In the step of disposing the second electrode, a method of manufacturing a synaptic device in which a Schottky barrier is formed between the barrier layer and the second electrode.
상기 나노 포러스층을 형성하는 단계에서 형성된 상기 나노 포러스층의 길이는 상기 제1 방향에서의 상기 제1 전극의 길이 보다 작은 시냅스 소자의 제조 방법.
The method of claim 7,
The length of the nano-porous layer formed in the step of forming the nano-porous layer is less than the length of the first electrode in the first direction Synaptic device manufacturing method.
상기 나노 포러스층을 형성하는 단계에서
상기 나노 포러스층은 양극산화 처리로 상기 제1 전극 중 상부 영역에서 소정 깊이로 형성된 시냅스 소자의 제조 방법.
The method of claim 10,
In the step of forming the nano-porous layer
The nano-porous layer is a method of manufacturing a synaptic device formed to a predetermined depth in the upper region of the first electrode by anodizing treatment.
상기 배리어층을 배치하는 단계에서
상기 배리어층은 상기 나노 포러스층과 동종인 시냅스 소자의 제조 방법.The method of claim 11,
In the step of disposing the barrier layer
The barrier layer is a method of manufacturing a synaptic device that is the same as the nano-porous layer.
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