KR102081088B1 - Semiconductor package - Google Patents

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KR102081088B1
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redistribution
layer
disposed
ubm
redistribution layer
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KR1020180101836A
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최주영
이두환
김다희
최재훈
김병호
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Abstract

According to an embodiment of the present disclosure, provided is a semiconductor package, which comprises: a connection member having first and second surfaces opposite to each other, and including a plurality of redistribution layers positioned at different levels, wherein the redistribution layers include a first redistribution layer disposed on the second surface and at least one second redistribution layer positioned at a different level from that of the first redistribution layer; a semiconductor chip disposed on the first surface of the connection member, and having a connection pad connected to the second redistribution layer; an encapsulant disposed on the first surface of the connection member, and sealing the semiconductor chip; a passivation layer disposed on the second surface of the connection member, and having a plurality of openings for separately exposing a partial region of the first redistribution layer; a plurality of under-bump metallurgy (UBM) layers connected to the partial region of the first redistribution layer through the openings; and a plurality of electrical connection structures disposed on each of the UBM layers. An interface between the passivation layer and the UBM layers has a first uneven surface, an interface between the passivation layer and the first redistribution layer has a second uneven surface connected to the first uneven surface, and the second uneven surface has a surface roughness greater than that of the second redistribution layer.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}Semiconductor Package {SEMICONDUCTOR PACKAGE}

본 개시는 반도체 패키지에 관한 것이다.
The present disclosure relates to a semiconductor package.

최근에 경박 단소화를 이루고자 하는 패키징(Packaging) 기술이 활발히 연구되고 있으나, 제조공정 또는 사용 환경에서 열 응력으로 인한 패키지의 신뢰성(reliability)을 보장하는 것이 매우 중요하다. Recently, a packaging technology for achieving light and thin reduction has been actively studied, but it is very important to ensure the reliability of the package due to thermal stress in the manufacturing process or the use environment.

이러한 열 응력은 이종 재료간의 접점에서 집중적으로 발생될 수 있다. 특히, 절연층 내에 재배선층의 불량을 야기하여 패키지의 신뢰성을 저하시키는 문제가 될 수 있다.
This thermal stress can be concentrated at the contacts between dissimilar materials. In particular, it may be a problem of causing a defect of the redistribution layer in the insulating layer to reduce the reliability of the package.

본 개시의 해결하고자 하는 기술적 과제들 중 하나는, 이종 재료 사이에서 발생되는 열 응력으로 인한 신뢰성 저하를 저감시킬 수 있는 반도체 패키지를 제공하는 것이다.
One of the technical problems to be solved by the present disclosure is to provide a semiconductor package capable of reducing reliability degradation due to thermal stress generated between dissimilar materials.

본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 서로 다른 레벨에 위치한 복수의 재배선층을 포함하는 연결 부재 - 상기 복수의 재배선층은 상기 제2 면에 배치된 제1 재배선층과, 상기 제1 재배선층과 다른 레벨에 위치한 적어도 하나의 제2 재배선층을 포함함 - 와; 상기 연결 부재의 제1 면에 배치되며, 상기 제2 재배선층과 연결된 접속 패드를 갖는 반도체 칩과; 상기 연결 부재의 제1 면에 배치되며, 상기 반도체 칩을 봉합하는 봉합재와; 상기 연결 부재의 제2 면에 배치되며, 각각 상기 제1 재배선층의 일부 영역을 노출하는 복수의 개구를 갖는 패시베이션층과; 상기 복수의 개구를 통하여 상기 제1 재배선층의 일부 영역에 연결되는 복수의 UBM(Under Bump Metallurgy) 층과; 상기 복수의 UBM 층 상에 각각 배치되는 복수의 전기 연결 구조체;를 포함하며, 상기 패시베이션층과 상기 복수의 UBM 층의 계면은 제1 요철면(uneven surface)을 가지며, 상기 패시베이션층과 상기 제1 재배선층의 계면은 상기 제1 요철면에 연결되는 제2 요철면을 가지며, 상기 제2 요철면은 상기 제2 재배선층의 표면 거칠기보다 큰 표면 거칠기를 갖는 반도체 패키지를 제공한다.
An embodiment of the present disclosure has a first member and a second surface opposite to each other, and a connecting member including a plurality of redistribution layers located at different levels, wherein the plurality of redistribution layers are disposed on the second surface. A first redistribution layer and at least one second redistribution layer located at a different level than the first redistribution layer; A semiconductor chip disposed on a first surface of the connection member and having a connection pad connected to the second redistribution layer; An encapsulant disposed on the first surface of the connection member and sealing the semiconductor chip; A passivation layer disposed on the second surface of the connection member, the passivation layer having a plurality of openings each exposing a portion of the first redistribution layer; A plurality of under bump metallurgy (UBM) layers connected to a portion of the first redistribution layer through the plurality of openings; And a plurality of electrical connection structures respectively disposed on the plurality of UBM layers, wherein an interface between the passivation layer and the plurality of UBM layers has a first uneven surface, and the passivation layer and the first An interface of the redistribution layer has a second uneven surface connected to the first uneven surface, and the second uneven surface provides a semiconductor package having a surface roughness greater than that of the second redistribution layer.

본 개시의 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 절연 부재와 상기 절연 부재에서 서로 다른 레벨에 위치한 복수의 재배선층을 포함하는 연결 부재와; 상기 연결 부재의 제1 면에 배치되며, 상기 복수의 재배선층과 연결되는 접속 패드를 갖는 반도체 칩과; 상기 연결 부재의 제1 면에 배치되며, 상기 반도체 칩을 봉합하는 봉합재와; 상기 연결 부재의 제2 면에 배치되는 패시베이션층과; 상기 패시베이션층 상에 배치된 복수의 UBM 패드와 상기 패시베이션층을 관통하여 상기 복수의 UBM 패드 각각을 상기 제1 재배선층에 연결하는 복수의 UBM 비아를 갖는 복수의 UBM 층과; 상기 복수의 UBM 패드 상에 각각 배치되는 복수의 전기 연결 구조체를 포함하며, 상기 패시베이션층과 상기 UBM 비아의 계면은 제1 요철면을 가지며, 상기 복수의 재배선층 중 최외곽의 재배선층의 표면은 상기 제1 요철면에 연결되는 제2 요철면을 가지며, 상기 최외곽의 재배선층은 다른 재배선층의 표면 거칠기보다 큰 표면 거칠기를 갖는 반도체 패키지를 제공한다.
One embodiment of the present disclosure includes a connecting member having a first surface and a second surface opposite to each other and including an insulating member and a plurality of redistribution layers positioned at different levels in the insulating member; A semiconductor chip disposed on the first surface of the connection member and having connection pads connected to the plurality of redistribution layers; An encapsulant disposed on the first surface of the connection member and sealing the semiconductor chip; A passivation layer disposed on the second surface of the connection member; A plurality of UBM layers having a plurality of UBM pads disposed on the passivation layer and a plurality of UBM vias connecting the plurality of UBM pads to the first redistribution layer through the passivation layer; And a plurality of electrical connection structures respectively disposed on the plurality of UBM pads, wherein an interface between the passivation layer and the UBM via has a first uneven surface, and a surface of an outermost redistribution layer of the plurality of redistribution layers The second uneven surface is connected to the first uneven surface, and the outermost redistribution layer provides a semiconductor package having a surface roughness greater than that of other redistribution layers.

본 실시예에 따르면, UBM 층에 인접한 메탈(예, UBM 비아 및 재배선층)과 절연층(예, 패시베이션층)의 계면에 요철면을 제공함으로써 UBM 층의 주위에서 발생되는 응력이 전파되거나 이로 인해 크랙이 발생되는 것을 효과적으로 차단할 수 있다.
According to this embodiment, the stresses generated around the UBM layer are propagated or caused by providing an uneven surface at the interface between the metal (eg, UBM via and redistribution layer) adjacent to the UBM layer and the insulating layer (eg the passivation layer). Cracks can be effectively prevented from occurring.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
Various and advantageous advantages and effects of the present invention is not limited to the above description, it will be more readily understood in the course of describing specific embodiments of the present invention.

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 임베디드되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적으로 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 개략적인 단면도이다.
도 10은 도 9의 반도체 패키지를 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도이다.
도 11은 도 9의 반도체 패키지의 A 부분을 나타내는 확대 단면도이다.
도 12 및 도 13은 각각 비교예(요철 미적용)와 실시예(요철 적용)에 따른 반도체 패키지의 일부를 확대하여 촬영한 사진들이다.
도 14a 내지 도 14d는 본 개시의 일 실시예에 따른 반도체 패키지 제조방법을 나타내는 주요한 공정들의 단면도들이다.
도 15는 본 개시의 일 실시예에 따른 반도체 패키지의 부분 확대 단면도이다.
도 16은 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다. 1 is a block diagram schematically showing an example of an electronic device system.
2 is a perspective view schematically showing an example of an electronic device.
3 is a cross-sectional view schematically showing before and after packaging of a fan-in semiconductor package.
4 is a schematic cross-sectional view illustrating a packaging process of a fan-in semiconductor package.
5 is a schematic cross-sectional view illustrating a case where a fan-in semiconductor package is mounted on an interposer substrate and finally mounted on a main board of an electronic device.
6 is a schematic cross-sectional view illustrating a case where a fan-in semiconductor package is embedded in an interposer substrate and finally mounted on a main board of an electronic device.
7 is a schematic cross-sectional view of a fan-out semiconductor package.
8 is a schematic cross-sectional view illustrating a case in which a fan-out semiconductor package is mounted on a main board of an electronic device.
9 is a schematic cross-sectional view illustrating a semiconductor package according to an embodiment of the present disclosure.
FIG. 10 is a plan view taken along line II ′ of the semiconductor package of FIG. 9.
FIG. 11 is an enlarged cross-sectional view illustrating a portion A of the semiconductor package of FIG. 9.
12 and 13 are enlarged photographs of a part of a semiconductor package according to a comparative example (not applied) and an embodiment (not applied).
14A-14D are cross-sectional views of major processes illustrating a method of manufacturing a semiconductor package in accordance with one embodiment of the present disclosure.
15 is a partially enlarged cross-sectional view of a semiconductor package according to an embodiment of the present disclosure.
16 is a side cross-sectional view illustrating a semiconductor package according to an embodiment of the present disclosure.

이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
Hereinafter, the present disclosure will be described with reference to the accompanying drawings. Shape and size of the elements in the drawings may be exaggerated or reduced for more clear description.

전자기기Electronics

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.1 is a block diagram schematically showing an example of an electronic device system.

도 1을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.Referring to FIG. 1, the electronic apparatus 1000 accommodates a main board 1010. The chip-related component 1020, the network-related component 1030, and the other component 1040 are physically and / or electrically connected to the main board 1010. These are also combined with other components described below to form various signal lines 1090.

칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.The chip related component 1020 may include a memory chip such as volatile memory (eg, DRAM), non-volatile memory (eg, ROM), and flash memory; Application processor chips such as central processors (eg, CPUs), graphics processors (eg, GPUs), digital signal processors, cryptographic processors, microprocessors, microcontrollers; Logic chips such as analog-to-digital converters and application-specific ICs (ASICs) may be included, but are not limited thereto. In addition, other types of chip-related components may be included. Of course, these components 1020 may be combined with each other.

네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.Network-related components 1030 include Wi-Fi (such as the IEEE 802.11 family), WiMAX (such as the IEEE 802.16 family), IEEE 802.20, LTE (long term evolution), Ev-DO, HSPA +, HSDPA +, HSUPA +, EDGE, GSM And any other wireless and wired protocols designated as GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G, and beyond. Any of the standards or protocols may be included. In addition, of course, the network related component 1030 may be combined with the chip related component 1020.

기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동 부품 등이 포함될 수 있다. 또한, 기타 부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.Other components 1040 include high frequency inductors, ferrite inductors, power inductors, ferrite beads, low temperature co-fired ceramics (LTCC), electro magnetic interference (EMI) filters, multi-layer ceramic condenser (MLCC), and the like. However, the present invention is not limited thereto, and may include passive components used for other various purposes. In addition, other components 1040 may be combined with each other, along with chip-related component 1020 and / or network-related component 1030.

전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.Depending on the type of electronic device 1000, the electronic device 1000 may include other components that may or may not be physically and / or electrically connected to the main board 1010. Examples of other components include camera 1050, antenna 1060, display 1070, battery 1080, audio codec (not shown), video codec (not shown), power amplifier (not shown), compass ( Not shown), accelerometer (not shown), gyroscope (not shown), speakers (not shown), mass storage (e.g., hard disk drive) (not shown), compact disk (not shown), and DVD (digital versatile disk) (not shown) and the like, but is not limited thereto. In addition, other components used for various purposes may be included according to the type of the electronic apparatus 1000.

전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
The electronic device 1000 may include a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a network system, a computer ( computer, monitor, tablet, laptop, netbook, television, video game, smart watch, automotive, and the like. However, the present invention is not limited thereto, and may be any other electronic device that processes data.

도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.2 is a perspective view schematically showing an example of an electronic device.

도 2를 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
Referring to FIG. 2, the semiconductor package is applied to various electronic devices as described above for various uses. For example, a motherboard 1110 is accommodated in the body 1101 of the smartphone 1100, and various components 1120 are physically and / or electrically connected to the motherboard 1110. In addition, other components, such as camera 1130, may or may not be physically and / or electrically connected to mainboard 1010. Some of the components 1120 may be chip related components, and the semiconductor package 100 may be, for example, an application processor, but is not limited thereto. The electronic device is not necessarily limited to the smartphone 1100, and may be other electronic devices as described above.

반도체 패키지Semiconductor package

일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.In general, a semiconductor chip is integrated with a large number of fine electrical circuits, but can not serve as a semiconductor finished product by itself, and there is a possibility of being damaged by an external physical or chemical impact. Therefore, instead of using the semiconductor chip itself, the semiconductor chip is packaged and used for electronic devices in a packaged state.

반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.The need for semiconductor packaging is due to the difference in circuit width between the semiconductor chip and the mainboard of the electronic device in terms of electrical connections. Specifically, in the case of a semiconductor chip, the size of the connection pad and the spacing between the connection pads are very small, whereas in the case of a main board used in electronic equipment, the size of the component mounting pad and the spacing of the component mounting pads are much larger than the scale of the semiconductor chip. . Therefore, it is difficult to directly mount a semiconductor chip on such a motherboard, and a packaging technology that can buffer the difference in circuit width between each other is required.

이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
The semiconductor package manufactured by the packaging technology may be classified into a fan-in semiconductor package and a fan-out semiconductor package according to structure and use.

이하에서는, 첨부된 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
Hereinafter, a fan-in semiconductor package and a fan-out semiconductor package will be described in more detail with reference to the accompanying drawings.

(팬-인 반도체 패키지)(Fan-in Semiconductor Package)

도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이며, 도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.3 is a cross-sectional view schematically showing before and after packaging of a fan-in semiconductor package, and FIG. 4 is a cross-sectional view schematically showing a packaging process of a fan-in semiconductor package.

도 3 및 도 4를 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 접속 패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.3 and 4, the semiconductor chip 2220 may include a body 2221 including silicon (Si), germanium (Ge), gallium arsenide (GaAs), and the like formed of aluminum formed on one surface of the body 2221. A connection pad 2222 including a conductive material such as Al) and a passivation film 2223 formed on one surface of the body 2221 and covering at least a portion of the connection pad 2222, such as an oxide film or a nitride film. For example, it may be an integrated circuit (IC) in a bare state. Since the connection pad 2222 is very small, the integrated circuit IC is hard to be mounted on a main board of an electronic device or the like, but also on a mid-level printed circuit board (PCB).

이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결 부재(2240)를 형성한다. 연결 부재(2240)는 반도체 칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선 패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결 부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프 금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결 부재(2240), 패시베이션층(2250), 및 언더범프 금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.Accordingly, in order to redistribute the connection pads 2222, the connection members 2240 are formed on the semiconductor chips 2220 in accordance with the size of the semiconductor chips 2220. The connection member 2240 forms an insulating layer 2241 on the semiconductor chip 2220 with an insulating material such as photosensitive insulating resin (PID), and forms a via hole 2243h for opening the connection pad 2222. The wiring patterns 2242 and the vias 2243 may be formed and formed. Thereafter, a passivation layer 2250 is formed to protect the connecting member 2240, an opening 2251 is formed, and an under bump metal layer 2260 is formed. That is, through a series of processes, for example, the fan-in semiconductor package 2200 including the semiconductor chip 2220, the connection member 2240, the passivation layer 2250, and the under bump metal layer 2260 is manufactured. do.

이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.As described above, the fan-in semiconductor package is a package in which all connection pads of the semiconductor chip, for example, I / O (Input / Output) terminals are arranged inside the device. have. Therefore, many devices in a smart phone are manufactured in the form of a fan-in semiconductor package, and in particular, development is being made in order to realize a small and fast signal transmission.

다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
However, in the fan-in semiconductor package, all the I / O terminals must be disposed inside the semiconductor chip. Therefore, such a structure is difficult to apply to a semiconductor chip having a large number of I / O terminals or a small semiconductor chip. In addition, due to this vulnerability, the fan-in semiconductor package can not be directly mounted and used on the main board of the electronic device. Even if the size and spacing of the I / O terminals of the semiconductor chip are enlarged by the rewiring process, they do not have the size and spacing that can be directly mounted on the main board of the electronic device.

도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이며, 도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 임베디드되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.FIG. 5 is a schematic cross-sectional view illustrating a case where a fan-in semiconductor package is mounted on an interposer substrate and finally mounted on a main board of an electronic device. FIG. 6 is a final view of a fan-in semiconductor package embedded in an interposer substrate. This is a cross-sectional view schematically showing a case mounted on the main board of the electronic device.

도 5 및 도 6을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 저융점 금속 또는 합금볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 봉합재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 임베디드될 수도 있으며, 임베디드된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.5 and 6, in the fan-in semiconductor package 2200, the connection pads 2222, that is, the I / O terminals of the semiconductor chip 2220 are redistributed once again through the interposer substrate 2301. Finally, the fan-in semiconductor package 2200 may be mounted on the main board 2500 of the electronic device on the interposer substrate 2301. In this case, the low melting point metal or alloy ball 2270 may be fixed with the underfill resin 2280, etc., and the outside may be covered with the suture 2290. Alternatively, the fan-in semiconductor package 2200 may be embedded in a separate interposer substrate 2302, the connection pads 2222 of the semiconductor chip 2220 by the interposer substrate 2302 in an embedded state. That is, the I / O terminals may be redistributed once again and finally mounted on the main board 2500 of the electronic device.

이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 임베디드된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
As such, since the fan-in semiconductor package is difficult to be mounted directly on the main board of the electronic device, the fan-in semiconductor package is mounted on a separate interposer board and then again packaged and mounted on the main board of the electronic device, or the interposer It is mounted on an electronic main board while being embedded in a board.

(팬-아웃 반도체 패키지)(Fan-Out Semiconductor Package)

도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도이다.7 is a cross-sectional view illustrating a schematic view of a fan-out semiconductor package.

도 7을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결 부재(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결 부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프 금속층(2160)이 더 형성될 수 있다. 언더범프 금속층(2160) 상에는 저융점 금속 또는 합금볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결 부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.Referring to FIG. 7, in the fan-out semiconductor package 2100, for example, an outer side of the semiconductor chip 2120 may be protected by an encapsulant 2130, and a connection pad 2122 of the semiconductor chip 2120 may be connected to the fan-out semiconductor package 2100. The member 2140 is redistributed to the outside of the semiconductor chip 2120. In this case, the passivation layer 2150 may be further formed on the connection member 2140, and the under bump metal layer 2160 may be further formed in the opening of the passivation layer 2150. A low melting metal or alloy ball 2170 may be further formed on the under bump metal layer 2160. The semiconductor chip 2120 may be an integrated circuit (IC) including a body 2121, a connection pad 2122, a passivation film (not shown), and the like. The connection member 2140 may include an insulating layer 2141, a redistribution layer 2142 formed on the insulating layer 2241, and a via 2143 for electrically connecting the connection pad 2122 and the redistribution layer 2142. Can be.

본 제조 공정은 반도체 칩(2120)의 외측에 봉합재(2130)를 형성한 후에 연결 부재(2140)가 형성될 수 있다. 이 경우에, 연결 부재(2140)는 반도체 칩(2120)을 봉합한 후에 실행되므로, 재배선층과 연결되는 비아(2143)는 반도체 칩(2120)에 가까울수록 작은 폭을 갖도록 형성될 수 있다(확대영역 참조). In the manufacturing process, after the encapsulant 2130 is formed on the outside of the semiconductor chip 2120, the connection member 2140 may be formed. In this case, since the connecting member 2140 is executed after the semiconductor chip 2120 is sealed, the vias 2143 connected to the redistribution layer may be formed to have a smaller width as they are closer to the semiconductor chip 2120 (enlargement). Area).

이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결 부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결 부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
As described above, the fan-out semiconductor package is a form in which I / O terminals are rearranged to the outside of the semiconductor chip through a connection member formed on the semiconductor chip. As described above, in the fan-in semiconductor package, all the I / O terminals of the semiconductor chip must be disposed inside the semiconductor chip, and as the device size becomes smaller, the ball size and pitch must be reduced, so that a standardized ball layout cannot be used. On the other hand, the fan-out semiconductor package is a type in which I / O terminals are rearranged to the outside of the semiconductor chip through the connection member formed on the semiconductor chip. Can be used as it is, it can be mounted on the main board of the electronic device without a separate interposer board as described below.

도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.8 is a schematic cross-sectional view illustrating a case in which a fan-out semiconductor package is mounted on a main board of an electronic device.

도 8을 참조하면, 팬-아웃 반도체 패키지(2100)는 저융점 금속 또는 합금볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결 부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.Referring to FIG. 8, the fan-out semiconductor package 2100 may be mounted on the main board 2500 of the electronic device through the low melting point metal or the alloy ball 2170. That is, as described above, the fan-out semiconductor package 2100 may connect the connection pads 2122 on the semiconductor chip 2120 to a fan-out area beyond the size of the semiconductor chip 2120. Since 2140 is formed, a standardized ball layout may be used as it is, and as a result, it may be mounted on the main board 2500 of the electronic device without a separate interposer substrate.

이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.As such, since the fan-out semiconductor package can be mounted on the main board of the electronic device without a separate interposer board, the fan-out semiconductor package can be made thinner and thinner than the fan-in semiconductor package using the interposer board. Do. Its excellent thermal and electrical properties make it particularly suitable for mobile products. In addition, it is possible to implement a more compact than a general package on package (POP) type using a printed circuit board (PCB), it is possible to solve the problem caused by the warpage phenomenon.

한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 임베디드되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
Meanwhile, the fan-out semiconductor package refers to a package technology for mounting a semiconductor chip on a main board of an electronic device and the like, and protecting the semiconductor chip from an external shock. It is a different concept from a printed circuit board (PCB) such as an interposer board in which a fan-in semiconductor package is embedded.

도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타낸 개략적인 단면도이며, 도 10은 도 9의 반도체 패키지를 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도이다.
FIG. 9 is a schematic cross-sectional view illustrating a semiconductor package according to an exemplary embodiment of the present disclosure, and FIG. 10 is a plan view taken along line II ′ of the semiconductor package of FIG. 9.

도 9 및 도 10을 참조하면, 본 실시예에 따른 반도체 패키지(100)는, 서로 반대에 위치한 제1 면(140A)과 제2 면(140B)을 가지며 재배선층(redistribution layer, RDL)(145)을 포함하는 연결 부재(140)와, 상기 연결 부재(140)의 제1 면(140A)에 배치되며 상기 재배선층(145)과 연결된 접속 패드(120P)를 갖는 반도체 칩(120)과, 상기 연결 부재(140)의 제1 면(140A)에 배치되며 상기 반도체 칩(120)을 봉합하는 봉합재(130)를 포함한다.
9 and 10, the semiconductor package 100 according to the present exemplary embodiment has a first surface 140A and a second surface 140B positioned opposite to each other, and has a redistribution layer (RDL) 145. A semiconductor chip 120 having a connection member 140 including the connection member 140, a connection pad 120P disposed on the first surface 140A of the connection member 140, and connected to the redistribution layer 145. The encapsulant 130 is disposed on the first surface 140A of the connection member 140 and seals the semiconductor chip 120.

상기 연결 부재(140)는 절연 부재(141)와 절연 부재(141)에 형성된 재배선층(145)을 포함한다. 상기 재배선층(145)은 절연 부재(141)의 서로 다른 2개의 레벨, 즉 제1 및 제2 절연층(141a,141b)에 각각 배치된 제1 및 제2 재배선층(145a,145b)을 포함할 수 있다. 본 실시예에 채용된 재배선층(145)은 2층 구조로 예시되어 있으나, 단일 또는 다른 수의 층 구조를 포함할 수 있다.The connection member 140 includes an insulating member 141 and a redistribution layer 145 formed on the insulating member 141. The redistribution layer 145 includes first and second redistribution layers 145a and 145b disposed at two different levels of the insulating member 141, that is, the first and second insulating layers 141a and 141b, respectively. can do. The redistribution layer 145 employed in the present embodiment is illustrated as a two-layer structure, but may include a single or other number of layer structures.

본 실시예에서, 제2 재배선층(145b)은 제2 절연층(141b)에 배치된 제2 재배선 패턴(142b)과, 상기 제2 절연층(141b)을 관통하여 상기 제2 재배선 패턴(142b)과 반도체 칩(120)의 접속 패드(120P)를 연결하는 제2 재배선 비아(143b)를 포함하며, 제1 재배선층(145a)은 제1 절연층(141a) 상에 배치된 제1 재배선 패턴(142a)과, 상기 제1 절연층(141a)을 관통하여 상기 제1 및 제2 재배선 패턴(142a,142b)을 연결하는 제2 재배선 비아(143b)를 포함한다. 여기서, 제1 재배선 패턴(142a)은 상기 연결 부재(140)의 제2 면(140B)에 배치된 패턴으로서, '패드용 재배선 패턴'이라고도 한다.In the present exemplary embodiment, the second redistribution layer 145b passes through the second redistribution pattern 142b disposed on the second insulating layer 141b and the second redistribution pattern 141b. 142b and a second redistribution via 143b connecting the connection pad 120P of the semiconductor chip 120, and the first redistribution layer 145a is formed on the first insulating layer 141a. A first redistribution pattern 142a and a second redistribution via 143b penetrating the first insulating layer 141a to connect the first and second redistribution patterns 142a and 142b to each other. Here, the first redistribution pattern 142a is a pattern disposed on the second surface 140B of the connection member 140 and is also referred to as a 'pad redistribution pattern'.

상기 반도체 패키지(100)는, 상기 연결 부재(140)의 제2 면(140B)에 배치된 패시베이션층(150)과, 상기 패시베이션층(150)의 복수의 개구를 통하여 제1 재배선 패턴(142a)(또는, 제1 재배선층(145))에 연결된 UBM(Under Bump Metallurgy) 층(160)을 포함한다. The semiconductor package 100 may include a passivation layer 150 disposed on the second surface 140B of the connection member 140, and a first redistribution pattern 142a through a plurality of openings of the passivation layer 150. (Or, an under bump metallurgy (UBM) layer 160 connected to the first redistribution layer 145).

본 실시예에 채용된 UBM 층(160)은 상기 패시베이션층(150) 상에 배치된 복수의 UBM 패드(162)와, 상기 패시베이션층(150)을 관통하여 상기 복수의 UBM 패드(162)와 제1 재배선 패턴(142a)을 각각 연결하는 복수의 UBM 비아(163)를 포함할 수 있다. 상기 제1 재배선 패턴(142a)은 각각 관련 UBM 패드(162)와 대응되는 형상을 가질 수 있다.
The UBM layer 160 employed in the present exemplary embodiment may include a plurality of UBM pads 162 disposed on the passivation layer 150, a plurality of UBM pads 162, and a plurality of UBM pads 162 formed through the passivation layer 150. A plurality of UBM vias 163 connecting the one redistribution pattern 142a may be included. Each of the first redistribution patterns 142a may have a shape corresponding to the associated UBM pad 162.

상기 반도체 패키지(100)는, 복수의 UBM 층(160), 특히 복수의 UBM 패드(162) 상에 각각 배치된 복수의 전기연결 구조체(170)를 포함할 수 있다. 반도체 패키지(100)는 전기연결 구조체(170)를 이용하여 메인 보드와 같은 기판의 패드에 실장될 수 있다. 여기서, UBM 층(160)은 전기연결 구조체(170)와 재배선층(145) 사이의 열충격으로 인한 전기연결 구조체(170)의 크랙 발생을 억제하여 신뢰성을 개선할 수 있다. The semiconductor package 100 may include a plurality of electrical connection structures 170 disposed on the plurality of UBM layers 160, in particular, the plurality of UBM pads 162. The semiconductor package 100 may be mounted on a pad of a substrate such as a main board using the electrical connection structure 170. Here, the UBM layer 160 may improve reliability by suppressing crack generation of the electrical connection structure 170 due to thermal shock between the electrical connection structure 170 and the redistribution layer 145.

하지만, UBM 층(160)의 도입에 불구하고, 반도체 패키지에서 다양한 이종 재료의 요소로 구성되므로, 이종 재료 간의 열팽창 계수의 차이로 의해 열응력이 발생할 수 있다. 이러한 열응력은 이종 재료 간의 계면 박리(delamination) 또는 크랙(crack)과 같은 불량 원인이 될 수 있다. 특히, UBM 층(160) 주위에서 이러한 열응력 문제가 심각해질 수 있다. 구체적으로 도 11을 참조하여 설명한다.
However, despite the introduction of the UBM layer 160, since the semiconductor package is composed of elements of various dissimilar materials, thermal stress may occur due to differences in coefficients of thermal expansion between dissimilar materials. This thermal stress can cause failures such as delamination or cracking between dissimilar materials. In particular, this thermal stress problem can be severe around the UBM layer 160. Specifically, this will be described with reference to FIG. 11.

도 11은 도 9의 반도체 패키지의 A 부분을 나타내는 확대 단면도이다.FIG. 11 is an enlarged cross-sectional view illustrating a portion A of the semiconductor package of FIG. 9.

도 9와 함께 도 11을 참조하면, UBM 층(160)과 다른 물질로 구성된 전기연결 구조체(170)는 UBM 층(160) 주위에 패시베이션층(150)에 배치되어 3가지의 이종 물질 간에 접촉될 수 있다(도 11의 삼중점(TP) 참조). 이러한 삼중점에서 온도의 변화로 인해 열응력이 크게 발생되고, 이러한 열응력은 이종물질의 계면에 의해 정의되는 경로(CP)를 따라 전파될 수 있다. 구체적으로, 패시베이션층(150)과 접하는 UBM 층(160)의 계면과 그와 인접한 제1 재배선 패턴(142a)의 표면을 따라 열응력이 전파되어 크랙을 유발할 수 있다. 특히, 연결 부재(140)의 재배선층(145)을 손상시킬 경우에, 반도체 패키지의 신뢰성에 심각한 문제를 유발할 수 있다. Referring to FIG. 9 along with FIG. 9, an electrical connection structure 170 composed of a material different from the UBM layer 160 may be disposed in the passivation layer 150 around the UBM layer 160 to make contact between three different materials. (See triple point (TP) in FIG. 11). The thermal stress is largely generated due to the change of temperature at the triple point, and the thermal stress may propagate along a path defined by the interface of the dissimilar material. Specifically, thermal stress may propagate along an interface of the UBM layer 160 in contact with the passivation layer 150 and a surface of the first redistribution pattern 142a adjacent thereto. In particular, when damaging the redistribution layer 145 of the connection member 140 may cause serious problems in the reliability of the semiconductor package.

본 실시예에서, UBM 층(160)에 인접한 삼중점(TP)으로부터 발생되는 열응력 및 크랙(C)이 전파되어 재배선층(145)을 손상시키는 것을 방지하기 위해서 전파 경로(CP)에 충분한 표면 거칠기를 갖는 요철면(uneven surface)을 제공한다. In this embodiment, sufficient surface roughness in the propagation path CP to prevent thermal stress and crack C generated from the triple point TP adjacent to the UBM layer 160 from propagating and damaging the redistribution layer 145. It provides an uneven surface with.

도 9 및 도 11에 도시된 바와 같이, 상기 패시베이션층(150)과 상기 복수의 UBM 층(160)의 계면은 제1 요철면(R1)을 가지며, 상기 패시베이션층(150)과 상기 제1 재배선층(145a)(특히, 제1 재배선 패턴(142a))의 계면은 상기 제1 요철면(R1)에 연결되는 제2 요철면(R2)을 갖는다. 특히, 상기 제1 요철면(R1)은 상기 패시베이션층(150)의 개구(O)에 위치한 UBM 비아(143a)의 측벽에 형성될 수 있다. 9 and 11, an interface between the passivation layer 150 and the plurality of UBM layers 160 has a first uneven surface R1, and the passivation layer 150 and the first ash are formed. An interface of the wiring layer 145a (particularly, the first redistribution pattern 142a) has a second uneven surface R2 connected to the first uneven surface R1. In particular, the first uneven surface R1 may be formed on a sidewall of the UBM via 143a positioned in the opening O of the passivation layer 150.

최외곽에 위치한 제1 재배선층(145a)(특히, 제1 재배선 패턴(142a))의 제2 요철면(R2)은 별도의 공정을 통해서 의도적으로 요철이 형성된 면인데 반하여, 다른 제2 재배선층(145b)(특히, 제2 재배선 패턴(142b))은 이러한 요철형성공정이 적용되지 않는다. 따라서, 제2 요철면(R2)은 제2 재배선층(145b)(특히, 제2 재배선 패턴(142b))의 표면 거칠기보다 큰 표면 거칠기를 갖는다. The second uneven surface R2 of the outermost first redistribution layer 145a (particularly, the first redistribution pattern 142a) is a surface intentionally unevenly formed through a separate process, whereas the second second uneven surface The unevenness forming process is not applied to the wiring layer 145b (particularly, the second redistribution pattern 142b). Therefore, the second uneven surface R2 has a surface roughness larger than that of the second redistribution layer 145b (particularly, the second redistribution pattern 142b).

이와 같이, 상기 제1 요철면(R1)과 상기 제2 요철면(R2)은 연속적으로 배열될 수 있다. 상기 제1 및 제2 요철면(R1,R2)은 페시베이션층(150)과 메탈요소(UBM 층(160) 및 제1 재배선층(145)) 사이의 접촉면적을 증가시켜 밀착력을 강화하고, UBM 층(160) 주위로부터 발생되는 응력의 전파를 효과적으로 차단할 수도 있다.
As such, the first uneven surface R1 and the second uneven surface R2 may be continuously arranged. The first and second uneven surfaces R1 and R2 increase the contact area between the passivation layer 150 and the metal element (UBM layer 160 and the first redistribution layer 145) to enhance adhesion. It may also effectively block propagation of stresses generated from around the UBM layer 160.

도 12 및 도 13은 각각 비교예(요철 미적용)와 실시예(요철 적용)에 따른 반도체 패키지의 일부를 확대하여 촬영한 사진들이다.12 and 13 are enlarged photographs of a part of a semiconductor package according to a comparative example (not applied) and an embodiment (not applied).

도 12을 참조하면, UBM 층(160) 및 제1 재배선층(145a)은 요철이 형성되지 않은 표면을 갖는다. 상기 패시베이션층(150)과 접하는 UBM 층(160) 및 제1 재배선층(145a)의 계면들은 비교적 매끄러운 상태를 나타낸다. 이러한 계면은 밀착강도가 늦을 뿐만 아니라, UBM 층 주위에서 발생되는 크랙이 매끄러운 표면을 따라 쉽게 전파되어 재배선층(145)을 손상시킬 수 있다. Referring to FIG. 12, the UBM layer 160 and the first redistribution layer 145a have a surface on which unevenness is not formed. Interfaces of the UBM layer 160 and the first redistribution layer 145a in contact with the passivation layer 150 exhibit a relatively smooth state. Such an interface may not only have a low adhesive strength but also may cause cracks generated around the UBM layer to easily propagate along a smooth surface and damage the redistribution layer 145.

이와 달리, 도 13을 참조하면, UBM 층(160) 및 제1 재배선층(145a)은 패시베이션층에 접하는 표면들에 요철이 형성된 것을 확인할 수 있다. 상기 패시베이션층(150)과 상기 UBM 층(160) 사이에 위치한 제1 요철면(R1)은, 상기 패시베이션층(150)과 상기 제1 재배선층(145a) 사이에 위치한 제2 요철면(R2)으로 연속적으로 배열될 수 있다. 이러한 제1 및 제2 요철면(R1,R2)은 밀착력을 강화하고, UBM 층(160) 주위로부터 발생되는 응력의 전파를 효과적으로 차단할 수도 있다.On the other hand, referring to FIG. 13, it can be seen that the UBM layer 160 and the first redistribution layer 145a have irregularities formed on the surfaces in contact with the passivation layer. The first uneven surface R1 disposed between the passivation layer 150 and the UBM layer 160 has a second uneven surface R2 disposed between the passivation layer 150 and the first redistribution layer 145a. Can be arranged continuously. The first and second uneven surfaces R1 and R2 may enhance adhesion and effectively block propagation of stress generated from around the UBM layer 160.

상기 제1 요철면(R1)과 상기 제2 요철면(R2)의 표면 거칠기(RMS)는 이에 한정되지는 않으나, 1∼3㎛ 범위일 수 있다. 최외곽인 제1 재배선층(145a)의 제2 요철면(R2)은 적어도 다른 재배선층(145b)의 표면 거칠기보다 큰 표면 거칠기를 가질 수 있다. 예를 들어, 의도적으로 요철이 형성되지 않은 재배선층, 즉 제2 재배선층(145b)의 표면 거칠기는 0.5㎛ 이하일 수 있다. The surface roughness RMS of the first uneven surface R1 and the second uneven surface R2 is not limited thereto, but may be in a range of 1 to 3 μm. The second uneven surface R2 of the outermost first redistribution layer 145a may have a surface roughness larger than that of at least another redistribution layer 145b. For example, the surface roughness of the redistribution layer, that is, the second redistribution layer 145b in which unevenness is not intentionally formed, may be 0.5 μm or less.

본 실시예에서, 상기 제1 요철면(R1)과 상기 제2 요철면(R2)은 다른 공정에 의해 형성될 수 있다. 따라서, 상기 제1 요철면(R1)과 상기 제2 요철면(R2)은 서로 다른 표면 거칠기를 가질 수 있다.
In the present exemplary embodiment, the first uneven surface R1 and the second uneven surface R2 may be formed by different processes. Therefore, the first uneven surface R1 and the second uneven surface R2 may have different surface roughnesses.

이하, 본 실시예에 따른 반도체 패키지의 각 구성요소를 더욱 상세하게 설명한다. Hereinafter, each component of the semiconductor package according to the present embodiment will be described in more detail.

지지 부재(110)는 반도체 패키지(100)의 강성을 향상시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 지지 부재(110)에 배선 패턴(142)과 재배선 비아(143)와 같은 재배선층(145)를 도입할 수 있으며, 이 경우에는, 반도체 패키지(100)가 POP(Package on Package) 타입의 팬-아웃 패키지로 활용될 수도 있다. 캐비티(110H) 내에서 반도체 칩(120)이 지지 부재(110)의 측벽은 소정거리로 이격되어 배치된다. 반도체 칩(120)의 측면 주위는 지지 부재(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다. 일부 실시예에서는 지지 부재(110)를 생략할 수 있다.
The support member 110 may improve rigidity of the semiconductor package 100 and may serve to secure thickness uniformity of the encapsulant 130. A redistribution layer 145, such as a wiring pattern 142 and a redistribution via 143, may be introduced into the support member 110. In this case, the semiconductor package 100 may be a package on package (POP) fan. It can also be used as an out package. In the cavity 110H, the semiconductor chip 120 is disposed such that sidewalls of the support member 110 are spaced apart by a predetermined distance. The circumference of the semiconductor chip 120 may be surrounded by the supporting member 110. However, this is only an example and may be variously modified in other forms, and other functions may be performed according to the form. In some embodiments, the support member 110 may be omitted.

지지 부재(110)는 절연 물질을 포함할 수 있다. 예를 들어, 상기 절연 물질은 에폭시 수지와 같은 열경화성 수지 또는 폴리이미드와 같은 열가소성 수지를 포함하며, 이들 수지가 무기 필러와 혼합되거나, 또는 무기 필러와 함께 유리 섬유(Glass Fabric) 등의 심재에 함침된 수지일 수 있다. 특정 예에서, 지지 부재는, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 유리 섬유 등을 포함하는 프리프레그와 같은 강성이 높은 지지 부재(110)를 사용하면, 반도체 패키지(100)의 워피지(warpage)를 조절할 수 있다.
The support member 110 may include an insulating material. For example, the insulating material may include a thermosetting resin such as an epoxy resin or a thermoplastic resin such as polyimide, and these resins may be mixed with an inorganic filler, or impregnated with a inorganic material such as glass fabric with an inorganic filler. It may be a resin. In a particular example, the support member may be prepreg, Ajinomoto build-up film (ABF), FR-4, Bismaleimide Triazine (BT), or the like. When the support member 110 having a high rigidity such as prepreg containing glass fiber or the like is used, the warpage of the semiconductor package 100 may be adjusted.

반도체 칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩이나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩일 수도 있다. 또한, 이들이 서로 조합되어 배치될 수도 있음은 물론이다.The semiconductor chip 120 may be an integrated circuit (IC) in which hundreds to millions or more of devices are integrated in one chip. In this case, the integrated circuit may include, for example, a processor such as a central processor (eg, a CPU), a graphics processor (eg, a GPU), a field programmable gate array (FPGA), a digital signal processor, a cryptographic processor, a microprocessor, a microcontroller, or the like. A chip may be an application processor (AP), but is not limited thereto. For example, a logic chip such as an analog-to-digital converter or an application-specific IC (ASIC), a volatile memory (eg, DRAM), or Memory chips such as volatile memory (eg, ROM), flash memory, and the like. Of course, they may be arranged in combination with each other.

반도체 칩(120)은 액티브 웨이퍼를 기반으로 형성된 것일 수 있다. 이 경우 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성될 수 있다. 접속 패드(12OP)는 반도체 칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디 상에는 접속 패드(120P)를 노출시키는 패시베이션막(미도시)이 형성될 수 있으며, 패시베이션막은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 패시베이션막을 통하여 접속 패드(120P)의 하면은 봉합재(130) 하면과 단차를 가질 수 있으며, 봉합재(130)가 접속 패드(120P) 하면으로 블리딩되는 것을 어느 정도 방지할 수 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 반도체 칩(120)은 베어 다이(bare die)일 수 있으나, 필요에 따라서, 반도체 칩(120)의 활성면(접속 패드(120P)가 형성된 면) 상에 재배선층(미도시)이 더 형성될 수 있으며, 범프(미도시) 등이 접속 패드(120P)와 연결된 형태를 가질 수도 있다.
The semiconductor chip 120 may be formed based on an active wafer. In this case, as the base material of the body, silicon (Si), germanium (Ge), gallium arsenide (GaAs), or the like may be used. Various circuits may be formed in the body. The connection pad 12OP is for electrically connecting the semiconductor chip 120 to other components, and a conductive material such as aluminum (Al) may be used as a forming material without particular limitation. A passivation film (not shown) that exposes the connection pad 120P may be formed on the body, and the passivation film may be an oxide film, a nitride film, or the like, or a double layer of the oxide film and the nitride film. The lower surface of the connection pad 120P may have a step with the lower surface of the encapsulant 130 through the passivation layer, and the bleeding of the encapsulant 130 to the lower surface of the connection pad 120P may be prevented to some extent. An insulating film (not shown) or the like may be further disposed at other necessary positions. The semiconductor chip 120 may be a bare die, but if necessary, a redistribution layer (not shown) may be further formed on the active surface (the surface on which the connection pad 120P is formed) of the semiconductor chip 120. In some embodiments, bumps or the like may be connected to the connection pad 120P.

봉합재(130)는 지지 부재(110) 및 반도체 칩(120) 등의 전자 부품을 보호하기 위한 구조로서 제공된다. 봉합형태는 특별히 제한되지 않으며, 지지 부재(110), 반도체 칩(120) 등의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 지지 부재(110)의 상면과 반도체 칩(120)을 덮을 수 있으며, 캐비티(110H)의 측벽과 반도체 칩(120)의 측면 사이의 공간을 채울 수 있다. 또한, 봉합재(130)는 반도체 칩(120)과 연결부재(140) 사이의 공간의 적어도 일부를 채울 수도 있다. 봉합재(130)가 캐비티(110H)을 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.The encapsulant 130 is provided as a structure for protecting electronic components such as the support member 110 and the semiconductor chip 120. The sealing form is not particularly limited, and may be a form surrounding at least a portion of the support member 110, the semiconductor chip 120, and the like. For example, the encapsulant 130 may cover the top surface of the support member 110 and the semiconductor chip 120, and fill a space between the sidewall of the cavity 110H and the side surface of the semiconductor chip 120. In addition, the encapsulant 130 may fill at least a portion of the space between the semiconductor chip 120 and the connection member 140. As the encapsulant 130 fills the cavity 110H, the encapsulant 130 may reduce buckling while serving as an adhesive according to a specific material.

예를 들어, 봉합재(130)는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기 필러와 혼합되거나, 또는 무기 필러와 함께 유리 섬유 등의 심재에 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 일부 실시예에서, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
For example, the encapsulant 130 may be a thermosetting resin such as an epoxy resin, a thermoplastic resin such as a polyimide, or a resin in which these resins are mixed with an inorganic filler or impregnated with a core such as glass fiber together with an inorganic filler, for example For example, prepregs, ABF, FR-4, BT and the like can be used. In some embodiments, Photo Imagable Dielectric (PID) resins may be used.

연결 부재(140)는 앞서 설명한 바와 같이, 절연 부재(141)와 상기 절연 부재(141)에 형성된 재배선층(145)을 포함할 수 있다. 상기 절연 부재(141)는 에폭시 수지와 같은 열경화성 수지 또는 폴리이미드와 같은 열가소성 수지를 포함할 수 있다. 예를 들어, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 특정 예에서, 상기 절연 부재(141)는 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 감광성 물질을 사용하는 경우에, 각각의 절연층(141a,141b)은 보다 얇게 형성될 수 있으며, 보다 용이하게 재배선 비아(143)의 미세한 피치를 달성할 수 있다. 예를 들어, 각각의 절연층(141a,141b)은 재배선 패턴(142)을 제외한 패턴 사이의 두께가 약 1㎛ 내지 약 10㎛이 될 수 있다. As described above, the connection member 140 may include an insulating member 141 and a redistribution layer 145 formed on the insulating member 141. The insulating member 141 may include a thermosetting resin such as an epoxy resin or a thermoplastic resin such as polyimide. For example, prepregs, ABF, FR-4, BT and the like can be used. In a particular example, the insulating member 141 may use a photosensitive insulating material such as PID resin. In the case of using the photosensitive material, each of the insulating layers 141a and 141b may be thinner and more easily achieve the fine pitch of the redistribution via 143. For example, each of the insulating layers 141a and 141b may have a thickness between about 1 μm and about 10 μm between the patterns except for the redistribution pattern 142.

본 실시예에서, 상기 절연 부재(141)는 PID와 같은 감광성 절연물질을 포함하며, 상기 패시베이션층(150)은 비감광성 절연물질로서, 열경화성 수지 또는 열가소성 수지를 포함할 수 있다.
In the present embodiment, the insulating member 141 may include a photosensitive insulating material such as PID, and the passivation layer 150 may include a thermosetting resin or a thermoplastic resin as a non-photosensitive insulating material.

재배선 패턴(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 재배선 패턴(142)은 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함할 수 있다. 또한, 비아패드 패턴, 전기연결 구조체 패드 패턴 등을 포함할 수 있다. 예를 들어, 재배선 패턴(142)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금과 같은 도전성 물질을 포함할 수 있다. 예를 들어, 재배선 패턴(142)의 두께는 약 0.5㎛ 내지 약 15㎛ 정도일 수 있다.The redistribution pattern 142 may perform various functions according to the design design of the layer. For example, the redistribution pattern 142 may include a ground (GND) pattern, a power (PoWeR: PWR) pattern, and a signal (S) pattern. Here, the signal S pattern may include various signals except for a ground GND pattern and a power PWR pattern, for example, a data signal. In addition, it may include a via pad pattern, an electrical connection structure pad pattern, and the like. For example, the redistribution pattern 142 may include copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), and titanium (Ti). Or conductive materials such as alloys thereof. For example, the thickness of the redistribution pattern 142 may be about 0.5 μm to about 15 μm.

재배선 비아(143)은 다른 레벨에 위치한 요소로 사용된다. 예를 들어, 재배선 비아(143)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti) 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다. Redistribution vias 143 are used as elements located at different levels. For example, the redistribution via 143 may include copper (Cu), aluminum (Al), silver (Ag), tin (Sn), gold (Au), nickel (Ni), lead (Pb), and titanium (Ti). Or conductive materials such as alloys thereof.

재배선 비아(143)는 도전성 물질로 완전히 충전되거나, 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 예를 들어, 재배선 비아(143)는 테이퍼 형상 또는 원통 형상과 같은 다양한 다른 형상을 가질 수 있다.
The redistribution via 143 may be completely filled with a conductive material, or the conductive material may be formed along a wall of the via. For example, redistribution via 143 may have a variety of other shapes, such as tapered or cylindrical.

전기연결 구조체(170)는 도전성 물질, 예를 들면, Sn-Al-Cu와 같은 저융점 합금으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 전기연결 구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결 구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 저융점 합금을 포함할 수 있다. 전기연결 구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다.
The electrical connection structure 170 may be formed of a conductive material, for example, a low melting point alloy such as Sn-Al-Cu, but is not limited thereto. The electrical connection structure 170 may be a land, a ball, a pin, or the like. The electrical connection structure 170 may be formed of multiple layers or a single layer. When formed in multiple layers, it may include copper pillars and low melting point alloys. The number, spacing, arrangement, etc. of the electrical connection structure 170 is not particularly limited, and can be sufficiently modified according to design matters by those skilled in the art.

이하, 첨부된 도면을 참조하여, 본 개시의 일 실시예에 따른 반도체 패키지 제조방법을 설명한다. 본 제조방법을 설명하는 과정에서 다양한 특징들 및 장점들이 구체적으로 이해될 수 있을 것이다. Hereinafter, a method of manufacturing a semiconductor package according to an embodiment of the present disclosure will be described with reference to the accompanying drawings. Various features and advantages will be understood in detail in describing the present method.

도 14a 내지 도 14d는 본 개시의 일 실시예에 따른 반도체 패키지 제조방법을 나타내는 주요한 공정들의 단면도들이며, 반도체 패키지(100)에서 A 부분을 확대하여 나타낸 단면도들이다. 14A through 14D are cross-sectional views illustrating major processes of a method of manufacturing a semiconductor package according to an exemplary embodiment of the present disclosure, and are enlarged cross-sectional views of part A of the semiconductor package 100.

본 실시예에 따른 제조방법은 도 9에 도시된 반도체 패키지(100)의 제조방법으로서, 연결 부재의 형성 후에 요철 형성 과정을 나타낸다.
The manufacturing method according to the present embodiment is a manufacturing method of the semiconductor package 100 shown in FIG. 9, and shows a process of forming irregularities after the formation of the connection member.

도 14a를 참조하면, 반도체 칩(120)의 활성면에 제1 및 제2 재배선층(145a,145b)을 갖는 연결 부재(140)을 형성된다. Referring to FIG. 14A, a connection member 140 having first and second redistribution layers 145a and 145b is formed on an active surface of the semiconductor chip 120.

상기 제1 재배선층(145a)는 제1 재배선 패턴(142a)과 제1 재배선 비아(143a)를 포함한다. 상기 제1 재배선 패턴(143a)의 표면에는 제2 요철면(R2)이 형성될 수 있다. The first redistribution layer 145a includes a first redistribution pattern 142a and a first redistribution via 143a. A second uneven surface R2 may be formed on a surface of the first redistribution pattern 143a.

이러한 제2 요철면(R2)은 상기 제1 재배선층(145a)을 형성한 후에, 제1 재배선층(145a)의 표면을 조화 처리함으로써 얻어질 수 있다. 제1 재배선층(145a) 중 노출되는 표면은 제1 재배선 패턴(142a)의 표면이므로, 제1 재배선 패턴(142a)의 표면에 제2 요철면(R2)이 형성될 수 있다. The second uneven surface R2 may be obtained by roughening the surface of the first redistribution layer 145a after the first redistribution layer 145a is formed. Since the exposed surface of the first redistribution layer 145a is the surface of the first redistribution pattern 142a, a second uneven surface R2 may be formed on the surface of the first redistribution pattern 142a.

예를 들어, 제1 재배선 패턴(142a)이 구리(Cu)인 경우에, H2O2 및 H2SO4이 함유된 식각액을 이용할 수 있다. 소정 시간 동안의 식각을 수행함으로써 제1 재배선 패턴(142a)의 표면에 요철이 형성될 수 있다. For example, when the first redistribution pattern 142a is copper (Cu), an etchant containing H 2 O 2 and H 2 SO 4 may be used. Unevenness may be formed on the surface of the first redistribution pattern 142a by performing etching for a predetermined time.

이와 달리, 도금공정 조건을 조절하여 통상의 표면 거칠기보다 큰 거칠기를 갖는 제1 재배선층(145a)을 형성할 수 있다. 예를 들어, 최적의 전해 도금 공정을 위한 전류 밀도는 전해액 조성 및 전해액의 온도 등에 따라 선택된다. 최적의 전해 도금공정을 위한 전류밀도를 적용하여 제1 재배선층(145a)을 위한 도금 공정을 수행하다가, 도금 공정 후반(제1 재배선층(145a)의 원하는 두께에 도달되기 전)에서 전류밀도를 수배 높여 인가함으로써 제2 요철면(R2)을 갖는 제1 재배선층(145a)을 형성할 수도 있다.
Alternatively, the first redistribution layer 145a having a larger roughness than the normal surface roughness may be formed by adjusting the plating process conditions. For example, the current density for the optimal electrolytic plating process is selected according to the electrolyte composition and the temperature of the electrolyte solution. After applying the current density for the optimal electrolytic plating process, the plating process for the first redistribution layer 145a is performed, and then the current density is changed in the latter half of the plating process (before the desired thickness of the first redistribution layer 145a is reached). It is also possible to form the first redistribution layer 145a having the second uneven surface R2 by applying it several times higher.

이어, 도 14b에 도시된 바와 같이, 연결 부재(140)의 하면에 제1 재배선층(145a)을 덮도록 패시베이션층(150)은 형성한다 Subsequently, as illustrated in FIG. 14B, the passivation layer 150 is formed on the bottom surface of the connection member 140 to cover the first redistribution layer 145a.

라미네이션 공정를 이용하여 패시베이션(150)을 형성할 수 있다. 예를 들어, 라미네이션 공정에는 ABF(Ajinomoto Build-up Film) 또는 RCF(resin coated film)와 같은 수지 필름이 사용될 수 있다. 라미네이션 공정 외에도 패시베이션층(150)은 액상 수지를 이용한 도포 공정으로도 형성될 수 있다.
The passivation 150 may be formed using a lamination process. For example, a resin film such as Ajinomoto Build-up Film (ABF) or resin coated film (RCF) may be used in the lamination process. In addition to the lamination process, the passivation layer 150 may also be formed by a coating process using a liquid resin.

다음으로, 도 14c에 도시된 바와 같이, 패시베이션층(150)에 제1 재배선층(145a)이 노출되도록 개구(O)를 형성한다. Next, as shown in FIG. 14C, the opening O is formed in the passivation layer 150 so that the first redistribution layer 145a is exposed.

본 실시예에서, 개구(O)의 측벽에 제1 요철면(R1)이 형성된다. 상기 제1 요철면(R1)은 제1 재배선 패턴(145a)의 제1 요철면(R2)과 연결될 수 있다. In the present embodiment, the first uneven surface R1 is formed on the sidewall of the opening O. As shown in FIG. The first uneven surface R1 may be connected to the first uneven surface R2 of the first rewiring pattern 145a.

상기 제1 요철면(R1)은 추가적인 후속 공정 없이 개구(O)를 형성하는 과정에서 얻어질 수 있다. 예를 들어, 레이저 드릴 공정 조건을 조절하여 개구(O) 형성과 함께 제1 요철면(R1)이 얻어질 수 있다. The first uneven surface R1 may be obtained in the process of forming the opening O without an additional subsequent process. For example, the first uneven surface R1 may be obtained together with the opening O formation by adjusting the laser drill process conditions.

이와 달리, 개구(O)를 형성한 후에 추가적인 후속 공정을 적용함으로써, 개구(O)의 측벽에 제1 요철면(R1)이 형성될 수 있다. 예를 들어, 레이저 드릴과 같은 가공 공정을 이용하여 개구(O)를 형성한 후에 디스미어 처리를 통해서 식각액을 이용하여 개구의 측벽을 조화 처리할 수 있다. 이외에도, 플라즈마(예, O2) 애싱처리를 이용하여 개구(ㅒ)의 측벽을 조화 처리할 수 있다. 이러한 후속 조화 처리는 개구(O)의 측벽뿐만 아니라 패시베이션층(150)의 노출된 다른 표면까지 조화 처리될 수 있다.
Alternatively, the first uneven surface R1 may be formed on the sidewall of the opening O by applying an additional subsequent process after the opening O is formed. For example, after the opening O is formed using a machining process such as a laser drill, the sidewall of the opening may be roughened using an etchant through a desmear process. In addition, the sidewall of the opening can be roughened using plasma (eg, O 2 ) ashing treatment. This subsequent roughening process may be roughened not only to the sidewalls of the opening O but also to other exposed surfaces of the passivation layer 150.

이어, 도 14d에 도시된 바와 같이, 패시베이션층(150) 상에 제2 재배선층(145b)에 연결된 UBM 층(160)과 전기연결 구조체(170)를 형성한다. Subsequently, as illustrated in FIG. 14D, the UBM layer 160 and the electrical connection structure 170 connected to the second redistribution layer 145b are formed on the passivation layer 150.

개구(O)에 노출된 제1 재배선 패턴(142a)과 연결되도록 패시베이션층(150) 상에 UBM 층(160)을 형성하고, UBM 층(160) 상에 전기연결 구조체(170)를 형성할 수 있다. 앞선 공정에서 개구(O)의 측벽에는 제1 요철면(R1)에 제공되므로, UBM 층(160), 특히 UBM 비아(163)는 상기 개구(O)의 측벽과 충분히 넓은 접합 면적을 가질 수 있으며, 이로써 밀착강도가 향상되고, 패시베이션층(150)과 UBM 비아(163) 사이에 위치한 제1 요철면(R1)에 의해 응력 및 크랙의 전파를 차단할 수 있다. The UBM layer 160 is formed on the passivation layer 150 to be connected to the first redistribution pattern 142a exposed to the opening O, and the electrical connection structure 170 is formed on the UBM layer 160. Can be. In the previous process, the sidewall of the opening O is provided on the first uneven surface R1, so that the UBM layer 160, in particular the UBM via 163, may have a sufficiently large bonding area with the sidewall of the opening O. As a result, adhesion strength may be improved, and stress and crack propagation may be blocked by the first uneven surface R1 disposed between the passivation layer 150 and the UBM via 163.

비록, 패시베이션층(150)의 두께가 작아 제1 요철면(R1)이 짧을 수 있으나, 제1 요철면(R1)은 제1 재배선 패턴(142a)의 제2 요철면(R2)에 연결되므로, 응력(또는 크랙)이 제1 요철면(R1)을 지나 연결 부재(140)의 내부로 전파되는 것을 효과적으로 차단하여 다른 재배선층(145)을 보호할 수 있다.
Although the thickness of the passivation layer 150 is small, the first uneven surface R1 may be short, but the first uneven surface R1 is connected to the second uneven surface R2 of the first rewiring pattern 142a. In addition, the redistribution layer 145 may be protected by effectively preventing the stress (or crack) from propagating through the first uneven surface R1 into the connection member 140.

도 15는 본 개시의 다른 실시예에 따른 반도체 패키지의 부분 확대 단면도이다. 15 is a partially enlarged cross-sectional view of a semiconductor package according to another exemplary embodiment of the present disclosure.

도 15를 참조하면, 본 실시예에 따른 반도체 패키지(100A)는, 재배선층(145a,145b',145b") 구조를 제외하고, 도 9 및 도 10에 도시된 반도체 패키지와 유사한 패키지로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 9 및 도 10에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.Referring to FIG. 15, the semiconductor package 100A according to the present exemplary embodiment may be understood as a package similar to the semiconductor package illustrated in FIGS. 9 and 10 except for the redistribution layers 145a, 145b ′, and 145b ″. The description of the components of the present exemplary embodiment may refer to the descriptions of the same or similar components of the semiconductor package 100 illustrated in FIGS. 9 and 10 unless otherwise described.

본 실시예에 따른 반도체 패키지(100A)는, 절연 부재(141)와 상기 절연 부재의 서로 다른 레벨에 형성된 3층 구조의 재배선층(145a,145b',145b")을 포함한다. The semiconductor package 100A according to the present exemplary embodiment includes an insulating member 141 and redistribution layers 145a, 145b ′, and 145b ″ having a three-layer structure formed at different levels of the insulating member.

제1 재배선층(145a)은 제2 요철면(R2)에 형성된 제1 재배선 패턴(142a)과 상기 제1 재배선 패턴(142a)에 연결된 제1 재배선 비아(143b)를 포함하고, 상기 절연 부재(141) 내에 배치된 제2 재배선층(145b)은 서로 다른 레벨에 위치한 2층 구조로서 2개의 제2 재배선 패턴과 2개의 제2 재배선 비아를 포함한다. The first redistribution layer 145a includes a first redistribution pattern 142a formed on the second uneven surface R2 and a first redistribution via 143b connected to the first redistribution pattern 142a. The second redistribution layer 145b disposed in the insulating member 141 has a two-layer structure located at different levels and includes two second redistribution patterns and two second redistribution vias.

본 실시예에 채용된 3층 구조의 재배선층(145a,145b',145b")에서, 요철면은 UBM 층에 직접 연결된 제1 재배선층에 관련된 표면에만 한하여 형성된다. UBM 층의 주위에 발생된 응력은 연결 부재의 내부에 전파되는 것을 차단하기 위한 것이며, 본 실시예에 채용된 요철면은 패시베이션층과 직접 접하는 메탈 요소의 표면에 형성된다. 구체적으로, 상기 패시베이션층(150)과 상기 UBM 층(160) 사이에 제1 요철면(R1)을 가지며, 상기 패시베이션층(150)과 상기 제1 재배선층(145a)(특히, 제1 재배선 패턴(142a)) 사이에는 제2 요철면(R2)을 갖는다. 특히, 상기 제1 요철면(R1)과 상기 제2 요철면(R2)은 연속적으로 배열되어 UBM 층(160) 주위로부터 발생되는 응력의 전파를 효과적으로 차단할 수도 있다.
In the three-layer redistribution layers 145a, 145b ', and 145b "employed in this embodiment, the uneven surface is formed only on the surface associated with the first redistribution layer directly connected to the UBM layer. The stress is for preventing propagation inside the connection member, and the uneven surface employed in the present embodiment is formed on the surface of the metal element in direct contact with the passivation layer, specifically, the passivation layer 150 and the UBM layer. A first uneven surface R1 is formed between the second and second surfaces, and a second uneven surface R2 is disposed between the passivation layer 150 and the first redistribution layer 145a (particularly, the first redistribution pattern 142a). In particular, the first uneven surface R1 and the second uneven surface R2 may be continuously arranged to effectively block propagation of stress generated from around the UBM layer 160.

도 16은 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 측단면도이다.16 is a side cross-sectional view illustrating a semiconductor package according to an embodiment of the present disclosure.

도 16을 참조하면, 본 실시예에 따른 반도체 패키지(100B)는, 배선 구조를 갖는 지지 부재(110')를 갖는 점을 제외하고, 도 9에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 9에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
Referring to FIG. 16, the semiconductor package 100B according to the present exemplary embodiment may be understood to be similar to the structure illustrated in FIG. 9 except for having a supporting member 110 ′ having a wiring structure. The description of the components of the present exemplary embodiment may refer to the description of the same or similar components of the semiconductor package 100 illustrated in FIG. 9 unless specifically stated otherwise.

본 실시예에 채용된 지지 부재(110')는, 제1 유전층(111a)과, 제1 유전층(111a)의 양면에 배치된 제1 배선층(112a) 및 제2 배선층(112b)과, 제1 절연층(112a) 상에 배치되며 제1 배선층(112a)을 덮는 제2 유전층(111b)과, 제2 유전층(111b) 상에 배치된 제3 배선층(112c)과, 제1 유전층(111a) 상에 배치되어 제2 배선층(112b)을 덮는 제3 유전층(111c)과, 제3 유전층(111c) 상에 배치된 제4 배선층(112d)을 포함한다. 제1 내지 제4 배선층(112a,112b,112c,112d)는 반도체 칩(120)의 접속 패드(120P)와 전기적으로 연결될 수 있다. The supporting member 110 'employed in the present embodiment includes the first dielectric layer 111a, the first wiring layer 112a and the second wiring layer 112b disposed on both surfaces of the first dielectric layer 111a, and the first dielectric layer 111a. The second dielectric layer 111b disposed on the insulating layer 112a and covering the first wiring layer 112a, the third wiring layer 112c disposed on the second dielectric layer 111b, and the first dielectric layer 111a. And a third dielectric layer 111c disposed on the second wiring layer 112b to cover the second wiring layer 112b, and a fourth wiring layer 112d disposed on the third dielectric layer 111c. The first to fourth wiring layers 112a, 112b, 112c, and 112d may be electrically connected to the connection pads 120P of the semiconductor chip 120.

지지 부재(110)가 더 많은 수의 제1 내지 제4 배선층(112a,112b,112c,112d)을 포함할 수 있으므로, 연결 부재(140)를 더욱 간소화할 수 있다. 따라서, 연결 부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. Since the support member 110 may include a greater number of first to fourth wiring layers 112a, 112b, 112c, and 112d, the connection member 140 may be further simplified. Therefore, a decrease in yield due to defects occurring in the process of forming the connecting member 140 may be improved.

한편, 제1 내지 제4 배선층(112a,112b,112c,112d)은 제1 내지 제3 유전층(111a,111b,111c)을 각각 관통하는 제1 내지 제3 비아(113a,113b,113c)를 통하여 전기적으로 연결될 수 있다.Meanwhile, the first to fourth wiring layers 112a, 112b, 112c and 112d pass through the first to third vias 113a, 113b and 113c that pass through the first to third dielectric layers 111a, 111b and 111c, respectively. Can be electrically connected.

제1 유전층(111a)은 제2 유전층(111b) 및 제3 유전층(111c)보다 두께가 두꺼울 수 있다. 제1 유전층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2 유전층(111b) 및 제3 유전층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입될 수 있다. 제1 유전층(111a)은 제2 유전층(111b) 및 제3 유전층(111c)과 상이한 절연물질을 포함할 수 있다. 예를 들면, 제1 유전층(111a)은 심재, 필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2 유전층(111c) 및 제3 유전층(111c)은 필러 및 절연수지를 포함하는 ABF 필름 또는 PID 필름일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1 유전층(111a)을 관통하는 제1 비아(113a)는 제2 및 제3 유전층(111b, 111c)을 관통하는 제2 및 제3 비아(113b, 113c)보다 직경이 클 수 있다.The first dielectric layer 111a may be thicker than the second dielectric layer 111b and the third dielectric layer 111c. The first dielectric layer 111a may basically be relatively thick to maintain rigidity, and the second dielectric layer 111b and the third dielectric layer 111c may be introduced to form a larger number of wiring layers 112c and 112d. have. The first dielectric layer 111a may include an insulating material different from the second dielectric layer 111b and the third dielectric layer 111c. For example, the first dielectric layer 111a may be, for example, a prepreg including a core material, a filler, and an insulating resin, and the second dielectric layer 111c and the third dielectric layer 111c may include a filler and an insulating resin. It may be an ABF film or a PID film, but is not limited thereto. In a similar sense, the first via 113a penetrating the first dielectric layer 111a may be larger in diameter than the second and third vias 113b and 113c penetrating the second and third dielectric layers 111b and 111c. have.

지지 부재(110')의 제3 배선층(112c)의 하면은 반도체 칩(120)의 접속 패드(120P)의 하면보다 하측에 위치할 수 있다. 또한, 연결 부재(140)의 재배선 패턴(142)과 지지 부재(110)의 제3 배선층(112c) 사이의 거리는 연결 부재(140)의 재배선 패턴(142)과 반도체 칩(120)의 접속 패드(120P) 사이의 거리보다 작을 수 있다. The lower surface of the third wiring layer 112c of the supporting member 110 ′ may be positioned below the lower surface of the connection pad 120P of the semiconductor chip 120. In addition, the distance between the redistribution pattern 142 of the connection member 140 and the third wiring layer 112c of the support member 110 is connected between the redistribution pattern 142 of the connection member 140 and the semiconductor chip 120. It may be less than the distance between the pads (120P).

본 실시예와 같이, 제3 배선층(112c)이 제2 유전층(111b) 상에 돌출된 형태로 배치될 수 있으며, 그 결과 연결 부재(140)와 접할 수 있기 때문이다. 지지 부재(110)의 제1 배선층(112a) 및 제2 배선층(112b)은 반도체 칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 지지 부재(110')는 반도체 칩(120)의 두께에 대응하게 형성할 수 있는 바, 지지 부재(110) 내부에 형성된 제1 배선층(112a) 및 제2 배선층(112b)은 반도체 칩(120)의 활성면과 비활성면 사이 레벨에 배치될 수 있다.As in the present exemplary embodiment, the third wiring layer 112c may be disposed to protrude on the second dielectric layer 111b, and as a result, the third wiring layer 112c may be in contact with the connection member 140. The first wiring layer 112a and the second wiring layer 112b of the support member 110 may be positioned between the active surface and the inactive surface of the semiconductor chip 120. The supporting member 110 ′ may be formed to correspond to the thickness of the semiconductor chip 120. The first wiring layer 112a and the second wiring layer 112b formed in the supporting member 110 may be formed of the semiconductor chip 120. It can be placed at a level between the active surface and the inactive surface of the.

지지 부재(110')의 제1 내지 제4 배선층(112a,112b,112c,112d)의 두께는 연결부재(140)의 배선 패턴(142)의 두께보다 두꺼울 수 있다. 지지 부재(110')는 반도체 칩(120) 이상의 두께를 가질 수 있는바, 제1 내지 제4 배선층(112a,112b,112c,112d) 역시 보다 큰 사이즈로 형성할 수 있다. 반면, 연결 부재(140)의 재배선패턴(142)은 박형화를 위하여 보다 상대적으로 작은 사이즈로 형성할 수 있다.
The thicknesses of the first to fourth wiring layers 112a, 112b, 112c, and 112d of the support member 110 ′ may be thicker than the thickness of the wiring pattern 142 of the connection member 140. The support member 110 ′ may have a thickness greater than or equal to that of the semiconductor chip 120, and thus the first to fourth wiring layers 112a, 112b, 112c, and 112d may also be formed in a larger size. On the other hand, the redistribution pattern 142 of the connection member 140 may be formed in a relatively smaller size for thinning.

본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
In the present disclosure, the meaning of being connected is not only directly connected, but also indirectly connected through an adhesive layer or the like. In addition, electrically connected means a concept that includes both a physical connection and a non-connection case. In addition, the first and second expressions are used to distinguish one component from another, and do not limit the order and / or importance of the components. In some cases, without departing from the scope of the right, the first component may be referred to as the second component, and similarly, the second component may be referred to as the first component.

본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
The expression example used in the present disclosure does not mean the same embodiment, but is provided to emphasize different unique features. However, the examples presented above do not exclude implementation in combination with the features of other examples. For example, although a matter described in one particular example is not described in another example, it may be understood as a description related to another example unless otherwise described or contradicted with the matter in another example.

본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.The terminology used herein is for the purpose of describing particular examples only and is not intended to be limiting of the present disclosure. As used herein, the singular forms "a", "an" and "the" include plural forms unless the context clearly indicates otherwise.

Claims (14)

서로 반대에 위치한 제1 면 및 제2 면을 가지며, 서로 다른 레벨에 위치한 복수의 재배선층을 포함하는 연결 부재 - 상기 복수의 재배선층은 상기 제2 면에 배치된 제1 재배선층과, 상기 제1 재배선층과 다른 레벨에 위치한 적어도 하나의 제2 재배선층을 포함함 - ;
상기 연결 부재의 제1 면에 배치되며, 상기 제2 재배선층과 연결된 접속 패드를 갖는 반도체 칩;
상기 연결 부재의 제1 면에 배치되며, 상기 반도체 칩을 봉합하는 봉합재;
상기 연결 부재의 제2 면에 배치되며, 각각 상기 제1 재배선층의 일부 영역을 노출하는 복수의 개구를 갖는 패시베이션층;
상기 복수의 개구를 통하여 상기 제1 재배선층의 일부 영역에 연결되는 복수의 UBM(Under Bump Metallurgy) 층; 및
상기 복수의 UBM 층 상에 각각 배치되는 복수의 전기 연결 구조체;를 포함하며,
상기 패시베이션층과 상기 복수의 UBM 층의 계면은 제1 요철면(uneven surface)을 가지며, 상기 패시베이션층과 상기 제1 재배선층의 계면은 상기 제1 요철면에 연결되는 제2 요철면을 가지며, 상기 제2 요철면은 상기 제2 재배선층의 표면 거칠기보다 큰 표면 거칠기를 갖는 반도체 패키지.
A connection member having a first surface and a second surface opposite to each other and comprising a plurality of redistribution layers located at different levels, the plurality of redistribution layers comprising: a first redistribution layer disposed on the second surface; At least one second redistribution layer located at a different level than the first redistribution layer;
A semiconductor chip disposed on the first surface of the connection member and having a connection pad connected to the second redistribution layer;
An encapsulant disposed on the first surface of the connection member and sealing the semiconductor chip;
A passivation layer disposed on the second surface of the connection member, the passivation layer having a plurality of openings each exposing a portion of the first redistribution layer;
A plurality of under bump metallurgy (UBM) layers connected to a portion of the first redistribution layer through the plurality of openings; And
And a plurality of electrical connection structures respectively disposed on the plurality of UBM layers.
An interface between the passivation layer and the plurality of UBM layers has a first uneven surface, and an interface between the passivation layer and the first redistribution layer has a second uneven surface connected to the first uneven surface. The second uneven surface has a surface roughness larger than that of the second redistribution layer.
제1항에 있어서,
상기 UBM 층은, 상기 패시베이션층 상에 배치된 복수의 UBM 패드와, 상기 복수의 개구를 통하여 상기 복수의 UBM 패드를 각각 상기 제1 재배선층에 연결하는 복수의 UBM 비아를 포함하는 반도체 패키지.
The method of claim 1,
The UBM layer includes a plurality of UBM pads disposed on the passivation layer and a plurality of UBM vias respectively connecting the plurality of UBM pads to the first redistribution layer through the plurality of openings.
제2항에 있어서,
상기 제1 요철면은 상기 복수의 개구에 각각 위치한 상기 복수의 UBM 비아의 측벽에 형성되는 반도체 패키지.
The method of claim 2,
And the first uneven surface is formed on sidewalls of the plurality of UBM vias respectively disposed in the plurality of openings.
제2항에 있어서,
상기 전기 연결 구조체는 상기 UBM 패드 주위에서 상기 패시베이션층에 접하도록 배치되는 반도체 패키지.
The method of claim 2,
And the electrical connection structure is disposed in contact with the passivation layer around the UBM pad.
제1항에 있어서,
상기 제1 요철면과 상기 제2 요철면은 서로 다른 표면 거칠기를 갖는 반도체 패키지.
The method of claim 1,
The first uneven surface and the second uneven surface have a different surface roughness.
제1항에 있어서,
상기 제1 및 제2 요철면의 표면 거칠기는 1∼3㎛ 범위인 반도체 패키지.
The method of claim 1,
The surface roughness of the first and second uneven surface is in the range of 1-3㎛.
제6항에 있어서,
상기 제2 재배선층의 표면 거칠기는 0.5㎛ 이하인 반도체 패키지.
The method of claim 6,
The surface roughness of the second redistribution layer is less than 0.5㎛ semiconductor package.
제1항에 있어서,
상기 연결 부재는 절연 부재를 더 포함하며,
상기 제1 재배선층은 상기 절연 부재의 일 표면에 배치되며, 상기 적어도 하나의 제2 재배선층은 상기 절연 부재 내에 배치되는 반도체 패키지.
The method of claim 1,
The connecting member further includes an insulating member,
The first redistribution layer is disposed on one surface of the insulating member, and the at least one second redistribution layer is disposed in the insulating member.
제8항에 있어서,
상기 제1 재배선층은 상기 절연 부재의 일 표면에 배치된 재배선 패턴과, 상기 절연 부재에 배치되어 상기 재배선 패턴과 상기 제2 재배선층에 연결하는 재배선 비아를 포함하며,
상기 제1 요철면은 상기 패시베이션층에 접하는 상기 재배선 패턴의 표면에 형성되는 반도체 패키지.
The method of claim 8,
The first redistribution layer includes a redistribution pattern disposed on one surface of the insulating member and a redistribution via disposed on the insulating member and connected to the redistribution pattern and the second redistribution layer.
The first uneven surface is formed on the surface of the redistribution pattern in contact with the passivation layer.
제8항에 있어서,
상기 적어도 하나의 제2 재배선층은 상기 절연 부재 내의 서로 다른 레벨에 각각 배치되는 복수의 제2 재배선층을 포함하는 반도체 패키지.
The method of claim 8,
The at least one second redistribution layer includes a plurality of second redistribution layers disposed at different levels in the insulating member, respectively.
제8항에 있어서,
상기 절연 부재는 감광성 절연물질을 포함하며, 상기 패시베이션층은 비감광성 절연물질을 포함하는 반도체 패키지.
The method of claim 8,
The insulating member includes a photosensitive insulating material, and the passivation layer comprises a non-photosensitive insulating material.
제1항에 있어서,
상기 연결 부재의 제1 면에 배치되며, 상기 반도체 칩을 수용하는 캐비티를 갖는 지지 부재를 더 포함하는 반도체 패키지.
The method of claim 1,
And a support member disposed on the first surface of the connection member and having a cavity for receiving the semiconductor chip.
서로 반대에 위치한 제1 면 및 제2 면을 가지며, 절연 부재와 상기 절연 부재에서 서로 다른 레벨에 위치한 복수의 재배선층을 포함하는 연결 부재;
상기 연결 부재의 제1 면에 배치되며, 상기 복수의 재배선층과 연결되는 접속 패드를 갖는 반도체 칩;
상기 연결 부재의 제1 면에 배치되며, 상기 반도체 칩을 봉합하는 봉합재;
상기 연결 부재의 제2 면에 배치되는 패시베이션층;
상기 패시베이션층 상에 배치된 복수의 UBM 패드와 상기 패시베이션층을 관통하여 상기 복수의 UBM 패드 각각을 상기 복수의 재배선층 중 상기 연결 부재의 제2 면에 인접한 최외곽의 재배선층에 연결하는 복수의 UBM 비아를 갖는 복수의 UBM 층; 및
상기 복수의 UBM 패드 상에 각각 배치되는 복수의 전기 연결 구조체;를 포함하며,
상기 패시베이션층과 상기 UBM 비아의 계면은 제1 요철면을 가지며, 상기 최외곽의 재배선층의 표면은 상기 제1 요철면에 연결되는 제2 요철면을 가지며, 상기 최외곽의 재배선층은 다른 재배선층의 표면 거칠기보다 큰 표면 거칠기를 갖는 반도체 패키지.
A connection member having a first surface and a second surface opposite to each other and including an insulating member and a plurality of redistribution layers positioned at different levels in the insulating member;
A semiconductor chip disposed on the first surface of the connection member and having connection pads connected to the plurality of redistribution layers;
An encapsulant disposed on the first surface of the connection member and sealing the semiconductor chip;
A passivation layer disposed on the second surface of the connection member;
A plurality of UBM pads disposed on the passivation layer and a plurality of UBM pads passing through the passivation layer and connecting each of the plurality of UBM pads to an outermost redistribution layer adjacent to a second surface of the connection member among the plurality of redistribution layers A plurality of UBM layers with UBM vias; And
And a plurality of electrical connection structures respectively disposed on the plurality of UBM pads.
An interface between the passivation layer and the UBM via has a first uneven surface, and a surface of the outermost redistribution layer has a second uneven surface connected to the first uneven surface, and the outermost redistribution layer has another ash. A semiconductor package having a surface roughness larger than that of the wiring layer.
제13항에 있어서,
상기 제1 및 제2 요철면의 표면 거칠기는 1∼3㎛ 범위이고,
상기 제1 요철면과 상기 제2 요철면은 서로 다른 표면 거칠기를 갖는 반도체 패키지.The method of claim 13,
The surface roughness of the first and second uneven surface is in the range of 1 to 3㎛,
The first uneven surface and the second uneven surface have a different surface roughness.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200211980A1 (en) * 2018-12-27 2020-07-02 Powertech Technology Inc. Fan-out package with warpage reduction and manufacturing method thereof
CN111508857A (en) * 2020-03-12 2020-08-07 浙江大学 Manufacturing method for fan-out type chip interconnection
KR20220031414A (en) 2020-09-04 2022-03-11 삼성전자주식회사 Semiconductor package
KR20220147738A (en) * 2021-04-27 2022-11-04 삼성전자주식회사 Semiconductor package and method of manufacturing the same
CN117976552A (en) * 2024-04-02 2024-05-03 成都奕成集成电路有限公司 Manufacturing method of chip packaging structure and chip packaging structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002246500A (en) * 2000-12-12 2002-08-30 Ibiden Co Ltd Multilayer printed wiring board and its manufacturing method
JP2014165335A (en) * 2013-02-25 2014-09-08 Rohm Co Ltd Semiconductor device and semiconductor device manufacturing method
US20170033065A1 (en) * 2015-07-31 2017-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of Forming Connector Pad Structures, Interconnect Structures, and Structures Thereof
KR20180032148A (en) * 2016-09-21 2018-03-29 삼성전기주식회사 Fan-out semiconductor package

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3813482B2 (en) 2001-10-11 2006-08-23 株式会社フジクラ Manufacturing method of semiconductor package
US20080217761A1 (en) * 2007-03-08 2008-09-11 Advanced Chip Engineering Technology Inc. Structure of semiconductor device package and method of the same
US10177115B2 (en) * 2014-09-05 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming
US9756738B2 (en) * 2014-11-14 2017-09-05 Dyi-chung Hu Redistribution film for IC package
US9601472B2 (en) * 2015-04-24 2017-03-21 Qualcomm Incorporated Package on package (POP) device comprising solder connections between integrated circuit device packages
US10090241B2 (en) 2015-05-29 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Device, package structure and method of forming the same
KR101672640B1 (en) * 2015-06-23 2016-11-03 앰코 테크놀로지 코리아 주식회사 Semiconductor device
US9859222B1 (en) 2016-06-08 2018-01-02 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10600748B2 (en) 2016-06-20 2020-03-24 Samsung Electronics Co., Ltd. Fan-out semiconductor package
KR102658923B1 (en) 2016-09-12 2024-04-18 삼성전자주식회사 Semiconductor device and semiconductor package
US10026681B2 (en) 2016-09-21 2018-07-17 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR101952864B1 (en) 2016-09-30 2019-02-27 삼성전기주식회사 Fan-out semiconductor package
KR102039709B1 (en) * 2017-11-03 2019-11-01 삼성전자주식회사 Semiconductor package comprising organic interposer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002246500A (en) * 2000-12-12 2002-08-30 Ibiden Co Ltd Multilayer printed wiring board and its manufacturing method
JP2014165335A (en) * 2013-02-25 2014-09-08 Rohm Co Ltd Semiconductor device and semiconductor device manufacturing method
US20170033065A1 (en) * 2015-07-31 2017-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of Forming Connector Pad Structures, Interconnect Structures, and Structures Thereof
KR20180032148A (en) * 2016-09-21 2018-03-29 삼성전기주식회사 Fan-out semiconductor package

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