KR102077626B1 - Time digital converting counter and lidar system comprising the same - Google Patents

Time digital converting counter and lidar system comprising the same Download PDF

Info

Publication number
KR102077626B1
KR102077626B1 KR1020180070468A KR20180070468A KR102077626B1 KR 102077626 B1 KR102077626 B1 KR 102077626B1 KR 1020180070468 A KR1020180070468 A KR 1020180070468A KR 20180070468 A KR20180070468 A KR 20180070468A KR 102077626 B1 KR102077626 B1 KR 102077626B1
Authority
KR
South Korea
Prior art keywords
signal
counter
digital conversion
time
time digital
Prior art date
Application number
KR1020180070468A
Other languages
Korean (ko)
Other versions
KR20190143028A (en
Inventor
이성주
김영재
Original Assignee
세종대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세종대학교산학협력단 filed Critical 세종대학교산학협력단
Priority to KR1020180070468A priority Critical patent/KR102077626B1/en
Publication of KR20190143028A publication Critical patent/KR20190143028A/en
Application granted granted Critical
Publication of KR102077626B1 publication Critical patent/KR102077626B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/48—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S17/00
    • G01S7/491—Details of non-pulse systems
    • G01S7/4912—Receivers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval

Abstract

본 발명의 라이더 시스템은 시스템 클럭 펄스의 동기화 신호를 기반으로 하는 제어 신호를 생성하여, 레이저의 송수신을 제어하는 마이크로 제어부, 마이크로 제어부로부터 생성된 제어 신호에 따라 송신 신호를 물체로 전달하는 송신부, 송신부에서 전달된 송신 신호가 물체에서 반사된 신호를 수신 신호로 수신하는 수신부, 송신 신호의 시작 시점을 미리 설정된 주기로 카운팅하여 적어도 하나 이상의 카운팅 값을 출력하고, 마이크로 제어부에 상기 송신 신호에 대한 카운팅 값을 전달하는 송신용 시간 디지털 변환 카운터(TDC: Time to Digital Converting Counter), 수신 신호의 정지 시점을 미리 설정된 주기로 카운팅하여 적어도 하나 이상의 카운팅 값을 출력하고, 마이크로 제어부에 수신 신호에 대한 카운팅 값을 전달하는 수신용 시간 디지털 변환 카운터, 및 마이크로 제어부에서 출력된 제어 신호를 입력받아 시간 디지털 변환 카운터가 적어도 하나 이상의 카운팅값을 각각 순차적으로 출력하도록 그에 대응하는 클럭 카운터 신호를 출력하는 시스템 클럭 카운터를 포함한다.The rider system of the present invention generates a control signal based on a synchronization signal of a system clock pulse, and controls the transmission and reception of a laser, a transmitter for transmitting a transmission signal to an object according to the control signal generated from the microcontroller, a transmitter A receiver for receiving a signal reflected from the object as a reception signal received from the receiving unit, and outputs at least one counting value by counting the start time of the transmission signal in a predetermined period, and the counting value for the transmission signal to the micro control unit Transmitting time to digital converting counter (TDC) to transmit, at least one counting value is output by counting the stop time of the received signal in a predetermined period, and delivers the counting value for the received signal to the micro control unit Reception digital conversion counter, And a system clock counter which receives a control signal output from the micro controller and outputs a clock counter signal corresponding thereto such that the time digital conversion counter sequentially outputs at least one counting value.

Description

시간 디지털 변환 카운터 및 이를 포함하는 라이더 시스템{TIME DIGITAL CONVERTING COUNTER AND LIDAR SYSTEM COMPRISING THE SAME}TIME DIGITAL CONVERTING COUNTER AND LIDAR SYSTEM COMPRISING THE SAME}

본 발명은 시간 디지털 변환 카운터 및 이를 포함하는 라이더 시스템에 관한 것으로, 특히 링 오실레이션 회로를 이용한시간 디지털 변환 카운터에서 게이트 딜레이에 의해 발생되는 주기 오차를 보정하기 위해 복수의 시간 디지털 변환 카운터를 구성하여 클럭 카운터 신호에 대응하여 순차적으로 동작하게 제어함으로써 주기 오차를 보정할 수 있는 시간 디지털 변환 카운터 및 이를 포함하는 라이더 시스템에 관한 것이다.The present invention relates to a time digital conversion counter and a rider system including the same. In particular, a plurality of time digital conversion counters are configured to correct a period error caused by a gate delay in a time digital conversion counter using a ring oscillation circuit. The present invention relates to a time digital conversion counter capable of correcting a periodic error by sequentially operating in response to a clock counter signal and a rider system including the same.

라이더 시스템(Lidar System)은 1930년대에 공기 밀도 분석을 위해 처음 나온 기술이다. 이후, 레이더(Radar)와 함께 연구되었으며, 거리의 정밀한 관측이 용이하다는 장점으로 인해 위성, 항공기 등에 탑재되었다. 라이더는 레이저 빛의 입사 단파장, 높은 직진성, 높은 에너지 밀도를 가지는 특성을 이용해 타겟으로부터 산란, 반사된 빛의 ToF(Time of Flight)를 측정한 뒤, ToF를 거리 공식에 대입하여 물체와 라이더 사이의 거리를 계산하는데 사용되고 있다. Lidar System was first introduced in the 1930s for air density analysis. Since then, it has been studied with Radar, and it has been installed on satellites, aircrafts, etc. due to its easy observation of distance. The rider measures the time of flight of the scattered and reflected light from the target by using the characteristics of the incident short wavelength, high straightness, and high energy density of the laser light, and then substitutes the ToF in the distance formula between the object and the rider. It is used to calculate distance.

최근 들어, 라이더 시스템이 정확한 거리 및 대상 식별 정보를 수집하는 특성이 있기 때문에 자율주행차량, 야간 감시, 항공 및 해상탐지 등 많은 분야에서 활용가치가 확대되고 있다. In recent years, since the rider system collects accurate distance and object identification information, its value has been expanded in many fields such as autonomous vehicles, night surveillance, aviation and maritime detection.

도 1은 일반적인 라이더 시스템의 구성도를 개략적으로 도시한 도면이고, 도 2는 일반적인 라이더 시스템의 ToF를 계산하는 방법을 설명하기 위한 도면이다. FIG. 1 is a diagram schematically illustrating a configuration of a general rider system, and FIG. 2 is a view for explaining a method of calculating a ToF of a general rider system.

도 1을 참조하면, 일반적으로 자율주행에 사용되는 라이더 시스템(10)은 송신기(1), 수신기(2), 신호처리 모듈(3)로 구성된다. 송신기(1)는 고출력의 펄스형 레이저를 물체 방향으로 출력하고, 수신기(2)는 출력된 레이저의 반사광을 수신한다. 신호처리 모듈(3)은 레이저가 출력된 시점(start)과 반사광이 수신된 시점(stop) 사이의 시간(ToF)을 디지털 신호로 변환하여 라이더 시스템(10)과 물체 사이의 거리를 획득할 수 있다. Referring to FIG. 1, a rider system 10 generally used for autonomous driving is composed of a transmitter 1, a receiver 2, and a signal processing module 3. The transmitter 1 outputs a high power pulsed laser in the direction of the object, and the receiver 2 receives the reflected light of the output laser. The signal processing module 3 may obtain a distance between the rider system 10 and the object by converting the time ToF between the start point at which the laser is output and the stop point at which the reflected light is received, to a digital signal. have.

그러나, 아날로그 특성을 갖는 광신호를 디지털 신호로 변환하는 과정에서 광신호를 클럭속도로 카운팅하는 방법을 사용하게 되면 거리 해상도가 정밀하게 획득되지 못하는 문제점이 있다. However, when a method of counting an optical signal at a clock speed in the process of converting an optical signal having an analog characteristic into a digital signal has a problem, distance resolution may not be accurately obtained.

구체적으로, 도 2와 같이, 실제 ToF 시간(t2-t1)과 클럭속도로 카운팅된 ToF 시간(t4-t3)은 차이가 있고, 이로 말미암아 거리 해상도의 차이가 발생할 수 있다. 이와 같이, 해상도는 시간 디지털 변환 과정에서 카운팅하는 클럭속도에 따라 결정되므로, 클럭속도를 증가시키면 해상도의 정밀도를 높일 수 있다. Specifically, as shown in FIG. 2, the actual ToF time t2-t1 and the ToF time t4-t3 counted at the clock speed are different, and thus, a difference in distance resolution may occur. As such, since the resolution is determined according to the clock speed counting in the time digital conversion process, increasing the clock speed may increase the resolution accuracy.

대부분의 라이더 시스템에서 전력소모나 오실레이터 문제로 인해 GHz 이하 주기 클럭을 사용하게 되므로, 클럭속도를 무한히 증가시켜 해상도의 정밀도를 높이는 것은 전력소모를 증가시키고 오실레이터에 무리를 주는 문제점이 있다. Since most rider systems use sub-GHz clocks due to power consumption or oscillator problems, increasing the clock speed infinitely increases the resolution accuracy, which increases power consumption and strains the oscillator.

본 발명은 링 오실레이션 회로를 이용한시간 디지털 변환 카운터에서 게이트 딜레이에 의해 발생되는 주기 오차를 보정하기 위해 복수의 디지털 변환 카운터를 구성하여 클럭 카운터 신호에 대응하여 순차적으로 동작하게 제어함으로써 주기 오차를 보정할 수 있는 시간 디지털 변환 카운터 및 이를 포함하는 라이더 시스템을 제공하는데 그 목적이 있다. The present invention configures a plurality of digital conversion counters in order to correct a period error caused by a gate delay in a time digital conversion counter using a ring oscillation circuit, and corrects the period error by controlling the clock counter signal to operate sequentially. It is an object of the present invention to provide a digital conversion counter and a rider system including the same.

상기의 목적을 달성하기 위해 본 발명의 일 실시예에 따른 라이더 시스템은, 시스템 클럭 펄스의 동기화 신호를 기반으로 하는 제어 신호를 생성하여, 레이저의 송수신을 제어하는 마이크로 제어부; 상기 마이크로 제어부로부터 생성된 제어 신호에 따라 송신 신호를 물체로 전달하는 송신부; 상기 송신부에서 전달된 송신 신호가 상기 물체에서 반사된 신호를 수신 신호로 수신하는 수신부; 상기 송신 신호의 시작 시점을 미리 설정된 주기로 카운팅하여 적어도 하나 이상의 카운팅 값을 출력하고, 상기 마이크로 제어부에 상기 송신 신호에 대한 상기 카운팅 값을 전달하는 송신용 시간 디지털 변환 카운터(TDC: Time to Digital Converting Counter); 상기 수신 신호의 정지 시점을 상기 미리 설정된 주기로 카운팅하여 적어도 하나 이상의 카운팅 값을 출력하고, 상기 마이크로 제어부에 상기 수신 신호에 대한 상기 카운팅 값을 전달하는 수신용 시간 디지털 변환 카운터; 및 상기 마이크로 제어부에서 출력된 제어 신호를 입력받아 상기 시간 디지털 변환 카운터가 상기 적어도 하나 이상의 카운팅값을 각각 순차적으로 출력하도록 그에 대응하는 클럭 카운터 신호를 출력하는 시스템 클럭 카운터를 포함하고, 상기 송신용 및 수신용 시간 디지털 변환 카운터 각각은, 상기 클럭 카운터 신호에 대응하여 순차적으로 동작하는 복수의 시간 디지털 변환 카운터를 포함하고, 상기 복수의 시간 디지털 변환 카운터 각각으로부터 출력된 상기 카운팅 값을 이용하여 상기 복수의 시간 디지털 변환 카운터 각각에 상기 미리 설정된 주기 간의 오차를 보상하는데 그 특징이 있다.In order to achieve the above object, a rider system according to an embodiment of the present invention includes a micro controller for generating a control signal based on a synchronization signal of a system clock pulse to control transmission and reception of a laser; A transmitter for transmitting a transmission signal to an object according to a control signal generated from the micro controller; A receiver which receives a signal reflected from the object by the transmission signal transmitted from the transmitter as a reception signal; A time to digital converting counter (TDC) for counting a start time of the transmission signal at a predetermined period to output at least one counting value, and to transmit the counting value for the transmission signal to the micro controller; ); A reception time digital conversion counter for counting a stop time of the received signal at the predetermined period to output at least one counting value, and to transmit the counting value for the received signal to the micro controller; And a system clock counter which receives a control signal output from the micro controller and outputs a clock counter signal corresponding to the time digital conversion counter so as to sequentially output the at least one counting value, respectively. Each of the receiving time digital conversion counters includes a plurality of time digital conversion counters that are sequentially operated in response to the clock counter signal, and includes the plurality of time digital conversion counters using the counting values output from each of the plurality of time digital conversion counters. Each time digital conversion counter has a feature of compensating for an error between the predetermined periods.

삭제delete

여기서, 특히 상기 송신용 시간 디지털 변환 카운터는, 상기 시스템 클럭 카운터에서 출력되는 제1 클럭 카운터 신호에 대응하여 제1 시작 신호를 입력받는 제1 송신 시간 디지털 변환 카운터; 및 상기 제1 송신 시간 디지털 변환 카운터에서 제1 시작 신호를 입력받은 후, 제2 클럭 카운터 신호에 대응하여 제2 시작 신호를 입력받는 제2 송신 시간 디지털 변환 카운터를 포함하는 점에 그 특징이 있다.In particular, the transmission time digital conversion counter may include: a first transmission time digital conversion counter configured to receive a first start signal in response to a first clock counter signal output from the system clock counter; And a second transmission time digital conversion counter receiving a first start signal from the first transmission time digital conversion counter and receiving a second start signal in response to a second clock counter signal. .

여기서, 특히 상기 제2 송신 시간 디지털 변환 카운터에서 제2 시작 신호를 입력받은 후, 순차적으로 n번째 클럭 카운터 신호에 대응하여 n번째 시작 신호를 입력받는 n개의 송신 시간 디지털 변환 카운터를 더 포함하는 점에 그 특징이 있다.In particular, the method further includes n transmission time digital conversion counters that receive the nth start signal sequentially after the second start signal is input from the second transmission time digital conversion counter and sequentially corresponding to the nth clock counter signal. Has its features.

여기서, 특히 상기 수신용 시간 디지털 변환 카운터는, 상기 시스템 클럭 카운터에서 출력되는 제1 클럭 카운터 신호에 대응하여 제1 정지 신호를 입력받는 제1 수신 시간 디지털 변환 카운터; 및 상기 제1 수신 시간 디지털 변환 카운터에서 제1 정지 신호를 입력받은 후, 제2 클럭 카운터 신호에 대응하여 제2 정지 신호를 입력받는 제2 수신 시간 디지털 변환 카운터를 포함하는 점에 그 특징이 있다.In particular, the reception time digital conversion counter may include: a first reception time digital conversion counter configured to receive a first stop signal in response to a first clock counter signal output from the system clock counter; And a second reception time digital conversion counter receiving a second stop signal in response to a second clock counter signal after receiving a first stop signal from the first reception time digital conversion counter. .

여기서, 특히 상기 제2 수신 시간 디지털 변환 카운터에서 제2 정지 신호를 입력받은 후, 순차적으로 n번째 클럭 카운터 신호에 대응하여 n번째 정지 신호를 입력받는 n개의 수신 시간 디지털 변환 카운터를 더 포함하는 점에 그 특징이 있다.In particular, the method further includes n number of reception time digital conversion counters, in which the second reception signal is received by the second reception time digital conversion counter and sequentially receives the nth stop signal corresponding to the n th clock counter signal. Has its features.

여기서, 특히 상기 마이크로 제어부의 트리거 신호를 인가받아 상기 송신용 및 수신용 시간 디지털 변환 카운터(TDC: Time to Digital Converting Counter)를 구성하는 각 시간 디지털 변환 카운터에 인가되는 시작 및 정지 신호의 동작을 초기화하도록 초기화 신호를 생성하여 출력하는 초기화 신호 생성부;및 상기 시스템 클럭 펄스의 동기화 신호를 소정 비율로 분할하여 출력하는 클럭 분할부를 더 포함하는 점에 그 특징이 있다.Here, in particular, the operation of the start and stop signals applied to each time digital conversion counter constituting the time-to-digital converting counter (TDC) for receiving and receiving the trigger signal of the micro controller is initialized. And an initialization signal generation unit configured to generate and output an initialization signal, and a clock divider configured to divide and output the synchronization signal of the system clock pulse at a predetermined ratio.

여기서, 특히 상기 시간 디지털 변환 카운터의 각 시간 디지털 변환 카운터는,적어도 하나의 제1 타입의 MOS 트랜지스터와 적어도 하나의 버퍼, 상기 제1 타입의 MOS 트랜지스터, 및 낸드 게이트로 구성되는 링 오실레이션부; 및상기 제1 타입과 상이한 제2 타입의 MOS 트랜지스터, 상기 제2 타입의 MOS 트랜지스터를 구동하는 버퍼, 상기 낸드 게이트, 및 인버터로 구성되는 피드백 래치부;를 포함하는 점에 그 특징이 있다.Here, in particular, each time digital conversion counter of the time digital conversion counter comprises: a ring oscillation unit comprising at least one first type MOS transistor and at least one buffer, the first type MOS transistor, and a NAND gate; And a feedback latch unit including a second type MOS transistor different from the first type, a buffer for driving the second type MOS transistor, the NAND gate, and an inverter.

여기서, 특히 상기 링 오실레이션부와 상기 피드백 래치부는 상보적으로 작동하는 점에 그 특징이 있다.In particular, the ring oscillation unit and the feedback latch unit are characterized in that they operate complementarily.

여기서, 특히 시작 신호 생성부로부터 제어신호 '0'을 수신하는 경우, 상기 링 오실레이션부는 상기 제1 타입의 MOS 트랜지스터를 온시켜 회로를 링 형태로 연결하고, 상기 피드백 래치부는 상기 제2 타입의 MOS 트랜지스터를 오프시키고,상기 시작 신호 생성부로부터 제어신호 '1'을 수신하는 경우, 상기 링 오실레이션부는 상기 제1 타입의 MOS 트랜지스터를 오프시키고, 상기 피드백 래치부는 상기 제2 타입의 MOS 트랜지스터를 온시켜 회로를 연결하는 점에 그 특징이 있다.Here, in particular, when receiving the control signal '0' from the start signal generator, the ring oscillation unit turns on the MOS transistor of the first type to connect the circuit in a ring shape, and the feedback latch unit of the second type When the MOS transistor is turned off and the control signal '1' is received from the start signal generator, the ring oscillation unit turns off the MOS transistor of the first type, and the feedback latch unit turns off the MOS transistor of the second type. The feature is that the circuit is turned on to connect the circuit.

여기서, 특히 상기 미리 설정된 주기는, 상기 링 오실레이션부를 구성하는 상기 적어도 하나의 제1 타입의 MOS 트랜지스터, 상기 적어도 하나의 버퍼, 상기 제1 타입의 MOS 트랜지스터 및 낸드 게이트의 지연(delay) 합인점에 그 특징이 있다.In particular, the preset period is a sum of delays of the at least one first type MOS transistor, the at least one buffer, the first type MOS transistor, and the NAND gate that constitute the ring oscillation unit. Has its features.

여기서, 특히 상기 링 오실레이션부는, 상기 미리 설정된 주기로 토글링(toggling)한 결과를 카운팅하고,상기 피드백 래치부는 상기 제2 타입의 MOS 트랜지스터를 구동하는 버퍼를 통해 지연시간을 유지한 후, 상기 제2 타입의 MOS 트랜지스터를 온시켜 회로를 연결하고, 상기 카운팅값을 유지하는 점에 그 특징이 있다.Here, in particular, the ring oscillation unit counts a result of toggling at the predetermined period, and the feedback latch unit maintains a delay time through a buffer for driving the second type of MOS transistor, and then, The characteristic is that the two types of MOS transistors are turned on to connect the circuit and maintain the counting value.

여기서, 특히 상기 마이크로 제어부는, 상기 송신 신호를 출력하기 전에, 상기 시작 신호 생성부에서 '0'과 '1'을 적어도 한 주기이상 출력시키도록 제어하여 상기 시스템 클럭 펄스의 주기를 측정하는 점에 그 특징이 있다.Here, in particular, the micro-controller measures the period of the system clock pulse by controlling the start signal generator to output '0' and '1' for at least one period before outputting the transmission signal. It has its features.

여기서, 특히 상기 마이크로 제어부는,상기 시간 디지털 변환 카운터 그룹의 각 시간 디지털 변환 카운터에서의 시간차에 대한 각 계산은, 상기 시스템 클럭 펄스의 주기에 카운팅된 제1 카운터값(Cntcycle), 상기 시스템 클럭 펄스에 동기된 제2 카운터값(Cntoddsync, Cntevensync), 상기 링 오실레이션부의 최대주기인 제3 카운터값(CntMaxRing), 및 상기 송신 신호 출력 구간 또는 상기 수신 신호 수신 구간에서 상기 피드백 래치부의 제4 카운터값(CntoddLatch, CntevenLatch)을 아래 수학식에 적용하여 상기 시스템 클럭 펄스의 주기와 상기 송신 신호의 시작 시점 사이의 시간차(OddX, EvenX)를 계산하는 점에 그 특징이 있다.Here, in particular, the micro-controller, each calculation for the time difference in each time digital conversion counter of the time digital conversion counter group, the first counter value (Cntcycle) counted in the cycle of the system clock pulse, the system clock pulse A second counter value (Cntoddsync, Cntevensync) synchronized to the third counter value (CntMaxRing) which is the maximum period of the ring oscillation unit, and a fourth counter value of the feedback latch unit in the transmission signal output section or the reception signal reception section. (CntoddLatch, CntevenLatch) is applied to the following equation to calculate the time difference (OddX, EvenX) between the period of the system clock pulse and the start time of the transmission signal.

Figure 112018060262111-pat00001
Figure 112018060262111-pat00001

Figure 112018060262111-pat00002
Figure 112018060262111-pat00002

여기서,오드(Odd)동작 모드및 이븐(Even) 동작 모드로 정의함.Here, it is defined as an odd operation mode and an even operation mode.

여기서, 특히 상기 마이크로 제어부는, 상기 시스템 클럭 펄스의 주기에 카운팅된 제1 카운터값(Cntcycle), 상기 시스템 클럭 펄스에 동기된 제2 카운터값(Cntoddsync, Cntevensync), 및 시간차(OddX, EvenX)를 아래 수학식에 적용하여 상기 시작 시점과 상기 정지 시점에 대해 각각 산출하고,산출된 각 값들의 평균값을 계산하여 정지 시점에서 시작 시점의 차이를 도출하는 점에 그 특징이 있다.Here, in particular, the micro-controller may determine a first counter value (Cntcycle) counted in a cycle of the system clock pulse, a second counter value (Cntoddsync, Cntevensync) synchronized with the system clock pulse, and a time difference (OddX, EvenX). It is characterized in that it is calculated for each of the start time and the stop time by applying the following equation, and by calculating an average value of the calculated values, the difference between the start time and the start time is derived.

Figure 112018060262111-pat00003
Figure 112018060262111-pat00004
Figure 112018060262111-pat00005
Figure 112018060262111-pat00003
Figure 112018060262111-pat00004
Figure 112018060262111-pat00005

Figure 112018060262111-pat00006
Figure 112018060262111-pat00007
Figure 112018060262111-pat00008
Figure 112018060262111-pat00006
Figure 112018060262111-pat00007
Figure 112018060262111-pat00008

ToF = stoptime -starttimeToF = stoptime -starttime

여기서,오드(Odd)동작 모드및 이븐(Even)동작 모드로 정의함.Here, defined as the odd operation mode and the even operation mode.

또한, 본 발명의 일 실시 예에 따른 시간-디지털 변환 카운터는, 송신 신호의 시작 시점을 미리 설정된 주기로 카운팅하여 적어도 하나 이상의 카운팅 값을 출력하고, 마이크로 제어부에 상기 송신 신호에 대한 상기 카운팅 값을 전달하는 송신용 시간 디지털 변환 카운터(TDC: Time to Digital Converting Counter); 수신 신호의 정지 시점을 상기 미리 설정된 주기로 카운팅하여 적어도 하나 이상의 카운팅 값을 출력하고, 상기 마이크로 제어부에 상기 수신 신호에 대한 상기 카운팅 값을 전달하는 수신용 시간 디지털 변환 카운터를 포함하고, 상기 송신용 및 수신용 시간 디지털 변환 카운터 각각은, 클럭 카운터 신호에 대응하여 순차적으로 동작하는 복수의 시간 디지털 변환 카운터를 포함하고, 상기 복수의 시간 디지털 변환 카운터 각각으로부터 출력된 상기 카운팅 값을 이용하여 상기 복수의 시간 디지털 변환 카운터 각각에 상기 미리 설정된 주기 간의 오차를 보상하는데 그 특징이 있다.In addition, the time-to-digital conversion counter according to an embodiment of the present invention counts a start time of a transmission signal at a predetermined period, outputs at least one counting value, and transmits the counting value of the transmission signal to a micro controller. A time to digital converting counter (TDC); And a receiving time digital conversion counter for counting at least one stop value of the received signal at the predetermined period, outputting at least one counting value, and transferring the counting value for the received signal to the micro controller. Each of the reception time digital conversion counters includes a plurality of time digital conversion counters that are sequentially operated in response to a clock counter signal, and the plurality of time digital conversion counters are output using the counting values output from the plurality of time digital conversion counters. Each digital conversion counter has a feature of compensating for an error between the predetermined periods.

본 발명에 의하면, 링 오실레이션 회로를 이용한시간 디지털 변환 카운터에서 게이트 딜레이에 의해 발생되는 주기 오차를 보정하기 위해 복수의 디지털 변환 카운터를 구성하여 클럭 카운터 신호에 대응하여 순차적으로 동작하게 제어함으로써 주기 오차를 보정하여 정확성을 향상시킬 수 있는 효과가 있다. According to the present invention, in order to correct a period error caused by a gate delay in a time digital conversion counter using a ring oscillation circuit, a plurality of digital conversion counters are configured and controlled to operate sequentially in response to a clock counter signal. There is an effect to improve the accuracy by correcting the.

도 1은 일반적인 라이더 시스템의 구성도를 개략적으로 도시한 도면이다.
도 2는 일반적인 라이더 시스템의 ToF를 계산하는 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 라이더 시스템의 구성도를 개략적으로 도시한 도면이다.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 시간 디지털 변환 카운터의 회로도를 개략적으로 도시한 도면이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 라이더 시스템에서 ToF를 계산하는 방법을 설명하기 위한 타이밍도이다.
도 10는 본 발명의 또 다른 실시예에 따른 라이더 시스템의 카운팅 시뮬레이션 결과를 나타낸 도면이다. 1 is a diagram schematically illustrating a configuration of a general rider system.
2 is a view for explaining a method of calculating the ToF of a general rider system.
3 is a diagram schematically illustrating a configuration of a rider system according to an embodiment of the present invention.
4 to 7 schematically illustrate a circuit diagram of a time digital conversion counter according to an embodiment of the present invention.
8 and 9 are timing diagrams illustrating a method of calculating ToF in a rider system according to an embodiment of the present invention.
10 is a view showing a counting simulation result of the rider system according to another embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 각 실시예에 따른 시간 디지털 변환 카운터 및 이를 포함하는 라이더 시스템에 대하여 설명하도록 한다.Hereinafter, a time digital conversion counter and a rider system including the same according to embodiments of the present invention will be described with reference to the accompanying drawings.

이하의 설명에서 본 발명에 대한 이해를 명확히 하기 위하여, 본 발명의 특징에 대한 공지의 기술에 대한 설명은 생략하기로 한다. 실시예들은 본 발명의 이해를 돕기 위한 상세한 설명이며, 본 발명의 권리범위를 제한하는 것은 아니다. 따라서, 본 발명과 동일한 기능을 수행하는 균등물 역시 본 발명의 권리 범위에 속한다. In the following description, in order to clarify the understanding of the present invention, description of well-known technology for the features of the present invention will be omitted. The embodiments are detailed description to assist in understanding the present invention, and do not limit the scope of the present invention. Therefore, equivalents that perform the same function as the present invention also fall within the scope of the present invention.

이하, 첨부된 도면들을 참조하여 구체적인 실시예들을 설명하도록 한다. Hereinafter, specific embodiments will be described with reference to the accompanying drawings.

도 3은 본 발명의 일 실시예에 따른 라이더 시스템의 구성도를 개략적으로 도시한 도면이다. 3 is a diagram schematically illustrating a configuration of a rider system according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 일 실시예에 따른 라이더 시스템(1000)은 송신기(100), 수신기(200), 및 마이크로 제어부(300)를 포함하여 구성될 수 있다. 이때, 송신기(100)는 지연부(110)와 레이저 송신부(120)를 포함하여 구성되고, 수신기(200)는 검출부(210), 시작 신호 발생부(220), 초기화 신호생성부)230, 시스템 클럭 카운터(240), 레이저 수신부(250), 정지 신호 발생부(260), 클럭 분할부(270) 및 시간 디지털 변환 카운터(280)를 포함하여 구성될 수 있다. Referring to FIG. 3, the rider system 1000 according to an embodiment of the present invention may include a transmitter 100, a receiver 200, and a micro controller 300. In this case, the transmitter 100 includes a delay unit 110 and a laser transmitter 120, and the receiver 200 includes a detector 210, a start signal generator 220, and an initialization signal generator 230. The clock counter 240, the laser receiver 250, the stop signal generator 260, the clock divider 270, and the time digital conversion counter 280 may be configured.

구체적으로, 마이크로 제어부(300)에서 트리거링(Triggering)이 시작되면, 시간 디지털 변환 카운터(280)를 온시키고, 시간 디지털 변환 카운터(280)가 안정화될 수 있도록 지연부(110)에서 시간 지연을 거친 후 레이저 송신부(120)를 통해 레이저를 출력할 수 있다. 레이저 송신부(120)는 타겟 물체를 향해 레이저를 출력할 수 있다.Specifically, when triggering is started in the micro controller 300, the time digital conversion counter 280 is turned on, and the delay unit 110 undergoes a time delay so that the time digital conversion counter 280 can be stabilized. Then, the laser may be output through the laser transmitter 120. The laser transmitter 120 may output a laser toward the target object.

수신기(200)의 검출부(210)는 송신기(100)의 레이저 송신부(120)에서 레이저가 출력되는 것을 감지하고, 시작 신호 발생부(220)는 송신용 TDC(280A)으로 시작(Start) 시간을 카운팅하도록 제어 신호를 발생시킬 수 있다. 송신용 TDC(280A)에서 카운팅이 되는 동안 물체에서 반사된 반사광은 레이저 수신부(250)로 수신될 수 있다. 레이저 수신부(250)는 반사광이 수신되면 정지 신호 발생부(260)에서 수신용 TDC(280B)로 정지(Stop) 시간을 카운팅하도록 제어 신호를 발생시킬 수 있다. 즉, 송신용 TDC(280A)는 시작 시점을 미리 설정된 주기로 카운팅하고, 수신용 TDC(280B)는 정지 시점을 미리 설정된 주기로 카운팅할 수 있다. 이때, 미리 설정된 주기는 TDC를 구성하는 링 오실레이션 회로를 구성하는 회로 소자들의 딜레이가 될 수 있다. 특히, 미리 설정된 주기는 게이트 딜레이(gate delay)가 될 수 있다. The detector 210 of the receiver 200 detects that the laser is output from the laser transmitter 120 of the transmitter 100, and the start signal generator 220 sets a start time to the TDC 280A for transmission. A control signal can be generated to count. While counting in the transmission TDC 280A, the reflected light reflected from the object may be received by the laser receiver 250. When the reflected light is received, the laser receiver 250 may generate a control signal to count the stop time from the stop signal generator 260 to the reception TDC 280B. That is, the transmission TDC 280A may count the start time at a preset period, and the reception TDC 280B may count the stop time at a preset period. In this case, the preset period may be a delay of circuit elements constituting the ring oscillation circuit constituting the TDC. In particular, the preset period may be a gate delay.

한편, 상기 클럭 분할부(270)는 상기 시스템 클럭 펄스 동기화 신호를 소정 비율로 분할하여 출력할 수 있다. 예컨대, 클럭 펄스의 신호가 200㎒라면 50㎒ 의 주기를 갖는 클럭 펄스 신호로 분할하여 출력될 수 있다. The clock divider 270 may divide the system clock pulse synchronization signal at a predetermined ratio and output the divided signal. For example, if the clock pulse signal is 200 MHz, the clock pulse signal may be divided into a clock pulse signal having a period of 50 MHz and output.

보다 구체적으로, 본 발명의 시간 디지털 변환 카운터(280)는 송신용 TDC(280A)과 수신용 TDC(280B)으로 구분되고, 각 송신용 TDC 및 수신용 TDC에는 복수개의 TDC로 구성될 수 있다. 즉, 상기 게이트 딜레이의 지연 보상을 위해 복수의 TDC를 구성하여 각 TDC가 별도로 동작하기 때문에 주기가 약간 변하더라도 테스트 과정을 거쳐 계산되어 출력되기 때문에 주기오차로 발생하는 카운트값 오차에 대한 보상이 이루어진다.More specifically, the time digital conversion counter 280 of the present invention may be divided into a transmission TDC 280A and a reception TDC 280B, and each transmission TDC and the reception TDC may include a plurality of TDCs. That is, since a plurality of TDCs are configured to compensate for the delay of the gate delay, and each TDC operates separately, even if the period is slightly changed, it is calculated and outputted through a test process, thereby compensating for a count value error caused by a periodic error. .

이때, 시작 시점을 계산하기 위한 상기 송신용 TDC(280A)의 각 TDC의 개별 동작을 위해 상기 초기화 신호 생성부(230)에서 상기 송신용 TDC(280A)의 각 TDC가 동작하기 전에 초기화 신호를 생성하여 출력하면, 상기 시작 신호 발생부(220)는 시작 시간을 카운팅하도록 해당 TDC에 제어신호를 출력하게 된다. 이때, 상기 시스템클럭 카운터(240)에서는 상기 마이크로 제어부(300)의 리셋 신호를 입력받고 상기 송신용 TDC(280A)의 각 TDC를 구분하여 순차적으로 동작할 수 있도록 클럭 카운트 신호를 출력하게 된다. 예컨대, 송신용 TDC(280A)는 ODD_start_TDC, EVEN_start_TDC 가 구성되어 있다면, 클럭 카운트 신호(Clk_count)가 홀수 일 때 ODD 모드의 동작, 짝수일 때 EVEN 모드의 동작으로 구분하여 출력하게 된다. In this case, the initialization signal generation unit 230 generates an initialization signal before each TDC of the transmission TDC 280A operates for the individual operation of each TDC of the transmission TDC 280A for calculating a start time. When outputting, the start signal generator 220 outputs a control signal to the corresponding TDC to count the start time. In this case, the system clock counter 240 receives the reset signal of the micro control unit 300 and outputs a clock count signal to sequentially operate each TDC of the transmission TDC 280A. For example, if the ODD_start_TDC and the EVEN_start_TDC are configured, the transmitting TDC 280A may be classified into an operation of the ODD mode when the clock count signal Clk_count is odd and an operation of the EVEN mode when the even number is even.

또한, 정지 시점을 계산하기 위한 상기 수신용 TDC(280B)의 각 TDC의 개별 동작을 위해 상기 초기화 신호 생성부(230)에서 상기 수신용 TDC(280B)의 각 TDC가 동작하기 전에 초기화 신호를 생성하여 출력하면, 상기 시작 신호 발생부(220)는 시작 시간을 카운팅하도록 해당 TDC에 제어신호를 출력하게 된다. 이때, 상기 시스템클럭 카운터(240)에서는 상기 마이크로 제어부(300)의 리셋 신호를 입력받고 상기 수신용 TDC(280B)의 각 TDC를 구분하여 순차적으로 동작할 수 있도록 클럭 카운트 신호를 출력하게 된다. 예컨대, 수신용 TDC(280B)는 ODD_stop_TDC, EVEN_stop_TDC 가 구성되어 있다면, 클럭 카운트 신호(Clk_count)가 홀수 일 때 ODD 모드의 동작, 짝수일 때 EVEN 모드의 동작으로 구분하여 출력하게 된다.In addition, the initialization signal generation unit 230 generates an initialization signal before each TDC of the reception TDC 280B operates for the individual operation of each TDC of the reception TDC 280B for calculating a stop time. When outputting, the start signal generator 220 outputs a control signal to the corresponding TDC to count the start time. In this case, the system clock counter 240 receives the reset signal of the micro control unit 300 and outputs a clock count signal to sequentially operate each TDC of the reception TDC 280B. For example, if the ODD_stop_TDC and the EVEN_stop_TDC are configured, the reception TDC 280B is classified into an operation of the ODD mode when the clock count signal Clk_count is odd and an operation of the EVEN mode when the even number is even.

상기 송신용 TDC(280A)과 상기 수신용 TDC(280B)에서 카운팅된 시작 시점과 정지 시점에 대한 카운터값이 마이크로 제어부(300)로 전달되고, 마이크로 제어부(300)는 수신한 카운터값의 차이를 이용하여 거리를 산출할 수 있다. 구체적으로, 마이크로 제어부(300)는 아래 [수학식 1]에 카운터값의 차이를 대입하여 거리를 계산할 수 있다. The counter values for the start time and the stop time counted by the transmitting TDC 280A and the receiving TDC 280B are transmitted to the micro controller 300, and the micro controller 300 determines the difference between the received counter values. Can be used to calculate the distance. Specifically, the micro controller 300 may calculate the distance by substituting the difference in the counter value in Equation 1 below.

수학식 1Equation 1

Figure 112018060262111-pat00009
Figure 112018060262111-pat00009

여기서, d는 거리, c는 광속, △t는 카운터값의 차이를 나타낸다.Where d is distance, c is luminous flux, and Δt is the difference in counter value.

마이크로 제어부(300)는 시스템 클럭 펄스 동기화 신호를 기반으로 하는 제어 신호를 생성하여 레이저의 송수신을 제어할 수 있다. 즉, 마이크로 제어부(300)는 시스템 클럭 펄스와 라이징 타임 또는 폴링 타임이 일치하는 제어 신호를 생성할 수 있다. 마이크로 제어부(300)는 제어 신호에 따라 출력 신호를 물체로 전달하고, 반사광을 수신 신호로 수신할 수 있다. 이때, 출력 신호의 시작 시점과, 수신 신호의 정지 시점은 시스템 클럭 펄스의 라이징 타임 또는 폴링 타임과 일치하지 않을 수 있다. The micro controller 300 may generate a control signal based on the system clock pulse synchronization signal to control transmission and reception of the laser. That is, the micro controller 300 may generate a control signal in which the system clock pulse and the rising time or the polling time match. The micro controller 300 may transmit the output signal to the object according to the control signal, and receive the reflected light as a reception signal. At this time, the start time of the output signal and the stop time of the received signal may not coincide with the rising time or the falling time of the system clock pulse.

본 발명에서는, 출력 신호의 시작 시점과, 수신 신호의 정지 시점이 시스템 클럭 펄스의 라이징 타임 또는 폴링 타임과 불일치하여 정확한 시점을 찾을 수 없는 문제점을 해결하기 위하여, 시간 디지털 변환 카운터(TDC: Time to Digital Converting Counter)(280)를 통해 출력 신호의 시작 시점과, 수신 신호의 정지 시점을 미리 설정된 주기로 카운팅하여 정확한 시점을 찾아낼 수 있다. 이때, 미리 설정된 시간은 TDC를 구성하는 링 오실레이션부의 게이트 지연시간이 될 수 있다. In the present invention, in order to solve the problem that the start time of the output signal and the stop time of the received signal are inconsistent with the rising time or polling time of the system clock pulse, an accurate time point cannot be found. A digital converting counter 280 may count the start time of the output signal and the stop time of the received signal at a predetermined period to find an accurate time point. In this case, the preset time may be a gate delay time of the ring oscillation unit constituting the TDC.

따라서, 시간 디지털 변환 카운터를 복수 개로 구성하여 출력되는 카운터값으로 주기 오차를 계산하여 게이트 지연시간에 대해 보상할 수 있게 된다.Therefore, the period error can be calculated by using a plurality of time digital conversion counters and outputted to compensate for the gate delay time.

시간 디지털 변환 카운터(TDC)(250)는 송신 신호를 미리 설정된 주기로 카운팅하는 제1 시간 디지털 변환 카운터(TDC1)(250A)과 수신 신호를 미리 설정된 주기로 카운팅하는 제2 시간 디지털 변환 카운터(TDC2)(250B)를 포함하여 구성될 수 있다. 즉, 시간 디지털 변환 카운터(TDC)는 송신 신호를 처리하는 측에 제1 시간 디지털 변환 카운터(TDC1)(250A)를 구비하고, 수신 신호를 처리하는 측에 제2 시간 디지털 변환 카운터(TDC2)(250B)를 각각 구비할 수 있다. 시간 디지털 변환 카운터(TDC)는 신호의 비트수에 따라 구비되며, 예를 들어, n-bit를 처리하기 위하여 각 비트 당 하나의 링 오실레이션부와 피드백 래치부로 구성된 시간 디지털 변환 카운터 회로가 필요하므로, n개의 시간 디지털 변환 카운터 회로로 구성된 송신신호처리를 위한 하나의 TDC1과 n개의 시간 디지털 변환 카운터 회로로 구성된 수신신호처리를 위한 하나의 TDC2를 구비해야 한다. n개의 시간 디지털 변환 카운터 회로는 MSB(Most Significant Bit)부터 LSB(Least Significant Bit)까지 순차적으로 처리하고, 각각의 카운팅값을 합산하여 전체 카운팅값을 결정할 수 있다. 이하, 도 4 내지 도 6을 참조하여, 시간 디지털 변환 카운터의 구성 및 기능을 구체적으로 설명하도록 한다. The time digital conversion counter (TDC) 250 includes a first time digital conversion counter (TDC1) 250A for counting a transmission signal at a predetermined period and a second time digital conversion counter (TDC2) for counting a received signal at a predetermined period ( 250B). That is, the time digital conversion counter (TDC) has a first time digital conversion counter (TDC1) 250A on the side for processing the transmission signal, and the second time digital conversion counter (TDC2) (on the side for processing the received signal) ( 250B) may be provided respectively. The time digital conversion counter (TDC) is provided according to the number of bits of the signal. For example, in order to process n-bits, a time digital conversion counter circuit including one ring oscillation unit and a feedback latch unit is required. It should have one TDC1 for transmission signal processing consisting of n time digital conversion counter circuits and one TDC2 for reception signal processing consisting of n time digital conversion counter circuits. The n time digital conversion counter circuits sequentially process from the Most Significant Bit (MSB) to the Least Significant Bit (LSB), and add up each counting value to determine the total counting value. Hereinafter, the configuration and function of the time digital conversion counter will be described in detail with reference to FIGS. 4 to 6.

도 4 내지 도 7은 본 발명의 일 실시예에 따른 시간 디지털 변환 카운터의 회로도를 개략적으로 도시한 도면이다.4 to 7 schematically illustrate a circuit diagram of a time digital conversion counter according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 일 실시예에 따른 시간 디지털 변환 카운터(TDC)(40)는 링 오실레이션부(Ring Oscillation) 및 피드백 래치부(Feedback Latch)를 포함하여 구성된다.Referring to FIG. 4, a time digital conversion counter (TDC) 40 according to an embodiment of the present invention includes a ring oscillation unit and a feedback latch unit.

링 오실레이션부(RO)는 적어도 하나의 제1 타입의 MOS 트랜지스터(Tr1 내지 TrN)와 적어도 하나의 버퍼(B1 내지 BN), 제1 타입의 MOS 트랜지스터(TrO), 및 낸드 게이트(NAND Gate)(N)로 구성될 수 있다. 이때, 적어도 하나의 제1 타입의 MOS 트랜지스터(Tr1 내지 TrN)와 적어도 하나의 버퍼(B1 내지 BN)는 k번째 비트를 카운팅하기 위하여 각각 2k-1개가 필요하다.The ring oscillation unit RO includes at least one first type MOS transistor Tr1 to TrN, at least one buffer B1 to BN, a first type MOS transistor TrO, and a NAND gate. It may consist of (N). In this case, at least one first type of MOS transistors Tr1 to TrN and at least one buffer B1 to BN each require 2 k −1 to count the kth bit.

피드백래치부(FL)는 제1 타입과 상이한 제2 타입의 MOS 트랜지스터(TrL), 제2 타입의 MOS 트랜지스터(TrL)를 구동하는 버퍼(BL), 낸드 게이트(NAND Gate)(N), 및 인버터(I)로 구성될 수 있다. The feedback latch unit FL includes a second type MOS transistor TrL different from the first type, a buffer BL for driving the second type MOS transistor TrL, a NAND gate N, and It may be composed of an inverter (I).

링 오실레이션부(RO)를 구성하는 트랜지스터와 피드백 래치부(FL)를 구성하는 트랜지스터는 서로 다른 타입으로, 예를 들어, 적어도 하나의 제1 타입의 MOS 트랜지스터(Tr1 내지 TrN)가 PMOS 트랜지스터인 경우, 제2 타입의 MOS 트랜지스터(TrL)는 NMOS 트랜지스터가 된다. 반대로, 적어도 하나의 제1 타입의 MOS 트랜지스터(Tr1 내지 TrN)가 NMOS 트랜지스터인 경우, 제2 타입의 MOS 트랜지스터(TrL)는 PMOS 트랜지스터가 된다. The transistors constituting the ring oscillation unit RO and the transistors constituting the feedback latch unit FL are different types, for example, at least one of the first type MOS transistors Tr1 to TrN is a PMOS transistor. In this case, the second type of MOS transistor TrL becomes an NMOS transistor. In contrast, when the at least one first type MOS transistors Tr1 to TrN are NMOS transistors, the second type MOS transistor TrL becomes a PMOS transistor.

링 오실레이션부(RO)와 피드백 래치부(FL)는 상보적으로 작동한다. 구체적으로, 링 오실레이션부(RO)가 링 형태로 회로가 연결되어 카운팅 동작이 수행되는 경우, 피드백 래치부(FL)는 트랜지스터가 오프되어 회로 연결이 끊긴 상태로 유지된다. 반대로, 링 오실레이션부(RO)의 카운팅 동작이 종료하여 트랜지스터가 오프되면, 피드백 래치부(FL)의 트랜지스터는 연결되어 폐루프를 형성함으로써 링 오실레이션부(RO)의 카운팅값을 유지할 수 있다. The ring oscillation unit RO and the feedback latch unit FL operate complementarily. In detail, when the ring oscillation unit RO is connected to a circuit in a ring shape to perform a counting operation, the feedback latch unit FL is maintained in a state in which the circuit is disconnected because the transistor is turned off. On the contrary, when the counting operation of the ring oscillation unit RO ends and the transistor is turned off, the transistors of the feedback latch unit FL may be connected to form a closed loop to maintain the counting value of the ring oscillation unit RO. .

링오실레이션부(RO)를 구성하는 트랜지스터가 PMOS 트랜지스터이고, 피드백 래치부(FL)를 구성하는 트랜지스터가 NMOS 트랜지스터인 경우, 제어신호에 따른 동작을 구체적으로 설명하도록 한다. When the transistor constituting the ring oscillation unit RO is a PMOS transistor and the transistor constituting the feedback latch unit FL is an NMOS transistor, an operation according to a control signal will be described in detail.

링 오실레이션부(RO)는 시작 신호 생성부로부터 제어신호(Init-sig) '0'을 수신하는 경우, 제1 타입의 MOS 트랜지스터(Tr1 내지 TrN, TrO)를 온시켜 회로를 링 형태로 연결하고, 피드백 래치부(FL)는 제2 타입의 MOS 트랜지스터(TrL)를 오프시킬 수 있다. 또한, 시작 신호 생성부로부터 제어신호(Init-sig) '1'을 수신하는 경우, 링 오실레이션부(RO)는 제1 타입의 MOS 트랜지스터(Tr1 내지 TrN, TrO)를 오프시키고, 피드백 래치부(FL)는제2 타입의 MOS 트랜지스터(TrL)를 온시켜 회로를 연결할 수 있다. 이때, 링 오실레이션부(RO)의 미리 설정된 주기(카운팅 주기)는 링 오실레이션부(RO)를 구성하는 적어도 하나의 PMOS 트랜지스터(Tr1 내지 TrN), 적어도 하나의 버퍼(B1 내지 BN), PMOS 트랜지스터(TrO), 및 낸드 게이트(N)의 지연(delay) 합이 될 수 있다. 링 오실레이션부(RO)는 상기의 미리 설정된 주기로 토글링(toggling)한 결과를 카운팅한다. 카운팅이 완료되면, 피드백 래치부(FL)는 NMOS 트랜지스터(TrL)를 온시켜 회로를 연결하고, 카운팅값을 유지할 수 있다. 이 경우, PMOS 트랜지스터(Tr1 내지 TrN)와 NMOS 트랜지스터(TrL)는 동시에 Start-gen 제어신호가 인가되어 구동되므로, 공유하는 A, B 지점의 값이 C로 전파되어 양지점의 값이 충돌하게 된다. 따라서, 피드백 래치부(FL)가 동작하기 전에 링 오실레이션부(RO)의 A, B 지점의 값이 휘발될 정도의 지연 시간을 가진 후 피드백 래치부(FL)를 동작시켜야 회로가 안정적으로 동작할 수 있다. 즉, 회로의 안정성을 위하여, 피드백 래치부(FL)는 NMOS 트랜지스터(TrL)를 구동하는 버퍼(BL)를 통해 지연시간을 유지한 후, NMOS 트랜지스터(TrL)를 온시킬 수 있다. When the ring oscillator RO receives the control signal Init-sig '0' from the start signal generator, the ring oscillator RO turns on the first type of MOS transistors Tr1 to TrN and TrO to connect the circuit in a ring shape. In addition, the feedback latch unit FL may turn off the second type MOS transistor TrL. In addition, when receiving the control signal Init-sig '1' from the start signal generator, the ring oscillation unit RO turns off the first type of MOS transistors Tr1 to TrN and TrO, and the feedback latch unit. The FL may connect the circuit by turning on the second type of MOS transistor TrL. In this case, the preset period (counting period) of the ring oscillation unit RO includes at least one PMOS transistor Tr1 to TrN, at least one buffer B1 to BN, and a PMOS constituting the ring oscillation unit RO. It may be the sum of delays of the transistor TrO and the NAND gate N. FIG. The ring oscillation unit RO counts the result of toggling at the predetermined period. When the counting is completed, the feedback latch unit FL may turn on the NMOS transistor TrL to connect the circuit and maintain the counting value. In this case, since the P-MOS transistors Tr1 to TrN and the NMOS transistor TrL are driven with the Start-gen control signal applied at the same time, the values of the shared A and B points are propagated to C and the values of the two points collide with each other. . Therefore, before the feedback latch unit FL operates, the circuit operates in a stable manner after operating the feedback latch unit FL after having a delay time such that the values of the points A and B of the ring oscillation unit RO are volatilized. can do. That is, for stability of the circuit, the feedback latch unit FL may turn on the NMOS transistor TrL after maintaining the delay time through the buffer BL driving the NMOS transistor TrL.

도 5를 참조하면, 본 발명의 일 실시예에 따른 시간 디지털 변환 카운터(TDC)(40)는 n개의 비트를 카운팅하기 위하여 n개의 시간 디지털 변환 카운터(40A 내지 40N)를 포함하여 구성될 수 있다.Referring to FIG. 5, a time digital conversion counter (TDC) 40 according to an embodiment of the present invention may include n time digital conversion counters 40A to 40N to count n bits. .

n비트 각각의 시간 디지털 변환 카운터는 몇번째(k) 비트인지에 따라 카운팅을 위한 트랜지스터와 버퍼의 개수, 즉, 적어도 하나의 제1 타입의 MOS 트랜지스터(Tr1 내지 TrN)와 적어도 하나의 버퍼(B1 내지 BN)가 각각 2k-1개로 달라질 수 있다. 즉, bit0에 대응하는 시간 디지털 변환 카운터 회로는 40A와 같이 PMOS 트랜지스터와 버퍼가 포함되지 않고, bit1은 40B와 같이 PMOS 트랜지스터가 1개, 버퍼가 1개 포함되고, bit2는 PMOS 트랜지스터가 3개, 버퍼가3개 포함되며, bit(n-1)은 PMOS가 (2n-1)개, 버퍼가 (2n-1)개 포함된다. 시간 디지털 변환 카운터는 LSB의 카운팅값(Cnt(0))부터 n번째 MSB의 카운팅값(Cnt(n-1))을 더하여 전체 카운팅값(Cnt(T))를 산출할 수 있다. The time digital conversion counter for each of the n bits is the number of transistors and buffers for counting, that is, at least one first type of MOS transistors Tr1 to TrN and at least one buffer B1 depending on the number of k bits. To BN) may vary from 2 k −1 each. That is, the time digital conversion counter circuit corresponding to bit0 does not include a PMOS transistor and a buffer as in 40A, bit1 has one PMOS transistor and one buffer as in 40B, bit2 has three PMOS transistors, and a buffer comprising 3, is bit (n-1) comprises two PMOS is (2 n -1) one, the buffer is (2 n -1). The time digital conversion counter may calculate the total counting value Cnt (T) by adding the counting value Cnt (0) of the LSB to the counting value Cnt (n−1) of the nth MSB.

상기 TDC 회로의 구성을 갖는 본 발명의 시간 디지털 변환 카운터(TDC)(280)는 상기 송신 신호를 상기 미리 설정된 주기로 적어도 하나 이상의 카운팅값을 출력하도록 구성된 송신용 시간 디지털 변환 카운터(280A) 및상기 수신 신호를 상기 미리 설정된 주기로 적어도 하나 이상의 카운팅값이 출력하도록 구성된 수신용 시간 디지털 변환 카운터(280B)로 구성된다. The time digital conversion counter (TDC) 280 of the present invention having the configuration of the TDC circuit is a time digital conversion counter 280A for transmission and configured to output at least one counting value of the transmission signal at the predetermined period. And a receiving time digital conversion counter 280B configured to output at least one counting value at a predetermined period.

도 6을 참조하면, 상기 송신용 시간 디지털 변환 카운터(280A)는, 상기 시스템 클럭 카운터에서 출력되는 제1 클럭 카운터 신호에 대응하여 제1 시작 신호를 입력받는 제1 송신 시간 디지털 변환 카운터(ODD_start_TDC)(281a) 및 상기 제1 송신 시간 디지털 변환 카운터에서 제1 시작 신호를 입력받은 후, 제2 클럭 카운터 신호에 대응하여 제2 시작 신호를 입력받는 제2 송신 시간 디지털 변환 카운터(EVEN_start_TDC)(282a)를 포함하여 구성될 수 있다.Referring to FIG. 6, the transmission time digital conversion counter 280A receives a first transmission time digital conversion counter (ODD_start_TDC) that receives a first start signal in response to a first clock counter signal output from the system clock counter. A second transmission time digital conversion counter (EVEN_start_TDC) 282a receiving a first start signal from the first transmission time digital conversion counter and receiving a second start signal in response to a second clock counter signal; It may be configured to include.

상기 제1 송신 시간 디지털 변환 카운터(ODD_start_TDC)(281a)및 제2 시간 디지털 변환 카운터(EVEN_start_TDC)(282a)는 N비트의 신호를 카운팅하기 위하여, N개의 TDC(40A 내지 40N)를 각각 구비할 수 있다. 이때, 제1 송신 시간 디지털 변환 카운터(ODD_start_TDC)(281a)는 Start-gen 제어신호에 따라 N개의 TDC(40A 내지 40N)를 사용하여 시작 시점을 카운팅하여 전체 카운팅값 Cnt(T)를 산출할 수 있다.The first transmission time digital conversion counter (ODD_start_TDC) 281a and the second time digital conversion counter (EVEN_start_TDC) 282a may each include N TDCs 40A to 40N to count N bits of signals. have. In this case, the first transmission time digital conversion counter (ODD_start_TDC) 281a may calculate the total counting value Cnt (T) by counting the starting time points using the N TDCs 40A to 40N according to the Start-gen control signal. have.

한편, 또 다른 실시 예로 상기 제2 송신 시간 디지털 변환 카운터에서 제2 시작 신호를 입력받은 후, 제3 클럭 카운터 신호에 대응하여 제3 시작 신호를 입력받는 제3 송신 시간 디지털 변환 카운터를 구성할 수 있으며, 이에 한정되지 않고, 순차적으로 n번째 클럭 카운터 신호에 대응하여 n번째 시작 신호를 입력받는 n개의 송신 시간 디지털 변환 카운터를 더 포함할 수 있다.Meanwhile, as another embodiment, after receiving the second start signal from the second transmission time digital conversion counter, a third transmission time digital conversion counter may be configured to receive a third start signal in response to a third clock counter signal. The present invention is not limited thereto, and may further include n transmission time digital conversion counters that sequentially receive the n th start signal corresponding to the n th clock counter signal.

도 7을 참조하면, 상기 수신용 시간 디지털 변환 카운터(280B)는, 상기 시스템 클럭 카운터에서 출력되는 제1 클럭 카운터 신호에 대응하여 제1 정지 신호를 입력받는 제1 수신 시간 디지털 변환 카운터(ODD_stop_TDC)(281b) 및 상기 제1 수신 시간 디지털 변환 카운터에서 제1 정지 신호를 입력받은 후, 제2 클럭 카운터 신호에 대응하여 제2 정지 신호를 입력받는 제2 수신 시간 디지털 변환 카운터(EVEN_stop_TDC)(281b)를 포함하여 구성될 수 있다. Referring to FIG. 7, the reception time digital conversion counter 280B receives a first reception time digital conversion counter (ODD_stop_TDC) that receives a first stop signal in response to a first clock counter signal output from the system clock counter. A second reception time digital conversion counter (EVEN_stop_TDC) 281b receiving a first stop signal from the first reception time digital conversion counter and receiving a second stop signal in response to a second clock counter signal; It may be configured to include.

마찬가지로, 상기 제1 수신 시간 디지털 변환 카운터(ODD_stop_TDC)(281b) 및 제2 수신 시간 디지털 변환 카운터(EVEN_stop_TDC)(281b)는 Stop-gen 제어신호에 따라 N개의 TDC(40A' 내지 40N')를 사용하여 정지 시점을 카운팅하여 전체 카운팅값 Cnt(T)'를 산출할 수 있다. Similarly, the first reception time digital conversion counter (ODD_stop_TDC) 281b and the second reception time digital conversion counter (EVEN_stop_TDC) 281b use N TDCs 40A 'to 40N' according to the stop-gen control signal. By counting the stop time can be calculated the total counting value Cnt (T) '.

또한, 또 다른 실시 예로, 상기 제2 수신 시간 디지털 변환 카운터에서 제2 정지 신호를 입력받은 후, 제3 클럭 카운터 신호에 대응하여 제3 정지 신호를 입력받는 제3 수신 시간 디지털 변환 카운터를 구성할 수 있으며, 이에 한정되지 않고, 순차적으로 n번째 클럭 카운터 신호에 대응하여 n번째 정지 신호를 입력받는 n개의 수신 시간 디지털 변환 카운터를 더 포함하여 구성될 수 있다. According to another embodiment, after receiving the second stop signal from the second time digital conversion counter, a third reception time digital conversion counter may be configured to receive a third stop signal in response to a third clock counter signal. The present invention is not limited thereto, and may further include n reception time digital conversion counters that sequentially receive the n th stop signal corresponding to the n th clock counter signal.

이하, 도 8및 도 9를 참조하여, TDC에서 산출된 카운팅값을 이용하여 거리를 산출하는 과정을 상세히 설명하도록 한다. Hereinafter, the process of calculating the distance using the counting value calculated in the TDC will be described in detail with reference to FIGS. 8 and 9.

도8및 도 9은 본 발명의 일 실시예에 따른 라이더 시스템에서 ToF를 계산하는 방법을 설명하기 위한 타이밍도이고, 도 10은 본 발명의 또 다른 실시예에 따른 라이더 시스템의 카운팅 시뮬레이션 결과를 나타낸 도면이다. 8 and 9 are timing diagrams for explaining a method of calculating a ToF in a rider system according to an embodiment of the present invention, and FIG. 10 is a counting simulation result of a rider system according to another embodiment of the present invention. Drawing.

도8을 참조하면, 마이크로 제어부(300)는 송신 신호를 출력하기 전에, 시작 신호 발생부에서 '0'과 '1'을 적어도 한 주기이상 출력시키도록 제어하여 시스템 클럭 주기를 측정할 수 있다. Referring to FIG. 8, the micro controller 300 may measure the system clock period by controlling the start signal generator to output at least one period of “0” and “1” before outputting the transmission signal.

일반적으로, 게이트 각각의 딜레이가 일정하지 않기 때문에 링 오실레이팅 주기가 변할 수 있다. 따라서, Init-sig 신호와 Start-gen 신호를 이용하여 시스템을 먼저 테스트할 수 있다. 이러한 테스트 과정(Test1, Test2)은 다수회 수행될 수 있고, 수행 결과를 평균하여 시스템 클럭 주기로 결정할 수 있다. In general, the ring oscillating period can vary because the delay of each gate is not constant. Therefore, the system can be tested first using the Init-sig and Start-gen signals. These test processes Test1 and Test2 may be performed a plurality of times, and may be determined as a system clock period by averaging the results.

타이밍도에서 Init 모드는 초기화 동작, Active 모드는 링 오실레이션부가 동작하는 구간, Idle 모드는 피드백 래치부가 동작하는 구간을 의미한다. 이러한 테스트 과정을 거친후, 송신 신호(Start)의 시작 시점을 측정하는 과정(Measure)을 처리할 수 있다. In the timing diagram, the Init mode refers to the initialization operation, the Active mode refers to the period during which the ring oscillation unit operates, and the Idle mode refers to the period during which the feedback latch unit operates. After such a test process, a process of measuring a start time of a transmission signal Start may be processed.

여기서, 도 8은 송신용 시간 디지털 변환 카운터의 ODD 모드 및 EVEN 모드에 대한 타이밍도의 예를 도시한 것으로, ODD 모드 및 EVEN 모드에서 각각 트리거 신호에서 시작 시점 사이의 값을 보여주고 있다.8 illustrates an example of timing diagrams for the ODD mode and the EVEN mode of the transmission time digital conversion counter, and shows values between the start time and the trigger signal in the ODD mode and the EVEN mode, respectively.

상기 마이크로 제어부(300)는,상기 각 시간 디지털 변환 카운터에서의 시간차에 대한 각 계산은, 상기시스템 클럭 주기에 카운팅된 제1 카운터값(Cntcycle), 상기 시스템 클럭에 동기된 제2 카운터값(Cntoddsync, Cntevensync), 상기 링 오실레이션부의 최대주기인 제3 카운터값(CntMaxRing), 및 상기 송신 신호 출력 구간 또는 상기 수신 신호 수신 구간에서 상기 피드백 래치부의 제4 카운터값(CntoddLatch, CntevenLatch)을 아래 수학식에 적용하여 상기 시스템 클럭 주기와 상기 송신 신호의 시작 시점 사이의 시간차(OddX, EvenX)를 각각 계산할 수 있다. The micro controller 300 may further include calculating a first counter value Cntcycle counted to the system clock period and a second counter value Cntoddsync that is synchronized to the system clock. , Cntevensync), a third counter value (CntMaxRing) which is the maximum period of the ring oscillation unit, and a fourth counter value (CntoddLatch, CntevenLatch) of the feedback latch unit in the transmission signal output section or the reception signal reception section. The time difference (OddX, EvenX) between the system clock period and the start time of the transmission signal can be calculated by applying to.

수학식 2Equation 2

Figure 112018060262111-pat00010
Figure 112018060262111-pat00010

Figure 112018060262111-pat00011
Figure 112018060262111-pat00011

여기서,오드(Odd)동작 모드및 이븐(Even) 동작 모드로 정의함.Here, it is defined as an odd operation mode and an even operation mode.

또한, 상기와 같은 동일한 방법으로 상기 트리거 신호부터 정지 시점 사이에 대한 시간차(OddX, EvenX)를 각각 계산할 수 있다.In addition, time differences OddX and EvenX between the trigger signal and the stop time may be calculated in the same manner as described above.

상기 마이크로 제어부(300)는, 상기 시스템 클럭 주기에 카운팅된 제1 카운터값(Cntcycle), 상기 시스템 클럭에 동기된 제2 카운터값(Cntoddsync, Cntevensync), 및 시간차(OddX, EvenX)를 하기 수학식에 적용하여 상기 시작 시점과 상기 정지 시점에 대해각각 산출하고,산출된 각 값들의 평균값을 계산하여 정지 시점에서 시작 시점의 차이를 도출할 수 있다. The micro controller 300 may calculate a first counter value (Cntcycle) counted in the system clock period, a second counter value (Cntoddsync, Cntevensync), and a time difference (OddX, EvenX) synchronized with the system clock. The difference between the start time and the start time can be calculated by calculating the average value of each of the calculated values and the start time and the stop time, respectively.

수학식 3 Equation 3

Figure 112018060262111-pat00012
Figure 112018060262111-pat00013
Figure 112018060262111-pat00014
Figure 112018060262111-pat00012
Figure 112018060262111-pat00013
Figure 112018060262111-pat00014

Figure 112018060262111-pat00015
Figure 112018060262111-pat00016
Figure 112018060262111-pat00017
Figure 112018060262111-pat00015
Figure 112018060262111-pat00016
Figure 112018060262111-pat00017

ToF = stoptime -starttimeToF = stoptime -starttime

여기서,오드(Odd)동작 모드및 이븐(Even)동작 모드로 정의함.Here, defined as the odd operation mode and the even operation mode.

따라서, 상기 복수 개로 구성된 TDC에서 테스트 모드에서 출력되는 각 카운팅값의 평균값을 구하여 시스템 클럭 한 주기에 대해 주기 오차를 보정할 수 있게 된다. Therefore, the average value of each counting value output in the test mode in the plurality of TDCs can be obtained to correct the period error for one cycle of the system clock.

도9을 참조하면, ODD 모드에서의 제1 카운터값(Cntcycle), 제2 카운터값(Cntoddsync), 제3 카운터값(CntMaxRing), 및 제4 카운터값(CntLatch)을 타이밍도에 표시하였다. Referring to FIG. 9, the first counter value Cnt cycle , the second counter value Cnt oddsync , the third counter value Cnt MaxRing , and the fourth counter value Cnt Latch in the ODD mode are shown in the timing diagram. Indicated.

한편, 도10를 참조하면, 하나의 시스템 클럭 동안 5bits에 대한 신호를 카운팅한 시뮬레이션 결과로, 각 TDC 를 3개를 구성하여 시스템 클럭 카운팅값이 각각 3X, 3X+1 및 3X+2로 나눠서 출력되는 것을 보여주고 있다.Meanwhile, referring to FIG. 10, as a simulation result of counting signals for 5 bits during one system clock, three TDCs are configured and the system clock counting values are divided into 3X, 3X + 1, and 3X + 2, respectively. It shows what happens.

즉, 시간 디지털 변환 카운트에 복수 개의 TDC를 구성함으로써 보다 정확하게 링 오실레이터의 시간 디지털 변환 카운터의 게이트 딜레이에 의해 발생된 주기 오차에 대한 보상을 해결할 수 있다. That is, by configuring a plurality of TDCs in the time digital conversion count, it is possible to more accurately compensate for the period error caused by the gate delay of the time digital conversion counter of the ring oscillator.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The above description is merely illustrative of the technical idea of the present invention, and those skilled in the art to which the present invention pertains may make various modifications and changes without departing from the essential characteristics of the present invention. Therefore, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention but to describe the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. The protection scope of the present invention should be interpreted by the following claims, and all technical ideas within the scope equivalent thereto should be construed as being included in the scope of the present invention.

1000: 라이더 시스템 100: 송신기
200: 수신기 300: 마이크로 제어부
110: 지연부 120: 레이저 송신부
210: 검출부 220: 시작 신호 발생부
230: 초기화 신호 생성부 240: 시스템 클럭 카운터
250: 레이저 수신부 260: 정지 신호 발생부
270: 클럭 분할부 280: 시간 디지털 변환 카운터1000: Rider System 100: Transmitter
200: receiver 300: microcontroller
110: delay unit 120: laser transmitter
210: detector 220: start signal generator
230: initialization signal generator 240: system clock counter
250: laser receiver 260: stop signal generator
270: clock divider 280: time digital conversion counter

Claims (16)

시스템 클럭 펄스의 동기화 신호를 기반으로 하는 제어 신호를 생성하여, 레이저의 송수신을 제어하는 마이크로 제어부;
상기 마이크로 제어부로부터 생성된 제어 신호에 따라 송신 신호를 물체로 전달하는 송신부;
상기 송신부에서 전달된 송신 신호가 상기 물체에서 반사된 신호를 수신 신호로 수신하는 수신부;
상기 송신 신호의 시작 시점을 미리 설정된 주기로 카운팅하여 적어도 하나 이상의 카운팅 값을 출력하고, 상기 마이크로 제어부에 상기 송신 신호에 대한 상기 카운팅 값을 전달하는 송신용 시간 디지털 변환 카운터(TDC: Time to Digital Converting Counter);
상기 수신 신호의 정지 시점을 상기 미리 설정된 주기로 카운팅하여 적어도 하나 이상의 카운팅 값을 출력하고, 상기 마이크로 제어부에 상기 수신 신호에 대한 상기 카운팅 값을 전달하는 수신용 시간 디지털 변환 카운터; 및
상기 마이크로 제어부에서 출력된 제어 신호를 입력받아 상기 시간 디지털 변환 카운터가 상기 적어도 하나 이상의 카운팅값을 각각 순차적으로 출력하도록 그에 대응하는 클럭 카운터 신호를 출력하는 시스템 클럭 카운터를 포함하고,
상기 송신용 및 수신용 시간 디지털 변환 카운터 각각은,
상기 클럭 카운터 신호에 대응하여 순차적으로 동작하는 복수의 시간 디지털 변환 카운터를 포함하고, 상기 복수의 시간 디지털 변환 카운터 각각으로부터 출력된 상기 카운팅 값을 이용하여 상기 복수의 시간 디지털 변환 카운터 각각에 상기 미리 설정된 주기 간의 오차를 보상하는 라이더 시스템.
A micro controller which generates a control signal based on a synchronization signal of a system clock pulse and controls transmission and reception of a laser;
A transmitter for transmitting a transmission signal to an object according to a control signal generated from the micro controller;
A receiver which receives a signal reflected from the object by the transmission signal transmitted from the transmitter as a reception signal;
A time to digital converting counter (TDC) for counting a start time of the transmission signal at a predetermined period and outputting at least one counting value and transferring the counting value for the transmission signal to the micro controller; );
A reception time digital conversion counter for counting a stop time of the received signal at the predetermined period to output at least one counting value, and to transmit the counting value for the received signal to the micro controller; And
A system clock counter which receives a control signal output from the micro controller and outputs a clock counter signal corresponding to the time digital conversion counter to sequentially output the at least one counting value, respectively;
Each of the transmission and reception time digital conversion counters,
And a plurality of time digital conversion counters that are sequentially operated corresponding to the clock counter signal, wherein the preset time is set to each of the plurality of time digital conversion counters by using the counting value output from each of the plurality of time digital conversion counters. Rider system to compensate for errors between cycles.
삭제delete 제1항에 있어서,
상기 송신용 시간 디지털 변환 카운터는,
상기 시스템 클럭 카운터에서 출력되는 제1 클럭 카운터 신호에 대응하여 제1 시작 신호를 입력받는 제1 송신 시간 디지털 변환 카운터; 및
상기 제1 송신 시간 디지털 변환 카운터에서 제1 시작 신호를 입력받은 후, 제2 클럭 카운터 신호에 대응하여 제2 시작 신호를 입력받는 제2 송신 시간 디지털 변환 카운터를 포함하는 것을 특징으로 하는 라이더 시스템.
The method of claim 1,
The transmission time digital conversion counter,
A first transmission time digital conversion counter configured to receive a first start signal in response to a first clock counter signal output from the system clock counter; And
And a second transmission time digital conversion counter receiving a second start signal in response to a second clock counter signal after receiving a first start signal from the first transmission time digital conversion counter.
제3항에 있어서,
상기 제2 송신 시간 디지털 변환 카운터에서 제2 시작 신호를 입력받은 후, 순차적으로 n번째 클럭 카운터 신호에 대응하여 n번째 시작 신호를 입력받는 n개의 송신 시간 디지털 변환 카운터를 더 포함하는 것을 특징으로 하는 라이더 시스템.
The method of claim 3,
And further comprising n transmission time digital conversion counters which receive the nth start signal sequentially in response to the nth clock counter signal after receiving the second start signal from the second transmission time digital conversion counter. Rider system.
제1항에 있어서,
상기 수신용 시간 디지털 변환 카운터는,
상기 시스템 클럭 카운터에서 출력되는 제1 클럭 카운터 신호에 대응하여 제1 정지 신호를 입력받는 제1 수신 시간 디지털 변환 카운터; 및
상기 제1 수신 시간 디지털 변환 카운터에서 제1 정지 신호를 입력받은 후, 제2 클럭 카운터 신호에 대응하여 제2 정지 신호를 입력받는 제2 수신 시간 디지털 변환 카운터를 포함하는 것을 특징으로 하는 라이더 시스템.
The method of claim 1,
The reception time digital conversion counter,
A first reception time digital conversion counter configured to receive a first stop signal in response to a first clock counter signal output from the system clock counter; And
And a second reception time digital conversion counter configured to receive a second stop signal in response to a second clock counter signal after receiving a first stop signal from the first reception time digital conversion counter.
제5항에 있어서,
상기 제2 수신 시간 디지털 변환 카운터에서 제2 정지 신호를 입력받은 후, 순차적으로 n번째 클럭 카운터 신호에 대응하여 n번째 정지 신호를 입력받는 n개의 수신 시간 디지털 변환 카운터를 더 포함하는 것을 특징으로 하는 라이더 시스템.
The method of claim 5,
And receiving n second stop time digital conversion counters sequentially receiving an n th stop signal corresponding to an n th clock counter signal after receiving a second stop signal from the second reception time digital conversion counter. Rider system.
제1항에 있어서,
상기 마이크로 제어부의 트리거 신호를 인가받아 상기 송신용 및 수신용 시간 디지털 변환 카운터(TDC: Time to Digital Converting Counter)를 구성하는 각 시간 디지털 변환 카운터에 인가되는 시작 및 정지 신호의 동작을 초기화하도록 초기화 신호를 생성하여 출력하는 초기화 신호 생성부;및
상기 시스템 클럭 펄스의 동기화 신호를 소정 비율로 분할하여 출력하는 클럭 분할부를 더 포함하는 것을 특징으로 하는 라이더 시스템.
The method of claim 1,
Initialization signal to initialize the operation of the start and stop signals applied to each time digital conversion counter constituting the transmission and reception time to digital converting counter (TDC) by receiving the trigger signal of the micro controller Initialization signal generation unit for generating and outputting; And
And a clock divider for dividing and outputting the synchronization signal of the system clock pulses at a predetermined ratio.
제1항에 있어서,
상기 시간 디지털 변환 카운터의 각 구성은,
적어도 하나의 제1 타입의 MOS 트랜지스터와 적어도 하나의 버퍼, 상기 제1 타입의 MOS 트랜지스터, 및 낸드 게이트로 구성되는 링 오실레이션부; 및
상기 제1 타입과 상이한 제2 타입의 MOS 트랜지스터, 상기 제2 타입의 MOS 트랜지스터를 구동하는 버퍼, 상기 낸드 게이트, 및 인버터로 구성되는 피드백 래치부;를 포함하는 것을 특징으로 하는 라이더 시스템.
The method of claim 1,
Each configuration of the time digital conversion counter,
A ring oscillation unit comprising at least one first type MOS transistor, at least one buffer, the first type MOS transistor, and a NAND gate; And
And a feedback latch unit comprising a second type of MOS transistor different from the first type, a buffer for driving the second type of MOS transistor, the NAND gate, and an inverter.
제8항에 있어서,
상기 링 오실레이션부와 상기 피드백 래치부는 상보적으로 작동하는 것을 특징으로 하는 라이더 시스템.
The method of claim 8,
And the ring oscillation unit and the feedback latch unit operate complementarily.
제8항에 있어서,
시작 신호 생성부로부터 제어신호 '0'을 수신하는 경우, 상기 링 오실레이션부는 상기 제1 타입의 MOS 트랜지스터를 온시켜 회로를 링 형태로 연결하고, 상기 피드백 래치부는 상기 제2 타입의 MOS 트랜지스터를 오프시키고,
상기 시작 신호 생성부로부터 제어신호 '1'을 수신하는 경우, 상기 링 오실레이션부는 상기 제1 타입의 MOS 트랜지스터를 오프시키고, 상기 피드백 래치부는 상기 제2 타입의 MOS 트랜지스터를 온시켜 회로를 연결하는 것을 특징으로 하는 라이더 시스템.
The method of claim 8,
When the control signal '0' is received from the start signal generator, the ring oscillation unit turns on the MOS transistor of the first type to connect the circuit in a ring shape, and the feedback latch unit connects the MOS transistor of the second type. Off,
When the control signal '1' is received from the start signal generator, the ring oscillation unit turns off the MOS transistor of the first type, and the feedback latch unit turns on the MOS transistor of the second type to connect a circuit. Rider system, characterized in that.
제10항에 있어서,
상기 미리 설정된 주기는, 상기 링 오실레이션부를 구성하는 상기 적어도 하나의 제1 타입의 MOS 트랜지스터, 상기 적어도 하나의 버퍼, 상기 제1 타입의 MOS 트랜지스터 및 낸드 게이트의 지연(delay) 합인것을 특징으로 하는 라이더 시스템.
The method of claim 10,
The predetermined period may be a sum of delays of the at least one first type MOS transistor, the at least one buffer, the first type MOS transistor, and the NAND gate that constitute the ring oscillation unit. Rider system.
제11항에 있어서,
상기 링 오실레이션부는, 상기 미리 설정된 주기로 토글링(toggling)한 결과를 카운팅하고,
상기 피드백 래치부는 상기 제2 타입의 MOS 트랜지스터를 구동하는 버퍼를 통해 지연시간을 유지한 후, 상기 제2 타입의 MOS 트랜지스터를 온시켜 회로를 연결하고, 상기 카운팅값을 유지하는 것을 특징으로 하는 라이더 시스템.
The method of claim 11,
The ring oscillation unit counts a result of toggling at the predetermined period,
The feedback latch unit maintains a delay time through a buffer for driving the MOS transistor of the second type, turns on the MOS transistor of the second type, connects a circuit, and maintains the counting value. system.
제10항에 있어서,
상기 마이크로 제어부는, 상기 송신 신호를 출력하기 전에, 상기 시작 신호 생성부에서 '0'과 '1'을 적어도 한 주기이상 출력시키도록 제어하여 상기 시스템 클럭 펄스의 주기를 측정하는 것을 특징으로 하는 라이더 시스템.
The method of claim 10,
The micro-controller measures the period of the system clock pulse by controlling the start signal generator to output at least one period of '0' and '1' before outputting the transmission signal. system.
제13항에 있어서,
상기 마이크로 제어부는,
상기 적어도 하나 이상의 시간 디지털 변환 카운터에 대한 시간차에 대한 각각의 계산은,
상기 시스템 클럭 펄스의 주기에 카운팅된 제1 카운터값(Cntcycle), 상기 시스템 클럭 펄스에 동기된 제2 카운터값(Cntoddsync, Cntevensync), 상기 링 오실레이션부의 최대주기인 제3 카운터값(CntMaxRing), 및 상기 송신 신호 출력 구간 또는 상기 수신 신호 수신 구간에서 상기 피드백 래치부의 제4 카운터값(CntoddLatch, CntevenLatch)을 아래 수학식에 적용하여 상기 시스템 클럭 펄스의 주기와 상기 송신 신호의 시작 시점 사이의 시간차(OddX, EvenX)를 계산하는 것을 특징으로 하는 라이더 시스템.
Figure 112019102290075-pat00018


Figure 112019102290075-pat00019

여기서,오드(Odd)동작 모드및 이븐(Even) 동작 모드로 정의함.
The method of claim 13,
The micro control unit,
Each calculation of the time difference for the at least one time digital conversion counter,
A first counter value (Cntcycle) counted to the period of the system clock pulse, a second counter value (Cntoddsync, Cntevensync) synchronized with the system clock pulse, a third counter value (CntMaxRing) which is the maximum period of the ring oscillation unit, And applying a fourth counter value (CntoddLatch, CntevenLatch) of the feedback latch unit to the following equation in the transmission signal output section or the reception signal reception section, to determine the time difference between the period of the system clock pulse and the start time point of the transmission signal. OddX, EvenX) rider system, characterized in that for calculating.
Figure 112019102290075-pat00018


Figure 112019102290075-pat00019

Here, it is defined as an odd operation mode and an even operation mode.
제14항에 있어서,
상기 마이크로 제어부는, 상기 시스템 클럭 펄스의 주기에 카운팅된 제1 카운터값(Cntcycle), 상기 시스템 클럭 펄스에 동기된 제2 카운터값(Cntoddsync, Cntevensync), 및 시간차(OddX, EvenX)를 아래 수학식에 적용하여 상기 시작 시점과 상기 정지 시점에 대해 각각 산출하고,산출된 각 값들의 평균값을 계산하여 정지 시점에서 시작 시점의 차이를 도출하는 것을 특징으로 하는 라이더 시스템.
Figure 112019102290075-pat00020
Figure 112019102290075-pat00021
Figure 112019102290075-pat00022

Figure 112019102290075-pat00023

Figure 112019102290075-pat00024
Figure 112019102290075-pat00025

ToF = stoptime -starttime
여기서,오드(Odd)동작 모드및 이븐(Even)동작 모드로 정의함.
The method of claim 14,
The micro controller may be configured to calculate a first counter value (Cntcycle) counted in a cycle of the system clock pulse, a second counter value (Cntoddsync, Cntevensync), and a time difference (OddX, EvenX) synchronized to the system clock pulse. The rider system characterized in that it is calculated for each of the start time and the stop time, and to calculate the average value of each calculated value to derive the difference between the start time from the stop time.
Figure 112019102290075-pat00020
Figure 112019102290075-pat00021
Figure 112019102290075-pat00022

Figure 112019102290075-pat00023

Figure 112019102290075-pat00024
Figure 112019102290075-pat00025

ToF = stoptime -starttime
Here, it is defined as an odd operation mode and an even operation mode.
송신 신호의 시작 시점을 미리 설정된 주기로 카운팅하여 적어도 하나 이상의 카운팅 값을 출력하고, 마이크로 제어부에 상기 송신 신호에 대한 상기 카운팅 값을 전달하는 송신용 시간 디지털 변환 카운터(TDC: Time to Digital Converting Counter);
수신 신호의 정지 시점을 상기 미리 설정된 주기로 카운팅하여 적어도 하나 이상의 카운팅 값을 출력하고, 상기 마이크로 제어부에 상기 수신 신호에 대한 상기 카운팅 값을 전달하는 수신용 시간 디지털 변환 카운터를 포함하고,
상기 송신용 및 수신용 시간 디지털 변환 카운터 각각은,
클럭 카운터 신호에 대응하여 순차적으로 동작하는 복수의 시간 디지털 변환 카운터를 포함하고, 상기 복수의 시간 디지털 변환 카운터 각각으로부터 출력된 상기 카운팅 값을 이용하여 상기 복수의 시간 디지털 변환 카운터 각각에 상기 미리 설정된 주기 간의 오차를 보상하는 시간-디지털 변환 카운터.A time to digital converting counter (TDC) for counting a start time of a transmission signal at a predetermined period to output at least one counting value, and to transmit the counting value for the transmission signal to a micro controller;
A counting time digital conversion counter for counting a stop time of a received signal at the predetermined period to output at least one counting value, and for transmitting the counting value for the received signal to the micro controller,
Each of the transmission and reception time digital conversion counters,
And a plurality of time digital conversion counters that operate sequentially in response to a clock counter signal, wherein the preset period is set to each of the plurality of time digital conversion counters by using the counting value output from each of the plurality of time digital conversion counters. Time-to-digital conversion counter that compensates for errors between them.
KR1020180070468A 2018-06-19 2018-06-19 Time digital converting counter and lidar system comprising the same KR102077626B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180070468A KR102077626B1 (en) 2018-06-19 2018-06-19 Time digital converting counter and lidar system comprising the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180070468A KR102077626B1 (en) 2018-06-19 2018-06-19 Time digital converting counter and lidar system comprising the same

Publications (2)

Publication Number Publication Date
KR20190143028A KR20190143028A (en) 2019-12-30
KR102077626B1 true KR102077626B1 (en) 2020-02-14

Family

ID=69102853

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180070468A KR102077626B1 (en) 2018-06-19 2018-06-19 Time digital converting counter and lidar system comprising the same

Country Status (1)

Country Link
KR (1) KR102077626B1 (en)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102301722B1 (en) * 2020-02-07 2021-09-13 네메시스 주식회사 Time-digital convertor having low power consumption and high precision
CN114625208A (en) * 2020-12-10 2022-06-14 炬芯科技股份有限公司 Clock circuit and bluetooth device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009200681A (en) * 2008-02-20 2009-09-03 Seiko Instruments Inc Proximity detection apparatus and proximity detecting method
KR101021175B1 (en) * 2008-07-07 2011-03-15 대한측량협회 Device and method for measuring distance
JP5684076B2 (en) * 2011-09-06 2015-03-11 株式会社日立製作所 Analog to digital converter and radio receiver

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100310791B1 (en) * 1999-03-19 2001-10-17 장경영 Apparatus for measuring distance by using laser
KR101051981B1 (en) * 2009-04-22 2011-07-26 대한측량협회 Distance measuring device and method
KR102206739B1 (en) * 2013-12-20 2021-01-25 삼성전자주식회사 Receiver, method thereof, and beam-forming radar system including the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009200681A (en) * 2008-02-20 2009-09-03 Seiko Instruments Inc Proximity detection apparatus and proximity detecting method
KR101021175B1 (en) * 2008-07-07 2011-03-15 대한측량협회 Device and method for measuring distance
JP5684076B2 (en) * 2011-09-06 2015-03-11 株式会社日立製作所 Analog to digital converter and radio receiver

Also Published As

Publication number Publication date
KR20190143028A (en) 2019-12-30

Similar Documents

Publication Publication Date Title
KR102055557B1 (en) Time digital converting counter and lidar system comprising the same
EP3647884B1 (en) Circuit, method and related chip for time measurement, system, and device
CN109309479B (en) Circuit device, physical quantity measuring device, electronic apparatus, and moving object
KR102077626B1 (en) Time digital converting counter and lidar system comprising the same
US20190243312A1 (en) Apparatus and methods for automatic time measurements
US10782169B2 (en) Ultrasonic flowmeter
Nissinen et al. A CMOS time-to-digital converter based on a ring oscillator for a laser radar
US20190187628A1 (en) Use of ring oscillators for multi-stop time measurements
CN107843903B (en) Multi-threshold TDC high-precision laser pulse distance measuring method
US5745442A (en) Digital time interval measurement engine for a time of flight system
DE102015103472A1 (en) Distance measuring sensor and method for detection and distance determination of objects
CN113009455B (en) Method and system for improving pulse laser ranging precision
KR101031890B1 (en) The apparatus and method for wireless ranging
CN112327278B (en) Time-to-digital converter with multiple working modes
JP2002196087A (en) Circuit for measuring time
CN103412474A (en) TDC-GP2 time study range high-precision expansion circuit based on FPGA
CN101727068A (en) Time interval digitally quantized event counter
US10528010B2 (en) Range finding device
US2802105A (en) Wave selecting and synchronizing system
KR102420037B1 (en) Time-to-digital converter supporting run-time calibration
US7154321B2 (en) Digital delay line
US11965963B2 (en) Laser radar
US6333710B1 (en) Method for measuring the time delay between two periodic pulse signals of the same frequency
US11946726B2 (en) Synchronization of high power radiofrequency sources
US20220128691A1 (en) Laser radar

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant