KR102068730B1 - 실시간 레이더 신호처리방법 및 장치 - Google Patents

실시간 레이더 신호처리방법 및 장치 Download PDF

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Abstract

본 발명은 실시간 레이더 신호처리방법 및 장치에 관한 것으로, 보다 구체적으로는 FPGA, 제1 DSP(Digital signal processor) 및 제2 DSP(Digital signal processor)를 3개의 단계로 이루어진 파이프라인으로 구축하여, 각 장치에서 병렬로 신호데이터를 처리하여, 신호처리를 빠르게 하고, 소비 전력을 줄여 사용되는 자원(Resource)를 줄이는데 있다.

Description

실시간 레이더 신호처리방법 및 장치{Method and apparatus for real-time radar signal processing}
본 발명은 실시간으로 신호 데이터를 수신하고 주어진 처리 시간 내에 신호처리를 수행한 후 결과 값인 고도를 출력하는 파이프라인 구조의 레이더 고도계 병렬신호처리 방법 및 장치에 관한 것이다.
고속, 대용량의 신호를 처리하기 위하여 멀티코어 DSP(Digital signal processor)프로세서를 활용한 신호처리 기술이 발전하고 있다. 특이 레이더의 경우 실시간으로 수신하는 신호 데이터 량이 증가함에 따라 이를 고속으로 처리할 수 있는 신호처리 기술의 적용이 필요한 실정이다. 기존에는 신호처리를 위하여 소프트웨어 기반의 신호처리 기술이 적용되었다. 이때 신호처리의 속도를 증가시키기 위하여 멀티코어 DSP 프로세서의 코어 개수를 증가시키는 방식이 적용 되었는데, 무작정 코어 개수를 증가시키는 것은 신호처리에 있어 관리가 복잡해지고, 소비 전력이 커진다는 문제가 존재하였다. 따라서 고속 및 대용량의 신호처리를 빠르게 하고, 소비 전력을 줄이는 방법이 필요하다.
본 발명은 상기의 문제점을 해결하기 위한 것으로, 멀티코어 DSP 프로세서의 코어 개수를 증가 시키는 방식대신, 멀티코어 DSP 프로세서를 2개 이상 구비하여, 각각 데이터를 처리하는 과정 및 방법을 달리하는 방식을 사용하여 결과값을 도출한다. 즉 멀티코어 DSP 프로세서에서 신호처리 하는데 있어, 최소한의 지연시간(Latency)을 갖기 위하여, 기준신호처리 시간을 결정하여, 기준신호처리 시간 동안의 데이터를 전처리 및 후처리 하여 결과 데이터 값을 결정하는 방식을 사용한다.
실시간으로 입력 받은 디지털 신호를 복소 신호로 추출하는 중앙신호처리부;
상기 중앙신호처리부로부터 추출된 신호를 전처리 하는 제1신호처리부;및
상기 제1신호처리부에서 전처리된 신호를 후처리 하는 제2신호처리부;를
포함하고, 상기 중앙신호처리부는 실시간으로 복소 신호를 추출하고, 상기 제1신호처리부 및 제2신호처리부는 신호의 전처리 및 후처리의 적어도 일부를 동시에 수행한다.
또한 상기 중앙신호처리부는 복소신호를 추출하는 FPGA;및 상기 추출된 복소신호를 전처리 및 후처리 하기 위한 신호처리 시간을 생성하여, 제1신호처리부 및 제2신호처리부에 입력하는 기준처리시간 생성부;를 포함한다.
또한, 실시간으로 입력 받은 디지털 신호를 복소 신호로 추출하는 중앙신호처리부; 상기 중앙신호처리부로부터 추출된 신호를 전처리 하는 제1신호처리부;및 상기 제1신호처리부에서 전처리된 신호를 후처리 하는 제2신호처리부;를 포함하고, 상기 제1신호처리부는 제1 DSP(Digital signal processor)를 포함하고, 상기 전처리 할 제1 DSP(Digital signal processor)의 코어 개수(M)를 하기의 수학식 1로 결정한다.
[수학식 1]
Figure 112019054656112-pat00001
(여기서 Tpre_proc 는 상기 제1 DSP(Digital signal processor)의 코어 1개에 할당 된 신호처리 시간, Tcpx 는 복소신호 추출시간을 나타낸다.)
또한, 상기 제2신호처리부는 제2 DSP(Digital signal processor)를 포함하고, 상기 후처리 할 제 2 DSP(Digital signal processor)의 코어 개수(N)는 상기 제1 DSP(Digital signal processor)코어 개수(M) 이상으로 결정한다.
또한, 실시간으로 아날로그 신호를 수신하여 디지털 신호로 변환된 신호를 복소(Complex) 신호로 추출하는 복소(Complex)신호처리 과정; 상기 복소(Complex)신호처리 과정을 통하여 추출된 복소(Complex)신호를 외부메모리에 저장하는 복소(Complex)신호저장 과정; 상기 외부메모리에 저장된 복소(Complex)신호를 불러와, 펄스 압축을 수행하는 전처리 과정; 상기 제1신호처리 과정을 통하여 전처리 한 결과값 데이터를 순차적 입출력 메모리부(first input first output-FIFO)에 기록하는 전처리 결과값 기록 과정;
상기 순차적 입출력 메모리부(first input first out-FIFO)에 기록한 전처리 한 결과값 데이터를 읽어오는 전처리 결과값 독출 과정; 상기 독출한 전처리 결과값을 이용하여 고도를 계산하는 후처리 과정;을 포함한다.
또한, 실시간으로 아날로그 신호를 수신하여 디지털 신호로 변환된 신호를 복소(Complex) 신호로 추출하는 복소(Complex)신호처리 과정; 상기 복소(Complex)신호처리 과정을 통하여 처리된 복소(Complex)신호를 외부메모리에 저장하는 복소(Complex)신호저장 과정; 상기 외부메모리에 저장된 복소(Complex)신호를 불러와, 펄스 압축을 수행하는 전처리 과정;
상기 제1신호처리 과정을 통하여 전처리 한 결과값 데이터를 순차적 입출력 메모리부(first input first output-FIFO)에 기록하는 전처리 결과값 기록 과정;
상기 순차적 입출력 메모리부(first input first out-FIFO)에 기록한 전처리 한 결과값 데이터를 읽어오는 전처리 결과값 독출 과정;및
상기 독출한 전처리 결과값을 이용하여 고도를 계산하는 후처리 과정;을
포함하고, 상기 전처리 과정 및 후처리 과정은 적어도 일부가 동시에 수행한다.
또한, 상기 복소(Complex)신호처리 과정은, 수신한 디지털 신호를 복소신호로 추출하는 과정; 추출된 복소신호를 전처리 및 후처리 하기 위한 기준신호처리시간을 생성하는 과정;및 생성된 기준신호처리시간을 제1신호처리부 및 제2신호처리부에 입력하는 과정을 포함한다.
또한, 상기 전처리 과정은, 상기 복소신호처리 과정에서 생성된 기준신호처리시간이 제1신호처리부에 입력되면, 전처리 과정에 사용될 제1 DSP(Digital signal processor)내부의 코어개수를 결정하는 과정;
상기 외부메모리에 저장된 복소신호를 가져오는 과정;
상기 가져온 복소신호를 상기 결정된 제1신호처리부의 제1 DSP(Digital signal processor)내부의 코어에 전처리 할 신호로 할당하는 과정;및 상기 할당된 복소신호를 펄스 압축하는 과정;을 포함한다.
또한, 상기 복소신호를 펄스 압축하는 과정은, 상기 결정된 제1신호처리부의 제1 DSP(Digital signal processor)내부의 복수개의 코어가 동시에 수행 하고,
펄스 압축된 순서대로 순차적 입출력 메모리부(first input first output-FIFO)에 기록하는 과정을 더 포함한다.
또한, 상기 후처리 과정은, 상기 복소신호처리 과정에서 생성된 기준신호처리시간이 제2신호처리부에 입력되면, 순차적 입출력 메모리부(first input first out-FIFO)에 기록된 전처리 결과 값을 읽어오는 과정;
상기 읽어온 전처리 결과 값을 제2신호처리부의 제2 DSP(Digital signal processor)내부의 코어에 후처리할 신호로 할당하는 과정; 상기 할당된 신호에 도플러 방향 고속퓨리에변환(FFT)를 수행하여 범위도플러 도표(Range-Doppler Map)를 생성하는 과정;및
상기 생성된 범위도플러도표(Range-Doppler Map) 중 영 도플러(Zero-Doppler)영역에서 노이즈 영역을 계산하고, 지속적 오경보율(CFAR)과정을 통하여 표적 인덱스를 추출하는 과정;을 포함한다
또한, 상기 후처리 과정은 상기 제2신호처리부의 제2 DS(Digital signal processor)내부의 복수개의 코어가 동시에 수행하고, 상기 노이즈 영역을 계산하고, 지속적 오경보율(CFAR)과정을 통하여 표적 인덱스를 추출하는 과정은 상기 제2신호처리부의 제2 DSP(Digital signal processor)내부의 코어 중 적어도 1개의 코어가 수행한다.
또한, 기준신호처리시간은 전처리 구간 마다 생성된다.
본 발명에 따라 실시간성을 갖는 파이프라인 구조를 적용하여 최소한의 지연속도(Latency)를 갖고, 소비전력을 줄이고, 처리 시간을 단축하는 방식으로 자원(Resource)의 사용량을 줄인다. 또한 신호처리에 필요한 코어의 개수를 결정하여, 최소한의 자원(Resource)으로 신호하게 처리하고, 처리속도를 극대화하는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 레이더 신호처리 방법의 블록도 이다.
도 2는 본 발명의 일 실시예에 따른 레이더 신호처리 장치의 구성도 이다.
도 3 및 도 4는 본 발병의 일 실시예에 따른 레이더 신호처리 장치의 파이프라인 구조 및 신호처리를 나타내는 상세도이다.
도 5는 본 발명의 일 실시예에 따른 전처리 과정의 펄스 압축을 나타내는 블록도 이다.
도 6은 본 발명의 일 실시예에 따른 후처리 과정의 블록도 이다.
도 7은 본 발명의 일 실시예에 따른 후처리 과정의 범위도플러도표(Range-Doppler map)를 생성한 상세도 이다.
도 8은 본 발명의 일 실시예에 따른 후처리 과정의 표적을 산출하는 방법에 대한 도표이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예들을 상세히 설명 하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 발명의 실시 예들은 본 발명의 개시가 완전하도록 하며, 통산의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
예를 들어 본 발명에 따른 신호처리 방법은 고도계의 탐색모드에 관한 것이며, 추적모드의 경우에도 적용할 수 있다. 추적모드일 경우에는 신호처리 장치의 구성을 달리 구현할 수는 있으나, 신호처리 동작 방법은 본 발명과 유사하다.
이하, 도면을 참조하여 본 발명에 대하여 상세히 설명하도록 한다.
1. 레이더 신호처리 방식 및 용어설명.
본 발명에서 제안하는 신호처리 방식 및 장치 용어는 다음을 기준으로 한다.
가. PRI(Pulse Repetitive Interval) 시간
신호처리의 동작에서 동기를 맞추기 위한 최소 시간 단위이다. 레이더 고도계 시스템에서 정의한 시간으로 1.472 Mbps 로 정의된다. 본 발명에서는 중앙신호처리부(200)에서 복소(Complex)신호 데이터를 추출하는데, 이때 복소(Complex)신호를 매 PRI 시간 마다 추출한다.
나. DSP (Digital signal processor)
디지털 신호를 처리하는 집적회로를 구현한 장치이다. 주로 디지털 신호를 고속으로 처리하기 위하여 덧셈, 뺄셈, 곱셈 등의 반복 연산을 고속으로 처리할 수 있는 회로를 채용한다. 본 발명에서는 신호를 전처리 하는 제1신호처리부 및 제2신호처리부에 DSP를 포함하고 있으며, 제1신호처리부의 DSP는 제1 DSP, 제2신호처리부의 DSP는 제2 DSP로 지칭하기로 한다.
다. 처리구간 T(i) 시간
본 발명에 따른 제1신호처리부(400)의 제1 DSP(420)내부의 코어가 전처리를 수행하는 동작 시간으로 정의한다. 후술하는 중앙신호처리부(200)의 기준시간 생성부(240)에서 제1기준신호처리시간을 결정하여, 제1 DSP(420)에 입력하게 되는데, 이때 제1기준신호처리시간이 처리구간 T(i)시간이 된다.
라. CPI(Coherent Processing Interval) 시간
제2신호처리부(600)의 제2 DSP(620)의 후처리 과정(S500)이 완료되는 시간으로 정의된다.
즉 중앙신호처리부(200)에서 매 PRI 시간 동안 처리된 복소(Complex)신호를 제1기준신호처리구간동안 전처리 한 결과값이 축적되면, 축적된 전처리 결과값을 이용하여 후처리 하게 되는데, 제1기준신호처리구간의 전체 시간인 T(0)~T(i)가 후처리를 수행 하는 시간인 CPI 시간이 된다. 본 발명에서는 제2신호처리시간과 동일한 표현으로 사용 한다.
마. FPGA (Field Programmable Gate Array)
디지털 신호를 DDC(Digital down converter)를 통과하여 낮은 주파수 대역의 복소(Complex)신호로 추출하는 장치이다. 프로그램이 가능한 비메모리 반도체 일종으로, 회로변경이 가능하여, 용도에 맞게 회로를 입력하여 사용 가능한 장치로 구현한다. 본 발명에서는 중앙신호처리부(200)에서 복소(Complex)신호를 추출하는데 사용된다.
바. FIFO (First input First output)
순차적으로 데이터를 저장하고, 저장된 데이터를 가져올 수 있는 메모리에 대한 것으로, 먼저 들어간 데이터가 먼저 출력되도록 하는 메모리장치 일종이다. 본 발명에서는 제1신호처리부(400)의 제1 DSP(420)의 전처리 결과값 신호가 순차적 입출력 메모리부(500)의 FIFO(520)에 전처리된 순서대로 기록되면, 제2신호처리부(600)의 제2 DSP(620)에서 순차적으로 독출 하여 후처리를 하기 위한 메모리로 구성한다.
2. 레이더 신호처리 방법
도 1은 본 발명의 실시 예에 따른 레이더 신호처리방법의 전체적인 과정을 나타내는 블록도이다. 도 1을 참조하면, 본 발명에 따른 레이더 신호처리 방법은 아날로그 신호를 입력 받아 디지털 신호로 변환하는 ADC 신호 변환 과정(S100), 변환된 디지털 신호를 복소(Complex)신호로 추출하는 복소(Complex)신호처리 과정(S200), 상기 처리된 복소(Complex)신호를 불러와 전처리 하는 과정(S300), 상기 전처리 과정(S300)에 의해 전처리 된 신호를 순차적 입출력 메모리부(500)에 기록 하는 전처리 결과 값 기록 과정(S400), 상기 입력 된 전처리 결과 값을 독출 하여 후처리 하는 과정(S500)를 포함한다.
(1) ADC 신호 변환 과정 (S100)
아날로그 신호를 수신 하여 디지털 신호로 변환하는 과정이다. 레이더 신호 처리장치의 수신부(미도시)에서 실시간으로 아날로그 신호를 수신한다. 도 2를 참조하면, 상기 수신한 아날로그 신호를 ADC(100)에서 디지털 신호로 변환하여 중앙신호처리부(200)로 전달한다. 여기서, 상기 ADC(100)에서 아날로그 신호 처리를 디지털 신호로 변환하는 과정은, 본 발명의 장치 및 방법에 한정 되지 않는다.
(2) 복소(Complex)신호처리 과정 (S200)
상기 ADC(100)으로부터 변환된 디지털 신호가 중앙신호처리부(200)에 전달되면, 상기 중앙신호처리부(200)에서 복소(Complex)신호처리 과정(S200)를 수행한다. 또한, 상기 중앙신호처리부(200)은 복소(Complex)신호를 추출하기 위한 FPGA(220), 기준신호처리시간을 생성하여 제1신호처리부 및 제2신호처리부에 입력하는 기준시간생성부(240)를 포함한다. 상기 FPGA(220)는 필요에 따라 내부의 회로변경이 가능하여 용도에 맞는 회로를 구현하여 사용가능 하기 때문에, 처리할 신호 데이터 값을 상시 조정할 수 있다.
상기 복소(Complex)신호처리 과정(S200)은 디지털 신호를 수신하는 과정, 복소(Complex) 신호 추출하는 과정, 기준신호처리시간 생성 과정, 외부 메모리에 저장하는 과정으로 구성된다.
디지털 신호를 수신하는 과정은 중앙신호처리부(200)의 수신부(미도시)에서 상기 ADC(100)로부터 변환된 디지털 신호를 수신한다.
복소(Complex)신호 추출 과정은 상기 수신한 디지털 신호를 FPGA(220)에서 하기와 같은 방법을 통하여 복소(Complex)신호로 추출하는 과정이다. 도 2를 참고하면 수신한 디지털 신호를 이용하여 실수부 신호(I) 및 허수부 신호(Q),를 각각의 혼합기(222a,222b), DDS(Digital Down Converter)(224a, 224b), 및 로우패스필터(LPF)(226a, 226b)를 이용하여, 저주파수의 복소(Complex)신호 데이터 값으로 추출(Decimation)한다. 즉 디지털 신호를 혼합기(222a,222b) 및 DDS(224a,224b)를 이용하여 특정 주파수 영역으로 복소(Complex)신호를 추출한 뒤에, 상기 추출된 복소(Complex)신호가 로우패스필터(LPF)(226a,226b)를 통하여 특정대역의 복소(Complex) 신호로 필터링, 및 다운 샘플링 되는 과정(Decimation)을 통하여 낮은 주파수 대역의 복소(Complex)신호가 추출되게 된다. 상기 추출된 복소(Complex)신호는 실수부(In-Phase)신호 및 허수부(Quadrature-Phase)신호 순서로 상기 외부 메모리(300)에 저장하게 된다.
도 3 및 도4에서 에서 보는 바와 같이 중앙신호처리부(200)의 FPGA(220)에서 매 PRI 시간마다 순차적으로 복소(Complex)신호 데이터를 추출한다. 예를 들면 도 3의 T(0)처리 구간을 보면 FGPA(220)에서 매 PRI 시간마다 I,Q 신호를 추출하는 것을 볼 수 있다.
기준신호처리시간 생성 과정은 상기 중앙신호처리부(200)의 기준시간 생성부(240)에서 수행된다.
본 발명에 따른 실시간성을 갖고, 순차적인 신호처리 방법을 구현하기 위하여 기준신호처리시간을 지정하여 제1신호처리부(400) 및 제2신호처리부(600)에 입력하게 된다. 예를 들면, 도 3을 참조 하면, 제1 DSP(420)의 전처리 과정에서의 제1기준신호처리시간은 T(0)가 되고, 제2 DSP(620)의 후처리 과정의 제2기준신호처리시간은 (T(0~i))가 된다.
상기 복소(Complex)신호 추출과정을 통하여 추출된 복소(Complex)신호는 외부 메모리(300)에 저장되게 된다.
외부 메모리는 컴퓨터의 하드웨어의 저장장치 일 수도 있으며, 이에 한정되지 않고 데이터를 저장하는 수단으로 구성될 수 있다.
(3) 전처리 과정(S300)
전처리 과정(S300)은 제1신호처리부(400)의 제1 DSP(420)에서 수행된다. 상기 전처리 과정(S300)은 상기 외부메모리(300)에 저장된 복소(Complex)신호를 불러와 제1신호 처리부(400)의 내부 메모리에 저장된 기준 스펙트럼 데이터를 이용하여 복소(Complex)신호 및 기준 스펙트럼 데이터를 펄스 압축 하는 과정이다.
전처리 과정(S300)는 상기 중앙신호처리부(200)의 기준시간 생성부(240)에서 생성된 제1기준신호처리시간을 입력하면, 제1 DSP(420)에서 전처리 과정(S300)에 사용될 코어 개수(M)를 결정하는 과정, 상기 외부메모리(300)에 저장된 복소(Complex)신호를 가져오는 과정, 상기 불러온 복소(Complex)신호를 제1 DSP(420)의 M개의 각 코어에 전처리 할 신호처리업무(TASK #N, N=0~M-1)로 할당 하는 과정, 기준 스펙트럼 데이터를 제1신호처리부(400)의 내부메모리(미도시)에서 가져와, 상기 복소(Complex)신호 및 기준 스펙트럼 데이터를 각 코어에서 펄스 압축하는 과정으로 구성된다.
전처리 과정(S300)에 사용될 코어개수를 결정하는 과정은, 상기 복소(Complex)신호를 전처리 하는데 있어, 최소한의 지연시간(Latency)를 갖기 위해 다음과 같은 조건을 만족해야 한다.
(조건 1) 처리 구간 T(i)의 시간은 제1DSP(420)의 코어 1개의 전처리 수행 시간과 같다.
(조건 2) 제1DSP(420)의 코어에 각각에 전처리 과정(S300)에 사용될 복소(Complex)신호를 할당한다.
따라서, 제1 DSP(420) 코어 1개의 전처리 수행 시간을 Tpre_proc 으로 정의하고, 중앙신호처리부(200)에서 매 PRI시간 마다 복소(Complex)신호 데이터를 추출하는 시간을 Tcpx 라고 정의했을 때, 제1DSP(420)의 코어 개수 M을 구하기 위한 식은 다음과 같다.
Figure 112019054656112-pat00002
따라서
Figure 112019054656112-pat00003
가 된다.
도 3 및 도 4를 참조하면, 제1 DSP(420)의 처리구간 T(0)에서 M개의 코어를 갖는 멀티코어에 전처리 신호처리업무(TASK #N, N=0~M-1)가 할당 된 것을 볼 수 있다. 즉 상기 중앙신호처리부(200)의 기준시간 생성부(240)에서 제1기준신호처리시간을 생성하여 제1 DSP(420)에 입력하면, 복소(Complex)신호를 각 코어에 할당하여 전처리를 수행하는 것이다.
또한, 순차적으로 신호를 처리하기 위하여 처리구간 T(0)에서의 전처리는 처리구간 T(i)에서 추출된 복소(Complex)신호를 외부메모리에서 가져와 처리 하게 된다. 즉 중앙신호처리부(200) 및 제1신호 처리부(400)를 병렬 파이프라인으로 구비하여 중앙신호처리부(200)는 실시간으로 복소(Complex)신호를 추출하고, 제1기준신호처리시간으로 지정하여, 처리구간 T(i)에서 추출된 복소(Complex)신호를 처리구간 T(0)에서 전처리 하는 것이다. 이에 신호처리 속도가 극대화 되고, 지연시간이 줄어든다.
외부메모리에(300)에 저장된 복소(Complex)신호를 불러오는 과정은 직접메모리접근방식(DMA=Direct Memory Access)을 이용한다. 상기 직접메모리접근방식(DMA)을 이용하게 되면 직접 외부메모리에 접근하여, 처리구간(T) 시간에서 처리할 복소(Complex)신호 데이터만을 가져오기 때문에 신호처리 속도가 빨라지고, 전처리 및 후처리에 사용될 제1 DSP(420)의 내부 코어 개수를 줄일 수 있어 소비전력이 줄어드는 효과가 있다.
전처리 과정(S300)으로 펄스 압축을 수행하는 과정은, 상기 직접메모리접근방식(DMA) 이용하여 외부메모리(300)의 복소(Complex)신호 데이터를 불러오면, 제1 DSP(420)의 내부 메모리에 있는 기준 스펙트럼 데이터를 이용하여 펄스 압축을 수행한다.
도 5를 참조하면, 상기 펄스 압축을 수행하는 과정은 Cross Correlation을 통하여 수행하게 된다. 즉 상기 복소(Complex)신호 데이터와 기준 스펙트럼 데이터를 Cross Correlation 하여 최대값을 검출하여, 수신 신호 지연 시간인 표적 거리를 산출하게 된다.
상기 Cross Correlation 의 수식은 다음과 같이 정의한다.
f(t)를 기준 스펙트럼 데이터, g(t)를 복소(Complex) 신호 데이터라 하였을 때,
f(t) ★ g(t) =
Figure 112019054656112-pat00004
가 된다.
계산을 쉽게 하기 위하여 Cross correlation 과 Convolution의 상관관계를 활용한다. 예를 들어 f(t)의 켤레 복소수(Complex conj)를 역시간 순으로 배열하여 g(t)와 Convolution을 하면 다음과 같은 결과 값을 얻게 된다.
f(t) ★ g(t) =
Figure 112019054656112-pat00005
주파수 영역의 Convolution 으로 변경하게 되면 수식은 다음과 같다.
Figure 112019054656112-pat00006
결론적으로 기준 스펙트럼 데이터 신호의 고속퓨리에변환(FFT=Fast Fourier Transform)의 결과를 복소(Complex)신호의 고속퓨리에변환(FFT)의 결과 값을 곱하고, 역고속퓨리에변환(IFFT=Inverse Fast Fourier Transform)를 수행하여 펄스 압축을 수행 한다.
상기 기준 스펙트럼 데이터의 경우, 매번 새로 계산할 필요 없이 제1 DSP(400)의 내부 메모리(미도시)에 저장하여 사용하게 된다.
(4) 전처리 결과값 기록과정(S400)
전처리 결과값 기록 과정(S400)은 상기 전처리 과정(S300)에서 펄스 압축된 전처리 결과값을 순서대로 순차적 입출력 메모리부(500)에 저장된다. 상기 순차적 입출력 메모리부(500)는 먼저 입력된 데이터 값이 먼저 출력하도록 하기 위하여 FIFO(520)메모리를 포함한다. 따라서, 실시간으로 추출되는 복소(Complex)신호의 전처리 결과 값을 순차적으로 저장할 수 있고, 순차적으로 데이터를 불러와 처리할 수 있게 되어, 신호처리 속도가 증가한다. 상기 저장된 펄스 압축 데이터 값은 후술하는 제2신호처리부(600) 제2 DSP(6200)의 후처리 과정(S500)에서 순차적으로 사용 된다.
(5) 후처리 과정(S500)
후처리 과정은 중앙신호처리부(200)의 기준시간 생성부(240)에서 제2기준신호처리시간이 입력되면 제2신호처리부(600)의 제2 DSP(620)가 순차적 입출력 메모리부(500)에서 해당 제2기준신호처리시간동안 처리된 신호 데이터를 읽어와 제2신호처리부(600)의 제2 DSP(620)의 내부 코어에 후처리 과정(S500)에 사용될 신호로 할당하여 수행한다. 상기 후처리 과정(S500)은 도플러 방향 고속퓨리에변환(FFT)를 수행하여 범위도플러도표(Range-Doppler Map)를 생성하는 과정(S600), 영 도플러 영역(Zero-Doppler)에서 노이즈(Noise)영역을 계산하는 과정(S620), 지속적 오경보율(CFAR=Constant False Alarm Rate)과정(S640), 표적 인덱스를 추출하여 고도를 계산하는 과정(S660)으로 구성된다.
도 3 및 도 4를 참조하면, 후처리는 매 제2신호처리시간인 CPI(Coherent Processing Interval) 간격으로 수행한다. 예를 들어 CPI(1)내의 다수의 제1신호처리시간 동안 축적된 전처리 결과값을 이용하여 후처리 과정을 수행한다.
후처리 과정(S500)은 제2신호처리부(600)의 제2 DSP(620)에서 수행하게 되는데, 상기 제2 DSP(620)의 내부의 후처리 과정(S500)에 사용 될 코어 개수 N은 전처리 과정(S300)에서 결정된 제1 DSP(420)의 코어개수인 M값 이상으로 결정되며, 상기 제2DSP(620)의 코어개수 N은 클수록 신호처리 속도가 빨라진다.
범위도플러도표(Range-Doppler Map)을 형성하는 과정은 상기 순차적으로 읽어와 제2 DSP(620)의 코어에 할당된 데이터에 도플러 방향 고속퓨리에변환(FFT=Fast Fourier Transform)(S620)를 수행하여 형성 된다.
도 7을 참조하면, 제2DSP(620)의 각 코어에서 도플러 방향 고속퓨리에변환(S620)을 수행하여 범위도플러도표(Range-Doppler Map)을 형성한 것을 볼 수 있다.
상기 범위도플러도표(Range-Doppler Map)가 형성되면, 제2 DSP(620)의 코어 중 1개는 고도를 계산하기 위해 영 도플러(Zero Doppler)영역을 추출하여, 노이즈 (Noise)영역을 계산하는 과정(S620)을 수행한다.
상기 노이즈(Noise)영역을 계산하여, 지속적 오경보율(CFAR=Constant False Alarm Rate)과정(S640)을 통하여 목표 임계값(Taget Threshold)를 정한다.
예를 들어 도 8을 참고하면, Noise Amplitude +20dB 와 Signal peak Amplitude -20dB 중 큰 값을 목표 임계값(Target Threshold)로 정한다,
상기 목표 임계값(Target Threshold)을 넘는 표적 인덱스를 추출하는 과정(S660)을 통하여 고도를 계산함으로써 후처리 과정이 완료하게 된다.
3. 레이더 신호처리 장치
본 발명에 따른 레이더 신호처리 장치에 있어서, 도2를 참조하면, 아날로그 신호를 디지털 신호로 변환하는 신호변환부(100), 변환 디지털 신호를 수신하여 복소(Complex)신호로 추출하는 중앙신호처리부(200), 상기 추출된 복소(Complex) 신호를 저장하는 외부 메모리(300), 저장된 복소(Complex) 신호를 전처리 하는 제1신호처리부(400), 전처리된 신호를 순차적으로 입력하는 순차적 입출력 메모리부(500) 및 상기 순차적 입출력 메모리부(500)에 저장된 신호를 순차적으로 불러와 후처리 하는 제2신호처리부(600)로 구성된다.
(1) 신호변환부(100)
신호변환부(100)는 ADC(Analog Digital Converter)(120)으로 구성되어, 수신한 아날로그 신호를 디지털 신호로 변환하여 중앙신호처리부(200)로 전달하게 된다.
(2) 중앙신호처리부(200)
중앙신호처리부(200)는 특정 대역 주파수의 복소(Complex)신호를 추출하는 FPGA(220) 및 전처리 및 후처리의 기준신호처리시간을 생성하는 기준시간 생성부(240)로 구성된다.
1) FPGA(Field Programmable Gate Array)
FPGA(220)는 특정 주파수 대역으로 복소(Complex)신호를 추출하는 혼합기(Mixer)(222a, 222b) 및 DDC(224a,224b)로 구성되고, 상기 특정 주파수 대역으로 추출된 복소(Complex)신호를 저주파수 대역으로 추출하는 데시메이션 과정을 수행하는 로우패스필터(LPF)(226a, 226b)로 구성된다.
2) 기준시간 생성부(240)
기준시간 생성부는 제1신호처리부(400) 및 제2신호처리부(600)에서 전처리 과정(S300) 및 후처리 과정(S500)의 기준신호처리시간을 생성하여 제1 DSP(420) 및 제2 DSP(620)에 입력하게 된다.
(3) 외부메모리(300)
상기 추출된 복소(Complex)신호는 외부메모리(300)에 순차적으로 저장된다. 외부메모리(300) 레이더 신호 처리장치의 내부 메모리로 구성될 수도 있고, 외부메모리로 구성될 수도 있다.
(4) 제1신호 처리부(400)
상기 저장된 복소(Complex)신호를 전처리 하기 위하여 제1신호 처리부(400)은 제1 DSP(420)를 포함한다. 상기 제1 DSP(420)에서는 상기 저장된 복소(Complex)신호를 제1신호 처리부(400)의 내부 메모리(미도시)에 저장된 기준 스펙트럼 신호 데이터와 펄스 압축을 수행한다.
(5) 순차적 입출력 메모리부(500)
상기 제1신호 처리부(400)에서 펄스 압축된 신호는 순차적 입출력 메모리부(500)에 순차적으로 입력되어 사용되기 위하여 FIFO(First Input First Output)(520)를 포함한다.
(6) 제2신호 처리부(600)
상기 FIFO(520)에 순차적으로 입력된 펄스 압축 신호는 제2신호처리부(600)에서 후처리 하기 위하여 순차적으로 불러오게 된다. 따라서 제2신호처리부(600)는 후처리 하기 위한 제2 DSP(620)를 포함한다.
본 발명에 따른 레이더 신호처리장치는 신호를 병렬로 처리하기 위하여, 병렬로 구성된 파이프 라인을 구성하게 된다.
도 3 및 도 4를 참고하면, 복소(Complex)신호 데이터를 추출하고, 추출된 복소(Complex)신호를 전처리 하고, 후처리 하기 위하여, FPGA(220), 제1 DSP(420) 및 제2 DSP(620)가 병렬로 구성된다. 즉 3단계의 과정이 병렬로 구성된 파이프라인의 구조로 이루어 진다.
또한, FPGA(220)에서는 매 PRI 시간 마다 복소(Complex)신호를 병렬로 추출하고, 이 추출된 복소(Complex)신호를 제1 DSP(420)에서 병렬로 펄스 압축을 수행하기 위하여 코어 개수를 계산하여 각 코어에서 병렬로 펄스 압축을 수행한다.
또한, 상기 펄스 압축된 신호를 제2 DSP(620)에서 병렬로 신호처리를 하기 위하여, 제2 DSP(620)내부 코어를 제1 DSP(420)의 내부 코어 개수보다 크게 하여 각 코어에서 병렬로 후처리를 수행한다.
100 : 신호변환부
120 : ADC (analog digital converter)
200 : 중앙신호처리부
220 : FPGA (Field Programmable Gate Array)
240 : 기준시간 생성부
300 : 외부메모리
400 : 제1신호처리부
420 : 제1 DSP (Digital signal processor)
500 : 순차적 입출력 메모리부
520 : FIFO (First input First output)
600 : 제2신호처리부
620 : 제2 DSP (Digital signal processor)

Claims (12)

  1. 삭제
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    실시간으로 입력 받은 디지털 신호를 복소 신호로 추출하는 중앙신호처리부;
    상기 중앙신호처리부로부터 추출된 신호를 전처리 하는 제1신호처리부;및
    상기 제1신호처리부에서 전처리된 신호를 후처리 하는 제2신호처리부;를
    포함하고,
    상기 제1신호처리부는 제1 DSP(Digital signal processor)를 포함하고,
    상기 전처리 할 제1 DSP(Digital signal processor)의 코어 개수(M)를 하기의 수학식 1로 결정하는 실시간 레이더 신호처리 장치
    [수학식 1]
    Figure 112019054656112-pat00007

    (여기서 Tpre_proc 는 상기 제1DSP(Digital signal processor)의 코어 1개에 할당 된 신호처리 시간, Tcpx 는 복소신호 추출시간을 나타낸다.)
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 3에 있어서,
    상기 제2신호처리부는 제2 DSP(Digital signal processor)를 포함하고, 상기 후처리 할 제2 DSP(Digital signal processor)의 코어 개수(N)는 상기 제1 DSP(Digital signal processor)코어 개수(M) 이상으로 결정하는 실시간 레이더 신호처리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    실시간으로 아날로그 신호를 수신하여 디지털 신호로 변환된 신호를 복소(Complex) 신호로 추출하는 복소(Complex)신호처리 과정;
    상기 복소(Complex)신호처리 과정을 통하여 추출된 복소(Complex)신호를 외부메모리에 저장하는 복소(Complex)신호저장 과정;
    제1신호처리부에 의하여 상기 외부메모리에 저장된 복소(Complex)신호를 불러와, 펄스 압축을 수행하는 전처리 과정;
    상기 전처리 과정을 통하여 전처리 한 결과값 데이터를 순차적 입출력 메모리부(first input first output-FIFO)에 기록하는 전처리 결과값 기록 과정;
    상기 순차적 입출력 메모리부(first input first out-FIFO)에 기록한 전처리 한 결과값 데이터를 읽어오는 전처리 결과값 독출 과정;
    제2신호처리부에 의하여 상기 독출한 전처리 결과값을 이용하여 고도를 계산하는 후처리 과정;을
    포함하는 실시간 레이더 신호처리 방법.
  6. 실시간으로 아날로그 신호를 수신하여 디지털 신호로 변환된 신호를 복소(Complex) 신호로 추출하는 복소(Complex)신호처리 과정;
    상기 복소(Complex)신호처리 과정을 통하여 처리된 복소(Complex)신호를 외부메모리에 저장하는 복소(Complex)신호저장 과정;
    상기 외부메모리에 저장된 복소(Complex)신호를 불러와, 펄스 압축을 수행하는 전처리 과정;
    상기 전처리 과정을 통하여 전처리 한 결과값 데이터를 순차적 입출력 메모리부(first input first output-FIFO)에 기록하는 전처리 결과값 기록 과정;
    상기 순차적 입출력 메모리부(first input first out-FIFO)에 기록한 전처리 한 결과값 데이터를 읽어오는 전처리 결과값 독출 과정;및
    상기 독출한 전처리 결과값을 이용하여 고도를 계산하는 후처리 과정;을
    포함하고,
    상기 전처리 과정 및 후처리 과정은 적어도 일부가 동시에 수행되는 실시간 레이더 신호처리 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 5에 있어서,
    상기 복소(Complex)신호처리 과정은,
    수신한 디지털 신호를 복소신호로 추출하는 과정;
    추출된 복소신호를 전처리 및 후처리 하기 위한 기준신호처리시간을 생성하는 과정;및
    생성된 기준신호처리시간을 제1신호처리부 및 제2신호처리부에 입력하는 과정을 포함하는 실시간 레이더 신호처리 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 7에 있어서,
    상기 전처리 과정은,
    상기 복소신호처리 과정에서 생성된 기준신호처리시간이 상기 제1신호처리부에 입력되면, 전처리 과정에 사용될 제1 DSP(Digital signal processor)내부의 코어개수를 결정하는 과정;
    상기 외부메모리에 저장된 복소신호를 가져오는 과정;
    상기 가져온 복소신호를 상기 결정된 제1신호처리부의 제1 DSP(Digital signal processort)내부의 코어에 전처리 할 신호로 할당하는 과정;및
    상기 할당된 복소신호를 펄스 압축하는 과정;을
    포함하는 실시간 레이더 신호처리 방법
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 8에 있어서,
    상기 복소신호를 펄스 압축하는 과정은,
    상기 결정된 제1신호처리부의 제1 DSP(Digital signal processor)내부의 복수개의 코어가 동시에 수행 하고,
    펄스 압축된 순서대로 순차적 입출력 메모리부(first input first output-FIFO)에 기록하는 과정을 더 포함하는 실시간 레이더 신호처리 방법.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 5에 있어서,
    상기 후처리 과정은,
    상기 복소신호처리 과정에서 생성된 기준신호처리시간이 상기 제2신호처리부에 입력되면, 순차적 입출력 메모리부(first input first out-FIFO)에 기록된 전처리 결과 값을 읽어오는 과정;
    상기 읽어온 전처리 결과 값을 제2신호처리부의 제2 DSP(Digital signal processor)내부의 코어에 후처리할 신호로 할당하는 과정;
    상기 할당된 신호에 도플러 방향 고속퓨리에변환(FFT)를 수행하여 범위도플러 도표(Range-Doppler Map)를 생성하는 과정;및
    상기 생성된 범위도플러도표(Range-Doppler Map) 중
    영 도플러(Zero-Doppler)영역에서 노이즈 영역을 계산하고, 지속적 오경보율(CFAR)과정을 통하여 표적 인덱스를 추출하는 과정;을
    포함하는 실시간 레이더 신호처리 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 10에 있어서,
    상기 후처리 과정은
    상기 제2신호처리부의 제2 DSP(Digital signal processor)내부의 복수개의 코어가 동시에 수행하고,
    상기 노이즈 영역을 계산하고, 지속적 오경보율(CFAR)과정을 통하여 표적 인덱스를 추출하는 과정은 상기 제2신호처리부의 제2 DSP(Digital signal processor)내부의 코어 중 적어도 1개의 코어가 수행하는 실시간 레이더 신호처리 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 7에 있어서,
    기준신호처리시간은 전처리 구간 마다 생성되는 실시간 레이더 신호처리 방법.

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