KR102063277B1 - Organic electro luminescent display device and method fabricating the same - Google Patents

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Abstract

본 발명은 유기 전계 발광 표시장치 및 그 제조방법에 관한 것으로, 개시된 발명은 절연기판상에 형성되고, 적어도 2개 이상의 단락부를 갖는 게이트 배선과 상기 게이트 배선으로부터 분기된 스위칭 게이트 전극과, 상기 게이트 배선과 독립되어 분리 형성된 구동 게이트 전극; 상기 스위칭 게이트 전극과 구동 게이트 전극을 포함한 기판 전면에 형성된 게이트 절연막; 상기 스위칭 게이트 전극과 구동 게이트 전극 위의 상기 게이트 절연막 상에 형성되고 산화물 반도체를 이루어진 반도체 활성층; 상기 반도체 활성층 상에 형성되고 서로 이격된 소스전극과 드레인 전극; 상기 2개 이상의 단락부를 연결시켜 주는 연결패턴; 상기 소스전극과 드레인 전극을 포함한 기판 전면에 형성된 평탄화막; 상기 평탄화막 상에 형성되고, 화소영역마다 형성되는 제1 전극; 상기 제1 전극 사이에서 상기 제1 전극의 외곽부를 덮으며 상기 평탄화막 상부에 형성된 화소정의막; 및 상기 제1 전극 상부에 형성된 유기층; 및 상기 유기층 상에 형성된 제2 전극을 포함하여 구성된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an organic light emitting display device and a method of manufacturing the same, and the disclosed invention provides a gate wiring formed on an insulating substrate and having at least two short circuit portions, a switching gate electrode branched from the gate wiring, and the gate wiring. A driving gate electrode formed separately from the driving gate electrode; A gate insulating film formed on an entire surface of the substrate including the switching gate electrode and the driving gate electrode; A semiconductor active layer formed on the gate insulating film on the switching gate electrode and the driving gate electrode and formed of an oxide semiconductor; Source and drain electrodes formed on the semiconductor active layer and spaced apart from each other; A connection pattern connecting the two or more short circuits; A planarization layer formed on an entire surface of the substrate including the source electrode and the drain electrode; A first electrode formed on the planarization film and formed for each pixel region; A pixel definition layer formed on the planarization layer and covering an outer portion of the first electrode between the first electrodes; And an organic layer formed on the first electrode. And a second electrode formed on the organic layer.

Description

유기 전계 발광 표시장치 및 그 제조방법{ORGANIC ELECTRO LUMINESCENT DISPLAY DEVICE AND METHOD FABRICATING THE SAME}Organic electroluminescent display and manufacturing method thereof {ORGANIC ELECTRO LUMINESCENT DISPLAY DEVICE AND METHOD FABRICATING THE SAME}

본 발명은 유기 전계 발광 표시장치에 관한 것으로, 보다 상세하게는 유기 전계 발광 표시장치 및 그 제조방법에 관한 것이다.The present invention relates to an organic electroluminescent display, and more particularly, to an organic electroluminescent display and a manufacturing method thereof.

최근 다양한 정보를 화면으로 구현해 주는 다양한 표시 장치들 중 종이와 같이 박막화가 가능한 유기 전계 발광(Electro-Luminescent) 표시장치가 주목받고 있다. 유기 전계 발광 표시장치는 전극 사이의 얇은 유기 발광층을 이용한 자발광 소자로 유기 EL 또는 OLED(Organic Light Emitting Diode) 표시장치라고 부르며, 이하에서는 OLED 표시장치를 사용한다. OLED 표시장치는 액정표시장치와 비교하여 저소비전력, 박형, 자발광 등의 장점을 갖지만, 수명이 짧다는 단점을 갖는다.Recently, among the various display devices that implement various information on the screen, an organic electroluminescent display device that can be thinned like a paper has attracted attention. An organic light emitting display device is a self-luminous device using a thin organic light emitting layer between electrodes, which is called an organic EL or organic light emitting diode (OLED) display device. Hereinafter, an OLED display device is used. OLED displays have advantages such as low power consumption, thinness, and self-luminous, compared to liquid crystal displays, but have shortcomings.

OLED 표시장치는 한 화소를 구성하는 3색(R, G, B) 서브 화소 각각을 독립적으로 구동하여 동영상을 표시하기에 적합한 액티브 매트릭스 타입을 중심으로 발전되고 있다.OLED displays are being developed based on an active matrix type suitable for displaying moving images by independently driving each of three color (R, G, B) sub-pixels constituting one pixel.

액티브 매트릭스 OLED(이하, AMOLED) 표시장치의 각 서브 화소는 양극 및 음극 사이의 유기발광층으로 구성된 OLED와, OLED를 독립적으로 구동하는 서브 화소구동부를 구비한다. Each subpixel of an active matrix OLED (hereinafter, AMOLED) display device includes an OLED composed of an organic light emitting layer between an anode and a cathode, and a subpixel driver for driving the OLED independently.

상기 서브 화소 구동부는 적어도 2개의 박막 트랜지스터와 스토리지 캐패시터를 포함하여 데이터 신호에 따라 OLED로 공급되는 전류량을 제어하여 OLED의 밝기를 제어한다.The sub-pixel driver includes at least two thin film transistors and a storage capacitor to control the brightness of the OLED by controlling the amount of current supplied to the OLED according to the data signal.

상기 OLED는 양극과 음극 사이에 유기물로 적층된 정공 주입층, 정공 수송층, 발광층, 전자 수송층 및 전자 주입층을 포함한다.The OLED includes a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer stacked with an organic material between an anode and a cathode.

양극과 음극 사이에 순방향으로 전압이 인가되면, 음극으로부터의 전자가 전자 주입층 및 전자 수송층을 통해 발광층으로 이동하고, 양극으로부터의 정공이 정공 주입층 및 정공 수송층을 통해 발광층으로 이동한다.When a voltage is applied in the forward direction between the anode and the cathode, electrons from the cathode move to the light emitting layer through the electron injection layer and the electron transport layer, and holes from the anode move to the light emitting layer through the hole injection layer and the hole transport layer.

상기 발광층은 전자 수송층으로부터의 전자와 정공 수송층으로부터의 정공의 재결합으로 빛을 방출하고, 밝기는 양극과 음극 사이에 흐르는 전류량에 비례한다. The light emitting layer emits light by recombination of electrons from the electron transport layer and holes from the hole transport layer, and the brightness is proportional to the amount of current flowing between the anode and the cathode.

따라서, AMOLED 표시장치는 서브화소 구동부 어레이와 OLED 어레이가 형성된 기판에 패키징판이 합착된 인캡슐레이션(Encapsulation) 구조로 그 기판을 통해 빛을 방출하게 된다.Accordingly, the AMOLED display device emits light through the substrate in an encapsulation structure in which a packaging plate is bonded to a substrate on which a subpixel driver array and an OLED array are formed.

이러한 관점에서, 종래기술에 따른 유기발광 표시장치의 구조에 대해 도 1 을 참조하여 개략적으로 설명하면 다음과 같다. In this regard, the structure of the organic light emitting diode display according to the related art will be described with reference to FIG. 1 as follows.

도 1은 종래기술에 따른 유기발광 표시장치의 기본 화소에 대한 등가 회로도이다.1 is an equivalent circuit diagram of a basic pixel of an organic light emitting diode display according to the related art.

도 1을 참조하면, 종래기술에 따른 유기발광 표시장치의 한 화소는 게이트 배선(GL)과 수직하게 교차하는 데이터 배선(DL)과, 게이트 배선(GL) 및 데이터 배선 (DL)과 접속된 스위칭 박막 트랜지스터(Ts), 이 스위칭 박막 트랜지스터(Ts)와 전원배선(PL) 사이에서 유기발광 다이오드(E)와 접속된 구동 박막 트랜지스터(Td)와, 구동 박막 트랜지스터(Td)의 게이트 전극과 전원배선(PL) 사이에 접속된 스토리지 캐패시터(C)를 구비한다.Referring to FIG. 1, one pixel of an organic light emitting diode display according to the related art includes a data line DL crossing the gate line GL and a switching connected to the gate line GL and the data line DL. The thin film transistor Ts, the driving thin film transistor Td connected to the organic light emitting diode E between the switching thin film transistor Ts and the power supply wiring PL, the gate electrode and the power supply wiring of the driving thin film transistor Td. A storage capacitor C connected between the PLs is provided.

상기 스위칭 박막 트랜지스터(Ts) (또는 스캔 박막 트랜지스터)는 일체로 형성된 게이트 배선(GL)의 스캔 신호에 응답하여 상기 데이터 배선(DL)의 데이터 신호를 구동 박막 트랜지스터(Td)의 게이트 전극 및 스토리지 캐패시터(C)에 공급한다.The switching thin film transistor Ts (or scan thin film transistor) may transmit a data signal of the data line DL in response to a scan signal of the gate line GL formed integrally with the gate electrode and the storage capacitor of the driving thin film transistor Td. It supplies to (C).

상기 구동 박막 트랜지스터(Td)는, 일체로 형성된 게이트 배선(GL)에 연결된 스위칭 박막 트랜지스터(Ts)와는 달리, 독립된 게이트 전극(13b)을 가지고 있으며, 상기 스위칭 박막 트랜지스터(Ts)로부터 데이터 신호에 응답하여 전원배선(PL)으로부터 유기 발광 다이오드(E)로 공급되는 전류를 조절하여 유기발광 다이오드(E)의 밝기를 제어한다.Unlike the switching thin film transistor Ts connected to the integrally formed gate line GL, the driving thin film transistor Td has an independent gate electrode 13b and responds to a data signal from the switching thin film transistor Ts. By controlling the current supplied from the power supply line PL to the organic light emitting diode (E) to control the brightness of the organic light emitting diode (E).

도 2는 종래기술에 따른 유기발광 표시장치의 구동 트랜지스터(Td)와 스위칭 트랜지스터(Ts)의 개략적인 단면도이다.2 is a schematic cross-sectional view of a driving transistor Td and a switching transistor Ts of an organic light emitting diode display according to the related art.

도 2를 참조하면, 스위칭 박막 트랜지스터(Ts)는 절연기판(11) 상에 일체로 형성된 게이트 배선(미도시, 도 1의 GL 참조)으로부터 분기된 스위칭 게이트 전극 (13a)과, 상기 스위칭 게이트 전극(13a)을 포함한 기판 전면에 형성된 게이트 절연막(15)과, 상기 스위칭 게이트 전극(13a)위의 게이트 절연막(15) 상에 형성되고 산화물 반도체로 구성된 반도체 활성층(17)과, 상기 스위칭 게이트 전극(13a)과 대응하는 상기 반도체 활성층(17) 상에 형성된 식각 정지층(19a)과, 상기 식각 정지층 (19a)과 반도체 활성층(17) 상에 형성되고, 서로 이격된 소스전극(21a) 및 드레인 전극(21b)으로 구성된다.Referring to FIG. 2, the switching thin film transistor Ts includes a switching gate electrode 13a branched from a gate wiring (not shown in FIG. 1, GL), which is integrally formed on the insulating substrate 11, and the switching gate electrode. A gate insulating film 15 formed on the entire surface of the substrate including the 13a, a semiconductor active layer 17 formed on the gate insulating film 15 on the switching gate electrode 13a and composed of an oxide semiconductor, and the switching gate electrode ( An etch stop layer 19a formed on the semiconductor active layer 17 corresponding to 13a, and a source electrode 21a and a drain formed on the etch stop layer 19a and the semiconductor active layer 17 and spaced apart from each other. It consists of the electrode 21b.

상기 스위칭 박막 트랜지스터(Ts)를 구성하고 다수 개의 스위칭 게이트 전극 (13a)으로 분기되는 상기 게이트 배선(GL)은 일체로 구성되어 있다.The gate line GL constituting the switching thin film transistor Ts and branched to the plurality of switching gate electrodes 13a is integrally formed.

한편, 도 2를 참조하면, 구동 박막 트랜지스터(Td)는 절연기판(11) 상에 다수 개의 스위칭 게이트 전극(13a)으로 분기되고 일체로 형성된 상기 게이트 배선(미도시, 도 1의 GL 참조)과는 달리, 독립적으로 분리 형성된 구동 게이트 전극 (13b)과, 상기 구동 게이트 전극(13b)을 포함한 기판 전면에 형성된 게이트 절연막 (15)과, 상기 구동 게이트 전극(13b)위의 게이트 절연막(15) 상에 형성되고 산화물 반도체로 구성된 반도체 활성층(17)과, 상기 구동 게이트 전극(13b)과 대응하는 상기 반도체 활성층(17) 상에 형성된 식각 정지층(19b)과, 상기 식각 정지층(19b)과 반도체 활성층(17) 상에 형성되고, 서로 이격된 소스전극(21c) 및 드레인 전극 (21d)으로 구성된다.Meanwhile, referring to FIG. 2, the driving thin film transistor Td is branched to the plurality of switching gate electrodes 13a on the insulating substrate 11 and integrally formed with the gate wiring (not shown in FIG. 1, GL). Is different from each other, the driving gate electrode 13b independently formed, the gate insulating film 15 formed on the entire surface of the substrate including the driving gate electrode 13b, and the gate insulating film 15 on the driving gate electrode 13b. A semiconductor active layer 17 formed on the semiconductor active layer 17, an etch stop layer 19b formed on the semiconductor active layer 17 corresponding to the driving gate electrode 13b, and the etch stop layer 19b and the semiconductor. It is formed on the active layer 17 and consists of a source electrode 21c and a drain electrode 21d spaced apart from each other.

상기 구동 박막 트랜지스터(Td)를 구성하는 구동 게이트 전극(13b)은 다수 개의 스위칭 게이트 전극(13a)으로 분기되고 일체로 형성된 상기 게이트 배선(미도시, 도 1의 GL 참조)과는 달리, 독립적으로 분리 형성되어 있다.The driving gate electrode 13b constituting the driving thin film transistor Td is independently of the gate wiring (not shown in FIG. 1, GL of FIG. 1), which is branched and integrally formed into the plurality of switching gate electrodes 13a. Formed separately.

또한, 한 화소를 구성하는 상기 구동 박막 트랜지스터(Td)의 면적은 상기 스위칭 박막 트랜지스터(Ts)의 면적에 비해 넓게 형성되어 있다. In addition, an area of the driving thin film transistor Td constituting one pixel is wider than that of the switching thin film transistor Ts.

그러나, 종래기술에 따른 유기 전계 발광 표시장치는 한 화소를 구성하는 상기 구동 박막 트랜지스터(Td)의 면적이 상기 스위칭 박막 트랜지스터(Ts)의 면적에 비해 넓게 형성되어 있어, 유기 전계 발광 표시장치의 제조 공정 중의 열적 에너지 (Thermal Energy)의 열전달 특성의 차이가 발생하여 구동 박막 트랜지스터(Td)의 게이트전극(13b)과 스위칭 박막 트랜지스터(Ts)의 게이트 배선(GL)의 열전도 특성이 다르게 됨으로써 구동 박막 트랜지스터(Td)와 스위칭 박막 트랜지스터(Ts)의 소자 특성이 다르게 나타나게 된다.However, in the organic light emitting display device according to the related art, the area of the driving thin film transistor Td constituting one pixel is wider than that of the switching thin film transistor Ts, thereby manufacturing an organic light emitting display device. The difference in the heat transfer characteristics of the thermal energy during the process occurs so that the thermal conduction characteristics of the gate electrode 13b of the driving thin film transistor Td and the gate wiring GL of the switching thin film transistor Ts are different, thereby driving the thin film transistor. Device characteristics of the Td and the switching thin film transistor Ts are different from each other.

따라서, 이렇게 구동 박막 트랜지스터(Td)의 게이트 전극(13b)의 형태와 스위칭 박막 트랜지스터(Ts)의 게이트 전극(13a)의 형태가 다르기 때문에, 산화물 반도체로 구성된 반도체 활성층(17)의 채널 특성이 변화하게 되어 구동 박막 트랜지스터(Td)와 스위칭 박막 트랜지스터(Ts) (또는 센싱 박막 트랜지스터)의 소자 특성 차이가 나타나게 된다.Therefore, since the form of the gate electrode 13b of the driving thin film transistor Td and the form of the gate electrode 13a of the switching thin film transistor Ts are thus different, the channel characteristics of the semiconductor active layer 17 made of the oxide semiconductor change. As a result, device characteristic differences between the driving thin film transistor Td and the switching thin film transistor Ts (or the sensing thin film transistor) appear.

도 3은 종래기술에 따른 유기발광 표시장치의 구동 트랜지스터(Td)와 스위칭 트랜지스터(Ts) 부분에서의 열전도 특성 차이를 개략적으로 나타낸 개략도이다.3 is a schematic diagram schematically illustrating a difference in thermal conduction characteristics in a driving transistor Td and a switching transistor Ts of an organic light emitting diode display according to the related art.

도 3에 도시된 바와 같이, 일체로 형성된 게이트 배선(GL)으로 구성되는 스위칭 트랜지스터(Ts)의 경우, 그 부분 즉 일체로 형성된 게이트 배선(GL)에서의 열전도 특성에 의해, 상기 게이트 배선(GL)과는 별개로 분리 형성된 구동 박막 트랜지스터(Td)에 비해 게이트 절연막(15)으로부터의 수소(H) 침투 및 반도체 활성층 (17)을 구성하는 산화물 반도체, 예를 들어 IGZO로부터 산소(O) 성분이 외부 확산 (Out-diffusion)으로 인해 반도체 활성층(17)의 IGZO막 내의 캐리어(Carrier) 농도가 증가하게 되어 소자의 마이너스 (-) 이동(shift)이 나타나게 되는 문제점이 있다. As shown in FIG. 3, in the case of the switching transistor Ts composed of the gate wiring GL formed integrally, the gate wiring GL may be formed due to the thermal conductivity of the portion, that is, the integrally formed gate wiring GL. Compared to the driving thin film transistor Td formed separately from the X-ray electrode, oxygen (O) component from the oxide semiconductor constituting the semiconductor active layer 17 and the oxide (H) component constituting the semiconductor active layer 17 Out-diffusion causes carrier concentration in the IGZO film of the semiconductor active layer 17 to increase, resulting in a negative shift of the device.

본 발명은 상기 종래기술의 문제점들을 해결하기 위한 것으로서, 본 발명의 목적은 게이트 배선을 국부적으로 단락시킨 상태에서 이 단락된 부분을 소스전극 및 드레인전극 형성 물질 또는 유기전계 발광소자의 전극 형성물질로 서로 연결시켜 줌으로써 한 화소 내의 구동 박막 트랜지스터와 스위칭 박막 트랜지스터 또는 센싱 박막 트랜지스터의 소자 특성을 동일하게 유지할 수 있도록 한 유기 전계 발광 표시장치 및 그 제조방법을 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the prior art, and an object of the present invention is to form a source electrode and a drain electrode forming material or an electrode forming material of an organic light emitting device in a state where the gate wiring is locally shorted. The present invention provides an organic light emitting display device and a method of manufacturing the same, which maintain the same device characteristics of a driving thin film transistor and a switching thin film transistor or a sensing thin film transistor in one pixel.

상기 목적을 달성하기 위한 본 발명에 따른 유기 전계 발광 표시장치는, 절연기판; 상기 절연기판상에 형성되고, 적어도 1개 이상의 단락부를 갖는 게이트 배선과 상기 게이트 배선으로부터 분기된 스위칭 게이트 전극과, 상기 게이트 배선과 분리 형성된 구동 게이트 전극; 상기 스위칭 게이트 전극과 구동 게이트 전극을 포함한 기판 전면에 형성된 게이트 절연막; 상기 스위칭 게이트 전극과 구동 게이트 전극 위의 상기 게이트 절연막 상에 형성되고 산화물 반도체를 이루어진 반도체 활성층; 상기 스위칭 게이트 전극과 구동 게이트 전극 위의 상기 반도체 활성층 상에 형성된 식각 정지층; 상기 식각 정지층과 반도체 활성층 상에 형성되고 서로 이격된 소스전극과 드레인 전극; 상기 적어도 1개 이상의 단락부를 연결시켜 주는 연결패턴; 상기 소스전극과 드레인 전극을 포함한 기판 전면에 형성된 평탄화막; 상기 평탄화막 상에 형성되고, 화소영역마다 형성되는 제1 전극; 상기 제1 전극 사이에서 상기 제1 전극의 외곽부를 덮으며 상기 평탄화막 상부에 형성된 화소정의막; 상기 제1 전극 상부에 형성된 유기층; 및 상기 유기층 상에 형성된 제2 전극을 포함하여 구성되는 것을 특징으로 한다.An organic light emitting display device according to the present invention for achieving the above object, the insulating substrate; A gate wiring formed on the insulating substrate and having at least one short circuit portion, a switching gate electrode branched from the gate wiring, and a driving gate electrode separated from the gate wiring; A gate insulating film formed on an entire surface of the substrate including the switching gate electrode and the driving gate electrode; A semiconductor active layer formed on the gate insulating film on the switching gate electrode and the driving gate electrode and formed of an oxide semiconductor; An etch stop layer formed on the semiconductor active layer over the switching gate electrode and the driving gate electrode; Source and drain electrodes formed on the etch stop layer and the semiconductor active layer and spaced apart from each other; A connection pattern connecting the at least one short circuit part; A planarization layer formed on an entire surface of the substrate including the source electrode and the drain electrode; A first electrode formed on the planarization film and formed for each pixel region; A pixel definition layer formed on the planarization layer and covering an outer portion of the first electrode between the first electrodes; An organic layer formed on the first electrode; And a second electrode formed on the organic layer.

상기 목적을 달성하기 위한 본 발명에 따른 유기 전계 발광 표시장치 제조방법은, 절연기판상에 적어도 1개 이상의 단락부를 갖는 게이트 배선과 상기 게이트 배선으로부터 분기된 스위칭 게이트 전극과, 상기 게이트 배선과 분리 형성된 구동 게이트 전극을 형성하는 단계; 상기 스위칭 게이트 전극과 구동 게이트 전극을 포함한 기판 전면에 게이트 절연막을 형성하는 단계; 상기 스위칭 게이트 전극과 구동 게이트 전극 위의 상기 게이트 절연막 상에 산화물 반도체를 이루어진 반도체 활성층을 형성하는 단계; 상기 스위칭 게이트 전극과 구동 게이트 전극 위의 상기 반도체 활성층 상에 식각 정지층을 형성하는 단계; 상기 식각 정지층과 반도체 활성층 상에 서로 이격된 소스전극과 드레인 전극을 형성하는 단계; 상기 적어도 1개 이상의 단락부를 연결시켜 주는 연결패턴을 형성하는 단계; 상기 소스전극과 드레인 전극을 포함한 기판 전면에 평탄화막을 형성하는 단계; 상기 평탄화막 상에 화소영역마다 형성되는 제1 전극을 형성하는 단계; 상기 제1 전극 사이에서 상기 제1 전극의 외곽부를 덮으며 상기 평탄화막 상부에 화소정의막을 형성하는 단계; 상기 제1 전극 상부에 유기층을 형성하는 단계; 및 상기 유기층 상에 제2 전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 한다.  According to an aspect of the present invention, there is provided a method of manufacturing an organic light emitting display device, including: a gate wiring having at least one short circuit portion on an insulating substrate, a switching gate electrode branched from the gate wiring, and separated from the gate wiring; Forming a driving gate electrode; Forming a gate insulating film on an entire surface of the substrate including the switching gate electrode and the driving gate electrode; Forming a semiconductor active layer comprising an oxide semiconductor on the gate insulating film on the switching gate electrode and the driving gate electrode; Forming an etch stop layer on the semiconductor active layer over the switching gate electrode and the driving gate electrode; Forming a source electrode and a drain electrode spaced apart from each other on the etch stop layer and the semiconductor active layer; Forming a connection pattern connecting the at least one short circuit part; Forming a planarization layer on an entire surface of the substrate including the source electrode and the drain electrode; Forming a first electrode on each of the pixel areas on the planarization layer; Forming a pixel definition layer on the planarization layer to cover an outer portion of the first electrode between the first electrodes; Forming an organic layer on the first electrode; And forming a second electrode on the organic layer.

본 발명에 따른 유기 전계 발광 표시장치 및 그 제조방법은 독립적으로 분리되어 있는 구동 박막 트랜지스터(Td)의 게이트 전극 형태와 같이, 스위칭 박막 트랜지스터(Ts) (또는, 센싱 박막 트랜지스터)의 게이트 배선을 전체가 연결된 패턴 형태로 구성하지 않고 적어도 1 부분 이상이 국부적으로 단락된 형태로 구성하여, 이 단락된 부분들을 소스전극 및 드레인전극 형성 물질 또는 유기전계 발광소자의 전극 형성 물질로 서로 연결시켜 줌으로써 한 화소 내의 구동 박막 트랜지스터(Td)와 스위칭 박막 트랜지스터(Ts) (또는, 센싱 박막 트랜지스터)의 소자 특성을 동일하게 유지할 수 있으므로 동일한 박막 트랜지스터 특성을 확보하게 되어 수율이 향상된다. The organic light emitting display according to the present invention and a method of manufacturing the same according to the form of the gate electrode of the driving thin film transistor Td, which are independently separated, the entire gate wiring of the switching thin film transistor Ts (or sensing thin film transistor). At least one portion is formed in a locally shorted form rather than in a connected pattern, and the shorted portions are connected to each other by a source electrode and a drain electrode forming material or an electrode forming material of an organic light emitting device. Since the device characteristics of the driving thin film transistor Td and the switching thin film transistor Ts (or the sensing thin film transistor) in the same can be kept the same, the same thin film transistor characteristics are secured and the yield is improved.

특히, 스위칭 박막 트랜지스터(Ts) (또는, 센싱 박막 트랜지스터)의 게이트 배선은 배선 전체가 연결된 패턴 형태로 구성하지 않고 적어도 1 부분 이상이 구동 박막 트랜지스터(Td)의 게이트 전극과 같이 국부적으로 단락된 독립된 형태로 구성한 상태에서, 후속 공정을 진행하여 박막 트랜지스터들을 형성한 이후에 상기 단락된 부분들을 연결하여 게이트 배선을 형성해 주기 때문에, 한 화소 내의 구동 박막 트랜지스터(Td)와 스위칭 박막 트랜지스터(Ts) (또는, 센싱 박막 트랜지스터)의 소자 특성을 동일하게 유지할 수 있게 된다.In particular, the gate wiring of the switching thin film transistor Ts (or the sensing thin film transistor) is not formed in a pattern form in which the entire wiring is connected, and at least one portion of the switching thin film transistor Ts is independently shorted locally like the gate electrode of the driving thin film transistor Td. In the configuration in the form of a shape, the thin film transistors are formed by a subsequent process to form the gate wiring by connecting the shorted portions, so that the driving thin film transistor Td and the switching thin film transistor Ts (or one pixel) in one pixel (or , The device characteristics of the sensing thin film transistor) can be maintained the same.

도 1은 종래기술에 따른 유기 전계 발광 표시장치의 기본 화소에 대한 등가 회로도이다.
도 2는 종래기술에 따른 유기 전계 발광 표시장치의 구동 트랜지스터(Td)와 스캔 트랜지스터(Ts)의 개략적인 단면도이다.
도 3은 종래기술에 따른 유기 전계 발광 표시장치의 구동 트랜지스터(Td)와 스캔 트랜지스터(Ts) 부분에서의 열전도 특성 차이를 개략적으로 나타낸 개략도이다.
도 4는 본 발명에 따른 유기 전계 발광 표시장치의 기본 화소에 대한 등가 회로도이다.
도 5는 본 발명에 따른 유기 전계 발광 표시장치의 개략적인 평면도이다.
도 6은 본 발명에 따른 유기 전계 발광 표시장치의 개략적인 단면도이다.
도 7은 본 발명에 따른 유기 전계 발광 표시장치의 게이트 배선의 제1 실시 예의 개략적인 평면도이다.
도 8은 도 7의 Ⅷ-Ⅷ선에 따른 단면도로서, 본 발명에 따른 유기 전계 발광 표시장치의 게이트 배선의 개략적인 단면도로서, 게이트 배선의 단락된 부분들을 제1 연결패턴을 통해 연결시켜 주는 제1 실시 예를 개략적으로 도시한 단면도이다.
도 9a 내지 9e는 본 발명에 따른 유기 전계 발광 표시장치의 게이트 배선의 단락된 부분을 제1 연결패턴을 통해 연결시켜 주는 제1 실시 예의 제조공정에 대해 개략적으로 나타낸 제조공정 단면도들이다.
도 10은 본 발명에 따른 유기 전계 발광 표시장치의 게이트 배선의 제2 실시 예의 개략적인 평면도이다.
도 11은 도 10의 ⅩⅠ-ⅩⅠ선에 따른 단면도로서, 본 발명에 따른 유기 전계 발광 표시장치의 게이트 배선의 제2 실시 예의 개략적인 단면도로서, 게이트 배선의 단락된 부분들을 제2 연결패턴을 통해 연결시켜 주는 제2 실시 예를 개략적으로 도시한 단면도이다.
도 12a 내지 12i는 본 발명에 따른 유기발광 표시장치의 게이트 배선의 단락된 부분을 제2 연결패턴을 통해 연결시켜 주는 제2 실시 예 제조공정에 대해 개략적으로 나타낸 제조공정 단면도들이다.1 is an equivalent circuit diagram of a basic pixel of an organic light emitting display according to the related art.
2 is a schematic cross-sectional view of a driving transistor Td and a scan transistor Ts of an organic light emitting display according to the related art.
3 is a schematic diagram schematically illustrating a difference in thermal conductivity between a driving transistor Td and a scan transistor Ts of an organic light emitting diode display according to the related art.
4 is an equivalent circuit diagram of a basic pixel of an organic light emitting display according to the present invention.
5 is a schematic plan view of an organic light emitting display device according to the present invention.
6 is a schematic cross-sectional view of an organic light emitting display device according to the present invention.
7 is a schematic plan view of a first embodiment of a gate wiring of an organic light emitting display according to the present invention.
FIG. 8 is a cross-sectional view taken along line VII-VII of FIG. 7, which is a schematic cross-sectional view of a gate wiring of an organic light emitting display device according to the present invention, wherein the shorted portions of the gate wiring are connected through a first connection pattern. 1 is a cross-sectional view schematically showing an embodiment.
9A through 9E are schematic cross-sectional views illustrating a manufacturing process of a first embodiment in which a shorted portion of a gate wiring of an organic light emitting display according to the present invention is connected through a first connection pattern.
10 is a schematic plan view of a second embodiment of a gate wiring of an organic light emitting display according to the present invention.
FIG. 11 is a cross-sectional view taken along the line VII-XI of FIG. 10, and is a schematic cross-sectional view of a second embodiment of a gate wiring of an organic light emitting display according to the present invention, wherein shorted portions of the gate wiring are connected through a second connection pattern. 2 is a cross-sectional view schematically showing a second embodiment for connecting.
12A to 12I are schematic cross-sectional views illustrating a manufacturing process of a second embodiment in which a shorted portion of a gate wiring of an organic light emitting diode display according to the present invention is connected through a second connection pattern.

이하, 본 발명의 바람직한 실시 예에 따른 유기발광 표시장치에 대해 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, an organic light emitting display device according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 따른 유기발광 표시장치의 기본 화소에 대한 등가 회로도이다.4 is an equivalent circuit diagram of a basic pixel of an organic light emitting diode display according to the present invention.

도 4를 참조하면, 본 발명에 따른 유기발광 표시장치(100)의 한 화소는 게이트 배선(GL)과 수직하게 교차하는 데이터 배선(DL)과, 게이트 배선(GL) 및 데이터 배선(DL)과 접속된 스위칭 박막 트랜지스터(Ts), 이 스위칭 박막 트랜지스터(Ts)와 전원배선(PL) 사이에서 유기발광 다이오드(E)와 접속된 구동 박막 트랜지스터(Td)와, 구동 박막 트랜지스터(Td)의 게이트 전극과 전원배선(PL) 사이에 접속된 스토리지 캐패시터(C)를 구비한다.Referring to FIG. 4, one pixel of the organic light emitting display device 100 according to the present invention includes a data line DL, a gate line GL, and a data line DL intersecting the gate line GL. The connected switching thin film transistor Ts, the driving thin film transistor Td connected to the organic light emitting diode E between the switching thin film transistor Ts and the power supply wiring PL, and the gate electrode of the driving thin film transistor Td. And a storage capacitor C connected between the power supply wiring PL.

상기 복수 개의 데이터 배선(DL)과 수직하게 교차하는 게이트 배선(GL) 각각은 다수의 단락된 부분들, 예를 들어 제1 단락부(GL-1), 제2 단락부(GL-2) 및 제3 단락부(GL-3) 들을 구비한 게이트 배선 연결부(140)를 포함하고 있는데, 상기 제1 단락부(GL-1)와 제2 단락부(GL-2) 및 제3 단락부(GL-3)는 연결패턴(113e)에 의해 서로 전기적으로 연결되어 있다. 이때, 상기 게이트 배선(GL)의 다수의 단락된 부분들은 제1 단락부(GL-1), 제2 단락부(GL-2) 및 제3 단락부(GL-3)로 한정되는 것이 아니라 필요에 의해 그 개수가 변경될 수 있다. Each of the gate lines GL vertically intersecting the plurality of data lines DL includes a plurality of shorted portions, for example, a first short circuit portion GL-1, a second short circuit portion GL-2, and a plurality of short circuit portions GL-2. And a gate wiring connection unit 140 including third short circuit parts GL-3, wherein the first short circuit part GL-1, the second short circuit part GL-2, and the third short circuit part GL-3 are included. -3) are electrically connected to each other by the connection pattern 113e. In this case, the plurality of shorted portions of the gate line GL are not limited to the first shorting portion GL-1, the second shorting portion GL-2, and the third shorting portion GL-3. The number can be changed by.

도 5는 본 발명에 따른 유기발광 표시장치의 개략적인 평면도이다.5 is a schematic plan view of an organic light emitting display device according to the present invention.

도 5를 참조하면, 본 발명에 따른 유기 전계 발광 표시장치(100)는 복수 개의 부화소를 갖는데, 상기 부화소는 데이터 배선(DL)과 수직하게 교차하는 게이트 배선(GL), 데이터 배선(DL) 및 전원배선(PL)으로 둘러싸여 있으며, 각 부화소는 스위칭 박막 트랜지스터(Ts)와, 구동 박막 트랜지스터(Td)의 적어도 2개의 박막 트랜지스터와, 하나의 캐패시터(C) 및 하나의 유기전계 발광소자(E; 130)를 포함하여 구성된다. Referring to FIG. 5, the organic light emitting display device 100 according to the present invention has a plurality of subpixels, the subpixels having a gate line GL and a data line DL perpendicularly intersecting with the data line DL. And each of the subpixels includes a switching thin film transistor Ts, at least two thin film transistors of the driving thin film transistor Td, one capacitor C, and one organic light emitting diode. (E; 130).

상기와 같은 박막 트랜지스터 및 커패시터의 개수는 반드시 이에 한정되는 것은 아니며, 이보다 더 많은 수의 박막 트랜지스터 및 커패시터를 구비할 수 있음은 물론이다.The number of thin film transistors and capacitors as described above is not necessarily limited thereto, and of course, a larger number of thin film transistors and capacitors may be provided.

상기 데이터 배선(DL)과 수직하게 교차하는 게이트 배선(GL)은 제1 단락부 (GL-1), 제2 단락부(GL-2) 및 제3 단락부(GL-3) 들을 포함하며, 서로 인접한 제1 단락부(GL-1), 제2 단락부(GL-2) 및 제3 단락부(GL-3) 들은 연결패턴(113e)에 의해 서로 전기적으로 연결된다. 이때, 상기 게이트 배선(GL)의 다수의 단락된 부분들은 제1 단락부(GL-1), 제2 단락부(GL-2) 및 제3 단락부(GL-3)로 한정되는 것이 아니며, 필요에 의해 그 개수가 변경될 수 있다. The gate line GL vertically intersecting with the data line DL includes a first short circuit part GL-1, a second short circuit part GL-2, and a third short circuit part GL-3. The first short circuit portion GL-1, the second short circuit portion GL-2, and the third short circuit portion GL-3 that are adjacent to each other are electrically connected to each other by the connection pattern 113e. In this case, the plurality of shorted portions of the gate line GL are not limited to the first short circuit portion GL-1, the second short circuit portion GL-2, and the third short circuit portion GL-3. The number can be changed as needed.

특히, 상기 제1 단락부(GL-1)와 제2 단락부(GL-2) 사이, 상기 제2 단락부 (GL-2)와 제3 단락부(GL-3) 사이의 각 폭(Width)은 구동 박막 트랜지스터 (Td)의 면적과 동일한 면적만큼씩 단락되도록 하여 상기 연결패턴(113e)에 의해 서로 연결되도록 구성된다.In particular, each width between the first short circuit part GL-1 and the second short circuit part GL-2 and between the second short circuit part GL-2 and the third short circuit part GL-3 is wide. ) Is shorted by the same area as that of the driving thin film transistor Td so as to be connected to each other by the connection pattern 113e.

또한, 상기 구동 박막 트랜지스터(Td)를 구성하는 게이트 배선, 즉 구동 게이트전극(103b)은 상기 게이트 배선(GL)과 별개로 독립된 형태로 형성된다. 즉, 각 부화소에 구비된 상기 구동 박막 트랜지스터(Td)는 상기 제1 단락부(GL-1), 제2 단락부(GL-2) 및 제3 단락부 (GL-3)로 구성된 게이트 배선(GL)에 의해 구성되는 것이 아니라, 각 부화소에 마련된 독립된 형태의 구동 게이트 전극(103b)에 의해 구성된다. In addition, the gate wiring constituting the driving thin film transistor Td, that is, the driving gate electrode 103b is formed separately from the gate wiring GL. That is, the driving thin film transistor Td included in each subpixel includes a gate wiring including the first short circuit part GL-1, the second short circuit part GL-2, and the third short circuit part GL-3. It is not comprised by GL but is comprised by the drive gate electrode 103b of the independent form provided in each subpixel.

상기 스위칭 박막 트랜지스터(Ts)는 스캔 라인인 게이트 배선(GL)에 인가되는 스캔 신호에 구동되어 데이터 배선(DL)에 인가되는 데이터 신호를 전달하는 역할을 한다. 특히, 상기 스위칭 박막 트랜지스터(Ts)는 게이트 배선(GL)의 스캔 신호에 응답하여 데이터 배선(DL)의 데이터 신호를 구동 박막 트랜지스터(Td)의 게이트 전극 및 스토리지 캐패시터(C)에 공급한다.The switching thin film transistor Ts is driven by a scan signal applied to the gate line GL, which is a scan line, to transfer a data signal applied to the data line DL. In particular, the switching thin film transistor Ts supplies the data signal of the data line DL to the gate electrode and the storage capacitor C of the driving thin film transistor Td in response to a scan signal of the gate line GL.

또한, 상기 구동 박막 트랜지스터(Td)는 상기 스위칭 박막 트랜지스터(Ts)를 통해 전달되는 데이터 신호에 따라, 즉 게이트(103b)와 소스(113c) 간의 전압차 (Vgs)에 의해서 구동라인인 전원배선(PL)을 통해 유기 전계 발광소자(130)로 유비되는 전류량을 결정한다. 특히, 상기 구동 박막 트랜지스터(Td)는 상기 스위칭 박막 트랜지스터(Ts)로부터 데이터 신호에 응답하여 전원배선(PL)으로부터 유기 발광 다이오드(E)로 공급되는 전류를 조절하여 유기발광 다이오드(E)의 밝기를 제어한다.In addition, the driving thin film transistor Td is a power line that is a driving line according to a data signal transmitted through the switching thin film transistor Ts, that is, a voltage difference Vgs between the gate 103b and the source 113c. PL) determines the amount of current that is ubiquitous to the organic EL device 130. In particular, the driving thin film transistor Td adjusts a current supplied from the power line PL to the organic light emitting diode E in response to a data signal from the switching thin film transistor Ts, thereby adjusting the brightness of the organic light emitting diode E. To control.

그리고, 상기 커패시터(C)는 상기 스위칭 박막 트랜지스터(Ts)를 통해 전달되는 데이터 신호를 한 프레임동안 저장하는 역할을 담당한다. 특히, 상기 스토리지 캐패시터(C)는 스위칭 박막 트랜지스터(Ts)로부터의 데이터 신호를 충전하고, 충전된 전압을 구동 박막 트랜지스터(Td)에 공급하여 스위칭 박막 트랜지스터(Ts)가 오프(OFF)되더라도 구동 박막 트랜지스터(Td)가 일정한 전류를 공급한다.The capacitor C stores a data signal transmitted through the switching thin film transistor Ts for one frame. In particular, the storage capacitor C charges the data signal from the switching thin film transistor Ts and supplies the charged voltage to the driving thin film transistor Td so that the driving thin film transistor Ts is turned off. Transistor Td supplies a constant current.

도 6은 본 발명에 따른 유기 전계 발광 표시장치의 개략적인 단면도이다.6 is a schematic cross-sectional view of an organic light emitting display device according to the present invention.

도 6을 참조하면, 본 발명에 따른 유기 전계 발광 표시장치(100)는 글라스 재의 절연기판(101)상에 형성되는데, 상기 절연기판(101) 상에 형성되는 스위칭 박막 트랜지스터(미도시, 도 5의 Ts 참조), 구동 박막 트랜지스터(Td), 커패시터(C) 및 유기전계 발광소자(130)를 포함하여 구성된다. Referring to FIG. 6, the organic light emitting display device 100 according to the present invention is formed on an insulating substrate 101 made of glass, and a switching thin film transistor (not shown in FIG. 5) is formed on the insulating substrate 101. Ts), a driving thin film transistor Td, a capacitor C, and an organic light emitting element 130.

이하에서 박막 트랜지스터(TFT)에 대해서는 구동 박막 트랜지스터(Td)를 설명하나, 스위칭 박막 트랜지스터(Ts)도 동일한 구조를 가짐은 물론이다. 상기 절연기판(101)은 투명한 글라스 재가 채용될 수 있는 데, 반드시 이에 한정되는 것은 아니고, 플라스틱 재가 사용될 수도 있다.Hereinafter, the driving thin film transistor Td will be described with respect to the thin film transistor TFT, but the switching thin film transistor Ts has the same structure. The insulating substrate 101 may be a transparent glass material, but is not limited thereto, and a plastic material may be used.

글라스(glass) 재의 절연기판(101)을 사용할 경우에는 이 기판(101) 상에 버퍼층(미도시)을 형성하여 불순 원소의 침투를 막고, 표면을 평탄하게 한다.In the case of using the glass substrate insulating substrate 101, a buffer layer (not shown) is formed on the substrate 101 to prevent impurity elements from penetrating and to make the surface flat.

상기 버퍼층(미도시)은 실리콘산화막(SiO2)으로 형성할 수 있으며, PECVD법, APCVD법, LPCVD법, ECR법 등에 의해 증착될 수 있다.The buffer layer (not shown) may be formed of a silicon oxide film (SiO 2 ), and may be deposited by a PECVD method, an APCVD method, an LPCVD method, an ECR method, or the like.

상기 구동 박막 트랜지스터(Td)는 버퍼층(미도시) 상에 형성된 구동 게이트 전극(103b)과, 상기 구동 게이트 전극(103b)을 포함한 상기 버퍼층 상에 형성된 게이트 절연막 (105)과, 상기 게이트 절연막(105) 상에 형성되고, 산화물 반도체 물질로 이루어진 반도체 활성층(107b)과, 상기 구동 게이트 전극(103b) 상부의 반도체 활성층(107b) 상에 형성된 식각 정지층패턴(109b)과, 상기 식각 정지층패턴 (109b)과 반도체 활성층(107b) 상에 형성되고, 서로 이격된 소스전극(113c) 및 드레인 전극(113d)을 포함한다. The driving thin film transistor Td may include a driving gate electrode 103b formed on a buffer layer (not shown), a gate insulating film 105 formed on the buffer layer including the driving gate electrode 103b, and the gate insulating film 105. A semiconductor active layer 107b formed of an oxide semiconductor material, an etch stop layer pattern 109b formed on the semiconductor active layer 107b on the driving gate electrode 103b, and the etch stop layer pattern 109b and a source electrode 113c and a drain electrode 113d formed on the semiconductor active layer 107b and spaced apart from each other.

상기 구동 게이트 전극(103b)은 MoW, Al, Cr, Al/Cu 등의 도전성 금속막으로 형성되는데, 상기 구동 게이트 전극(103b)을 형성하는 물질에는 반드시 이에 한정되지 않으며, 도전성 폴리머 등의 다양한 도전성 물질이 사용될 수 있다. 이때, 상기 구동 게이트 전극(103b) 형성시에, 스위칭 박막 트랜지스터(Ts)를 구성하는 스위칭 게이트 전극(미도시, 도 5의 103a 참조)으로 분기된 게이트 배선(미도시, 도 5의 GL 참조)도 함께 형성된다. 상기 구동 게이트 전극(103b)은 상기 게이트 배선(미도시, 도 5의 GL 참조)로 별개로 독립되게 형성된다.The driving gate electrode 103b is formed of a conductive metal film such as MoW, Al, Cr, Al / Cu, and the like, but is not necessarily limited to a material forming the driving gate electrode 103b, and may include various conductive materials such as a conductive polymer. Materials can be used. At this time, when the driving gate electrode 103b is formed, a gate wiring branched to a switching gate electrode (not shown in FIG. 5, 103a) constituting the switching thin film transistor Ts (not shown in FIG. 5, GL). Also formed together. The driving gate electrode 103b is formed independently of the gate line (not shown in FIG. 5, GL).

상기 소스전극(113c)은 상기 게이트 배선(미도시, 도 5의 GL 참조)과 수직되게 교차하는 데이터 배선(DL)으로 부터 분기되어 형성된다. The source electrode 113c is formed by branching from the data line DL that intersects the gate line (not shown in FIG. 5, GL).

상기 게이트 배선(미도시, 도 5의 GL 참조)은, 도 5에 도시된 제1 단락부 (GL-1), 제2 단락부(GL-2) 및 제3 단락부(GL-3) 들을 포함하며, 서로 인접한 제1 단락부(GL-1), 제2 단락부(GL-2) 및 제3 단락부(GL-3) 들은 연결패턴(113e)에 의해 서로 전기적으로 연결된다. The gate wiring (not shown in FIG. 5, GL) may include the first short circuit GL-1, the second short circuit GL-2, and the third short circuit GL-3 shown in FIG. 5. The first short circuit part GL-1, the second short circuit part GL-2, and the third short circuit part GL-3 that are adjacent to each other may be electrically connected to each other by the connection pattern 113e.

상기 게이트 절연막(105)은 실리콘산화막(SiO2) 등의 무기 절연물질로 형성된다.The gate insulating layer 105 is formed of an inorganic insulating material such as silicon oxide film (SiO 2 ).

상기 반도체 활성층(107b)은 소스전극(113c)과 드레인 전극(113d) 사이에 전자가 이동하는 채널을 형성하기 위한 층으로서, 저온 다결정 실리콘(Low Temperature Poly Silicon; 이하 LTPS라 함) 또는 비정질 실리콘 (a-Si) 재질 대신에 실리콘(Si) 계열의 반도체 막, IGZO 계열의 산화물 반도체, 화합물 반도체, 카본 나노 튜브(Carbon nano tube), 그라핀(graphene) 및 유기 반도체를 사용한다. 이때, 상기 산화물 반도체로는, 게르마늄 (Ge), 주석(Sn), 납(Pb), 인듐 (In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 이루어질 수 있다. 예컨대, 상기 액티브층(109)은 인듐아연 복합 산화물 (InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO: SIZO)으로 이루어질 수도 있다.The semiconductor active layer 107b is a layer for forming a channel through which electrons move between the source electrode 113c and the drain electrode 113d, and is made of low temperature polysilicon (LTPS) or amorphous silicon (hereinafter referred to as LTPS). Instead of a-Si materials, silicon (Si) -based semiconductor films, IGZO-based oxide semiconductors, compound semiconductors, carbon nanotubes, graphenes, and organic semiconductors are used. In this case, the oxide semiconductor, at least one material selected from the group consisting of germanium (Ge), tin (Sn), lead (Pb), indium (In), titanium (Ti), gallium (Ga) and aluminum (Al). And silicon (Si) added to the oxide semiconductor including zinc (Zn). For example, the active layer 109 may be formed of silicon indium zinc oxide (Si-InZnO: SIZO) in which silicon ions are added to indium zinc complex oxide (InZnO).

상기 반도체 활성층(107b)이 산화물 반도체인 SIZO로 이루어지는 경우, 상기 산화물 반도체층에서 아연(Zn), 인듐(In) 및 실리콘(Si) 원자의 전체 함량 대비 실리콘(Si) 원자 함량의 조성비는 약 0.001 중량%(wt%) 내지 약 30 wt%일 수도 있다. 실리콘(Si) 원자 함량이 높아질수록 전자 생성을 제어하는 역할이 강해져서, 이동도가 낮아질 수 있으나, 그 소자의 안정성은 더 좋아질 수 있다.When the semiconductor active layer 107b is made of SIZO, which is an oxide semiconductor, the composition ratio of silicon (Si) atom content to total content of zinc (Zn), indium (In), and silicon (Si) atoms in the oxide semiconductor layer is about 0.001. Weight percent (wt%) to about 30 wt%. The higher the silicon (Si) atomic content, the stronger the role of controlling electron generation, so that the mobility may be lowered, but the stability of the device may be better.

한편, 상기 반도체 활성층(107b)으로는, 전술한 물질 외에 리튬(Li) 또는 칼륨(K)과 같은 I족 원소, 마그네?(Mg), 칼슘(Ca) 또는 스트론튬(Sr)과 같은 Ⅱ족 원소, 갈륨(Ga), 알루미늄(Al), 인듐(In) 또는 이트륨(Y)과 같은 Ⅲ족 원소, 티타늄(Ti), 지르코늄(Zr), 실리콘(Si), 주석(Sn) 또는 게르마늄(Ge)과 같은 Ⅳ족 원소, 탄탈륨 (Ta), 바나듐(V), 니오븀(Nb) 또는 안티몬(Sb)과 같은 Ⅴ족 원소, 또는 란티늄 (La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 프로메튬(Pm), 사마륨 (Sm), 유로퓸(Eu), 가돌리듐(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨 (Tm), 이터븀(Yb) 또는 루테듐(Lu)과 같은 란탄(Ln) 계열 원소 등이 더 포함될 수도 있다.On the other hand, as the semiconductor active layer 107b, in addition to the above materials, Group I elements such as lithium (Li) or potassium (K), Group II elements such as magnesium (Mg), calcium (Ca) or strontium (Sr) , Group III elements such as gallium (Ga), aluminum (Al), indium (In) or yttrium (Y), titanium (Ti), zirconium (Zr), silicon (Si), tin (Sn) or germanium (Ge) Group IV elements such as tantalum (Ta), vanadium (V), niobium (Nb) or antimony (Sb), or Group V elements such as lanthanum (La), cerium (Ce), praseodymium (Pr), and neodymium ( Nd, Promethium (Pm), Samarium (Sm), Europium (Eu), Gadolinium (Gd), Terbium (Tb), Dysprosium (Dy), Holmium (Ho), Erbium (Er), Thulium (Tm), Eater A lanthanum (Ln) based element such as tungsten (Yb) or ruthedium (Lu) may be further included.

상기 식각 정지층패턴(109b)은 실리콘(Si) 계열의 산화막(oxide), 질화막 (nitride), 또는 Al2O3를 포함하는 금속산화막(metal oxide), 유기절연막, 낮은 유전 상수(low-k) 값을 갖는 재료를 포함한다.The etch stop layer pattern 109b may be formed of a silicon based oxide, a nitride, or a metal oxide including Al 2 O 3 , an organic insulating layer, and a low dielectric constant (low-k). ) Material having a value of.

상기 소스전극(113c) 및 드레인 전극(113d)으로는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리 (Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐 (MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. As the source electrode 113c and the drain electrode 113d, aluminum (Al), aluminum alloy (Al alloy), tungsten (W), copper (Cu), copper alloy, molybdenum (Mo), silver (Ag), silver Alloys (Ag), Gold (Au), Au alloys, Chromium (Cr), Titanium (Ti), Titanium alloys (Ti alloys), Molytungsten (MoW), Motitanium (MoTi), Copper / Moli It may also comprise at least any one selected from the group of conductive metals comprising titanium (Cu / MoTi) or a combination of two or more thereof or other suitable materials.

상기 소스전극(113c) 및 드레인 전극(113d)을 포함한 기판 전면에는 아크릴, BCB, 폴리 이미드 등을 이용하여 평탄화막(115)이 형성된다. 이때, 상기 평탄화막 (115)과 상기 소스전극(113c) 및 드레인 전극(113d) 사이에 패시베이션막(미도시)이 형성될 수도 있다. The planarization film 115 is formed on the entire surface of the substrate including the source electrode 113c and the drain electrode 113d by using acrylic, BCB, polyimide, or the like. In this case, a passivation film (not shown) may be formed between the planarization film 115, the source electrode 113c, and the drain electrode 113d.

상기 평탄화막(115) 내에는 상기 소스전극(113c)을 노출시키는 콘택홀(미도시)이 형성된다. A contact hole (not shown) for exposing the source electrode 113c is formed in the planarization film 115.

상기 평탄화막(115) 상부로는 유기전계 발광소자(130)의 제1 전극(121)이 형성되되, 상기 제1 전극(121)은 상기 콘택홀(미도시)을 통해 상기 소스전극(113c)에 연결되도록 한다.A first electrode 121 of the organic light emitting diode 130 is formed on the planarization layer 115, and the first electrode 121 is connected to the source electrode 113c through the contact hole (not shown). To be connected to.

상기 제1 전극(121) 상부로는 아크릴, BCB, 폴리이미드 등에 의해 화소정의막(123)이 형성되어 있으며, 이 화소정의막(123)에는 소정의 개구부(미도시)가 형성되어 있다.A pixel definition layer 123 is formed on the first electrode 121 by acrylic, BCB, polyimide, or the like, and a predetermined opening (not shown) is formed in the pixel definition layer 123.

상기 화소정의막(123)의 개구부(미도시)에는 유기층(125)과 제2 전극(127)이 형성되어 있다. The organic layer 125 and the second electrode 127 are formed in the opening (not shown) of the pixel definition layer 123.

상기 유기전계 발광소자(130)는 전류의 흐름에 따라 적, 녹, 청색의 빛을 발광하여 소정의 화상 정보를 표시하는 것으로, 구동 박막 트랜지스터(Td)의 소스전극(113c)에 연결되어 이로부터 플러스 전원(+)을 공급받는 제1 전극(121)과 전체 화소를 덮도록 구비되어 마이너스 전원(-)을 공급하는 제2 전극(127), 및 이들 제1 전극(121)과 제2 전극층(127) 사이에 배치되어 발광하는 유기층(125)으로 구성된다.The organic light emitting element 130 emits red, green, and blue light according to the flow of current to display predetermined image information. The organic light emitting element 130 is connected to the source electrode 113c of the driving thin film transistor Td and is connected therefrom. The first electrode 121 receives the positive power (+) and the second electrode 127 provided to cover the entire pixel to supply the negative power (−), and the first electrode 121 and the second electrode layer ( The organic layer 125 is disposed between the light emitting diodes 127 and emits light.

상기 제1 전극(121)과 제2 전극(127)은 상기 유기층(125)에 의해 서로 소정간격 이격되어 있으며, 유기층(125)에 서로 다른 극성의 전압을 가해 유기층(125)에서 발광이 이루어지도록 한다.The first electrode 121 and the second electrode 127 are spaced apart from each other by the organic layer 125 and applied to voltages of different polarities to the organic layer 125 to emit light in the organic layer 125. do.

상기 유기층(125)은 저분자 또는 고분자 유기층이 사용될 수 있는데, 저분자 유기층을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-페닐-벤지딘(N,N'-Di(naphtanlene-1-yl)-N,N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이를 저분자 유기층은 진공증착의 방법으로 형성된다.The organic layer 125 may be a low molecular or polymer organic layer. When the low molecular organic layer is used, a hole injection layer (HIL), a hole transport layer (HTL), and an electron injection layer (EIL) are used. ) May be formed by stacking a single or a composite structure, and the usable organic materials may be copper phthalocyanine (CuPc), N, N-di (naphthalen-1-yl) -N, N'-phenyl- Benzidine (N, N'-Di (naphtanlene-1-yl) -N, N'-diphenyl-benzidine (NPB), tris-8-hydroxyquinoline aluminum (Alq3), etc. Various applications are possible. This low molecular organic layer is formed by the vacuum deposition method.

고분자 유기층의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이때 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오랜(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수 있다.In the case of the polymer organic layer, the structure may include a hole transporting layer (HTL) and a light emitting layer (EML). In this case, PEDOT is used as the hole transporting layer, and PPV (Poly-Phenylenevinylene) and polyfluorene are used as the light emitting layer. A polymer organic material such as) may be used, and it may be formed by screen printing or inkjet printing.

상기와 같은 유기층은 반드시 이에 한정되는 것은 아니고, 다양한 실시 예들이 적용될 수 있음은 물론이다.The organic layer as described above is not necessarily limited thereto, and various embodiments may be applied.

상기 제1 전극(121)은 애노드 전극(anode electrode)의 기능을 하고, 상기 제2 전극(127)은 캐소드 전극(cathode electrode)의 기능을 하는데, 몰론 이들 제1 전극(121)과 제2 전극(127)의 극성은 반대로 되어도 무방하다. 이하에서는 상기 제1 전극(121)이 애노드 전극인 실시 예를 중심으로 설명하지만, 본 발명의 범위가 그에 한정되는 것은 아니며 캐소드 전극인 경우에도 적용됨은 물론이다. The first electrode 121 functions as an anode electrode, and the second electrode 127 functions as a cathode electrode. Of course, the first electrode 121 and the second electrode may be used. The polarity of 127 may be reversed. Hereinafter, the first electrode 121 will be described with reference to an embodiment in which the anode electrode, but the scope of the present invention is not limited thereto, and is applicable to the case of the cathode electrode.

상기 제1 전극(121)은 투명 전극 또는 반사형 전극으로 구비될 수 있는 데, 투명전극으로 사용될 때에는 ITO, IZO, ZnO, 또는 In2O3 로 구비될 수 있고, 반사형 전극으로 사용될 때에는 Ag, Mg, Al, Pt, Au, Ni, Nd, Ir, Cr, 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 를 형성할 수 있다.The first electrode 121 may be provided as a transparent electrode or a reflective electrode. When used as a transparent electrode, the first electrode 121 may be provided as ITO, IZO, ZnO, or In 2 O 3 , and when used as a reflective electrode, Ag may be used. , Mg, Al, Pt, Au, Ni, Nd, Ir, Cr, a compound thereof, and the like, and then form ITO, IZO, ZnO, or In 2 O 3 thereon.

상기 제2 전극(127)은 투명전극 또는 반사형 전극으로 구비될 수 있는데, 투명전극으로 사용될 때에는 이 제2 전극(127)이 캐소드 전극으로 사용되므로, 일함수가 제1 전극의 일함수보다 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Mg, 및 이들의 화합물이 유기층(125)의 방향을 향하도록 증착한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 등의 투명 전극 형성용 물질로 보조 전극이나 버스 전극라인을 형성할 수 있다. 그리고, 반사형 전극으로 사용될 때에는 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, 및 이들의 화합물을 전면측(기판의 반대 반향)에 증착하여 형성한다.The second electrode 127 may be provided as a transparent electrode or a reflective electrode. When the second electrode 127 is used as a transparent electrode, since the second electrode 127 is used as a cathode, a work function is smaller than that of the first electrode. Metals, i.e. Li, Ca, LiF / Ca, LiF / Al, Al, Mg, and their compounds, are deposited to face the organic layer 125, and thereafter ITO, IZO, ZnO, or In 2 O 3 The auxiliary electrode and the bus electrode line can be formed of a transparent electrode forming material such as the above. When used as a reflective electrode, Li, Ca, LiF / Ca, LiF / Al, Al, Mg, and their compounds are formed by depositing them on the front side (opposite side of the substrate).

본 발명에 따른 유기 전계 발광 표시장치 및 그 제조방법에 따르면, 독립적으로 분리되어 있는 구동 박막 트랜지스터(Td)의 게이트 전극 형태와 같이, 스위칭 박막 트랜지스터(Ts) (또는, 센싱 박막 트랜지스터)의 게이트 배선을 전체가 연결된 패턴 형태로 구성하지 않고 적어도 1 부분 이상이 국부적으로 단락된 형태로 구성하여, 이 단락된 부분들을 소스전극 및 드레인 전극 형성 물질 또는 유기전계 발광소자의 전극 형성 물질로 서로 연결시켜 줌으로써 한 화소 내의 구동 박막 트랜지스터(Td)와 스위칭 박막 트랜지스터(Ts) (또는, 센싱 박막 트랜지스터)의 소자 특성을 동일하게 유지할 수 있으므로 동일한 박막 트랜지스터 특성을 확보하게 되어 수율이 향상된다. According to the organic light emitting display according to the present invention and a method of manufacturing the same, the gate wiring of the switching thin film transistor Ts (or the sensing thin film transistor) is similar to that of the gate electrode of the driving thin film transistor Td that is independently separated. At least one part is locally shorted, and the shorted parts are connected to each other by a source electrode and a drain electrode forming material or an electrode forming material of an organic light emitting device. Since the device characteristics of the driving thin film transistor Td and the switching thin film transistor Ts (or the sensing thin film transistor) in one pixel can be kept the same, the same thin film transistor characteristics are secured and the yield is improved.

특히, 스위칭 박막 트랜지스터(Ts) (또는, 센싱 박막 트랜지스터)의 게이트 배선은 배선 전체가 연결된 패턴 형태로 구성하지 않고 적어도 1 부분 이상이 구동 박막 트랜지스터(Td)의 게이트 전극과 같이 국부적으로 단락된 독립된 형태로 구성한 상태에서, 후속 공정을 진행하여 박막 트랜지스터들을 형성한 이후에 상기 단락된 부분들을 연결하여 게이트 배선을 형성해 주기 때문에, 한 화소 내의 구동 박막 트랜지스터(Td)와 스위칭 박막 트랜지스터(Ts) (또는, 센싱 박막 트랜지스터)의 소자 특성을 동일하게 유지할 수 있게 된다.In particular, the gate wiring of the switching thin film transistor Ts (or the sensing thin film transistor) is not formed in a pattern form in which the entire wiring is connected, and at least one portion of the switching thin film transistor Ts is independently shorted locally like the gate electrode of the driving thin film transistor Td. In the configuration in the form of a shape, the thin film transistors are formed by a subsequent process to form the gate wiring by connecting the shorted portions, so that the driving thin film transistor Td and the switching thin film transistor Ts (or one pixel) in one pixel (or , The device characteristics of the sensing thin film transistor) can be maintained the same.

한편, 별개로 독립된 구동 게이트 전극(103b)을 구비한 구동 박막 트랜지스터(Td)와 함께 유기전계 발광 표시장치(100)를 구성하는 스위칭 박막 트랜지스터 (Ts)의 게이트 배선 구조의 제1 실시 예에 대해 도 7를 참조하여 설명하면 다음과 같다.Meanwhile, the first embodiment of the gate wiring structure of the switching thin film transistor Ts constituting the organic light emitting display device 100 together with the driving thin film transistor Td having the independent driving gate electrode 103b will be described. A description with reference to FIG. 7 is as follows.

도 7은 본 발명에 따른 유기발광 표시장치의 게이트 배선의 제1 실시 예의 개략적인 평면도이다. 7 is a schematic plan view of a first embodiment of a gate wiring of an organic light emitting display according to the present invention.

도 8은 본 발명에 따른 유기발광 표시장치의 게이트 배선의 제1 실시 예의 개략적인 단면도로서, 게이트 배선의 단락된 부분들을 제1 연결패턴을 통해 연결시켜 주는 제1 실시 예를 개략적으로 도시한 단면도이다.FIG. 8 is a schematic cross-sectional view of a first embodiment of a gate wiring of an organic light emitting display device according to an exemplary embodiment of the present invention. to be.

도 7 및 8을 참조하면, 본 발명에 따른 유기전계 발광 표시장치(100)를 구성하는 스위칭 박막 트랜지스터(Ts)의 게이트 배선(GL)은 절연기판(101) 상에 상기 데이터 배선(DL)과 수직하게 교차하는 게이트 배선(GL)은 제1 단락부(GL-1), 제2 단락부 (GL-2) 및 제3 단락부(GL-3) 들을 포함하며, 서로 인접한 제1 단락부 (GL-1), 제2 단락부(GL-2) 및 제3 단락부(GL-3) 들은 제1 연결패턴(113e)에 의해 서로 전기적으로 연결된 구조로 이루어진다. 이때, 상기 게이트 배선(GL)은 상기 제1 단락부 (GL-1), 제2 단락부(GL-2) 및 제3 단락부(GL-3)로 한정되는 것이 아니며, 필요에 의해 그 단락부의 개수가 변경될 수 있다. 7 and 8, the gate line GL of the switching thin film transistor Ts constituting the organic light emitting display device 100 according to the present invention is connected to the data line DL on the insulating substrate 101. The vertically crossing gate line GL includes a first shorting part GL-1, a second shorting part GL-2, and a third shorting part GL-3, and includes a first shorting part adjacent to each other. GL-1, the second short circuit part GL-2, and the third short circuit part GL-3 have a structure electrically connected to each other by the first connection pattern 113e. In this case, the gate line GL is not limited to the first short circuit part GL-1, the second short circuit part GL-2, and the third short circuit part GL-3. The number of divisions can be changed.

상기 제1 연결패턴(113e)은 상기 제1 단락부(GL-1), 제2 단락부(GL-2) 및 제3 단락부(GL-3) 들을 포함한 절연기판(101) 상에 형성된 게이트절연막(105) 내에 형성된 제1 단락부 콘택홀(111)을 통해 상기 제1 단락부(GL-1), 제2 단락부(GL-2) 및 제3 단락부(GL-3) 들을 연결시켜 줌으로써, 상기 게이트 배선(GL)은 단락되지 않고 연결되게 된다.The first connection pattern 113e is a gate formed on the insulating substrate 101 including the first short circuit part GL-1, the second short circuit part GL-2, and the third short circuit part GL-3. The first short circuit portion GL-1, the second short circuit portion GL-2, and the third short circuit portion GL-3 are connected to each other through the first short circuit contact hole 111 formed in the insulating layer 105. By zooming in, the gate line GL is connected without being shorted.

상기 제1 단락부(GL-1)와 제2 단락부(GL-2) 사이, 상기 제2 단락부(GL-2)와 제3 단락부(GL-3) 사이의 각 폭(W)은 구동 박막 트랜지스터(Td)의 면적(미도시)과 동일한 면적만큼씩 단락되도록 하여 상기 제1 연결패턴(113e)에 의해 서로 연결되도록 구성된다. 이때, 상기 연결패턴(113e)은 스위칭 박막 트랜지스터(Ts)의 소스전극 (113a) 및 드레인 전극(113b)과 동일한 물질로 구성된다. Each width W between the first short circuit part GL-1 and the second short circuit part GL-2 and between the second short circuit part GL-2 and the third short circuit part GL-3 is The circuit board may be shorted by the same area as the area (not shown) of the driving thin film transistor Td so as to be connected to each other by the first connection pattern 113e. In this case, the connection pattern 113e is made of the same material as the source electrode 113a and the drain electrode 113b of the switching thin film transistor Ts.

상기 구성으로 이루어진 본 발명에 따른 유기전계 발광 표시장치(100)를 구성하는 스위칭 박막 트랜지스터(Ts)의 게이트 배선(GL) 구조의 제1 실시 예를 형성하는 공정에 대해 도 9a 내지 9e를 참조하여 설명하면 다음과 같다. A process of forming a first embodiment of a gate wiring GL structure of a switching thin film transistor Ts constituting the organic light emitting display device 100 according to the present invention having the above configuration will be described with reference to FIGS. 9A through 9E. The explanation is as follows.

도 9a 내지 9e는 본 발명에 따른 유기발광 표시장치의 게이트 배선의 단락된 부분을 제1 연결패턴을 통해 연결시켜 주는 제1 실시 예의 제조공정에 대해 개략적으로 나타낸 제조공정 단면도들이다.9A through 9E are schematic cross-sectional views illustrating a manufacturing process of a first exemplary embodiment in which a shorted portion of a gate wiring of an organic light emitting display device is connected through a first connection pattern.

도 9a를 참조하면, 절연기판(101) 상에 제1 금속 도전층(103)을 스퍼터링 방법으로 증착한다. 이때, 상기 제1 금속 도전층(103)으로는 MoW, Al, Cr, Al/Cu 등의 도전성 금속막으로 형성되는데, 상기 게이트 배선을 형성하는 물질에는 반드시 이에 한정되지 않으며, 도전성 폴리머 등의 다양한 도전성 물질이 사용될 수 있다. Referring to FIG. 9A, a first metal conductive layer 103 is deposited on the insulating substrate 101 by a sputtering method. In this case, the first metal conductive layer 103 may be formed of a conductive metal film such as MoW, Al, Cr, Al / Cu, and the like, but is not limited thereto. Conductive materials can be used.

그 다음, 상기 제1 금속 도전층(103) 상에 제1 감광막(미도시)을 도포한 후, 노광 마스크(미도시)를 이용한 노광 공정 및 현상 공정을 통해 제1 감광막을 패터닝하여 제1 감광막패턴(미도시)을 형성한다.Next, after applying a first photoresist film (not shown) on the first metal conductive layer 103, the first photoresist film is patterned by an exposure process and a development process using an exposure mask (not shown) to form a first photoresist film. A pattern (not shown) is formed.

이어서, 도 9b를 참조하면, 상기 제1 감광막패턴(미도시)을 식각 마스크로 상기 제1 금속 도전층(103)을 선택적으로 식각하여 게이트 배선(GL)과 함께 이 게이트 배선(GL)으로부터 분기된 스위칭 게이트 전극(미도시, 도 5의 103a 참조)을 형성한다. 이때, 상기 게이트 배선(GL)은 기존과 같이 일체로 이루어진 형태가 아니라, 다수의 단락부, 예를 들어 제1 단락부(GL-1), 제2 단락부(GL-2) 및 제3 단락부 (GL-3) 들로 구성된다. 즉, 상기 제1 단락부 (GL-1), 제2 단락부(GL-2) 및 제3 단락부(GL-3)는, 상기 제1 금속 도전층(103)의 패터닝시에, 일정 폭(W)만큼 단락되어 형성된다. 이때, 상기 게이트 배선(GL)을 구성하는 상기 제1 단락부(GL-1), 제2 단락부 (GL-2) 및 제3 단락부(GL-3)로 한정되는 것이 아니며, 필요에 의해 그 단락부의 개수가 변경될 수 있다. Next, referring to FIG. 9B, the first metal conductive layer 103 is selectively etched using the first photoresist pattern (not shown) as an etching mask to branch from the gate line GL together with the gate line GL. A switching gate electrode (not shown, see 103a in FIG. 5). In this case, the gate line GL is not formed as a single body, but a plurality of short circuits, for example, a first short circuit GL-1, a second short circuit GL-2, and a third short circuit. It consists of parts (GL-3). That is, the first short circuit portion GL-1, the second short circuit portion GL-2, and the third short circuit portion GL-3 have a predetermined width when the first metal conductive layer 103 is patterned. It is formed short-circuited by (W). At this time, the present invention is not limited to the first short circuit portion GL-1, the second short circuit portion GL-2, and the third short circuit portion GL-3 constituting the gate wiring GL. The number of the short circuit portions can be changed.

또한, 상기 일정 폭(W), 즉 상기 제1 단락부 (GL-1)와 제2 단락부(GL-2) 사이, 상기 제2 단락부(GL-2)와 제3 단락부(GL-3) 사이의 각 폭(W)은 구동 박막 트랜지스터(Td)의 면적(A)과 동일한 면적만큼씩 단락되도록 한다. In addition, the predetermined width W, that is, between the first short circuit part GL-1 and the second short circuit part GL-2, the second short circuit part GL-2 and the third short circuit part GL−. Each width W between 3) is shorted by an area equal to the area A of the driving thin film transistor Td.

상기 게이트 배선(GL) 형성시에, 이 게이트 배선(GL)으로부터 분기되어 스위칭 박막 트랜지스터 (Ts)를 구성하는 스위칭 게이트 전극(미도시, 도 5의 103a 참조)과 함께, 구동 박막 트랜지스터(Td)를 구성하며 상기 스위칭 게이트 전극과는 별개로 독립되게 구동 게이트 전극(미도시, 도 6의 103b 참조)을 동시에 형성한다.At the time of forming the gate wiring GL, the driving thin film transistor Td, together with a switching gate electrode (not shown, 103a in FIG. 5) which branches from the gate wiring GL to constitute the switching thin film transistor Ts. The driving gate electrode (not shown, see 103b of FIG. 6) is formed at the same time independently of the switching gate electrode.

그 다음, 도 9c를 참조하면, 상기 제1 감광막패턴(미도시)을 제거한 후, 상기 제1 단락부 (GL-1), 제2 단락부(GL-2) 및 제3 단락부(GL-3)로 이루어진 게이트 배선(GL)을 포함한 절연기판(101) 전면에 게이트 절연막(105)을 증착한다. 이때, 상기 게이트 절연막(105)은 실리콘 산화막(SiO2) 등의 무기 절연물질로 형성된다.Next, referring to FIG. 9C, after the first photoresist pattern is removed, the first short circuit part GL-1, the second short circuit part GL-2, and the third short circuit part GL- are removed. A gate insulating film 105 is deposited on the entire surface of the insulating substrate 101 including the gate wiring GL formed of 3). In this case, the gate insulating layer 105 is formed of an inorganic insulating material such as silicon oxide (SiO 2 ).

이어서, 상기 게이트 절연막(103) 상에 제2 감광막(미도시)을 도포한 후, 노광 마스크(미도시)를 이용한 노광 공정 및 현상 공정을 통해 제2 감광막을 패터닝하여 제2 감광막패턴(미도시)을 형성한다.Subsequently, after the second photoresist film (not shown) is coated on the gate insulating layer 103, the second photoresist film is patterned through an exposure process and a development process using an exposure mask (not shown) to form a second photoresist film pattern (not shown). ).

그 다음, 도 9d를 참조하면, 상기 제2 감광막패턴(미도시)을 식각 마스크로 상기 게이트 절연막(105)을 선택적으로 식각하여 상기 서로 인접하는 제1 단락부 (GL-1)와 제2 단락부(GL-2), 상기 제2 단락부(GL-2)와 제3 단락부(GL-3) 일부를 노출시키는 제1 단락부 콘택홀(111)을 형성한다.Next, referring to FIG. 9D, the gate insulating layer 105 may be selectively etched using the second photoresist layer pattern (not shown) as an etch mask to thereby adjoin the first short circuit portion GL-1 and the second short circuit adjacent to each other. A first short circuit contact hole 111 exposing a portion GL-2, a portion of the second short circuit GL-2 and a third short circuit GL-3 is formed.

이어서, 상기 제2 감광막패턴(미도시)을 제거하고, 상기 게이트 절연막(105)과, 상기 제1 단락부(GL-1), 제2 단락부(GL-2) 및 제3 단락부(GL-3)로 이루어진 게이트 배선(GL)을 포함한 절연기판(101) 전면에 제2 금속 도전층(미도시)을 스퍼터링 방법으로 증착한다. 이때, 상기 제2 금속 도전층(미도시)으로는 알루미늄 (Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리 (Cu), 구리 합금, 몰리브덴(Mo), 은 (Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐 (MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. Subsequently, the second photoresist layer pattern (not shown) is removed, and the gate insulating layer 105, the first short circuit portion GL-1, the second short circuit portion GL-2, and the third short circuit portion GL are removed. A second metal conductive layer (not shown) is deposited on the entire surface of the insulating substrate 101 including the gate wiring GL formed by -3) by a sputtering method. In this case, as the second metal conductive layer (not shown), aluminum (Al), aluminum alloy (Al alloy), tungsten (W), copper (Cu), copper alloy, molybdenum (Mo), silver (Ag), silver Alloys (Ag), Gold (Au), Au alloys, Chromium (Cr), Titanium (Ti), Titanium alloys (Ti alloys), Molytungsten (MoW), Motitanium (MoTi), Copper / Moli It may also comprise at least any one selected from the group of conductive metals comprising titanium (Cu / MoTi) or a combination of two or more thereof or other suitable materials.

그 다음, 도면에는 도시하지 않았지만, 상기 제2 금속 도전층(미도시) 상에 제3 감광막(미도시)을 도포한 후, 노광 마스크(미도시)를 이용한 노광 공정 및 현상 공정을 통해 상기 제3 감광막(미도시)을 패터닝하여 제3 감광막패턴(미도시)을 형성한다. Subsequently, although not shown in the drawings, a third photosensitive film (not shown) is coated on the second metal conductive layer (not shown), and then the exposure process and the developing process using an exposure mask (not shown) are performed. The third photoresist layer (not shown) is patterned to form a third photoresist layer pattern (not shown).

이어서, 도 9e를 참조하면, 제3 감광막패턴(미도시)을 식각마스크로 상기 제2 금속 도전층(미도시)을 선택적으로 식각하여, 상기 제1 단락 콘택홀(111)을 통해 상기 제1 단락부(GL-1), 제2 단락부(GL-2) 및 제3 단락부(GL-3)를 서로 연결시켜 주는 제1 연결패턴(113e)을 형성한다. 이때, 상기 제2 금속 도전층(미도시) 식각시에, 상기 제1 연결패턴(113e)과 함께, 스위칭 박막 트랜지스터(Ts)의 소스전극 (113a)과 드레인전극(113b) 및, 구동 박막 트랜지스터(Td)의 소스전극(113c)과 드레인전극 (113d)도 함께 형성한다.Subsequently, referring to FIG. 9E, the second metal conductive layer (not shown) is selectively etched using a third photoresist pattern (not shown) as an etch mask, and the first short contact hole 111 is used. A first connection pattern 113e for connecting the shorting part GL-1, the second shorting part GL-2, and the third shorting part GL-3 to each other is formed. At this time, during the etching of the second metal conductive layer (not shown), the source electrode 113a and the drain electrode 113b of the switching thin film transistor Ts and the driving thin film transistor together with the first connection pattern 113e. The source electrode 113c and the drain electrode 113d of Td are also formed.

이렇게 하여, 서로 단락된 상기 제1 단락부(GL-1), 제2 단락부(GL-2) 및 제3 단락부(GL-3)는 상기 제1 연결패턴(113e)을 통해 연결되어 게이트 배선(GL)을 형성하게 된다. In this way, the first short circuit portion GL-1, the second short circuit portion GL-2, and the third short circuit portion GL-3, which are shorted to each other, may be connected to each other through the first connection pattern 113e to form a gate. The wiring GL is formed.

또 한편, 별개로 독립된 구동 게이트 전극(103b)을 구비한 구동 박막 트랜지스터(Td)와 함께 유기 전계 발광 표시장치(100)를 구성하는 스위칭 박막 트랜지스터 (Ts)의 게이트 배선의 제2 실시 예에 대해 도 10 및 11을 참조하여 설명하면 다음과 같다.The second embodiment of the gate wiring of the switching thin film transistor Ts constituting the organic light emitting display device 100 together with the driving thin film transistor Td having the independent driving gate electrode 103b will be described. A description with reference to FIGS. 10 and 11 is as follows.

도 10은 본 발명에 따른 유기 전계 발광 표시장치의 게이트 배선의 제2 실시 예의 개략적인 평면도이다.10 is a schematic plan view of a second embodiment of a gate wiring of an organic light emitting display according to the present invention.

도 11은 도 10의 ⅩⅠ-ⅩⅠ선에 따른 단면도로서, 본 발명에 따른 유기 전계 발광 표시장치의 게이트 배선의 제2 실시 예의 개략적인 단면도로서, 게이트 배선의 단락된 부분들을 제2 연결패턴을 통해 연결시켜 주는 제2 실시 예를 개략적으로 도시한 단면도이다.FIG. 11 is a cross-sectional view taken along the line VII-XI of FIG. 10, and is a schematic cross-sectional view of a second embodiment of a gate wiring of an organic light emitting display according to the present invention, wherein shorted portions of the gate wiring are connected through a second connection pattern. 2 is a cross-sectional view schematically showing a second embodiment for connecting.

도 10 및 11을 참조하면, 본 발명에 따른 유기전계 발광 표시장치(100)를 구성하는 스위칭 박막 트랜지스터(Ts)의 게이트 배선(GL)은 절연기판(101) 상에 상기 데이터 배선(DL)과 수직하게 교차하는 게이트 배선(GL)은 제1 단락부(GL-1), 제2 단락부 (GL-2) 및 제3 단락부(GL-3) 들을 포함하며, 서로 인접한 제1 단락부 (GL-1), 제2 단락부(GL-2) 및 제3 단락부(GL-3) 들은 플러그패턴(113f) 및 제2 연결패턴(121a)에 의해 서로 전기적으로 연결된 구조로 이루어진다. 이때, 상기 게이트 배선(GL)은 상기 제1 단락부(GL-1), 제2 단락부(GL-2) 및 제3 단락부(GL-3)로 한정되는 것이 아니며, 필요에 의해 그 단락부의 개수가 변경될 수 있다. 10 and 11, the gate line GL of the switching thin film transistor Ts constituting the organic light emitting display device 100 according to the present invention is connected to the data line DL on the insulating substrate 101. The vertically crossing gate line GL includes a first shorting part GL-1, a second shorting part GL-2, and a third shorting part GL-3, and includes a first shorting part adjacent to each other. GL-1, the second short circuit part GL-2 and the third short circuit part GL-3 have a structure electrically connected to each other by the plug pattern 113f and the second connection pattern 121a. In this case, the gate line GL is not limited to the first short circuit part GL-1, the second short circuit part GL-2, and the third short circuit part GL-3. The number of divisions can be changed.

상기 제2 연결패턴(121a)은 게이트 절연막(105) 위의 평탄화막(115) 내에 형성된 제2 단락부 콘택홀(117)을 통해 상기 제1 단락부(GL-1), 제2 단락부(GL-2) 및 제3 단락부(GL-3)와 각각 접촉된 플러그패턴(113f) 들을 서로 연결시켜 줌으로써, 상기 게이트 배선(GL)은 단락되지 않고 서로 연결된 구조가 된다.The second connection pattern 121a is formed through the second shorting contact hole 117 formed in the planarization film 115 on the gate insulating layer 105. By connecting the plug patterns 113f in contact with the GL-2 and the third short circuit portion GL-3, the gate lines GL are connected to each other without being shorted.

상기 제1 단락부(GL-1)와 제2 단락부(GL-2) 사이, 상기 제2 단락부(GL-2)와 제3 단락부(GL-3) 사이의 각 폭(W)은 구동 박막 트랜지스터(Td)의 면적(A)과 동일한 면적만큼씩 단락되도록 하여 상기 제2 연결패턴(121a)에 의해 서로 연결되도록 구성된다. 이때, 상기 제2 연결패턴(121a)은 스위칭 박막 트랜지스터(Ts)의 소스전극(113a) 또는 드레인 전극(113b)과 전기적으로 연결되는 제1 전극(121)과 동일한 물질로 구성된다. Each width W between the first short circuit part GL-1 and the second short circuit part GL-2 and between the second short circuit part GL-2 and the third short circuit part GL-3 is The circuits may be shorted by the same area as the area A of the driving thin film transistor Td so as to be connected to each other by the second connection pattern 121a. In this case, the second connection pattern 121a is made of the same material as the first electrode 121 electrically connected to the source electrode 113a or the drain electrode 113b of the switching thin film transistor Ts.

상기 구성으로 이루어진 본 발명에 따른 유기 전계 발광 표시장치(100)를 구성하는 스위칭 박막 트랜지스터(Ts)의 게이트 배선(GL)의 제2 실시 예를 형성하는 공정에 대해 도 12a 내지 12i를 참조하여 설명하면 다음과 같다. A process of forming the second embodiment of the gate line GL of the switching thin film transistor Ts constituting the organic light emitting display device 100 according to the present invention having the above structure will be described with reference to FIGS. 12A to 12I. Is as follows.

도 12a 내지 12i는 본 발명에 따른 유기발광 표시장치의 게이트 배선의 단락된 부분을 제2 연결패턴을 통해 연결시켜 주는 제2 실시 예 제조공정에 대해 개략적으로 나타낸 제조공정 단면도들이다.12A to 12I are schematic cross-sectional views illustrating a manufacturing process of a second embodiment in which a shorted portion of a gate wiring of an organic light emitting diode display according to the present invention is connected through a second connection pattern.

도 12a를 참조하면, 절연기판(101) 상에 제1 금속 도전층(103)을 스퍼터링 방법으로 증착한다. 이때, 상기 제1 금속 도전층(103)으로는 MoW, Al, Cr, Al/Cu 등의 도전성 금속막으로 형성되는데, 상기 게이트 배선을 형성하는 물질에는 반드시 이에 한정되지 않으며, 도전성 폴리머 등의 다양한 도전성 물질이 사용될 수 있다. Referring to FIG. 12A, the first metal conductive layer 103 is deposited on the insulating substrate 101 by a sputtering method. In this case, the first metal conductive layer 103 may be formed of a conductive metal film such as MoW, Al, Cr, Al / Cu, and the like, but is not limited thereto. Conductive materials can be used.

그 다음, 상기 제1 금속 도전층(103) 상에 제1 감광막(미도시)을 도포한 후, 노광 마스크(미도시)를 이용한 노광 공정 및 현상 공정을 통해 제1 감광막을 패터닝하여 제1 감광막패턴(미도시)을 형성한다.Next, after applying a first photoresist film (not shown) on the first metal conductive layer 103, the first photoresist film is patterned by an exposure process and a development process using an exposure mask (not shown) to form a first photoresist film. A pattern (not shown) is formed.

이어서, 도 12b를 참조하면, 상기 제1 감광막패턴(미도시)을 식각 마스크로 상기 제1 금속 도전층(103)을 선택적으로 식각하여 게이트 배선(GL)과 함께 이 게이트 배선(GL)으로부터 분기된 스위칭 게이트 전극(미도시, 도 5의 103a 참조)을 형성한다. 이때, 상기 게이트 배선(GL)은 기존과 같이 일체로 이루어진 형태가 아니라, 다수의 단락부, 예를 들어 제1 단락부(GL-1), 제2 단락부(GL-2) 및 제3 단락부 (GL-3) 들로 구성된다. 즉, 상기 제1 단락부(GL-1), 제2 단락부(GL-2) 및 제3 단락부(GL-3)는, 상기 제1 금속 도전층(103)의 패터닝시에, 일정 폭(W)만큼 단락되어 형성된다. 이때, 상기 게이트 배선(GL)을 구성하는 상기 제1 단락부(GL-1), 제2 단락부 (GL-2) 및 제3 단락부(GL-3)로 한정되는 것이 아니며, 필요에 의해 그 단락부의 개수가 변경될 수 있다. Next, referring to FIG. 12B, the first metal conductive layer 103 is selectively etched using the first photoresist pattern (not shown) as an etching mask to branch from the gate line GL together with the gate line GL. A switching gate electrode (not shown, see 103a in FIG. 5). In this case, the gate line GL is not formed as a single body, but a plurality of short circuits, for example, a first short circuit GL-1, a second short circuit GL-2, and a third short circuit. It consists of parts (GL-3). That is, the first short circuit portion GL-1, the second short circuit portion GL-2, and the third short circuit portion GL-3 have a predetermined width when the first metal conductive layer 103 is patterned. It is formed short-circuited by (W). At this time, the present invention is not limited to the first short circuit portion GL-1, the second short circuit portion GL-2, and the third short circuit portion GL-3 constituting the gate wiring GL. The number of the short circuit portions can be changed.

또한, 상기 일정 폭(W), 즉 상기 제1 단락부(GL-1)와 제2 단락부(GL-2) 사이, 상기 제2 단락부(GL-2)와 제3 단락부(GL-3) 사이의 각 폭(W)은 구동 박막 트랜지스터(Td)의 면적(A)과 동일한 면적만큼씩 단락되도록 한다. In addition, the predetermined width W, that is, between the first short circuit part GL-1 and the second short circuit part GL-2, the second short circuit part GL-2 and the third short circuit part GL−. Each width W between 3) is shorted by an area equal to the area A of the driving thin film transistor Td.

상기 게이트 배선(GL) 형성시에, 이 게이트 배선(GL)으로부터 분기되어 스위칭 박막 트랜지스터(Ts)를 구성하는 스위칭 게이트 전극(미도시, 도 5의 103a 참조)과 함께, 구동 박막 트랜지스터(Td)를 구성하며 상기 스위칭 게이트 전극과는 별개로 독립되게 구동 게이트 전극(미도시, 도 6의 103b 참조)을 동시에 형성한다.At the time of forming the gate line GL, the driving thin film transistor Td, together with a switching gate electrode (not shown in FIG. 5, 103a) constituting the switching thin film transistor Ts branched from the gate line GL. The driving gate electrode (not shown, see 103b of FIG. 6) is formed at the same time independently of the switching gate electrode.

그 다음, 도 12c를 참조하면, 상기 제1 감광막패턴(미도시)을 제거한 후, 상기 제1 단락부(GL-1), 제2 단락부(GL-2) 및 제3 단락부(GL-3)로 이루어진 게이트 배선(GL)을 포함한 절연기판(101) 전면에 게이트 절연막(105)을 증착한다. 이때, 상기 게이트 절연막(105)은 실리콘산화막(SiO2) 등의 무기 절연물질로 형성한다. Next, referring to FIG. 12C, after the first photoresist pattern is removed, the first short circuit part GL-1, the second short circuit part GL-2, and the third short circuit part GL- are removed. A gate insulating film 105 is deposited on the entire surface of the insulating substrate 101 including the gate wiring GL formed of 3). In this case, the gate insulating layer 105 is formed of an inorganic insulating material such as silicon oxide (SiO 2 ).

이어서, 상기 게이트 절연막(105) 상에 제2 감광막(미도시)을 도포한 후, 노광 마스크(미도시)를 이용한 노광 공정 및 현상 공정을 통해 제2 감광막을 패터닝하여 제2 감광막패턴(미도시)을 형성한다.Subsequently, after applying a second photoresist film (not shown) on the gate insulating film 105, the second photoresist film is patterned through an exposure process and a development process using an exposure mask (not shown) to form a second photoresist film pattern (not shown). ).

그 다음, 도 12d를 참조하면, 상기 제2 감광막패턴(미도시)을 식각 마스크로 상기 게이트 절연막(105)을 선택적으로 식각하여 상기 제1 단락부 (GL-1)와 제2 단락부(GL-2) 및 제3 단락부(GL-3) 일부를 노출시키는 단락 콘택홀(111)을 형성한다.Next, referring to FIG. 12D, the gate insulating layer 105 is selectively etched using the second photoresist layer pattern (not shown) as an etch mask to form the first short circuit portion GL-1 and the second short circuit portion GL. -2) and a short circuit contact hole 111 exposing a part of the third short circuit unit GL-3.

이어서, 도 12e를 참조하면, 상기 제2 감광막패턴(미도시)을 제거한 후, 상기 게이트 절연막(105)을 포함한 절연기판 (101) 전면에 제2 금속 도전층(미도시)을 스퍼터링 방법으로 증착한다. 이때, 상기 제2 금속 도전층(미도시)으로는 알루미늄 (Al), 알루미늄 합금(Al alloy), 텅스텐 (W), 구리 (Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐 (MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적절한 물질을 포함할 수도 있다. Next, referring to FIG. 12E, after removing the second photoresist layer pattern (not shown), a second metal conductive layer (not shown) is deposited on the entire surface of the insulating substrate 101 including the gate insulating layer 105 by a sputtering method. do. In this case, as the second metal conductive layer (not shown), aluminum (Al), aluminum alloy (Al alloy), tungsten (W), copper (Cu), copper alloy, molybdenum (Mo), silver (Ag), silver Alloys (Ag), Gold (Au), Au alloys, Chromium (Cr), Titanium (Ti), Titanium alloys (Ti alloys), Molytungsten (MoW), Motitanium (MoTi), Copper / Moli It may also comprise at least any one selected from the group of conductive metals comprising titanium (Cu / MoTi) or a combination of two or more thereof or other suitable materials.

그 다음, 도면에는 도시하지 않았지만, 상기 제2 금속 도전층(미도시) 상에 제3 감광막(미도시)을 도포한 후, 노광 마스크(미도시)를 이용한 노광 공정 및 현상 공정을 통해 상기 제3 감광막(미도시)을 패터닝하여 제3 감광막패턴(미도시)을 형성한다. Subsequently, although not shown in the drawings, a third photosensitive film (not shown) is coated on the second metal conductive layer (not shown), and then the exposure process and the developing process using an exposure mask (not shown) are performed. The third photoresist layer (not shown) is patterned to form a third photoresist layer pattern (not shown).

이어서, 도 12f를 참조하면, 제3 감광막패턴(미도시)을 식각 마스크로 상기 제2 금속 도전층(미도시)을 선택적으로 식각하여, 상기 단락 콘택홀(111)을 통해 상기 제1 단락부(GL-1), 제2 단락부(GL-2) 및 제3 단락부(GL-3) 각 각과 연결되는 플러그패턴(113f)을 형성한다. Next, referring to FIG. 12F, the second metal conductive layer (not shown) is selectively etched using a third photoresist pattern (not shown) as an etch mask, and the first shorting portion is formed through the short contact hole 111. A plug pattern 113f connected to each of the GL-1, the second short circuit GL-2, and the third short circuit GL-3 is formed.

그 다음, 도 12g를 참조하면, 상기 제3 감광막패턴(미도시)을 제거한 후, 상기 플러그패턴(113f)을 포함한 게이트 절연막(105) 상에 평탄화막(115)을 형성한다. 이때, 상기 평탄화막(115)으로는, 아크릴, BCB, 폴리 이미드와 같은 유기 물질를 사용한다. Next, referring to FIG. 12G, after the third photoresist layer pattern (not shown) is removed, the planarization layer 115 is formed on the gate insulating layer 105 including the plug pattern 113f. In this case, as the planarization film 115, an organic material such as acryl, BCB, and polyimide is used.

이어서, 도 12h를 참조하면, 노광 마스크를 이용한 노광 공정 및 현상 공정을 통해 상기 평탄화막(115)을 패터닝하여, 상기 플러그패턴(113f)을 노출시키는 플러그 콘택홀(117)을 형성한다.Next, referring to FIG. 12H, the planarization film 115 is patterned through an exposure process and a development process using an exposure mask to form a plug contact hole 117 exposing the plug pattern 113f.

그 다음, 도면에는 도시하지 않았지만, 상기 플러그 콘택홀(117)을 포함한 상기 평탄화막(115) 상부에 투명 도전물질, 예를 들어 ITO, IZO, ZnO, 또는 In2O3 로 이루어진 도전 물질층(미도시)을 증착한다. Next, although not shown, a conductive material layer made of a transparent conductive material, for example, ITO, IZO, ZnO, or In 2 O 3 , on the planarization film 115 including the plug contact hole 117 ( (Not shown).

이어서, 도면에는 도시하지 않았지만, 상기 도전 물질층(미도시) 상에 제4 감광막(미도시)을 도포한 후, 노광 마스크(미도시)를 이용한 노광 공정 및 현상 공정을 통해 상기 제4 감광막(미도시)을 선택적으로 패터닝하여 제3 감광막패턴(미도시)을 형성한다. Subsequently, although not shown, after applying a fourth photoresist film (not shown) on the conductive material layer (not shown), the fourth photoresist film (not shown) is subjected to an exposure process and a development process using an exposure mask (not shown). A third photoresist pattern (not shown) is formed by selectively patterning the pattern.

이어서, 도 12f를 참조하면, 제3 감광막패턴(미도시)을 식각 마스크로 상기 제2 금속 도전층(미도시)을 선택적으로 식각하여, 제2 연결패턴(121a)을 형성한다. 이때, 상기 제2 연결패턴(121a)은 상기 플러그패턴(113f)과 접촉됨으로써, 상기 제1 단락부(GL-1), 제2 단락부(GL-2) 및 제3 단락부(GL-3)은 서로 연결되게 된다.Next, referring to FIG. 12F, the second metal conductive layer (not shown) is selectively etched using a third photoresist pattern (not shown) as an etch mask to form a second connection pattern 121a. In this case, the second connection pattern 121a is in contact with the plug pattern 113f, whereby the first short circuit part GL-1, the second short circuit part GL-2, and the third short circuit part GL-3 are in contact with the plug pattern 113f. ) Are connected to each other.

이렇게 하여, 서로 단락된 상기 제1 단락부(GL-1), 제2 단락부(GL-2) 및 제3 단락부(GL-3)는 상기 제2 연결패턴(121a)을 통해 연결되어 게이트 배선(GL)을 형성하게 된다.In this way, the first short circuit portion GL-1, the second short circuit portion GL-2, and the third short circuit portion GL-3, which are shorted to each other, are connected through the second connection pattern 121a to form a gate. The wiring GL is formed.

본 발명에 따른 유기 전계 발광 표시장치 및 그 제조방법에 따르면, 독립적으로 분리되어 있는 구동 박막 트랜지스터(Td)의 게이트 전극 형태와 같이, 스위칭 박막 트랜지스터(Ts) (또는, 센싱 박막 트랜지스터)의 게이트 배선을 전체가 연결된 패턴 형태로 구성하지 않고 적어도 1 부분 이상이 국부적으로 단락된 형태로 구성하여, 이 단락된 부분들을 소스전극 및 드레인 전극 형성 물질 또는 유기전계 발광소자의 전극 형성 물질로 서로 연결시켜 줌으로써 한 화소 내의 구동 박막 트랜지스터(Td)와 스위칭 박막 트랜지스터(Ts) (또는, 센싱 박막 트랜지스터)의 소자 특성을 동일하게 유지할 수 있으므로 동일한 박막 트랜지스터 특성을 확보하게 되어 수율이 향상된다. According to the organic light emitting display according to the present invention and a method of manufacturing the same, the gate wiring of the switching thin film transistor Ts (or the sensing thin film transistor) is similar to that of the gate electrode of the driving thin film transistor Td that is independently separated. At least one part is locally shorted, and the shorted parts are connected to each other by a source electrode and a drain electrode forming material or an electrode forming material of an organic light emitting device. Since the device characteristics of the driving thin film transistor Td and the switching thin film transistor Ts (or the sensing thin film transistor) in one pixel can be kept the same, the same thin film transistor characteristics are secured and the yield is improved.

특히, 스위칭 박막 트랜지스터(Ts) (또는, 센싱 박막 트랜지스터)의 게이트 배선은 배선 전체가 연결된 패턴 형태로 구성하지 않고 적어도 1 부분 이상이 구동 박막 트랜지스터(Td)의 게이트 전극과 같이 국부적으로 단락된 독립된 형태로 구성한 상태에서, 후속 공정을 진행하여 박막 트랜지스터들을 형성한 이후에 상기 단락된 부분들을 연결하여 게이트 배선을 형성해 주기 때문에, 한 화소 내의 구동 박막 트랜지스터(Td)와 스위칭 박막 트랜지스터(Ts) (또는, 센싱 박막 트랜지스터)의 소자 특성을 동일하게 유지할 수 있게 된다.In particular, the gate wiring of the switching thin film transistor Ts (or the sensing thin film transistor) is not formed in a pattern form in which the entire wiring is connected, and at least one portion of the switching thin film transistor Ts is independently shorted locally like the gate electrode of the driving thin film transistor Td. In the configuration in the form of a shape, the thin film transistors are formed by a subsequent process to form the gate wiring by connecting the shorted portions, so that the driving thin film transistor Td and the switching thin film transistor Ts (or one pixel) in one pixel (or , The device characteristics of the sensing thin film transistor) can be maintained the same.

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시 예의 예시로서 해석되어야 한다. 예를 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 박막 트랜지스터의 구성 요소는 다양화할 수 있을 것이고, 구조 또한 다양한 형태로 변형할 수 있을 것이다. While many details are set forth in the foregoing description, they should be construed as illustrative of preferred embodiments, rather than to limit the scope of the invention. For example, those of ordinary skill in the art to which the present invention pertains will be able to vary the components of the thin film transistor of the present invention, the structure may be modified in various forms.

본 발명의 산화물 반도체를 이용한 박막 트랜지스터는 유기 전계 발광 표시장치를 포함한 평판표시장치뿐만 아니라 메모리소자 및 논리 소자 분야에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시 예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.It will be appreciated that the thin film transistor using the oxide semiconductor of the present invention can be applied not only to flat panel displays including organic light emitting displays, but also to memory devices and logic devices. Therefore, the scope of the present invention should not be defined by the described embodiments, but should be determined by the technical spirit described in the claims.

101: 절연기판 103a: 스위칭 게이트 전극
103b: 구동 박막 트랜지스터 105: 게이트 절연막
107a, 107b: 반도체 활성층 109a, 109b: 식각 정지층
111: 단락부 콘택홀 113a, 113c: 소스전극
113b, 113d: 드레인 전극 113e: 제1 연결패턴
113f: 플러그패턴 115: 평탄화막
117: 플러그 콘택홀 121: 제1 전극
121a: 제2 연결패턴 123: 화소정의막
125: 유기층 127: 제2 전극
130: 유기전계 발광소자 140: 게이트 배선 연결부
GL: 게이트 배선 GL-1: 제1 단락부
GL-2: 제2 단락부 GL-3: 제3 단락부
DL: 데이터 배선 PL: 전원배선
Ts: 스위칭 박막 트랜지스터 Td: 구동 박막 트랜지스터
W: 단락부들 간의 이격 폭 101: insulating substrate 103a: switching gate electrode
103b: driving thin film transistor 105: gate insulating film
107a and 107b: semiconductor active layer 109a and 109b: etch stop layer
111: short-circuit contact hole 113a, 113c: source electrode
113b and 113d: drain electrode 113e: first connection pattern
113f: plug pattern 115: planarization film
117: plug contact hole 121: first electrode
121a: second connection pattern 123: pixel defining layer
125: organic layer 127: second electrode
130: organic light emitting device 140: gate wiring connection
GL: Gate wiring GL-1: First short circuit
GL-2: Second Shorting Section GL-3: Third Shorting Section
DL: data wiring PL: power wiring
Ts: switching thin film transistor Td: driving thin film transistor
W: separation width between short circuits

Claims (13)

절연기판;
상기 절연기판상에 형성되고, 적어도 2개 이상의 단락부를 갖는 게이트 배선과 상기 게이트 배선으로부터 분기된 스위칭 게이트 전극과, 상기 게이트 배선과 독립되어 분리 형성된 구동 게이트 전극;
상기 스위칭 게이트 전극과 구동 게이트 전극을 포함한 기판 전면에 형성된 게이트 절연막;
상기 스위칭 게이트 전극과 구동 게이트 전극 위의 상기 게이트 절연막 상에 형성되고 산화물 반도체를 이루어진 반도체 활성층;
상기 반도체 활성층 상에 형성되고 서로 이격된 소스전극과 드레인 전극;
상기 2개 이상의 단락부를 연결시켜 주는 연결패턴;
상기 소스전극과 드레인 전극을 포함한 기판 전면에 형성된 평탄화막;
상기 평탄화막 상에 형성되고, 화소영역마다 형성되는 제1 전극;
상기 제1 전극 사이에서 상기 제1 전극의 외곽부를 덮으며 상기 평탄화막 상부에 형성된 화소정의막; 및
상기 제1 전극 상부에 형성된 유기층; 및 상기 유기층 상에 형성된 제2 전극을 포함하여 구성되고,
상기 연결패턴은 상기 평탄화막 상에 형성되고, 상기 게이트 절연막 상에 형성되어 상기 2개 이상의 단락부들과 각각 연결된 플러그패턴과 상기 평탄화막 내에 형성된 플러그 콘택홀을 통해 상기 플러그패턴과 연결되어 상기 게이트 배선을 연결시켜 주는 것을 특징으로 하는 유기 전계 발광 표시장치.Insulating substrate;
A gate wiring formed on the insulating substrate and having at least two short circuits, a switching gate electrode branched from the gate wiring, and a driving gate electrode separated from the gate wiring;
A gate insulating film formed on an entire surface of the substrate including the switching gate electrode and the driving gate electrode;
A semiconductor active layer formed on the gate insulating film on the switching gate electrode and the driving gate electrode and formed of an oxide semiconductor;
Source and drain electrodes formed on the semiconductor active layer and spaced apart from each other;
A connection pattern connecting the two or more short circuits;
A planarization layer formed on an entire surface of the substrate including the source electrode and the drain electrode;
A first electrode formed on the planarization film and formed for each pixel region;
A pixel definition layer formed on the planarization layer and covering an outer portion of the first electrode between the first electrodes; And
An organic layer formed on the first electrode; And a second electrode formed on the organic layer,
The connection pattern is formed on the planarization layer, is formed on the gate insulating layer, and is connected to the plug pattern through a plug contact hole formed in the planarization layer and a plug pattern respectively formed in the planarization layer. The organic light emitting display device, characterized in that for connecting. 제1 항에 있어서, 상기 연결패턴은 상기 게이트 절연막 상에 형성되고, 상기 게이트 절연막 내에 형성된 단락부 콘택홀을 통해 상기 2개 이상의 단락부들을 연결시켜 상기 게이트 배선을 연결시켜 주는 것을 특징으로 하는 유기 전계 발광 표시장치.The organic light emitting diode display as claimed in claim 1, wherein the connection pattern is formed on the gate insulating layer, and the at least two shorting portions are connected to each other through a shorting contact hole formed in the gate insulating layer to connect the gate wiring. EL display. 삭제delete 제1 항에 있어서, 상기 절연기판상에 형성되고 적어도 2개 이상의 단락부를 갖는 게이트 배선으로부터 분기된 스위칭 게이트 전극과, 상기 스위칭 게이트 전극을 포함한 기판 전면에 형성된 게이트 절연막, 상기 스위칭 게이트 전극 위의 상기 게이트 절연막 상에 형성되고 산화물 반도체를 이루어진 반도체 활성층과, 상기 반도체 활성층 상에 형성되고 서로 이격된 소스전극과 드레인 전극은 스위칭 박막 트랜지스터를 구성하는 것을 특징으로 하는 유기 전계 발광 표시장치.2. The semiconductor device of claim 1, further comprising: a switching gate electrode formed on the insulating substrate and branched from a gate wiring having at least two short circuit portions, a gate insulating film formed on an entire surface of the substrate including the switching gate electrode, and the switching gate electrode. And a semiconductor active layer formed on a gate insulating film and formed of an oxide semiconductor, and a source electrode and a drain electrode formed on the semiconductor active layer and spaced apart from each other to form a switching thin film transistor. 제1 항에 있어서, 상기 절연기판상에 형성되고 상기 게이트 배선과 독립되어 분리 형성된 구동 게이트 전극과, 상기 구동 게이트 전극을 포함한 기판 전면에 형성된 게이트 절연막과, 상기 구동 게이트 전극 위의 상기 게이트 절연막 상에 형성되고 산화물 반도체를 이루어진 반도체 활성층과, 상기 반도체 활성층 상에 형성되고 서로 이격된 소스전극과 드레인 전극은 구동 박막 트랜지스터를 구성하는 것을 특징으로 하는 유기 전계 발광 표시장치.2. The semiconductor device of claim 1, further comprising: a driving gate electrode formed on the insulating substrate and separated from the gate wiring; a gate insulating film formed on the entire surface of the substrate including the driving gate electrode; and a gate insulating film on the driving gate electrode. And a semiconductor active layer formed on the semiconductor active layer and a source electrode and a drain electrode formed on the semiconductor active layer and spaced apart from each other to constitute a driving thin film transistor. 삭제delete 절연기판상에 적어도 2개 이상의 단락부를 갖는 게이트 배선과 상기 게이트 배선으로부터 분기된 스위칭 게이트 전극과, 상기 게이트 배선과 분리 형성된 구동 게이트 전극을 형성하는 단계;
상기 스위칭 게이트 전극과 구동 게이트 전극을 포함한 기판 전면에 게이트 절연막을 형성하는 단계;
상기 스위칭 게이트 전극과 구동 게이트 전극 위의 상기 게이트 절연막 상에 산화물 반도체를 이루어진 반도체 활성층을 형성하는 단계;
상기 반도체 활성층 상에 서로 이격된 소스전극과 드레인 전극을 형성하는 단계;
상기 적어도 2개 이상의 단락부를 연결시켜 주는 연결패턴을 형성하는 단계;
상기 소스전극과 드레인 전극을 포함한 기판 전면에 평탄화막을 형성하는 단계;
상기 평탄화막 상에 화소영역마다 형성되는 제1 전극을 형성하는 단계;
상기 제1 전극 사이에서 상기 제1 전극의 외곽부를 덮으며 상기 평탄화막 상부에 화소정의막을 형성하는 단계;
상기 제1 전극 상부에 유기층을 형성하는 단계; 및
상기 유기층 상에 제2 전극을 형성하는 단계를 포함하여 구성되고,
상기 연결패턴을 형성하는 단계는,
상기 게이트 절연막 내에 단락부 콘택홀을 형성하는 공정과,
상기 게이트 절연막 상에 상기 단락부 콘택홀을 통해 상기 2개 이상의 단락부들과 각각 연결되는 플러그패턴을 형성하는 공정과,
상기 플러그패턴을 포함한 상기 게이트 절연막 상에 평탄화막을 형성하는 공정과,
상기 평탄화막에 상기 플러그패턴을 노출시키는 플러그 콘택홀을 형성하는 공정과,
상기 평탄화막 상에 상기 플러그 콘택홀을 통해 상기 2개 이상의 단락부들과 각각 연결된 플러그패턴과 연결되는 제2 연결패턴을 형성하여 상기 게이트 배선을 연결시켜 주는 공정으로 이루어지는 것을 특징으로 하는 유기전계 발광 표시장치 제조방법.Forming a gate wiring having at least two short circuit portions on the insulating substrate, a switching gate electrode branched from the gate wiring, and a driving gate electrode separated from the gate wiring;
Forming a gate insulating film on an entire surface of the substrate including the switching gate electrode and the driving gate electrode;
Forming a semiconductor active layer comprising an oxide semiconductor on the gate insulating film on the switching gate electrode and the driving gate electrode;
Forming a source electrode and a drain electrode spaced apart from each other on the semiconductor active layer;
Forming a connection pattern connecting the at least two short circuit parts;
Forming a planarization layer on an entire surface of the substrate including the source electrode and the drain electrode;
Forming a first electrode on each of the pixel areas on the planarization layer;
Forming a pixel definition layer on the planarization layer to cover an outer portion of the first electrode between the first electrodes;
Forming an organic layer on the first electrode; And
And forming a second electrode on the organic layer,
Forming the connection pattern,
Forming a short circuit contact hole in the gate insulating film;
Forming a plug pattern respectively connected to the at least two short circuit parts through the short circuit contact hole on the gate insulating layer;
Forming a planarization film on the gate insulating film including the plug pattern;
Forming a plug contact hole exposing the plug pattern in the planarization layer;
And forming a second connection pattern on the planarization layer through the plug contact hole, the second connection pattern being connected to the plug patterns respectively connected to the at least two short circuits, thereby connecting the gate lines. Device manufacturing method. 제7 항에 있어서, 상기 연결패턴을 형성하는 단계는,
상기 게이트 절연막 내에 단락부 콘택홀을 형성하는 공정과,
상기 게이트 절연막 상에 상기 단락부 콘택홀을 통해 상기 2개 이상의 단락부들을 연결시키는 연결패턴을 형성하여 상기 게이트 배선을 연결시켜 주는 공정을 통해 이루어지는 것을 특징으로 하는 유기 전계 발광 표시장치 제조방법.The method of claim 7, wherein forming the connection pattern,
Forming a short circuit contact hole in the gate insulating film;
And forming a connection pattern connecting the two or more short circuit portions through the short circuit contact hole on the gate insulating layer to connect the gate wirings. 삭제delete 제7 항에 있어서, 상기 절연기판상에 형성되고 적어도 2개 이상의 단락부를 갖는 게이트 배선으로부터 분기된 스위칭 게이트 전극과, 상기 스위칭 게이트 전극을 포함한 기판 전면에 형성된 게이트 절연막, 상기 스위칭 게이트 전극 위의 상기 게이트 절연막 상에 형성되고 산화물 반도체를 이루어진 반도체 활성층과, 상기 반도체 활성층 상에 형성되고 서로 이격된 소스전극과 드레인 전극은 스위칭 박막 트랜지스터를 구성하는 것을 특징으로 하는 유기 전계 발광 표시장치 제조방법.The semiconductor device of claim 7, further comprising: a switching gate electrode formed on the insulating substrate and branched from a gate wiring having at least two short circuits, a gate insulating film formed on an entire surface of the substrate including the switching gate electrode, and the gate on the switching gate electrode. A semiconductor active layer formed on a gate insulating film and formed of an oxide semiconductor, and a source electrode and a drain electrode formed on the semiconductor active layer and spaced apart from each other constitute a switching thin film transistor. 제7 항에 있어서, 상기 절연기판상에 형성되고 상기 게이트 배선과 독립되어 분리 형성된 구동 게이트 전극과, 상기 구동 게이트 전극을 포함한 기판 전면에 형성된 게이트 절연막과, 상기 구동 게이트 전극 위의 상기 게이트 절연막 상에 형성되고 산화물 반도체를 이루어진 반도체 활성층과, 상기 반도체 활성층 상에 형성되고 서로 이격된 소스전극과 드레인 전극은 구동 박막 트랜지스터를 구성하는 것을 특징으로 하는 유기 전계 발광 표시장치 제조방법.8. The semiconductor device of claim 7, further comprising: a driving gate electrode formed on the insulating substrate and separated from the gate wiring; a gate insulating film formed on the entire surface of the substrate including the driving gate electrode; and a gate insulating film on the driving gate electrode. And a semiconductor active layer formed on the semiconductor active layer, and a source electrode and a drain electrode formed on the semiconductor active layer and spaced apart from each other to constitute a driving thin film transistor. 삭제delete 제7 항에 있어서, 상기 소스전극과 드레인 전극을 형성하기 전 단계에, 상기 스위칭 게이트 전극 및 구동 게이트 전극 위의 반도체 활성층 상에 식각 정지층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 유기 전계 발광 표시장치 제조방법.The organic field of claim 7, further comprising forming an etch stop layer on the semiconductor active layer on the switching gate electrode and the driving gate electrode before forming the source electrode and the drain electrode. Method of manufacturing a light emitting display device.
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