KR102059690B1 - III-V semiconductor device and method of manufacturing the same - Google Patents
III-V semiconductor device and method of manufacturing the same Download PDFInfo
- Publication number
- KR102059690B1 KR102059690B1 KR1020170050720A KR20170050720A KR102059690B1 KR 102059690 B1 KR102059690 B1 KR 102059690B1 KR 1020170050720 A KR1020170050720 A KR 1020170050720A KR 20170050720 A KR20170050720 A KR 20170050720A KR 102059690 B1 KR102059690 B1 KR 102059690B1
- Authority
- KR
- South Korea
- Prior art keywords
- passivation layer
- gate electrode
- layer
- drain
- source
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 114
- 238000004519 manufacturing process Methods 0.000 title description 14
- 238000002161 passivation Methods 0.000 claims abstract description 117
- 229920001486 SU-8 photoresist Polymers 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims description 48
- 230000015556 catabolic process Effects 0.000 claims description 11
- 230000035939 shock Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 267
- 229910052581 Si3N4 Inorganic materials 0.000 description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 15
- 239000000463 material Substances 0.000 description 13
- 230000000052 comparative effect Effects 0.000 description 10
- 238000005530 etching Methods 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 229910002601 GaN Inorganic materials 0.000 description 8
- 239000011810 insulating material Substances 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 8
- 239000011241 protective layer Substances 0.000 description 8
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 7
- 125000006850 spacer group Chemical group 0.000 description 7
- 238000011161 development Methods 0.000 description 6
- 239000010931 gold Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000011777 magnesium Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052809 inorganic oxide Inorganic materials 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000002203 pretreatment Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13064—High Electron Mobility Transistor [HEMT, HFET [heterostructure FET], MODFET]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
III-V족 반도체 소자는, 기판 상에 배치된 반도체층 적층 구조; 상기 반도체층 적층 구조 상에서 서로 이격되어 배치되는 소스 전극 및 드레인 전극; 상기 반도체층 적층 구조 상에서, 상기 소스 전극 및 상기 드레인 전극 사이에 배치되는 게이트 전극; 상기 게이트 전극과 상기 반도체층 적층 구조 사이에 배치되며, SU-8 포토레지스트를 포함하는 제1 패시베이션층; 상기 반도체층 적층 구조 및 상기 게이트 전극을 커버하도록 배치되며, SU-8 포토레지스트를 포함하는 제2 패시베이션층; 및 상기 소스 전극 및 상기 드레인 전극을 커버하며, SU-8 포토레지스트를 포함하는 제3 패시베이션층;을 포함한다. The III-V semiconductor device includes a semiconductor layer stacked structure disposed on a substrate; Source and drain electrodes spaced apart from each other on the semiconductor layer stack structure; A gate electrode disposed between the source electrode and the drain electrode on the semiconductor layer stack structure; A first passivation layer disposed between the gate electrode and the semiconductor layer stack structure and including a SU-8 photoresist; A second passivation layer disposed to cover the semiconductor layer stack and the gate electrode, the second passivation layer comprising a SU-8 photoresist; And a third passivation layer covering the source electrode and the drain electrode and comprising a SU-8 photoresist.
Description
본 발명은 III-V족 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는, 이종접합 구조를 갖는 III-V족 반도체 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a group III-V semiconductor device and a manufacturing method thereof, and more particularly, to a group III-V semiconductor device having a heterojunction structure and a method of manufacturing the same.
정보통신기술의 발달과 함께 고주파, 고온, 고전력 전자소자에 대한 요구가 증가되고 있으며, 특히 고전력을 제어할 수 있는 파워 소자에 대한 다양한 연구가 진행되고 있다. III-V족 화합물 반도체 계열의 이종접합 구조를 이용하는 고 전자이동도 트랜지스터(high electron mobility transistor, HEMT) 소자의 경우, 접합 계면에서의 밴드 불연속(band-discontinuity)이 크기 때문에 접합 계면에 높은 농도의 전자가 집중되는 2차원 전자 가스(2-dimensional electron gas, 2DEG) 영역이 형성될 수 있고, 상기 2DEG 영역에서 높은 전자 이동도(electron mobility)를 가질 수 있다. 따라서, 높은 항복 전압(breakdown voltage), 높은 포화 전류 등을 갖는 III-V족 반도체 소자에 관한 연구가 다양하게 수행되고 있다.With the development of information and communication technology, the demand for high frequency, high temperature, and high power electronic devices is increasing, and in particular, various studies on power devices capable of controlling high power are being conducted. High electron mobility transistor (HEMT) devices using heterojunction structures of group III-V compound semiconductor series have a high concentration at the junction interface due to the large band discontinuity at the junction interface. A 2-dimensional electron gas (2DEG) region in which electrons are concentrated may be formed, and may have high electron mobility in the 2DEG region. Therefore, various studies have been conducted on group III-V semiconductor devices having high breakdown voltage, high saturation current, and the like.
그러나, 일반적으로 상기 2DEG 영역의 계면에서 전자의 표면 트랩핑 현상에 의하여 드레인 전류가 감소하고, 핀치오프(pinch-off) 상태에서 누설 전류가 발생하는 등 내전압 특성이 저하되는 현상이 발생할 수 있고, 이를 해결하기 위하여 실리콘 산화물 또는 실리콘 질화물과 같은 무기 절연 물질의 보호층을 형성하는 연구가 수행된 바 있다. 그러나, 상기 무기 절연 물질을 형성하기 위하여 플라즈마를 사용한 증착 공정 또는 식각 공정이 필요하다. 따라서, 플라즈마에 노출될 때 또는 식각 공정에 의해 일반적으로 에피택셜층인 III-V족 반도체 층에 크랙 등과 같은 손상이 발생할 수 있다. 도 1a 및 도 1b는 실리콘 질화물로 보호층을 형성한 경우 발생한 크랙들을 나타내는 이미지들이다. 또한, III-V족 반도체 소자의 이러한 손상에 의해 드레인 전류 밀도 감소, 핀치오프 불량 현상 등이 발생할 수 있으므로, III-V족 반도체 소자의 내전압 특성이 저하되는 문제가 있다.However, in general, drain current may decrease due to surface trapping of electrons at the interface of the 2DEG region, and a breakdown voltage characteristic may occur such that leakage current occurs in a pinch-off state. In order to solve this problem, researches for forming a protective layer of an inorganic insulating material such as silicon oxide or silicon nitride have been conducted. However, a deposition process or an etching process using plasma is required to form the inorganic insulating material. Therefore, damage such as cracks or the like may occur in the III-V semiconductor layer, which is generally an epitaxial layer, when exposed to plasma or by an etching process. 1A and 1B are images illustrating cracks generated when a protective layer is formed of silicon nitride. In addition, since such damage of the III-V semiconductor device may cause a decrease in the drain current density, a poor pinch-off phenomenon, and the like, there is a problem that the withstand voltage characteristics of the III-V semiconductor device are degraded.
본 발명의 기술적 과제는 내전압 특성이 우수한 III-V족 반도체 소자를 제공하는 것이다.The technical problem of the present invention is to provide a group III-V semiconductor device having excellent withstand voltage characteristics.
또한, 본 발명의 다른 기술적 과제는, 내전압 특성이 우수한 III-V족 반도체 소자의 제조 방법을 제공하는 것이다. In addition, another technical problem of the present invention is to provide a method for manufacturing a III-V semiconductor device having excellent withstand voltage characteristics.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 III-V족 반도체 소자는, 기판 상에 배치된 반도체층 적층 구조; 상기 반도체층 적층 구조 상에서 서로 이격되어 배치되는 소스 전극 및 드레인 전극; 상기 반도체층 적층 구조 상에서, 상기 소스 전극 및 상기 드레인 전극 사이에 배치되는 게이트 전극; 상기 게이트 전극과 상기 반도체층 적층 구조 사이에 배치되며, SU-8 포토레지스트를 포함하는 제1 패시베이션층; 상기 반도체층 적층 구조 및 상기 게이트 전극을 커버하도록 배치되며, SU-8 포토레지스트를 포함하는 제2 패시베이션층; 상기 소스 전극 및 상기 드레인 전극 상에 각각 형성된 소스 패드 및 드레인 패드; 및 상기 제2 패시베이션층, 상기 소스 전극 및 상기 드레인 전극, 상기 소스 패드 및 상기 드레인 패드들을 커버하며, SU-8 포토레지스트를 포함하는 제3 패시베이션층;을 포함하며,
상기 제1 패시베이션층 및 상기 제2 패시베이션층이 SU-8 포토레지스트를 포함함에 따라, 드레인 전류 붕괴(collapse) 형상, 및 핀치 오프 상태에서의 누설 전류 발생 및 소스와 드레인 사이의 항복전압 특성 저하 현상을 방지하고, The III-V semiconductor device according to the present invention for achieving the above technical problem, the semiconductor layer laminated structure disposed on the substrate; Source and drain electrodes spaced apart from each other on the semiconductor layer stack structure; A gate electrode disposed between the source electrode and the drain electrode on the semiconductor layer stack structure; A first passivation layer disposed between the gate electrode and the semiconductor layer stack structure and including a SU-8 photoresist; A second passivation layer disposed to cover the semiconductor layer stack and the gate electrode, the second passivation layer comprising a SU-8 photoresist; A source pad and a drain pad respectively formed on the source electrode and the drain electrode; And a third passivation layer covering the second passivation layer, the source electrode and the drain electrode, the source pad and the drain pad, and including a SU-8 photoresist.
As the first passivation layer and the second passivation layer include a SU-8 photoresist, a drain current collapse shape and a leakage current in the pinch-off state and a breakdown voltage characteristic between the source and the drain are reduced. Prevent,
상기 제3 패시베이션층은 노출된 상기 소스 패드, 상기 드레인 패드의 구성요소들이 외부로부터의 기계적 충격 또는 습기에 의해 손상되는 것을 방지하며,
상기 게이트 전극은, 상기 반도체층 적층 구조와 접촉하며 제1 폭(W1)을 갖는 제1 부분, 및 상기 제1 부분 상부에 배치되며, 상기 제1 폭(W1)보다 큰 제2 폭(W2)을 갖는 제2 부분을 포함하며,
상기 제1 패시베이션층은 상기 게이트 전극의 상기 제1 부분의 측면과 접촉하며,
상기 소스 전극은 상기 게이트 전극 상부까지 연장하여 상기 소스 전극과 상기 게이트 전극이 오버랩되며, 상기 게이트 전극 및 상기 소스 전극 사이에 상기 제2 패시베이션층이 개재되는(interposed) 것을 특징으로 한다. The third passivation layer prevents the exposed components of the source pad and the drain pad from being damaged by mechanical shock or moisture from the outside,
The gate electrode is in contact with the semiconductor layer stack structure and has a first width W1 and a second width W2 disposed above the first portion and larger than the first width W1. A second portion having:
The first passivation layer is in contact with a side surface of the first portion of the gate electrode,
The source electrode extends over the gate electrode so that the source electrode and the gate electrode overlap each other, and the second passivation layer is interposed between the gate electrode and the source electrode.
예시적인 실시예들에 있어서, 상기 제1 패시베이션층 및 상기 제2 패시베이션층은 SU-8 포토레지스트를 포함할 수 있다.In example embodiments, the first passivation layer and the second passivation layer may include a SU-8 photoresist.
예시적인 실시예들에 있어서, 상기 소스 전극 및 상기 드레인 전극을 커버하며, SU-8 포토레지스트를 포함하는 제3 패시베이션층을 더 포함할 수 있다.In example embodiments, the semiconductor device may further include a third passivation layer covering the source electrode and the drain electrode and including a SU-8 photoresist.
예시적인 실시예들에 있어서, 상기 게이트 전극은, 상기 반도체층 적층 구조와 접촉하며 제1 폭(W1)을 갖는 제1 부분, 및 상기 제1 부분 상부에 배치되며, 상기 제1 폭(W1)보다 큰 제2 폭(W2)을 갖는 제2 부분을 포함하며, 상기 제1 패시베이션층은 상기 게이트 전극의 상기 제1 부분의 측면과 접촉할 수 있다.In example embodiments, the gate electrode is in contact with the semiconductor layer stack structure and has a first width W1, and is disposed over the first portion, and the first width W1. And a second portion having a larger second width W2, wherein the first passivation layer may contact a side of the first portion of the gate electrode.
예시적인 실시예들에 있어서, 상기 제2 패시베이션층은 상기 게이트 전극의 제2 부분의 상면 및 측면들을 둘러쌀 수 있다.In example embodiments, the second passivation layer may surround the top and side surfaces of the second portion of the gate electrode.
예시적인 실시예들에 있어서, 상기 게이트 전극은 하부 폭이 제1 폭(W1)을 갖고, 상부 폭이 제2 폭(W2)을 갖는 감마 형상으로써, 상부 폭(W2)이 하부 폭(W1)보다 큰 감마(Γ) 형상을 갖는 감마 게이트 전극일 수 있다.In example embodiments, the gate electrode has a gamma shape having a lower width having a first width W1 and an upper width having a second width W2, such that the upper width W2 is a lower width W1. It may be a gamma gate electrode having a larger gamma (Γ) shape.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상부 폭(W2)이 하부 폭(W1)보다 큰 T 형상을 갖는 T-형 게이트 전극일 수 있다.In example embodiments, the gate electrode may be a T-type gate electrode having a T shape in which an upper width W2 is greater than a lower width W1.
예시적인 실시예들에 있어서, 상기 소스 전극은 상기 게이트 전극 상부까지 연장하여 상기 소스 전극과 상기 게이트 전극이 오버랩되며, 상기 게이트 전극 및 상기 소스 전극 사이에 상기 제2 패시베이션층이 개재될(interposed) 수 있다.In example embodiments, the source electrode extends over the gate electrode so that the source electrode and the gate electrode overlap, and the second passivation layer is interposed between the gate electrode and the source electrode. Can be.
본 발명에 따른 III-V족 반도체 소자는 포토레지스트를 포함하는 패시베이션층을 구비함에 따라, 실리콘 산화물 또는 실리콘 질화물과 같은 무기 절연 물질의 보호층을 형성할 때 발생할 수 있는 플라즈마로의 노출 또는 식각 공정에 의한 상기 소자의 손상을 방지할 수 있다. 따라서, 상기 III-V족 반도체 소자는 우수한 내전압성을 가질 수 있다.The III-V semiconductor device according to the present invention has a passivation layer including a photoresist, so that exposure or etching to plasma may occur when forming a protective layer of an inorganic insulating material such as silicon oxide or silicon nitride. It is possible to prevent damage to the device by. Therefore, the group III-V semiconductor device may have excellent voltage resistance.
도 1a 및 도 1b는 실리콘 질화물로 보호층을 형성한 경우 발생한 크랙들을 나타내는 이미지들이다.
도 2는 예시적인 실시예들에 따른 III-V족 반도체 소자를 나타내는 단면도이다.
도 3은 예시적인 실시예들에 따른 III-V족 반도체 소자를 나타내는 단면도이다.
도 4는 예시적인 실시예들에 따른 III-V족 반도체 소자를 나타내는 단면도이다.
도 5 내지 도 11은 예시적인 실시예들에 따른 III-V족 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 12는 도 5 내지 도 11을 참조로 설명한 상기 제조 방법에 따라 완성된 III-V족 반도체 소자의 상면을 나타내는 이미지이다.
도 13a 내지 도 13c는 본 발명의 실험예와 비교예들에 따른 III-V족 반도체 소자의 항복전압 특성을 나타내는 그래프들이다.1A and 1B are images illustrating cracks generated when a protective layer is formed of silicon nitride.
2 is a cross-sectional view illustrating a group III-V semiconductor device according to example embodiments.
3 is a cross-sectional view illustrating a III-V semiconductor device according to example embodiments.
4 is a cross-sectional view illustrating a group III-V semiconductor device according to example embodiments.
5 through 11 are cross-sectional views illustrating a method of manufacturing a group III-V semiconductor device according to example embodiments.
FIG. 12 is an image illustrating an upper surface of a group III-V semiconductor device completed according to the manufacturing method described with reference to FIGS.
13A to 13C are graphs illustrating breakdown voltage characteristics of a III-V semiconductor device according to Experimental Examples and Comparative Examples of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Embodiments of the present invention are provided to more fully explain the technical idea of the present invention to those skilled in the art, and the following embodiments may be modified in many different forms, and The scope of the technical idea is not limited to the following examples. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the inventive concept to those skilled in the art. As used herein, the term "and / or" includes any and all combinations of one or more of the listed items. Like numbers refer to like elements all the time. Furthermore, various elements and regions in the drawings are schematically drawn. Therefore, the technical idea of the present invention is not limited by the relative size or the distance drawn in the accompanying drawings.
도 2는 예시적인 실시예들에 따른 III-V족 반도체 소자(100)를 나타내는 단면도이다. 2 is a cross-sectional view illustrating a III-
도 2를 참조하면, III-V족 반도체 소자(100)는 기판(110), 반도체층 적층 구조(120), 소스 전극(142), 드레인 전극(144) 및 게이트 전극(146)을 포함할 수 있다.Referring to FIG. 2, the group III-
기판(110)은 실리콘 카바이드(SiC) 기판, 실리콘 기판, 갈륨 비소(GaAs) 기판, 갈륨 질화물(GaN) 기판, 인듐 포스파이드(InP) 기판, 알루미늄 질화물(AlN) 기판, 사파이어 기판 또는 글래스 기판 등을 사용할 수 있다. The
반도체층 적층 구조(120)는 기판(110) 상에 순차적으로 적층되는 복수의 III-V족 반도체 층들을 포함할 수 있다. 각각의 III-V족 반도체 층들의 농도 및 조성은 달라질 수 있다. 예시적인 실시예들에 있어서, 반도체층 적층 구조(120)는 제1 및 제2 채널층들(121, 122) 및 채널 공급층(124)을 포함할 수 있다. 제1 및 제2 채널층들(121, 122)은 각각 도핑되지 않은 갈륨 질화물을 포함하고, 채널 공급층(124)은 알루미늄 갈륨 질화물을 포함할 수 있다. 예를 들면, 채널 공급층(124)은 마그네슘(Mg), 실리콘(Si) 등의 불순물이 소정 농도로 도핑된 AlGaN 층일 수 있다. 채널 공급층(124)과 마주보는 제1 채널층(121)의 상면 근처에 2차원의 전자 가스 층(2-dimensional electron gas layer, 2DEG 층)(도시되지 않음)이 형성될 수 있다. 이러한 2DEG 층이 III-V족 반도체 소자(100)의 채널 영역(channel region)을 구성할 수 있다.The semiconductor
또한, 기판(110)과 제1 채널층(121) 사이에는 버퍼층(112)이 더 형성될 수 있다. 버퍼층(112)은 기판(110) 물질과 제1 채널층(121) 사이에서, 기판(110) 물질과 제1 채널층(121)의 격자상수 차이에 의한 미스핏 전위(misfit dislocation) 등의 결함 발생을 방지하는 버퍼일 수 있다. 버퍼층(112)은 예를 들면 알루미늄 질화물(AlN)을 포함할 수 있고, 예를 들면 알루미늄의 함량이 점진적으로 증가하거나 감소하는 복수의 알루미늄 갈륨 질화물(AlGaN) 층들을 포함하는 적층 구조일 수도 있다. In addition, a
반도체층 적층 구조(120)는 채널 공급층(124)과 제2 채널층(122) 사이에 배치된 스페이서층(123) 및 채널 공급층(124) 상에 배치된 캡핑층(125)을 더 포함할 수 있다. 예를 들면, 스페이서층(123)은 도핑되지 않은 AlGaN 층일 수 있고, 캡핑층(125)은 도핑되지 않은 AlGaN 층일 수 있다. 그러나, 스페이서층(123)과 캡핑층(125)의 물질 및 배치는 이에 한정되는 것은 아니다. The
소스 전극(142) 및 드레인 전극(144)은 반도체층 적층 구조(120) 상에 각각 적어도 하나 형성될 수 있다. 도 2에는 두 개의 소스 전극들(142) 사이에 하나의 드레인 전극(144)이 형성된 것이 도시되었다. 구체적으로, 반도체층 적층 구조(120) 상에 소스 오믹층(132) 및 드레인 오믹층(134)이 형성되고, 소스 오믹층(132) 및 드레인 오믹층(134) 상에 각각 소스 전극(142) 및 드레인 전극(144)이 형성될 수 있다. 소스 전극(142) 및 드레인 전극(144) 상부에 소스 패드(162) 및 드레인 패드(164)가 더 형성될 수 있다. 소스 및 드레인 오믹층들(132, 134)은 소스 및 드레인 전극들(142, 144)과 반도체층 적층 구조(120) 사이의 접촉 저항을 감소시키는 역할을 할 수 있다.At least one
게이트 전극(146)은 반도체층 적층 구조(120) 상에서 소스 전극(142)과 드레인 전극(144) 사이에 형성된다. 즉, 게이트 전극(146)은 소스 전극(142)과 드레인 전극(144) 사이에서, 소스 전극(142)과 드레인 전극(144)과 각각 이격되도록 반도체층 적층 구조(120) 상에 배치될 수 있다. 예시적인 실시예들에 있어서, 게이트 전극(146)은 감마 형상의 수직 단면을 가질 수 있다. 특히, 게이트 전극(146)은 반도체층 적층 구조(120)에 접촉하는 제1 부분(146_1) 및 제1 부분(146_1) 상부에 위치하는 제2 부분(146_2)을 포함할 수 있다. 게이트 전극(146)의 제1 부분(146_1)의 수평 방향에 따른 제1 폭(W1)은 제2 부분(146_2)의 수평 방향에 따른 제2 폭(W2)보다 작을 수 있다. The
반도체층 적층 구조(120) 상에 제1 패시베이션층(152)이 배치될 수 있다. 제1 패시베이션층(152)은 감마 형상의 게이트 전극(146)의 제1 부분(146_1)의 측벽과 접촉하도록 배치될 수 있으며, 제1 패시베이션층(152)의 상면이 감마 형상의 게이트 전극(146)의 제2 부분(146_2)의 바닥면과 접촉하도록 배치될 수 있다. 이에 따라, 감마 형상의 게이트 전극(146)이 제1 패시베이션층(152)의 에지 부분을 둘러쌀 수 있다. 제1 패시베이션층(152)의 두께는 게이트 전극(146)의 제1 부분(146_1)의 높이와 실질적으로 동일할 수 있다. The
예시적인 실시예들에 있어서, 제1 패시베이션층(152)은 포토레지스트를 포함할 수 있다. 특히, 제1 패시베이션층(152)은 SU-8 포토레지스트를 포함할 수 있다. SU-8 포토레지스트는 실리콘, 갈륨 비소, 갈륨 질화물, 인듐 포스파이드, 글래스와 같은 기판과의 부착력이 우수할 수 있고, 높은 전기적 절연 특성을 가질 수 있다. 따라서, 제1 패시베이션층(152)은 반도체층 적층 구조(120)에 견고하게 부착될 수 있으며, 게이트 전극(146)과 반도체층 적층 구조(120) 사이에서 우수한 소자 분리 특성을 가질 수 있다. In example embodiments, the
제2 패시베이션층(154)은 게이트 전극(146) 및 반도체층 적층 구조(120) 상에 컨포말하게 형성될 수 있다. 또한, 제2 패시베이션층(154)은 게이트 전극(146)의 상면을 커버하며 소스 오믹층(132) 및 드레인 오믹층(134)의 에지 부분들을 커버할 수 있다. 특히, 반도체층 적층 구조(120)가 메사 에칭되어 반도체층 적층 구조(120)의 측부에서 제2 채널층(122), 스페이서층(123), 채널 공급층(124) 및 캡핑층(125)의 측면들 및 제1 채널층(121)의 상면이 노출되는 경우에, 반도체층 적층 구조(120)의 상기 측면들 및 제1 채널층(121)의 상기 상면을 또한 컨포말하게 커버할 수 있다.The
예시적인 실시예들에 있어서, 제2 패시베이션층(154)은 포토레지스트를 포함할 수 있다. 특히, 제2 패시베이션층(154)은 SU-8 포토레지스트를 포함할 수 있다. 제2 패시베이션층(154)은 반도체층 적층 구조(120)에 견고하게 부착될 수 있으며, 게이트 전극(146)과 반도체층 적층 구조(120) 사이에서 우수한 소자 분리 특성을 가질 수 있다.In example embodiments, the
아래의 표 1에서는 무기 절연 물질인 실리콘 산화물, 실리콘 질화물, 유기 절연 물질인 폴리이미드, BCB와 함께 SU-8 포토레지스트의 물리적 특성을 비교하였다. Table 1 below compares the physical properties of the SU-8 photoresist with inorganic oxide silicon oxide, silicon nitride, polyimide organic BC, and BCB.
표 1을 참조하면, SU-8 포토레지스트는 부피저항, 인장강도, 영률(Young's modulus) 등의 특성은 실리콘 산화물, 또는 실리콘 질화물보다 우수한 값을 가질 수 있다. 예를 들면, 패시베이션층이 실리콘 산화물 또는 실리콘 질화물을 포함하는 경우에 인장 응력 또는 압축 응력이 발생할 수 있고, 이에 따라 하부의 반도체층 적층 구조(120)에 응력이 작용하여 크랙 등과 같은 물리적 손상이 일어날 수 있다. 또한, 실리콘 산화물 또는 실리콘 질화물을 형성하는 과정에서 일반적으로 플라즈마 향상 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD) 공정을 사용하게 되는데, 이러한 공정에서의 플라즈마로 인하여 하부의 반도체층 적층 구조(120)에 손상이 일어날 수 있다. 그러나, SU-8 포토레지스트를 사용하여 패시베이션층을 형성하는 경우에, 패시베이션층의 크랙 발생이 방지될 수 있는 한편, III-V족 반도체 소자(100) 동작에 충분한 소자 분리 특성 또한 가질 수 있다. 따라서, 제1 패시베이션층(152) 및 제2 패시베이션층(154)이 SU-8 포토레지스트를 포함함에 따라, 드레인 전류 붕괴(collapse) 형상, 및 핀치 오프 상태에서의 누설 전류 발생 및 소스와 드레인 사이의 항복전압 특성 저하 현상을 방지할 수 있다. SU-8 포토레지스트에 의한 내전압 특성은 이후 도 13a 내지 도 13c를 참조로 상세히 설명하도록 한다.Referring to Table 1, the SU-8 photoresist may have properties such as volume resistivity, tensile strength, Young's modulus, and the like better than silicon oxide or silicon nitride. For example, when the passivation layer includes silicon oxide or silicon nitride, tensile or compressive stress may occur, thereby causing stress on the underlying
제3 패시베이션층(156)은 제2 패시베이션층(154), 소스 및 드레인 전극들(142, 144), 및 소스 및 드레인 패드들(162, 164)을 커버하도록 형성될 수 있다. 제3 패시베이션층(156)은 노출된 소스 패드(162), 드레인 패드(164) 등의 구성요소들이 외부로부터의 기계적 충격 또는 습기 등에 의해 손상되는 것을 방지할 수 있다. 예시적인 실시예들에 있어서, 제3 패시베이션층(156)은 포토레지스트를 포함할 수 있다. 특히, 제3 패시베이션층(156)은 SU-8 포토레지스트를 포함할 수 있다.The
본 발명에 따른 III-V족 반도체 소자(100)는 제1 및 제2 패시베이션층들(152, 154)이 SU-8 포토레지스트를 포함하도록 형성됨에 따라, 실리콘 질화물 또는 실리콘 산화물을 사용하는 경우에 플라즈마 또는 식각 공정 등에 노출되는 것을 근본적으로 방지할 수 있고, 이에 따라 상기 소자의 크랙 등 손상이 방지될 수 있다. 따라서, III-V족 반도체 소자(100)는 우수한 내전압 특성을 가질 수 있다.In the III-
도 3은 예시적인 실시예들에 따른 III-V족 반도체 소자(100a)를 나타내는 단면도이다. 상기 III-V족 반도체 소자(100a)는 게이트 전극(146a)의 형상을 제외하고는, 도 2를 참조로 설명한 III-V족 반도체 소자(100)와 유사하므로 전술한 차이점을 중심으로 설명한다.3 is a cross-sectional view illustrating a group III-
도 3을 참조하면, 게이트 전극(146a)은 반도체층 적층 구조(120)와 접촉하는 제1 부분(146a_1) 및 제1 부분(146a_1) 상에 배치되는 제2 부분(146a_2)을 포함할 수 있고, 게이트 전극(146a)은 T자 형상의 수직 단면을 가질 수 있다. 게이트 전극(146a)은 그 상부 폭이 하부 폭보다 큰 형상을 갖는 T-형 게이트 전극일 수 있다. 제1 패시베이션층(152a)은 게이트 전극(146a)의 제1 부분(146a_1)의 양 측벽들과 접촉하며 반도체층 적층 구조(120) 상에 배치될 수 있다. 제2 패시베이션층(154a)은 게이트 전극(146a)의 제2 부분(146a_2)의 상면 및 양 측벽들을 컨포말하게 커버할 수 있다. Referring to FIG. 3, the
도 4는 예시적인 실시예들에 따른 III-V족 반도체 소자(100b)를 나타내는 단면도이다. 상기 III-V족 반도체 소자(100b)는 소스 전극(142b)의 형상을 제외하고는, 도 2를 참조로 설명한 III-V족 반도체 소자(100)와 유사하므로 전술한 차이점을 중심으로 설명한다.4 is a cross-sectional view illustrating a group III-
소스 전극(142b)은 게이트 전극(146) 상부까지 연장하여 게이트 전극(146) 상부와 오버랩되도록 형성될 수 있고, 이 때 제2 패시베이션층(154b)이 게이트 전극(146)과 소스 전극(142b) 사이에 개재될 수 있다. 이에 따라, 게이트 전극(146) 상부를 소스 전극(142 b)이 커버하는 형상으로 형성되어, 더블 필드 플레이트 전극(double field plate electrode)을 형성할 수 있다. 이러한 경우에, 반도체 소자의 항복전압을 현저히 향상시킬 수 있다. 또한, SU-8 포토레지스트를 포함하는 제2 패시베이션층(154b)이 게이트 전극(146)과 소스 전극(142b) 사이의 전기적 절연 특성을 제공할 수 있다. The
한편, 도 4에는 소스 전극(142b)이 게이트 전극(146)과 오버랩되는 형상을 갖는 것이 도시되었지만, 이에 한정되는 것은 아니다. 이와는 달리, 드레인 전극(144)이 게이트 전극(146) 상부로 연장되어 게이트 전극(146)과 오버랩되게 형성될 수도 있다.Meanwhile, although the
도 5 내지 도 11은 예시적인 실시예들에 따른 III-V족 반도체 소자(100)의 제조 방법을 나타내는 단면도들이다. 도 5 내지 도 11을 참조로 설명하는 제조 방법은, 도 2에서 설명한 III-V족 반도체 소자(100)의 제조 방법일 수 있다.5 through 11 are cross-sectional views illustrating a method of manufacturing a group III-
도 5를 참조하면, 기판(110)에 반도체층 적층 구조(120)를 형성할 수 있다. 예를 들면, 기판(110) 상에 버퍼층(112)을 형성한 후, 상기 버퍼층(112) 상에 각각 조성을 달리한 III-V족 반도체 층들을 복수 개로 형성할 수 있다. Referring to FIG. 5, the semiconductor
예시적인 실시예들에 있어서, 반도체층 적층 구조(120)는 유기금속 화학 기상 증착법(metal organic chemical vapor deposition, MOCVD)을 사용하여 형성될 수 있다. 반도체층 적층 구조(120)의 각각의 층들은 GaN의 조성을 갖거나, AlGaN의 조성을 갖도록 형성될 수 있다. 또한, 각각의 층들은 도핑되지 않거나, Si 등 불순물이 도핑될 수도 있다. 이에 따라, 순차적으로 적층된 GaN층 및 AlGaN 층의 이종구조 에피택시 층들을 구성할 수 있다. In example embodiments, the semiconductor
예시적인 실시예들에 있어서, 기판(110) 상에 AlN을 사용하여 수십 나노미터 내지 수 마이크로미터의 두께를 갖는 버퍼층(112)이 형성될 수 있다. 이후, 버퍼층(112) 상에 제1 채널층(121)이 수백 나노미터 내지 수 마이크로미터 두께 범위의 도핑되지 않은 GaN 층으로 형성될 수 있다. 제1 채널층(121) 상에 제2 채널층(122)이 수십 나노미터 두께의 도핑되지 않은 GaN 층으로 형성될 수 있다. 제2 채널층(122) 상에 AlGaN을 사용하여 수 나노미터 두께의 스페이서층(123)이 형성되고, 스페이서층(123) 상에 수십 나노미터 두께의 채널 공급층(124)이 형성될 수 있다. 채널 공급층(124)은 불순물이 도핑된 AlGaN 층을 포함할 수 있다. 채널 공급층(124) 상에 캡핑층(125)이 수 나노미터 두께로 형성될 수 있다. 전술한 각각의 반도체층 적층 구조(120)의 두께 및 물질은 예시적인 목적으로서 설명되었을 뿐, 본 발명에 따른 III-V족 반도체 층들의 두께가 이에 한정되는 것은 아니다. 또한, 전술한 층들 외에 다른 III-V족 반도체 층들이 추가로 더 형성될 수도 있다. In example embodiments, a
이후, 반도체층 적층 구조(120) 상에 제1 패시베이션층(152)이 형성될 수 있다. 제1 패시베이션층(152)은 SU-8 포토레지스트를 포함할 수 있다. 제1 패시베이션층(152)은 후속의 급속 열처리 공정 등과 같은 고온 공정으로부터 하부의 반도체층 적층 구조(120)를 보호하는 역할을 할 수 있고, 또한 기판(110)의 편평도를 향상시킬 수 있다.Thereafter, the
제1 패시베이션층(152)을 형성하기 위한 예시적인 공정에서, 반도체층 적층 구조(120) 상에 스핀 코팅을 이용하여 SU-8 포토레지스트 물질층을 도포 또는 퇴적하고, 이후, 상기 SU-8 포토레지스트 물질층을 소프트 베이킹(soft baking)할 수 있다. 상기 소프트 베이킹 공정에 의해 제1 패시베이션층(152)의 부착력이 향상될 수 있다.In an exemplary process for forming the
선택적으로, SU-8 포토레지스트 물질층을 도포 또는 퇴적하기 전에 SU-8 포토레지스트 물질을 소정의 온도(예를 들면 40℃ 내지 80℃의 온도)에서 수 내지 수십 분간 열처리하는 방식으로 SU-8 포토레지스트 물질의 전처리(pre-treatment)가 수행될 수도 있다.Optionally, the SU-8 photoresist material is heat-treated at a predetermined temperature (eg, between 40 ° C. and 80 ° C.) for a few minutes to several tens of minutes prior to application or deposition of the SU-8 photoresist material layer. Pre-treatment of the photoresist material may be performed.
선택적으로, 상기 SU-8 포토레지스트 물질층을 소프트 베이킹한 이후에 수 내지 수십 분간의 상온 냉각 공정이 더 수행될 수도 있다. 상기 상온 냉각 공정이 수행되어 제1 패시베이션층(152) 내부의 응력 또는 이에 의한 크랙 발생이 방지될 수 있다.Optionally, after the soft baking of the SU-8 photoresist material layer, a room temperature cooling process may be further performed for several tens of minutes. The normal temperature cooling process may be performed to prevent stress or crack generation in the
도 6을 참조하면, 제1 패시베이션층(152) 및 반도체층 적층 구조(120)가 메사 에칭(mesa-etching)될 수 있다. 이에 따라, 제1 채널층(121)의 상면이 노출될 때까지 식각이 수행된다. Referring to FIG. 6, the
이후, 제1 패시베이션층(152)의 일부분들을 제거하여 노출된 반도체층 적층 구조(120)의 상면 상에 소스 오믹층(132) 및 드레인 오믹층(134)을 형성할 수 있다. 소스 및 드레인 오믹층들(132, 134)은 각각 반도체층 적층 구조(120)와 접촉하도록 형성되며, 후속적으로 형성되는 소스 전극 및 드레인 전극(도시되지 않음)과 반도체층 적층 구조(120) 사이의 접촉 저항을 감소시키는 역할을 한다. 예시적으로 도 6에는 하나의 드레인 오믹층(134)이 두 개의 소스 오믹층들(132) 사이에 형성된 것이 도시되었다. 예를 들면, 소스 및 드레인 오믹층들(132, 134)은 티타늄(Ti), 알루미늄(Al), 탄탈륨(Ta) 및 금(Au)을 포함하는 금속층들의 적층 구조로 형성될 수 있다. 이후, 선택적으로 약 700 내지 1000도의 온도에서, 질소 분위기 하에서 급속 열 어닐링(rapid thermal annealing, RTA) 공정이 수행될 수 있다.Subsequently, portions of the
도 7을 참조하면, 포토리소그래피 공정을 이용하여 제1 패시베이션층(152)이 패터닝될 수 있다. 구체적으로, 제1 패시베이션층(152)의 일부분이 제거되고 상기 제거된 영역(152p)에서 반도체층 적층 구조(120)의 상면이 노출될 수 있다. Referring to FIG. 7, the
도 7에는, 패터닝된 제1 패시베이션층(152)이 소스 오믹층(132)과 서로 이격되도록 배치하며 드레인 오믹층(134)과 접촉하도록, 소스 오믹층(132)과 만나는 제1 패시베이션층(152)의 일단부(one end)로부터 소정의 길이만큼 제거된 것이 도시되었다. 즉, 제거된 영역(152p)이 소스 오믹층(132)에 인접하게 배치될 수 있다. 그러나, 이와는 달리, 제1 패시베이션층(152)이 각각 소스 오믹층(132) 및 드레인 오믹층(134) 모두와 접촉하도록 제1 패시베이션층(152)의 중앙 부분만이 제거될 수도 있다. 즉, 제거된 영역(152p)이 소스 오믹층(132)과 드레인 오믹층(134)의 중앙 부분에 배치될 수 있다.In FIG. 7, the
제1 패시베이션층(152)을 패터닝하기 위한 예시적인 공정에서, 제1 패시베이션층(152)이 SU-8 포토레지스트를 포함하므로, 별도의 포토레지스트 마스크의 형성 없이 제1 패시베이션층(152)에 직접 노광 및 현상 공정이 수행될 수 있다. 구체적으로, 제1 패시베이션층(152)의 일부분에 노광(exposure) 공정이 수행되고, 이후 현상(development) 공정이 뒤따를 수 있다. 상기 현상 공정 이후에 경화(curing)(또는 하드 베이킹(hard baking)) 공정이 더 수행될 수 있다. 선택적으로, 상기 노광 공정 이후에 노광후 베이킹(post exposure baking) 공정이 더 수행될 수 있다. 상기 노광후 베이킹 공정을 수행하는 경우, 형성되는 패턴의 선명도 및 정밀도가 향상될 수 있다.In an exemplary process for patterning the
도 8을 참조하면, 소스 및 드레인 오믹층들(132, 134) 및 제1 패시베이션층(152) 상에 제1 마스크(M1)가 배치될 수 있다. 제1 마스크(M1)는 제1 개구(M1a)를 구비하며, 제1 개구(M1a)가 제1 패시베이션층(152)의 일부 및 제거된 영역(152p)의 일부를 노출하도록 제1 마스크(M1)가 배치될 수 있다. Referring to FIG. 8, a first mask M1 may be disposed on the source and drain
이때, 제1 마스크(M1)의 제1 개구(M1a)에 의해 노출된 제거된 영역(152p)의 일부는 제1 폭(W1)을 가질 수 있고, 제1 개구(M1a)는 제2 폭(W2)을 가질 수 있다. 따라서, 제1 개구(M1a)가 제1 패시베이션층(152)의 일부 및 제거된 영역(152p)의 일부를 노출하므로, 제1 폭(W1)은 제2 폭(W2)보다 작을 수 있다. 한편, 제1 폭(W1)은 제1 개구(M1a)와 제거된 영역(152p)이 서로 중첩되는 폭에 대응될 수 있다. 즉, 제1 개구(M1a)의 위치를 조정함에 의해 제1 폭(W1)이 달라질 수 있다. In this case, a portion of the removed
예시적인 실시예들에 있어서, 제1 마스크(M1)는 하드 마스크 패턴일 수도 있다. 예를 들면, 상기 하드 마스크 패턴은 제1 패시베이션층(152)과는 식각 선택비를 갖는 물질을 사용하여 형성될 수 있고, 포토리소그래피 공정을 수행하여 상기 하드 마스크 패턴에 제1 개구(M1a)가 형성될 수 있다. 다른 실시예들에 있어서, 제1 마스크(M1)는 제1 패시베이션층(152)과 식각 선택비를 갖는 포토레지스트 패턴일 수도 있다.In example embodiments, the first mask M1 may be a hard mask pattern. For example, the hard mask pattern may be formed using a material having an etch selectivity with respect to the
도 9를 참조하면, 제1 마스크(M1) 상에 도전 물질을 증착하여 제1 개구(M1a)를 매립함으로써 게이트 전극(146)을 형성할 수 있다. 게이트 전극(146)은 노출된 반도체층 적층 구조(120) 및 제1 개구(M1a)에 의해 노출된 제1 패시베이션층(152) 상부에 형성되어, 감마(Γ) 형상을 갖도록 형성될 수 있다. 예시적인 실시예들에 있어서, 게이트 전극(146)은 니켈(Ni) 및 금(Au)의 이중층으로 형성될 수 있으나, 게이트 전극(146)의 종류가 이에 한정되는 것은 아니다. 예를 들면, 게이트 전극(146)은 전자빔 증발법(e-beam evaporation method)에 의해 형성될 수 있다. Referring to FIG. 9, the
한편, 제1 패시베이션층(152)과 제1 개구(M1a)의 중첩 위치를 조절함에 따라 게이트 전극(146)의 하부 폭을 조절할 수 있고, 이에 따라 마스크에 형성할 수 있는 개구의 최소 폭보다 더 작은 선폭을 갖는 게이트 전극을 형성하는 것이 가능하다. 게이트 전극(146)은 하부 폭이 제1 폭(w1)을 갖고, 상부 폭이 제2 폭(w2)을 갖는 감마 형상으로 형성될 수 있다. Meanwhile, the lower width of the
이후, 제1 마스크(M1)가 제거될 수 있다.Thereafter, the first mask M1 may be removed.
도 10을 참조하면, 게이트 전극(146), 소스 오믹층(132) 및 드레인 오믹층(134)을 덮는 제2 패시베이션층(154)이 형성될 수 있다. 이때, 제2 패시베이션층(154)은 게이트 전극(146)의 상면 및 측면, 소스 오믹층(132) 및 드레인 오믹층(134) 뿐만 아니라 제1 패시베이션층(152) 상면 및, 앞선 공정에서 메사 에칭되어 노출된 반도체층 적층 구조(120)의 측면들까지 컨포말하게 커버할 수 있다. 예시적인 실시예들에 있어서, 제2 패시베이션층(154)은 SU-8 포토레지스트를 사용하여 스핀 코팅 등에 의해 형성될 수 있다. Referring to FIG. 10, a
도 11을 참조하면, 소스 및 드레인 오믹층들(132, 134) 상부의 제2 패시베이션층(154) 일부분을 제거하고, 소스 및 드레인 오믹층들(132, 134) 상면들을 노출시킬 수 있다. Referring to FIG. 11, a portion of the
제2 패시베이션층(154)이 SU-8 포토레지스트를 포함하므로, 별도의 포토레지스트 마스크의 형성 없이 제2 패시베이션층(154)에 직접 노광 및 현상 공정이 수행되어 제2 패시베이션층(154) 일부분이 제거될 수 있다. 예를 들면, 제2 패시베이션층(154)의 일부분에 노광 공정이 수행되고, 이후 현상 공정이 뒤따를 수 있다.Since the
이후, 노출된 소스 및 드레인 오믹층들(132, 134) 상에 소스 전극(142) 및 드레인 전극(144)이 형성될 수 있다. Thereafter, a
이후, 소스 전극(142) 및 드레인 전극(144) 상에 각각 소스 패드(162) 및 드레인 패드(164)가 형성된다. 소스 패드(162) 및 드레인 패드(164)를 형성하기 위한 예시적인 방법에서, 소스 전극(142) 및 드레인 전극(144) 상에 티타늄/금(Ti/Au) 이중막 구조의 접속층(도시되지 않음)을 형성하고, 스퍼터링 등의 공정을 이용하여 상기 접속층 상에 시드층(도시되지 않음)을 형성한 후, 전기도금 등의 공정을 이용하여 소스 패드(162) 및 드레인 패드(164)를 형성할 수 있다. Thereafter, a
도 2를 다시 참조하면, 소스 패드(162) 및 드레인 패드(164)가 형성된 구조물을 덮는 제3 패시베이션층(156)이 형성될 수 있다. 제3 패시베이션층(156)은 예를 들면, SU-8 포토레지스트를 사용하여 형성될 수 있다. 그러나, 제3 패시베이션층(156)은 소자가 산화되거나 열화되는 것을 방지할 수 있고, 습기 등이 소자 내부로 침투하는 것을 방지하는 보호층으로 작용할 수 있다.Referring back to FIG. 2, a
전술한 공정들을 수행하여, III-V족 반도체 소자(100)가 완성될 수 있다. By performing the above-described processes, the III-
상기 제조 방법에 따르면, SU-8 포토레지스트를 포함하는 제1 패시베이션층(152), SU-8 포토레지스트를 포함하는 제2 패시베이션층(154)을 형성함에 따라 하부의 반도체층 적층 구조(120)에 물리적 손상이 가해지지 않을 수 있다. 종래에, 실리콘 산화물 또는 실리콘 질화물과 같은 무기 절연 물질을 사용하여 보호층을 형성하는 경우에 상기 무기 절연 물질의 형성 공정에서 플라즈마 향상 화학 기상 증착(PECVD) 공정을 사용하는데, 이때, 하부의 에피택셜층들인 반도체층들이 플라즈마에 노출될 때 상기 반도체층들에 물리적 손상이 가해질 수 있다. 또한, 상기 무기 절연 물질의 보호층을 식각하는 공정에서 습식/건식 식각 또는 반응성 이온 식각 공정을 사용하는데, 식각 가스 또는 식각액에 의하여 하부의 반도체층들에 화학적 또는 물리적 손상이 가해질 수 있다. 그러나, SU-8 포토레지스트를 사용하여 제1 및 제2 패시베이션층(152, 154)을 형성하는 본 개시의 기술적 사상에 따르면, 스핀 코팅에 의한 SU-8 포토레지스트 물질의 도포 또는 퇴적, 노광 및 현상 공정에 의한 상기 SU-8 포토레지스트 물질층의 패터닝이 가능할 수 있다. 따라서, 제1 및 제2 패시베이션층들(152, 154)의 형성 과정에서 하부의 반도체층 적층 구조(120)에 가해지는 물리적 손상을 최소화할 수 있다.According to the manufacturing method, as the
상기 제조 방법에 따르면, 무기 절연 물질을 사용하여 상기 보호층을 형성하는 경우에 필요한 플라즈마 향상 화학 기상 증착(PECVD) 공정 및 반응성 이온 식각 공정과 같은 고가의 제조 공정이 불필요하다. 또한, 총 1회의 마스크 사용 및 총 3회의 포토리소그래피 공정만을 수행하여 감마 형상의 게이트 전극(146)을 구비하는 III-V족 반도체 소자(100)를 완성할 수 있다. 따라서, III-V족 반도체 소자(100)의 제조 공정 비용을 절감할 수 있다.According to the manufacturing method, expensive manufacturing processes such as a plasma enhanced chemical vapor deposition (PECVD) process and a reactive ion etching process, which are required when the protective layer is formed using an inorganic insulating material, are unnecessary. In addition, only one mask in total and three photolithography processes may be performed to complete the group III-
도 12는 도 5 내지 도 11을 참조로 설명한 상기 제조 방법에 따라 완성된 III-V족 반도체 소자의 상면을 나타내는 이미지이다. FIG. 12 is an image illustrating an upper surface of a group III-V semiconductor device completed according to the manufacturing method described with reference to FIGS. 5 to 11.
도 12를 참조하면, SU-8 포토레지스트 패시베이션층을 포함하는 III-V족 반도체 소자의 상면에 어떠한 크랙이나 데미지 등도 관찰되지 않으며, III-V족 반도체 소자가 매우 깨끗한 표면을 가짐을 확인할 수 있다. 이는 SU-8 포토레지스트 패시베이션층의 형성 과정에서 플라즈마를 사용한 공정 또는 식각 공정을 전혀 사용하지 않기 때문에, 하부의 에피택셜층들(즉, 반도체층 적층 구조)이 상기 플라즈마 또는 식각 공정에 노출될 때 입을 수 있는 손상으로부터 근본적으로 보호되기 때문임을 확인할 수 있다. Referring to FIG. 12, no cracks or damages are observed on the upper surface of the group III-V semiconductor device including the SU-8 photoresist passivation layer, and the group III-V semiconductor device has a very clean surface. . This is because the process using the plasma or the etching process is not used at all in the formation of the SU-8 photoresist passivation layer, so that the lower epitaxial layers (ie, the semiconductor layer stack structure) are exposed to the plasma or etching process. This is because it is fundamentally protected from possible damage.
이와 반대로, 도 1a 및 도 1b에서는 실리콘 질화물을 사용하여 표면 패시베이션층을 형성한 경우, 소자 표면에 다크 스팟 및 크랙이 발생한 것을 확인할 수 있다.In contrast, in FIGS. 1A and 1B, when the surface passivation layer is formed using silicon nitride, dark spots and cracks may be generated on the surface of the device.
도 13a 내지 도 13c는 본 발명의 실험예와 비교예들에 따른 III-V족 반도체 소자의 항복전압 특성을 나타내는 그래프들이다. 도 13a는 비교예 1(패시베이션층을 형성하지 않은 경우), 도 13b는 비교예 2(실리콘 질화물을 사용하여 패시베이션층을 형성한 경우) 및 도 13c는 실험예(SU-8 포토레지스트를 사용하여 패시베이션층을 형성한 경우)에 대하여, 각각 바이어스에 의한 스트레스 인가 전후의 드레인-소스 전압(Vds)에 따른 드레인 포화 전류(Ids)의 그래프들이다.13A to 13C are graphs illustrating breakdown voltage characteristics of a III-V semiconductor device according to Experimental Examples and Comparative Examples of the present invention. FIG. 13A shows Comparative Example 1 (when no passivation layer is formed), FIG. 13B shows Comparative Example 2 (when a passivation layer is formed using silicon nitride) and FIG. 13C shows an experimental example (using SU-8 photoresist). For the passivation layer), graphs of the drain saturation currents Ids according to the drain-source voltage Vds before and after the stress application by the bias, respectively.
우선, 도 13a를 참조하면, 패시베이션층을 형성하지 않은 비교예 1의 경우, 스트레스를 인가하기 전(210_1)에는 약 450 mA/mm의 드레인 포화 전류를 보이는 반면, 스트레스를 인가한 후(210_2)에는 약 420 mA/mm의 드레인 포화 전류를 나타냈다. 즉, 패시베이션층을 형성하지 않는 비교예 1의 경우에 내전압 특성이 우수하지 않음을 확인할 수 있다.First, referring to FIG. 13A, in Comparative Example 1 in which the passivation layer is not formed, the drain saturation current of about 450 mA / mm is shown before 210_1 while stress is applied (210_2). Shows a drain saturation current of about 420 mA / mm. That is, in the case of Comparative Example 1 in which the passivation layer is not formed, it can be confirmed that the withstand voltage characteristic is not excellent.
도 13b를 참조하면, 실리콘 질화물의 패시베이션층을 형성한 비교예 2의 경우, 스트레스를 인가하기 전(220_1)에는 약 650 mA/mm 이상의 높은 드레인 포화 전류를 보이는 반면, 스트레스를 인가한 후(220_2)에는 약 550 mA/mm의 드레인 포화 전류를 보였다. 즉, 비교예 2의 경우에 패시베이션층을 형성하지 않은 비교예 1과 대비할 때 포화 전류 값 자체는 상당히 높은 수준이나, 스트레스 인가 이후에 포화 전류 값이 상당히 감소하였으며, 이에 따라 실리콘 질화물의 패시베이션층을 형성한 경우 바이어스 등의 스트레스에 다소 취약한 것으로 생각될 수 있다. 앞서 검토한 바와 같이, 실리콘 질화물 등의 무기 절연 물질의 패시베이션층을 형성하는 경우, 형성 과정에서 소자에 가해지는 손상 등이 상기 소자의 항복 전압 특성에도 영향을 미칠 수 있음을 확인할 수 있다.Referring to FIG. 13B, in Comparative Example 2 in which a passivation layer of silicon nitride is formed, a high drain saturation current of about 650 mA / mm or more is shown before applying stress (220_1), but after applying stress (220_2) ) Shows a drain saturation current of about 550 mA / mm. That is, in comparison with Comparative Example 1 in which the passivation layer was not formed in Comparative Example 2, the saturation current value itself was considerably high, but after the stress was applied, the saturation current value decreased considerably. If formed, it may be considered to be somewhat vulnerable to stress such as bias. As discussed above, when the passivation layer of an inorganic insulating material such as silicon nitride is formed, it can be confirmed that damage to the device during the formation process may also affect the breakdown voltage characteristic of the device.
도 13c를 참조하면, SU-8 포토레지스트의 패시베이션층을 형성한 본 발명의 실험예의 경우, 스트레스를 인가하기 전(230_1)에는 약 700 mA/mm의 드레인 포화 전류를 보이고, 스트레스를 인가한 후(230_2)에도 약 690 mA/mm의 드레인 포화 전류를 보였다. 즉, 스트레스 인가 전후에도 거의 차이가 차이가 없으며, 비교예 1 및 2와 비교하여도 가장 높은 드레인 포화 전류 값을 보였다. 따라서, 본 발명의 실험예에 따라 제조한 III-V족 반도체 소자는 우수한 항복 전압 특성을 가지며, 상기 소자에 가해지는 스트레스로부터 가장 안정적으로 상기 소자를 보호하는 패시베이션 구조를 구현할 수 있음을 확인할 수 있다.Referring to FIG. 13C, in the experimental example of the present invention in which the passivation layer of the SU-8 photoresist is formed, the drain saturation current of about 700 mA / mm is shown before the stress is applied (230_1), and after the stress is applied. (230_2) also showed a drain saturation current of about 690 mA / mm. That is, there was almost no difference between before and after applying the stress, and the highest drain saturation current value was shown even when compared with Comparative Examples 1 and 2. Therefore, it can be seen that the III-V semiconductor device manufactured according to the experimental example of the present invention has excellent breakdown voltage characteristics and can implement a passivation structure that most stably protects the device from the stress applied to the device. .
이상에서 설명한 본 발명의 기술적 사상이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명의 기술적 사상이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The technical spirit of the present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be apparent to those of ordinary skill in the art.
110: 기판 112: 버퍼층
120: 반도체층 적층 구조 121: 제1 채널층
122: 제2 채널층 123: 스페이서층
124: 채널 공급층 125: 캡핑층
132: 소스 오믹층 134: 드레인 오믹층
142: 소스 전극 144: 드레인 전극
146: 게이트 전극 152: 제1 패시베이션층
154: 제2 패시베이션층 156: 제3 패시베이션층
162: 소스 패드 164: 드레인 패드110: substrate 112: buffer layer
120: semiconductor layer stacked structure 121: first channel layer
122: second channel layer 123: spacer layer
124: channel supply layer 125: capping layer
132: source ohmic layer 134: drain ohmic layer
142: source electrode 144: drain electrode
146: gate electrode 152: first passivation layer
154: second passivation layer 156: third passivation layer
162: source pad 164: drain pad
Claims (6)
상기 반도체층 적층 구조 상에서 서로 이격되어 배치되는 소스 전극 및 드레인 전극;
상기 반도체층 적층 구조 상에서, 상기 소스 전극 및 상기 드레인 전극 사이에 배치되는 게이트 전극;
상기 게이트 전극과 상기 반도체층 적층 구조 사이에 배치되며, SU-8 포토레지스트를 포함하는 제1 패시베이션층;
상기 반도체층 적층 구조 및 상기 게이트 전극을 커버하도록 배치되며, SU-8 포토레지스트를 포함하는 제2 패시베이션층;
상기 소스 전극 및 상기 드레인 전극 상에 각각 형성된 소스 패드 및 드레인 패드; 및
상기 제2 패시베이션층, 상기 소스 전극 및 상기 드레인 전극, 상기 소스 패드 및 상기 드레인 패드들을 커버하며, SU-8 포토레지스트를 포함하는 제3 패시베이션층;을 포함하며,
상기 제1 패시베이션층 및 상기 제2 패시베이션층이 SU-8 포토레지스트를 포함함에 따라, 드레인 전류 붕괴(collapse) 형상, 및 핀치 오프 상태에서의 누설 전류 발생 및 소스와 드레인 사이의 항복전압 특성 저하 현상을 방지하고,
상기 제3 패시베이션층은 노출된 상기 소스 패드, 상기 드레인 패드의 구성요소들이 외부로부터의 기계적 충격 또는 습기에 의해 손상되는 것을 방지하며,
상기 게이트 전극은, 상기 반도체층 적층 구조와 접촉하며 제1 폭(W1)을 갖는 제1 부분, 및 상기 제1 부분 상부에 배치되며, 상기 제1 폭(W1)보다 큰 제2 폭(W2)을 갖는 제2 부분을 포함하며,
상기 제1 패시베이션층은 상기 게이트 전극의 상기 제1 부분의 측면과 접촉하며,
상기 소스 전극은 상기 게이트 전극 상부까지 연장하여 상기 소스 전극과 상기 게이트 전극이 오버랩되며, 상기 게이트 전극 및 상기 소스 전극 사이에 상기 제2 패시베이션층이 개재되는(interposed) 것을 특징으로 하는 III-V족 반도체 소자.A semiconductor layer stack structure disposed on the substrate;
Source and drain electrodes spaced apart from each other on the semiconductor layer stack structure;
A gate electrode disposed between the source electrode and the drain electrode on the semiconductor layer stack structure;
A first passivation layer disposed between the gate electrode and the semiconductor layer stack structure and including a SU-8 photoresist;
A second passivation layer disposed to cover the semiconductor layer stack and the gate electrode, the second passivation layer comprising a SU-8 photoresist;
A source pad and a drain pad respectively formed on the source electrode and the drain electrode; And
And a third passivation layer covering the second passivation layer, the source electrode and the drain electrode, the source pad and the drain pad, and including a SU-8 photoresist.
As the first passivation layer and the second passivation layer include a SU-8 photoresist, a drain current collapse shape and a leakage current in the pinch-off state and a breakdown voltage characteristic between the source and the drain are reduced. Prevent,
The third passivation layer prevents the exposed components of the source pad and the drain pad from being damaged by mechanical shock or moisture from the outside,
The gate electrode is in contact with the semiconductor layer stack structure and has a first width W1 and a second width W2 disposed above the first portion and larger than the first width W1. A second portion having:
The first passivation layer is in contact with a side surface of the first portion of the gate electrode,
The source electrode extends over the gate electrode so that the source electrode and the gate electrode overlap, and the second passivation layer is interposed between the gate electrode and the source electrode. Semiconductor device.
상기 제2 패시베이션층은 상기 게이트 전극의 제2 부분의 상면 및 측면들을 둘러싸는 것을 특징으로 하는 III-V족 반도체 소자.The method of claim 1,
And the second passivation layer surrounds top and side surfaces of the second portion of the gate electrode.
상기 게이트 전극은 하부 폭이 제1 폭(W1)을 갖고, 상부 폭이 제2 폭(w2)을 갖는 감마 형상으로써, 상부 폭(W2)이 하부 폭(W1)보다 큰 감마(Γ) 형상을 갖는 감마 게이트 전극인 것을 특징으로 하는 III-V족 반도체 소자.The method of claim 1,
The gate electrode has a gamma shape having a lower width having a first width W1 and an upper width having a second width w2, and having a gamma shape having a larger upper width W2 than the lower width W1. It is a gamma gate electrode which has a III-V group semiconductor element.
상기 게이트 전극은 상부 폭(W2)이 하부 폭(W1)보다 큰 T 형상을 갖는 T-형 게이트 전극인 것을 특징으로 하는 III-V족 반도체 소자.The method of claim 1,
The gate electrode is a group III-V semiconductor device, characterized in that the upper width (W2) is a T-type gate electrode having a T shape larger than the lower width (W1).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020170050720A KR102059690B1 (en) | 2017-04-20 | 2017-04-20 | III-V semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020170050720A KR102059690B1 (en) | 2017-04-20 | 2017-04-20 | III-V semiconductor device and method of manufacturing the same |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020150010022A Division KR20160090122A (en) | 2015-01-21 | 2015-01-21 | III-V semiconductor device and method of manufacturing the same |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20170054337A KR20170054337A (en) | 2017-05-17 |
KR102059690B1 true KR102059690B1 (en) | 2019-12-26 |
Family
ID=59048642
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020170050720A KR102059690B1 (en) | 2017-04-20 | 2017-04-20 | III-V semiconductor device and method of manufacturing the same |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR102059690B1 (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010118556A (en) * | 2008-11-13 | 2010-05-27 | Furukawa Electric Co Ltd:The | Semiconductor device and its manufacturing method |
KR101392398B1 (en) * | 2013-02-05 | 2014-05-12 | 광운대학교 산학협력단 | Gallium nitride-based semiconductor device, method of manufacturing the same, and power module including the same |
-
2017
- 2017-04-20 KR KR1020170050720A patent/KR102059690B1/en active IP Right Grant
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010118556A (en) * | 2008-11-13 | 2010-05-27 | Furukawa Electric Co Ltd:The | Semiconductor device and its manufacturing method |
KR101392398B1 (en) * | 2013-02-05 | 2014-05-12 | 광운대학교 산학협력단 | Gallium nitride-based semiconductor device, method of manufacturing the same, and power module including the same |
Non-Patent Citations (1)
Title |
---|
Cong Wang외 2인, "Comparison of SiO2-based passivation scheme by e-beam evaporation and PECVD for surface passivation and gate oxide in AlGaN/GaN HEMTs", Microelectronic Engineering, Vol.109, 페이지24-27 (* |
Also Published As
Publication number | Publication date |
---|---|
KR20170054337A (en) | 2017-05-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101108344B1 (en) | Methods of fabricating nitride-based transistors with a cap layer and a recessed gate | |
KR101202497B1 (en) | Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof | |
US9064928B2 (en) | Growth of multi-layer group III-nitride buffers on large-area silicon substrates and other substrates | |
WO2004008495A2 (en) | Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses | |
EP2662884B1 (en) | Group 13 nitride semiconductor device and method of its manufacture | |
US10283631B2 (en) | Semiconductor device and method of fabricating the same | |
US10249725B2 (en) | Transistor with a gate metal layer having varying width | |
US20150021671A1 (en) | Field-effect transistor and method of manufacturing thereof | |
TW201413960A (en) | Compound semiconductor device and manufacturing method thereof | |
WO2023015495A1 (en) | Semiconductor device and method for manufacturing the same | |
JP5487590B2 (en) | Semiconductor device and manufacturing method thereof | |
JP5486166B2 (en) | Semiconductor device and manufacturing method thereof | |
KR102059690B1 (en) | III-V semiconductor device and method of manufacturing the same | |
WO2023015493A1 (en) | Semiconductor device and manufacturing method thereof | |
JP2014060427A (en) | Semiconductor device and manufacturing method of the same | |
JPWO2019198226A1 (en) | Field effect transistor | |
TWI701836B (en) | Enhancement mode hemt device and method of manufacturing the same | |
CN109755301B (en) | GAN MISFET device with high-quality gate interface and preparation method thereof | |
KR20170047147A (en) | High electron mobility transistor and fabrication method thereof | |
CN112802802B (en) | Semiconductor power device based on SU-8 photoresist, preparation method thereof and power module comprising semiconductor power device | |
KR20160090122A (en) | III-V semiconductor device and method of manufacturing the same | |
KR102682621B1 (en) | Semiconductor device and manufacturing method thereof | |
WO2024204055A1 (en) | Semiconductor device and method for manufacturing same | |
JP6331800B2 (en) | Compound semiconductor device and manufacturing method thereof | |
KR20240095810A (en) | GaN electron device with ohmic electrode and manufacturing method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A107 | Divisional application of patent | ||
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
AMND | Amendment | ||
E601 | Decision to refuse application | ||
X091 | Application refused [patent] | ||
AMND | Amendment | ||
J201 | Request for trial against refusal decision | ||
J301 | Trial decision |
Free format text: TRIAL NUMBER: 2018101001214; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20180319 Effective date: 20191129 |
|
S901 | Examination by remand of revocation | ||
GRNO | Decision to grant (after opposition) | ||
GRNT | Written decision to grant |