KR102059595B1 - Phase Locked Loop Circuit - Google Patents

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Abstract

본 발명은 위상 고정 루프 회로에 관한 것으로, 보다 상세하게는 종래에 비해 개선된 성능을 갖는 올 디지털 위상 고정 루프(All Digital Phase Locked Loop, ADPLL) 회로에 관한 것이다. 본 발명의 일 실시예에 따른 위상 고정 루프 회로는, 기준 신호와 피드백 신호의 위상 및 주파수를 비교하고, 비교 결과에 따라서 업 신호 또는 다운 신호를 출력하는 위상 주파수 검출기, 상기 업 신호 또는 상기 다운 신호를 누적하여 제1 제어 신호를 출력하는 누적 경로부, 상기 업 신호 또는 상기 다운 신호의 펄스 폭을 조절하여 제2 제어 신호를 출력하는 비례 경로부 및 상기 제1 제어 신호 및 상기 제2 제어 신호에 대응되는 발진 주파수를 갖는 출력 신호를 생성하는 발진기를 포함한다.The present invention relates to a phase locked loop circuit, and more particularly, to an All Digital Phase Locked Loop (ADPLL) circuit having improved performance compared to the prior art. A phase locked loop circuit according to an embodiment of the present invention includes a phase frequency detector for comparing a phase and a frequency of a reference signal and a feedback signal, and outputting an up signal or a down signal according to a comparison result, the up signal or the down signal. A cumulative path part that accumulates a first control signal and outputs a first control signal, a proportional path part that outputs a second control signal by adjusting a pulse width of the up signal or the down signal, and the first control signal and the second control signal. And an oscillator for generating an output signal having a corresponding oscillation frequency.

Description

위상 고정 루프 회로{Phase Locked Loop Circuit}Phase Locked Loop Circuit

본 발명은 위상 고정 루프 회로에 관한 것으로, 보다 상세하게는 종래에 비해 개선된 성능을 갖는 올 디지털 위상 고정 루프(All Digital Phase Locked Loop, ADPLL) 회로에 관한 것이다.The present invention relates to a phase locked loop circuit, and more particularly, to an All Digital Phase Locked Loop (ADPLL) circuit having improved performance compared to the prior art.

위상 고정 루프(Phase Locked Loop, PLL) 회로는 기준이 되는 주파수를 갖는 신호, 즉 기준 신호를 외부로부터 입력받고, 기준 신호와 동일한 주파수 및 위상을 갖는 출력 신호를 생성하는 회로이다. 위상 고정 루프 회로는 통신 장비나 디지털 장비에서 클럭 신호나 반송파 신호를 생성하는 용도로 널리 사용되고 있다. 이와 같은 위상 고정 루프 회로의 성능을 개선하기 위하여, 다양한 구성을 갖는 위상 고정 루프 회로가 설계되고 있다.A phase locked loop (PLL) circuit is a circuit that receives a signal having a reference frequency, that is, a reference signal from the outside, and generates an output signal having the same frequency and phase as the reference signal. Phase locked loop circuits are widely used for generating clock signals and carrier signals in communication equipment and digital equipment. In order to improve the performance of such a phase locked loop circuit, a phase locked loop circuit having various configurations is designed.

도 1은 종래 기술에 따른 아날로그 PLL 회로의 구성도이다.1 is a block diagram of an analog PLL circuit according to the prior art.

도 1을 참조하면, 종래 기술에 따른 아날로그 PLL 회로는 위상 주파수 검출기(Phase Frequency Detector, PFD)(102), 차지 펌프(CHarge Pump, CP)(104), 루프 필터(Loop Filter, LF)(106), 전압 제어 발진기(Voltage Controlled Oscillator, VCO)(108), 분주기(110)를 포함한다.Referring to FIG. 1, a conventional analog PLL circuit includes a phase frequency detector (PFD) 102, a charge pump (CP) 104, a loop filter (LF) 106. ), A voltage controlled oscillator (VCO) 108, and a divider 110.

위상 주파수 검출기(102)는 외부로부터 입력되는 기준 신호(FREF)와 분주기(110)로부터 출력되는 피드백 신호(FDIV)를 비교하고, 기준 신호(FREF)와 피드백 신호(FDIV) 간의 위상 차 및 주파수 차를 검출하여 업 신호 또는 다운 신호를 출력한다.The phase frequency detector 102 compares the reference signal F REF input from the outside with the feedback signal F DIV output from the divider 110, and between the reference signal F REF and the feedback signal F DIV . The phase difference and the frequency difference are detected to output an up signal or a down signal.

차지 펌프(104)는 위상 주파수 검출기(102)로부터 제공되는 업 신호 또는 다운 신호에 따라서 특정 량의 전하를 방출하거나 끌어들이는 역할을 한다.Charge pump 104 serves to release or draw a certain amount of charge in accordance with the up signal or down signal provided from phase frequency detector 102.

루프 필터(106)는 차지 펌프(104)로부터 방출되거나 차지 펌프(104)가 끌어들이는 전하를 축적하고 방출한다. 루프 필터(106)에 의해서 방출되는 전하는 제어 신호로서 출력되어 전압 제어 발진기(108)에 공급된다. 또한 루프 필터(106)는 차지 펌프(104)로부터 출력되는 신호를 필터링하여 고조파나 노이즈 신호등을 제거한다.The loop filter 106 accumulates and discharges the charge discharged from the charge pump 104 or drawn by the charge pump 104. Charges emitted by the loop filter 106 are output as a control signal and supplied to the voltage controlled oscillator 108. In addition, the loop filter 106 filters the signal output from the charge pump 104 to remove harmonics or noise signals.

전압 제어 발진기(108)는 루프 필터(106)로부터 출력되는 제어 신호에 대응되는 주파수를 갖는 출력 신호(FOUT)를 생성하여 출력한다. 전압 제어 발진기(108)에 의해서 생성되는 출력 신호(FOUT)의 주파수는 위상 주파수 검출기(102)로부터 출력되는 업 신호 또는 다운 신호에 의해서 증가하거나 감소할 수 있다.The voltage controlled oscillator 108 generates and outputs an output signal F OUT having a frequency corresponding to the control signal output from the loop filter 106. The frequency of the output signal F OUT generated by the voltage controlled oscillator 108 may be increased or decreased by the up signal or the down signal output from the phase frequency detector 102.

전압 제어 발진기(108)에 의해서 출력되는 출력 신호(FOUT)는 분주기(110)로 공급된다. 분주기(110)는 미리 정해진 분주비에 따라서 출력 신호(FOUT)를 분주하여 피드백 신호(FDIV)를 생성하고, 생성된 피드백 신호(FDIV)를 위상 주파수 검출기(102)에 공급한다.The output signal F OUT output by the voltage controlled oscillator 108 is supplied to the divider 110. The frequency divider 110 is supplied to a predetermined cost, depending on the frequency division ratio by dividing the output signal (F OUT), generating a feedback signal (F DIV) and the resulting feedback signal (F DIV) in a phase frequency detector (102).

도 1에 도시된 종래의 아날로그 PLL 회로는 분주기(110)가 고속으로 동작해야 하며, 노이즈 및 정확도 이슈에 따라 MOS(metaloxide semiconductor)의 W/L(width-to-length ratio)을 최소로 사용할 수 없기 때문에, 공정 스케일 다운(Scale Down)시 면적이 크게 줄어들지 못한다. 또한 루프 필터(106)는 패시브(Passive) 저항 및 커패시터(Capacitor)로 구성되므로, 넓은 면적을 요구한다. 또한 같은 이유로 루프 파라미터를 조절하기 위한 보조 저항 및 커패시터 삽입이 어려워져 루프 파라미터 조절이 어렵다. 나아가 아날로그 PLL은 공정 특성에 민감하기 때문에 공정이 변하거나 스케일 다운될 시 거의 모든 블록을 재설계해야 하므로, 제조의 소요 시간 및 비용이 증가한다. The conventional analog PLL circuit shown in FIG. 1 requires the divider 110 to operate at high speed, and uses the width-to-length ratio (W / L) of the metal oxide semiconductor (MOS) according to noise and accuracy issues. Because of this, the area does not decrease significantly during process scale down. In addition, since the loop filter 106 is composed of a passive resistor and a capacitor, a large area is required. For the same reason, it is difficult to insert auxiliary resistors and capacitors to adjust the loop parameters, making it difficult to adjust the loop parameters. Furthermore, analog PLLs are sensitive to process characteristics, requiring nearly every block to be redesigned as the process changes or scales down, increasing manufacturing time and cost.

이러한 아날로그 PLL 회로의 단점을 개선하기 위하여 디지털 PLL 회로가 제안된 바 있다. 도 2는 종래 기술에 따른 디지털 PLL 회로의 구성을 나타낸다.In order to improve the disadvantage of the analog PLL circuit, a digital PLL circuit has been proposed. 2 shows a configuration of a digital PLL circuit according to the prior art.

도 2를 참조하면, 종래 기술에 따른 디지털 PLL 회로는 위상 주파수 검출기(202), 시간 디지털 변환기(Time to Digital Converter, TDC)(204), 디지털 루프 필터(Digital Loop Filter, DLF)(206), 디지털 아날로그 변환기(Digital-Analog Converter, DAC)(208), 전압 제어 발진기(210), 분주기(212)를 포함한다.2, a digital PLL circuit according to the related art includes a phase frequency detector 202, a time to digital converter (TDC) 204, a digital loop filter (DLF) 206, A digital-to-analog converter (DAC) 208, a voltage controlled oscillator 210, and a divider 212.

위상 주파수 검출기(202)는 외부로부터 입력되는 기준 신호(FREF)와 분주기(212)로부터 출력되는 피드백 신호(FDIV)를 비교하고, 기준 신호(FREF)와 피드백 신호(FDIV) 간의 위상 차 및 주파수 차를 검출하여 업 신호 또는 다운 신호를 출력한다.The phase frequency detector 202 compares the reference signal F REF input from the outside with the feedback signal F DIV output from the divider 212, and between the reference signal F REF and the feedback signal F DIV . The phase difference and the frequency difference are detected to output an up signal or a down signal.

시간 디지털 변환기(204)는 위상 주파수 검출기(202)로부터 출력되는 업 신호 또는 다운 신호의 시간 차이를 중간 신호로 변환하여 출력한다.The time digital converter 204 converts the time difference of the up signal or the down signal output from the phase frequency detector 202 into an intermediate signal and outputs the intermediate signal.

디지털 루프 필터(206)는 종래 아날로그 방식으로 구현된 루프 필터를 디지털로 구현한 회로로서, 시간 디지털 변환기(204)로부터 출력되는 중간 신호를 필터링하여 중간 신호에 포함된 고조파나 노이즈를 제거한다.The digital loop filter 206 is a circuit in which a loop filter implemented in a conventional analog method is digitally implemented. The digital loop filter 206 filters the intermediate signal output from the time digital converter 204 to remove harmonics or noise included in the intermediate signal.

디지털 아날로그 변환기(208)는 디지털 루프 필터(206)로부터 출력되는 필터링된 중간 신호를 아날로그 형태의 제어 신호로 변환하여 출력한다.The digital analog converter 208 converts the filtered intermediate signal output from the digital loop filter 206 into a control signal in an analog form and outputs the control signal.

전압 제어 발진기(210)는 디지털 아날로그 변환기(208)로부터 출력되는 제어 신호에 대응되는 주파수를 갖는 출력 신호(FOUT)를 생성하여 출력한다. 전압 제어 발진기(210)에 의해서 생성되는 출력 신호(FOUT)의 주파수는 위상 주파수 검출기(202)로부터 출력되는 업 신호 또는 다운 신호에 의해서 증가하거나 감소할 수 있다.The voltage controlled oscillator 210 generates and outputs an output signal F OUT having a frequency corresponding to the control signal output from the digital analog converter 208. The frequency of the output signal F OUT generated by the voltage controlled oscillator 210 may be increased or decreased by the up signal or the down signal output from the phase frequency detector 202.

전압 제어 발진기(210)에 의해서 출력되는 출력 신호(FOUT)는 분주기(212)로 공급된다. 분주기(212)는 미리 정해진 분주비에 따라서 출력 신호(FOUT)를 분주하여 피드백 신호(FDIV)를 생성하고, 생성된 피드백 신호(FDIV)를 위상 주파수 검출기(202)에 공급한다.The output signal F OUT output by the voltage controlled oscillator 210 is supplied to the divider 212. The frequency divider 212 in accordance with a predetermined frequency division ratio dividing the output signal (F OUT) to generate a feedback signal (F DIV) and supplies the generated feedback signal (F DIV) in a phase frequency detector (202).

도 2에 도시된 종래의 디지털 PLL 회로는 루프 필터를 디지털 방식으로 구현함으로써 종래 아날로그 PLL 회로에 비해 작은 공간을 차지하는 장점이 있으나, 지터(Jitter)에 취약하고 신호 고정 속도가 아날로그 PLL 회로에 비해 느리다는 단점이 있다.The conventional digital PLL circuit shown in FIG. 2 has the advantage of occupying a small space compared to the conventional analog PLL circuit by implementing the loop filter digitally, but is vulnerable to jitter and has a slow signal fixed rate compared to the analog PLL circuit. Has its drawbacks.

최근에는 종래의 아날로그 PLL 회로나 디지털 PLL 회로의 단점을 보완하기 위한 하이브리드 PLL 회로가 사용되고 있다. 도 3은 종래 기술에 따른 하이브리드 PLL 회로의 구성을 나타낸다.Recently, hybrid PLL circuits have been used to compensate for the disadvantages of conventional analog PLL circuits and digital PLL circuits. 3 shows a configuration of a hybrid PLL circuit according to the prior art.

도 3을 참조하면, 종래의 하이브리드 PLL 회로는 전압 제어 발진기(310)에 제어 신호를 공급하는 두 개의 경로, 즉 비례 경로(Proportional path)(30) 및 누적 경로(Accumulation path)(32)를 갖는다. 종래 기술에 따른 하이브리드 PLL 회로는 위상 주파수 검출기(302), 시간 디지털 변환기(TDC)(304), 디지털 루프 필터(306), 디지털 아날로그 변환기(308), 전압 제어 발진기(310), 차지 펌프(312), 루프 필터(314), 분주기(316)를 포함한다. Referring to FIG. 3, the conventional hybrid PLL circuit has two paths for supplying a control signal to the voltage controlled oscillator 310, that is, a proportional path 30 and an accumulation path 32. . The hybrid PLL circuit according to the prior art includes a phase frequency detector 302, a time digital converter (TDC) 304, a digital loop filter 306, a digital analog converter 308, a voltage controlled oscillator 310, a charge pump 312. ), A loop filter 314, and a divider 316.

위상 주파수 검출기(302)는 외부로부터 입력되는 기준 신호(FREF)와 분주기(316)로부터 출력되는 피드백 신호(FDIV)를 비교하고, 기준 신호(FREF)와 피드백 신호(FDIV) 간의 위상 차 및 주파수 차를 검출하여 업 신호 또는 다운 신호를 출력한다.The phase frequency detector 302 compares the reference signal F REF input from the outside with the feedback signal F DIV output from the divider 316, and between the reference signal F REF and the feedback signal F DIV . The phase difference and the frequency difference are detected to output an up signal or a down signal.

시간 디지털 변환기(304)는 위상 주파수 검출기(302)로부터 출력되는 업 신호 또는 다운 신호의 시간 차이를 중간 신호로 변환하여 출력한다.The time digital converter 304 converts the time difference of the up signal or the down signal output from the phase frequency detector 302 into an intermediate signal and outputs the intermediate signal.

디지털 루프 필터(306)는 시간 디지털 변환기(304)로부터 출력되는 중간 신호를 필터링하여 중간 신호에 포함된 고조파나 노이즈를 제거한다.The digital loop filter 306 filters the intermediate signal output from the time digital converter 304 to remove harmonics or noise included in the intermediate signal.

디지털 아날로그 변환기(308)는 디지털 루프 필터(306)로부터 출력되는 필터링된 중간 신호를 아날로그 형태의 제어 신호로 변환하여 출력한다.The digital analog converter 308 converts the filtered intermediate signal output from the digital loop filter 306 into an analog control signal and outputs the analog signal.

차지 펌프(312)는 위상 주파수 검출기(302)로부터 제공되는 업 신호 또는 다운 신호에 따라서 특정 량의 전하를 방출하거나 끌어들이는 역할을 한다.The charge pump 312 serves to release or draw a certain amount of charge in accordance with the up signal or the down signal provided from the phase frequency detector 302.

루프 필터(314)는 차지 펌프(312)로부터 방출되거나 차지 펌프(312)가 끌어들이는 전하를 축적하고 방출한다. 루프 필터(314)에 의해서 방출되는 전하는 제어 신호로서 출력되어 전압 제어 발진기(310)에 공급된다. 또한 루프 필터(314)는 차지 펌프(312)로부터 출력되는 신호를 필터링하여 고조파나 노이즈 신호등을 제거한다.The loop filter 314 accumulates and discharges the charge discharged from the charge pump 312 or drawn by the charge pump 312. The charges emitted by the loop filter 314 are output as a control signal and supplied to the voltage controlled oscillator 310. In addition, the loop filter 314 filters the signal output from the charge pump 312 to remove harmonics or noise signals.

전압 제어 발진기(310)는 디지털 아날로그 변환기(308) 및 루프 필터(314)로부터 출력되는 제어 신호에 대응되는 주파수를 갖는 출력 신호(FOUT)를 생성하여 출력한다.The voltage controlled oscillator 310 generates and outputs an output signal F OUT having a frequency corresponding to the control signal output from the digital analog converter 308 and the loop filter 314.

전압 제어 발진기(310)에 의해서 출력되는 출력 신호(FOUT)는 분주기(316)로공급된다. 분주기(316)는 미리 정해진 분주비에 따라서 출력 신호(FOUT)를 분주하여 피드백 신호(FDIV)를 생성하고, 생성된 피드백 신호(FDIV)를 위상 주파수 검출기(302)에 공급한다.The output signal F OUT output by the voltage controlled oscillator 310 is supplied to the divider 316. The frequency divider 316 in accordance with a predetermined frequency division ratio dividing the output signal (F OUT) to generate a feedback signal (F DIV) and supplies the generated feedback signal (F DIV) in a phase frequency detector (302).

이처럼 종래의 하이브리드 PLL 회로는 아날로그 PLL 회로 및 디지털 PLL 회로를 결합한 형태를 가지며, 아날로그 PLL 회로와 디지털 PLL 회로 각각의 단점을 보완하여 보다 나은 성능을 나타낸다.As described above, the conventional hybrid PLL circuit has a form in which an analog PLL circuit and a digital PLL circuit are combined, and exhibits better performance by compensating for the disadvantages of the analog PLL circuit and the digital PLL circuit.

도 3과 같은 종래의 하이브리드 PLL 회로에 기준 신호(FREF)가 공급되기 시작하면, 전술한 비례 경로(30)와 누적 경로(32)에 의한 제어 신호의 공급에 의해서 출력 신호(FOUT)의 생성이 시작된다. 이후 일정 시간이 경과하면 출력 신호(FOUT)의 주파수가 미리 설정된 주파수로 고정된다.When the reference signal F REF starts to be supplied to the conventional hybrid PLL circuit as shown in FIG. 3, the output signal F OUT is supplied by supplying control signals by the above-described proportional path 30 and the accumulation path 32. Generation begins. After a certain time, the frequency of the output signal F OUT is fixed to a preset frequency.

그런데 하이브리드 PLL 회로의 동작 과정에서 회로 내부에서 발생하는 노이즈로 인해, 주파수가 고정된 출력 신호(FOUT)의 위상이 일정하게 유지되지 않는 현상, 즉 출력 신호(FOUT)의 지터가 발생한다.However, due to noise generated inside the circuit during the operation of the hybrid PLL circuit, a phenomenon in which the phase of the fixed frequency output signal F OUT is not kept constant, that is, jitter of the output signal F OUT occurs.

일반적으로 비례 경로(30)는 아날로그 소자로 구성되므로, 비례 경로(30)에 노이즈가 삽입되는 크기에 비례하여 출력 신호(FOUT)의 지터도 커지는 선형적인 관계가 성립된다.In general, since the proportional path 30 is composed of analog elements, a linear relationship is established in which the jitter of the output signal F OUT also increases in proportion to the amount of noise inserted into the proportional path 30.

한편, 누적 경로(32)의 경우 대부분 디지털로 구현되기 때문에 누적 경로(32)에 발생하는 노이즈가 출력 신호(FOUT)의 지터에 미치는 영향은 비례 경로(30)에 비해 상대적으로 작게 나타난다.On the other hand, since most of the accumulation path 32 is digitally implemented, the effect of noise generated in the accumulation path 32 on the jitter of the output signal F OUT is relatively smaller than that of the proportional path 30.

그런데 누적 경로(32)에 포함된 시간 디지털 변환기(304)는 위상 주파수 검출기(302)로부터 출력되는 신호를 중간 신호로 변환, 즉 양자화하기 때문에, 출력 신호(FOUT)의 주파수가 고정된 이후 누적 경로(32)의 노이즈가 출력 신호(FOUT)의 지터에 미치는 영향, 즉 누적 경로(32)의 게인(gain)이 비례 경로(30)의 노이즈가 출력 신호(FOUT)의 지터에 미치는 영향, 즉 비례 경로(30)의 게인보다 커지는 현상이 나타난다. 이러한 현상은 특히 시간 디지털 변환기(304)에 의해서 출력되는 중간 신호의 비트(bit) 수가 작을수록 더 크게 나타난다.However, since the time digital converter 304 included in the accumulation path 32 converts, that is, quantizes, the signal output from the phase frequency detector 302 into an intermediate signal, the time digital converter 304 accumulates after the frequency of the output signal F OUT is fixed. The effect of the noise of the path 32 on the jitter of the output signal F OUT , that is, the gain of the cumulative path 32, the noise of the proportional path 30 on the jitter of the output signal F OUT . That is, the phenomenon that is larger than the gain of the proportional path 30 appears. This phenomenon is particularly large when the number of bits of the intermediate signal output by the time digital converter 304 is small.

이와 같이 누적 경로(32)의 게인이 비례 경로(30)의 게인보다 커지는 현상으로 인해서, 종래의 하이브리드 PLL 회로는 출력 신호(FOUT)의 주파수가 고정된 상태, 즉 정상 상태(steady state)에서 누적 경로(32)에 의해서 전압 제어 발진기(310)로 제어 신호가 공급되지 않도록 누적 경로(32)를 차단시켜야 하는 문제가 있다.Due to the phenomenon in which the gain of the accumulation path 32 is larger than the gain of the proportional path 30, the conventional hybrid PLL circuit has a fixed frequency, that is, a steady state, in the output signal F OUT . There is a problem in that the accumulation path 32 must be blocked so that the control signal is not supplied to the voltage controlled oscillator 310 by the accumulation path 32.

본 발명은 종래 하이브리드 PLL 회로에서 누적 경로의 게인이 비례 경로의 게인보다 커지는 현상을 방지할 수 있는 새로운 PLL 회로를 제공하는 것을 목적으로 한다.It is an object of the present invention to provide a new PLL circuit which can prevent a phenomenon in which a gain of a cumulative path becomes larger than a gain of a proportional path in a conventional hybrid PLL circuit.

또한 본 발명은 출력 신호의 주파수가 고정된 정상 상태에 진입하더라도 특정 경로를 차단시킬 필요가 없는 새로운 PLL 회로를 제공하는 것을 목적으로 한다.It is also an object of the present invention to provide a new PLL circuit that does not need to block a specific path even when the frequency of the output signal enters a fixed steady state.

본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.The objects of the present invention are not limited to the above-mentioned objects, and other objects and advantages of the present invention which are not mentioned above can be understood by the following description, and will be more clearly understood by the embodiments of the present invention. Also, it will be readily appreciated that the objects and advantages of the present invention may be realized by the means and combinations thereof indicated in the claims.

본 발명의 일 실시예에 따른 위상 고정 루프 회로는, 기준 신호와 피드백 신호의 위상 및 주파수를 비교하고, 비교 결과에 따라서 업 신호 또는 다운 신호를 출력하는 위상 주파수 검출기, 상기 업 신호 또는 상기 다운 신호를 누적하여 제1 제어 신호를 출력하는 누적 경로부, 상기 업 신호 또는 상기 다운 신호의 펄스 폭을 조절하여 제2 제어 신호를 출력하는 비례 경로부 및 상기 제1 제어 신호 및 상기 제2 제어 신호에 대응되는 발진 주파수를 갖는 출력 신호를 생성하는 발진기를 포함한다.A phase locked loop circuit according to an embodiment of the present invention includes a phase frequency detector for comparing a phase and a frequency of a reference signal and a feedback signal, and outputting an up signal or a down signal according to a comparison result, the up signal or the down signal. A cumulative path part that accumulates a first control signal and outputs a first control signal, a proportional path part that outputs a second control signal by adjusting a pulse width of the up signal or the down signal, and the first control signal and the second control signal. And an oscillator for generating an output signal having a corresponding oscillation frequency.

본 발명의 일 실시예에서, 상기 누적 경로부는 상기 업 신호 또는 상기 다운 신호를 상기 제1 중간 신호로 변환하는 시간 디지털 변환기 및 상기 제1 중간 신호를 필터링하여 출력하는 디지털 루프 필터를 포함한다.In one embodiment of the present invention, the cumulative path unit includes a time digital converter for converting the up signal or the down signal into the first intermediate signal, and a digital loop filter for filtering and outputting the first intermediate signal.

또한 본 발명의 일 실시예에서, 상기 누적 경로부는 상기 디지털 루프 필터로부터 출력되는 상기 제1 중간 신호를 상기 제2 제어 신호로 변환하는 제1 디지털 아날로그 변환기를 더 포함한다.In an embodiment of the present invention, the cumulative path unit may further include a first digital analog converter for converting the first intermediate signal output from the digital loop filter into the second control signal.

또한 본 발명의 일 실시예에서, 상기 비례 경로부는 상기 업 신호 또는 상기 다운 신호의 펄스 폭을 미리 정해진 기준 펄스 폭 이상으로 조절하고, 상기 펄스 폭이 조절된 상기 업 신호 또는 상기 다운 신호를 상기 제2 제어 신호로 출력하는 듀티 리미터를 포함한다.In addition, in one embodiment of the present invention, the proportional path unit adjusts a pulse width of the up signal or the down signal to a predetermined reference pulse width or more, and adjusts the up signal or the down signal of which the pulse width is adjusted. It includes a duty limiter that outputs two control signals.

또한 본 발명의 일 실시예에서, 상기 듀티 리미터는 상기 업 신호 또는 상기 다운 신호의 펄스 폭이 상기 기준 펄스 폭 이하이면 상기 업 신호 또는 상기 다운 신호의 펄스 폭을 상기 기준 펄스 폭과 동일하게 조절한다.In addition, in an embodiment of the present invention, the duty limiter adjusts the pulse width of the up signal or the down signal to be equal to the reference pulse width if the pulse width of the up signal or the down signal is less than or equal to the reference pulse width. .

또한 본 발명의 일 실시예에서, 상기 듀티 리미터는 상기 업 신호 또는 상기 다운 신호의 펄스 폭이 상기 기준 펄스 폭을 초과하면 상기 업 신호 또는 상기 다운 신호의 펄스 폭을 그대로 유지한다.In addition, in one embodiment of the present invention, the duty limiter maintains the pulse width of the up signal or the down signal when the pulse width of the up signal or the down signal exceeds the reference pulse width.

또한 본 발명의 일 실시예에 따른 위상 고정 루프 회로는 상기 출력 신호를 미리 정해진 분주비에 따라서 분주하여 상기 피드백 신호를 생성하는 분주기를 더 포함한다.In addition, the phase locked loop circuit according to an embodiment of the present invention further includes a divider for dividing the output signal according to a predetermined division ratio to generate the feedback signal.

또한 본 발명의 일 실시예에서, 상기 제1 중간 신호는 5비트 이하의 길이를 갖는다.In an embodiment of the present invention, the first intermediate signal has a length of 5 bits or less.

본 발명에 따른 PLL 회로는 종래 하이브리드 PLL 회로에서 누적 경로의 게인이 비례 경로의 게인보다 커지는 현상이 나타나지 않는 장점이 있다.The PLL circuit according to the present invention has the advantage that the gain of the cumulative path is not larger than the gain of the proportional path in the conventional hybrid PLL circuit.

또한 본 발명에 따른 PLL 회로는 출력 신호의 주파수가 고정된 정상 상태에 진입하더라도 특정 경로를 차단시킬 필요가 없는 장점이 있다.In addition, the PLL circuit according to the present invention has the advantage that it does not need to block a specific path even if the frequency of the output signal enters a fixed state.

도 1은 종래 기술에 따른 아날로그 PLL 회로의 구성도이다.
도 2는 종래 기술에 따른 디지털 PLL 회로의 구성을 나타낸다.
도 3은 종래 기술에 따른 하이브리드 PLL 회로의 구성을 나타낸다.
도 4는 본 발명의 일 실시예에 따른 PLL 회로의 구성을 나타낸다.
도 5 및 도 6은 본 발명의 일 실시예에 따른 PLL 회로의 듀티 리미터의 동작을 설명하기 위한 도면이다.
도 7은 도 3에 도시된 종래의 하이브리드 PLL 회로에 의해서 생성되는 출력 신호의 아이 패턴(Eye pattern)을 나타내는 다어어그램이다.
도 8은 본 발명의 일 실시예에 따른 PLL 회로에 의해서 생성되는 출력 신호의 아이 패턴을 나타내는 다이어그램이다.
도 9는 본 발명의 일 실시예에서 듀티 리미터의 듀티 설정값에 따른 PLL 회로의 지터 크기를 나타내는 그래프이다.1 is a block diagram of an analog PLL circuit according to the prior art.
2 shows a configuration of a digital PLL circuit according to the prior art.
3 shows a configuration of a hybrid PLL circuit according to the prior art.
4 shows a configuration of a PLL circuit according to an embodiment of the present invention.
5 and 6 are views for explaining the operation of the duty limiter of the PLL circuit according to an embodiment of the present invention.
FIG. 7 is a diagram illustrating an eye pattern of an output signal generated by the conventional hybrid PLL circuit shown in FIG. 3.
8 is a diagram illustrating an eye pattern of an output signal generated by a PLL circuit according to an embodiment of the present invention.
9 is a graph illustrating the jitter magnitude of the PLL circuit according to the duty set value of the duty limiter according to an embodiment of the present invention.

전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.The above objects, features, and advantages will be described in detail with reference to the accompanying drawings, and thus, those skilled in the art may easily implement the technical idea of the present invention. In describing the present invention, when it is determined that the detailed description of the known technology related to the present invention may unnecessarily obscure the gist of the present invention, the detailed description will be omitted. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the drawings, the same reference numerals are used to indicate the same or similar components.

도 4는 본 발명의 일 실시예에 따른 PLL 회로의 구성을 나타낸다.4 shows a configuration of a PLL circuit according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 일 실시예에 따른 PLL 회로는 위상 주파수 검출기(402), 비례 경로부(40), 누적 경로부(42), 발진기(410), 분주기(414)를 포함한다.Referring to FIG. 4, a PLL circuit according to an embodiment of the present invention includes a phase frequency detector 402, a proportional path part 40, an accumulation path part 42, an oscillator 410, and a divider 414. do.

위상 주파수 검출기(402)는 외부로부터 입력되는 기준 신호(FREF)와 분주기(414)로부터 출력되는 피드백 신호(FDIV)를 비교하고, 기준 신호(FREF)와 피드백 신호(FDIV) 간의 위상 차 및 주파수 차를 검출하여 업 신호 또는 다운 신호를 출력한다.The phase frequency detector 402 compares the reference signal F REF input from the outside with the feedback signal F DIV output from the divider 414, and between the reference signal F REF and the feedback signal F DIV . The phase difference and the frequency difference are detected to output an up signal or a down signal.

위상 주파수 검출기(402)에 의해서 출력되는 업 신호 또는 다운 신호는 펄스 신호(S)의 형태로 출력될 수 있다. 이 펄스 신호의 펄스 폭은 기준 신호(FREF)와 피드백 신호(FDIV) 간의 시간 위상 차이와 대응된다. 위상 주파수 검출기(402)에 의해서 출력되는 펄스 신호(S)는 비례 경로부(40)와 누적 경로부(42)에 각각 공급된다.The up signal or the down signal output by the phase frequency detector 402 may be output in the form of a pulse signal (S). The pulse width of this pulse signal corresponds to the time phase difference between the reference signal F REF and the feedback signal F DIV . The pulse signal S output by the phase frequency detector 402 is supplied to the proportional path section 40 and the cumulative path section 42, respectively.

누적 경로부(42)는 위상 주파수 검출기(402)로부터 출력되는 업 신호 또는 다운 신호를 누적하여 제1 제어 신호를 출력한다. 보다 구체적으로, 누적 경로부(42)는 펄스 신호(S)의 형태로 출력되는 업 신호 또는 다운 신호를 제1 중간 신호(D1)로 변환하고, 변환된 제1 중간 신호(D1)에 기초하여 제1 제어 신호(V1)를 출력한다.The accumulation path part 42 accumulates the up signal or the down signal output from the phase frequency detector 402 and outputs a first control signal. More specifically, the accumulation path unit 42 converts the up signal or the down signal output in the form of the pulse signal S into the first intermediate signal D1 and based on the converted first intermediate signal D1. The first control signal V1 is output.

누적 경로부(42)는 시간 디지털 변환기(404), 디지털 루프 필터(406), 디지털 아날로그 변환기(408)를 포함한다. The cumulative path section 42 includes a time digital converter 404, a digital loop filter 406, and a digital analog converter 408.

시간 디지털 변환기(404)는 위상 주파수 검출기(402)로부터 출력되는 펄스 신호(S), 즉 업 신호 또는 다운 신호의 시간 차이를 제1 중간 신호(D1)로 변환하여 출력한다.The time digital converter 404 converts the time difference between the pulse signal S output from the phase frequency detector 402, that is, the up signal or the down signal, into a first intermediate signal D1 and outputs the first difference signal.

디지털 루프 필터(406)는 종래 아날로그 방식으로 구현된 루프 필터를 디지털로 구현한 회로로서, 시간 디지털 변환기(404)로부터 출력되는 제1 중간 신호(D1)를 필터링하여 제1 중간 신호(D1)에 포함된 고조파나 노이즈를 제거한다.The digital loop filter 406 is a circuit in which a loop filter implemented in a conventional analog manner is digitally implemented. The digital loop filter 406 filters the first intermediate signal D1 output from the time digital converter 404 to the first intermediate signal D1. Eliminate the included harmonics or noise.

디지털 아날로그 변환기(408)는 디지털 루프 필터(406)로부터 출력되는 필터링된 제1 중간 신호(D1')를 아날로그 형태의 제1 제어 신호(V1)로 변환하여 출력한다.The digital analog converter 408 converts the filtered first intermediate signal D1 ′ output from the digital loop filter 406 into an analog type first control signal V1 and outputs the same.

다시 도면을 참조하면, 비례 경로부(40)는 듀티 리미터(412)를 포함한다. 듀티 리미터(412)는 펄스 신호(S)의 형태로 출력되는 업 신호 또는 다운 신호의 펄스 폭을 조절하여 제2 제어 신호(V2)을 출력한다. 본 발명에서는 듀티 리미터(412)에 의해서 펄스 폭이 조절된 펄스 신호(S)를 제2 제어 신호로 지칭한다.Referring back to the drawing, the proportional path portion 40 includes a duty limiter 412. The duty limiter 412 outputs the second control signal V2 by adjusting the pulse width of the up signal or the down signal output in the form of the pulse signal S. In the present invention, the pulse signal S whose pulse width is adjusted by the duty limiter 412 is referred to as a second control signal.

본 발명의 일 실시예에서, 듀티 리미터(412)는 위상 주파수 검출기(402)로부터 펄스 신호(S)의 형태로 출력되는 업 신호 또는 다운 신호의 펄스 폭을 미리 정해진 기준 펄스 폭 이상으로 조절하고, 펄스 폭이 조절된 업 신호 또는 다운 신호를 제2 제어 신호(V2)로서 출력한다.In one embodiment of the present invention, the duty limiter 412 adjusts the pulse width of the up signal or the down signal output from the phase frequency detector 402 in the form of a pulse signal S to a predetermined reference pulse width or more, The up signal or the down signal of which the pulse width is adjusted is output as the second control signal V2.

보다 구체적으로, 듀티 리미터(412)는 위상 주파수 검출기(402)로부터 펄스 신호(S)의 형태로 출력되는 업 신호 또는 다운 신호의 펄스 폭이 기준 펄스 폭 이하이면 업 신호 또는 다운 신호의 펄스 폭을 기준 펄스 폭과 동일하게 조절한다. 또한 듀티 리미터(412)는 업 신호 또는 다운 신호의 펄스 폭이 기준 펄스 폭을 초과하면 업 신호 또는 다운 신호의 펄스 폭을 그대로 유지한다. 이와 같이 펄스 폭이 조절된 펄스 신호(S)는 제2 제어 신호(V2)로서 출력되어 발진기(410)에 공급된다.More specifically, the duty limiter 412 adjusts the pulse width of the up signal or the down signal when the pulse width of the up signal or the down signal output from the phase frequency detector 402 in the form of the pulse signal S is less than or equal to the reference pulse width. Adjust equal to the reference pulse width. In addition, the duty limiter 412 maintains the pulse width of the up signal or the down signal when the pulse width of the up signal or the down signal exceeds the reference pulse width. The pulse signal S of which the pulse width is adjusted in this manner is output as the second control signal V2 and supplied to the oscillator 410.

발진기(410)는 누적 경로부(42)로부터 공급되는 제1 제어 신호(V1) 및 비례 경로부(40)로부터 공급되는 제2 제어 신호(V2)에 대응되는 주파수를 갖는 출력 신호(FOUT)를 생성하여 출력한다. 도 4에 도시된 실시예에서, 발진기(410)는 전압 제어 발진기로 구성되나, 실시예에 따라서는 발진기(410)가 디지털 제어 발진기(Digital Controlled Oscillator)로 구성될 수도 있다. 전압 제어 발진기(410)에 의해서 생성되는 출력 신호(FOUT)의 주파수는 위상 주파수 검출기(402)로부터 출력되는 업 신호 또는 다운 신호에 의해서 증가하거나 감소할 수 있다.The oscillator 410 has an output signal F OUT having a frequency corresponding to the first control signal V1 supplied from the accumulation path part 42 and the second control signal V2 supplied from the proportional path part 40. Create and print In the embodiment shown in FIG. 4, the oscillator 410 is configured as a voltage controlled oscillator, but in some embodiments, the oscillator 410 may be configured as a digital controlled oscillator. The frequency of the output signal F OUT generated by the voltage controlled oscillator 410 may be increased or decreased by the up signal or the down signal output from the phase frequency detector 402.

전압 제어 발진기(410)에 의해서 출력되는 출력 신호(FOUT)는 분주기(414)로 공급된다. 분주기(414)는 미리 정해진 분주비에 따라서 출력 신호(FOUT)를 분주하여 피드백 신호(FDIV)를 생성하고, 생성된 피드백 신호(FDIV)를 위상 주파수 검출기(402)에 공급한다.The output signal F OUT output by the voltage controlled oscillator 410 is supplied to the divider 414. The frequency divider 414 is supplied to a pre-determined according to the frequency division ratio dividing the output signal (F OUT) to generate a feedback signal (F DIV) and the resulting feedback signal (F DIV) in a phase frequency detector (402).

도 5 및 도 6은 본 발명의 일 실시예에 따른 PLL 회로의 듀티 리미터의 동작을 설명하기 위한 도면이다. 참고로 도 5 및 도 6의 실시예는 위상 주파수 검출기(402)에 의해서 출력되는 펄스 신호(S)가 업 신호인 경우를 나타내고 있으나, 펄스 신호(S)가 다운 신호인 경우에도 듀티 리미터는 이하에서 설명되는 바와 동일하게 동작한다.5 and 6 are views for explaining the operation of the duty limiter of the PLL circuit according to an embodiment of the present invention. For reference, the embodiment of FIGS. 5 and 6 shows a case where the pulse signal S output by the phase frequency detector 402 is an up signal. However, even when the pulse signal S is a down signal, the duty limiter is described below. It works the same as described in.

먼저 도 5에 도시된 바와 같이, 위상 주파수 검출기(402)에 의해서 출력되는 펄스 신호(S)의 펄스 폭(WS)이 미리 정해진 기준 펄스 폭(WL)보다 작을 경우, 듀티 리미터(412)는 펄스 신호(S)의 펄스 폭을 기준 펄스 폭(WL)과 동일하게 조절한다. 이에 따라서 듀티 리미터(412)에 의해서 출력되는 제2 제어 신호(V2)의 펄스 폭은 기준 펄스 폭(WL)과 동일하다.First, as shown in FIG. 5, when the pulse width W S of the pulse signal S output by the phase frequency detector 402 is smaller than the predetermined reference pulse width W L , the duty limiter 412 is used. Adjusts the pulse width of the pulse signal S to be equal to the reference pulse width W L. Accordingly, the pulse width of the second control signal V2 output by the duty limiter 412 is equal to the reference pulse width W L.

다음으로 도 6에 도시된 바와 같이, 위상 주파수 검출기(402)에 의해서 출력되는 펄스 신호(S)의 펄스 폭(WS)이 미리 정해진 기준 펄스 폭(WL)을 초과할 경우, 듀티 리미터(412)는 펄스 신호(S)의 펄스 폭을 기존의 펄스 폭(WS)으로 유지한다. 이에 따라서 듀티 리미터(412)에 의해서 출력되는 제2 제어 신호(V2)의 펄스 폭은 기 입력된 펄스 신호(S)의 펄스 폭(WS)과 동일하다.Next, as shown in FIG. 6, when the pulse width W S of the pulse signal S output by the phase frequency detector 402 exceeds the predetermined reference pulse width W L , the duty limiter ( 412 maintains the pulse width of the pulse signal S at the existing pulse width W S. Accordingly, the pulse width of the second control signal V2 output by the duty limiter 412 is equal to the pulse width W S of the previously input pulse signal S.

본 발명에 따르면, 듀티 리미터(402)는 발진기(410)로 공급하는 제2 제어 신호(V2)의 펄스 폭을 항상 미리 정해진 기준 펄스 폭(WL) 이상으로 유지한다. 이처럼 제2 제어 신호(V2)의 펄스 폭을 일정 폭 이상으로 유지할 경우, 비례 경로부(40)에서 발생하거나 비례 경로부(40)로 유입되는 노이즈가 제2 제어 신호(V2) 또는 출력 신호(FOUT)의 지터 발생에 미치는 영향, 즉 비례 경로부(40)의 게인이 일정 값 이상으로 유지된다.According to the present invention, the duty limiter 402 always maintains the pulse width of the second control signal V2 supplied to the oscillator 410 above the predetermined reference pulse width W L. As such, when the pulse width of the second control signal V2 is maintained at a predetermined width or more, the noise generated by the proportional path part 40 or flowing into the proportional path part 40 is transmitted to the second control signal V2 or the output signal ( The influence on the jitter generation of F OUT ), that is, the gain of the proportional path portion 40 is maintained above a certain value.

예컨대 동일한 크기의 노이즈가 비례 경로부(40)에 발생했다고 가정할 때, 도 5와 같이 상대적으로 작은 펄스 폭을 갖는 펄스 신호(S)는 도 6과 같이 상대적으로 큰 펄스 폭을 갖는 펄스 신호(S)에 비해서 노이즈에 보다 민감하게 반응하게 되어 출력 신호(FOUT)의 지터도 더 커지게 된다. 반면에 본 발명과 같이 제2 제어 신호(V2)의 펄스 폭을 항상 기준 펄스 폭(WL) 이상으로 유지하게 되면 비례 경로부(40)에 발생 또는 유입된 노이즈에 대한 비례 경로부(40)의 민감도 또한 일정 수준 이하로 유지된다.For example, assuming that noise having the same magnitude is generated in the proportional path part 40, the pulse signal S having a relatively small pulse width as shown in FIG. 5 is a pulse signal having a relatively large pulse width as shown in FIG. It is more sensitive to noise than S), so that the jitter of the output signal F OUT is greater. On the other hand, if the pulse width of the second control signal V2 is always maintained above the reference pulse width W L as in the present invention, the proportional path part 40 with respect to the noise generated or introduced into the proportional path part 40 is provided. The sensitivity of is also kept below a certain level.

결국 본 발명에 따르면 전압 제어 발진기(410)에 의해서 출력되는 출력 신호(FOUT)의 주파수가 고정된 이후 비례 경로부(40)의 게인이 일정 값 이상으로 유지되므로 종래의 하이브리드 PLL 회로와 같이 비례 경로부(40)의 게인이 누적 경로부(42)의 게인보다 낮아지는 역전 현상이 발생하지 않게 된다. 따라서 본 발명에 따른 PLL 회로는 PLL 회로의 동작 상태, 즉 전압 제어 발진기(410)에 의해서 출력되는 출력 신호(FOUT)의 주파수 고정 여부와는 무관하게 항상 안정적으로 동작하며, 종래 기술과 같이 출력 신호(FOUT)의 주파수가 고정된 이후에도 누적 경로부(42)의 동작을 차단시킬 필요가 없다.After all, according to the present invention, since the gain of the proportional path part 40 is maintained above a predetermined value after the frequency of the output signal F OUT output by the voltage controlled oscillator 410 is fixed, it is proportional as in the conventional hybrid PLL circuit. The inversion phenomenon that the gain of the path portion 40 is lower than the gain of the cumulative path portion 42 does not occur. Therefore, the PLL circuit according to the present invention always operates stably regardless of the operation state of the PLL circuit, that is, whether or not the frequency of the output signal F OUT output by the voltage controlled oscillator 410 is fixed. Even after the frequency of the signal F OUT is fixed, it is not necessary to block the operation of the accumulation path unit 42.

전술한 바와 같은 구성을 갖는 본 발명의 PLL 회로는 종래의 PLL 회로에 비해 노이즈에 강인한 특성을 가지며, 종래의 PLL 회로에 비해 보다 빠른 출력 신호(FOUT)의 주파수 고정이 가능하다. 또한 종래의 PLL 회로에 포함되는 아날로그 소자(예컨대, 차지 펌프나 아날로그 루프 필터)를 사용하지 않으므로 회로 구성 및 구현이 보다 단순하다는 장점이 있다.The PLL circuit of the present invention having the configuration as described above is more robust to noise than the conventional PLL circuit, and is capable of fixing the output signal F OUT faster than the conventional PLL circuit. In addition, since an analog element (eg, a charge pump or an analog loop filter) included in a conventional PLL circuit is not used, the circuit configuration and implementation are simpler.

도 7은 도 3에 도시된 종래의 하이브리드 PLL 회로에 의해서 생성되는 출력 신호의 아이 패턴(Eye pattern)을 나타내는 다어어그램이다. 또한 도 9는 본 발명의 일 실시예에 따른 PLL 회로에 의해서 생성되는 출력 신호의 아이 패턴을 나타내는 다이어그램이다.FIG. 7 is a diagram illustrating an eye pattern of an output signal generated by the conventional hybrid PLL circuit shown in FIG. 3. 9 is a diagram illustrating an eye pattern of an output signal generated by a PLL circuit according to an embodiment of the present invention.

아이 패턴은 특정 신호의 레벨 이동 흐름을 특정 시간 단위 내에서 한 화면에 중첩하여 나타낸 파형이다. 이러한 중첩 파형이 사람의 눈을 닮아 아이 패턴으로 불리며, 신호가 교차하지 않는 중앙 부분의 수직, 수평으로 열린 영역을 아이 오프닝(eye opening)으로 지칭한다.The eye pattern is a waveform in which the level shift flow of a specific signal is superimposed on one screen within a specific time unit. This superimposed waveform resembles a human eye and is called an eye pattern, and the vertical and horizontal open areas of the central portion where signals do not intersect are called eye openings.

측정 대상 신호에 노이즈가 많을수록 아이 오프닝은 작아지고, 반대로 노이즈가 적어 신호의 세기가 양호할수록 아이 오프닝은 커진다. 아이 오프닝을 중심으로 클럭 타이밍과 레벨 임계값(threshold)의 기준 전압이 결정되며, 아이 오프닝이 크고 깨끗할수록 신호의 비트 오류율(BER)이 개선된다. The more noise is in the signal to be measured, the smaller the eye opening is. On the contrary, the less the noise is, the better the signal strength is. The clock timing and the reference voltage of the level threshold are determined around the eye opening, and the larger and cleaner eye opening improves the bit error rate (BER) of the signal.

도 7에는 도 4에 도시된 PLL 회로에서 듀티 리미터(412)를 제거했을 때 생성되는 출력 신호(FOUT)의 아이 패턴이 도시되어 있고, 도 8에는 도 4에 도시된 듀티 리미터(412)를 포함하는 PLL 회로에 의해서 생성되는 출력 신호(FOUT)의 아이 패턴이 도시되어 있다. 이 때 각각의 PLL 회로에는 동일한 기준 신호(FREF)가 인가되며, 듀티 리미터(412)를 제외한 다른 구성요소들은 모두 동일하다.FIG. 7 illustrates an eye pattern of an output signal F OUT generated when the duty limiter 412 is removed from the PLL circuit illustrated in FIG. 4, and FIG. 8 illustrates the duty limiter 412 illustrated in FIG. 4. The eye pattern of the output signal F OUT generated by the containing PLL circuit is shown. In this case, the same reference signal F REF is applied to each PLL circuit, and all other components except the duty limiter 412 are the same.

도 7 및 도 8의 비교를 통해 알 수 있듯이, 본 발명에 따른 듀티 리미터(412)를 적용할 경우, 그렇지 않은 경우에 비해서 출력 신호의 아이 오프닝이 보다 크게 나타므로 듀티 리미터(412)의 적용으로 인하여 지터 개선이 이루어짐을 확인할 수 있다.As can be seen from the comparison of FIG. 7 and FIG. 8, when the duty limiter 412 according to the present invention is applied, the eye opening of the output signal is larger than that of the duty limiter 412. As a result, jitter improvement is achieved.

도 9는 본 발명의 일 실시예에서 듀티 리미터의 듀티 설정값에 따른 PLL 회로의 지터 크기를 나타내는 그래프이다.9 is a graph illustrating the jitter magnitude of the PLL circuit according to the duty set value of the duty limiter according to an embodiment of the present invention.

도 9에서 x축은 도 4에 도시된 듀티 리미터(412)에 적용되는 듀티 값을 나타낸다. 듀티 값을 D로, 듀티 리미터(412)에 적용되는 제한 주파수값을 FL로 지칭할 때, 듀티 리미터(412)에 적용되는 기준 펄스 폭(WL)은 WL=D*FL로 정의된다. 예컨대 듀티 리미터(412)의 제한 주파수값이 78.125MHz이고 듀티 값이 0.3일 경우, 듀티 리미터(412)는 펄스 신호(S)의 펄스 폭을 0.3/78.125로 제한하여 출력한다.In FIG. 9, the x axis represents a duty value applied to the duty limiter 412 shown in FIG. 4. When the duty value is referred to as D and the limiting frequency value applied to the duty limiter 412 is referred to as F L , the reference pulse width W L applied to the duty limiter 412 is defined as W L = D * F L. do. For example, when the limiting frequency value of the duty limiter 412 is 78.125 MHz and the duty value is 0.3, the duty limiter 412 limits the pulse width of the pulse signal S to 0.3 / 78.125 and outputs it.

도 9에는 전술한 듀티 값(D)을 점차 증가시키면서 도 4의 PLL 회로를 동작시킬 때 출력되는 출력 신호(FOUT)의 지터 크기(y축)가 도시되어 있다. 도 10에 도시된 바와 같이, 출력 신호(FOUT)의 지터 크기는 듀티 값이 대략 0.05가 될 때까지 점차 감소하는 경향을 나타낸다. 이처럼 본 발명에 따른 듀티 리미터를 포함하는 PLL 회로를 사용하여 적절한 듀티 값이 적용될 경우, 종래 기술에 비해 출력 신호(FOUT)의 지터 크기를 감소시킬 수 있다.FIG. 9 shows the jitter magnitude (y-axis) of the output signal F OUT outputted when operating the PLL circuit of FIG. 4 while gradually increasing the aforementioned duty value D. FIG. As shown in FIG. 10, the jitter magnitude of the output signal F OUT tends to decrease gradually until the duty value becomes approximately 0.05. As such, when an appropriate duty value is applied by using the PLL circuit including the duty limiter according to the present invention, the jitter of the output signal F OUT can be reduced as compared with the prior art.

참고로 도 4의 PLL회로에서 기준 신호(FREF)의 위상 노이즈가 -142dBc/Hz@100kHz, 전압 제어 발진기(410)의 위상 노이즈가 -112dBc/Hz@1MHz, 전압 제어 발진기(410)의 게인(KVCO)이 1MHz/bit일 때, 출력 신호(FOUT)의 지터 크기가 최소가 되도록 하는 듀티 값은 0.0625로 측정되었다. 이와 같이 본 발명에 따른 듀티 리미터를 적용하고 적절한 듀티 값을 적용할 경우, PLL 회로에 의해서 생성되는 출력 신호의 지터를 감소시킬 수 있는 효과가 있다.For reference, in the PLL circuit of FIG. 4, the phase noise of the reference signal FREF is -142 dBc / Hz @ 100 kHz, the phase noise of the voltage controlled oscillator 410 is -112 dBc / Hz @ 1 MHz, and the gain of the voltage controlled oscillator 410 ( When K VCO ) was 1 MHz / bit, the duty value for minimizing the jitter of the output signal F OUT was measured as 0.0625. As described above, when the duty limiter according to the present invention is applied and an appropriate duty value is applied, the jitter of the output signal generated by the PLL circuit can be reduced.

전술한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.The present invention described above is capable of various substitutions, modifications, and changes without departing from the technical spirit of the present invention for those skilled in the art to which the present invention pertains. It is not limited by.

Claims (8)

위상 고정 루프로서,
기준 신호와 피드백 신호의 위상 및 주파수를 비교하고, 비교 결과에 따라서 업 신호 또는 다운 신호를 출력하는 위상 주파수 검출기;
상기 업 신호 또는 상기 다운 신호를 누적하여 제1 제어 신호를 출력하는 누적 경로부;
상기 업 신호 또는 상기 다운 신호의 펄스 폭을 조절하여 제2 제어 신호를 출력하는 비례 경로부; 및
상기 제1 제어 신호 및 상기 제2 제어 신호에 대응되는 발진 주파수를 갖는 출력 신호를 생성하는 발진기를 포함하며,
상기 비례 경로부는
상기 업 신호 또는 상기 다운 신호의 펄스 폭을 미리 정해진 기준 펄스 폭 이상으로 조절하고, 상기 펄스 폭이 조절된 상기 업 신호 또는 상기 다운 신호를 상기 제2 제어 신호로 출력하는 듀티 리미터를 포함하는,
위상 고정 루프 회로.
As a phase locked loop,
A phase frequency detector for comparing the phase and the frequency of the reference signal and the feedback signal and outputting an up signal or a down signal according to the comparison result;
An accumulation path unit accumulating the up signal or the down signal and outputting a first control signal;
A proportional path unit configured to output a second control signal by adjusting a pulse width of the up signal or the down signal; And
An oscillator for generating an output signal having an oscillation frequency corresponding to the first control signal and the second control signal,
The proportional path portion
And a duty limiter for adjusting a pulse width of the up signal or the down signal to a predetermined reference pulse width or more and outputting the up signal or the down signal with the pulse width adjusted as the second control signal.
Phase locked loop circuit.
제1항에 있어서,
상기 누적 경로부는
상기 업 신호 또는 상기 다운 신호를 제1 중간 신호로 변환하는 시간 디지털 변환기; 및
상기 제1 중간 신호를 필터링하여 출력하는 디지털 루프 필터를 포함하는
위상 고정 루프 회로.
The method of claim 1,
The cumulative path portion
A time digital converter for converting the up signal or the down signal into a first intermediate signal; And
And a digital loop filter for filtering and outputting the first intermediate signal.
Phase locked loop circuit.
제2항에 있어서,
상기 누적 경로부는
상기 디지털 루프 필터로부터 출력되는 상기 제1 중간 신호를 상기 제1 제어 신호로 변환하는 제1 디지털 아날로그 변환기를 더 포함하는
위상 고정 루프 회로.
The method of claim 2,
The cumulative path portion
And a first digital analog converter for converting the first intermediate signal output from the digital loop filter into the first control signal.
Phase locked loop circuit.
삭제delete 제1항에 있어서,
상기 듀티 리미터는
상기 업 신호 또는 상기 다운 신호의 펄스 폭이 상기 기준 펄스 폭 이하이면 상기 업 신호 또는 상기 다운 신호의 펄스 폭을 상기 기준 펄스 폭과 동일하게 조절하는
위상 고정 루프 회로.
The method of claim 1,
The duty limiter is
When the pulse width of the up signal or the down signal is equal to or less than the reference pulse width, the pulse width of the up signal or the down signal is adjusted to be equal to the reference pulse width.
Phase locked loop circuit.
제1항에 있어서,
상기 듀티 리미터는
상기 업 신호 또는 상기 다운 신호의 펄스 폭이 상기 기준 펄스 폭을 초과하면 상기 업 신호 또는 상기 다운 신호의 펄스 폭을 그대로 유지하는
위상 고정 루프 회로.
The method of claim 1,
The duty limiter is
If the pulse width of the up signal or the down signal exceeds the reference pulse width, the pulse width of the up signal or the down signal is maintained as it is.
Phase locked loop circuit.
제1항에 있어서,
상기 출력 신호를 미리 정해진 분주비에 따라서 분주하여 상기 피드백 신호를 생성하는 분주기를 더 포함하는
위상 고정 루프 회로.
The method of claim 1,
And a divider for dividing the output signal according to a predetermined division ratio to generate the feedback signal.
Phase locked loop circuit.
제2항에 있어서,
상기 제1 중간 신호는 5비트 이하의 길이를 갖는
위상 고정 루프 회로.The method of claim 2,
The first intermediate signal has a length of 5 bits or less.
Phase locked loop circuit.
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* Cited by examiner, † Cited by third party
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M. Heo 외, "Quantizer-less Proportional Path Fractional-N Digital PLL with a Low-Power High-Gain Time Amplifier and Background Multi-Point Spur Calibration," IEEE ESSCIRC, 2017. 09.*

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