KR102047367B1 - 고속위상변조기 - Google Patents

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Abstract

본 발명은 고속위상변조기에 관한 것이다. 본 발명에 따른 고속위상변조기는 대역제한필터 및 보상필터의 입출력에 가변 가능한 파이프라인 버퍼를 구성하여 대역제한 필터 및 보상필터의 Timing Margin을 확보하여 초고속 위상변조기를 제공할 수 있다.

Description

고속위상변조기{High Speed Phase Shift Keying Modulation}
본 발명은 위상변조기(Phase Shift Keying Modulation), 특히 저궤도, 중궤도, 정지궤도 및 심우주 위성에서 사용하는 위상 변조 방식의 고속위상변조기의 구조에 관한 것이다.
도 1은 일반적인 위상변조기의 구성을 도시한 블럭도다. 일반적인 위상변조기는 도 1에 도시된 바와 같이 매퍼, 대역제한필터, 보상필터 그리고 DAC(Digital-Analog Converter)로 구성된다. 매퍼에서 매핑(Mapping)된 디지털 성상(Digital Constellation) 신호의 대역을 제한하고 심볼(Symbol)간의 간섭을 제거하기 위하여 대역제한 필터를 사용한다. 대역 제한 필터는 SRRC(Square Root Raised Cosine) 필터가 사용된다. 대역이 제한된 심볼 신호들은 나이퀴스트(Nyquist) 주파수에 다가갈 수록 신호의 감쇄가 발생하고 인 밴드(In band) 내에서 신호의 감쇄가 일어난다. 이와 같은 신호의 감쇄를 보상하기 위해서 1/Sinc 특성을 가지는 보상필터를 사용하여 감쇄된 신호를 보상하고 보상된 신호를 디지털-아날로그 컨버터(Digital-Analgo converter, DAC)에 전달하여 아날로그 신호로 변환한다.
매퍼에서 매핑된 디지털 신호를 대역제한 필터 및 보상 필터를 통과하여 최종적으로 디지털-아날로그 컨버터를 통하여 아날로그 신호로 변환하여 출력한다. 고속의 신호를 처리하기 위해서는 각 블럭들은 적절한 클럭 타이밍 마진(Clock Timing Margin)을 확보해야 한다.
보다 구체적으로 대역제한 필터 및 보상필터의 샘플링 주파수(sampling frequency)는 매퍼의 샘플링 주파수의 4배가 되어야 한다. 일 예로 240Msps(Mega sample per second)의 위상변조기를 구성한다고 할 때, 매퍼 출력의 동 위상성분은 120Msps(Msamples per sec), 매퍼 출력의 직교 위상 성분은 120Msps가 된다. 따라서 대역제한 필터 및 보상필터의 샘플링 주파수는 매퍼의 샘플링 주파수의 4배인 480MHz의 샘플링 주파수가 된다.
위상변조기를 FPGA(Field Programmable Gate Array)로 구현할 때 RTL(Resistor Transfer Level)로 코딩(Coding)해서 회로 합성(Synthesis) 및 자동 배치 및 배선(placement and routing, P&R)할 경우 각 단의 높은 주파수가 야기하는 로직딜레이(Logic Delay)로 인하여 클락 타이밍(Clock Timing)의 마진(Margin)을 확보할 수 없다. 이로인해 고속으로 동작하는 위상변조기를 FPGA로 구현하는 것이 불가능하다.
대한민국 공개특허 10-2016-0053562
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로, FPGA로 구현할 수 있는 위상변조기의 새로운 구조를 제공하는 데 그 목적이 있다.
제안된 발명에 다른 고속위상변조기는 대역제한필터 및 보상필터의 입력단 및 출력단에 파이프라인 버퍼를 부가하였다. 파이프라인 버퍼로 인하여 타이밍 마진을 확보한다.
고속위상변조기는 매퍼(mapper), 제 1파이프라인 버퍼(pipeline buffer), 제 2파이프라인 버퍼, 제 1제곱근 상승 코사인 필터, 제 2제곱근 상승 코사인 필터, 제 3파이프라인 버퍼, 제 4파이프라인 버퍼, 제 1보상필터, 제 2보상필터 보상하는 제 2보상필터, 제 1디지털아날로그컨버터, 제 2디지털아날로그컨버터를 포함할 수 있다. 매퍼(mapper)는 진폭과 위상 성상(constellation)에 따른 위치를 표현하는 변조 심벌(symbol)들로 매핑(mapping) 할 수 있다. 제 1 파이프라인 버퍼(pipeline buffer)는 매퍼의 출력 중에 동 위상성분을 입력으로 한다. 제 2 파이프라인 버퍼는 매퍼의 출력 중에 직교 위상성분을 입력으로 한다. 제 1제곱근 상승 코사인 필터(Square Root Raised Cosine Filter, SRRC Filter)는 제 1 파이프라인 버퍼의 출력신호를 입력으로 한다. 제 2제곱근 상승 코사인 필터는 제 2 파이프라인 버퍼의 출력신호를 입력으로 한다. 제 3파이프라인 버퍼는 제 1제곱근 상승 코사인 필터의 출력신호를 입력으로 한다. 제 4파이프라인 버퍼는 제 2제곱근 상승 코사인 필터의 출력신호를 입력으로 한다. 제 1보상필터는 제 3파이프라인 버퍼의 출력신호를 입력으로 하고 신호 왜곡을 보상한다. 제 2보상필터는 제 4파이프라인 버퍼의 출력신호를 입력으로 하고 신호 왜곡을 보상한다. 제 1 디지털아날로그컨버터(digital analog converter)는 제 1보상필터의 출력신호를 입력으로 한다. 제 2 디지털아날로그컨버터(digital analog converter)는 제 2보상필터의 출력신호를 입력으로 한다.
나아가 선택적인 양상에 따르면, 고속위상변조기의 대역제한 필터 및 보상필터는 FPGA (field programmable gate array) 내부의 DSP 블록을 이용하여 구현될 수 있다.
또한 일실시예에 따른 고속위상변조기의 제 1제곱근 상승 코사인 필터, 제 2제곱근 상승 코사인 필터 및/또는, 제 1보상필터, 제 2 보상필터는 FPGA 내부의 DSP(DIGITAL SIGNAL PROCESSING)부에서 소프트웨어로 구현될 수 있다.
한편, 일실시예에 따른 고속위상변조기의 제 1제곱근 상승 코사인 필터 및 제 2제곱근 상승 코사인 필터 각각은 홀수부 유한 임펄스 응답(Finite impulse filter) 필터, 짝수부 유한 임펄스 응답(Finite impulse filter) 필터, 가산부를 포함한다. 홀수부 유한 임펄스 응답(Finite impulse filter)필터는 입력 신호 중 홀수 성분을 처리할 수 있다. 짝수부 유한 임펄스 응답(Finite impulse filter)필터는 입력 신호 중 홀수 성분을 처리할 수 있다. 가산부는 홀수부 유한 임펄스 응답필터와 짝수부 유한 임펄스 응답필터의 출력을 가산하여 출력할 수 있다.
또한 일실시예에 따른 고속위상변조기는 제 1파이프라인 버퍼 내지 제 4 파이프라인 버퍼는 자동 배치 및 배선(P&R: Placement and Routing) 후 생성되는 슬랙 보고서(slack report)의 슬랙(slack) 값을 참조하여 결정되는 파이프라인 상태(Pipeline State)값을 가질 수 있다.
본 발명에 따르면 고속위상변조기의 FPGA 구현이 가능하다.
이에 따른 고속위상변조기를 위성체에 탑재할 경우 고속으로 데이터를 지구국으로 전송할 수 있어 특히, 저궤도위성의 고속 데이터 전송이 가능하도록 한다.
또한 고속의 필터를 구성할 수 있어 위상변조기의 원가를 획기적으로 낮출 수 있고 위성의 핵심 임무(Critical Mission)에 있어서 신뢰성을 확보할 수 있다.
도 1은 종래 위상변조기의 구성을 나타낸 것이다.
도 2는 일실시예에 따른 고속위상변조기의 구성 블록도이다.
도 3은 일실시예에 따른 고속위상변조기의 제 1제곱근 상승 코사인 필터(square root Raised Cosine Filter) 또는 제 2제곱근 상승 코사인 필터의 구성을 도시한 회로도이다.
이하 첨부된 도면을 참조하여, 바람직한 실시예에 따른 고속위상변조기(200)에 대해 상세히 설명하면 다음과 같다. 여기서, 동일한 구성에 대해서는 동일부호를 사용하며, 반복되는 설명, 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명은 생략한다. 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도 2는 일실시예에 따른 고속위상변조기(200)의 구성을 도시한 블록도이다.
도 2에 도시된 바와 같이 일 실시예에 따른 고속위상변조기(200)는 매퍼(10)(mapper), 제 1파이프라인 버퍼(20)(pipeline buffer), 제 2파이프라인 버퍼(30), 제 1제곱근 상승 코사인 필터(40), 제 2제곱근 상승 코사인 필터(50), 제 3파이프라인 버퍼(60), 제 4파이프라인 버퍼(70), 제 1보상필터(80), 제 2보상필터(90) 보상하는 제 2보상필터(90), 제 1디지털아날로그컨버터(100), 제 2디지털아날로그컨버터(110)를 포함할 수 있다. 매퍼(10)(mapper)는 진폭과 위상 성상(constellation)에 따른 위치를 표현하는 변조 심벌(symbol)들로 매핑(mapping) 할 수 있다. 제 1 파이프라인 버퍼(pipeline buffer)는 매퍼(10)의 출력 중에 동 위상성분을 입력으로 한다. 제 2파이프라인 버퍼(30)는 매퍼(10)의 출력 중에 직교 위상성분을 입력으로 한다. 제 1제곱근 상승 코사인 필터(40)(Square Root Raised Cosine Filter, SRRC Filter)는 제 1 파이프라인 버퍼의 출력신호를 입력으로 한다. 제 2제곱근 상승 코사인 필터(50)는 제 2파이프라인 버퍼(30)의 출력신호를 입력으로 한다. 제 3파이프라인 버퍼(60)는 제 1제곱근 상승 코사인 필터(40)의 출력신호를 입력으로 한다. 제 4파이프라인 버퍼(70)는 제 2제곱근 상승 코사인 필터(50)의 출력신호를 입력으로 한다. 제 1보상필터(80)는 제 3파이프라인 버퍼(60)의 출력신호를 입력으로 하고 신호 왜곡을 보상한다. 제 2보상필터(90)는 제 4파이프라인 버퍼(70)의 출력신호를 입력으로 하고 신호 왜곡을 보상한다. 제 1 디지털아날로그컨버터(digital analog converter)는 제 1보상필터(80)의 출력신호를 입력으로 한다. 제 2 디지털아날로그컨버터(digital analog converter)는 제 2보상필터(90)의 출력신호를 입력으로 한다.
제 1 파이프라인 버퍼 내지 제 4파이프라인 버퍼(70)를 사용하는 이유는 다음과 같다. 위상변조기의 SRRC 필터 및 보상필터는 일양상에 따라 80 탭(tap)의 필터 계수를 사용함으로 자체적인 로직 지연(Logic Delay)이 발생하므로 SRRC 필터의 출력신호를 보상필터로 바로 전달할 경우 그 로직 지연(Logic Delay)으로 인하여 클록 마진(Clock Margin)을 확보할 수 없어 고속의 위상 변조기를 구성할 수 없다. 따라서 일실시예에 따른 고속위상변조기(200)는 매퍼(10)와 제 1제곱근 상승 코사인 필터(40) 및 제 2제곱근 상승 코사인 필터(50) 사이 및 제 1제곱근 상승 코사인 필터(40) 및 제 2제곱근 상승 코사인 필터(50)와 제 1보상필터(80) 및 제 2보상필터(90) 사이에 각각 대응되는 가변적인 파이프라인 상태(Pipeline State)을 가지는 제 1파이프라인 버퍼(20) 내지 제 4파이프라인 버퍼(70)를 두어 SRRC 필터 및 보상필터에서 발생한 로직 지연(Logic Delay)으로 인하여 발생되는 클록 마진(Clock Margin)의 부족을 파이프라인 버퍼 에서 완충하도록 하여 블록들간의 클록 마진(Clock Margin)을 확보함으로써 위상변조기의 고속동작이 가능하도록 할 수 있다.
한편, 일실시예에 따른 고속위상변조기(200)는 FPGA (field programmable gate array)를 이용하여 구현될 수 있다. FPGA는 공지된 기술로써 고밀도 PLD (Programmable Logic Devices)로 분류될 수 있으며 전기적인 퓨즈에 의한 사용자 프로그래밍으로 원하는 회로를 빠른 시간에 구현할 수 있게 한다.
일실시예에 따른 고속위상변조기(200)의 제 1제곱근 상승 코사인 필터(40), 제 2제곱근 상승 코사인 필터(50), 제 1보상필터(80), 제 2 보상필터는 FPGA 내부의 DSP(DIGITAL SIGNAL PROCESSING)부에서 소프트웨어로 구현될 수 있다.
일실시예에 따른 고속위상변조기(200)는 일 양상에 따라 FPGA로 구현하는 자동 배치 및 배선((P&R, placement and routing)단계에서 P&R 툴(tool)을 이용하여 각각의 파이프라인 버퍼의 파이프라인 상태(Pipeline state)를 감지하여 타이밍 마진(Timing Margin)이 확보되었다고 판단되면 로직 최적화(Logic Optimize)과정에서 대역제한필터 및 보상필터를 내부 DSP(DIGITAL SIGNAL PROCESSING)부에서 소프트웨어적으로 구성하여 고속의 필터를 구성할 수 있다. 그에 따라서 고속의 위상변조기를 구성할 수 있다. 일예로 Xilinx Kintex-7 FPGA에서 480MHz Sample Rate의 필터를 구성이 가능하고 240Msps의 8PSK 변조를 사용할 경우 약 720mbps의 데이터 Rate의 초고속 위상 변조기를 구성할 수 있다.
도 3은 일실시예에 따른 고속위상변조기(200)의 제 1제곱근 상승 코사인 필터(40)(square root Raised Cosine Filter) 또는 제 2제곱근 상승 코사인 필터(50)의 일양상에 따른 회로도이다.
도 3에 도시된 바와 같이 제 1제곱근 상승 코사인 필터(40) 및 제 2제곱근 상승 코사인 필터(50) 각각은 홀수부 유한 임펄스 응답(120)(Finite impulse filter)필터, 짝수부 유한 임펄스 응답(130)(Finite impulse filter)필터, 가산부(140)를 포함한다. 홀수부 유한 임펄스 응답(120)(Finite impulse filter)필터는 입력 신호 중 홀수 성분을 처리할 수 있다. 짝수부 유한 임펄스 응답(130)(Finite impulse filter)필터는 입력 신호 중 홀수 성분을 처리할 수 있다. 가산부(140)는 홀수부 유한 임펄스 응답(120)필터와 짝수부 유한 임펄스 응답(130)필터의 출력을 가산하여 출력한다. 도 3의 ‘x(n) Odd’는 홀수부 유한 임펄스 응답(120)필터에 대응되고 ‘x(n) Even’은 짝수부 유한 임펄스 응답(130)필터에 대응된다. 또한 ‘y(n)’은 가산부(140)에 대응된다.
한편, 도 3에 도시된 일 실시예에 따른 고속위상변조기(200)의 SRRC는 80개의 탭(TAP)을 갖는 FIR(Finite Impulse Response)필터로 구현될 수 있다. 제 1보상필터(80) 및 제 2보상필터(90)는 일양상에 따라 역 Sinc 필터일 수 있으며, 역 Sinc 필터도 마찬가지로 FIR 필터이므로 SRRC와 마찬가지로 80개의 탭(TAP)을 갖는 FIR(Finite Impulse Response)필터로 구현될 수 있고, 도 3에 도시된 바와 같이 홀수부 유한 임펄스 응답(120)(Finite impulse filter)필터, 짝수부 유한 임펄스 응답(130)(Finite impulse filter)필터, 가산부(140)를 포함할 수 있다.
일실시예에 따른 고속위상변조기(200)는 제 1파이프라인 버퍼(20) 내지 제 4 파이프라인 버퍼는 P&R(Placement and Routing) 후 생성되는 레포트(report)의 슬랙(slack)을 참조하여 파이프라인 상태(Pipeline State)를 가변할 수 있다.
즉, 고속위상변조기(200)는 FPGA 툴(Tool)로 P&R후 생성되는 레포트 중 타이밍 레포트의 Slack기록을 참조하여 클록 마진(Clock Margin)을 확보할 수 있도록 제 1파이프라인 버퍼(20) 내지 제 4 파이프라인 버퍼 각각에 대하여 희망하는 슬랙이 나올 때까지 파이프라인 상태(Pipeline State)를 조정할 수 있다. 슬랙은 셋업 시간 간격(setup time interval)의 가장 빠른 경계부터 데이터가 실제 도착한 시간 사이의 절대시간 간격을 말한다. 셋업 시간 간격 은 시스템상에 기 설정된 클럭의 상승에지(rising edge) 또는 하강에지(falling edge)가 있기 이전 셋업 시간 요구 조건(setup time requirement)만큼 이전까지의 간격을 의미한다. 따라서 슬랙을 참조하여 파이프라인 상태를 조정할 수 있다.
한편, 본 발명의 상세한 설명 및 첨부도면에서는 구체적인 실시예에 관해 설명하였으나, 본 발명은 개시된 실시예에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다. 따라서, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들을 포함하는 것으로 해석되어야 할 것이다.
본 발명은 본 발명은 통신 기술 분야 구체적으로 송수신장치의 위상변조기에서 산업상으로 이용 가능하다.
고속위상변조기: 200
매퍼: 10
제 1파이프라인 버퍼: 20
제 2파이프라인 버퍼: 30
제 1제곱근 상승 코사인 필터: 40
제 2제곱근 상승 코사인 필터: 50
제 3파이프라인 버퍼: 60
제 4파이프라인 버퍼: 70
제 1보상필터: 80
제 2보상필터: 90
제 1디지털아날로그컨버터: 100
제 2디지털아날로그컨버터 : 110
홀수부 유한 임펄스 응답: 120
짝수부 유한 임펄스 응답: 130
가산부: 140

Claims (5)

  1. 신호를 진폭과 위상 성상(constellation)에 따른 위치를 표현하는 변조 심벌(symbol)들로 매핑(mapping)하는 매퍼(mapper);
    매퍼의 출력 중에 동 위상성분을 입력으로하는 제 1파이프라인 버퍼(pipeline buffer);
    매퍼의 출력 중에 직교 위상성분을 입력으로하는 제 2파이프라인 버퍼;
    제 1 파이프라인 버퍼의 출력신호를 입력으로하는 제 1제곱근 상승 코사인 필터(square root Raised Cosine Filter, SRRC Filter);
    제 2 파이프라인 버퍼의 출력신호를 입력으로하는 제 2제곱근 상승 코사인 필터;
    제 1제곱근 상승 코사인 필터의 출력신호를 입력으로하는 제 3파이프라인 버퍼;
    제 2제곱근 상승 코사인 필터의 출력신호를 입력으로하는 제 4파이프라인 버퍼;
    제 3파이프라인 버퍼의 출력신호를 입력으로하고 신호 왜곡을 보상하는 제 1보상필터;
    제 4파이프라인 버퍼의 출력신호를 입력으로하고 신호 왜곡을 보상하는 제 2보상필터;
    제 1보상필터의 출력신호를 입력으로하는 제 1디지털아날로그컨버터(digital analog converter);및
    제 2보상필터의 출력신호를 입력으로하는 제 2디지털아날로그컨버터(digital analog converter);를 포함하되,
    제1 파이프라인 버퍼 내지 제 4 파이프라인 버퍼는
    후단의 필터에서 발생한 로직 지연(Logic Delay)으로 인하여 발생되는 클록 마진(Clock Margin)의 부족을 완충하도록 하여 클록 마진(Clock Margin)을 확보하되,
    FPGA(field programmable gate array)를 이용하여 구현되는 고속위상변조기.
  2. 삭제
  3. 제 1항에 있어서, 상기 제 1제곱근 상승 코사인 필터, 제 2제곱근 상승 코사인 필터 및/또는, 제 1보상필터, 제 2보상필터는 FPGA 내부의 DSP(DIGITAL SIGNAL PROCESSING)부에서 소프트웨어로 구현되는 고속위상변조기.
  4. 제 1 항에 있어서, 상기 제 1제곱근 상승 코사인 필터 및 제 2제곱근 상승 코사인 필터 각각이:
    입력 신호 중 홀수 성분을 처리하는 홀수부 유한 임펄스 응답(Finite impulse filter)필터;
    입력 신호 중 홀수 성분을 처리하는 짝수부 유한 임펄스 응답(Finite impulse filter)필터;및
    상기 홀수부 유한 임펄스 응답필터와 짝수부 유한 임펄스 응답필터의 출력을 가산하여 출력하는 가산부;
    를 포함하는 구조로 구현되는 고속위상변조기.
  5. 제 1항에 있어서, 제 1파이프라인 버퍼 내지 제 4파이프라인 버퍼는:
    자동 배치 및 배선(P&R: Placement and Routing) 후 생성되는 슬랙 보고서(slack report)의 슬랙(slack) 값을 참조하여 결정되는 파이프라인 상태(Pipeline State)값을 가지는 고속위상변조기.
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