KR102044214B1

KR102044214B1 - Magnetic stripe transmitter driving device with low power consumption using current shaper

Info

Publication number: KR102044214B1
Application number: KR1020170153658A
Authority: KR
Inventors: 이진우; 초대열; 김학윤
Original assignee: 주식회사 지니틱스
Priority date: 2017-11-17
Filing date: 2017-11-17
Publication date: 2019-11-13
Also published as: KR20190056572A

Abstract

MST 기술의 위하여 코일에 제공하는 전류의 펄스의 모양이, 급상승 후 완만히 하강하고, 그 후 완만히 상승한 후 다시 급하강하는 모양을 갖도록 하는 기술을 공개한다.For the MST technique, a technique is disclosed in which the shape of the pulse of the current provided to the coil has a shape of slowly descending after a sudden rise, then gradually rises thereafter, and then rapidly descends again.

Description

MST driving chip having a structure that reduces power consumption by shaping driving current {Magnetic stripe transmitter driving device with low power consumption using current shaper}

본 발명은 전자장치에 관한 것으로서, 인덕턴스 성분을 갖는 전기소자에 제공하는 전류의 값을 제어하는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electronic device, and more particularly, to a technique for controlling a value of a current provided to an electric element having an inductance component.

스마트 폰 등의 사용자 기기를 이용하여, 종래의 마그네틱 카드 결제 기능을 대체하여 금융결제 기능을 수행하는 기술이 개발되었다. 이러한 종래 기술에 따른 사용자 기기는 마그네틱 카드의 역할을 대신하며, 마그네틱 카드에 인코딩된 정보를 자기장 형태로 출력한다. 이러한 자기장을 제공하기 위하여, 사용자 기기는 인덕턴스를 갖는 코일에 흐르는 전류를 변화시킨다. 이러한 기술은 MST(Magnetic stripe transmission) 기술이라고 지칭되기도 한다.Using a user device such as a smart phone, a technology for performing a financial payment function has been developed in place of the conventional magnetic card payment function. The user device according to the related art replaces the role of the magnetic card, and outputs information encoded in the magnetic card in the form of a magnetic field. To provide this magnetic field, the user equipment varies the current flowing through the coil with inductance. This technique is also referred to as a magnetic stripe transmission (MST) technique.

종래의 마그네틱 카드를 인식하는 결제 단말기에는, 검출되는 자기장의 변화율에 대응하는 검출전압을 출력하는 검출헤드가 설치되어 있는 카드 인식용 슬롯이 제공되어 있다. 그리고 상기 마그네틱 카드에는 띠 형태로 배치된 자성체가 형성되어 있는데, 상기 띠의 연장방향에 따라 N극과 S극의 자성이 반복적으로 변화되도록 되어 있다. 상기 슬롯에 상기 마그네틱 카드를 끼워 이동시키면, 상기 검출헤드는 상기 자성체의 자성의 변화를 감지함으로써 상기 마그네틱 카드의 정보를 해독하게 된다.A payment terminal for recognizing a conventional magnetic card is provided with a card recognition slot provided with a detection head for outputting a detection voltage corresponding to a rate of change of a magnetic field to be detected. The magnetic card is provided with a magnetic body arranged in the form of a strip, and the magnets of the N pole and the S pole are repeatedly changed in accordance with the extending direction of the strip. When the magnetic card is inserted into the slot and moved, the detection head detects a change in the magnetic property of the magnetic material so as to decrypt the magnetic card information.

상기 MST 기술이 적용된 사용자 기기는 상기 마그네틱 카드를 대신하여 시간에 따라 변화하는 자기장을 출력하며, 이때, 상기 자기장의 변화가 상기 검출헤드에 의해 인식될 정도의 강도를 갖는 자기장을 제공할 수 있다. The user device to which the MST technology is applied outputs a magnetic field that changes with time in place of the magnetic card. In this case, the user device may provide a magnetic field having an intensity such that the change of the magnetic field is recognized by the detection head.

상기 자기장의 제공을 위하여, 상기 자기장을 발생시키기 위한 목적으로 제공되는 코일에게, 상기 MST 기술을 제공하는 사용자 기기가 시간에 따라 방향을 전환하는 전류를 제공하는 것이 보통이다. 그리고 이때 상기 전류는 보통 구형파의 형태로 제공될 수 있다.In order to provide the magnetic field, it is common for the coil provided for the purpose of generating the magnetic field to provide a current which the user equipment providing the MST technology changes direction with time. In this case, the current may be provided in the form of a square wave.

본 발명은 인덕턴스를 갖는 코일을 통해 흐르는 전류를 구동하는 구동장치에 관한 것으로서, 특히 구동전류의 모양을 쉐이핑함으로써 MST을 위해 사용되는 구동장치의 소모전력을 감소시키는 기술에 관한 것이다.The present invention relates to a driving device for driving a current flowing through a coil having an inductance, and more particularly to a technique for reducing power consumption of a driving device used for MST by shaping the shape of the driving current.

본 발명과 관련된 선공개기술로서 대한민국 특허출원번호 KR20150100129 및 KR20150135617 등이 있다.As the prior art disclosed in the present invention, there are Korean Patent Application Nos. KR20150100129 and KR20150135617.

상기 코일이 제공하는 자기장의 크기가 급속하게 변화하는 시점인 급속 전환시점에서 상기 검출헤드에서 유의미한 검출전압이 발생하게 된다. 그런데 상기 전류가 구형파의 형태를 갖는 경우, 상기 급속 전환시점을 제외한 나머지 대부분의 시구간에서는 상기 코일에 상당한 전류가 흐르기 때문에 이로 인한 전력 소모가 발생하게 된다. 이러한 전력 소모는 특히 배터리로 동작하는 사용자 기기에서 문제점으로 인식될 수 있다.Significant detection voltage is generated in the detection head at a time of rapid change, which is a time when the magnitude of the magnetic field provided by the coil changes rapidly. However, when the current has the shape of a square wave, since most current flows through the coil at most of the time intervals except for the rapid switching, power consumption is generated. This power consumption can be perceived as a problem, especially in battery operated user equipment.

본 발명에서는 이러한 전력 소모를 줄일 수 있는 기술을 제공하고자 한다.In the present invention, to provide a technology that can reduce such power consumption.

상기 결제 단말기의 검출헤드는, 검출하는 자기장의 변화율이 일정 수준 이상이 될 때에만 유의미한 검출전압을 출력한다. 따라서 자기장의 변화율이 상기 일정 수준보다 작다면, 상기 검출헤드가 출력하는 검출전압은 임계값을 넘지 못하여 결국 무시될 수 있다. 본 발명에서는 이러한 점에서 착상한 것이다. The detection head of the payment terminal outputs a significant detection voltage only when the rate of change of the magnetic field to be detected is above a certain level. Therefore, if the rate of change of the magnetic field is less than the predetermined level, the detection voltage output by the detection head does not exceed the threshold value and can eventually be ignored. The present invention is conceived in this respect.

종래 기술에 따르면 상기 코일에 제공되는 전류가 0이 아닌 DC값을 유지하는 시구간이 있는데, 본 발명에 따르면 상기 시구간에서 상기 전류를 상기 DC값으로 유지시키지 않고, 상기 검출헤드가 유의미한 값을 검출하지 못할 정도의 수준으로 상기 전류를 서서히 감소시키다가 다시 서서히 증가시키는 방법을 이용한다. 이러한 방법을 이용하면 상기 코일에 흐르는 전류의 총량이 줄어들기 때문에 전력소모를 줄일 수 있다.According to the prior art, there is a time period in which the current provided to the coil maintains a non-zero DC value. According to the present invention, the detection head detects a meaningful value without maintaining the current at the DC value in the time period. Slowly reduce the current to a level that is impossible and then slowly increase the current. This method can reduce power consumption because the total amount of current flowing through the coil is reduced.

본 발명의 일 관점에 따라, 외부로부터 펄스 트레인 신호를 입력받는 전류 구동칩에서, 구동전류를 생성하는 구동부의 동작을 제어하기 위한 구동제어신호를 생성하는 구동제어신호 생성방법을 제공할 수 있다. 이 방법은, 상기 펄스 트레인 신호를 모니터링하여 상기 펄스 트레인 신호에 포함된 제1펄스의 시작시점인 제1시작시점부터 상기 제1펄스의 종료시점인 제1종료시점까지의 지속시간인 제1지속시간을 결정하는 단계; 상기 구동제어신호를 미리 결정된 기준값으로부터 제1최대값까지 제1시간 동안 상승시키는 제1단계; 상기 구동제어신호를 상기 제1최대값으로부터 상기 기준값보다 큰 중간값까지 제2시간 동안 하강시키는 제2단계; 상기 구동제어신호를 상기 중간값으로부터 제2최대값까지 제3시간 동안 상승시키는 제3단계; 및 상기 구동제어신호를 상기 제2최대값으로부터 상기 기준값까지 제4시간 동안 하강시키는 제4단계;를 포함한다. 이때, 상기 제1시간의 시작시점으로부터 상기 제4시간의 종료시점까지의 지속시간은 상기 제1지속시간과 실질적으로 동일하며, 상기 제2시간 및 상기 제3시간은 각각 상기 제1시간 및 상기 제4시간보다 길다. According to an aspect of the present invention, a driving control signal generation method for generating a driving control signal for controlling an operation of a driving unit for generating a driving current in a current driving chip that receives a pulse train signal from an external device can be provided. The method includes: monitoring a pulse train signal and having a first duration that is a duration from a first start point of a start point of a first pulse included in the pulse train signal to a first end point of end point of the first pulse; Determining a time; A first step of raising the drive control signal for a first time from a predetermined reference value to a first maximum value; A second step of lowering the driving control signal for a second time from the first maximum value to an intermediate value greater than the reference value; A third step of raising the drive control signal for a third time from the intermediate value to a second maximum value; And a fourth step of lowering the driving control signal from the second maximum value to the reference value for a fourth time period. At this time, the duration from the start time of the first time to the end time of the fourth time is substantially the same as the first duration time, the second time and the third time is the first time and the Longer than 4 hours.

이때, 상기 구동부는 상기 구동전류가 통과하는 FET를 포함하며, 상기 FET의 게이트에는 DAC의 출력값에 비례하는 전압이 인가되도록 되어 있으며, 상기 구동제어신호의 값은 상기 DAC의 입력단자에 제공되는 입력코드의 값이며, 상기 구동제어신호가 상기 중간값을 가질 때에 상기 FET는 온 상태를 유지하도록 되어 있을 수 있다.In this case, the driving unit includes a FET through which the driving current passes, and a voltage proportional to an output value of the DAC is applied to a gate of the FET, and the value of the driving control signal is input to an input terminal of the DAC. The value of the code, and the FET may be kept on when the drive control signal has the intermediate value.

이때, 상기 제1최대값과 상기 제2최대값은 서로 동일하고, 상기 제1시간 및 상기 제4시간은 서로 동일하며, 그리고 상기 제2시간 및 상기 제3시간은 서로 동일할 수 있다.In this case, the first maximum value and the second maximum value may be the same, the first time and the fourth time may be the same, and the second time and the third time may be the same.

이때, 상기 중간값은 미리 결정된 시간 동안 유지될 수 있다.In this case, the intermediate value may be maintained for a predetermined time.

이때, 상기 방법은, 상기 펄스 트레인 신호를 모니터링하여, 상기 제1종료시점으로부터 상기 제1펄스에 뒤이어 나오는 제2펄스의 시작시점인 제2시작시점까지의 제2지속시간을 결정하는 단계; 및 상기 제4단계에서 상기 구동제어신호가 상기 기준값에 도달한 시점으로부터 상기 제2지속시간 동안 상기 구동제어신호를 상기 기준값으로 유지하는 단계;를 더 포함할 수 있다.The method may include monitoring the pulse train signal to determine a second duration from the first end point to a second start point, which is a start point of a second pulse following the first pulse; And maintaining the driving control signal at the reference value for the second duration from the time when the driving control signal reaches the reference value in the fourth step.

본 발명의 다른 관점에 따라, 펄스 트레인 신호를 입력받는 입력단자; 상기 펄스 트레인 신호를 모니터링하여 상기 펄스 트레인 신호에 포함된 제1펄스의 시작시점인 제1시작시점부터 상기 제1펄스의 종료시점인 제1종료시점까지의 지속시간인 제1지속시간을 결정하는 펄스 트레인 신호 모니터링부; 및 구동전류를 생성하는 구동부의 동작을 제어하기 위한 구동제어신호를 상기 펄스 트레인 신호를 기초로 생성하는 구동제어신호 생성부;를 포함하는 전류 구동칩이 제공될 수 있다. 이때, 상기 구동제어신호 생성부는, 상기 구동제어신호를 미리 결정된 기준값으로부터 제1최대값까지 제1시간 동안 상승시키는 제1단계, 상기 구동제어신호를 상기 제1최대값으로부터 상기 기준값보다 큰 중간값까지 제2시간 동안 하강시키는 제2단계, 상기 구동제어신호를 상기 중간값으로부터 제2최대값까지 제3시간 동안 상승시키는 제3단계, 및 상기 구동제어신호를 상기 제2최대값으로부터 상기 기준값까지 제4시간 동안 하강시키는 제4단계를 수행하도록 되어 있다. 이때, 상기 제1시간의 시작시점으로부터 상기 제4시간의 종료시점까지의 지속시간은 상기 제1지속시간과 실질적으로 동일하며, 상기 제2시간 및 상기 제3시간은 각각 상기 제1시간 및 상기 제4시간보다 길다.According to another aspect of the invention, the input terminal for receiving a pulse train signal; Monitoring the pulse train signal to determine a first duration which is a duration from a first start time that is a start point of a first pulse included in the pulse train signal to a first end time that is an end point of the first pulse; A pulse train signal monitoring unit; And a driving control signal generator for generating a driving control signal for controlling an operation of the driving unit generating a driving current based on the pulse train signal. At this time, the driving control signal generation unit, the first step of raising the driving control signal from a predetermined reference value to a first maximum value for a first time, an intermediate value greater than the reference value from the first maximum value A second step of descending for a second time until a third step of raising the drive control signal from the intermediate value to a second maximum value for a third time; and the drive control signal from the second maximum value to the reference value The fourth step of descending for a fourth time is performed. At this time, the duration from the start time of the first time to the end time of the fourth time is substantially the same as the first duration time, the second time and the third time is the first time and the Longer than 4 hours.

본 발명의 또 다른 관점에 따라, 제1로직값과 제2로직값을 번갈아 갖는 신호에 대응하여 인턱턴스 성분을 갖는 전기소자에 제공되는 전류를 구동하는 전류 구동칩이 제공될 수 있다. 이때, 상기 제1로직값이 유지되는 제1시구간 동안, 또는 상기 제1시구간으로부터 미리 결정된 시간만큼 지연된 제1지연시구간 동안, 상기 전류 구동칩은, ① 상기 전류의 값을 미리 결정된 기준전류값으로부터 제1최대전류값까지 제1시간 동안 상승시키는 제1단계, ② 상기 전류의 값을 상기 제1최대전류값으로부터 상기 기준전류값보다 큰 중간전류값까지 제2시간 동안 하강시키는 제2단계, ③ 상기 전류의 값을 상기 중간전류값으로부터 제2최대전류값까지 제3시간 동안 상승시키는 제3단계, 및 ④ 상기 전류의 값을 상기 제2최대전류값으로부터 상기 기준전류값까지 제4시간 동안 하강시키는 제4단계를 실행하도록 되어 있다. According to still another aspect of the present invention, a current driving chip for driving a current provided to an electric element having an inductance component corresponding to a signal having an alternating first logic value and second logic value may be provided. In this case, during the first time period in which the first logic value is maintained, or during the first delay time period delayed by a predetermined time from the first time period, the current driving chip includes: ① a predetermined reference value of the current; A first step of increasing the current value from the current value to the first maximum current value for a first time; and second of decreasing the current value from the first maximum current value to an intermediate current value greater than the reference current value for a second time period. Step, ③ a third step of raising the value of the current from the intermediate current value to a second maximum current value for a third time, and ④ of increasing the value of the current from the second maximum current value to the reference current value; The fourth step of descending for time is to be carried out.

이때, 상기 제2로직값이 유지되는 제2시구간 동안, 또는 상기 제2시구간으로부터 상기 미리 결정된 시간만큼 지연된 제2지연시구간 동안, 상기 전류의 값을 상기 기준전류값으로 유지하도록 되어 있을 수 있다.At this time, during the second time period during which the second logic value is maintained, or during the second delay time period delayed by the predetermined time from the second time period, the value of the current may be maintained at the reference current value. Can be.

이때, 상기 제1시간의 시작시점으로부터 상기 제4시간의 종료시점까지의 지속시간은 상기 제1시구간 또는 상기 제1지연시구간의 지속길이와 실질적으로 동일하며, 상기 제2시간 및 상기 제3시간은 각각 상기 제1시간 및 상기 제4시간보다 길 수 있다.In this case, the duration from the start time of the first time to the end time of the fourth time is substantially the same as the duration of the first time period or the first delay time period, and the second time and the first time. Three hours may be longer than the first time and the fourth time, respectively.

이때, 상기 제1최대전류값과 상기 제2최대전류값은 서로 동일하고, 상기 제1시간 및 상기 제4시간은 서로 동일하며, 그리고 상기 제2시간 및 상기 제3시간은 서로 동일할 수 있다.In this case, the first maximum current value and the second maximum current value may be equal to each other, the first time and the fourth time may be the same, and the second time and the third time may be the same. .

이때, 상기 제1로직값과 제2로직값을 번갈아 갖는 신호는 상기 전류 구동칩의 외부로부터 상기 전류 구동칩에 입력된 것일 수 있다.In this case, the signal having the first logic value and the second logic value alternately may be input to the current driving chip from the outside of the current driving chip.

본 발명의 또 다른 관점에 따라, 인덕턴스 성분을 갖는 전기소자에 구동전류를 제공하는 전류 구동칩에서, 제1로직값과 제2로직값을 번갈아 갖는 신호에 대응하여 상기 구동전류를 제공하는 구동전류 제공방법이 제공될 수 있다. 이 방법은, 상기 제1로직값이 유지되는 제1시구간 동안, 또는 상기 제1시구간으로부터 미리 결정된 시간만큼 지연된 제1지연시구간 동안, ① 상기 전류의 값을 미리 결정된 기준전류값으로부터 제1최대전류값까지 제1시간 동안 상승시키는 제1단계; ② 상기 전류의 값을 상기 제1최대전류값으로부터 상기 기준전류값보다 큰 중간전류값까지 제2시간 동안 하강시키는 제2단계; ③ 상기 전류의 값을 상기 중간전류값으로부터 제2최대전류값까지 제3시간 동안 상승시키는 제3단계; 및 ④ 상기 전류의 값을 상기 제2최대전류값으로부터 상기 기준전류값까지 제4시간 동안 하강시키는 제4단계;를 포함한다. According to another aspect of the invention, in the current drive chip for providing a drive current to the electric element having an inductance component, the drive current for providing the drive current in response to a signal having a first logic value and a second logic value alternately Providing method can be provided. The method comprises: during a first time period during which the first logic value is maintained or during a first delay time period delayed by a predetermined time from the first time period, the first current value is derived from a predetermined reference current value. A first step of raising the first maximum current value for a first time; A second step of lowering the value of the current for a second time from the first maximum current value to an intermediate current value greater than the reference current value; A third step of raising the value of the current for a third time from the intermediate current value to a second maximum current value; And ④ a fourth step of lowering the value of the current for 4 hours from the second maximum current value to the reference current value.

본 발명에 따르면, MST 기능을 제공하는 사용자 기기에서, 상기 MST 기능을 위해 제공하는 자기장의 생성시 소모되는 전력 소모를 줄일 수 있는 기술을 제공할 수 있다.According to the present invention, a user device providing an MST function may provide a technology for reducing power consumption consumed when generating a magnetic field provided for the MST function.

도 1은 본 발명의 일 실시예에 따라 제공되는 MST 구동칩(전류 구동칩)의 구조를 나타낸 것이다.
도 2의 (a)는 제1상측스위치와 제1하측스위치가 온상태를 유지하고, 제2상측스위치와 제2하측스위치가 오프상태를 유지할 때에 코일을 통해 흐르는 제1구동전류의 흐름을 나타낸 것이다.
도 2의 (b)는 제1상측스위치와 제1하측스위치가 오프상태를 유지하고, 제2상측스위치와 제2하측스위치가 온상태를 유지할 때에 코일을 통해 흐르는 제2구동전류의 흐름을 나타낸 것이다.
도 3은 도 1에 나타낸 입력단자들에 제공되는 PWM 신호들의 전압, 상기 브릿지 회로를 통해 흐르는 코일전류들의 값, 상기 브릿지 회로를 구성하는 MOSFET 스위치들의 게이트에 제공되는 게이트전압들을 시간의 흐름에 따라 나타낸 그래프이다.
도 4는 본 발명에 따른 다른 실시예에 의해 도 3으로부터 변형된 파형을 나타낸다.
도 5는 본 발명의 일 실시예에 따라 DAC의 입출력 특성을 제어하기 위한 구조를 설명하기 위한 도면이다.
도 6은 도 5에 나타낸 DAC의 디지털 입력값에 따른 아날로그 출력전압의 관계를 나타낸 것이다.
도 7은 종래 기술에 따른 코일전류와 본 발명의 일 실시예에 따른 코일전류의 차이점을 나타낸 것이다.
도 8은 본 발명의 일 실시에에 따라 제공되는 사용자기기의 구성을 나타낸 것이다.
도 9는 본 발명의 일 실시예에 따라 MST 구동칩의 일부노드에서 확인될 수 있는 신호의 파형을 나타낸 것이다.
도 10은 본 발명의 일 실시예에 따른 제어로직의 구조를 나타낸 것이다.
도 11은 도 10의 (c)에 나타낸 출력전압의 펄스 모양의 예를 나타낸 것이다.
도 12는 제1구동전류의 최대값을 제한하는 방법을 설명하기 위한 그래프이다.
도 13의 (a) 및 (b)는 각각 본 발명의 일 실시예에 따라 제공되는 제1구동전류 및 감지전압의 파형을 나타낸 것이다.
도 14는 본 발명의 일 실시예에 따라 제1구동전류의 최대값을 제어하는 방법을 나타낸 순서도이다.
도 15는 본 발명의 다른 실시예에 따라 제1구동전류의 최대값을 제어하는 방법을 나타낸 순서도이다.
도 16은 도 1에 나타낸 본 발명의 일 실시예에 따른 MST 구동칩의 일부 구성을 변경한 것이다.
도 17은 본 발명의 또 다른 실시예에 따라 제1구동전류의 최대값을 제어하는 방법을 나타낸 순서도이다.
도 18은 본 발명의 또 다른 실시예에 따라 제1구동전류의 최대값을 제어하는 방법을 나타낸 순서도이다.
도 19는 본 발명의 일 실시예에 따라, 외부로부터 펄스 트레인 신호를 입력받는 전류 구동칩에서, 구동전류를 생성하는 구동부의 동작을 제어하기 위한 구동제어신호를 생성하는 구동제어신호 생성방법을 나타낸 순서도이다.
도 20은 본 발명의 다른 실시예에 따라, 인덕턴스 성분을 갖는 전기소자에 구동전류를 제공하는 전류 구동칩에서, 제1로직값과 제2로직값을 번갈아 갖는 신호에 대응하여 상기 구동전류를 제공하는 구동전류 제공방법을 나타낸 순서도이다.
도 21은 도 19에 나타낸 펄스 트레인 신호 및 구동제어신호의 예를 나타낸 것이다.
도 22는 도 19에 나타낸 펄스 트레인 신호 및 구동제어신호의 다른 예를 나타낸 것이다.
도 23은 도 19 내지 도 20에 나타낸 방법을 수행하기 위해 제공되는 전류 구동칩의 핵심 구성요소를 나타낸 것이다.1 illustrates the structure of an MST driving chip (current driving chip) provided according to an embodiment of the present invention.
FIG. 2 (a) shows the flow of the first driving current flowing through the coil when the first upper switch and the first lower switch are in the on state and the second upper switch and the second lower switch are in the off state. will be.
FIG. 2 (b) shows the flow of the second driving current flowing through the coil when the first upper switch and the first lower switch remain in the off state and the second upper switch and the second lower switch remain in the on state. will be.
FIG. 3 is a graph illustrating voltages of PWM signals provided to the input terminals illustrated in FIG. 1, values of coil currents flowing through the bridge circuit, and gate voltages provided to gates of MOSFET switches constituting the bridge circuit over time. The graph shown.
4 illustrates a waveform modified from FIG. 3 by another embodiment according to the present invention.
5 is a diagram illustrating a structure for controlling input / output characteristics of a DAC according to an embodiment of the present invention.
FIG. 6 illustrates a relationship between analog output voltages according to digital input values of the DAC shown in FIG. 5.
Figure 7 shows the difference between the coil current according to the prior art and the coil current according to an embodiment of the present invention.
8 illustrates a configuration of a user device provided according to an embodiment of the present invention.
FIG. 9 illustrates waveforms of signals that can be identified at some nodes of the MST driving chip according to an exemplary embodiment of the present invention.
10 shows the structure of the control logic according to an embodiment of the present invention.
Fig. 11 shows an example of the pulse shape of the output voltage shown in Fig. 10C.
12 is a graph for explaining a method of limiting a maximum value of the first driving current.
13A and 13B illustrate waveforms of a first driving current and a sensing voltage provided according to an embodiment of the present invention, respectively.
14 is a flowchart illustrating a method of controlling a maximum value of a first driving current according to an embodiment of the present invention.
15 is a flowchart illustrating a method of controlling the maximum value of the first driving current according to another embodiment of the present invention.
FIG. 16 is a partial configuration change of the MST driving chip according to the exemplary embodiment of the present invention shown in FIG. 1.
17 is a flowchart illustrating a method of controlling a maximum value of a first driving current according to another embodiment of the present invention.
18 is a flowchart illustrating a method of controlling the maximum value of the first driving current according to another embodiment of the present invention.
19 illustrates a driving control signal generation method of generating a driving control signal for controlling an operation of a driving unit generating a driving current in a current driving chip receiving a pulse train signal from an external device according to an embodiment of the present invention. Flowchart.
20 is a diagram of a current driving chip providing a driving current to an electric element having an inductance component according to another embodiment of the present invention, and providing the driving current in response to a signal alternately having a first logic value and a second logic value. It is a flowchart showing a driving current providing method.
FIG. 21 shows examples of the pulse train signal and the drive control signal shown in FIG.
FIG. 22 shows another example of the pulse train signal and the drive control signal shown in FIG.
FIG. 23 shows the key components of a current drive chip provided for performing the method shown in FIGS. 19-20.

이하, 본 발명의 실시예를 첨부한 도면을 참고하여 설명한다. 그러나 본 발명은 본 명세서에서 설명하는 실시예에 한정되지 않으며 여러 가지 다른 형태로 구현될 수 있다. 본 명세서에서 사용되는 용어는 실시예의 이해를 돕기 위한 것이며, 본 발명의 범위를 한정하고자 의도된 것이 아니다. 또한, 이하에서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described. However, the present invention is not limited to the embodiments described herein and may be implemented in various other forms. The terminology used herein is for the purpose of understanding the embodiments and is not intended to limit the scope of the invention. Also, the singular forms used below include the plural forms unless the phrases clearly indicate the opposite meanings.

도 1은 본 발명의 일 실시예에 따라 제공되는 MST 구동칩(1)의 구조를 나타낸 것이다.1 shows a structure of an MST driving chip 1 provided according to an embodiment of the present invention.

MST 구동칩(1)은 제어로직(11), DAC(10), 증폭기(12), 제1상측스위치(21), 제2상측스위치(22), 제1하측스위치(31), 제2하측스위치(32), 하측 구동부(13), 감지부(14), 및 비교기(15)를 포함할 수 있다.The MST driving chip 1 includes the control logic 11, the DAC 10, the amplifier 12, the first upper switch 21, the second upper switch 22, the first lower switch 31, and the second lower side. The switch 32 may include a lower driver 13, a detector 14, and a comparator 15.

MST 구동칩(1)은, 제1상측스위치(21)를 통해 흐르는 제1구동전류(I_C1)를 미러링하는 제1커런트미러(41) 및 제2상측스위치(22)를 통해 흐르는 제2구동전류(I_C2)를 미러링하는 제2커런트미러(42)를 더 포함할 수 있다. 제1커런트미러(41)는 상기 제1구동전류에 비례하는 제1복제전류(I_M1)를 발생시키고, 제2커런트미러(42)는 상기 제2구동전류에 비례하는 제2복제전류(I_M2)를 발생시킬 수 있다. The MST driving chip 1 includes a first driving mirror 41 mirroring the first driving current I _C1 flowing through the first upper switch 21 and a second driving flowing through the second upper switch 22. The second current mirror 42 may further include a mirror of the current I _C2 . The first current mirror 41 generates a first replication current I _M1 proportional to the first driving current, and the second current mirror 42 generates a second replication current I proportional to the second driving current. _M2 ) can be generated.

실시예에 따라, 제1복제전류(I_M1) 및 제2복제전류(I_M2)는 상기 커런트미러가 아닌 다른 방식에 의해 제공될 수도 있다.According to an embodiment, the first replication current I _M1 and the second replication current I _M2 may be provided by a method other than the current mirror.

상기 제1구동전류가 흐를 때에는 상기 제2구동전류는 실질적으로 흐르지 않도록 하고, 상기 제2구동전류가 흐를 때에는 상기 제1구동전류가 실질적으로 흐르지 않도록 제어할 수 있다. 따라서 상기 제1복제전류가 흐를 때에는 상기 제2복제전류는 실질적으로 흐르지 않고, 상기 제2복제전류가 흐를 때에는 상기 제1복제전류가 실질적으로 흐르지 않을 수 있다.When the first driving current flows, the second driving current does not substantially flow, and when the second driving current flows, the first driving current does not substantially flow. Therefore, when the first replication current flows, the second replication current does not substantially flow, and when the second replication current flows, the first replication current may not flow substantially.

감지부(14)는 상기 제1복제전류 또는 상기 제2복제전류에 비례하는 감지전압(V_M)을 발생시킬 수 있다. The detector 14 may generate a sensing voltage V _M proportional to the first replication current or the second replication current.

상기 감지전압(V_M)을 생성하는 기술은 도 1에 제시한 구성과 다른 구성을 이용하여 제공할 수도 있다. 즉 본 발명은 감지전압(V_M)을 생성하는 기술에 의해 제한되지 않을 수 있다.The technique for generating the sensing voltage V _M may be provided using a configuration different from that shown in FIG. 1. That is, the present invention may not be limited by the technique of generating the sensing voltage V _M.

비교기(15)의 제1입력단자에는 상기 감지전압이 제공되고, 비교기(15)의 제2입력단자에는 사용자가 설정할 수 있는 레지스터의 세팅값에 따라 결정되는 기준전압(V_limit)이 제공될 수 있다.The sensing voltage may be provided to the first input terminal of the comparator 15, and the reference voltage V _limit determined according to a setting value of a register that can be set by the user may be provided to the second input terminal of the comparator 15. have.

비교기(15)는 상기 감지전압이 상기 기준전압보다 크면 제1로직값에 대응하는 전압을 출력하고, 상기 감지전압이 상기 기준보다 작으면 제2로직값에 대응는 전압을 출력할 수 있다. 예컨대 상기 제1로직값은 '1'이고, 상기 제2로직값은 '0'일 수 있다.The comparator 15 may output a voltage corresponding to a first logic value when the sensed voltage is greater than the reference voltage, and output a voltage corresponding to a second logic value when the sensed voltage is less than the reference voltage. For example, the first logic value may be '1', and the second logic value may be '0'.

제1상측스위치(21), 제2상측스위치(22), 제1하측스위치(31), 및 제2하측스위치(32)는 한 개의 H브릿지를 구성한다. H브릿지에는 인덕턴스를 갖는 코일(16)이 연결될 수 있다. 코일(16)에는 상기 제1구동전류 또는 상기 제2구동전류가 흐를 수 있다. 상기 코일에 상기 제1구동전류가 흐르면 상기 코일에는 정방향 전류가 흐르고, 상기 코일에 상기 제2구동전류가 흐르면 상기 코일에는 역방향 전류가 흐르게 된다.The first upper switch 21, the second upper switch 22, the first lower switch 31, and the second lower switch 32 constitute one H bridge. The coil 16 having inductance may be connected to the H bridge. The first driving current or the second driving current may flow in the coil 16. When the first driving current flows through the coil, a forward current flows through the coil, and when the second driving current flows through the coil, a reverse current flows through the coil.

코일(16)을 통해 흐르는 코일전류(I_L)에 의해 발생한 자기장(B)은 코일(16)과 비접촉 상태인 카드 리더기(17)에 의해 검출될 수 있다. 카드 리더기(17)는 코일(16)에 의해 생성된 상기 자기장의 변화량에 비례하는 전압을 검출할 수 있다.The magnetic field B generated by the coil current I _L flowing through the coil 16 may be detected by the card reader 17 in a non-contact state with the coil 16. The card reader 17 may detect a voltage proportional to the amount of change in the magnetic field generated by the coil 16.

제1상측스위치(21), 제2상측스위치(22), 제1하측스위치(31), 및 제2하측스위치(32)의 온/오프는 제어로직(11)에 의해 제어될 수 있다. On / off of the first upper switch 21, the second upper switch 22, the first lower switch 31, and the second lower switch 32 may be controlled by the control logic 11.

제어로직(11)은 하측 구동부(13)를 제어하고, 하측 구동부(13)로부터 출력된 전압은 제1하측스위치(31) 및 제2하측스위치(32)의 게이트들(LG1, LG2)에 제공될 수 있다.The control logic 11 controls the lower driver 13, and the voltage output from the lower driver 13 is provided to the gates LG1 and LG2 of the first lower switch 31 and the second lower switch 32. Can be.

제어로직(11)은 DAC(10)가 출력하는 아날로그 출력전압(V_O,DAC)을 제어할 수 있다. 증폭기(12)는 상기 아날로그 출력전압을 증폭하여 게이트 전압(V_O,GATE)를 생성할 수 있다. 상기 게이트 전압은, 게이트전압 선택부(18)에 의해, 제1상측스위치(21) 또는 제2상측스위치(22)의 게이트(HG1, HG2)에 제공될 수 있다.The control logic 11 may control the analog output voltages V _{O and DAC} output by the DAC 10. The amplifier 12 may generate the gate voltages V _{O and GATE} by amplifying the analog output voltages. The gate voltage may be provided to the gates HG1 and HG2 of the first upper switch 21 or the second upper switch 22 by the gate voltage selector 18.

제어로직(11)은, 제어신호(Com.1)를 이용하여, 제1시구간에서, 게이트전압 선택부(18)로 하여금 증폭기(12)의 출력전압을 제1상측게이트(HG1)에 제공하고, MOSFET　턴오프 전압을 제2상측게이트(HG2)에 제공하도록 할 수 있다.The control logic 11, using the control signal Com. 1, causes the gate voltage selector 18 to provide the output voltage of the amplifier 12 to the first upper gate HG1 during the first time period. The MOSFET turn-off voltage may be provided to the second upper gate HG2.

또는 제어로직(11)은, 제어신호(COM.1)를 이용하여, 상기 제1시구간과 다른 제2시구간에서, 게이트전압 선택부(18)로 하여금 증폭기(12)의 출력전압을 제2상측게이트(HG2)에 제공하고, MOSFET　턴오프 전압을 제1상측게이트(HG1)에 제공하도록 할 수 있다.Alternatively, the control logic 11 uses the control signal COM.1 to cause the gate voltage selector 18 to output the output voltage of the amplifier 12 at a second time period different from the first time period. The upper gate HG2 may be provided, and the MOSFET turn-off voltage may be provided to the first upper gate HG1.

제어로직(11)은 DAC(10)에 입력되는 디지털 값인 입력코드(IN_CODE)를 생성할 수 있다.The control logic 11 may generate an input code IN _{CODE that} is a digital value input to the DAC 10.

DAC(10)와 증폭기(12)를 통합하여 게이트전압 생성부(19)라고 지칭할 수 있다.The DAC 10 and the amplifier 12 may be collectively referred to as a gate voltage generator 19.

증폭기(12)의 출력전압이 0이 아닌 값을 갖는 동안에는, 상기 출력전압은 제1상측스위치(21) 또는 제2상측스위치(22)의 게이트에 제공될 수 있으며, 제1상측스위치(21) 또는 제2상측스위치(22)를 온 상태로 두는 범위 내에서 미세하게 변화될 수 있다. 그 결과 제1상측스위치(21) 또는 제2상측스위치(22)의 소스와 드레인 사이의 임피던스는 상기 출력전압에 의해 조절될 수 있다. 제1상측스위치(21) 또는 제2상측스위치(22)에 제공되는 전압(VRECT)가 동일하다면 제1상측스위치(21) 또는 제2상측스위치(22)의 소스와 드레인 사이의 임피던스에 따라 상기 제1구동전류 및 상기 제2구동전류의 값이 달라질 수 있다.While the output voltage of the amplifier 12 has a non-zero value, the output voltage may be provided to the gate of the first upper switch 21 or the second upper switch 22, and the first upper switch 21 Alternatively, the second upper switch 22 may be minutely changed within the range of leaving the on state. As a result, the impedance between the source and the drain of the first upper switch 21 or the second upper switch 22 may be adjusted by the output voltage. If the voltage VRECT provided to the first upper switch 21 or the second upper switch 22 is the same, the voltage may vary depending on the impedance between the source and the drain of the first upper switch 21 or the second upper switch 22. Values of the first driving current and the second driving current may vary.

다른 실시예에서는 DAC(10)와 동일한 기능을 하는 다른 제2DAC를 하나 더 제공하고, 증폭기(12)와 동일한 기능을 하는 다른 제2증폭기를 하나 더 제공할 수 있다. 그리고 상기 증폭기(12)의 출력은 제1상측게이트(HG1)에 직접 제공되고, 상기 제2증폭기의 출력은 제2상측게이트(HG2)에 집적 제공되도록 할 수도 있다. 이 경우 상기 게이트전압 선택부(18)는 생략될 수 있다.In another embodiment, another second DAC having the same function as the DAC 10 may be provided, and another second amplifier having the same function as the amplifier 12 may be provided. The output of the amplifier 12 may be directly provided to the first upper gate HG1, and the output of the second amplifier may be integrally provided to the second upper gate HG2. In this case, the gate voltage selector 18 may be omitted.

DAC(10)의 디지털 입력값의 변화에 대한 아날로그 출력값의 변화 특성은 사용자에 의해 설정되거나 본 발명의 일 실시예에 따라 자동으로 설정되는 소정의 파라미터들에 의해 조절될 수 있다.The change characteristic of the analog output value with respect to the change of the digital input value of the DAC 10 may be adjusted by predetermined parameters set by the user or automatically set according to an embodiment of the present invention.

제어로직(11)은 두 개의 PWM 신호를 입력받는 입력단자들(AIN, BIN)을 포함할 수 있다.The control logic 11 may include input terminals AIN and BIN for receiving two PWM signals.

도 2의 (a)는 제1상측스위치(21)와 제1하측스위치(31)가 온상태를 유지하고, 제2상측스위치(22)와 제2하측스위치(32)가 오프상태를 유지할 때에 코일(16)을 통해 흐르는 제1구동전류(I_C1)의 흐름을 나타낸 것이다.FIG. 2A shows the first upper switch 21 and the first lower switch 31 in the on state, and the second upper switch 22 and the second lower switch 32 in the off state. The flow of the first driving current I _C1 flowing through the coil 16 is illustrated.

도 2의 (b)는 제1상측스위치(21)와 제1하측스위치(31)가 오프상태를 유지하고, 제2상측스위치(22)와 제2하측스위치(32)가 온상태를 유지할 때에 코일(16)을 통해 흐르는 제2구동전류(I_C2)의 흐름을 나타낸 것이다.(B) of FIG. 2, when the 1st upper switch 21 and the 1st lower switch 31 remain off, and the 2nd upper switch 22 and the 2nd lower switch 32 remain on, The flow of the second driving current I _C2 flowing through the coil 16 is illustrated.

제1상측스위치(21), 제2상측스위치(22), 제1하측스위치(31), 및 제2하측스위치(32)는 각각 게이트를 갖는 FET 또는 MOSFET일 수 있다.The first upper switch 21, the second upper switch 22, the first lower switch 31, and the second lower switch 32 may each be a FET or a MOSFET having a gate.

도 3은 도 1에 나타낸 입력단자들에 제공되는 PWM 신호들의 전압, 상기 브릿지 회로를 통해 흐르는 코일전류들의 값, 상기 브릿지 회로를 구성하는 MOSFET 스위치들의 게이트에 제공되는 게이트전압들을 시간의 흐름에 따라 나타낸 그래프이다.FIG. 3 is a graph illustrating voltages of PWM signals provided to the input terminals illustrated in FIG. 1, values of coil currents flowing through the bridge circuit, and gate voltages provided to gates of MOSFET switches constituting the bridge circuit over time. The graph shown.

도 3의 (a)는 제1입력단자(AIN)을 통해 제공되는 제1PWM 신호의 전압(V_AIN)을 나타낸 것이다.3A illustrates the voltage V _AIN of the first PWM signal provided through the first input terminal AIN.

도 3의 (b)는 제2입력단자(BIN)을 통해 제공되는 제2PWM 신호의 전압(V_BIN)을 나타낸 것이다.FIG. 3B illustrates the voltage V _BIN of the second PWM signal provided through the second input terminal BIN.

도 3의 (c)는 도 2의 (a)에 나타낸 제1구동전류의 시간에 따른 크기의 변화를 나타낸 것이다.3 (c) shows a change in magnitude with time of the first driving current shown in FIG. 2 (a).

도 3의 (d)는 도 2의 (b)에 나타낸 제2구동전류의 시간에 따른 크기의 변화를 나타낸 것이다.FIG. 3D illustrates a change in magnitude with time of the second driving current shown in FIG. 2B.

도 3의 (e)는 제1상측스위치(21)의 게이트(HG1)에 입력되는 제1상측게이트전압(V_HG1)을 나타낸 것이다.FIG. 3E illustrates the first upper gate voltage V _HG1 input to the gate HG1 of the first upper switch 21.

도 3의 (f)는 제2상측스위치(22)의 게이트(HG2)에 입력되는 제2상측게이트전압(V_HG2)을 나타낸 것이다.FIG. 3F illustrates the second upper gate voltage V _HG2 input to the gate HG2 of the second upper switch 22.

도 3의 (g)는 제1하측스위치(31)의 게이트(LG1)에 입력되는 제1하측게이트전압(V_LG1)을 나타낸 것이다.FIG. 3G illustrates the first lower gate voltage V _LG1 input to the gate LG1 of the first lower switch 31.

도 3의 (h)는 제2하측스위치(33)의 게이트(LG2)에 입력되는 제2하측게이트전압(V_LG2)을 나타낸 것이다.3H illustrates the second lower gate voltage V _LG2 input to the gate LG2 of the second lower switch 33.

제1PWM 신호가 로지컬 하이를 갖는 제1시구간(t11+t12)은 제2PWM 신호가 로지컬 하이를 갖는 제2시구간(t21+t22)과 중복되지 않는다. The first time period t11 + t12 in which the first PWM signal has a logical high does not overlap the second time period t21 + t22 in which the second PWM signal has a logical high.

상기 제1시구간(t11+t12)과 상기 제2시구간 사이에는 데드타임(td)이 존재할 수 있다.A dead time td may exist between the first time period t11 + t12 and the second time period.

본 발명의 일 실시예에서, 상기 제1시구간(t11+t12) 동안에는, 상기 제1구동전류가 최대값으로부터 최소값까지 감소하다가 다시 상기 최대값으로 증가하는 형상을 갖도록 제어하고, 상기 제2구동전류는 0의 값을 갖도록 설계할 수 있다. 또한, 상기 제2시구간(t21+t22) 동안에는, 상기 제2구동전류가 최대값으로부터 최소값까지 감소하다가 다시 상기 최대값으로 증가하는 형상을 갖도록 제어하고, 상기 제1구동전류는 0의 값을 갖도록 설계할 수 있다.In one embodiment of the present invention, during the first time period t11 + t12, the first driving current is controlled to have a shape that decreases from the maximum value to the minimum value and then increases to the maximum value, and the second driving The current can be designed to have a value of zero. In addition, during the second time period t21 + t22, the second driving current is controlled to have a shape that decreases from the maximum value to the minimum value and then increases to the maximum value, and the first driving current has a value of zero. It can be designed to have.

이를 위하여, 제어블록(10)은 하측 구동부(13)로 하여금, 상기 제1시구간(t11+t12)에서, 제1하측게이트전압(V_LG1)이 로지컬 하이에 대응하는 제1하측최대값(V_LG1,MAX)을 갖도록 제어하고, 제2하측게이트전압(V_LG2)이 로지컬 로우에 대응하는 전압인 기준전압(0V)을 갖도록 제어할 수 있다. To this end, the control block 10 causes the lower driving unit 13 to generate a first lower maximum value (1) at which the first lower gate voltage V _LG1 corresponds to a logical high in the first time period t11 + t12. V _{LG1, MAX} ), and the second lower gate voltage V _LG2 may be controlled to have a reference voltage (0V) which is a voltage corresponding to the logical low.

그리고 제어블록(10)은 하측 구동부(13)로 하여금, 상기 제2시구간(t21+t22)에서, 제2하측게이트전압(V_LG2)이 로지컬 하이에 대응하는 제2하측최대값(V_LG2,MAX)을 갖도록 제어하고, 제1하측게이트전압(V_LG1)이 로지컬 로우에 대응하는 전압인 기준전압(0V)을 갖도록 제어할 수 있다. The control block 10 causes the lower driving unit 13 to generate a second lower maximum value V _{LG2 in which} the second lower gate voltage V _LG2 corresponds to the logical high in the second time period t21 + t22. _{, MAX} ), and the first lower gate voltage V _LG1 may be controlled to have a reference voltage (0V), which is a voltage corresponding to the logical low.

그리고 제어블록(10)은 상기 제1시구간(t11+t12)에서, 도 3의 (c)에 나타낸 제1구동전류의 파형을 만들기 위하여, 제1상측게이트전압(V_HG1)이 제1상측최대값(V_HG1,MAX)으로부터 제1상측최소값(V_HG1,MIN)으로 감소하다가 다시 제1상측최대값(V_HG1,MAX)으로 상승하도록 제어하고, 제2상측게이트전압(V_HG2)이 로지컬 로우에 대응하는 전압인 기준전압(0V)을 갖도록 제어할 수 있다. 이때, 제1상측최대값(V_HG1,MAX) 내지 제1상측최소값(V_HG1,MIN)의 값은 모두 제1상측스위치(21)가 온상태를 갖도록 하는 전압의 범위에 포함되도록 설정될 수 있다. 제1상측스위치(21)가 MOSFET인 경우, 제1상측스위치(21)가 온상태를 유지하도록 제어되는 전제하에, 제1상측게이트전압(V_HG1)이 증가할수록 제1상측스위치(21)를 통해 흐르는 제1구동전류의 값이 증가하게 된다.In addition, the control block 10 has a first upper gate voltage V _{HG1 at} a first upper side in order to generate a waveform of the first driving current shown in FIG. 3C in the first time period t11 + t12. From the maximum value (V _{HG1, MAX} ) to the first upper minimum value (V _{HG1, MIN} ) decreases and rises again to the first upper maximum value (V _{HG1, MAX} ), and the second upper gate voltage (V _HG2 ) The reference voltage (0V), which is a voltage corresponding to the logical row, may be controlled to have a reference voltage. In this case, the values of the first upper maximum value (V _{HG1, MAX} ) to the first upper minimum value (V _{HG1, MIN} ) may be set to be included in a range of voltages for the first upper switch 21 to have an on state. have. When the first upper switch 21 is a MOSFET, the first upper switch 21 is increased as the first upper gate voltage V _HG1 increases under the premise that the first upper switch 21 is kept on. The value of the first driving current flowing through is increased.

그리고 제어블록(10)은 상기 제2시구간(t21+t22)에서, 도 3의 (d)에 나타낸 제2구동전류의 파형을 만들기 위하여, 제2상측게이트전압(V_HG2)이 제2상측최대값(V_HG2,MAX)으로부터 제2상측최소값(V_HG2,MIN)으로 서서히 감소하다가 다시 제2상측최대값(V_HG2,MAX)으로 상승하도록 제어하고, 제1상측게이트전압(V_HG1)이 로지컬 로우에 대응하는 전압인 기준전압(0V)을 갖도록 제어할 수 있다. 이때, 제2상측최대값(V_HG2,MAX) 내지 제2상측최소값(V_HG2,MIN)의 값은 모두 제2상측스위치(22)가 온상태를 갖도록 하는 전압의 범위에 포함되도록 설정될 수 있다. 제2상측스위치(22)가 MOSFET인 경우, 제2상측스위치(22)가 온상태를 유지하도록 제어되는 전제하에, 제2상측게이트전압(V_HG2)이 증가할수록 제2상측스위치(22)를 통해 흐르는 제2구동전류의 값이 증가하게 된다.In addition, the control block 10 has the second upper gate voltage V _{HG2 at} the second upper side in order to generate a waveform of the second driving current shown in FIG. _3D in the second time period t21 + t22. From the maximum value (V _{HG2, MAX} ) to the second upper minimum value (V _{HG2, MIN} ) is gradually reduced to the second upper maximum value (V _{HG2, MAX} ) and controlled to rise, the first upper gate voltage (V _HG1 ) It can be controlled to have a reference voltage (0V) which is a voltage corresponding to this logical row. In this case, the values of the second upper maximum value (V _{HG2, MAX} ) to the second upper minimum value (V _{HG2, MIN} ) may be set to be included in a range of voltages for the second upper switch 22 to have an on state. have. When the second upper switch 22 is a MOSFET, the second upper switch 22 is increased as the second upper gate voltage V _HG2 increases under the premise that the second upper switch 22 is kept on. The value of the second driving current flowing through is increased.

도 4는 본 발명에 따른 다른 실시예에 의해 도 3으로부터 변형된 파형을 나타낸다.4 illustrates a waveform modified from FIG. 3 by another embodiment according to the present invention.

도 3에 나타낸 실시예에서, 상기 제1시구간(t11+t12)에서, 제1하측게이트전압(V_LG1)이 로지컬 하이에 대응하는 제1하측최대값(V_LG1,MAX)을 갖도록 제어되었다. In the embodiment shown in FIG. 3, in the first time period t11 + t12, the first lower gate voltage V _LG1 is controlled to have a first lower maximum value V _{LG1, MAX} corresponding to logical high. .

도 4에 나타낸 변형된 실시예에서는, 상기 제1시구간(t11+t12)에서, 제1하측게이트전압(V_LG1)이 제1하측최대값(V_LG1,MAX)으로부터 제1하측최소값(V_LG1,MIN)까지 서서히 감소하다가 다시 제1하측최대값(V_LG1,MAX)까지 상승하도록 제어될 수도 있다. 그리고 상기 변형된 실시예에서, 상기 제2시구간(t21+t22)에서, 제2하측게이트전압(V_LG2)이 제2하측최대값(V_LG2,MAX)으로부터 제2하측최소값(V_LG2,MIN)까지 서서히 감소하다가 다시 제2하측최대값(V_LG2,MAX)까지 상승하도록 제어될 수 있다.In the modified embodiment illustrated in FIG. 4, in the first time period t11 + t12, the first lower gate voltage V _LG1 is equal to the first lower minimum value V from the first lower maximum value V _{LG1, MAX} . It may be controlled to gradually decrease up to _{LG1, MIN} ) and then rise up to the first lower maximum value V _{LG1, MAX} . In the modified embodiment, in the second time period t21 + t22, the second lower gate voltage V _LG2 is equal to the second lower minimum value V _LG2, from the second lower maximum value V _{LG2, MAX} _. It may be controlled to gradually decrease to _MIN ) and then rise to the second lower maximum value V _{LG2, MAX} .

도 4에 나타낸 실시예에서, 상기 제1시구간(t11+t12)동안, 제1상측게이트전압(V_HG1)이 로지컬 하이에 대응하는 제1상측최대값(V_HG1,MAX)을 갖도록 제어하고, 제2상측게이트전압(V_HG2)이 로지컬 로우에 대응하는 전압인 기준전압(0V)을 갖도록 제어될 수 있다. 그리고 상기 제2시구간(t21+t22)에서, 제2상측게이트전압(V_HG2)이 로지컬 하이에 대응하는 제2상측최대값(V_HG2,MAX)을 갖도록 제어하고, 제1상측게이트전압(V_HG1)이 로지컬 로우에 대응하는 전압인 기준전압(0V)을 갖도록 제어될 수 있다.In the embodiment shown in FIG. 4, during the first time period t11 + t12, the first upper gate voltage V _HG1 is controlled to have the first upper maximum value V _{HG1, MAX} corresponding to logical high. The second upper gate voltage V _HG2 may be controlled to have a reference voltage 0V, which is a voltage corresponding to the logical row. In the second time period t21 + t22, the second upper gate voltage V _HG2 is controlled to have the second upper maximum value V _{HG2, MAX} corresponding to the logical high, and the first upper gate voltage V _HG1 ) may be controlled to have a reference voltage (0 V) which is a voltage corresponding to the logical row.

도 5는 본 발명의 일 실시예에 따라 DAC(10)의 입출력 특성을 제어하기 위한 구조를 설명하기 위한 도면이다.5 is a view for explaining a structure for controlling the input and output characteristics of the DAC 10 according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 DAC(10)은 제어로직(11)부터 제2명령신호(COM.2)를 통해 DAC(10)의 레지스터 세팅값을 입력받을 수 있다. 상기 입력받은 레지스터 세팅값에 따라 도 5에 나타낸 스위치부들의 동작이 제어될 수 있다.The DAC 10 according to an embodiment of the present invention may receive a register setting value of the DAC 10 through the control logic 11 through the second command signal COM.2. Operation of the switch units shown in FIG. 5 may be controlled according to the input register setting value.

DAC(10)은 주전압분배부(110), 제1스위치부(111), 제2스위치부(112), 제3스위치부(113), 제4스위치부(114), 제1버퍼(121), 제2버퍼(122), 제3버퍼(123), 제4버퍼(124), 제1전압분배부(131), 제2전압분배부(132), 제3전압분배부(133), 및 DEC(140)를 포함할 수 있다.The DAC 10 includes a main voltage distribution unit 110, a first switch unit 111, a second switch unit 112, a third switch unit 113, a fourth switch unit 114, and a first buffer 121. ), The second buffer 122, the third buffer 123, the fourth buffer 124, the first voltage divider 131, the second voltage divider 132, the third voltage divider 133, And DEC 140.

주전압분배부(110)는 직렬로 연결된 복수 개의 주저항(main resistors)들로 구성되며, 일단에는 기준최대전압(ex: V_REF)이 인가되고 타단에는 기준최소전압(ex: GND)이 인가될 수 있다. The main voltage divider 110 is composed of a plurality of main resistors connected in series. At one end, a reference maximum voltage (ex: V_REF) is applied and at the other end, a reference minimum voltage (ex: GND) is applied. Can be.

제1스위치부(111)는 상기 복수 개의 주저항들 중 상기 기준최대전압에 연결된 주저항을 포함하는 일련의 제1주저항들 간의 노드 중 하나를, 상기 파라미터 세팅값에 따라 제1버퍼(121)의 입력단자에 연결할 수 있다. The first switch 111 may select one of the nodes between a series of first main resistors including a main resistor connected to the reference maximum voltage among the plurality of main resistors, according to the parameter setting value. Can be connected to the input terminal of).

제2스위치부(112)는 상기 복수 개의 주저항들 중 상기 제1주저항들의 다음에 이어지는 일련의 제2주저항들 간의 노드들 중 하나를, 상기 파라미터 세팅값에 따라 제2버퍼(122)의 입력단자에 연결할 수 있다. The second switch unit 112 selects one of the nodes between the series of second main resistors next to the first main resistors among the plurality of main resistors, according to the parameter setting value. It can be connected to the input terminal of.

제3스위치부(113)는 상기 복수 개의 주저항들 중 상기 제2주저항들의 다음에 이어지는 일련의 제3주저항들 간의 노드들 중 하나를, 상기 파라미터 세팅값에 따라 제3버퍼(123)의 입력단자에 연결할 수 있다. The third switch unit 113 may select one of the nodes between the series of third main resistors subsequent to the second main resistors among the plurality of main resistors, according to the parameter setting value. It can be connected to the input terminal of.

제4스위치부(114)는 상기 복수 개의 주저항들 중 상기 제3주저항들의 다음에 이어지며, 상기 기준최소전압에 연결된 주저항을 포함하는 일련의 주저항들 간의 노드들 중 하나를, 상기 파라미터 세팅값에 따라 제4버퍼(124)의 입력단자에 연결할 수 있다.The fourth switch unit 114 is connected to the third main resistors among the plurality of main resistors and includes one of nodes among a series of main resistors including a main resistor connected to the reference minimum voltage. It may be connected to the input terminal of the fourth buffer 124 according to the parameter setting value.

상기 제1버퍼(121)는 상기 제1스위치부(111)에 의해 선택된 전압인 제1앵커전압(ex: V[63])을 출력할 수 있다.The first buffer 121 may output a first anchor voltage ex: V [63] which is a voltage selected by the first switch 111.

상기 제2버퍼(122)는 상기 제2스위치부(112)에 의해 선택된 전압인 제2앵커전압(ex: V[48])을 출력할 수 있다.The second buffer 122 may output a second anchor voltage ex: V [48] which is a voltage selected by the second switch unit 112.

상기 제3버퍼(123)는 상기 제3스위치부(113)에 의해 선택된 전압인 제3앵커전압(ex: V[15])을 출력할 수 있다.The third buffer 123 may output a third anchor voltage ex: V [15], which is a voltage selected by the third switch unit 113.

상기 제4버퍼(124)는 상기 제4스위치부(111)에 의해 선택된 전압인 제4앵커전압(ex: V[0])을 출력할 수 있다.The fourth buffer 124 may output a fourth anchor voltage ex: V [0], which is a voltage selected by the fourth switch 111.

상기 제1앵커전압은 DEC(140)이 출력할 수 있는 최대전압이며, 상기 제4앵커전압은 DEC(140)이 출력할 수 있는 최소전압이다.The first anchor voltage is the maximum voltage that the DEC 140 can output, and the fourth anchor voltage is the minimum voltage that the DEC 140 can output.

제1전압분배부(131)는 제1버퍼(121)의 출력단자인 제1출력단자와 제2버퍼(122)의 출력단자인 제2출력단자 사이를 연결하는, 직렬로 연결된 복수 개의 제1저항들로 구성될 수 있다.The first voltage divider 131 connects a plurality of first series connected in series between the first output terminal, which is an output terminal of the first buffer 121, and the second output terminal, which is an output terminal of the second buffer 122. It may consist of resistors.

제2전압분배부(132)는 제2버퍼(122)의 출력단자인 제2출력단자와 제3버퍼(123)의 출력단자인 제3출력단자 사이를 연결하는, 직렬로 연결된 복수 개의 제2저항들로 구성될 수 있다.The second voltage divider 132 connects the second output terminal, which is an output terminal of the second buffer 122, and the third output terminal, which is an output terminal of the third buffer 123, to be connected in series. It may consist of resistors.

제3전압분배부(133)는 제3버퍼(123)의 출력단자인 제3출력단자와 제4버퍼(124)의 출력단자인 제4출력단자 사이를 연결하는, 직렬로 연결된 복수 개의 제3저항들로 구성될 수 있다.The third voltage divider 133 connects the third output terminal, which is an output terminal of the third buffer 123, and the fourth output terminal, which is an output terminal of the fourth buffer 124, to connect a plurality of thirds in series. It may consist of resistors.

상기 DEC(140)에 입력되는 디지털 입력값은 DAC(10)에 입력되는 디지털 입력값일 수 있다. DEC(140)가 입력받는 디지털 입력값이 N비트인 경우, 상기 제1저항들, 상기 제2저항들, 및 상기 제3저항들의 개수의 총 합은 2^N-1일 수 있다. 이때, 상기 제1저항들, 상기 제2저항들, 및 상기 제3저항들의 단자들에 의해 구분되는 노드인 전압노드들의 개수는 총 2^N개이다. 상기 DEC(140)에 입력되는 디지털 입력값은 2^N개의 값 중 어느 하나일 것이며, 상기 전압노드들 중 어느 하나가 상기 디지털 입력값에 의해 선택될 수 있다. 본 발명의 일 실시예에서, 상기 디지털 입력값의 크기가 증가할수록 더 큰 전압을 갖는 전압노드가 선택될 수 있다. The digital input value input to the DEC 140 may be a digital input value input to the DAC 10. When the digital input value received by the DEC 140 is N bits, the total sum of the number of the first resistors, the second resistors, and the third resistors may be 2 ^N −1. In this case, the number of voltage nodes, which are nodes divided by the terminals of the first resistors, the second resistors, and the third resistors, is 2 ^{N in} total. The digital input value input to the DEC 140 may be any one of 2 ^N values, and any one of the voltage nodes may be selected by the digital input value. In one embodiment of the present invention, as the magnitude of the digital input value increases, a voltage node having a larger voltage may be selected.

도 6은 도 5에 나타낸 DAC(10)의 디지털 입력값에 따른 아날로그 출력전압의 관계를 나타낸 것이다.FIG. 6 shows the relationship between the analog output voltages according to the digital input values of the DAC 10 shown in FIG.

도 6에서 가로축은 DAC(10)에 입력되는 디지털 입력값을 나타내며, 세로축은 DAC(10)의 아날로그 출력전압의 크기를 나타낸다.In FIG. 6, the horizontal axis represents a digital input value input to the DAC 10, and the vertical axis represents the magnitude of the analog output voltage of the DAC 10.

도 6에 나타낸 그래프의 모양은, 도 5에서 설명한 상기 제1앵커전압, 상기 제2앵커전압, 상기 제3앵커전압, 상기 제4앵커전압, 상기 제1저항들의 개수, 상기 제1저항들 각각의 값, 상기 제2저항들의 개수, 상기 제2저항들 각각의 값, 상기 제3저항들의 개수, 및 상기 제3저항들 각각의 값에 의해 결정될 수 있다는 것을 쉽게 이해할 수 있다.The shape of the graph illustrated in FIG. 6 may include the first anchor voltage, the second anchor voltage, the third anchor voltage, the fourth anchor voltage, the number of the first resistors, and the first resistors, respectively. It can be easily understood that it can be determined by the value of, the number of the second resistors, the value of each of the second resistors, the number of the third resistors, and the value of each of the third resistors.

도 6은 예컨대 도 5에 나타낸 것과 같이 DAC(10)의 입력이 6비트인 경우의 예를 들은 것이다.6 illustrates an example in which the input of the DAC 10 is 6 bits, for example, as shown in FIG.

상기 제2명령신호(COM.2)를 통해 DAC(10)에 입력된 레지스터 세팅값에 따라 제1앵커전압(V[N1]=V[63]), 제2앵커전압(V[N2]=V[48]), 제3앵커전압(V[N3]=V[15]), 및 제4앵커전압(V[N4]=V[0])의 구체적인 값이 결정될 수 있다. According to the register setting value input to the DAC 10 through the second command signal COM.2, the first anchor voltage V [N1] = V [63] and the second anchor voltage V [N2] = V [48]), the third anchor voltage V [N3] = V [15], and specific values of the fourth anchor voltage V [N4] = V [0] may be determined.

여기서 제1앵커전압(V[63])은 DAC(10)의 입력값이 N1(=63)일 때에 DAC(10)가 출력하는 전압이다. 상기 제1앵커전압은 미리 설정된 제1전압레인지(R1) 중 어느 하나의 값을 가질 수 있다. 제1전압레인지(R1)의 최대값은 V_REF일 수 있다.The first anchor voltage V [63] is a voltage output by the DAC 10 when the input value of the DAC 10 is N1 (= 63). The first anchor voltage may have any one value of a first voltage range R1 preset. The maximum value of the first voltage range R1 may be V_REF.

그리고 제2앵커전압(V[48])은 DAC(10)의 입력값이 N2(=48)일 때에 DAC(10)가 출력하는 전압이다. 상기 제2앵커전압은 미리 설정된 제2전압레인지(R2) 중 어느 하나의 값을 가질 수 있다.The second anchor voltage V [48] is a voltage output by the DAC 10 when the input value of the DAC 10 is N2 (= 48). The second anchor voltage may have any one of a preset second voltage range R2.

그리고 제3앵커전압(V[15])은 DAC(10)의 입력값이 N3(=15)일 때에 DAC(10)가 출력하는 전압이다. 상기 제3앵커전압은 미리 설정된 제3전압레인지(R3) 중 어느 하나의 값을 가질 수 있다.The third anchor voltage V [15] is a voltage output by the DAC 10 when the input value of the DAC 10 is N3 (= 15). The third anchor voltage may have any one value of a third voltage range R3 preset.

그리고 제4앵커전압(V[0])은 DAC(10)의 입력값이 N1(=0)일 때에 DAC(10)가 출력하는 전압이다. 상기 제4앵커전압은 미리 설정된 제4전압레인지(R4) 중 어느 하나의 값을 가질 수 있다. 제4전압레인지(R4)의 최소값은 0일 수 있다.The fourth anchor voltage V [0] is a voltage output by the DAC 10 when the input value of the DAC 10 is N1 (= 0). The fourth anchor voltage may have any one of a preset fourth voltage range R4. The minimum value of the fourth voltage range R4 may be zero.

DAC(10)의 입력값에 대한 출력전압의 관계는 도 6에 나타낸 그래프(G1)에 의해 주어질 수 있다. 그래프(G1)의 모양은 검은색으로 채워진 원으로 표현된 4개의 앵커 포인트의 위치에 따라 결정될 수 있다. 그래프(G1)는 복수 개, 예컨대 3개의 세그먼트(G1_S1, G1_S2, G1_S3)로 구분될 수 있다. The relationship of the output voltage to the input value of the DAC 10 can be given by the graph G1 shown in FIG. The shape of the graph G1 may be determined according to the positions of the four anchor points represented by the black filled circles. The graph G1 may be divided into a plurality of segments, for example, three segments G1 _S1 , G1 _S2 , and G1 _S3 .

제1세그먼트(G1_S1)의 모양은, 제1전압분배부(131)에 포함딘 복수 개의 제1저항들 각각의 값에 의해 결정될 수 있다. 제1세그먼트(G1_S1)의 모양은 반드시 직선이 아닐 수 있다.The shape of the first segment G1 _S1 may be determined by the value of each of the plurality of first resistors included in the first voltage divider 131. The shape of the first segment G1 _S1 may not necessarily be a straight line.

제2세그먼트(G1_S2)의 모양은, 제2전압분배부(132)에 포함딘 복수 개의 제2저항들 각각의 값에 의해 결정될 수 있다. 제2세그먼트(G1_S2)의 모양은 반드시 직선이 아닐 수 있다.The shape of the second segment G1 _S2 may be determined by the value of each of the plurality of second resistors included in the second voltage divider 132. The shape of the second segment G1 _S2 may not necessarily be a straight line.

제3세그먼트(G1_S3)의 모양은, 제3전압분배부(133)에 포함딘 복수 개의 제3저항들 각각의 값에 의해 결정될 수 있다. 제3세그먼트(G1_S3)의 모양은 반드시 직선이 아닐 수 있다.The shape of the third segment G1 _S3 may be determined by the value of each of the plurality of third resistors included in the third voltage divider 133. The shape of the third segment G1 _S3 may not necessarily be a straight line.

도 6에서는 상기 각 세그먼트가 직선형을 갖는 것으로 예시하였으나, 다른 구현예에서는, 각 세그먼트가 서로 다른 기울기를 갖는 복수 개의 서브 세그먼트들로 구성될 수 있다는 점을 이해할 수 있다. In FIG. 6, the segments are illustrated as having a straight line, but in another embodiment, it may be understood that each segment may be configured of a plurality of sub-segments having different slopes.

도 5 및 도 6에서는 DAC가 전압을 출력하는 예를 서술하였으나, DAC가 전류를 출력하는 예에서도 도 5 및 도 6에 나타낸 기술이 적용될 수 있다는 점을 쉽게 이해할 수 있다. 전류를 출력하는 DAC를 본 명세서에서는 전류-DAC라고 지칭할 수 있으며, 도 16에 나타낸 본 발명의 일 실시예에는 이러한 전류-DAC가 사용될 수 있다.5 and 6 illustrate an example in which the DAC outputs a voltage, but it can be easily understood that the technique shown in FIGS. 5 and 6 can be applied to the example in which the DAC outputs a current. A DAC that outputs current may be referred to herein as a current-DAC, and such current-DAC may be used in an embodiment of the present invention shown in FIG. 16.

도 7은 종래 기술에 따른 코일전류와 본 발명의 일 실시예에 따른 코일전류의 차이점을 나타낸 것이다.Figure 7 shows the difference between the coil current according to the prior art and the coil current according to an embodiment of the present invention.

도 7의 (a)는 종래 기술에 따라 제1상측스위치(21)에 의해 제공되는 제1구동전류(I_C1)와 제2상측스위치(22)에 의해 제공되는 제2구동전류(I_C2)의 파형의 예를 나타낸 것이다.7A illustrates a first driving current I _C1 provided by the first upper switch 21 and a second driving current I _C2 provided by the second upper switch 22 according to the related art. An example of waveforms is shown.

도 7의 (b)는 본 발명의 일 실시예에 따라 제1상측스위치(21)에 의해 제공되는 제1구동전류(I_C1)와 제2상측스위치(22)에 의해 제공되는 제2구동전류(I_C2)의 파형의 예를 나타낸 것이다.7B illustrates a second driving current provided by the first driving current I _C1 and the second upper switch 22 provided by the first upper switch 21 according to the exemplary embodiment of the present invention. An example of the waveform of (I _C2 ) is shown.

도 7의 그래프를 살펴보면, 본 발명의 일 실시예에 따라 제공되는 코일전류의 시간에 따른 누적합이 종래 기술에 따라 제공되는 코일전류의 시간에 따른 누적합보다 작다는 점을 이해할 수 있다. 따라서 본 발명의 일 실시예에 따른 구성을 사용할 경우 MST 구동칩(1)의 전력소모량을 줄일 수 있다.Looking at the graph of Figure 7, it can be understood that the cumulative sum over time of the coil current provided according to an embodiment of the present invention is smaller than the cumulative sum over time of the coil current provided according to the prior art. Therefore, when using the configuration according to an embodiment of the present invention it is possible to reduce the power consumption of the MST driving chip (1).

도 8은 본 발명의 일 실시에에 따라 제공되는 사용자기기의 구성을 나타낸 것이다.8 illustrates a configuration of a user device provided according to an embodiment of the present invention.

도 9는 본 발명의 일 실시예에 따라 MST 구동칩(1)의 일부노드에서 확인될 수 있는 신호의 파형을 나타낸 것이다.FIG. 9 illustrates waveforms of signals that can be identified at some nodes of the MST driving chip 1 according to an exemplary embodiment of the present invention.

도 10은 본 발명의 일 실시예에 따른 제어로직(11)의 구조를 나타낸 것이다.10 shows the structure of the control logic 11 according to an embodiment of the present invention.

이하 도 8 내지 도 10을 함께 참조하여 설명한다.Hereinafter, a description will be given with reference to FIGS. 8 to 10.

도 8에 나타낸 바와 같이, 사용자기기(100)는 상술한 본 발명의 일 실시예에 따른 MST 구동칩(1), 코일(16), 처리장치(2), 메모리(2), 사용자 인터페이스(4), 통신모듈(5), 전원부(6), 배터리(7) 및 기타 다양한 요소들을 포함할 수 있다.As shown in FIG. 8, the user device 100 includes an MST driving chip 1, a coil 16, a processing device 2, a memory 2, and a user interface 4 according to an embodiment of the present invention. ), The communication module 5, the power supply unit 6, the battery 7, and various other elements.

이때, MST 구동칩(1)에 제공되는 펄스 트레인(V_AIN/V_BIN)의 파형은 처리장치(2)가 제공한 것일 수 있다. MST 구동칩(1)은 펄스 트레인(V_AIN/V_BIN)의 파형의 형태를 미리 예측할 수 없을 수 있다.In this case, the waveform of the pulse train V _AIN / V _BIN provided to the MST driving chip 1 may be provided by the processing apparatus 2. The MST driving chip 1 may not predict the shape of the waveform of the pulse train V _AIN / V _BIN in advance.

도 10의 (a)는 MST 구동칩(1)으로부터 제공되는 펄스 트레인(V_AIN)의 파형의 일예를 나타낸 것이다.FIG. 10A shows an example of a waveform of the pulse train V _AIN provided from the MST driving chip 1.

본 발명에 따르면, 도 10의 (c)와 같은 파형을 도 10의 (a)의 파형으로부터 만들어 내야 하는데, MST 구동칩(1)은 도 10의 (a)의 파형을 예측할 수 없으므로, 도 10의 (a)의 파형을 관찰하여야 한다. 예컨대 도 10의 (a)에서 로지컬 하이값을 갖는 제1펄스(910)의 지속시간은 로지컬 하이값을 갖는 제2펄스(920)의 지속시간과 다르지만, 이는 MST 구동칩(1)이 미리 알 수 없으며, 상기 파형을 관찰해야만 알 수 있는 것이다. 이를 위하여 MST 구동칩(1)의 제어모듈(11)은 도 9에 예시한 것과 같은 구성을 가질 수 있다.According to the present invention, a waveform such as (c) of FIG. 10 should be generated from the waveform of (a) of FIG. 10. Since the MST driving chip 1 cannot predict the waveform of (a) of FIG. The waveform of (a) should be observed. For example, in FIG. 10A, the duration of the first pulse 910 having the logical high value is different from that of the second pulse 920 having the logical high value, but the MST driving chip 1 knows in advance. It is not possible to know it by observing the waveform. To this end, the control module 11 of the MST driving chip 1 may have a configuration as illustrated in FIG. 9.

도 9를 참조하면, 제어모듈(11)은 입력코드(IN_CODE)를 생성하는 코드생성부(1110)를 포함할 수 있다.Referring to FIG. 9, the control module 11 may include a code generator 1110 for generating an input code IN _CODE .

코드생성부(1110)는, 펄스 트레인(V_AIN)을 미리 결정된 시간만큼 지연시켜 생성한 지열펄스열(V_{AIN_delay})을 만들어내는 펄스 지연부(1111), 펄스 트레인(V_AIN)의 각 펄스의 지속시간을 검출하여 생성한 펄스 지속시간(Duration(pulse))을 만들어내는 펄스 지속시간 검출부(1112)를 포함할 수 있다. 상기 펄스 지속시간 검출부는 각 펄스의 상승에지 발생시각과 하강에지 발생시각을 검출할 수 있다.The code generator 1110 is configured to generate a geothermal pulse train V _{AIN_delay} generated by delaying the pulse train V _AIN by a predetermined time, and the duration of each pulse of the pulse train V _AIN . And a pulse duration detector 1112 for generating a pulse duration Duration (pulse) generated by detecting a time. The pulse duration detector may detect a rising edge generation time and a falling edge generation time of each pulse.

펄스 쉐이핑부(1113)는 지연펄스열(V_{AIN_delay})에 포함된 각 펄스의 모양을 상기 해당 펄스에 대하여 얻은 펄스 시속시간을 이용하여 쉐이핑하는 기능을 할 수 있다. 그 결과 아날로그 출력전압(V_O,DAC)의 파형이 도 10의 (c)와 같이되도록 할 수 있다. The pulse shaping unit 1113 may function to shape the shape of each pulse included in the delay pulse string V _{AIN_delay} using the pulse time duration obtained for the corresponding pulse. As a result, the waveform of the analog output voltages V _{O and DAC} may be as shown in FIG. 10C.

펄스 쉐이핑부(1113)는, 도 10의 (c)에 나타낸 5개의 세그먼트 a, b, c, d, e 중, 시간에 따라 크기가 감소하는 세그먼트 b의 기울기 및 시간에 따라 크기가 증가하는 세그먼트 d의 기울기에 관한 기울기값들을 갖고 있거나, 또는 메모리에 저장된 상기 기울기값을 액세스할 수 있다. 이때, 상기 기울기값의 절대값은 미리 결정된 임계값보다 작을 수 있다. The pulse shaping unit 1113 is a segment whose size increases with the slope and time of the segment b whose size decreases with time among the five segments a, b, c, d, and e shown in FIG. Either have slope values for the slope of d, or access the slope values stored in memory. In this case, an absolute value of the slope value may be smaller than a predetermined threshold value.

이를 위해 DAC 입력코드 생성부(1114)는 펄스 쉐이핑부(1113)의 결정에 근거하여 상기 아날로그 출력전압(V_O,DAC)의 모양을 만들어내기 위한 입력코드(IN_CODE)를 시간에 따라 변화시켜가면서 생성할 수 있다.To this end, the DAC input code generator 1114 changes the input code IN _CODE to generate the shape of the analog output voltages V _{O and DAC} over time based on the determination of the pulse shaping unit 1113. You can create it as you go.

도 9에 나타낸 코드생성부(1110)의 구성요소들은 이해를 돕기 위하여 기능별로 나누어 제시한 것이며, 이 중 두 개 이상의 구성요소들은 일체로 통합되어 제공될 수도 있다.The components of the code generation unit 1110 shown in FIG. 9 are presented by function for better understanding, and two or more of these components may be integrally provided and integrated.

MST 구동칩(1)으로부터 제공되는 펄스 파형(V_BIN)에 관하여 도 10과 마찬가지 방식으로 제시할 수 있다.The pulse waveform V _BIN provided from the MST driving chip 1 can be presented in the same manner as in FIG. 10.

도 11은 도 10의 (c)에 나타낸 출력전압(V_O,DAC)의 펄스 모양의 예를 나타낸 것이다.FIG. 11 shows an example of pulse shapes of the output voltages V _{O and DAC} shown in FIG. 10C.

제11시구간(t10)의 지속시간은 제21시구간(t20)의 지속시간보다 짧다. The duration of the eleventh time period t10 is shorter than the duration of the twenty-first time period t20.

이때, 상기 제11시구간(t10)에서의 최고전압 유지구간인 a1과 e1의 지속시간은 상기 제21시구간(t20)에서의 최고전압 유지구간인 a2 및 e2의 지속시간과 동일할 수 있다. In this case, the durations of a1 and e1, which are the highest voltage holding periods in the eleventh time period t10, may be the same as the durations of a2 and e2, which are the highest voltage holding periods in the twenty-first time period t20. .

그리고 상기 제11시구간(t10)에서의 전압하강 시구간인 제1전압하강 시구간(b1)에서의 기울기는 상기 제21시구간(t20)에서의 전압하강 시구간인 제2전압하강 시수간(b2)의 기울기와 동일할 수 있다. 이때, 상기 제21시구간(t20)의 지속시간이 상기 제11시구간(t10)의 지속시간보다 길기 때문에, 상기 제2전압하강 시구간(b2)의 지속시간은 상기 제1전압하강 시구간(b1)의 지속시간보다 길다.The slope of the first voltage drop time period b1, which is the voltage drop time period in the eleventh time period t10, is the second voltage drop time period b2, which is the voltage drop time period in the twenty-first time period t20. May be equal to the slope of At this time, since the duration of the twenty-first time period t20 is longer than the duration of the eleventh time period t10, the duration of the second voltage drop time period b2 is the first voltage drop time period. longer than the duration of (b1).

그리고 상기 제11시구간(t10)에서의 전압상승 시구간인 제1전압상승 시구간(d1)에서의 기울기는 상기 제21시구간(t20)에서의 전압상승 시구간인 제2전압상승 시구간(d2)의 기울기와 동일할 수 있다. 이때, 상기 제21시구간(t20)의 지속시간이 상기 제11시구간(t10)의 지속시간보다 길기 때문에, 상기 제2전압상승 시구간(d2)의 지속시간은 상기 제1전압상승 시구간(d1)의 지속시간보다 길다.The slope of the first voltage rising time period d1 that is the voltage rising time period in the eleventh time period t10 is the second voltage rising time period d2 which is the voltage rising time period in the twenty-first time period t20. May be equal to the slope of In this case, since the duration of the twenty-first time period t20 is longer than the duration of the eleventh time period t10, the duration of the second voltage rising time period d2 is the first voltage rising time period. It is longer than the duration of (d1).

이때, 상기 제11시구간(t10)은 상대적으로 짧기 때문에 상기 제1전압하강 시구간(b1)과 상기 제1전압상승 시구간(d1) 사이에 일정한 전압값을 유지하는 최소전압 유지구간이 존재하지 않을 수 있다.In this case, since the eleventh time period t10 is relatively short, there is a minimum voltage holding period for maintaining a constant voltage value between the first voltage drop time period b1 and the first voltage rise time period d1. You can't.

그리고 상기 제21시구간(t20)은 상대적으로 짧기 때문에 상기 제2전압하강 시구간(b2)과 상기 제2전압상승 시구간(d2) 사이에 일정한 전압값을 유지하는 최소전압 유지구간(c2)이 존재하지 않을 수 있다. 이때, 상기 최소전압 유지구간(c2)에서의 출력전압(V_O,DAC)의 값은 도 1에 나타낸 제1상측스위치(21) 또는 제2상측스위치(22)를 온 상태로 유지하기 위하여 게이트(HG1, HG2)에 인가되어야 하는 게이트-온 최소전압에 대응하는 최소값(MIN_{G_ON})과 동일하거나 또는 이보다 클 수 있다.Since the twenty-first time period t20 is relatively short, the minimum voltage holding period c2 maintains a constant voltage value between the second voltage drop time period b2 and the second voltage rise time period d2. This may not exist. At this time, the value of the output voltage (V _{O, DAC} ) in the minimum voltage holding period (c2) is a gate to keep the first upper switch 21 or the second upper switch 22 shown in FIG. It may be equal to or greater _than the minimum value MIN _{G_ON} corresponding to the gate-on minimum voltage to be applied to (HG1, HG2).

도 12는 제1구동전류(I_C1)의 최대값을 제한하는 방법을 설명하기 위한 그래프이다. 이하 도 1 및 도 11을 함께 참조하여 설명한다.12 is a graph for explaining a method of limiting a maximum value of the first driving current I _C1 . Hereinafter, a description will be given with reference to FIGS. 1 and 11.

도 12의 (a)는 제1구동전류(I_C1)을 구동하는 MOSFET들(21, 22, 31, 32)에 공급되는 구동전압(VRECT)의 변동에 따라 변화하는 구동전류의 파형을 나타낸 것이다. 구동전압(VRECT)이 배터리로부터 제공되는 경우 시간에 따라 그 값이 감소할 수 있다.FIG. 12A illustrates a waveform of a driving current that changes according to a change in driving voltage VRECT supplied to the MOSFETs 21, 22, 31, and 32 driving the first driving current I _C1 . . When the driving voltage VRECT is provided from a battery, its value may decrease with time.

도 12에 나타낸 I_C1,MAX는 제1구동전류(I_C1)에 의해 수행되는 MST 전송이 효과적으로 수행되기 위하여, 제1구동전류(I_C1)의 최대값이 가져야 하는 최적임계값 또는 최소임계값일 수 있다. 즉, 도 11에 나타낸 구간 a1, a2, e1, e2에서의 제1구동전류(I_C1)의 값이 I_C1,MAX이상이면 MST 전송이 성공할 수 있는 것으로 가정한다. 이 경우 제1구동전류(I_C1)의 최대값이 상기 I_C1,MAX과 동일하면 제1구동전류(I_C1)에 의한 전력소모가 최소화될 수 있지만,제1구동전류(I_C1)의 최대값이 I_C1,MAX보다 크면 제1구동전류(I_C1)에 의한 소모전력에 낭비가 있다고 볼 수 있다. 따라서 제1구동전류(I_C1)의 최대값이 I_C1,MAX과 동일하게 되도록 제어하는 것이 있다면 바람직하다. 여기서 상기 제1구동전류(I_C1)의 최대값은 상기 제1구동전류(I_C1)의 최소전류값과 최대전류값 간의 차이값을 의미할 수 있다.I _{C1, MAX} shown in FIG. 12 comprises a first drive current is MST transmission to be performed efficiently performed by the (I _C1), the first to have the maximum value of the driving current (I _C1) optimum threshold value or minimum threshold value, which Can be. That is, it is assumed that the MST transmission can succeed if the value of the first driving current I _C1 in the periods a1, a2, e1, and e2 shown in FIG. 11 is equal to or greater than I _{C1, MAX} . In this case, the first drive current (I _C1) if the maximum value is equal to the I _{C1, MAX-power} by the first drive current (I _C1) can be minimized, but the, The first is the maximum value of the driving current (I _C1) can see that there is a waste of the power consumption by the I _{C1, MAX} is greater than the first drive current (I _C1). Therefore _, it is preferable to control so that the maximum value of the first driving current I _C1 is equal to I _{C1, MAX} . Where the maximum value of said first drive current (I _C1) may mean the difference between the minimum current value and maximum current value of said first drive current (I _C1).

도 12의 (a)에서 제21시구간(TR1) 및 제22시구간(TR2)는 각각 서로 구분되는 제1패턴의 MST 파형 및 제2패턴의 MST 파형을 생성하기 위한 제1구동전류(I_C1)이 제공되는 시구간을 나타낸다.In FIG. 12A, the first driving current I for generating the MST waveform of the first pattern and the MST waveform of the second pattern, respectively, are separated from the twenty-first time period TR1 and the twenty-second time period TR2, respectively. _C1 ) is the time period provided.

도 12의 (a)는 제21시구간(TR1)에서의 구동전압(VRECT)이 제1값을 갖는 반면, 제22시구간(TR2)에서의 구동전압(VRECT)은 상기 제1값보다 작은 제2값을 갖는 상황을 고려한 것이다. 이때, 제21시구간(TR1)에서의 제1구동전류(I_C1)의 최대값은 I_C1,MAX보다 크며, 그 결과 제1구동전류(I_C1)에 의한 전력소모에 낭비가 있다고 볼 수 있다. 그러나 제22시구간(TR2)에서의 제1구동전류(I_C1)의 최대값은 I_C1,MAX과 동일하므로, 그 결과 제1구동전류(I_C1)에 의한 전력소모는 최적화된 것으로 볼 수 있다.12A shows that the driving voltage VRECT in the twenty-first time period TR1 has a first value, while the driving voltage VRECT in the twenty-second time period TR2 is smaller than the first value. The situation with the second value is considered. At this time, the maximum value of the first driving current I _C1 in the twenty-first time period TR1 is larger than I _{C1, MAX} , and as a result, power consumption by the first driving current I _C1 may be wasted. have. However, since the maximum value of the first driving current I _C1 in the twenty-second time period TR2 is equal to I _{C1, MAX} , the power consumption by the first driving current I _C1 can be regarded as optimized. have.

도 12의 (b)는 도 12의 (a)를 통해 설명한 소모전력낭비를 막기 위해 제안되는 본 발명의 일 실시예에 따른 제1구동전류(I_C1)의 파형을 나타낸다.FIG. 12B illustrates a waveform of the first driving current I _C1 according to an embodiment of the present invention, which is proposed to prevent power consumption waste described with reference to FIG. 12A.

도 12의 (b)를 살펴보면, 상기 제1패턴의 제1구동전류(I_C1)이 시작되는 초기구간(T_SC1)과, 상기 제2패턴의 제1구동전류(I_C1)이 시작되는 초기구간(T_SC2) 동안, 제1구동전류(I_C1)이 서서히 상승되도록 제어된다. 그리고 제1구동전류(I_C1)의 값이 상기 I_C1,MAX에 도달하면 제1구동전류(I_C1)의 값이 더 이상 증가하지 않도록 제어된다. 즉, 제1구동전류(I_C1)의 각 패턴이 발생할 때마다 제1구동전류(I_C1)이 서서히 상승되도록 제어되며, 제1구동전류(I_C1)의 값이 상기 I_C1,MAX에 도달하면 제1구동전류(I_C1)의 값이 더 이상 증가하지 않도록 제어된다. Referring to (b) of Figure 12, beginning in which the first drive current of the first drive current (I _C1) an initial period in which the beginning of the first pattern (T _SC1) and the second pattern (I _C1) is started During the period T _SC2 , the first driving current I _C1 is controlled to gradually rise. And when the value of the first drive current (I _C1) reaches the I _{C1, MAX} is the value of the first drive current (I _C1) is controlled to not longer increases. That is, the first driving current (I _C1 ) is controlled to gradually increase whenever each pattern of the first driving current (I _C1 ) occurs, and the value of the first driving current (I _C1 ) reaches the above I _{C1, MAX} . In this case, the value of the first driving current I _C1 is controlled to not increase any more.

도 13의 (a) 및 (b)는 각각 본 발명의 일 실시예에 따라 제공되는 제1구동전류(I_C1) 및 감지전압(V_M)의 파형을 나타낸 것이다. 13A and 13B respectively illustrate waveforms of the first driving current I _C1 and the sensing voltage V _M provided according to the exemplary embodiment of the present invention.

감지전압(V_M)은 감지부(14)에 의해 제공될 수 있으며, 감지부(14)는 제1구동전류(I_C1)에 비례하는 감지전류(I_M1)를 기초로, 감지전류(I_M1)에 비례하는 감지전압(V_M)을 생성할 수 있다.The sensing voltage V _M may be provided by the sensing unit 14, and the sensing unit 14 is based on the sensing current I _M1 proportional to the first driving current I _C1 . _M1) can generate a sense voltage (V _M) which is proportional to.

비교기(15)는 감지전압(V_M)과 기준전압(V_limit)을 비교하여, 감지전압(V_M)이 기준전압(V_limit)보다 크면 제1로직값을 출력하고, 그 반대면 제2로직값을 출력한다. Comparator 15 compares the sense voltage (V _M) and a reference voltage (V _limit), the sense voltage (V _M) is greater than the reference voltage (V _limit) and outputting a first logic value, that the other side a second Output the logic value.

제어로직(11)은 비교기(15)로부터 상기 제1로직값을 수신하면 감지전압(V_M)이 기준전압(V_limit)을 초과하지 않도록 게이트전압 생성부(19)를 제어할 수 있다. 그 구체적인 방법은 도 14 및 도 15를 통해 설명한다.When the control logic 11 receives the first logic value from the comparator 15, the control logic 11 may control the gate voltage generator 19 such that the sensing voltage V _M does not exceed the reference voltage V _limit . The specific method will be described with reference to FIGS. 14 and 15.

도 14는 본 발명의 일 실시예에 따라 제1구동전류(I_C1)의 최대값을 제어하는 방법을 나타낸 순서도이다. 이하 도 1 및 도 13을 함께 참조하여 설명한다.14 is a flowchart illustrating a method of controlling a maximum value of the first driving current I _C1 according to an embodiment of the present invention. Hereinafter, a description will be given with reference to FIGS. 1 and 13.

단계(S10)에서, 제어로직(11)은 구동전류의 크기를 제어하는 DAC(10)의 입력값(IN_CODE)을 조절함으로써, 초기시점(t0)으로부터 구동전류를 서서히 증가시키기 시작할 수 있다.In step S10, the control logic 11 may gradually increase the driving current from the initial time t0 by adjusting the input value IN _CODE of the DAC 10 that controls the magnitude of the driving current.

단계(S20)에서, 제어로직(11)은 제1구동전류(I_C1)의 값이 미리 결정된 최대값(I_C1,MAX)에 도달하는지 여부를 판단한다. 이를 위해 제어로직(11)은 비교기(15)의 출력값을 이용할 수 있다.In step S20, the control logic 11 determines whether the value of the first driving current I _C1 reaches a predetermined maximum value I _{C1, MAX} . For this purpose, the control logic 11 may use the output value of the comparator 15.

단계(S30)에서, 제어로직(11)은 제1구동전류(I_C1)의 값이 미리 결정된 최대값(I_C1,MAX)에 도달한 시점(t1)에서의 DAC(10)의 입력값인 제1입력값을 획득할 수 있다. In step S30, the control logic 11 is an input value of the DAC 10 at the time t1 when the value of the first driving current I _C1 reaches a predetermined maximum value I _{C1, MAX} . A first input value can be obtained.

단계(S40)에서, 제어로직(11)은 상기 제1입력값을 DAC(10)의 최대 입력값으로 결정할 수 있다. In step S40, the control logic 11 may determine the first input value as the maximum input value of the DAC 10.

단계(S50)에서, 제어로직(11)은 DAC(10)의 입력값이 상기 최대 입력값을 초과하지 않도록 제어할 수 있다.In step S50, the control logic 11 may control the input value of the DAC 10 not to exceed the maximum input value.

도 15는 본 발명의 다른 실시예에 따라 제1구동전류(I_C1)의 최대값을 제어하는 방법을 나타낸 순서도이다. 이하 도 1 및 도 13을 함께 참조하여 설명한다.15 is a flowchart illustrating a method of controlling the maximum value of the first driving current I _C1 according to another embodiment of the present invention. Hereinafter, a description will be given with reference to FIGS. 1 and 13.

단계(S110)에서, 제어로직(11)은 구동전류의 크기를 제어하는 DAC(10)의 입력값(IN_CODE)을 조절함으로써, 초기시점(t0)으로부터 구동전류를 서서히 증가시키기 시작할 수 있다.In step S110, the control logic 11 may start to gradually increase the driving current from the initial time t0 by adjusting the input value IN _CODE of the DAC 10 that controls the magnitude of the driving current.

단계(S120)에서, 제어로직(11)은 제1구동전류(I_C1)의 값이 미리 결정된 최대값(I_C1,MAX)에 도달하는지 여부를 판단한다. 이를 위해 제어로직(11)은 비교기(15)의 출력값을 이용할 수 있다.In step S120, the control logic 11 determines whether the value of the first driving current I _C1 reaches a predetermined maximum value I _{C1, MAX} . For this purpose, the control logic 11 may use the output value of the comparator 15.

단계(S130)에서, 제어로직(11)은 제1구동전류(I_C1)의 값이 미리 결정된 최대값(I_C1,MAX)에 도달한 시점(t1)에서의 DAC(10)의 출력값인 제1출력값 또는 시점(t1)에서의 DAC(10)의 입력값인 제1입력값을 획득할 수 있다. In step S130, the control logic 11 is the first output value of the DAC 10 at the time t1 when the value of the first driving current I _C1 reaches a predetermined maximum value I _{C1, MAX} . A first input value which is an input value of the DAC 10 at one output value or a time point t1 may be obtained.

단계(S140)에서, 제어로직(11)은 제1구동전류(I_C1)의 값이 미리 결정된 최대값(I_C1,MAX)에 도달한 시점(t1)에서의 DAC(10)의 출력값을 DAC(10)의 최대 출력값으로 결정할 수 있다. In step S140, the control logic 11 DAC outputs the output value of the DAC 10 at the time t1 when the value of the first driving current I _C1 reaches a predetermined maximum value I _{C1, MAX} . It can be determined by the maximum output value of (10).

단계(S150)에서, 제어로직(11)은 DAC(10)의 입력값이 최대값을 가질 때에, DAC(10)의 출력값이 상기 최대 출력값을 갖도록 DAC(10)의 입출력 특성 결정 파라미터를 설정할 수 있다. 예컨대 상기 입출력 특성 결정 파라미터를 설정하는 것은 도 1의 제어명령(COM.2)을 통해 수행할 수 있다. 그리고 결정된 입출력 특성 결정 파라미터에 의해 DAC(10)의 입출력 특성을 변하시키는 기술은 도 5 및 도 6에 설명한 기술을 이용할 수 있다는 점을 쉽게 이해할 수 있다.In step S150, the control logic 11 may set the input / output characteristic determination parameter of the DAC 10 so that when the input value of the DAC 10 has the maximum value, the output value of the DAC 10 has the maximum output value. have. For example, the setting of the input / output characteristic determination parameter may be performed through the control command COM.2 of FIG. 1. The technique for changing the input / output characteristics of the DAC 10 by the determined input / output characteristic determination parameter can be easily understood that the techniques described in FIGS. 5 and 6 can be used.

도 15에 따른 방법을 이용하는 경우, DAC(10)에서 최대 출력값을 출력할 때에, DAC(10)에는 DAC(10)에 입력될 수 있는 최대값이 입력된다. 이에 비하여 도 14에 따른 방법을 이용하는 경우, DAC(10)에서 최대 출력값을 출력할 때에, DAC(10)에는 DAC(10)에 입력될 수 있는 최대값보다 작은 값이 입력될 수 있다. 따라서 도 15에 따른 방법을 이용하는 경우 도 14에 따른 방법을 이용하는 경우에 비하여 DAC(10)의 입출력 해상도를 더 높일 수 있다.When using the method according to FIG. 15, when the maximum output value is output from the DAC 10, the maximum value that can be input to the DAC 10 is input to the DAC 10. In contrast, when using the method according to FIG. 14, when the maximum output value is output from the DAC 10, a value smaller than the maximum value that can be input to the DAC 10 may be input to the DAC 10. Accordingly, when the method of FIG. 15 is used, the input / output resolution of the DAC 10 may be further increased as compared with the method of FIG. 14.

도 16은 도 1에 나타낸 본 발명의 일 실시예에 따른 MST 구동칩(1)의 일부 구성을 변경한 것이다.FIG. 16 is a partial configuration change of the MST driving chip 1 according to the embodiment of the present invention shown in FIG.

도 16을 도 1과 비교해 보면, 도 1에서 채택된 DAC(10)는 전류-DAC(111, 112)로 대체된다. 그리고 도 1에서 채택된 하측 구동부(13)는 상측 구동부(113)로 대체된다. Comparing FIG. 16 with FIG. 1, the DAC 10 employed in FIG. 1 is replaced with current-DACs 111 and 112. In addition, the lower driving unit 13 adopted in FIG. 1 is replaced by the upper driving unit 113.

상측 구동부(113)는 제1상측스위치(21) 및 제2상측스위치(22)의 게이트(HG1, HG2)에 제공되는 전압을 제어한다. 상측 구동부(113)는 도 1의 하측 구동부(13)에 대응되는 기능을 할 수 있다.The upper driver 113 controls the voltages provided to the gates HG1 and HG2 of the first upper switch 21 and the second upper switch 22. The upper driver 113 may function to correspond to the lower driver 13 of FIG. 1.

도 1에서는 제1구동전류(I_C1)의 값을 DAC(10)의 출력값에 의해 제어하였지만, 도 16에서는 제1구동전류(I_C1)의 값을 전류-DAC(111, 112)의 출력값에 의해 제어할 수 있다. In FIG. 1, the value of the first driving current I _C1 is controlled by the output value of the DAC 10, but in FIG. 16, the value of the first driving current I _C1 is output to the output values of the current-DACs 111 and 112. Can be controlled by

전류-DAC(111, 112)는 제어로직(11)으로부터 제공된 입력코드값(IN_CODE1, IN_CODE2)에 대응하는 전류값을 출력하도록 되어 있을 수 있다.The current-DACs 111 and 112 may be configured to output current values corresponding to the input code values IN _CODE1 and IN _CODE2 provided from the control logic 11.

제1전류-DAC(111)의 전류출력단에는 제1미러스위치(531)이 연결되어 있고, 제1미러스위치(531)은 제1하측스위치(31)에 연결되어 있고, 제1하측스위치(31)에 흐르는 전류인 제1구동전류(I_C1)은 제1미러스위치(531)을 통해 흐르는 제1미러전류(I_DAC1)에 비례하도록 구성할 수 있다.The first mirror switch 531 is connected to the current output terminal of the first current-DAC 111, the first mirror switch 531 is connected to the first lower switch 31, and the first lower switch 31. The first driving current I _C1 , which is a current flowing through), may be configured to be proportional to the first mirror current I _DAC1 flowing through the first mirror switch 531.

제2전류-DAC(112)의 전류출력단에는 제2미러스위치(532)가 연결되어 있고, 제2미러스위치(532)는 제2하측스위치(32)에 연결되어 있고, 제2하측스위치(32)에 흐르는 전류인 제2구동전류(I_C2)는 제2미러스위치(532)를 통해 흐르는 제2미러전류(I_DAC2)에 비례하도록 구성할 수 있다.The second mirror switch 532 is connected to the current output terminal of the second current-DAC 112, the second mirror switch 532 is connected to the second lower switch 32, and the second lower switch 32. The second driving current I _C2 , which is a current flowing through the second mirror current, may be configured to be proportional to the second mirror current I _DAC2 flowing through the second mirror switch 532.

상술한 실시예에서 제1구동전류(I_C1) 및 제2구동전류(I_C2)가 등장하지만 주로 제1구동전류(I_C1)을 중심으로 서술하였다. 그러나 제2구동전류(I_C2)에 관하여도 제1구동전류(I_C1)과 마찬가지 방식으로 설명할 수 있다는 점은 이 기술분야의 기술자라면 쉽게 이해할 수 있다. 실제로 코일(16)을 통해 흐르는 전류는 제1구동전류(I_C1) 및 제2구동전류(I_C2)에 의해 결정된다.In the above-described embodiment, the first driving current I _C1 and the second driving current I _C2 appear, but are mainly described based on the first driving current I _C1 . However, it can be easily understood by those skilled in the art that the second driving current I _C2 can be described in the same manner as the first driving current I _C1 . In reality, the current flowing through the coil 16 is determined by the first driving current I _C1 and the second driving current I _C2 .

비교기(15)의 제1입력단자에는 감지전압(V_M)이 제공되고, 비교기(15)의 제2입력단자에는 사용자가 설정할 수 있는 레지스터의 세팅값에 따라 결정되는 기준전압(V_limit)이 제공될 수 있다.The first input terminal of the comparator 15 is provided with a sensing voltage V _M , and the second input terminal of the comparator 15 has a reference voltage V _limit determined according to a setting value of a register that can be set by a user. Can be provided.

제어로직(11)은 상측 구동부(113)를 제어하고, 상측 구동부(113)로부터 출력된 전압은 제1상측스위치(21) 및 제2상측스위치(22)의 게이트들(HG1, HG2)에 제공될 수 있다.The control logic 11 controls the upper driver 113, and the voltage output from the upper driver 113 is provided to the gates HG1 and HG2 of the first upper switch 21 and the second upper switch 22. Can be.

제어로직(11)은 전류-DAC(111, 112)들이 각각 출력하는 아날로그 출력전류(I_DAC1, I_DAC2)를 제어할 수 있다. The control logic 11 may control the analog output currents I _DAC1 and I _DAC2 output by the current-DACs 111 and 112, respectively.

제어로직(11)은 전류-DAC(111, 112)에 입력되는 디지털 값인 입력코드(IN_CODE1, IN_CODE2)를 생성할 수 있다.The control logic 11 may generate input codes IN _CODE1 and IN _CODE2 which are digital values input to the current-DACs 111 and 112.

도 17은 본 발명의 또 다른 실시예에 따라 제1구동전류(I_C1)의 최대값을 제어하는 방법을 나타낸 순서도이다. 이하 도 13 및 도 16을 함께 참조하여 설명한다.17 is a flowchart illustrating a method of controlling the maximum value of the first driving current I _C1 according to another embodiment of the present invention. A description with reference to FIGS. 13 and 16 is as follows.

단계(S210)에서, 제어로직(11)은 구동전류의 크기를 제어하는 전류-DAC(ex: 111)의 입력값(ex: IN_CODE1)을 조절함으로써, 초기시점(t0)으로부터 제1구동전류(I_C1)를 서서히 증가시키기 시작할 수 있다.In step S210, the control logic 11 adjusts the input value ex: IN _CODE1 of the current-DAC (ex: 111) that controls the magnitude of the drive current, whereby the first drive current from the initial time t0. It may begin to slowly increase (I _C1 ).

단계(S220)에서, 제어로직(11)은 제1구동전류(I_C1)의 값이 미리 결정된 최대값(I_C1,MAX)에 도달하는지 여부를 판단한다. 이를 위해 제어로직(11)은 비교기(15)의 출력값을 이용할 수 있다.In step S220, the control logic 11 determines whether the value of the first driving current I _C1 reaches a predetermined maximum value I _{C1, MAX} . For this purpose, the control logic 11 may use the output value of the comparator 15.

단계(S230)에서, 제어로직(11)은 제1구동전류(I_C1)의 값이 미리 결정된 최대값(I_C1,MAX)에 도달한 시점(t1)에서의 전류-DAC(ex: 111)의 입력값인 제1입력값 또는 출력값인 제1출력값을 획득할 수 있다. In step S230, the control logic 11 performs the current-DAC (ex: 111) at the time t1 when the value of the first driving current I _C1 reaches a predetermined maximum value I _{C1, MAX} . A first input value that is an input value or a first output value that is an output value may be obtained.

단계(S240)에서, 제어로직(11)은 상기 제1입력값을 전류-DAC(ex: 111)의 최대 입력값으로 결정하거나 상기 제1출력값을 전류-DAC(ex: 111)의 최대 출력값으로 결정할 수 있다. In step S240, the control logic 11 determines the first input value as the maximum input value of the current-DAC (ex: 111) or the first output value as the maximum output value of the current-DAC (ex: 111). You can decide.

단계(S250)에서, 제어로직(11)은 전류-DAC(ex: 111)의 입력값이 상기 최대 입력값을 초과하지 않도록 또는 전류-DAC(ex: 111)의 출력값이 상기 최대 출력값을 초과하지 않도록 제어할 수 있다.In step S250, the control logic 11 does not allow the input value of the current-DAC (ex: 111) to exceed the maximum input value or the output value of the current-DAC (ex: 111) does not exceed the maximum output value. Can be controlled.

도 18은 본 발명의 또 다른 실시예에 따라 제1구동전류(I_C1)의 최대값을 제어하는 방법을 나타낸 순서도이다. 이하 도 13 및 도 16을 함께 참조하여 설명한다.18 is a flowchart illustrating a method of controlling the maximum value of the first driving current I _C1 according to another embodiment of the present invention. A description with reference to FIGS. 13 and 16 is as follows.

단계(S310)에서, 제어로직(11)은 제1구동전류(I_C1)의 크기를 제어하는 전류-DAC(ex: 111)의 입력값(ex: IN_CODE1)을 조절함으로써, 초기시점(t0)으로부터 구동전류를 서서히 증가시키기 시작할 수 있다.In step S310, the control logic 11 adjusts an input value ex: IN _CODE1 of the current-DAC ex: 111 that controls the magnitude of the first driving current I _C1 , whereby the initial time point t0. Can gradually start to increase the drive current.

단계(S320)에서, 제어로직(11)은 제1구동전류(I_C1)의 값이 미리 결정된 최대값(I_C1,MAX)에 도달하는지 여부를 판단한다. 이를 위해 제어로직(11)은 비교기(15)의 출력값을 이용할 수 있다.In step S320, the control logic 11 determines whether the value of the first driving current I _C1 reaches a predetermined maximum value I _{C1, MAX} . For this purpose, the control logic 11 may use the output value of the comparator 15.

단계(S330)에서, 제어로직(11)은 제1구동전류(I_C1)의 값이 미리 결정된 최대값(I_C1,MAX)에 도달한 시점(t1)에서의 전류-DAC(ex: 111)의 출력값인 제1출력값 또는 시점(t1)에서의 전류-DAC(ex: 111)의 입력값인 제1입력값을 획득할 수 있다. In step S330, the control logic 11 performs the current-DAC (ex: 111) at the time t1 when the value of the first driving current I _C1 reaches a predetermined maximum value I _{C1, MAX} . A first output value that is an output value of or a first input value that is an input value of the current-DAC (ex: 111) at a time point t1 may be obtained.

단계(S340)에서, 제어로직(11)은 상기 시점(t1)에서의 전류-DAC(ex: 111)의 출력값을 전류-DAC(ex: 111)의 최대 출력값으로 결정할 수 있다. In step S340, the control logic 11 may determine the output value of the current-DAC (ex: 111) as the maximum output value of the current-DAC (ex: 111) at the time point t1.

단계(S350)에서, 제어로직(11)은 전류-DAC(ex: 111)의 입력값이 최대값을 가질 때에, 전류-DAC(ex: 111)의 출력값이 상기 최대 출력값을 갖도록 전류-DAC(ex: 111)의 입출력 특성 결정 파라미터를 설정할 수 있다. 예컨대 상기 입출력 특성 결정 파라미터를 설정하는 것은 도 16의 제어명령(COM.21)을 통해 수행할 수 있다. 그리고 결정된 입출력 특성 결정 파라미터에 의해 전류-DAC(ex: 111)의 입출력 특성을 변하시키는 기술은 도 5 및 도 6에 설명한 기술을 이용할 수 있다는 점을 쉽게 이해할 수 있다.In step S350, the control logic 11 sets the current-DAC (when the input value of the current-DAC (ex: 111) has the maximum value such that the output value of the current-DAC (ex: 111) has the maximum output value. ex: 111) I / O characteristic determination parameters can be set. For example, the setting of the input / output characteristic determination parameter may be performed through the control command COM.21 of FIG. 16. The technique of changing the input / output characteristics of the current-DAC (ex: 111) by the determined input / output characteristic determination parameter can be easily understood that the techniques described in FIGS. 5 and 6 can be used.

도 18에 따른 방법을 이용하는 경우, 전류-DAC(ex: 111)에서 최대 출력값을 출력할 때에, 전류-DAC(ex: 111)에는 전류-DAC(ex: 111)에 입력될 수 있는 최대값이 입력된다. 이에 비하여 도 17에 따른 방법을 이용하는 경우, 전류-DAC(ex: 111)에서 최대 출력값을 출력할 때에, 전류-DAC(ex: 111)에는 전류-DAC(ex: 111)에 입력될 수 있는 최대값보다 작은 값이 입력될 수 있다. 따라서 도 18에 따른 방법을 이용하는 경우 도 17에 따른 방법을 이용하는 경우에 비하여 전류-DAC(ex: 111)의 입출력 해상도를 더 높일 수 있다.When using the method according to Fig. 18, when outputting the maximum output value from the current-DAC (ex: 111), the current-DAC (ex: 111) has the maximum value that can be input to the current-DAC (ex: 111). Is entered. On the other hand, when the method according to FIG. 17 is used, when the maximum output value is output from the current-DAC (ex: 111), the maximum that can be input to the current-DAC (ex: 111) is input to the current-DAC (ex: 111). A value smaller than the value can be entered. Therefore, when the method of FIG. 18 is used, the input / output resolution of the current-DAC (ex: 111) may be further increased as compared with the method of FIG. 17.

도 19는 본 발명의 일 실시예에 따라, 외부로부터 펄스 트레인 신호를 입력받는 전류 구동칩에서, 구동전류를 생성하는 구동부의 동작을 제어하기 위한 구동제어신호를 생성하는 구동제어신호 생성방법을 나타낸 순서도이다.19 illustrates a driving control signal generation method of generating a driving control signal for controlling an operation of a driving unit generating a driving current in a current driving chip receiving a pulse train signal from an external device according to an embodiment of the present invention. Flowchart.

도 20은 본 발명의 다른 실시예에 따라, 인덕턴스 성분을 갖는 전기소자에 구동전류를 제공하는 전류 구동칩에서, 제1로직값과 제2로직값을 번갈아 갖는 신호에 대응하여 상기 구동전류를 제공하는 구동전류 제공방법을 나타낸 순서도이다.20 is a diagram of a current driving chip providing a driving current to an electric element having an inductance component according to another embodiment of the present invention, and providing the driving current in response to a signal alternately having a first logic value and a second logic value. It is a flowchart showing a driving current providing method.

도 21은 도 19에 나타낸 펄스 트레인 신호 및 구동제어신호의 예를 나타낸 것이다.FIG. 21 shows an example of the pulse train signal and the drive control signal shown in FIG.

도 22는 도 19에 나타낸 펄스 트레인 신호 및 구동제어신호의 다른 예를 나타낸 것이다.FIG. 22 shows another example of the pulse train signal and the drive control signal shown in FIG.

도 23은 도 19 내지 도 20에 나타낸 방법을 수행하기 위해 제공되는 전류 구동칩의 핵심 구성요소를 나타낸 것이다.FIG. 23 shows the key components of a current drive chip provided for performing the method shown in FIGS. 19-20.

이하 도 19 내지 도 23을 함께 참조하여 설명한다.A description with reference to FIGS. 19 to 23 is as follows.

본 발명이 일 실시예에 따라, 외부로부터 펄스 트레인 신호(S1)를 입력받는 전류 구동칩(1)에서, 구동전류를 생성하는 구동부의 동작을 제어하기 위한 구동제어신호(S2)를 생성하는 구동제어신호 생성방법을 제공할 수 있다. 이 방법은 아래의 단계들(S410, S420, S430, S440, S450, S460, S470)을 포함할 수 있다.According to an embodiment of the present invention, in the current driving chip 1 that receives the pulse train signal S1 from the outside, driving to generate a driving control signal S2 for controlling the operation of the driving unit generating the driving current It is possible to provide a control signal generation method. The method may include the following steps (S410, S420, S430, S440, S450, S460, S470).

단계(S410): 상기 펄스 트레인 신호(S1)를 모니터링하여 상기 펄스 트레인 신호(S1)에 포함된 제1펄스(2010)의 시작시점인 제1시작시점(t51)부터 상기 제1펄스(2010)의 종료시점인 제1종료시점(t52)까지의 지속시간인 제1지속시간(ΔT11)을 결정;Step S410: The pulse train signal S1 is monitored so that the first pulse 2010 is started from a first start time t51, which is a start point of the first pulse 2010 included in the pulse train signal S1. Determining a first duration ΔT11, which is a duration up to a first termination time t52, which is an end point of the control unit;

단계(S420): 상기 구동제어신호(S2)를 미리 결정된 기준값(V_R)으로부터 제1최대값(V_M1)까지 제1시간(D1) 동안 상승;Step S420: raising the drive control signal S2 for a first time D1 from a predetermined reference value V _R to a first maximum value V _M1 ;

단계(S430): 상기 구동제어신호(S2)를 상기 제1최대값(V_M1)으로부터 상기 기준값(V_R)보다 큰 중간값(V_L)까지 제2시간(D2) 동안 하강;Step S430: lowering the driving control signal S2 from the first maximum value V _M1 for a second time D2 to a median value V _{L that} is greater than the reference value V _R ;

단계(S440): 상기 구동제어신호(S2)를 상기 중간값(V_L)으로부터 제2최대값(V_M2)까지 제3시간(D3) 동안 상승;Step S440: raising the drive control signal S2 from the intermediate value V _L to a second maximum value V _M2 for a third time D3;

단계(S450): 상기 구동제어신호(S2)를 상기 제2최대값(V_M2)으로부터 상기 기준값(V_R)까지 제4시간(D4) 동안 하강;Step S450: lowering the driving control signal S2 from the second maximum value V _M2 to the reference value V _R for a fourth time D4;

단계(S460): 상기 펄스 트레인 신호(S1)를 모니터링하여, 상기 제1종료시점(t52)으로부터 상기 제1펄스(2010)에 뒤이어 나오는 제2펄스(2020)의 시작시점인 제2시작시점(t53)까지의 제2지속시간(ΔT12)을 결정;Step S460: by monitoring the pulse train signal S1, a second start time point starting point of the second pulse 2020 following the first pulse 2010 from the first end time t52 is obtained. determine a second duration DELTA T12 up to t53);

단계(S460): 상기 단계(S450)에서 상기 구동제어신호(S2)가 상기 기준값(V_R)에 도달한 시점으로부터 상기 제2지속시간(ΔT12) 동안 상기 구동제어신호(S2)를 상기 기준값(V_R)으로 유지하는 단계.Step S460: In step S450, the drive control signal S2 is applied to the reference value (d) during the second duration time ΔT12 from the time when the drive control signal S2 reaches the reference value V _R. V _R ).

이때, 상기 제1시간(D1)의 시작시점으로부터 상기 제4시간(D4)의 종료시점까지의 지속시간은 상기 제1지속시간(ΔT11)과 실질적으로 동일하며, 상기 제2시간(D2) 및 상기 제3시간(D3)은 각각 상기 제1시간(D1) 및 상기 제4시간(D4)보다 길 수 있다. 상기 제1시간(D1) 및 상기 제4시간(D4)은 실질적으로 매우 짧을 수 있다.At this time, the duration from the start of the first time (D1) to the end of the fourth time (D4) is substantially the same as the first duration (ΔT11), the second time (D2) and The third time D3 may be longer than the first time D1 and the fourth time D4, respectively. The first time D1 and the fourth time D4 may be substantially very short.

이때, 상기 구동부는 상기 구동전류가 통과하는 FET를 포함하며, 상기 FET의 게이트에는 DAC(1110)의 출력값에 비례하는 전압이 인가되도록 되어 있을 수 있다. 상기 DAC(1110)는 도 1에 나타낸 DAC(10)이거나 또는 도 16에 나타낸 전류-DAC(111)일 수 있다.In this case, the driving unit may include a FET through which the driving current passes, and a voltage proportional to an output value of the DAC 1110 may be applied to the gate of the FET. The DAC 1110 may be the DAC 10 shown in FIG. 1 or the current-DAC 111 shown in FIG. 16.

이때, 상기 FET는 도 1 또는 도 16에 나타낸 참조번호 21, 22, 31, 32에 의해 지시된 FET일 수 있다. 그리고 상기 구동전류는 도 1 또는 도 16에 나타낸 참조부호 I_C1, I_C2, 또는 I_L에 의해 지시된 전류일 수 있다.At this time, the FET may be a FET indicated by reference numerals 21, 22, 31, 32 shown in FIG. The driving current may be a current indicated by reference numerals I _C1 , I _C2 , or I _L shown in FIG. 1 or 16.

이때, 상기 구동제어신호(S2)의 값은 상기 DAC(1110)의 입력단자에 제공되는 입력코드의 값일 수 있다. 상기 입력코드는 도 1 또는 도 16에 나타낸 참조부호 IN_CODE, IN_CODE1, 또는 IN_CODE2에 의해 지시되는 신호일 수 있다.In this case, the value of the driving control signal S2 may be a value of an input code provided to the input terminal of the DAC 1110. The input code may be a signal indicated by reference code IN _CODE , IN _CODE1 , or IN _CODE2 shown in FIG. 1 or 16.

그리고 상기 구동제어신호(S2)가 상기 중간값(V_L)을 가질 때에 상기 FET는 온 상태를 유지하도록 되어 있을 수 있다.The FET may be kept on when the driving control signal S2 has the intermediate value V _L.

이때, 바람직하게는, 상기 제1최대값(V_M1)과 상기 제2최대값(V_M2)은 서로 동일하고, 상기 제1시간(D1) 및 상기 제4시간(D4)은 서로 동일하며, 그리고 상기 제2시간(D2) 및 상기 제3시간(D3)은 서로 동일할 수 있다.At this time, Preferably, the first maximum value (V _M1 ) and the second maximum value (V _M2 ) are the same, and the first time (D1) and the fourth time (D4) are the same as each other, The second time D2 and the third time D3 may be equal to each other.

이때, 도 22에 나타낸 것과 같이, 상기 중간값(V_L)은 미리 결정된 시간(D5) 동안 유지될 수 있다.In this case, as shown in FIG. 22, the median value V _L may be maintained for a predetermined time D5.

도 21 및 도 22를 비교해 보면 이해할 수 있듯이, 상기 중간값(V_L)은 펄스의 길이에 따라 변동될 수 있다.As can be understood by comparing FIG. 21 and FIG. 22, the median value V _L may vary with the length of the pulse.

이때, 상기 전류 구동칩(1)은, 펄스 트레인 신호(S1)를 입력받는 입력단자; 상기 제1지속시간(ΔT11)을 결정하는 펄스 트레인 신호 모니터링부(1101); 상기 구동제어신호(S2)를 생성하는 구동제어신호 생성부(1102); 및 상기 DAC(1110)를 포함할 수 있다.At this time, the current driving chip (1), the input terminal for receiving a pulse train signal (S1); A pulse train signal monitoring unit 1101 for determining the first duration DELTA T11; A drive control signal generator 1102 for generating the drive control signal S2; And the DAC 1110.

본 발명의 다른 실시예에 따라, 인덕턴스 성분을 갖는 전기소자에 구동전류를 제공하는 전류 구동칩에서, 제1로직값과 제2로직값을 번갈아 갖는 신호에 대응하여 상기 구동전류를 제공하는 구동전류 제공방법을 제공할 수 있다. 이 방법은, 도 20에 나타낸 바와 같이, 아래의 단계(S510, S520, S530, S540)를 포함할 수 있다. 단계(S510, S520, S530, S540)는 상기 제1로직값이 유지되는 제1시구간 동안, 또는 상기 제1시구간으로부터 미리 결정된 시간만큼 지연된 제1지연시구간 동안 실행될 수 있다.According to another embodiment of the present invention, in a current driving chip that provides a driving current to an electric element having an inductance component, a driving current for providing the driving current in response to a signal having an alternating first logic value and second logic value Providing a method can be provided. This method may include the following steps (S510, S520, S530, S540) as shown in FIG. Steps S510, S520, S530, and S540 may be executed during a first time period in which the first logic value is maintained or during a first delay time delayed by a predetermined time from the first time period.

단계(S510): 상기 전류의 값을 미리 결정된 기준전류값으로부터 제1최대전류값까지 제1시간 동안 상승;Step S510: raising the value of the current for a first time from a predetermined reference current value to a first maximum current value;

단계(S520): 상기 전류의 값을 상기 제1최대전류값으로부터 상기 기준전류값보다 큰 중간전류값까지 제2시간 동안 하강;Step S520: lowering the value of the current for a second time from the first maximum current value to an intermediate current value greater than the reference current value;

단계(S530): 상기 전류의 값을 상기 중간전류값으로부터 제2최대전류값까지 제3시간 동안 상승;Step S530: raising the value of the current for a third time from the intermediate current value to a second maximum current value;

단계(S540): 상기 전류의 값을 상기 제2최대전류값으로부터 상기 기준전류값까지 제4시간 동안 하강.Step S540: The value of the current is lowered for a fourth time from the second maximum current value to the reference current value.

상술한 본 발명의 실시예들을 이용하여, 본 발명의 기술 분야에 속하는 자들은 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에 다양한 변경 및 수정을 용이하게 실시할 수 있을 것이다. 특허청구범위의 각 청구항의 내용은 본 명세서를 통해 이해할 수 있는 범위 내에서 인용관계가 없는 다른 청구항에 결합될 수 있다.By using the embodiments of the present invention described above, those belonging to the technical field of the present invention will be able to easily make various changes and modifications without departing from the essential characteristics of the present invention. The content of each claim in the claims may be combined in another claim without citations within the scope of the claims.

Claims

A drive control signal generation method for generating a drive control signal for controlling an operation of a drive unit for generating a drive current in a current drive chip that receives a pulse train signal from an external device,
Monitoring the pulse train signal to determine a first duration which is a duration from a first start time that is a start point of a first pulse included in the pulse train signal to a first end time that is an end point of the first pulse; step; And
A first step of raising the drive control signal for a first time from a predetermined reference value to a first maximum value;
A second step of lowering the driving control signal for a second time from the first maximum value to an intermediate value greater than the reference value;
A third step of raising the drive control signal for a third time from the intermediate value to a second maximum value; And
A fourth step of lowering the driving control signal from the second maximum value to the reference value for a fourth time;
Including;
The current driving chip generates the drive control signal such that the duration from the start of the first time to the end of the fourth time has the same value as the first duration determined by monitoring the pulse train signal. Is supposed to
The second time and the third time are longer than the first time and the fourth time, respectively.
The value of the drive control signal is a value of an input code having a plurality of levels,
Driving control signal generation method.

The method of claim 1,
The driving unit includes a FET through which the driving current passes,
A voltage proportional to the output value of the DAC is applied to the gate of the FET.
The value of the drive control signal is provided to the input terminal of the DAC,
The FET is adapted to remain on when the drive control signal has the intermediate value,
Driving control signal generation method.

The method of claim 1,
The first maximum value and the second maximum value are the same as each other,
The first time and the fourth time are the same as each other, and
The second time and the third time are the same as each other,
Driving control signal generation method.

The method of claim 1, wherein the intermediate value is maintained for a predetermined time.

The method of claim 1,
Monitoring the pulse train signal to determine a second duration from the first end point to a second start point, which is a start point of a second pulse following the first pulse; And
Maintaining the drive control signal at the reference value for the second duration from the time when the drive control signal reaches the reference value in the fourth step;
Further comprising,
Driving control signal generation method.

An input terminal for receiving a pulse train signal;
Monitoring the pulse train signal to determine a first duration which is a duration from a first start time that is a start point of a first pulse included in the pulse train signal to a first end time that is an end point of the first pulse; A pulse train signal monitoring unit; And
A drive control signal generator for generating a drive control signal based on the pulse train signal to control an operation of the drive unit generating a drive current;
Including;
The driving control signal generator,
A first step of raising the driving control signal for a first time from a predetermined reference value to a first maximum value,
A second step of lowering the driving control signal for a second time from the first maximum value to an intermediate value greater than the reference value;
A third step of raising the drive control signal for a third time from the intermediate value to a second maximum value, and
A fourth step of lowering the driving control signal from the second maximum value to the reference value for a fourth time
Is supposed to do,
Generate the drive control signal such that the duration from the start of the first time to the end of the fourth time has the same value as the first duration determined by monitoring the pulse train signal;
The second time and the third time are longer than the first time and the fourth time, respectively.
The value of the drive control signal is a value of an input code having a plurality of levels.
Current drive chip.

A current driving chip for driving a current provided to an electric element having an inductance component in response to a signal having an alternating first logic value and a second logic value,
During a first time period during which the first logic value is maintained or during a first delay time period delayed by a predetermined time from the first time period and having a duration equal to the duration of the first time period,
① a first step of raising the value of the current for a first time from a predetermined reference current value to a first maximum current value,
The second step of lowering the value of the current for a second time from the first maximum current value to an intermediate current value greater than the reference current value;
A third step of raising the value of the current for a third time from the intermediate current value to a second maximum current value, and
④ a fourth step of lowering the value of the current for a fourth time from the second maximum current value to the reference current value
Is supposed to run,
Wherein the second time and the third time are longer than the first time and the fourth time, respectively.
Current drive chip.

The method of claim 7, wherein
During the second time period during which the second logic value is maintained or during the second delay time period delayed by the predetermined time from the second time period, the value of the current is maintained at the reference current value.
Current drive chip.

The method of claim 7, wherein
The duration from the start of the first time to the end of the fourth time is equal to the duration of the first time period or the first delay time period.
Current drive chip.

The method of claim 7, wherein
The first maximum current value and the second maximum current value are equal to each other,
The first time and the fourth time are equal to each other, and
The second time and the third time is characterized in that the same as each other,
Current drive chip.

The current driving chip according to claim 7, wherein a signal having the first logic value and the second logic value alternately input to the current driving chip from the outside of the current driving chip.

A current driving chip for providing a driving current to an electric element having an inductance component, the driving current providing method for providing the driving current in response to a signal having a first logic value and a second logic value alternately,
During a first time period during which the first logic value is maintained or during a first delay time period delayed by a predetermined time from the first time period and having a duration equal to the duration of the first time period,
A first step of raising the value of the driving current for a first time from a predetermined reference current value to a first maximum current value;
A second step of lowering the value of the driving current for a second time from the first maximum current value to an intermediate current value larger than the reference current value;
A third step of raising the value of the drive current for a third time from the intermediate current value to a second maximum current value; And
④ a fourth step of lowering the value of the drive current from the second maximum current value to the reference current value for a fourth time;
Including;
Wherein the second time and the third time are longer than the first time and the fourth time, respectively.
How to provide drive current.

13. The method of claim 12, wherein, during the second time period during which the second logic value is maintained, or during the second delay time period delayed by the predetermined time from the second time period, the value of the driving current is changed to the reference current value. The drive current providing method, characterized in that to be maintained.