KR102038442B1 - 발광 소자 - Google Patents

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KR102038442B1
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이철규
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Abstract

실시 예는 제1 도전형 제1 반도체층, 상기 제1 도전형 제1 반도체층 상에 배치되는 활성층, 상기 활성층 상에 배치되는 제2 도전형 제1 반도체층, 상기 제2 도전형 제1 반도체층 상에 이격하여 배치되는 제2 도전형 제2 반도체층 및 제2 도전형 제3 반도체층, 상기 제2 도전형 제3 반도체층 상에 배치되는 제1 도전형 제2 반도체층, 상기 제1 도전형 제1 반도체층과 전기적으로 연결되는 제1 전극, 상기 제2 도전형 제2 반도체층과 전기적으로 연결되는 제2 전극, 및 상기 제1 도전형 제2 반도체층과 전기적으로 연결되는 제3 전극을 포함하며, 상기 제2 도전형 제3 반도체층과 상기 제1 도전형 제2 반도체층은 p-n 접합 다이오드를 형성한다.

Description

발광 소자{A LIGHT EMITTING DEVICE}
실시 예는 발광 소자에 관한 것이다.
일반적으로 발광 소자 패키지는 발광 소자(예컨대, LED)를 실장하는 몸체의 일면과 동일한 면 상에 정전기 보호를 위하여 제너 다이오드(Zener-Diode)를 실장 한다.
제너 다이오드는 몸체의 어느 위치에도 실장 가능하지만, 최대한 발광 소자 패키지의 효율을 고려하여 제너 다이오드를 실장할 수 있다.
발광 소자와 제너 다이오드를 연결하기 위한 와이어의 최소 길이와 제너 다이오드에 의한 빛의 흡수로 인한 광 효율 저하를 방지하기 위한 설계 및 기술이 개발되고 있다.
이러한 예로는 발광 소자 패키지의 캐비티(cavity) 내부에 제너 다이오드를 매립하는 방법이 있지만, 이러한 경우에도 발광 소자와 제너 다이오드 간의 연결을 위해서는 와이어의 사용이 불가피하다.
또한, 제너 다이오드를 캐비티 내에 매립하기 위해서는 캐비티의 각도가 제한을 받을 수 있다, 이러한 부분을 발광 소자 패키지의 광 효율을 개선하고자 하는데 제약이 될 수 있다.
실시 예는 정전기로부터 자체적으로 보호될 수 있는 발광 소자를 제공한다.
실시 예에 따른 발광 소자는 제1 도전형 제1 반도체층; 상기 제1 도전형 제1 반도체층 상에 배치되는 활성층; 상기 활성층 상에 배치되는 제2 도전형 제1 반도체층; 상기 제2 도전형 제1 반도체층 상에 이격하여 배치되는 제2 도전형 제2 반도체층 및 제2 도전형 제3 반도체층; 상기 제2 도전형 제3 반도체층 상에 배치되는 제1 도전형 제2 반도체층; 상기 제1 도전형 제1 반도체층과 전기적으로 연결되는 제1 전극; 상기 제2 도전형 제2 반도체층과 전기적으로 연결되는 제2 전극; 및 상기 제1 도전형 제2 반도체층과 전기적으로 연결되는 제3 전극을 포함하며, 상기 제2 도전형 제3 반도체층과 상기 제1 도전형 제2 반도체층은 p-n 접합 다이오드를 형성한다.
상기 발광 소자는 상기 제2 도전형 제1 반도체층 상에 배치되는 전도층을 더 포함할 수 있으며, 상기 제2 전극은 상기 전도층 상에 배치될 수 있다.
상기 발광 소자는 상기 제2 도전형 제2 반도체층과 상기 제2 도전형 제3 반도체층 사이, 및 상기 제1 도전형 제2 반도체층과 상기 전도층 사이의 제2 도전형 제1 반도체층 상에 배치되는 절연층을 더 포함할 수 있다.
상기 발광 소자는 상기 제2 전극과 상기 제3 전극을 전기적으로 연결하는 연결 전극을 더 포함할 수 있다.
다른 실시 예에 따른 발광 소자는 제1 도전형 제1 반도체층; 상기 제1 도전형 제1 반도체층 상에 배치되는 활성층; 상기 활성층 상에 배치되는 제2 도전형 제1 반도체층; 상기 제2 도전형 제1 반도체층 상에 배치되는 제1 도전형 제2 반도체층; 상기 제1 도전형 제2 반도체층의 일 영역 상에 배치되는 제2 도전형 제2 반도체층; 상기 제1 도전형 제1 반도체층과 전기적으로 연결되는 제1 전극; 상기 제1 도전형 제2 반도체층과 전기적으로 연결되는 제2 전극; 및 상기 제2 도전형 제2 반도체층과 전기적으로 연결되는 제3 전극을 더 포함하며, 상기 제1 도전형 제2 반도체층과 상기 제2 도전형 제2 반도체층은 p-n접합 다이오드를 형성한다.
상기 발광 소자는 상기 제1 도전형 제2 반도체층의 다른 영역 상에 배치되는 전도층을 더 포함할 수 있으며, 상기 제2 전극은 상기 전도층 상에 배치될 수 있다.
상기 발광 소자는 상기 제2 전극과 상기 제3 전극을 전기적으로 연결하는 연결 전극을 더 포함할 수 있다.
실시 예는 별도의 제너 다이오드의 도움없이 정전기로부터 자체적으로 보호될 수 있다.
도 1은 실시 예에 따른 발광 소자의 단면도를 나타낸다.
도 2는 도 1 도시된 발광 소자의 변형 예를 나타낸다.
도 3은 도 1에 도시된 발광 소자의 다른 변형 예를 나타낸다.
도 4는 도 1에 도시된 발광 소자의 또 다른 변형 예를 나타낸다.
도 5는 다른 실시 예에 따른 발광 소자의 단면도를 나타낸다.
도 6은 도 5에 도시된 발광 소자의 변형 예를 나타낸다.
도 7은 도 5에 도시된 발광 소자의 다른 변형 예를 나타낸다.
도 8은 도 5에 도시된 발광 소자의 또 다른 변형 예를 나타낸다.
도 9는 실시 예에 따른 발광 소자 패키지의 단면도를 나타낸다.
도 10은 도 9에 도시된 발광 소자 패키지의 변형 예를 나타낸다
도 11은 실시 예에 따른 발광 소자를 포함하는 조명 장치를 나타낸다.
도 12는 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
도 13은 실시 예에 따른 발광 소자 패키지를 포함하는 해드 램프를 나타낸다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다. 이하, 첨부된 도면을 참조하여 실시 예에 따른 발광 소자를 설명한다.
도 1은 실시 예에 따른 발광 소자(100)의 단면도를 나타낸다.
도 1을 참조하면, 발광 소자(100)는 기판(110), 버퍼층(115), 제1 도전형 제1 반도체층(122), 활성층(124), 제2 도전형 제1 반도체층(126), 제2 도전형 제2 반도체층(132), 제2 도전형 제3 반도체층(134), 제1 도전형 제2 반도체층(140), 전도층(150), 제1 내지 제3 전극들(162, 164, 166), 및 절연층(170)을 포함한다.
기판(110)은 반도체 물질 성장에 적합한 물질, 캐리어 웨이퍼로 형성될 수 있다. 또한 기판(110)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일 수 있다.
예를 들어 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, GaAs 중 적어도 하나를 포함하는 물질일 수 있다. 이러한 기판(110)의 상면에는 광 추출을 위하여 요철(미도시)이 형성될 수 있다.
버퍼층(115)은 기판(110)과 반도체층들(122,124,126) 간의 격자 상수의 차이를 줄이기 위하여 기판(110)과 반도체층들(122,124,126) 사이에 배치될 수 있으며, 2족 내지 6족 원소의 화합물 반도체로 이루어질 수 있다.
제1 도전형 제1 반도체층(122), 활성층(124), 및 제2 도전형 제1 반도체층(126)은 빛을 발생시킬 수 있는 발광 구조물(120)을 형성할 수 있다.
제1 도전형 제1 반도체층(122)은 기판(110) 상에 배치될 수 있으며, 3족-5족, 2족-6족 등의 화합물 반도체일 수 있다. 예컨대, 제1 도전형 제1 반도체층(122)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나를 포함할 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다.
제1 도전형 제1 반도체층(122)은 InxAlyGa1 -x-yN(0≤x≤1, 0<y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체일 수 있으며, n형 도펀트(예: Si, Ge, Se, Te)가 도핑될 수 있다.
활성층(124)은 제1 도전형 제1 반도체층(122)과 제2 도전형 제1 반도체층(126) 사이에 배치될 수 있으며, 제1 도전형 제1 반도체층(122) 및 제2 도전형 제1 반도체층(126)으로부터 제공되는 전자(electron)와 정공(hole)의 재결합(recombination) 과정에서 발생하는 에너지에 의해 광을 생성할 수 있다.
활성층(124)은 반도체 화합물, 예컨대, 3족-5족, 2족-6족의 화합물 반도체일 수 있으며, 단일 우물 구조, 다중 우물 구조, 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조일 수 있다.
활성층(124)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가질 수 있다. 활성층(124)이 양자우물구조인 경우, 활성층(122)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층(미도시) 및 InaAlbGa1 -a- bN(0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층(미도시)을 포함할 수 있다.
우물층 및 장벽층은 적어도 1회 이상 교대로 적층될 수 있으며, 우물층의 에너지 밴드 갭은 장벽층의 에너지 밴드 갭보다 작을 수 있다.
제2 도전형 제1 반도체층(126)은 활성층(124) 상에 배치될 수 있으며, 3족-5족, 2족-6족 등의 화합물 반도체일 수 있고, 제2 도전형 도펀트가 도핑될 수 있다.
제2 도전형 제1 반도체층(126)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체일 수 있다. 예컨대, 제2 도전형 제1 반도체층(126)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나를 포함할 수 있으며, p형 도펀트(예: Mg, Zn, Ca,Sr, Ba)가 도핑될 수 있다.
제2 도전형 제2 반도체층(132) 및 제2 도전형 제3 반도체층(134)은 제2 도전형 제1 반도체층(126) 상에 이격하여 배치될 수 있다.
제2 도전형 제2 반도체층(132) 및 제2 도전형 제3 반도체층(134) 각각은 3족-5족, 2족-6족 등의 화합물 반도체일 수 있고, 제2 도전형 도펀트가 도핑될 수 있다.
제2 도전형 제2 반도체층(132) 및 제2 도전형 제3 반도체층(134) 각각은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체일 수 있다.
예컨대, 제2 도전형 제2 반도체층(132) 및 제2 도전형 제3 반도체층(134) 각각은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나를 포함할 수 있으며, p형 도펀트(예: Mg, Zn, Ca,Sr, Ba)가 도핑될 수 있다.
제2 도전형 제2 반도체층(132)에 도핑되는 p형 도펀트의 농도(이하 "제1 도핑 농도"라 한다), 및 제2 도전형 제3 반도체층(134)에 도핑되는 p형 도펀트의 농도(이하 "제2 도핑 농도"라 한다)는 제2 도전형 제1 반도체층(126)에 도핑되는 p형 도펀트의 농도(이하 "제3 도핑 농도"라 한다)보다 클 수 있다. 예컨대, 제1 도핑 농도 및 제2 도핑 농도는 제3 도핑 농도보다 5배 ~ 10배 클 수 있다.
제2 도전형 제2 반도체층(132) 및 제2 도전형 제3 반도체층(134)의 조성은 서로 동일할 수 있으나, 이에 한정되는 것은 아니며, 다른 실시 예에서는 서로 다른 조성일 수 있다.
제1 도전형 제2 반도체층(140)은 제2 도전형 제3 반도체층(134) 상에 배치되며, 제2 도전형 제3 반도체층(134)과 p-n 접합(junction)을 이룬다.
제1 도전형 제2 반도체층(140)은 3족-5족, 2족-6족 등의 화합물 반도체일 수 있다. 예컨대, 제1 도전형 제2 반도체층(140)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나를 포함할 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다.
제1 도전형 제2 반도체층(140)은 InxAlyGa1 -x-yN(0≤x≤1, 0<y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체일 수 있으며, n형 도펀트(예: Si, Ge, Se, Te)가 도핑될 수 있다.
제2 도전형 제3 반도체층(134)과 제1 도전형 제2 반도체층(140) 간의 경계면은 p-n 접합을 이룰 수 있고, 제2 도전형 제3 반도체층(134)과 제1 도전형 제2 반도체층(140)은 p-n 접합 다이오드를 형성할 수 있다. 제2 도전형 제3 반도체층(134)과 제1 도전형 제2 반도체층(140)은 후술하는 바와 같이, 제너 다이오드(zener diode) 역할을 할 수 있다.
또한 제1 도전형 제2 반도체층(140)의 두께는 10nm ~ 30nm일 수 있다.
제1 도전형 제2 반도체층(140)의 두께가 10nm미만일 경우에는 제너 다이오드 역할을 수행하기 어렵고, 제1 도전형 제2 반도체층(140)의 두께가 30nm초과할 경우에는 광 흡수가 많아 광 효율이 떨어질 수 있다.
전도층(150)은 제2 도전형 제2 반도체층(132) 상에 배치될 수 있으며, 전반사를 감소시킬 뿐만 아니라, 투광성이 좋기 때문에 활성층(124)으로부터 방출되는 빛의 추출 효율을 증가시킬 수 있다. 전도층(150)은 제2 도전형 제2 반도체층(132)과 접촉할 수 있다.
예컨대, 전도층(150)은 투명 전도성 산화물, 예컨대, ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), AZO(Aluminum Zinc Oxide), ATO(Antimony tin Oxide), GZO(Gallium Zinc Oxide), IrOx, RuOx,RuOx/ITO, Ni, Ag, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO 중 하나 이상을 이용하여 단층 또는 다층으로 이루어질 수 있다.
절연층(170)은 제2 도전형 제2 반도체층(132)과 제2 도전형 제3 반도체층(134) 사이, 및 제1 도전형 제2 반도체층(140)과 전도층(150) 사이의 제2 도전형 제1 반도체층(126) 상에 배치될 수 있다. 절연층(170)은 제2 도전형 제2 반도체층(132)과 제2 도전형 제3 반도체층(134)을 전기적으로 서로 절연시킬 수 있고, 제1 도전형 제2 반도체층(140)과 전도층(150)을 전기적으로 서로 절연시킬 수 있다.
제1 도전형 제1 반도체층(122)의 일부가 노출되도록 발광 구조물(120), 제2 도전형 제2 반도체층(132), 및 제2 도전형 제3 반도체층(134)의 일부는 제거될 수 있다.
제1 전극(162)은 노출되는 제1 도전형 제1 반도체층(122) 상에 배치될 수 있고, 제1 도전형 제1 반도체층(122)과 전기적으로 연결될 수 있다. 예컨대, 제1 전극(162)은 제1 도전형 제1 반도체층(122)과 오믹 접촉할 수 있다.
제2 전극(164)은 제2 도전형 제2 반도체층(132)과 전기적으로 접촉할 수 있다. 예컨대, 제2 전극(164)은 전도층(150) 상에 배치될 수 있으며, 전도층(150)과 오믹 접촉할 수 있다.
제3 전극(166)은 제1 도전형 제2 반도체층(140) 상에 배치되며, 제1 도전형 제2 반도체층(140)과 전기적으로 연결될 수 있다.
제1 전극(162)과 제2 전극(164)에 전원을 공급함으로써, 실시 예에 따른 발광 소자(100)는 정상적으로 발광할 수 있다.
또한 제2 도전형 제3 반도체층(134)과 제1 도전형 제2 반도체층(140) 간의 경계면은 p-n 접합을 형성하기 때문에 정전기(Electrostatic Discharge)가 발생할 시에는 제너 다이오드로 동작할 수 있으며, 이로 인하여 실시 예는 별도의 제너 다이오드 없이 자체적으로 정전기로부터 보호될 수 있다.
도 2는 도 1 도시된 발광 소자(100)의 변형 예(100-1)를 나타낸다. 도 1과 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략하게 하거나, 생략한다.
도 2를 참조하면, 제2 전극(164)과 제3 전극(166)은 전기적으로 서로 연결될 수 있다. 예컨대, 발광 소자(100-1)는 제2 전극(164)과 제3 전극(166)을 서로 연결하는 연결 전극(182)을 더 포함할 수 있다.
제2 전극(164)과 제3 전극(166)은 전기적으로 서로 연결함으로써, 실시 예(100-1)는 발광 소자 패키지에 본딩하는 와이어의 수를 줄일 수 있으며, 정전기로부터 자체적으로 보호될 수 있다.
도 3은 도 1에 도시된 발광 소자(100)의 다른 변형 예(100-2)를 나타낸다. 도 1과 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략하게 하거나, 생략한다.
도 3을 참조하면, 발광 소자(100-2)는 제2 도전형 제3 반도체층(134)과 전기적으로 연결되는 제4 전극(168)을 더 포함할 수 있다.
제1 도전형 제2 반도체층(140)은 제2 도전형 제3 반도체층(134)의 일부를 노출할 수 있고, 제4 전극(168)은 노출되는 제2 도전형 제3 반도체층(134)의 일부 상에 배치될 수 있다.
제4 전극(168)은 제2 전극(164)과 서로 이격하여 전기적으로 분리될 수 있다. 도 2에 도시된 실시 예도 별도의 제너 다이오드 없이 정전기로부터 자체적으로 보호될 수 있다.
도 4는 도 1에 도시된 발광 소자(100)의 또 다른 변형 예(100-3)를 나타낸다. 도 1과 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략하게 하거나, 생략한다.
도 4를 참조하면, 제1 전극(162)과 제4 전극(168)이 전기적으로 서로 연결될 수 있고, 제2 전극(164)과 제3 전극(166)이 전기적으로 서로 연결될 수 있다.
예컨대, 발광 소자(100-3)는 제1 전극(162)과 제4 전극(168)을 서로 연결하는 제1 연결 전극(192), 및 제2 전극(164)과 제3 전극(166)을 서로 연결하는 제2 연결 전극(194)을 더 포함할 수 있다.
실시 예(100-3)는 발광 소자 패키지에 본딩하는 와이어의 수를 줄일 수 있으며, 정전기로부터 자체적으로 보호될 수 있다.
도 5는 다른 실시 예에 따른 발광 소자(200)의 단면도를 나타낸다. 도 1과 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략하게 하거나, 생략한다.
도 5를 참조하면, 발광 소자(200)는 기판(110), 버퍼층(115), 제1 도전형 제1 반도체층(122), 활성층(124), 제2 도전형 제1 반도체층(126), 제1 도전형 제2 반도체층(210), 제2 도전형 제2 반도체층(220), 전도층(230), 제1 내지 제3 전극들(242,244,246)을 포함한다.
기판(110), 버퍼층(115), 제1 도전형 제1 반도체층(122), 활성층(124), 및 제2 도전형 제1 반도체층(126)은 도 1에서 상술한 바와 동일할 수 있다.
제1 도전형 제2 반도체층(210)은 제2 도전형 제1 반도체층(126) 상에 배치되고, 3족-5족, 2족-6족 등의 화합물 반도체일 수 있다.
예컨대, 제1 도전형 제2 반도체층(210)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나를 포함할 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다.
제1 도전형 제2 반도체층(210)은 InxAlyGa1 -x-yN(0≤x≤1, 0<y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체일 수 있으며, n형 도펀트(예: Si, Ge, Se, Te)가 도핑될 수 있다. 제1 도전형 제2 반도체층(210)은 전도층(230)과 제2 도전형 제1 반도체층(126) 사이에서 콘택층(contact layer) 역할을 할 수 있다.
제2 도전형 제2 반도체층(220)은 제1 도전형 제2 반도체층(210)의 일 영역 상에 배치되며, 3족-5족, 2족-6족 등의 화합물 반도체일 수 있고, 제2 도전형 도펀트가 도핑될 수 있다.
제2 도전형 제2 반도체층(220)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체일 수 있다. 예컨대, 제2 도전형 제2 반도체층(220)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나를 포함할 수 있으며, p형 도펀트(예: Mg, Zn, Ca,Sr, Ba)가 도핑될 수 있다.
제2 도전형 제2 반도체층(220)과 제1 도전형 제2 반도체층(210) 간의 경계면은 p-n 접합을 이룰 수 있으며, 제2 도전형 제2 반도체층(220)과 제1 도전형 제2 반도체층(210)은 p-n 접합 다이오드를 형성할 수 있으며, 제너 다이오드(zener diode) 역할을 할 수 있다.
제1 도전형 제2 반도체층(210)의 두께는 10nm ~ 30nm일 수 있다.
제1 도전형 제2 반도체층(210)의 두께가 10nm 미만일 경우에는 제너 다이오드 역할을 수행하기 어렵고, 제1 도전형 제2 반도체층(210)의 두께가 30nm 초과할 경우에는 광 흡수가 많아 광 효율이 떨어질 수 있다.
또한 제2 도전형 제2 반도체층(220)의 두께는 10nm ~ 30nm일 수 있다. 제2 도전형 제2 반도체층(220)의 두께가 10nm 미만일 경우에는 제너 다이오드 역할을 수행하기 어렵고, 제2 도전형 제2 반도체층(220)의 두께가 30nm 초과할 경우에는 광 흡수가 많아 광 효율이 떨어질 수 있다.
전도층(230)은 제1 도전형 제2 반도체층(210)의 다른 영역 상에 배치될 수 있으며, 제2 도전형 제2 반도체층(220)과 이격하여 위치할 수 있다. 전도층(230)은 도 1에서 설명한 전도층(150)과 동일한 구성일 수 있다.
제1 전극(242)은 제1 도전형 제1 반도체층(122)과 전기적으로 연결될 수 있다.
제2 전극(244)은 제1 도전형 제2 반도체층(210)과 전기적으로 연결될 수 있다. 예컨대, 제2 전극(244)은 전도층(230) 상에 배치될 수 있으며, 전도층(230)과 오믹 접촉할 수 있다.
제3 전극(246)은 제2 도전형 제2 반도체층(220) 상에 배치되며, 제2 도전형 제2 반도체층(220)과 전기적으로 연결될 수 있다.
또한 제1 도전형 제2 반도체층(210)과 제2 도전형 제2 반도체층(140) 간의 경계면은 p-n 접합을 형성하기 때문에 정전기(Electrostatic Discharge)가 발생할 시에는 제너 다이오드로 동작할 수 있으며, 이로 인하여 실시 예는 별도의 제너 다이오드 없이 자체적으로 정전기로부터 보호될 수 있다.
도 6은 도 5에 도시된 발광 소자(200)의 변형 예(200-1)를 나타낸다. 도 5과 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략하게 하거나, 생략한다.
도 6을 참조하면, 제2 전극(244)과 제3 전극(246)은 전기적으로 서로 연결될 수 있다. 예컨대, 발광 소자(200-1)는 제2 전극(244)과 제3 전극(246)을 서로 연결하는 연결 전극(252)을 더 포함할 수 있다.
제2 전극(244)과 제3 전극(246)은 전기적으로 서로 연결함으로써, 실시 예(200-1)는 발광 소자 패키지에 본딩하는 와이어의 수를 줄일 수 있으며, 정전기로부터 자체적으로 보호될 수 있다.
도 7은 도 5에 도시된 발광 소자(200)의 다른 변형 예(200-2)를 나타낸다. 도 5과 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략하게 하거나, 생략한다.
도 7을 참조하면, 발광 소자(200-2)는 제1 도전형 제2 반도체층(210)과 전기적으로 연결되는 제4 전극(248)을 더 포함할 수 있다.
제2 도전형 제2 반도체층(220)은 제1 도전형 제2 반도체층(210)의 일부를 노출할 수 있고, 제4 전극(248)은 노출되는 제1 도전형 제2 반도체층(210)의 일부 상에 배치될 수 있다.
제4 전극(248)은 제2 전극(244)과 서로 이격하여 전기적으로 분리될 수 있다. 도 7에 도시된 실시 예도 별도의 제너 다이오드 없이 정전기로부터 자체적으로 보호될 수 있다.
도 8은 도 5에 도시된 발광 소자(200)의 또 다른 변형 예(200-3)를 나타낸다. 도 5과 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략하게 하거나, 생략한다.
도 8을 참조하면, 제1 전극(242)과 제4 전극(248)이 전기적으로 서로 연결될 수 있고, 제2 전극(244)과 제3 전극(246)이 전기적으로 서로 연결될 수 있다.
예컨대, 발광 소자(200-3)는 제1 전극(242)과 제4 전극(248)을 서로 연결하는 제1 연결 전극(262), 및 제2 전극(244)과 제3 전극(246)을 서로 연결하는 제2 연결 전극(264)을 더 포함할 수 있다.
또한 발광 소자(200-3)는 제2 도전형 제2 반도체층(220)과 전도층(230) 사이의 제1 도전형 제2 반도체층(210) 상에 배치되고, 제2 도전형 제2 반도체층(220)과 전도층(230)을 서로 절연시키는 절연층(170-1)을 더 포함할 수 있다.
실시 예(200-3)는 발광 소자 패키지에 본딩하는 와이어의 수를 줄일 수 있으며, 정전기로부터 자체적으로 보호될 수 있다.
도 9는 실시 예에 따른 발광 소자 패키지(300)의 단면도를 나타낸다.
도 9를 참조하면, 발광 소자 패키지(300)는 패키지 몸체(310), 제1 도전층(312), 제2 도전층(314), 발광 소자(320), 와이어들(342,344,346), 및 수지층(350)을 포함한다.
패키지 몸체(310)는 실리콘 기반의 웨이퍼 레벨 패키지(wafer level package), 실리콘 기판, 실리콘 카바이드(SiC), 질화알루미늄(aluminum nitride, AlN) 등과 같이 절연성 또는 열전도도가 좋은 기판으로 형성될 수 있으며, 복수 개의 기판이 적층되는 구조일 수 있다. 실시 예는 상술한 몸체의 재질, 구조, 및 형상으로 한정되지 않는다.
패키지 몸체(310)는 상면의 일측 영역에 측면 및 바닥으로 이루어지는 캐비티(cavity)를 가질 수 있다. 이때 캐비티의 측벽은 경사지게 형성될 수 있다.
제1 도전층(312) 및 제2 도전층(314)은 열 배출이나 발광 소자의 장착을 고려하여 서로 전기적으로 분리되도록 패키지 몸체(510)의 표면에 배치된다. 예컨대, 제1 도전층(312) 및 제2 도전층(314) 각각은 리드 프레임(lead frame) 형태일 수 있다.
발광 소자(320)는 제1 도전층(312) 및 제2 도전층(314)과 전기적으로 연결된다. 이때 발광 소자(320)는 실시 예들(100, 100-1 내지 100-3, 200, 200-1 내지 200-3) 중 어느 하나일 수 있다.
도 1, 도 2, 도 5, 및 도 6의 실시 예들의 제1 전극(162, 또는 242)은 제2 도전층(314)에 전기적으로 연결될 수 있고, 제2 전극(164, 또는 244) 및 제3 전극(166 또는 246)은 제1 도전층(312)에 전기적으로 연결될 수 있다.
예컨대, 도 1의 실시 예(100)의 경우, 제1 와이어(342)에 의하여 발광 소자(320)의 제1 전극(162)은 제2 도전층(314)에 전기적으로 연결될 수 있고, 제2 와이어(344)에 의하여 제2 전극(164)은 제1 도전층(312)에 전기적으로 연결될 수 있고, 제3 와이어(346)에 의하여 제3 전극(166)은 제1 도전층(312)에 전기적으로 연결될 수 있다.
수지층(350)은 패키지 몸체(310)의 캐비티 내에 위치하는 발광 소자(320)를 포위하여 발광 소자(320)를 외부 환경으로부터 보호한다.
수지층(350)은 에폭시 또는 실리콘과 같은 무색 투명한 고분자 수지 재질로 이루어질 수 있다. 수지층(350)은 발광 소자(320)에서 방출된 광의 파장을 변화시킬 수 있도록 형광체를 포함할 수 있다.
발광 소자(320) 자체에 제너 다이오드 역할을 하는 p-n 접합의 반도체층들(예컨대, 134와 140, 또는 210과 220)이 존재하기 때문에, 실시 예에 따른 발광 소자 패키지(300)는 별도의 제너 다이오드 없이 정전기로부터 발광 소자(320)를 보호할 수 있으며, 제너 다이오드에 의한 광의 흡수를 방지하여 광 효율을 향상시킬 수 있다.
도 10은 도 9에 도시된 발광 소자 패키지(300)의 변형 예(300-1)를 나타낸다. 도 9와 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략하게 하거나, 생략한다.
도 9에 도시된 실시 예와 비교할 때, 도 10에 도시된 실시 예는 와이어의 수 및 본딩이 다를 수 있다.
도 3, 도 4, 도 7, 및 도 8의 실시 예들의 제1 전극(162 또는 242) 및 제4 전극(168 또는 248)은 제2 도전층(314)에 전기적으로 연결될 수 있고, 제2 전극(164, 또는 244) 및 제3 전극(166 또는 246)은 제1 도전층(312)에 전기적으로 연결될 수 있다.
도 10을 참조하면, 도 3의 실시 예(200)의 경우, 제1 와이어(442)에 의하여 발광 소자(320)의 제1 전극(162)은 제2 도전층(314)에 전기적으로 연결될 수 있고, 제2 와이어(444)에 의하여 제2 전극(164)은 제1 도전층(312)에 전기적으로 연결될 수 있고, 제3 와이어(446)에 의하여 제3 전극(166)은 제1 도전층(312)에 전기적으로 연결될 수 있고, 제4 와이어(448)에 의하여 제4 전극(168)은 제2 도전층(314)에 전기적으로 연결될 수 있다.
실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
또 다른 실시 예는 상술한 실시 예들에 기재된 발광 소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
도 11은 실시 예에 따른 발광 소자를 포함하는 조명 장치를 나타낸다.
도 11을 참조하면, 조명 장치는 커버(1100), 광원 모듈(1200), 방열체(1400), 전원 제공부(1600), 내부 케이스(1700), 및 소켓(1800)을 포함할 수 있다. 또한, 실시 예에 따른 조명 장치는 부재(1300)와 홀더(1500) 중 어느 하나 이상을 더 포함할 수 있다.
광원 모듈(1200)은 실시 예에 따른 발광 소자들(100,100-1 내지 100-3, 200, 200-1 내지 200-3) 중 어느 하나, 또는 실시 예에 따른 발광 소자 패키지(300, 또는 300-1)를 포함할 수 있다.
커버(1100)는 벌브(bulb) 또는 반구의 형상일 수 있으며, 속이 비어 있고, 일 부분이 개구된 형상일 수 있다. 커버(1100)는 광원 모듈(1200)과 광학적으로 결합될 수 있다. 예를 들어, 커버(1100)는 광원 모듈(1200)로부터 제공되는 빛을 확산, 산란 또는 여기시킬 수 있다. 커버(1100)는 일종의 광학 부재일 수 있다. 커버(1100)는 방열체(1400)와 결합될 수 있다. 커버(1100)는 방열체(1400)와 결합하는 결합부를 가질 수 있다.
커버(1100)의 내면에는 유백색 도료가 코팅될 수 있다. 유백색의 도료는 빛을 확산시키는 확산재를 포함할 수 있다. 커버(1100)의 내면의 표면 거칠기는 커버(1100)의 외면의 표면 거칠기보다 크게 형성될 수 있다. 이는 광원 모듈(1200)로부터의 빛이 충분히 산란 및 확산되어 외부로 방출시키기 위함이다.
커버(1100)의 재질은 유리(glass), 플라스틱, 폴리프로필렌(PP), 폴리에틸렌(PE), 폴리카보네이트(PC) 등일 수 있다. 여기서, 폴리카보네이트는 내광성, 내열성, 강도가 뛰어나다. 커버(1100)는 외부에서 광원 모듈(1200)이 보이도록 투명할 수 있으나, 이에 한정되는 것은 아니고 불투명할 수 있다. 커버(1100)는 블로우(blow) 성형을 통해 형성될 수 있다.
광원 모듈(1200)은 방열체(1400)의 일 면에 배치될 수 있으며, 광원 모듈(1200)로부터 발생한 열은 방열체(1400)로 전도될 수 있다. 광원 모듈(1200)은 광원부(1210), 연결 플레이트(1230), 및 커넥터(1250)를 포함할 수 있다.
부재(1300)는 방열체(1400)의 상면 위에 배치될 수 있고, 복수의 광원부(1210)들과 커넥터(1250)가 삽입되는 가이드홈(1310)을 갖는다. 가이드홈(1310)은 광원부(1210)의 기판 및 커넥터(1250)와 대응 또는 정렬될 수 있다.
부재(1300)의 표면은 광 반사 물질로 도포 또는 코팅된 것일 수 있다.
예를 들면, 부재(1300)의 표면은 백색의 도료로 도포 또는 코팅된 것일 수 있다. 이러한 부재(1300)는 커버(1100)의 내면에 반사되어 광원 모듈(1200)을 향하여 되돌아오는 빛을 다시 커버(1100) 방향으로 반사할 수 있다. 따라서, 실시 예에 따른 조명 장치의 광 효율을 향상시킬 수 있다.
부재(1300)는 예로서 절연 물질로 이루어질 수 있다. 광원 모듈(1200)의 연결 플레이트(1230)는 전기 전도성의 물질을 포함할 수 있다. 따라서, 방열체(1400)와 연결 플레이트(1230) 사이에 전기적인 접촉이 이루어질 수 있다. 부재(1300)는 절연 물질로 구성되어 연결 플레이트(1230)와 방열체(1400)의 전기적 단락을 차단할 수 있다. 방열체(1400)는 광원 모듈(1200)로부터의 열과 전원 제공부(1600)로부터의 열을 전달받아 방열할 수 있다.
홀더(1500)는 내부 케이스(1700)의 절연부(1710)의 수납홈(1719)을 막는다. 따라서, 내부 케이스(1700)의 절연부(1710)에 수납되는 전원 제공부(1600)는 밀폐될 수 있다. 홀더(1500)는 가이드 돌출부(1510)를 가질 수 있으며, 가이드 돌출부(1510)는 전원 제공부(1600)의 돌출부(1610)가 관통하는 홀을 가질 수 있다.
전원 제공부(1600)는 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈(1200)로 제공한다. 전원 제공부(1600)는 내부 케이스(1700)의 수납홈(1719)에 수납될 수 있고, 홀더(1500)에 의해 내부 케이스(1700)의 내부에 밀폐될 수 있다. 전원 제공부(1600)는 돌출부(1610), 가이드부(1630), 베이스(1650), 연장부(1670)를 포함할 수 있다.
가이드부(1630)는 베이스(1650)의 일 측에서 외부로 돌출된 형상을 가질 수 있다. 가이드부(1630)는 홀더(1500)에 삽입될 수 있다. 베이스(1650)의 일 면 위에는 다수의 부품이 배치될 수 있다. 다수의 부품은 예를 들어, 외부 전원으로부터 제공되는 교류 전원을 직류 전원으로 변환하는 직류변환장치, 광원 모듈(1200)의 구동을 제어하는 구동칩, 광원 모듈(1200)을 보호하기 위한 ESD(ElectroStatic discharge) 보호 소자 등을 포함할 수 있으나 이에 대해 한정하지는 않는다.
연장부(1670)는 베이스(1650)의 다른 일 측에서 외부로 돌출된 형상을 가질 수 있다. 연장부(1670)는 내부 케이스(1700)의 연결부(1750) 내부에 삽입될 수 있고, 외부로부터의 전기적 신호를 제공받을 수 있다. 예컨대, 연장부(1670)는 내부 케이스(1700)의 연결부(1750)와 폭이 같거나 작을 수 있다. 연장부(1670)에는 "+ 전선"과 "- 전선"의 각 일 단이 전기적으로 연결될 수 있고, "+ 전선"과 "- 전선"의 다른 일 단은 소켓(1800)에 전기적으로 연결될 수 있다.
내부 케이스(1700)는 내부에 전원 제공부(1600)와 함께 몰딩부를 포함할 수 있다. 몰딩부는 몰딩 액체가 굳어진 부분으로서, 전원 제공부(1600)가 내부 케이스(1700) 내부에 고정될 수 있도록 한다.
도 12는 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
도 12를 참조하면, 표시 장치(800)는 바텀 커버(810)와, 바텀 커버(810) 상에 배치되는 반사판(820)과, 광을 방출하는 발광 모듈(830, 835)과, 반사판(820)의 전방에 배치되며 발광 모듈(830,835)에서 발산되는 빛을 표시 장치 전방으로 안내하는 도광판(840)과, 도광판(840)의 전방에 배치되는 프리즘 시트들(850,860)을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널(870)과, 디스플레이 패널(870)과 연결되고 디스플레이 패널(870)에 화상 신호를 공급하는 화상 신호 출력 회로(872)와, 디스플레이 패널(870)의 전방에 배치되는 컬러 필터(880)를 포함할 수 있다. 여기서 바텀 커버(810), 반사판(820), 발광 모듈(830,835), 도광판(840), 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
발광 모듈은 기판(830) 상에 실장되는 발광 소자 패키지들(835)을 포함할 수 있다. 여기서, 기판(830)은 PCB 등이 사용될 수 있다. 발광 소자 패키지(835)는 실시 예(300, 또는 300-1)일 수 있다.
바텀 커버(810)는 표시 장치(800) 내의 구성 요소들을 수납할 수 있다. 그리고, 반사판(820)은 본 도면처럼 별도의 구성요소로 마련될 수도 있으며, 도광판(840)의 후면이나, 바텀 커버(810)의 전면에 반사도가 높은 물질로 코팅되는 형태로 마련되는 것도 가능하다.
여기서, 반사판(820)은 반사율이 높고 초박형으로 사용 가능한 소재를 사용할 수 있고, 폴리에틸렌 테레프탈레이트(PolyEthylene Terephtalate; PET)를 사용할 수 있다.
그리고, 도광판(830)은 폴리메틸메타크릴레이트(PolyMethylMethAcrylate; PMMA), 폴리카보네이트(PolyCarbonate; PC), 또는 폴리에틸렌(PolyEthylene; PE) 등으로 형성될 수 있다.
그리고, 제1 프리즘 시트(850)는 지지 필름의 일면에, 투광성이면서 탄성을 갖는 중합체 재료로 형성될 수 있으며, 중합체는 복수 개의 입체구조가 반복적으로 형성된 프리즘층을 가질 수 있다. 여기서, 복수 개의 패턴은 도시된 바와 같이 마루와 골이 반복적으로 스트라이프 타입으로 구비될 수 있다.
그리고, 제2 프리즘 시트(860)에서 지지 필름 일면의 마루와 골의 방향은, 제1 프리즘 시트(850) 내의 지지필름 일면의 마루와 골의 방향과 수직할 수 있다. 이는 발광 모듈과 반사 시트로부터 전달된 빛을 디스플레이 패널(1870)의 전면으로 고르게 분산하기 위함이다.
그리고, 도시되지는 않았으나, 도광판(840)과 제1 프리즘 시트(850) 사이에 확산 시트가 배치될 수 있다. 확산 시트는 폴리에스터와 폴리카보네이트 계열의 재료로 이루어질 수 있으며, 백라이트 유닛으로부터 입사된 빛을 굴절과 산란을 통하여 광 투사각을 최대로 넓힐 수 있다. 그리고, 확산 시트는 광확산제를 포함하는 지지층과, 광출사면(제1 프리즘 시트 방향)과 광입사면(반사시트 방향)에 형성되며 광확산제를 포함하지 않는 제1 레이어와 제2 레이어를 포함할 수 있다.
실시 예에서 확산 시트, 제1 프리즘시트(850), 및 제2 프리즘시트(860)가 광학 시트를 이루는데, 광학 시트는 다른 조합 예를 들어, 마이크로 렌즈 어레이로 이루어지거나 확산 시트와 마이크로 렌즈 어레이의 조합 또는 하나의 프리즘 시트와 마이크로 렌즈 어레이의 조합 등으로 이루어질 수 있다.
디스플레이 패널(870)은 액정 표시 패널(Liquid crystal display)가 배치될 수 있는데, 액정 표시 패널(860) 외에 광원을 필요로 하는 다른 종류의 표시 장치가 구비될 수 있다.
도 13은 실시 예에 따른 발광 소자 패키지를 포함하는 해드 램프(head lamp, 900)를 나타낸다. 도 13을 참조하면, 해드 램프(900)는 발광 모듈(901), 리플렉터(reflector, 902), 쉐이드(903), 및 렌즈(904)를 포함한다.
발광 모듈(901)은 기판(미도시) 상에 배치되는 복수의 발광 소자 패키지들(미도시)을 포함할 수 있다. 이때 발광 소자 패키지는 실시 예(300, 또는 300-1)일 수 있다.
리플렉터(902)는 발광 모듈(901)로부터 조사되는 빛(911)을 일정 방향, 예컨대, 전방(912)으로 반사시킨다.
쉐이드(903)는 리플렉터(902)와 렌즈(904) 사이에 배치되며, 리플렉터(902)에 의하여 반사되어 렌즈(904)로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 부재로서, 쉐이드(903)의 일측부(903-1)와 타측부(903-2)는 서로 높이가 다를 수 있다.
발광 모듈(901)로부터 조사되는 빛은 리플렉터(902) 및 쉐이드(903)에서 반사된 후 렌즈(904)를 투과하여 차체 전방을 향할 수 있다. 렌즈(904)는 리플렉터(902)에 의하여 반사된 빛을 전방으로 굴절시킬 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 기판 115: 버퍼층
122: 제1 도전형 제1 반도체층 124: 활성층
126: 제2 도전형 제1 반도체층 132: 제2 도전형 제2 반도체층
134: 제2 도전형 제3 반도체층 140: 제1 도전형 제2 반도체층
150: 전도층 162 내지 168: 제1 내지 제4 전극들
170: 절연층.

Claims (7)

  1. 제1 도전형 제1 반도체층;
    상기 제1 도전형 제1 반도체층 상에 배치되는 활성층;
    상기 활성층 상에 배치되는 제2 도전형 제1 반도체층;
    상기 제2 도전형 제1 반도체층 상에 이격하여 배치되는 제2 도전형 제2 반도체층 및 제2 도전형 제3 반도체층;
    상기 제2 도전형 제3 반도체층 상에 배치되는 제1 도전형 제2 반도체층;
    상기 제1 도전형 제1 반도체층과 전기적으로 연결되는 제1 전극;
    상기 제2 도전형 제2 반도체층과 전기적으로 연결되는 제2 전극; 및
    상기 제1 도전형 제2 반도체층과 전기적으로 연결되는 제3 전극을 포함하며,
    상기 제2 도전형 제3 반도체층과 상기 제1 도전형 제2 반도체층은 p-n 접합 다이오드를 형성하는 발광 소자.
  2. 제1항에 있어서,
    상기 제2 도전형 제1 반도체층 상에 배치되는 전도층을 더 포함하며,
    상기 제2 전극은 상기 전도층 상에 배치되는 발광 소자.
  3. 제2항에 있어서,
    상기 제2 도전형 제2 반도체층과 상기 제2 도전형 제3 반도체층 사이, 및 상기 제1 도전형 제2 반도체층과 상기 전도층 사이의 제2 도전형 제1 반도체층 상에 배치되는 절연층을 더 포함하는 발광 소자.
  4. 제3항에 있어서,
    상기 제2 전극과 상기 제3 전극을 전기적으로 연결하는 연결 전극을 더 포함하는 발광 소자.
  5. 제1 도전형 제1 반도체층;
    상기 제1 도전형 제1 반도체층 상에 배치되는 활성층;
    상기 활성층 상에 배치되는 제2 도전형 제1 반도체층;
    상기 제2 도전형 제1 반도체층 상에 배치되는 제1 도전형 제2 반도체층;
    상기 제1 도전형 제2 반도체층의 일 영역 상에 배치되는 제2 도전형 제2 반도체층;
    상기 제1 도전형 제1 반도체층과 전기적으로 연결되는 제1 전극;
    상기 제1 도전형 제2 반도체층과 전기적으로 연결되는 제2 전극; 및
    상기 제2 도전형 제2 반도체층과 전기적으로 연결되는 제3 전극을 더 포함하며,
    상기 제1 도전형 제2 반도체층과 상기 제2 도전형 제2 반도체층은 p-n접합 다이오드를 형성하는 발광 소자.
  6. 제5항에 있어서,
    상기 제1 도전형 제2 반도체층의 다른 영역 상에 배치되는 전도층을 더 포함하며,
    상기 제2 전극은 상기 전도층 상에 배치되는 발광 소자.
  7. 제5항에 있어서,
    상기 제2 전극과 상기 제3 전극을 전기적으로 연결하는 연결 전극을 더 포함하는 발광 소자.
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