KR102036825B1 - Semiconductor package and manufacturing method of the same - Google Patents

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KR102036825B1 KR1020180046340A KR20180046340A KR102036825B1 KR 102036825 B1 KR102036825 B1 KR 102036825B1 KR 1020180046340 A KR1020180046340 A KR 1020180046340A KR 20180046340 A KR20180046340 A KR 20180046340A KR 102036825 B1 KR102036825 B1 KR 102036825B1
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육종민
김준철
김동수
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Abstract

An embodiment of the present invention can provide a semiconductor package and a method of manufacturing the same. The semiconductor package includes: a semiconductor chip having an upper surface on which electrode terminals are located and a lower surface opposite to the upper surface; at least one input/output segment spaced apart from the semiconductor chip and disposed around the side surface of the semiconductor chip so as to transfer an electrical signal between the upper surface and the lower surface; a molding layer covering the side and bottom surfaces of the semiconductor chip and the input/output segment; a wiring layer electrically connecting the electrode terminal of the semiconductor chip to the input/output segment; and at least one input/output pad formed to be electrically connected to the input/output segment through a first via hole formed in the molding layer covering the lower surface of the input/output segment. It is possible to release heat generated by the semiconductor chip to the outside.

Description

반도체 패키지 및 그 제조방법{Semiconductor package and manufacturing method of the same}Semiconductor package and manufacturing method of the same

본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same.

고주파수 영역에서 동작하는 고전력 반도체 소자의 경우 와이어본딩을 이용한 패키지를 사용하고 있다. 고주파수 영역에서는 본딩용 와이어에서 기생성분(기생 캐패시턴스, 기생 인덕턴스)이 발생하게 되고, 본딩용 와이어를 통하여 입출력하는 신호의 주파수 특성이 기생성분의 영향을 받는 문제가 있다. In the case of high power semiconductor devices operating in the high frequency region, a package using wire bonding is used. In the high frequency region, parasitic components (parasitic capacitance, parasitic inductance) are generated in the bonding wire, and the frequency characteristics of signals input and output through the bonding wire are affected by the parasitic components.

또한, 고전력 반도체 소자는 동작과정에서 고열을 생성하므로, 열을 외부로 방출할 수 있는 방열구조를 제공하는 반도체 패키지가 필요하다. 고전력 반도체 소자를 몰딩(molding) 또는 임베디드 PCB 기반 패키지로 실장하는 경우 기판을 관통하는 비아홀(via hole)을 통하여 방열구조를 형성하기 어려운 문제가 있다.In addition, since high power semiconductor devices generate high heat during an operation process, a semiconductor package that provides a heat dissipation structure capable of dissipating heat to the outside is required. When a high power semiconductor device is mounted in a molding or embedded PCB based package, it is difficult to form a heat dissipation structure through a via hole penetrating the substrate.

KR 10-2013-0140354 AKR 10-2013-0140354 A

본 발명의 일실시예에 따른 목적은, 반도체 칩을 수용하는 베이스 기판을 금속재질로 형성하고 반도체 칩과 베이스 기판의 하부에 열방출 패드를 형성함으로써 반도체 칩이 생성하는 열을 외부로 방출시킬 수 있는 구조의 반도체 패키지 및 그 제조방법을 제공한다.An object according to an embodiment of the present invention is to form a base substrate for accommodating a semiconductor chip made of a metal material and to form heat dissipation pads under the semiconductor chip and the base substrate to release heat generated by the semiconductor chip to the outside. A semiconductor package having a structure and a method of manufacturing the same are provided.

또한, 본 발명의 일실시예에 다른 목적은, 베이스 기판의 일부를 전기적으로 분리하여 전기신호를 전달하는 경로로 사용할 수 있는 표면실장 방식의 반도체 패키지 및 그 제조방법을 제공하기 위한 것이다.In addition, another object of an embodiment of the present invention is to provide a surface-mount semiconductor package and a method of manufacturing the same that can be used as a path for transmitting an electrical signal by electrically separating a portion of the base substrate.

본 발명의 일실시예에 따른 반도체 패키지는, 전극단자가 위치하는 상면 및 상기 상면에 반대되는 하면을 구비하는 반도체 칩, 상기 상면과 하면 사이에서 전기신호를 전달하도록, 상기 반도체 칩과 이격되어 상기 반도체 칩의 측면 주위에 배치되는 적어도 하나 이상의 입출력 세그먼트, 상기 반도체 칩의 측면 및 하면과 입출력 세그먼트를 커버하는 몰딩층, 상기 반도체 칩의 전극단자와 상기 입출력 세그먼트를 전기적으로 연결하는 배선층, 및 상기 입출력 세그먼트의 하면을 덮는 상기 몰딩층에 형성된 제1 비아홀을 통하여 상기 입출력 세그먼트에 전기적으로 연결되도록 형성되는 적어도 하나의 입출력 패드를 포함할 수 있다. A semiconductor package according to an embodiment of the present invention includes a semiconductor chip having an upper surface on which an electrode terminal is located and a lower surface opposite to the upper surface, and spaced apart from the semiconductor chip to transmit an electrical signal between the upper surface and the lower surface. At least one input / output segment disposed around a side of the semiconductor chip, a molding layer covering the side and bottom surfaces of the semiconductor chip and the input / output segment, a wiring layer electrically connecting the electrode terminal of the semiconductor chip and the input / output segment, and the input / output segment At least one input / output pad may be electrically connected to the input / output segment through a first via hole formed in the molding layer covering the lower surface of the segment.

또한, 상기 입출력 세그먼트는 반도체 칩을 수용하는 베이스 기판의 일부를 이용하여 형성될 수 있다. In addition, the input / output segment may be formed using a portion of a base substrate accommodating a semiconductor chip.

또한, 상기 반도체 칩의 하면을 덮는 상기 몰딩층에 형성된 제2 비아홀을 통하여 상기 반도체 칩의 하면에 연결되는 열방출 패드를 더 포함할 수 있다.The semiconductor device may further include a heat dissipation pad connected to the bottom surface of the semiconductor chip through a second via hole formed in the molding layer covering the bottom surface of the semiconductor chip.

또한, 상기 반도체 칩이 생성하는 열을 외부로 방출하도록, 상기 반도체 칩의 측면 주위에 배치되는 베이스 기판 세그먼트, 및 상기 베이스 기판 세그먼트의 하면을 덮는 상기 몰딩층에 형성된 제2 비아홀을 통하여 상기 베이스 기판 세그먼트에 연결되는 적어도 하나의 열방출 패드를 더 포함할 수 있다.The base substrate may also be formed through a base substrate segment disposed around a side surface of the semiconductor chip, and a second via hole formed in the molding layer covering a lower surface of the base substrate segment to emit heat generated by the semiconductor chip to the outside. It may further comprise at least one heat release pad connected to the segment.

본 발명의 일실시예에 따른 반도체 패키지 제조방법은, 금속 재질의 베이스 기판에, 둘레의 적어도 일부가 서펜타인 형상으로 형성되어 내측으로 베이스 기판의 일부가 돌출되는 돌출부를 갖는 수용부를 형성하는 기판패턴 형성단계, 상기 수용부에 반도체 칩을 실장하고, 상기 베이스 기판과 반도체 칩의 사이 및 하면을 덮도록 몰딩층을 형성하며, 상기 반도체 칩의 전극패드와 상기 베이스 기판의 돌출부를 전기적으로 연결하는 배선층을 형성하는 단계, 상기 몰딩층에, 상기 돌출부를 노출시키는 적어도 하나의 제1 비아홀 및 상기 반도체 칩을 노출시키는 적어도 하나의 제2 비아홀을 형성하는 비아홀 형성단계, 상기 몰딩층 상에 상기 제1 비아홀을 통해 상기 돌출부와 연결되는 입출력 패드 및 상기 제2 비아홀을 통해 상기 반도체 칩의 하면과 연결되는 열방출 패드를 형성하는 하부패드 형성단계, 및 상기 돌출부와 상기 베이스 기판이 연결되는 부분을 기준으로 절단하여, 상기 베이스 기판과 전기적으로 절연되는 입출력 세그먼트를 형성하는 절단단계를 포함할 수 있다.In a method of manufacturing a semiconductor package according to an embodiment of the present invention, a substrate is formed on a metal base substrate, the receiving portion having a protrusion having at least a portion of the circumference formed in a serpentine shape and protruding a portion of the base substrate inwardly. In the pattern forming step, the semiconductor chip is mounted on the receiving portion, and a molding layer is formed to cover the bottom surface of the base substrate and the semiconductor chip, and electrically connects the electrode pad of the semiconductor chip to the protrusion of the base substrate. Forming a wiring layer, forming a via hole in the molding layer, forming at least one first via hole exposing the protrusion and at least one second via hole exposing the semiconductor chip, and forming the wiring layer on the molding layer An input / output pad connected to the protrusion through a via hole and a bottom surface of the semiconductor chip through the second via hole. It may comprise a cutting step of cutting, based on the portion that becomes the lower pad forming step, and the projecting portion and the base substrate forming the heat dissipating pad connected to form the input and output segments that are isolated from the base substrate and electrically.

또한, 상기 비아홀 형성단계는 상기 베이스 기판의 더미부를 노출시키는 적어도 하나의 제3 비아홀을 더 형성하고, 상기 하부패드 형성단계는 상기 제3 비아홀을 통해 상기 베이스 기판의 더미부의 하면과 연결되는 열방출 패드를 더 형성할 수 있다.The via hole forming step may further include forming at least one third via hole exposing the dummy part of the base substrate, and the lower pad forming step may be configured to heat heat connected to the bottom surface of the dummy part of the base substrate through the third via hole. The pad can be further formed.

또한, 상기 돌출부의 개수는 상기 반도체 칩의 전극단자의 개수에 대응하여 형성될 수 있다. The number of protrusions may correspond to the number of electrode terminals of the semiconductor chip.

또한, 상기 하부패드 형성단계 후에, 상기 입출력 패드 및 상기 열방출 패드의 하부에 솔더층을 형성하는 단계를 더 포함할 수 있다. The method may further include forming a solder layer under the input / output pad and the heat dissipation pad after the lower pad forming step.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.The features and advantages of the present invention will become more apparent from the following detailed description based on the accompanying drawings.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니 되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.Prior to this, the terms or words used in the present specification and claims should not be interpreted in the ordinary and dictionary sense, and the inventors may appropriately define the concept of terms in order to best explain the invention of their own. It should be interpreted as meaning and concept corresponding to the technical idea of the present invention based on the principle that the present invention.

본 발명의 일실시예에 따르면, 금속 재질의 베이스 기판의 일부를 이용하여 형성되는 입출력 세그먼트를 반도체 패키지의 상하를 연결하는 전기신호 전달경로로 사용할 수 있으므로, 반도체 패키지의 상하를 관통하는 비아홀을 형성할 필요가 없으므로 크기가 작고 불량률이 낮은 반도체 패키지 및 그 제조방법을 제공할 수 있다. According to an embodiment of the present invention, since an input / output segment formed by using a part of the base substrate made of metal may be used as an electrical signal transmission path connecting the upper and lower sides of the semiconductor package, a via hole penetrating the upper and lower sides of the semiconductor package is formed. There is no need to provide a semiconductor package which is small in size and low in defect rate, and a method of manufacturing the same.

또한, 본 발명의 일실시예에 따르면, 반도체 칩의 하면에 연결되는 열방출 패드를 통하여 반도체 칩이 생성하는 고열을 외부로 원활하게 방출할 수 있고, 입출력 세그먼트 역시 금속 재질로 형성되어 반도체 칩의 측면 주위에 배치되므로 반도체 칩이 생성하는 열이 측면 방향으로 이동하여 입출력 세그먼트와 입출력 패드를 통하여 외부로 전달될 수 있어서 방열 특성이 향상되는 반도체 패키지 및 그 제조방법을 제공할 수 있다.In addition, according to an embodiment of the present invention, it is possible to smoothly discharge the high heat generated by the semiconductor chip to the outside through the heat release pad connected to the lower surface of the semiconductor chip, the input and output segments are also formed of a metal material of the semiconductor chip Since the heat generated by the semiconductor chip moves in the lateral direction and is transferred to the outside through the input / output segments and the input / output pads, the semiconductor package and the method of manufacturing the same may be provided.

본 발명의 일실시예에 따른 반도체 패키지 제조방법은, 베이스 기판에 서펜타인 형상의 둘레로 수용부를 형성한 다음, 반도체 칩 실장, 몰딩층 형성, 배선층 형성 등의 단계를 수행한 다음 최종적으로 절단단계에 이르러서 돌출부가 베이스 기판과 분리되어 입출력 세그먼트가 되므로, 입출력 세그먼트를 정확한 위치에 형성할 수 있다.In the method of manufacturing a semiconductor package according to an embodiment of the present invention, a receiving portion is formed around a serpentine shape on a base substrate, and then the semiconductor chip is mounted, a molding layer is formed, a wiring layer is formed, and the like is finally cut. Since the protruding portion is separated from the base substrate and becomes the input / output segment at the stage, the input / output segment can be formed at the correct position.

도 1a는 본 발명의 일실시예에 따른 반도체 패키지의 단면도이다.
도 1b는 본 발명의 일실시예에 따른 반도체 패키지의 상면도이다.
도 1c는 본 발명의 일실시예에 따른 반도체 패키지의 저면도이다.
도 2는 본 발명의 일실시예에 따른 반도체 패키지 제조방법에서 베이스 기판에 수용부를 형성하는 단계를 나타낸 도면이다.
도 3은 본 발명의 일실시예에 따른 반도체 패키지 제조방법에서 반도체 칩을 실장하고 몰딩층을 형성하는 단계를 나타낸 도면이다.
도 4는 본 발명의 일실시예에 따른 반도체 패키지 제조방법에서 몰딩층의 두께를 조절하고 배선층을 형성하는 단계를 나타낸 도면이다.
도 5는 본 발명의 일실시예에 따른 반도체 패키지 제조방법에서 입출력 패드 및 열방출 패드를 형성하는 단계를 나타낸 도면이다.1A is a cross-sectional view of a semiconductor package according to an embodiment of the present invention.
1B is a top view of a semiconductor package according to an embodiment of the present invention.
1C is a bottom view of a semiconductor package according to an embodiment of the present invention.
2 is a view illustrating a step of forming an accommodating part in a base substrate in a method of manufacturing a semiconductor package according to an embodiment of the present invention.
3 is a view illustrating a step of mounting a semiconductor chip and forming a molding layer in a method of manufacturing a semiconductor package according to an embodiment of the present invention.
4 is a view illustrating a step of adjusting a thickness of a molding layer and forming a wiring layer in a method of manufacturing a semiconductor package according to an embodiment of the present invention.
5 is a view illustrating a step of forming an input / output pad and a heat release pad in a method of manufacturing a semiconductor package according to an embodiment of the present invention.

본 발명의 일실시예의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "일면", "타면", "제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명의 일실시예를 설명함에 있어서, 본 발명의 일실시예의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다. The objects, specific advantages and novel features of one embodiment of the present invention will become more apparent from the following detailed description and the preferred embodiments associated with the accompanying drawings. In the present specification, in adding reference numerals to the components of each drawing, it should be noted that the same components as possible, even if displayed on different drawings have the same number as possible. In addition, terms such as “one side”, “other side”, “first”, “second”, etc. are used to distinguish one component from another component, and a component is limited by the terms. no. Hereinafter, in describing one embodiment of the present invention, detailed descriptions of related well-known techniques that may unnecessarily obscure the subject matter of one embodiment of the present invention will be omitted.

이하, 첨부된 도면을 참조하여, 본 발명의 일실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, an embodiment of the present invention will be described in detail.

도 1a는 본 발명의 일실시예에 따른 반도체 패키지의 단면도이고, 도 1b는 본 발명의 일실시예에 따른 반도체 패키지의 상면도이며, 도 1c는 본 발명의 일실시예에 따른 반도체 패키지의 저면도이다. 도 1b에서 보호층(153)은 생략하여 도시하였으며, 도 1c에서 솔더층(180)은 생략하여 도시하였다.1A is a cross-sectional view of a semiconductor package according to an embodiment of the present invention, FIG. 1B is a top view of a semiconductor package according to an embodiment of the present invention, and FIG. 1C is a bottom view of a semiconductor package according to an embodiment of the present invention. It is also. In FIG. 1B, the protective layer 153 is omitted, and in FIG. 1C, the solder layer 180 is omitted.

도 1a, 도 1b 및 도 1c에 도시된 바와 같이, 전극단자(111)가 위치하는 상면 및 상면에 반대되는 하면을 구비하는 반도체 칩(110), 상면과 하면 사이에서 전기신호를 전달하도록, 반도체 칩(110)과 이격되어 반도체 칩(110)의 측면 주위에 배치되는 적어도 하나 이상의 입출력 세그먼트(120), 반도체 칩(110)의 측면 및 하면과 입출력 세그먼트(120)를 커버하는 몰딩층(140), 반도체 칩(110)의 전극단자(111)와 입출력 세그먼트(120)를 전기적으로 연결하는 배선층(150), 입출력 세그먼트(120)의 하면을 덮는 몰딩층(140)에 형성된 제1 비아홀(141)을 통하여 입출력 세그먼트(120)에 전기적으로 연결되도록 형성되는 적어도 하나의 입출력 패드(160)를 포함할 수 있다.1A, 1B, and 1C, the semiconductor chip 110 having a top surface on which the electrode terminal 111 is located and a bottom surface opposite to the top surface, a semiconductor to transfer an electrical signal between the top surface and the bottom surface. At least one input / output segment 120 spaced apart from the chip 110 and disposed around the side surface of the semiconductor chip 110, and a molding layer 140 covering the side and bottom surfaces of the semiconductor chip 110 and the input / output segment 120. The first via hole 141 is formed in the wiring layer 150 electrically connecting the electrode terminal 111 of the semiconductor chip 110 to the input / output segment 120 and the molding layer 140 covering the bottom surface of the input / output segment 120. It may include at least one input and output pad 160 formed to be electrically connected to the input and output segment 120 through.

반도체 칩(110)은 상면과 상면에 반대되는 하면을 갖고, 상면에 적어도 하나 이상의 전극단자(111)가 형성될 수 있다. 반도체 칩(110)은 하면에 그라운드 단자가 형성될 수 있다. 반도체 칩(110)은 고주파수 대역의 전기신호를 입출력하고 고전력을 사용할 수 있다. The semiconductor chip 110 may have an upper surface and a lower surface opposite to the upper surface, and at least one electrode terminal 111 may be formed on the upper surface. The ground terminal may be formed on the bottom surface of the semiconductor chip 110. The semiconductor chip 110 may input and output electrical signals of a high frequency band and use high power.

입출력 세그먼트(120)는 반도체 칩(110)의 측면과 일정 간격 이격되어 반도체 칩(110)의 측면 주위에 적어도 하나 이상 형성될 수 있다. 입출력 세그먼트(120)는 바람직하게는 반도체 칩(110)의 전극단자(111)의 개수에 대응하는 개수만큼 형성될 수 있다. 입출력 세그먼트(120)는 반도체 칩(110)을 수용하는 베이스 기판(200)의 일부를 이용하여 형성될 수 있고, 베이스 기판(200)은 전기전도성을 갖는 금속 재질로 형성될 수 있다. 예를 들어, 입출력 세그먼트(120)는 구리(Cu), 알루미늄(Al) 등의 금속 및 이를 포함하는 합금 재질로 형성된 베이스 기판(200)의 일부를 이용하여 형성될 수 있다. The input / output segment 120 may be formed at least one around the side of the semiconductor chip 110 spaced apart from the side of the semiconductor chip 110 by a predetermined interval. The input / output segment 120 may be formed as many as the number corresponding to the number of electrode terminals 111 of the semiconductor chip 110. The input / output segment 120 may be formed using a portion of the base substrate 200 that accommodates the semiconductor chip 110, and the base substrate 200 may be formed of a metal material having electrical conductivity. For example, the input / output segment 120 may be formed using a portion of the base substrate 200 formed of a metal such as copper (Cu), aluminum (Al), and an alloy material including the same.

몰딩층(140)은 반도체 칩(110)의 측면과 입출력 세그먼트(120) 사이에 채워지고, 반도체 칩(110)의 하면과 입출력 세그먼트(120) 하면을 덮도록 형성된다. 몰딩층(140)은 전기절연성 물질(molding compaund 등)으로 형성되며, 반도체 칩(110) 및 입출력 세그먼트(120)를 고정하고 지지하여 반도체 패키지의 몸체로 기능할 수 있다. 몰딩층(140)은 오가닉 라미네이션(organic lamination) 방식 또는 몰딩(molding) 방식 등의 방법으로 형성될 수 있다. The molding layer 140 is filled between the side surface of the semiconductor chip 110 and the input / output segment 120 and is formed to cover the bottom surface of the semiconductor chip 110 and the bottom surface of the input / output segment 120. The molding layer 140 may be formed of an electrically insulating material (such as a molding compaund), and may function as a body of the semiconductor package by fixing and supporting the semiconductor chip 110 and the input / output segment 120. The molding layer 140 may be formed by an organic lamination method or a molding method.

배선층(150)은 반도체 칩(110)의 전극단자(111)와 입출력 세그먼트(120)를 전기적으로 연결하도록, 반도체 칩(110)의 상면 및 입출력 세그먼트(120)의 상면에 걸쳐 형성될 수 있다. 배선층(150)은 절연층(151), 전극패턴(152), 보호층(153)을 포함할 수 있다. 절연층(151)은 절연물질로 형성되며 반도체 칩(110)의 상면 및 입출력 세그먼트(120)의 상면에 형성되어, 반도체 칩(110), 입출력 세그먼트(120), 전극패턴(152)을 전기적으로 절연한다. 절연층(151)에는 적어도 하나 이상의 오픈부가 형성될 수 있다. 제1 오픈부(151a)는 반도체 칩(110)의 전극단자(111)와 전극패턴(152)이 연결될 수 있도록 절연층(151)에 형성되고, 제2 오픈부(151b)는 입출력 세그먼트(120)와 전극단자(111)가 연결될 수 있도록 절연층(151)에 형성될 수 있다. 제1 오픈부(151a)는 반도체 칩(110)의 전극단자(111)마다 적어도 하나 이상 형성될 수 있다. 제2 오픈부(151b)는 입출력 단자마다 적어도 하나 이상 형성될 수 있다. 도 1a 및 도 1b에 도시된 바와 같이, 반도체 칩(110)의 전극단자(111)가 위치하는 부분의 절연층(151)에 제1 오픈부(151a)가 형성되고, 입출력 세그먼트(120)가 위치하는 부분의 절연층(151)에 제2 오픈부(151b)가 형성된다. The wiring layer 150 may be formed over the upper surface of the semiconductor chip 110 and the upper surface of the input / output segment 120 to electrically connect the electrode terminal 111 of the semiconductor chip 110 and the input / output segment 120. The wiring layer 150 may include an insulating layer 151, an electrode pattern 152, and a protective layer 153. The insulating layer 151 is formed of an insulating material and is formed on the upper surface of the semiconductor chip 110 and the upper surface of the input / output segment 120 to electrically connect the semiconductor chip 110, the input / output segment 120, and the electrode pattern 152. Insulate. At least one open part may be formed in the insulating layer 151. The first open part 151a is formed in the insulating layer 151 so that the electrode terminal 111 and the electrode pattern 152 of the semiconductor chip 110 can be connected, and the second open part 151b is an input / output segment 120. ) And the electrode terminal 111 may be formed in the insulating layer 151. At least one first opening part 151a may be formed for each electrode terminal 111 of the semiconductor chip 110. At least one second opening part 151b may be formed for each input / output terminal. As shown in FIGS. 1A and 1B, the first opening 151a is formed in the insulating layer 151 of the portion where the electrode terminal 111 of the semiconductor chip 110 is located, and the input / output segment 120 is formed. The second open part 151b is formed in the insulating layer 151 at the portion where it is located.

전극패턴(152)은 반도체 칩(110)의 전극단자(111)와 입출력 세그먼트(120)를 전기적으로 연결하도록 절연층(151) 상에 형성될 수 있다. 전극패턴(152)은 전극단자(111)와 대응하는 입출력 세그먼트(120)마다 하나씩 형성될 수 있다. 전극패턴(152)은 필요한 경우 하나의 전극단자(111)와 복수의 입출력 세그먼트(120)를 연결하도록 형성될 수도 있으며, 복수의 전극단자(111)와 하나의 입출력 세그먼트(120)를 연결하도록 형성될 수도 있다. 보호층(153)은 절연층(151)과 같은 절연물질로 형성될 수 있다. 보호층(153)은 전극패턴(152)을 덮어 보호하도록 절연층(151) 상에 형성될 수 있다. The electrode pattern 152 may be formed on the insulating layer 151 to electrically connect the electrode terminal 111 of the semiconductor chip 110 and the input / output segment 120. One electrode pattern 152 may be formed for each input / output segment 120 corresponding to the electrode terminal 111. The electrode pattern 152 may be formed to connect one electrode terminal 111 and a plurality of input / output segments 120 when necessary, and may be formed to connect the plurality of electrode terminals 111 and one input / output segment 120. May be The protective layer 153 may be formed of an insulating material such as the insulating layer 151. The protective layer 153 may be formed on the insulating layer 151 to cover and protect the electrode pattern 152.

몰딩층(140)에는 적어도 하나 이상의 제1 비아홀(141) 및 제2 비아홀(142)이 형성될 수 있다. 제1 비아홀(141)은 입출력 세그먼트(120)가 위치하는 부분의 몰딩층(140)에 형성되며, 제2 비아홀(142)은 반도체 칩(110)이 위치하는 부분의 몰딩층(140)에 형성된다. 도 1c에 도시된 바와 같이, 제1 비아홀(141)은 입출력 세그먼트(120)의 하면과 통하도록 두 개 형성될 수 있으며, 제2 비아홀(142)을 반도체 칩(110)의 하면과 통하도록 3행 3열로 9개 형성될 수 있다.At least one first via hole 141 and a second via hole 142 may be formed in the molding layer 140. The first via hole 141 is formed in the molding layer 140 in the portion where the input / output segment 120 is located, and the second via hole 142 is formed in the molding layer 140 in the portion where the semiconductor chip 110 is located. do. As illustrated in FIG. 1C, two first via holes 141 may be formed to communicate with the bottom surface of the input / output segment 120, and three second via holes 142 may communicate with the bottom surface of the semiconductor chip 110. Nine rows can be formed in three columns.

입출력 패드(160)는 몰딩층(140)에 형성된 제1 비아홀(141)을 통하여 입출력 세그먼트(120)와 연결되도록 몰딩층(140)의 하부에 형성될 수 있다. 입출력 패드(160)는 전기전도성을 갖는 금속으로 형성될 수 있다. 예를 들어, 구리(Cu), 알루미늄(Al) 등의 금속 및 이를 포함하는 합금으로 형성될 수 있다. 입출력 패드(160)는 반도체 패키지가 외부 기판과 전기적 및 물리적으로 연결되는 접점이 될 수 있다. 전기신호는 반도체 칩(110)의 전극단자(111), 배선층(150)의 전극패턴(152), 입출력 세그먼트(120), 입출력 패드(160)를 거쳐 외부 기판으로 전달될 수 있다. The input / output pad 160 may be formed under the molding layer 140 to be connected to the input / output segment 120 through the first via hole 141 formed in the molding layer 140. The input / output pad 160 may be formed of a metal having electrical conductivity. For example, it may be formed of a metal such as copper (Cu), aluminum (Al), and an alloy including the same. The input / output pad 160 may be a contact point at which the semiconductor package is electrically and physically connected to the external substrate. The electrical signal may be transmitted to the external substrate through the electrode terminal 111 of the semiconductor chip 110, the electrode pattern 152 of the wiring layer 150, the input / output segment 120, and the input / output pad 160.

열방출 패드(170)는 반도체 칩(110)의 하면을 덮는 몰딩층(140)에 형성된 제2 비아홀(142)을 통하여 반도체 칩(110)의 하면에 연결도록 형성될 수 있다. 열방출 패드(170)는 입출력 패드(160)와 일정간격 이격되어 전기적으로 절연되도록 몰딩층(140)의 하부에 형성될 수 있다. 열방출 패드(170)는 제2 비아홀(142)을 통하여 반도체 칩(110)의 하면에 연결되어 반도체 칩(110)이 생성하는 고열을 전달받아 외부 기판으로 방출할 수 있다. 열방출 패드(170)는 제2 비아홀(142)마다 별개로 형성될 수 있고, 바람직하게는 복수의 제2 비아홀(142)을 걸쳐 하나로 형성될 수 있다. 열방출 패드(170)는 입출력 패드(160)는 전기전도성을 갖는 금속으로 형성될 수 있다. 예를 들어, 구리(Cu), 알루미늄(Al) 등의 금속 및 이를 포함하는 합금으로 형성될 수 있다. 열방출 패드(170)는 외부 기판의 접지와 전기적으로 연결되어, 반도체 패키지의 접지로 기능할 수도 있다.The heat dissipation pad 170 may be formed to be connected to the bottom surface of the semiconductor chip 110 through the second via hole 142 formed in the molding layer 140 covering the bottom surface of the semiconductor chip 110. The heat dissipation pad 170 may be formed under the molding layer 140 to be electrically insulated from the input / output pad 160 by a predetermined distance. The heat dissipation pad 170 may be connected to the bottom surface of the semiconductor chip 110 through the second via hole 142 to receive the high heat generated by the semiconductor chip 110 and to release the heat to the external substrate. The heat dissipation pads 170 may be formed separately for each of the second via holes 142, and may be formed in one piece over the plurality of second via holes 142. The heat dissipation pad 170 may be formed of a metal having electrical conductivity. For example, it may be formed of a metal such as copper (Cu), aluminum (Al), and an alloy including the same. The heat dissipation pad 170 may be electrically connected to the ground of the external substrate and serve as the ground of the semiconductor package.

반도체 칩(110)을 임베디드(embedded) 방식으로 실장하는 반도체 패키지는, 전기신호의 전달 또는 열방출을 위하여 패키지의 상하를 관통하는 비아홀(via hole)을 이용하였으나, 비아홀의 직경과 높이는 비례하므로 반도체 패키지의 높이가 높아서 비아홀의 직경이 커져야 하여 반도체 패키지의 크기가 커지고, 비아홀의 직경을 작게 하는 경우 비아홀 내부에 금속을 충진하기 어려운 문제가 있다. In the semiconductor package in which the semiconductor chip 110 is embedded in an embedded method, a via hole penetrating the upper and lower sides of the package is used for transmitting or dissipating heat, but the diameter and height of the via hole are proportional to the semiconductor package. Since the height of the package is high, the diameter of the via hole must be increased, thereby increasing the size of the semiconductor package, and when the diameter of the via hole is reduced, it is difficult to fill metal in the via hole.

이에 비하여, 본 발명의 일실시예에 따른 반도체 패키지는, 금속 재질의 베이스 기판(200)의 일부를 이용하여 형성되는 입출력 세그먼트(120)를 반도체 패키지의 상하를 연결하는 전기신호 전달경로로 사용할 수 있으므로, 반도체 패키지의 상하를 관통하는 비아홀을 형성할 필요가 없으므로 반도체 패키지의 크기를 줄이고 불량률이 낮은 이점이 있다.In contrast, in the semiconductor package according to the exemplary embodiment of the present invention, the input / output segment 120 formed by using a part of the base substrate 200 made of a metal material may be used as an electrical signal transmission path connecting upper and lower portions of the semiconductor package. Therefore, since the via holes penetrating the upper and lower sides of the semiconductor package need not be formed, the size of the semiconductor package is reduced and the defect rate is low.

또한, 본 발명의 일실시예에 따른 반도체 패키지는, 반도체 칩(110)의 하면에 연결되는 열방출 패드(170)를 통하여 반도체 칩(110)이 생성하는 고열을 외부로 원활하게 방출할 수 있고, 입출력 세그먼트(120) 역시 금속 재질로 형성되어 반도체 칩(110)의 측면 주위에 배치되므로 반도체 칩(110)이 생성하는 열이 측면 방향으로 이동하여 입출력 세그먼트(120)와 입출력 패드(160)를 통하여 외부로 전달될 수 있어서 방열 특성이 향상되는 이점이 있다.In addition, the semiconductor package according to the embodiment of the present invention may smoothly discharge the high heat generated by the semiconductor chip 110 to the outside through the heat dissipation pad 170 connected to the lower surface of the semiconductor chip 110. In addition, since the input / output segment 120 is also formed of a metal material and disposed around the side surface of the semiconductor chip 110, heat generated by the semiconductor chip 110 moves in the lateral direction to move the input / output segment 120 and the input / output pad 160. It can be transmitted to the outside through the advantage that the heat dissipation characteristics are improved.

또한, 본 발명의 일실시예에 따른 반도체 패키지는, 반도체 칩(110)이 생성하는 열을 외부로 방출하도록, 반도체 칩(110)의 측면 주위에 배치되는 베이스 기판 세그먼트(130), 및 베이스 기판 세그먼트(130)의 하면을 덮는 몰딩층(140)에 형성된 제2 비아홀(142)을 통하여 베이스 기판 세그먼트(130)에 연결되는 적어도 하나의 열방출 패드(170)를 더 포함할 수 있다. In addition, the semiconductor package according to the embodiment of the present invention includes a base substrate segment 130 disposed around the side surface of the semiconductor chip 110, and a base substrate so as to discharge heat generated by the semiconductor chip 110 to the outside. The apparatus may further include at least one heat dissipation pad 170 connected to the base substrate segment 130 through the second via hole 142 formed in the molding layer 140 covering the lower surface of the segment 130.

도 1b에 도시된 바와 같이, 베이스 기판 세그먼트(130)는 반도체 칩(110)과 일정간격 이격되고 입출력 세그먼트(120)와 일정간격 이격되어, 반도체 칩(110)의 측면 주위에 위치할 수 있다. 베이스 기판 세그먼트(130)는 금속 재질의 베이스 기판(200)의 일부를 이용하여 형성되어, 반도체 패키지를 물리적으로 지지하는 몸체로 기능할 수 있다. 베이스 기판 세그먼트(130)는 필요한 경우 반도체 칩(110)의 측면 주위를 둘러싸도록 복수개 형성될 수 있다. As illustrated in FIG. 1B, the base substrate segment 130 may be spaced apart from the semiconductor chip 110 at a predetermined interval and spaced apart from the input / output segment 120 at a side of the semiconductor chip 110. The base substrate segment 130 may be formed using a part of the base substrate 200 made of metal, and may function as a body that physically supports the semiconductor package. The base substrate segment 130 may be formed in plurality so as to surround the side surface of the semiconductor chip 110 if necessary.

몰딩층(140)은 베이스 기판 세그먼트(130)와 반도체 칩(110) 및 입출력 세그먼트(120)의 사이를 충진하고, 하부를 덮도록 형성될 수 있다. 몰딩층(140)에는 제3 비아홀(143)이 더 형성될 수 있으며, 제3 비아홀(143)은 베이스 기판 세그먼트(130)가 위치하는 부분의 몰딩층(140)에 적어도 하나 이상 형성될 수 있다. 열방출 패드(170)는 제3 비아홀(143)을 통해 베이스 기판 세그먼트(130)와 연결되어, 베이스 기판 세그먼트(130)로 전달된 반도체 칩(110)의 열을 외부 기판으로 방출할 수 있다. 반도체 칩(110) 하면과 연결된 열방출 패드(170)와 베이스 기판 세그먼트(130)의 하면과 연결된 열방출 패드(170)는 서로 이격되도록 형성될 수도 있고, 도 1c에 도시된 바와 같이 일체로 형성될 수도 있다. 베이스 기판 세그먼트(130) 및 열방출 패드(170)가 더 형성되에 따라, 반도체 칩(110)이 생성하는 열을 외부 기판으로 더 효율적으로 방출할 수 있는 이점이 있다.The molding layer 140 may be formed to fill a space between the base substrate segment 130, the semiconductor chip 110, and the input / output segment 120 and cover the lower portion of the molding layer 140. The third via hole 143 may be further formed in the molding layer 140, and at least one third via hole 143 may be formed in the molding layer 140 in the portion where the base substrate segment 130 is located. . The heat dissipation pad 170 may be connected to the base substrate segment 130 through the third via hole 143 to emit heat of the semiconductor chip 110 transferred to the base substrate segment 130 to the external substrate. The heat dissipation pads 170 connected to the bottom surface of the semiconductor chip 110 and the heat dissipation pads 170 connected to the bottom surface of the base substrate segment 130 may be formed to be spaced apart from each other, or are integrally formed as shown in FIG. 1C. May be As the base substrate segment 130 and the heat release pad 170 are further formed, the heat generated by the semiconductor chip 110 may be more efficiently discharged to the external substrate.

이하에서, 본 발명의 일실시예에 따른 반도체 패키지 제조방법을 설명한다.Hereinafter, a method of manufacturing a semiconductor package according to an embodiment of the present invention will be described.

도 2부터 도 5는 본 발명의 일실시예에 따른 반도체 패키지 제조방법의 단계를 나타난 도면이다. 2 to 5 are views showing the steps of the semiconductor package manufacturing method according to an embodiment of the present invention.

본 발명의 일실시예에 따른 반도체 패키지 제조방법은, 금속 재질의 베이스 기판(200)에, 둘레(211)의 적어도 일부가 서펜타인 형상으로 형성되어 내측으로 베이스 기판(200)의 일부가 돌출되는 돌출부(220)를 갖는 수용부(210)를 형성하는 기판패턴 형성단계, 상기 수용부(210)에 반도체 칩(110)을 실장하고, 상기 베이스 기판(200)과 반도체 칩(110)의 사이 및 하면을 덮도록 몰딩층(140)을 형성하며, 상기 반도체 칩(110)의 전극패드와 상기 베이스 기판(200)의 돌출부(220)를 전기적으로 연결하는 배선층(150)을 형성하는 단계, 상기 몰딩층(140)에, 상기 돌출부(220)를 노출시키는 적어도 하나의 제1 비아홀(141) 및 상기 반도체 칩(110)을 노출시키는 적어도 하나의 제2 비아홀(142)을 형성하는 비아홀 형성단계, 상기 몰딩층(140) 상에 상기 제1 비아홀(141)을 통해 상기 돌출부(220)와 연결되는 입출력 패드(160) 및 상기 제2 비아홀(142)을 통해 상기 반도체 칩(110)의 하면과 연결되는 열방출 패드(170)를 형성하는 하부패드 형성단계, 및 상기 돌출부(220)와 상기 베이스 기판(200)이 연결되는 부분을 기준으로 절단하여, 상기 베이스 기판(200)과 전기적으로 절연되는 입출력 세그먼트(120)를 형성하는 절단단계를 포함할 수 있다. In the method of manufacturing a semiconductor package according to an embodiment of the present invention, at least a portion of the circumference 211 is formed in a serpentine shape on the base substrate 200 made of metal, and a part of the base substrate 200 protrudes inward. A substrate pattern forming step of forming an accommodating part 210 having a protrusion 220 formed thereon, and mounting the semiconductor chip 110 on the accommodating part 210, between the base substrate 200 and the semiconductor chip 110. And forming a molding layer 140 to cover the bottom surface, and forming a wiring layer 150 electrically connecting the electrode pad of the semiconductor chip 110 and the protrusion 220 of the base substrate 200. Forming a via hole in the molding layer 140, forming at least one first via hole 141 exposing the protrusion 220 and at least one second via hole 142 exposing the semiconductor chip 110; The protrusion 220 through the first via hole 141 on the molding layer 140. A lower pad forming step of forming a heat dissipation pad 170 connected to a bottom surface of the semiconductor chip 110 through an input / output pad 160 connected to the second via hole 142 and a protrusion 220 and the Cutting based on a portion where the base substrate 200 is connected may include a cutting step of forming an input and output segment 120 that is electrically insulated from the base substrate 200.

도 2는 본 발명의 일실시예에 따른 반도체 패키지 제조방법에서 베이스 기판(200)에 수용부(210)를 형성하는 단계를 나타낸 도면이다. 도2의 (a)는 베이스 기판(200)의 상면도이며, 도 2의 (b)는 도 2의 (a)에서 A-A'에 따른 단면도이다. 기판패턴 형성단계에서, 먼저 금속 재질의 베이스 기판(200)을 준비한다. 베이스 기판(200)에 레이저 드릴링, 식각 등의 방법을 이용하여 수용부(210) 패턴을 형성할 수 있다. 도 2의 (b)에 도시된 바와 같이, 수용부(210)는 베이스 기판(200)의 상면과 하면을 관통하도록 형성될 수 있다. 수용부(210)는 베이스 기판(200)에 적어도 하나 이상 형성될 수 있으며, 필요에 따라 하나의 반도체 패키지에 하나 이상의 수용부(210)가 형성될 수도 있다. 베이스 기판(200)에 수용부(210) 어레이를 형성하여 복수의 반도체 패키지를 동시에 제조할 수 있다. 2 is a view illustrating a step of forming an accommodating part 210 in the base substrate 200 in the method of manufacturing a semiconductor package according to an embodiment of the present invention. FIG. 2A is a top view of the base substrate 200, and FIG. 2B is a cross-sectional view taken along line AA ′ in FIG. 2A. In the substrate pattern forming step, the base substrate 200 made of metal is prepared first. The receiving part 210 pattern may be formed on the base substrate 200 by using a method such as laser drilling or etching. As shown in FIG. 2B, the accommodating part 210 may be formed to penetrate the upper and lower surfaces of the base substrate 200. At least one accommodation part 210 may be formed in the base substrate 200, and one or more accommodation parts 210 may be formed in one semiconductor package as needed. A plurality of semiconductor packages may be simultaneously manufactured by forming an array of accommodating parts 210 on the base substrate 200.

도 2의 (a)에 도시된 바와 같이, 수용부(210)는 내부에 반도체 칩(110)을 수용하기 위하여, 반도체 칩(110)보다 넓게 형성될 수 있다. 수용부(210)의 둘레(211)는 반도체 칩(110)을 향하는 방향으로, 즉 수용부(210)의 내측 방향으로 베이스 기판(200)의 일부가 돌출되는 돌출부(220)가 형성되도록 서펜타인(serpentine) 형상을 가질 수 있다. 돌출부(220)는 반도체 패키지의 입출력 세그먼트(120)로 형성될 부분이다. 돌출부(220)는 베이스 기판(200)의 지지부(240)에 일단이 연결된다. 돌출부(220)는 반도체 칩(110)의 전극단자(111)의 개수에 대응하는 개수만큼 형성될 수 있다. 돌출부(220)는 반도체 칩(110)의 전극단자(111)를 향하도록 형성될 수 있다. 복수의 돌출부(220)는 서로 일정간격 이격되도록 형성될 수 있다.As shown in FIG. 2A, the accommodating part 210 may be formed wider than the semiconductor chip 110 to accommodate the semiconductor chip 110 therein. The perimeter 211 of the accommodating part 210 is formed such that the protrusion 220 protruding a part of the base substrate 200 in a direction toward the semiconductor chip 110, that is, in the inward direction of the accommodating part 210 is formed. It may have a serpentine shape. The protrusion 220 is a portion to be formed of the input / output segment 120 of the semiconductor package. One end of the protrusion 220 is connected to the support part 240 of the base substrate 200. The protrusion 220 may be formed to correspond to the number of electrode terminals 111 of the semiconductor chip 110. The protrusion 220 may be formed to face the electrode terminal 111 of the semiconductor chip 110. The plurality of protrusions 220 may be formed to be spaced apart from each other by a predetermined interval.

복수의 수용부(210)는 서로 일정간격 이격되도록 형성될 수 있으며, 수용부(210) 사이의 베이스 기판(200)을 베이스 기판(200)의 지지부(240)라고 부를 수 있다. 베이스 기판(200)의 지지부(240)는 돌출부(220) 및 더미부(230)와 연결되어 지지한다. 더미부(230)는 입출력 세그먼트(120)로 사용되지 않는 베이스 기판(200)의 일부이며, 베이스 기판 세그먼트(130)가 되는 부분이다. The plurality of accommodating parts 210 may be formed to be spaced apart from each other by a predetermined distance, and the base substrate 200 between the accommodating parts 210 may be referred to as the support part 240 of the base substrate 200. The support part 240 of the base substrate 200 is connected to and supports the protrusion part 220 and the dummy part 230. The dummy part 230 is a part of the base substrate 200 which is not used as the input / output segment 120, and is a part that becomes the base substrate segment 130.

수용부(210)의 둘레(211)의 구체적인 형상은 반도체 칩(110)에 따라 변경될 수 있으며, 베이스 기판(200)의 일부를 수용부(210) 내측으로 돌출되도록 형성하고, 이를 입출력 세그먼트(120)로 사용하는 수용부(210) 둘레(211) 패턴을 갖는다면 본 발명의 권리범위에 포함되는 것임을 명확히 한다.The specific shape of the perimeter 211 of the accommodating part 210 may be changed according to the semiconductor chip 110, and a part of the base substrate 200 is formed to protrude into the accommodating part 210. If the shape of the perimeter 211 of the accommodating part 210 to be used as 120, it is clearly included in the scope of the present invention.

도 3은 본 발명의 일실시예에 따른 반도체 패키지 제조방법에서 반도체 칩(110)을 실장하고 몰딩층(140)을 형성하는 단계를 나타낸 도면이다. 도 3의 (a)는 몰딩층(140)이 형성되는 방향에서 바라본 평면도이고, 도 3의 (b)는 도 3의 (a)에서 A-A'에 따른 단면도이다. 3 is a view illustrating a step of mounting the semiconductor chip 110 and forming the molding layer 140 in the semiconductor package manufacturing method according to an embodiment of the present invention. 3A is a plan view seen from the direction in which the molding layer 140 is formed, and FIG. 3B is a cross-sectional view taken along line AA ′ in FIG. 3A.

도 3의 (b)에 도시된 바와 같이, 몰딩층(140) 형성단계에서, 베이스 기판(200)의 일면에 캐리어 시트(300)를 접착하고, 베이스 기판(200)에 형성된 수용부(210) 내부에 반도체 칩(110)을 실장한다. 반도체 칩(110)은 전극단자(111)가 형성된 상면이 캐리어 시트(300)를 향하도록 실장할 수 있다. 수용부(210)에 반도체 칩(110)을 실장한 다음, 반도체 칩(110)과 베이스 기판(200)의 수용부(210) 사이 및 반도체 칩(110)의 하면과 베이스 기판(200)의 하면에 몰딩층(140)을 형성한다. 몰딩층(140)은 몰딩(molding) 방식 또는 오가닉 라미네이션(organic lamination) 방식 등을 이용하여 형성될 수 있다. 몰딩층(140)은 일정 두께(t1)로 형성될 수 있다. 즉, 도 3의 (a)에 도시된 바와 같이, 몰딩층(140)은 반도체 패키지의 하면을 전체적으로 커버하여 지지하도록 형성된다.As shown in FIG. 3B, in the forming of the molding layer 140, the carrier sheet 300 is adhered to one surface of the base substrate 200, and the accommodating part 210 formed on the base substrate 200 is formed. The semiconductor chip 110 is mounted therein. The semiconductor chip 110 may be mounted such that the upper surface on which the electrode terminal 111 is formed faces the carrier sheet 300. After mounting the semiconductor chip 110 in the accommodating part 210, between the semiconductor chip 110 and the accommodating part 210 of the base substrate 200 and the lower surface of the semiconductor chip 110 and the lower surface of the base substrate 200. The molding layer 140 is formed on the substrate. The molding layer 140 may be formed using a molding method or an organic lamination method. The molding layer 140 may be formed to have a predetermined thickness t1. That is, as shown in FIG. 3A, the molding layer 140 is formed to cover and support the lower surface of the semiconductor package as a whole.

도 4는 본 발명의 일실시예에 따른 반도체 패키지 제조방법에서 몰딩층(140)의 두께를 조절하고 배선층(150)을 형성하는 단계를 나타낸 도면이다. 도 4의 (a)는 배선층(150)을 바라보는 방향을 도시한 평면도이며, 도 4의 (b)는 도 4의 (a)에서 A-A'에 따른 단면도이다. 4 is a view illustrating a step of adjusting the thickness of the molding layer 140 and forming the wiring layer 150 in the method of manufacturing a semiconductor package according to an embodiment of the present invention. FIG. 4A is a plan view showing a direction facing the wiring layer 150, and FIG. 4B is a cross-sectional view taken along line AA ′ in FIG. 4A.

도 4의 (b)에 도시된 바와 같이, 몰딩층(140)의 두께를 줄이기 위하여 몰딩층(140)의 일부를 제거할 수 있다. 몰딩층(140)의 일부는 기계화학적 연마(CMP)등의 방법을 이용하여 제거될 수 있다. 몰딩층(140)의 최초 두께(t1)에서 원하는 두께(t2)로 몰딩층(140)의 두께를 제거함으로써, 몰딩층(140)에 형성될 비아홀의 깊이가 작아질 수 있다. 따라서 비아홀의 폭을 작게 형성할 수 있으며, 비아홀의 깊이가 얕으므로 내부에 금속 충진시 불량률이 낮은 이점이 있다. As shown in FIG. 4B, a portion of the molding layer 140 may be removed to reduce the thickness of the molding layer 140. A portion of the molding layer 140 may be removed using a method such as mechanochemical polishing (CMP). By removing the thickness of the molding layer 140 from the initial thickness t1 of the molding layer 140 to the desired thickness t2, the depth of the via hole to be formed in the molding layer 140 may be reduced. Therefore, the width of the via hole can be formed small, and since the depth of the via hole is shallow, there is an advantage in that the defective rate is low when the metal is filled inside.

배선층(150)을 형성하기 전에, 캐리어 시트(300)를 제거하고 베이스 기판(200)의 상하를 변경한다. 먼저, 배선층(150) 형성단계에서, 반도체 칩(110)과 베이스 기판(200)의 상면에 절연층(151)을 형성한다. 다음으로, 도 4의 (a)에 도시된 바와 같이, 절연층(151)에 적어도 하나 이상의 제1 오픈부(151a) 및 제2 오픈부(151b)를 형성한다. 제1 오픈부(151a)는 반도체 칩(110)의 전극단자(111)를 노출하도록 형성하고, 제2 오픈부(151b)는 베이스 기판(200)의 돌출부(220)에 형성한다. 제1 오픈부(151a) 및 제2 오픈부(151b)는 포토레지스트 형성 및 식각 등의 알려진 방법으로 형성될 수 있다.Before the wiring layer 150 is formed, the carrier sheet 300 is removed and the top and bottom of the base substrate 200 are changed. First, in the forming of the wiring layer 150, the insulating layer 151 is formed on the upper surface of the semiconductor chip 110 and the base substrate 200. Next, as shown in FIG. 4A, at least one first opening part 151a and a second opening part 151b are formed in the insulating layer 151. The first open portion 151a is formed to expose the electrode terminal 111 of the semiconductor chip 110, and the second open portion 151b is formed on the protrusion 220 of the base substrate 200. The first open portion 151a and the second open portion 151b may be formed by a known method such as photoresist formation and etching.

다음으로, 제1 오픈부(151a)를 통해 일단이 반도체 칩(110)의 전극단자(111)와 연결되고, 제2 오픈부(151b)를 통해 타단이 베이스 기판(200)의 돌출부(220)에 연결되도록 전극패턴(152)을 형성한다. 전극패턴(152)은 반도체 칩(110)의 전극단자(111)의 개수에 대응하는 개수만큼 형성할 수 있다. 전극패턴(152)은 패턴도금, 식각 등의 알려진 방법으로 형성될 수 있다. 반도체 칩(110)의 전극패턴(152)과 입출력 세그먼트(120)가 되는 베이스 기판(200)의 돌출부(220)를 전극패턴(152)으로 전기적으로 연결함에 따라 베이스 기판(200)의 일부를 전기신호의 전달 경로로 사용할 수 있다. Next, one end is connected to the electrode terminal 111 of the semiconductor chip 110 through the first open part 151a, and the other end is the protrusion 220 of the base substrate 200 through the second open part 151b. The electrode pattern 152 is formed to be connected to the electrode. The electrode pattern 152 may be formed in a number corresponding to the number of electrode terminals 111 of the semiconductor chip 110. The electrode pattern 152 may be formed by a known method such as pattern plating or etching. By electrically connecting the electrode pattern 152 of the semiconductor chip 110 and the protrusion 220 of the base substrate 200 serving as the input / output segment 120 to the electrode pattern 152, a part of the base substrate 200 is electrically connected. It can be used as a signal transmission path.

다음으로, 전극패턴(152)을 덮도록 절연층(151) 상에 보호층(153)을 형성한다. 보호층(153)은 외부와 반도체 패키지를 절연하고 물리적으로 보호할 수 있도록 알맞는 재질 및 두께로 형성될 수 있다. Next, a protective layer 153 is formed on the insulating layer 151 to cover the electrode pattern 152. The protective layer 153 may be formed of a suitable material and thickness to insulate and physically protect the outside and the semiconductor package.

도 5는 본 발명의 일실시예에 따른 반도체 패키지 제조방법에서 입출력 패드(160) 및 열방출 패드(170)를 형성하는 단계를 나타낸 도면이다. 도 5의 (a)는 입출력 패드(160) 및 열방출 패드(170)를 바라보는 방향의 평면도이며, 도 5의 (b)는 도 5의 (a)에서 A-A'에 따른 단면도이다.5 is a view illustrating a step of forming the input / output pad 160 and the heat dissipation pad 170 in the method of manufacturing a semiconductor package according to an embodiment of the present invention. FIG. 5A is a plan view of the input / output pad 160 and the heat dissipation pad 170, and FIG. 5B is a cross-sectional view taken along line AA ′ in FIG. 5A.

도 5의 (a) 및 (b)에 도시된 바와 같이, 하부패드 형성단계에서, 몰딩층(140)에 제1 비아홀(141) 및 제2 비아홀(142)을 형성한다. 제1 비아홀(141)은 베이스 기판(200)의 돌출부(220)의 하면을 노출하도록 형성되고, 제2 비아홀(142)은 반도체 칩(110)의 하면을 노출하도록 형성된다. 제1 비아홀(141)과 제2 비아홀(142)을 형성할 때, 베이스 기판(200)의 더미부(230)의 하면을 노출하는 제3 비아홀(143)을 더 형성할 수 있다.As shown in FIGS. 5A and 5B, in the lower pad forming step, the first via hole 141 and the second via hole 142 are formed in the molding layer 140. The first via hole 141 is formed to expose the bottom surface of the protrusion 220 of the base substrate 200, and the second via hole 142 is formed to expose the bottom surface of the semiconductor chip 110. When forming the first via hole 141 and the second via hole 142, a third via hole 143 exposing the bottom surface of the dummy part 230 of the base substrate 200 may be further formed.

다음으로, 제1 비아홀(141)을 통하여 베이스 기판(200)의 돌출부(220)의 하면에 연결되는 입출력 패드(160)를 형성하고, 제2 비아홀(142)을 통하여 반도체 칩(110)의 하면에 연결되는 열방출 패드(170)를 형성한다. 입출력 패드(160) 및 열방출 패드(170)를 형성할 때, 제3 비아홀(143)을 통하여 베이스 기판(200)의 더미부(230)의 하면과 연결되는 열방출 패드(170)를 더 형성할 수 있다. 도 5의 (a)에 도시된 바와 같이, 반도체 칩(110)의 하부에 형성되는 열방출 패드(170)와 더이부의 하부에 형성되는 열방출 패드(170)는 일체로 형성될 수 있다.Next, an input / output pad 160 connected to the bottom surface of the protrusion 220 of the base substrate 200 is formed through the first via hole 141, and the bottom surface of the semiconductor chip 110 is formed through the second via hole 142. A heat dissipation pad 170 is formed to be connected thereto. When the input / output pad 160 and the heat dissipation pad 170 are formed, the heat dissipation pad 170 is further formed through the third via hole 143 to be connected to the bottom surface of the dummy part 230 of the base substrate 200. can do. As shown in FIG. 5A, the heat dissipation pad 170 formed under the semiconductor chip 110 and the heat dissipation pad 170 formed on the lower portion of the semiconductor chip 110 may be integrally formed.

부가적으로, 입출력 패드(160) 및 열방출 패드(170)의 하부에 솔더층(180)을 더 형성하는 솔더층(180) 형성단계를 더 수행할 수 있다. 솔더층(180)은 외부 기판과 전기적 및 물리적 연결을 용이하게 할 수 있다.In addition, the solder layer 180 may be further formed to further form the solder layer 180 under the input / output pad 160 and the heat dissipation pad 170. The solder layer 180 may facilitate electrical and physical connection with the external substrate.

다음으로, 베이스 기판(200)의 돌출부(220)와 지지부(240)가 연결되는 부분을 기준으로, 반도체 패키지를 절단하는 단계를 수행한다. 베이스 기판(200)의 돌출부(220)와 지지부(240)가 연결되는 부분을 절단선(D)을 따라 절단하면, 서로 이격된 돌출부(220)들이 서로 연결되어 있던 지지부(240)와 분리되어, 돌출부(220) 각각이 입출력 세그먼트(도 1a의 120)가 된다. 절단선(D)을 따라 베이스 기판(200)의 더미부(230)와 지지부(240)도 분리되어, 더미부(230) 각각이 베이스 기판 세그먼트(도 1b의 130)가 된다. 절단단계를 수행하면, 돌출부(220)들이 서로 물리적, 전기적으로 분리된 입출력 세그먼트(120)가 되므로, 입출력 세그먼트(120)를 전기신호의 전달경로로 사용할 수 있게 된다.Next, the semiconductor package is cut based on a portion where the protrusion 220 and the support 240 of the base substrate 200 are connected. When a portion of the base substrate 200 that is connected to the protrusion 220 and the support 240 is cut along the cutting line D, the protrusions 220 spaced apart from each other are separated from the support 240 that is connected to each other. Each of the protrusions 220 becomes an input / output segment (120 in FIG. 1A). A dummy portion 230 and a support portion 240 of the base substrate 200 are also separated along the cutting line D, and each of the dummy portions 230 becomes a base substrate segment (130 in FIG. 1B). When the cutting step is performed, since the protrusions 220 become the input / output segments 120 that are physically and electrically separated from each other, the input / output segments 120 may be used as the transmission paths of the electrical signals.

본 발명의 일실시예에 따른 반도체 패키지 제조방법은, 베이스 기판(200)에 서펜타인 형상의 둘레(211)로 수용부(210)를 형성한 다음, 반도체 칩(110) 실장, 몰딩층(140) 형성, 배선층(150) 형성 등의 단계를 수행한 다음 최종적으로 절단단계에 이르러서 돌출부(220)가 베이스 기판(200)과 분리되어 입출력 세그먼트(120)가 형성된다. 따라서 처음부터 입출력 세그먼트(120)를 서로 분리된 상태로 반도체 칩(110) 주변에 배치하는 방식에 비하여, 입출력 세그먼트(120)를 정확한 위치에 형성할 수 있어서 불량률이 낮고 공정난이도가 쉬운 이점이 있다. In the method of manufacturing a semiconductor package according to an embodiment of the present invention, the receiving portion 210 is formed on the base substrate 200 with a circumference 211 having a serpentine shape, and then a semiconductor chip 110 is mounted and a molding layer ( 140, forming the wiring layer 150, and the like, and finally, the cutting step is performed to separate the protrusion 220 from the base substrate 200 to form the input / output segment 120. Therefore, the input / output segment 120 can be formed at an accurate position in the vicinity of the semiconductor chip 110 in a state where the input / output segments 120 are separated from each other, and thus the defect rate is low and the process difficulty is easy. .

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다. Although the present invention has been described in detail through specific examples, it is intended to describe the present invention in detail, and the present invention is not limited thereto, and should be understood by those skilled in the art within the technical spirit of the present invention. It is obvious that the modifications and improvements are possible.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.All simple modifications and variations of the present invention fall within the scope of the present invention, and the specific scope of protection of the present invention will be apparent from the appended claims.

110: 반도체 칩
111: 전극단자
120: 입출력 세그먼트
130: 베이스 기판 세그먼트
140: 몰딩층
141: 제1 비아홀
142: 제2 비아홀
143: 제3 비아홀
150: 배선층
151: 절연층
151a: 제1 오픈부
151b: 제2 오픈부
152: 전극패턴
153: 보호층
160: 입출력 패드
170: 열방출 패드
180: 솔더층
200: 베이스 기판
210: 수용부
211: 수용부의 둘레
220: 돌출부
230: 더미부
240: 고정부
300: 캐리어시트110: semiconductor chip
111: electrode terminal
120: input / output segment
130: base substrate segment
140: molding layer
141: first via hole
142: second via hole
143: third via hole
150: wiring layer
151: insulation layer
151a: first opening part
151b: second open portion
152: electrode pattern
153: protective layer
160: input and output pad
170: heat release pad
180: solder layer
200: base substrate
210: receiver
211: circumference of the receptacle
220: protrusion
230: dummy part
240: fixed part
300: carrier sheet

Claims (8)

삭제delete 삭제delete 삭제delete 삭제delete 금속 재질의 베이스 기판에, 둘레의 적어도 일부가 서펜타인 형상으로 형성되어 내측으로 베이스 기판의 일부가 돌출되는 복수의 돌출부를 갖는 수용부를 형성하는 기판패턴 형성단계;
상기 수용부에 반도체 칩을 실장하고, 상기 베이스 기판과 반도체 칩의 사이 및 하면을 덮도록 몰딩층을 형성하며, 상기 반도체 칩의 전극패드와 상기 베이스 기판의 돌출부를 전기적으로 연결하는 배선층을 형성하는 단계; 및
상기 돌출부와 상기 베이스 기판이 연결되는 부분을 기준으로 절단하여, 상기 베이스 기판과 전기적으로 절연되고 서로 이격된 복수의 입출력 세그먼트를 형성하는 절단단계를 포함하는, 반도체 패키지 제조방법.A substrate pattern forming step of forming a receiving portion having a plurality of protrusions on the base substrate made of a metal material having at least a portion of the periphery formed in a serpentine shape to protrude a portion of the base substrate inwardly;
Mounting a semiconductor chip in the receiving portion, forming a molding layer to cover the lower surface and between the base substrate and the semiconductor chip, and to form a wiring layer for electrically connecting the electrode pad of the semiconductor chip and the protrusion of the base substrate step; And
And cutting to form a plurality of input / output segments electrically insulated from the base substrate and spaced apart from each other by cutting based on a portion where the protrusion and the base substrate are connected to each other. 청구항 5에 있어서,
상기 배선층을 형성하는 단계 이후에,
상기 몰딩층에, 상기 돌출부를 노출시키는 적어도 하나의 제1 비아홀 및 상기 반도체 칩의 전극패드를 노출시키는 적어도 하나의 제2 비아홀을 형성하는 비아홀 형성단계; 및
상기 몰딩층 상에 상기 제1 비아홀을 통해 상기 돌출부와 연결되는 입출력 패드 및 상기 제2 비아홀을 통해 상기 반도체 칩의 하면과 연결되는 열방출 패드를 형성하는 하부패드 형성단계를 더 포함하는, 반도체 패키지 제조방법.The method according to claim 5,
After forming the wiring layer,
Forming a via hole in the molding layer, forming at least one first via hole exposing the protrusion and at least one second via hole exposing an electrode pad of the semiconductor chip; And
A semiconductor package may further include forming an input / output pad connected to the protrusion through the first via hole and a heat pad formed on the molding layer through a second via hole, and a heat release pad connected to a bottom surface of the semiconductor chip. Manufacturing method. 청구항 6에 있어서,
상기 비아홀 형성단계는
상기 베이스 기판의 더미부를 노출시키는 적어도 하나의 제3 비아홀을 더 형성하고,
상기 하부패드 형성단계는
상기 제3 비아홀을 통해 상기 베이스 기판의 더미부의 하면과 연결되는 열방출 패드를 더 형성하는, 반도체 패키지 제조방법.The method according to claim 6,
The via hole forming step
Forming at least one third via hole exposing the dummy portion of the base substrate,
The lower pad forming step
And forming a heat dissipation pad connected to the bottom surface of the dummy part of the base substrate through the third via hole. 청구항 6에 있어서,
상기 몰딩층을 형성한 후에, 상기 몰딩층의 일부를 제거하여 상기 몰딩층의 두께를 줄이는 단계; 및
상기 하부패드 형성단계 후에, 상기 입출력 패드 및 상기 열방출 패드의 하부에 솔더층을 형성하는 단계를 더 포함하는, 반도체 패키지 제조방법.The method according to claim 6,
After forming the molding layer, removing a portion of the molding layer to reduce the thickness of the molding layer; And
After the lower pad forming step, further comprising the step of forming a solder layer on the lower portion of the input and output pads and the heat dissipation pad.
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