KR102021772B1 - Printed circuit board having double side embedded circuit and method of manufacturing the same - Google Patents

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Abstract

코어층의 양면에 제1 및 제2 회로패턴이 각각 매립되는 양면 임베디드 회로를 갖는 인쇄회로기판 및 그 제조 방법에 대하여 개시한다.
본 발명에 따른 양면 임베디드 회로를 갖는 인쇄회로기판은 제1면 및 상기 제1면에 반대되는 제2면을 갖는 코어층; 상기 코어층의 제1면의 내부에 매립된 제1 회로패턴; 상기 코어층의 제2면의 내부에 매립된 제2 회로패턴; 및 상기 코어층의 내부에 배치되어, 상기 제1 회로패턴 및 제2 회로패턴을 연결하는 비아 전극;을 포함하는 것을 특징으로 한다.Disclosed are a printed circuit board having a double-sided embedded circuit in which first and second circuit patterns are embedded in both surfaces of a core layer, and a method of manufacturing the same.
A printed circuit board having a double-sided embedded circuit according to the present invention includes a core layer having a first surface and a second surface opposite to the first surface; A first circuit pattern embedded in the first surface of the core layer; A second circuit pattern embedded in the second surface of the core layer; And a via electrode disposed in the core layer to connect the first circuit pattern and the second circuit pattern.

Description

양면 임베디드 회로를 갖는 인쇄회로기판 및 그 제조 방법{PRINTED CIRCUIT BOARD HAVING DOUBLE SIDE EMBEDDED CIRCUIT AND METHOD OF MANUFACTURING THE SAME}Printed circuit board having double-sided embedded circuit and manufacturing method thereof {PRINTED CIRCUIT BOARD HAVING DOUBLE SIDE EMBEDDED CIRCUIT AND METHOD OF MANUFACTURING THE SAME}

본 발명은 인쇄회로기판 및 그 제조 방법에 관한 것으로, 보다 상세하게는 코어층의 양면에 제1 및 제2 회로패턴이 각각 매립되는 양면 임베디드 회로를 갖는 인쇄회로기판 및 그 제조 방법에 관한 것이다.The present invention relates to a printed circuit board and a method for manufacturing the same, and more particularly, to a printed circuit board having a double-sided embedded circuit in which the first and second circuit patterns are embedded on both sides of the core layer, respectively.

전자 기기의 소형화에 따라, 전자 부품이 보다 고기능화되고 보다 더 소형화되고 있다. 특히, 휴대폰이나 휴대 컴퓨터 등과 같은 휴대 단말 기기의 두께를 줄이기 위해, 이에 탑재되는 부품의 두께 감소가 크게 요구되고 있다.With the miniaturization of electronic devices, electronic components are becoming more functional and more compact. In particular, in order to reduce the thickness of a portable terminal device such as a mobile phone or a portable computer, there is a great demand for reducing the thickness of components mounted thereon.

부품의 소형화를 위해서 부품 패키지의 두께를 감소시키는 요구가 증대되고 있다. 이에 따라, 소자들이 실장되는 인쇄회로기판(printed circuit board : PCB)의 전체 두께 또한 얇을 것을 요구하고 있다.In order to miniaturize components, there is an increasing demand for reducing the thickness of component packages. Accordingly, the overall thickness of the printed circuit board (PCB) on which the devices are mounted is also required to be thin.

최근, 전자 제품에서의 경량화, 초소형화 및 박형화로 인쇄회로기판의 전체 두께는 중요한 역할을 하게 되었다.In recent years, the overall thickness of printed circuit boards has played an important role due to weight reduction, miniaturization and thinning in electronic products.

이를 위해, 종래에는 코어층의 일면에 배치되는 회로패턴을 매립시키는 임베디드 회로를 갖는 인쇄회로기판에 대한 연구가 활발히 진행되고 있다.To this end, conventionally, research on a printed circuit board having an embedded circuit for embedding a circuit pattern disposed on one surface of a core layer has been actively conducted.

그러나, 종래의 임베디드 회로를 갖는 인쇄회로기판은 코어층의 한쪽 면의 회로패턴만이 매립되는 구조를 갖는데 기인하여 미세 피치를 구현하는데 한계가 있었다.However, the conventional printed circuit board having an embedded circuit has a limitation in implementing a fine pitch due to the structure in which only a circuit pattern of one side of the core layer is embedded.

관련 선행문헌으로는 대한민국 등록특허공보 제10-1086835호(2011.11.24. 공고)가 있으며, 상기 문헌에는 임베디드 인쇄회로기판 및 그 제조 방법이 기재되어 있다.Related prior arts are Korean Patent Publication No. 10-1086835 (Nov. 24, 2011), which discloses an embedded printed circuit board and a method of manufacturing the same.

본 발명의 목적은 코어층의 양면에 제1 및 제2 회로패턴이 각각 매립되는 양면 임베디드 회로를 갖는 인쇄회로기판 및 그 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a printed circuit board having a double-sided embedded circuit in which first and second circuit patterns are embedded in both surfaces of the core layer, and a manufacturing method thereof.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 양면 임베디드 회로를 갖는 인쇄회로기판은 제1면 및 상기 제1면에 반대되는 제2면을 갖는 코어층; 상기 코어층의 제1면의 내부에 매립된 제1 회로패턴; 상기 코어층의 제2면의 내부에 매립된 제2 회로패턴; 및 상기 코어층의 내부에 배치되어, 상기 제1 회로패턴 및 제2 회로패턴을 연결하는 비아 전극;을 포함하는 것을 특징으로 한다.A printed circuit board having a double-sided embedded circuit according to an embodiment of the present invention for achieving the above object comprises a core layer having a first surface and a second surface opposite to the first surface; A first circuit pattern embedded in the first surface of the core layer; A second circuit pattern embedded in the second surface of the core layer; And a via electrode disposed in the core layer to connect the first circuit pattern and the second circuit pattern.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 양면 임베디드 회로를 갖는 인쇄회로기판 제조 방법은 (a) 접착 부재를 매개로 제1 캐리어 부재 및 제2 캐리어 부재를 합착하는 단계; (b) 상기 제1 및 제2 캐리어 부재의 상면에 제1 및 제2 회로패턴을 형성하는 단계; (c) 상기 접착 부재로부터 상기 제1 회로패턴이 형성된 제1 캐리어 부재와 상기 제2 회로패턴이 형성된 제2 캐리어 부재를 분리하는 단계; (d) 상기 제1 및 제2 회로패턴이 서로 마주보도록 정렬시킨 상태에서, 상기 제1 및 제2 캐리어 부재의 사이로 코어층을 삽입시킨 후, 상기 제1 및 제2 캐리어 부재와 코어층을 합착하여 상기 제1 및 제2 회로패턴을 상기 코어층에 매립하는 단계; (e) 상기 제1 및 제2 회로패턴이 매립된 코어층으로부터 상기 제1 및 제2 캐리어 부재를 제거하는 단계; 및 (f) 상기 제1 회로패턴 및 코어층을 관통하여 상기 제2 회로패턴의 일부를 노출시키는 비아 홀을 형성한 후, 상기 비아 홀 내에 비아 전극을 형성하는 단계;를 포함하는 것을 특징으로 한다.A printed circuit board manufacturing method having a double-sided embedded circuit according to an embodiment of the present invention for achieving the above object comprises the steps of: (a) bonding the first carrier member and the second carrier member via an adhesive member; (b) forming first and second circuit patterns on upper surfaces of the first and second carrier members; (c) separating the first carrier member on which the first circuit pattern is formed from the second carrier member on which the second circuit pattern is formed from the adhesive member; (d) inserting a core layer between the first and second carrier members while the first and second circuit patterns are aligned to face each other, and then bonding the first and second carrier members to the core layer. Embedding the first and second circuit patterns in the core layer; (e) removing the first and second carrier members from the core layer in which the first and second circuit patterns are embedded; And (f) forming a via hole through the first circuit pattern and the core layer to expose a portion of the second circuit pattern, and then forming a via electrode in the via hole. .

본 발명에 따른 양면 임베디드 회로를 갖는 인쇄회로기판 및 그 제조 방법은 코어층의 제1면 및 제2면의 내부에 각각 삽입 배치되는 제1 및 제2 회로패턴 상호 간이 대칭 구조를 갖도록 마주보게 배치되는 것에 의해, 코어층의 양면에 제1 및 제2 회로패턴이 매립되는 양면 임베디드 타입의 회로 구조를 갖는다.A printed circuit board having a double-sided embedded circuit and a method of manufacturing the same according to the present invention are disposed to have a symmetrical structure between the first and second circuit patterns inserted into the first and second surfaces of the core layer, respectively. By doing so, it has a circuit structure of a double-sided embedded type in which the first and second circuit patterns are embedded in both surfaces of the core layer.

이 결과, 본 발명에 따른 양면 임베디드 회로를 갖는 인쇄회로기판 및 그 제조 방법은 코어층의 제1면 및 제2면의 내부에 제1 및 제2 회로패턴이 각각 매립되는 양면 임베디드 타입(double embedded type)의 회로가 제1 및 제2 캐리어 부재를 이용하여 미리 형성된 상태에서 코어층에 전사시키는 방식으로 매립이 이루어지기 때문에 코어층의 양면에 매립되는 제1 및 제2 회로패턴에 대한 미세 피치(fine pitch)를 구현하는 것이 가능해질 수 있게 된다.As a result, a printed circuit board having a double-sided embedded circuit and a method of manufacturing the same according to the present invention have a double embedded type in which first and second circuit patterns are embedded in the first and second surfaces of the core layer, respectively. type) and the fine pitch of the first and second circuit patterns embedded in both surfaces of the core fine pitch).

도 1은 본 발명의 실시예에 따른 양면 임베디드 회로를 갖는 인쇄회로기판을 나타낸 단면도.
도 2 내지 도 12는 본 발명의 실시예에 따른 양면 임베디드 회로를 갖는 인쇄회로기판 제조 방법을 나타낸 공정 단면도.
도 13 및 도 14는 제1 및 제2 회로패턴의 위치 정렬 과정을 설명하기 위한 모식도.1 is a cross-sectional view showing a printed circuit board having a double-sided embedded circuit according to an embodiment of the present invention.
2 to 12 are process cross-sectional views showing a printed circuit board manufacturing method having a double-sided embedded circuit according to an embodiment of the present invention.
13 and 14 are schematic diagrams for explaining a position alignment process of the first and second circuit patterns.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.Advantages and features of the present invention and methods for achieving them will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various different forms, only the present embodiments to make the disclosure of the present invention complete, and common knowledge in the art to which the present invention pertains. It is provided to fully inform the person having the scope of the invention, which is defined only by the scope of the claims. Like reference numerals refer to like elements throughout.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 따른 양면 임베디드 회로를 갖는 인쇄회로기판 및 그 제조 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a printed circuit board having a double-sided embedded circuit according to a preferred embodiment of the present invention and a manufacturing method thereof will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 양면 임베디드 회로를 갖는 인쇄회로기판을 나타낸 단면도이다.1 is a cross-sectional view of a printed circuit board having a double-sided embedded circuit according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시예에 따른 양면 임베디드 회로를 갖는 인쇄회로기판(100)은 코어층(110), 제1 회로패턴(120), 제2 회로패턴(130) 및 비아 전극(140)을 포함한다.1, a printed circuit board 100 having a double-sided embedded circuit according to an exemplary embodiment of the present invention may include a core layer 110, a first circuit pattern 120, a second circuit pattern 130, and a via electrode ( 140).

코어층(110)은 제1면(110a) 및 제1면(110a)에 반대되는 제2면(110b)을 갖는 플레이트 형상을 가질 수 있다. 이러한 코어층(110)은 인쇄회로기판(100)의 몸체를 이루는 부분으로, 그 재질로는 에폭시 수지(epoxy resin), 폴리이미드 수지(polyimide resin), 프리프레그(prepreg) 등이 이용될 수 있다. 이 외에도, 코어층(110)의 재질로는 아미노 수지, 페놀 수지, 우레아 수지, 멜라민 수지, 불포화 폴리에스테르 수지 및 폴리우레탄 수지를 포함하는 열경화성 수지 중 선택된 어느 하나가 이용될 수도 있다.The core layer 110 may have a plate shape having a first surface 110a and a second surface 110b opposite to the first surface 110a. The core layer 110 is a part constituting the body of the printed circuit board 100, the material may be epoxy resin, polyimide resin, prepreg and the like. . In addition, as the material of the core layer 110, any one selected from a thermosetting resin including an amino resin, a phenol resin, a urea resin, a melamine resin, an unsaturated polyester resin, and a polyurethane resin may be used.

제1 회로패턴(120)은 코어층(110)의 제1면(110a)의 내부에 매립되고, 제2 회로패턴(130)은 코어층(110)의 제2면(110b)의 내부에 매립된다.The first circuit pattern 120 is embedded in the first surface 110a of the core layer 110, and the second circuit pattern 130 is embedded in the second surface 110b of the core layer 110. do.

이러한 제1 및 제2 회로패턴(120, 130)의 재질로는 구리(Cu), 금(Au), 은(Ag), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 크롬(Cr) 등에서 선택된 1종 또는 2종 이상의 합금이 이용될 수 있다.The materials of the first and second circuit patterns 120 and 130 may include copper (Cu), gold (Au), silver (Ag), nickel (Ni), titanium (Ti), aluminum (Al), and chromium (Cr). One kind or two or more kinds of alloys selected from the above) may be used.

특히, 제1 및 제2 회로패턴(120, 130)은 코어층(110)의 제1면(110a) 및 제2면(110b)의 내부에 각각 삽입 배치되며, 제1 및 제2 회로패턴(120, 130) 상호 간이 대칭 구조를 갖도록 마주보게 된다. 이로 인해, 코어층(110)의 양면에 제1 및 제2 회로패턴(120, 130)이 매립되는 양면 임베디드 타입(double embedded type)의 회로 구조를 갖는다.In particular, the first and second circuit patterns 120 and 130 may be inserted into the first and second surfaces 110a and 110b of the core layer 110, respectively. 120, 130) to face each other to have a symmetric structure. For this reason, the first and second circuit patterns 120 and 130 are embedded in both surfaces of the core layer 110 to have a double embedded type circuit structure.

즉, 본 발명의 실시예에 따른 양면 임베디드 회로를 갖는 인쇄회로기판(100)은 제1 및 제2 캐리어 부재(미도시) 상에서 선택적인 패터닝을 각각 실시하여 제1 및 제2 회로패턴(120, 130)을 형성한 후, 제1 및 제2 회로패턴(120, 130)이 형성된 제1 및 제2 캐리어 부재를 서로 마주보도록 배치시킨 상태에서 제1 및 제2 캐리어 부재와 코어층(110)을 합착하는 것에 의해 제1 및 제2 회로패턴(120, 130)이 코어층(110)의 양면에 전사되는 양면 임베디드 회로 구조를 갖게 된다.That is, the printed circuit board 100 having the double-sided embedded circuit according to the embodiment of the present invention performs selective patterning on the first and second carrier members (not shown), respectively, so that the first and second circuit patterns 120, 130, the first and second carrier members and the core layer 110 may be disposed in a state in which the first and second carrier members on which the first and second circuit patterns 120 and 130 are formed are disposed to face each other. By bonding, the first and second circuit patterns 120 and 130 have a double-sided embedded circuit structure in which both surfaces of the core layer 110 are transferred.

따라서, 본 발명의 실시예에 따른 양면 임베디드 회로를 갖는 인쇄회로기판(100)은, 코어층(110) 상에 제1 및 제2 회로패턴(120, 130)을 직접 형성하거나, 코어층(110)의 일면에만 회로패턴이 형성되는 것이 아니라, 코어층(110)의 양면에 제1 및 제2 회로패턴(120, 130)이 매립되는 양면 임베디드 회로 구조를 갖는다.Therefore, in the printed circuit board 100 having the double-sided embedded circuit according to the embodiment of the present invention, the first and second circuit patterns 120 and 130 are directly formed on the core layer 110 or the core layer 110 is formed. The circuit pattern is not formed only on one surface of the substrate), but has a double-sided embedded circuit structure in which the first and second circuit patterns 120 and 130 are embedded in both surfaces of the core layer 110.

이 결과, 본 발명의 실시예에 따른 양면 임베디드 회로를 갖는 인쇄회로기판(100)은 코어층(110)의 제1면(110a) 및 제2면(110b)의 내부에 제1 및 제2 회로패턴(120, 130)이 각각 매립되는 양면 임베디드 타입(double embedded type)의 회로가 제1 및 제2 캐리어 부재를 이용하여 미리 형성된 상태에서 코어층(110)에 전사시키는 방식으로 매립이 이루어지기 때문에 코어층(110)의 양면에 매립되는 제1 및 제2 회로패턴(120, 130)에 대한 미세 피치(fine pitch)를 구현하는 것이 가능해질 수 있게 된다.As a result, the printed circuit board 100 having the double-sided embedded circuit according to the embodiment of the present invention has the first and second circuits inside the first surface 110a and the second surface 110b of the core layer 110. Since the embedding of the double embedded type circuit in which the patterns 120 and 130 are embedded is transferred to the core layer 110 in a pre-formed state using the first and second carrier members, It is possible to implement a fine pitch for the first and second circuit patterns 120 and 130 embedded in both surfaces of the core layer 110.

비아 전극(140)은 코어층(110)의 내부에 배치되어, 제1 회로패턴(120) 및 제2 회로패턴(130)을 전기적으로 연결한다. 이러한 비아 전극(140)은 코어층(110)의 가장자리 부분에 배치될 수 있으나, 반드시 이에 제한되는 것은 아니다. 즉, 비아 전극(140)은 코어층(110)의 중앙 부분에만 배치되거나, 또는 가장자리 부분 및 중앙 부분에 각각 배치될 수도 있다.The via electrode 140 is disposed inside the core layer 110 to electrically connect the first circuit pattern 120 and the second circuit pattern 130. The via electrode 140 may be disposed at an edge portion of the core layer 110, but is not limited thereto. That is, the via electrode 140 may be disposed only at the center portion of the core layer 110 or may be disposed at the edge portion and the center portion, respectively.

이때, 비아 전극(140)의 재질로는, 제1 및 제2 회로패턴(120, 130)과 마찬가지로, 구리(Cu), 금(Au), 은(Ag), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 크롬(Cr) 등에서 선택된 1종 또는 2종 이상의 합금이 이용될 수 있다.In this case, as the material of the via electrode 140, similar to the first and second circuit patterns 120 and 130, copper (Cu), gold (Au), silver (Ag), nickel (Ni), and titanium (Ti) may be used. ), Aluminum (Al), chromium (Cr) and the like, one or two or more alloys selected from may be used.

이러한 비아 전극(140)은 몸체부(142) 및 돌출부(144)를 갖는다.The via electrode 140 has a body portion 142 and a protrusion 144.

비아 전극의 몸체부(142)는 제1 회로패턴(120) 및 코어층(110) 내에 삽입되어, 일단은 제1 회로패턴(120)과 전기적으로 연결되고, 타단은 제2 회로패턴(130)과 전기적으로 연결된다. 이에 따라, 비아 전극의 몸체부(142)는 코어층(110) 및 제2 회로패턴(130)의 합산 두께와 실질적으로 동일한 두께를 가질 수 있다.The body portion 142 of the via electrode is inserted into the first circuit pattern 120 and the core layer 110 so that one end is electrically connected to the first circuit pattern 120 and the other end is the second circuit pattern 130. Is electrically connected to the Accordingly, the body portion 142 of the via electrode may have a thickness substantially the same as the combined thickness of the core layer 110 and the second circuit pattern 130.

비아 전극의 돌출부(144)는 비아 전극의 몸체부(142)로부터 연장되어, 코어층(110)의 제1면(110a)으로부터 일부가 돌출된다. 이러한 비아 전극의 돌출부(144)는 비아 전극의 몸체부(142)와 동일 공정에서 형성되어 일체로 연결되는 일체형 구조를 가질 수 있다.The protruding portion 144 of the via electrode extends from the body portion 142 of the via electrode, and a portion of the via electrode protrudes from the first surface 110a of the core layer 110. The protrusion 144 of the via electrode may have an integrated structure formed in the same process as the body 142 of the via electrode and connected integrally.

또한, 본 발명의 실시예에 따른 양면 임베디드 회로를 갖는 인쇄회로기판(100)은 제1 및 제2 솔더 마스크 패턴(150, 160)을 더 포함할 수 있다.In addition, the printed circuit board 100 having a double-sided embedded circuit according to an embodiment of the present invention may further include first and second solder mask patterns 150 and 160.

제1 솔더 마스크 패턴(150)은 코어층(110)의 제1면(110a) 및 제1 회로패턴(120)을 덮는다. 또한, 제1 솔더 마스크 패턴(150)은 비아 전극의 돌출부(144) 일부를 덮을 수 있다. 이때, 제1 솔더 마스크 패턴(150)은 비아 전극의 돌출부(144)의 일부를 노출시키는 제1 개구(G1)를 가질 수 있다.The first solder mask pattern 150 covers the first surface 110a and the first circuit pattern 120 of the core layer 110. In addition, the first solder mask pattern 150 may cover a portion of the protrusion 144 of the via electrode. In this case, the first solder mask pattern 150 may have a first opening G1 exposing a part of the protrusion 144 of the via electrode.

제2 솔더 마스크 패턴(160)은 코어층(110)의 제2면(110b) 및 제2 회로패턴(130)을 덮는다. 이때, 제2 솔더 마스크 패턴(160)은 제2 회로패턴(130)의 일부를 노출시키는 제2 개구(G2)를 가질 수 있다. 이러한 제1 개구(G1) 및 제2 개구(G2)는 반드시 설계되어야 하는 것은 아니며, 필요에 따라 선택적으로 설계하지 않을 수도 있다.The second solder mask pattern 160 covers the second surface 110b and the second circuit pattern 130 of the core layer 110. In this case, the second solder mask pattern 160 may have a second opening G2 exposing a part of the second circuit pattern 130. The first opening G1 and the second opening G2 are not necessarily designed, and may not be selectively designed as necessary.

제1 및 제2 솔더 마스크 패턴(150, 160)의 재질로는 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택될 수 있다.The first and second solder mask patterns 150 and 160 may be formed of photo solder resist (PSR), liquid photosensitive coverlay, photo polyimide film, epoxy resin, or the like. Can be selected.

전술한 본 발명의 실시예에 따른 양면 임베디드 회로를 갖는 인쇄회로기판은 코어층의 제1면 및 제2면의 내부에 각각 삽입 배치되는 제1 및 제2 회로패턴 상호 간이 대칭 구조를 갖도록 마주보게 배치되는 것에 의해, 코어층의 양면에 제1 및 제2 회로패턴이 매립되는 양면 임베디드 타입의 회로 구조를 갖는다.The printed circuit board having the double-sided embedded circuit according to the above-described embodiment of the present invention faces each other to have a symmetrical structure between the first and second circuit patterns inserted into and disposed inside the first and second surfaces of the core layer, respectively. By being arrange | positioned, it has a circuit structure of the double-sided embedded type in which the 1st and 2nd circuit pattern is embedded in both surfaces of a core layer.

이 결과, 본 발명의 실시예에 따른 양면 임베디드 회로를 갖는 인쇄회로기판은 코어층의 제1면 및 제2면의 내부에 제1 및 제2 회로패턴이 각각 매립되는 양면 임베디드 타입(double embedded type)의 회로가 제1 및 제2 캐리어 부재를 이용하여 미리 형성된 상태에서 코어층에 전사시키는 방식으로 매립이 이루어지기 때문에 코어층의 양면에 매립되는 제1 및 제2 회로패턴에 대한 미세 피치(fine pitch)를 구현하는 것이 가능해질 수 있게 된다.As a result, a printed circuit board having a double-sided embedded circuit according to an embodiment of the present invention has a double embedded type in which first and second circuit patterns are embedded in the first and second surfaces of the core layer, respectively. Since the buried circuit is filled in such a manner as to transfer the core to the core layer in a pre-formed state using the first and second carrier members, the fine pitch of the first and second circuit patterns embedded on both sides of the core layer is fine. pitch can be implemented.

이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 양면 임베디드 회로를 갖는 인쇄회로기판 제조 방법에 대하여 설명하도록 한다.Hereinafter, a method of manufacturing a printed circuit board having a double-sided embedded circuit according to an exemplary embodiment of the present invention will be described with reference to the accompanying drawings.

도 2 내지 도 12는 본 발명의 실시예에 따른 양면 임베디드 회로를 갖는 인쇄회로기판 제조 방법을 나타낸 공정 단면도이다.2 to 12 are cross-sectional views illustrating a method of manufacturing a printed circuit board having a double-sided embedded circuit according to an exemplary embodiment of the present invention.

도 2에 도시된 바와 같이, 접착 부재(30)를 매개로 제1 캐리어 부재(10) 및 제2 캐리어 부재(20)를 합착한다.As shown in FIG. 2, the first carrier member 10 and the second carrier member 20 are bonded to each other via the adhesive member 30.

이때, 제1 캐리어 부재(10)는 제1 캐리어 몸체(11), 제1 캐리어 몸체(11) 상에 적층된 제1 캐리어 금속층(12), 제1 캐리어 금속층(12) 상에 적층된 제1 캐리어 씨드층(13)을 갖는다.In this case, the first carrier member 10 may include a first carrier body 11, a first carrier metal layer 12 stacked on the first carrier body 11, and a first carrier metal layer 12 stacked on the first carrier metal layer 12. The carrier seed layer 13 is provided.

또한, 제2 캐리어 부재(20)는 제2 캐리어 몸체(21), 제2 캐리어 몸체(21) 상에 적층된 제2 캐리어 금속층(22), 제2 캐리어 금속층(22) 상에 적층된 제2 캐리어 씨드층(23)을 갖는다.In addition, the second carrier member 20 may include a second carrier body 21, a second carrier metal layer 22 stacked on the second carrier body 21, and a second carrier metal layer 22 stacked on the second carrier metal layer 22. The carrier seed layer 23 is provided.

본 단계시, 제1 캐리어 부재(10)의 제1 캐리어 몸체(11)와 제2 캐리어 부재(20)의 제2 캐리어 몸체(21) 사이에 접착 부재(23)를 배치시킨 상태에서 합착되는 것이 바람직하다. 이에 따라, 제1 및 제2 캐리어 부재(10, 20)는 접착 부재(30)에 의해 상호 간이 접합되며, 제1 및 제2 캐리어 부재(10, 20) 상호 간이 대칭 구조를 갖게 된다.In this step, when the adhesive member 23 is disposed between the first carrier body 11 of the first carrier member 10 and the second carrier body 21 of the second carrier member 20, it is bonded. desirable. Accordingly, the first and second carrier members 10 and 20 are bonded to each other by the adhesive member 30, and the first and second carrier members 10 and 20 have a symmetrical structure between the first and second carrier members 10 and 20.

다음으로, 도 3에 도시된 바와 같이, 제1 및 제2 캐리어 부재(10, 20)의 상면에 제1 및 제2 회로패턴(120, 130)을 각각 형성한다.Next, as shown in FIG. 3, first and second circuit patterns 120 and 130 are formed on upper surfaces of the first and second carrier members 10 and 20, respectively.

이러한 제1 및 제2 회로패턴(120, 130)은 제1 및 제2 캐리어 부재(10, 20)의 제1 및 제2 캐리어 씨드층(13, 23)을 매개로 전해 도금 또는 무전해 도금으로 제1 및 제2 금속층(미도시)을 각각 형성하고, 제1 및 제2 금속층을 선택적으로 패터닝하는 것에 의해 형성될 수 있다.The first and second circuit patterns 120 and 130 may be electroplated or electroless plated through the first and second carrier seed layers 13 and 23 of the first and second carrier members 10 and 20. It can be formed by forming first and second metal layers (not shown), respectively, and selectively patterning the first and second metal layers.

이와 같이, 본 발명에서는 제1 및 제2 캐리어 부재(10, 20) 상에서 제1 및 제2 회로패턴(120, 130)이 각각 패터닝되어 형성되기 때문에 미세 피치(fine pitch)를 구현하는 것이 가능해질 수 있게 된다.As described above, in the present invention, since the first and second circuit patterns 120 and 130 are patterned on the first and second carrier members 10 and 20, respectively, it is possible to realize a fine pitch. It becomes possible.

이러한 제1 및 제2 회로패턴(120, 130)의 재질로는 구리(Cu), 금(Au), 은(Ag), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 크롬(Cr) 등에서 선택된 1종 또는 2종 이상의 합금이 이용될 수 있다.The materials of the first and second circuit patterns 120 and 130 may include copper (Cu), gold (Au), silver (Ag), nickel (Ni), titanium (Ti), aluminum (Al), and chromium (Cr). One kind or two or more kinds of alloys selected from the above) may be used.

도 4에 도시된 바와 같이, 접착 부재(30)로부터 제1 회로패턴(120)이 형성된 제1 캐리어 부재(10)와 제2 회로패턴(130)이 형성된 제2 캐리어 부재(20)를 떼어낸다. 이에 따라, 제1 회로패턴(120)이 형성된 제1 캐리어 부재(10)와 제2 회로패턴(130)이 형성된 제2 캐리어 부재(20)가 상호 분리된다.As shown in FIG. 4, the first carrier member 10 having the first circuit pattern 120 and the second carrier member 20 having the second circuit pattern 130 are removed from the adhesive member 30. . Accordingly, the first carrier member 10 having the first circuit pattern 120 and the second carrier member 20 having the second circuit pattern 130 are separated from each other.

도 5에 도시된 바와 같이, 제1 및 제2 회로패턴(120, 130)이 서로 마주보도록 제1 및 제2 회로패턴(120, 130)이 형성된 제1 및 제2 캐리어 부재(10, 20)를 180°씩 회전시켜 위치 정렬시킨다.As shown in FIG. 5, the first and second carrier members 10 and 20 in which the first and second circuit patterns 120 and 130 are formed so that the first and second circuit patterns 120 and 130 face each other. Rotate by 180 ° to align position.

다음으로, 제1 및 제2 회로패턴(120, 130)이 서로 마주보도록 정렬된 제1 및 제2 캐리어 부재(10, 20)의 사이로 코어층(110)을 삽입시킨다.Next, the core layer 110 is inserted between the first and second carrier members 10 and 20 arranged such that the first and second circuit patterns 120 and 130 face each other.

한편, 도 13 및 도 14는 제1 및 제2 회로패턴의 위치 정렬 과정을 설명하기 위한 모식도로, 이를 참조하여 보다 구체적으로 설명하도록 한다.13 and 14 are schematic diagrams for describing a position alignment process of the first and second circuit patterns, which will be described in more detail with reference to the drawings.

먼저, 도 13에 도시된 바와 같이, 제1 및 제2 회로패턴(120, 130)의 위치 정렬은 제1 캐리어 부재(10)와 이격된 상부 또는 제2 캐리어 부재(20)와 이격된 하부에 배치된 위치 정렬 조사 유닛(200)으로부터 조사되는 광을 이용하는 방식이 적용될 수 있다.First, as shown in FIG. 13, the alignment of the first and second circuit patterns 120 and 130 may be disposed at an upper portion spaced apart from the first carrier member 10 or a lower portion spaced apart from the second carrier member 20. The manner of using the light irradiated from the arranged alignment irradiation unit 200 may be applied.

이와 같이, 위치 정렬 조사 유닛(200)으로부터 조사되는 광을 이용하여 제1 및 제2 회로패턴(120, 130)의 위치를 이미지화하는 방식으로 얼라인이 이루어질 수 있게 된다. 이를 위해, 위치 정렬 조사 유닛(200)의 광원으로는 엑스-레이(X-ray)가 이용될 수 있으나, 이에 제한되는 것은 아니다.As such, the alignment may be performed by imaging the positions of the first and second circuit patterns 120 and 130 using the light irradiated from the position alignment irradiation unit 200. To this end, an X-ray may be used as the light source of the position alignment irradiation unit 200, but is not limited thereto.

이와 달리, 도 14에 도시된 바와 같이, 제1 및 제2 회로패턴(120, 130)의 위치 정렬은 제1 캐리어 부재(10)를 관통하는 제1 관통 홀(H1)과, 제2 캐리어 부재(20) 및 코어층(110)을 관통하는 제2 관통 홀(H2)을 형성하여 제1 및 제2 관통 홀(H1, H2)을 얼라인 마크로 사용하는 방식이 이용될 수도 있다.On the contrary, as shown in FIG. 14, the alignment of the first and second circuit patterns 120 and 130 may include the first through hole H1 penetrating the first carrier member 10 and the second carrier member. The second through hole H2 penetrating the 20 and the core layer 110 may be formed to use the first and second through holes H1 and H2 as alignment marks.

따라서, 제1 및 제2 회로패턴(120, 130)의 위치 정렬시, 제1 및 제2 관통 홀(H1, H2) 내에 관통 핀(300)을 삽입한 상태에서 제1 및 제2 캐리어 부재(10, 20)와 코어층(110)을 라미네이팅한 후, 관통 핀(300)을 제거한 상태에서 제1 및 제2 캐리어 부재(10, 20)와 코어층(110)을 열 압착으로 합착하는 방식으로 실시될 수 있다.Therefore, when the first and second circuit patterns 120 and 130 are aligned, the first and second carrier members (with the through pin 300 inserted into the first and second through holes H1 and H2) may be used. After laminating 10 and 20 and core layer 110, the first and second carrier members 10 and 20 and core layer 110 are bonded to each other by thermal compression while the through pin 300 is removed. Can be implemented.

도 6에 도시된 바와 같이, 제1 및 제2 회로패턴(120, 130)이 형성된 제1 및 제2 캐리어 부재(10, 20)와 코어층(110)을 열 압착시켜 제1 및 제2 회로패턴(120, 130)을 코어층(110)에 매립시킨다.As shown in FIG. 6, the first and second carrier members 10 and 20 and the core layer 110 on which the first and second circuit patterns 120 and 130 are formed are thermally compressed to form first and second circuits. The patterns 120 and 130 are embedded in the core layer 110.

이에 따라, 본 발명에서는 제1 및 제2 회로패턴(120, 130)을 서로 마주보도록 정렬시킨 상태에서, 제1 및 제2 캐리어 부재(10, 20)의 사이로 코어층(110)을 삽입시킨 후, 제1 및 제2 캐리어 부재(10, 20)와 코어층(110)을 합착하는 것에 의해, 제1 및 제2 회로패턴(120, 130)이 코어층(110)의 내부에 전사되어, 코어층(110)의 양면에 제1 및 제2 회로패턴(120, 130)이 매립되는 양면 임베디드 회로가 설계된다.Accordingly, in the present invention, the core layer 110 is inserted between the first and second carrier members 10 and 20 while the first and second circuit patterns 120 and 130 are aligned to face each other. The first and second circuit patterns 120 and 130 are transferred into the core layer 110 by bonding the first and second carrier members 10 and 20 to the core layer 110. A double-sided embedded circuit in which the first and second circuit patterns 120 and 130 are embedded on both sides of the layer 110 is designed.

다음으로, 도 7에 도시된 바와 같이, 제1 및 제2 회로패턴(120, 130)이 매립된 코어층(110)으로부터 제1 및 제2 캐리어 부재(10, 20)를 떼어내어 제거한다.Next, as shown in FIG. 7, the first and second carrier members 10 and 20 are removed from the core layer 110 in which the first and second circuit patterns 120 and 130 are embedded.

이러한 제1 및 제2 캐리어 부재(10, 20)의 제거시, 제1 및 제2 캐리어 부재(10, 20)의 제1 및 제2 캐리어 씨드층(13, 23)을 제외한 제1 및 제2 캐리어 몸체(11, 21)와 제1 및 제2 캐리어 금속층(12, 22)만을 제거하는 것이 바람직하다. 이에 따라, 코어층(110)의 제1면(110a)에는 제1 캐리어 씨드층(13)이 남겨지고, 코어층(110)의 제2면(110b)에는 제2 캐리어 씨드층(23)이 남겨지게 된다.Upon removal of the first and second carrier members 10 and 20, the first and second carriers except for the first and second carrier seed layers 13 and 23 of the first and second carrier members 10 and 20. It is desirable to remove only the carrier bodies 11, 21 and the first and second carrier metal layers 12, 22. Accordingly, the first carrier seed layer 13 remains on the first surface 110a of the core layer 110, and the second carrier seed layer 23 is disposed on the second surface 110b of the core layer 110. Left behind.

이와 같이, 제1 및 제2 캐리어 부재(10, 20)의 제거시, 제1 및 제2 캐리어 부재(10, 20)의 제1 및 제2 캐리어 씨드층(13, 23)을 남겨두는 것은 제1 및 제2 캐리어 씨드층(13, 23)을 매개로 한 도금 공정으로 후술하는 비아 전극(도 10의 140)을 형성하기 위함이다. 따라서, 스퍼터링 증착으로 비아 전극을 형성할 시에는 제1 및 제2 캐리어 씨드층(13, 23)을 남겨둘 필요가 없으므로, 제1 및 제2 캐리어 부재(10, 20)의 제거시 제1 및 제2 캐리어 씨드층(13, 23)을 함께 제거하는 것도 가능하다.As such, when the first and second carrier members 10 and 20 are removed, leaving the first and second carrier seed layers 13 and 23 of the first and second carrier members 10 and 20 is a first step. This is to form a via electrode (140 in FIG. 10) described later by a plating process using the first and second carrier seed layers 13 and 23. Therefore, the first and second carrier seed layers 13 and 23 need not be left when forming the via electrode by sputter deposition, and thus the first and second carrier members 10 and 20 may be removed. It is also possible to remove the second carrier seed layers 13 and 23 together.

도 8에 도시된 바와 같이, 제1 캐리어 씨드층(13), 제1 회로패턴(120) 및 코어층(110)의 일부를 제거하여 제2 회로패턴(120)의 일부를 노출시키는 비아 홀(V)을 형성한다. 이러한 비아 홀(V)은 레이저 드릴링, 기계적 드릴링 및 라우터 방식 중 어느 하나에 의해 형성될 수 있다. 이러한 비아 홀(V)에 의해, 제2 회로패턴(130)의 상측 일부가 외부로 노출된다.As illustrated in FIG. 8, a via hole exposing a part of the second circuit pattern 120 by removing part of the first carrier seed layer 13, the first circuit pattern 120, and the core layer 110. To form V). The via hole V may be formed by any one of laser drilling, mechanical drilling and router methods. By the via hole V, a portion of the upper side of the second circuit pattern 130 is exposed to the outside.

다음으로, 도 9에 도시된 바와 같이, 비아 홀(V)이 노출되도록 코어층(110)의 제1면(110a) 및 제2면(110b)을 덮는 마스크 패턴(M)을 형성한다. 이에 따라, 마스크 패턴(M)은 비아 홀(V)을 제외한 코어층(110)의 제1면(110a) 및 제2면(110b) 전체를 덮도록 배치된다.Next, as illustrated in FIG. 9, a mask pattern M covering the first surface 110a and the second surface 110b of the core layer 110 is formed to expose the via hole V. Next, as shown in FIG. Accordingly, the mask pattern M is disposed to cover the entirety of the first surface 110a and the second surface 110b of the core layer 110 except for the via hole V. FIG.

도 10에 도시된 바와 같이, 노출된 제1 및 제2 회로패턴(120, 130)과 제1 캐리어 씨드층(13)을 매개로 도금을 실시하여 마스크 패턴(M)에 의해 노출된 비아 홀(도 9의 V) 내에 비아 전극(140)을 형성한다.As illustrated in FIG. 10, the via holes exposed by the mask pattern M may be formed by plating through the exposed first and second circuit patterns 120 and 130 and the first carrier seed layer 13. A via electrode 140 is formed in V) of FIG. 9.

이러한 비아 전극(140)의 재질로는, 제1 및 제2 회로패턴(120, 130)과 마찬가지로, 구리(Cu), 금(Au), 은(Ag), 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 크롬(Cr) 등에서 선택된 1종 또는 2종 이상의 합금이 이용될 수 있다.As the material of the via electrode 140, similar to the first and second circuit patterns 120 and 130, copper (Cu), gold (Au), silver (Ag), nickel (Ni), and titanium (Ti) , One or two or more alloys selected from aluminum (Al), chromium (Cr), and the like may be used.

이러한 비아 전극(140)은 제1 회로패턴(120) 및 코어층(110) 내에 삽입되어, 일단은 제1 회로패턴(120)과 전기적으로 연결되고, 타단은 제2 회로패턴(130)과 전기적으로 연결된 몸체부(142)와, 몸체부(142)로부터 연장되어, 코어층(110)의 제1면(110a)으로부터 일부가 돌출된 돌출부(144)를 가질 수 있다.The via electrode 140 is inserted into the first circuit pattern 120 and the core layer 110 so that one end is electrically connected to the first circuit pattern 120 and the other end is electrically connected to the second circuit pattern 130. It may have a body portion 142 connected to, and a protrusion 144 extending from the body portion 142, a part of which protrudes from the first surface 110a of the core layer 110.

도 11에 도시된 바와 같이, 비아 전극(140)이 형성된 코어층(110)으로부터 마스크 패턴(도 10의 M)을 제거한다. 이러한 마스크 패턴은 스트립액을 이용한 스트립 공정을 실시하는 것에 의해 제거될 수 있다.As shown in FIG. 11, the mask pattern (M of FIG. 10) is removed from the core layer 110 on which the via electrode 140 is formed. This mask pattern can be removed by performing a strip process using strip liquid.

다음으로, 마스크 패턴의 제거로 노출되는 제1 및 제2 캐리어 씨드층(도 10의 13, 23)을 플래시 에칭으로 제거한다.Next, the first and second carrier seed layers 13 and 23 of FIG. 10 exposed by the removal of the mask pattern are removed by flash etching.

도 12에 도시된 바와 같이, 비아 전극(140)이 형성된 코어층(110)의 제1면(110a) 및 제1 회로패턴(120)을 덮는 제1 솔더 마스크 패턴(150)과, 코어층(110)의 제2면(110b) 및 제2 회로패턴(130)을 덮는 제2 솔더 마스크 패턴(160)을 형성한다.As shown in FIG. 12, the first solder mask pattern 150 covering the first surface 110a and the first circuit pattern 120 of the core layer 110 on which the via electrode 140 is formed, and the core layer ( A second solder mask pattern 160 covering the second surface 110b and the second circuit pattern 130 of the 110 is formed.

이때, 제1 솔더 마스크 패턴(150)은 비아 전극의 돌출부(144)의 일부를 노출시키는 제1 개구(G1)를 가질 수 있고, 제2 솔더 마스크 패턴(160)은 제2 회로패턴(130)의 일부를 노출시키는 제2 개구(G2)를 가질 수 있다. 이때, 제1 개구 및 제2 개구(G1, G2)는 반드시 설계되어야 하는 것은 아니며, 필요에 따라 선택적으로 설계하지 않을 수도 있다.In this case, the first solder mask pattern 150 may have a first opening G1 exposing a part of the protrusion 144 of the via electrode, and the second solder mask pattern 160 may include the second circuit pattern 130. It may have a second opening (G2) exposing a portion of. In this case, the first openings and the second openings G1 and G2 are not necessarily designed, and may not be selectively designed as necessary.

제1 및 제2 솔더 마스크 패턴(150, 160)의 재질로는 PSR(photo solder resist), 감광성 액상 커버레이(liquid photosensitive coverlay), 포토 폴리이미드 필름(photo polyimide film), 에폭시(epoxy) 수지 등에서 선택될 수 있다.The first and second solder mask patterns 150 and 160 may be formed of photo solder resist (PSR), liquid photosensitive coverlay, photo polyimide film, epoxy resin, or the like. Can be selected.

이상으로, 본 발명의 실시예에 따른 양면 임베디드 회로를 갖는 인쇄회로기판(100)이 제조될 수 있다.As described above, the printed circuit board 100 having the double-sided embedded circuit according to the embodiment of the present invention can be manufactured.

전술한 본 발명의 실시예에 따른 방법으로 제조되는 양면 임베디드 회로를 갖는 인쇄회로기판은 코어층의 제1면 및 제2면의 내부에 각각 삽입 배치되는 제1 및 제2 회로패턴 상호 간이 대칭 구조를 갖도록 마주보게 배치되는 것에 의해, 코어층의 양면에 제1 및 제2 회로패턴이 매립되는 양면 임베디드 타입의 회로 구조를 갖는다.A printed circuit board having a double-sided embedded circuit manufactured by the method according to the embodiment of the present invention described above has a symmetric structure between the first and second circuit patterns inserted and disposed inside the first and second surfaces of the core layer, respectively. By being disposed to face each other, it has a double-sided embedded type circuit structure in which the first and second circuit patterns are embedded on both sides of the core layer.

이 결과, 본 발명의 실시예에 따른 방법으로 제조되는 양면 임베디드 회로를 갖는 인쇄회로기판은 코어층의 제1면 및 제2면의 내부에 제1 및 제2 회로패턴이 각각 매립되는 양면 임베디드 타입(double embedded type)의 회로가 제1 및 제2 캐리어 부재를 이용하여 미리 형성된 상태에서 코어층에 전사시키는 방식으로 매립이 이루어지기 때문에 코어층의 양면에 매립되는 제1 및 제2 회로패턴에 대한 미세 피치(fine pitch)를 구현하는 것이 가능해질 수 있게 된다.As a result, the printed circuit board having the double-sided embedded circuit manufactured by the method according to the embodiment of the present invention is a double-sided embedded type in which the first and second circuit patterns are embedded in the first and second surfaces of the core layer, respectively. Since the (double embedded type) circuit is buried in a manner of transferring to the core layer in a pre-formed state using the first and second carrier members, the first and second circuit patterns embedded on both sides of the core layer It will be possible to implement fine pitch.

이상에서는 본 발명의 실시예를 중심으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 기술자의 수준에서 다양한 변경이나 변형을 가할 수 있다. 이러한 변경과 변형은 본 발명이 제공하는 기술 사상의 범위를 벗어나지 않는 한 본 발명에 속한다고 할 수 있다. 따라서 본 발명의 권리범위는 이하에 기재되는 청구범위에 의해 판단되어야 할 것이다.Although the above has been described with reference to the embodiments of the present invention, various changes and modifications can be made at the level of those skilled in the art. Such changes and modifications can be said to belong to the present invention without departing from the scope of the technical idea provided by the present invention. Therefore, the scope of the present invention will be determined by the claims described below.

100 : 인쇄회로기판 110 : 코어층
110a : 코어층의 제1면 110b : 코어층의 제2면
120 : 제1 회로패턴 130 : 제2 회로패턴
140 : 비아 전극 142 : 비아 전극의 몸체부
144 : 비아 전극의 돌출부 150 : 제1 솔더 마스크 패턴
160 : 제2 솔더 마스크 패턴 G1, G2 : 제1 및 제2 개구 100: printed circuit board 110: core layer
110a: first surface of the core layer 110b: second surface of the core layer
120: first circuit pattern 130: second circuit pattern
140: via electrode 142: body portion of via electrode
144: protrusion of the via electrode 150: first solder mask pattern
160: second solder mask pattern G1, G2: first and second openings

Claims (14)

제1면 및 상기 제1면에 반대되는 제2면을 갖는 코어층;
상기 코어층의 제1면의 내부에 매립된 제1 회로패턴;
상기 코어층의 제2면의 내부에 매립된 제2 회로패턴; 및
상기 코어층의 내부에 배치되어, 상기 제1 회로패턴 및 제2 회로패턴을 연결하는 비아 전극;을 포함하며,
상기 제1 및 제2 회로패턴은 상기 코어층의 제1면 및 제2면의 내부에 각각 삽입 배치되며, 상기 제1 및 제2 회로패턴 상호 간이 대칭 구조를 갖도록 마주보도록 배치되어, 상호 마주보는 상기 제1 및 제2 회로패턴에 위치 정렬 조사 유닛으로부터 조사되는 광을 조사하는 방식으로 얼라인이 이루어지며,
상기 비아 전극은 상기 제1 회로패턴 및 코어층 내에 삽입되어, 일단은 상기 제1 회로패턴과 연결되고, 타단은 상기 제2 회로패턴과 연결된 몸체부; 및 상기 몸체부로부터 연장되어, 상기 코어층의 제1면으로부터 일부가 돌출된 돌출부;를 갖고,
상기 비아 전극의 돌출부는 제1 캐리어 부재의 제1 캐리어 씨드층과 동일한 두께를 갖는 것을 특징으로 하는 양면 임베디드 회로를 갖는 인쇄회로기판.
A core layer having a first side and a second side opposite to the first side;
A first circuit pattern embedded in the first surface of the core layer;
A second circuit pattern embedded in the second surface of the core layer; And
And a via electrode disposed in the core layer to connect the first circuit pattern and the second circuit pattern.
The first and second circuit patterns may be inserted into the first and second surfaces of the core layer, respectively, and disposed to face each other so as to have a symmetrical structure between the first and second circuit patterns. Alignment is performed by irradiating the light irradiated from the position alignment irradiation unit to the first and second circuit patterns,
The via electrode is inserted into the first circuit pattern and the core layer, one end of which is connected to the first circuit pattern, and the other end of which is connected to the second circuit pattern; And a protrusion extending from the body portion and partially protruding from the first surface of the core layer.
The protruding portion of the via electrode has the same thickness as the first carrier seed layer of the first carrier member.
삭제delete 삭제delete 제1항에 있어서,
상기 인쇄회로기판은
상기 코어층의 제1면 및 제1 회로패턴을 덮는 제1 솔더 마스크 패턴; 및
상기 코어층의 제2면 및 제2 회로패턴을 덮는 제2 솔더 마스크 패턴;
을 더 포함하는 것을 특징으로 하는 양면 임베디드 회로를 갖는 인쇄회로기판.
The method of claim 1,
The printed circuit board is
A first solder mask pattern covering the first surface and the first circuit pattern of the core layer; And
A second solder mask pattern covering the second surface and the second circuit pattern of the core layer;
Printed circuit board having a double-sided embedded circuit, characterized in that it further comprises.
(a) 접착 부재를 매개로 제1 캐리어 부재 및 제2 캐리어 부재를 합착하는 단계;
(b) 상기 제1 및 제2 캐리어 부재의 상면에 제1 및 제2 회로패턴을 형성하는 단계;
(c) 상기 접착 부재로부터 상기 제1 회로패턴이 형성된 제1 캐리어 부재와 상기 제2 회로패턴이 형성된 제2 캐리어 부재를 분리하는 단계;
(d) 상기 제1 및 제2 회로패턴이 서로 마주보도록 정렬시킨 상태에서, 상기 제1 및 제2 캐리어 부재의 사이로 코어층을 삽입시킨 후, 상기 제1 및 제2 캐리어 부재와 코어층을 합착하여 상기 제1 및 제2 회로패턴을 상기 코어층에 매립하는 단계;
(e) 상기 제1 및 제2 회로패턴이 매립된 코어층으로부터 상기 제1 및 제2 캐리어 부재를 제거하는 단계; 및
(f) 상기 제1 회로패턴 및 코어층을 관통하여 상기 제2 회로패턴의 일부를 노출시키는 비아 홀을 형성한 후, 상기 비아 홀 내에 비아 전극을 형성하는 단계;를 포함하며,
상기 제1 및 제2 회로패턴은 상기 코어층의 제1면 및 제2면의 내부에 각각 삽입 배치되며, 상기 제1 및 제2 회로패턴 상호 간이 대칭 구조를 갖도록 마주보도록 배치되어, 상호 마주보는 상기 제1 및 제2 회로패턴에 위치 정렬 조사 유닛으로부터 조사되는 광을 조사하는 방식으로 얼라인이 이루어지며,
상기 (a) 단계에서, 상기 제1 및 제2 캐리어 부재는 각각 제1 및 제2 캐리어 몸체; 상기 제1 및 제2 캐리어 몸체 상에 각각 적층된 제1 및 제2 캐리어 금속층; 및 상기 제1 및 제2 캐리어 금속층 상에 각각 적층된 제1 및 제2 캐리어 씨드층;을 포함하고,
상기 (f) 단계에서, 상기 비아 전극은 상기 제1 회로패턴 및 코어층 내에 삽입되어, 일단은 상기 제1 회로패턴과 연결되고, 타단은 상기 제2 회로패턴과 연결된 몸체부; 및 상기 몸체부로부터 연장되어, 상기 코어층의 제1면으로부터 일부가 돌출된 돌출부;를 갖고, 상기 비아 전극의 돌출부는 제1 캐리어 부재의 제1 캐리어 씨드층과 동일한 두께를 갖는 것을 특징으로 하는 양면 임베디드 회로를 갖는 인쇄회로기판 제조 방법.
(a) joining the first carrier member and the second carrier member via an adhesive member;
(b) forming first and second circuit patterns on upper surfaces of the first and second carrier members;
(c) separating the first carrier member on which the first circuit pattern is formed from the second carrier member on which the second circuit pattern is formed from the adhesive member;
(d) inserting a core layer between the first and second carrier members while the first and second circuit patterns are aligned to face each other, and then bonding the first and second carrier members to the core layer. Embedding the first and second circuit patterns in the core layer;
(e) removing the first and second carrier members from the core layer in which the first and second circuit patterns are embedded; And
(f) forming a via hole through the first circuit pattern and the core layer to expose a portion of the second circuit pattern, and then forming a via electrode in the via hole;
The first and second circuit patterns may be inserted into the first and second surfaces of the core layer, respectively, and disposed to face each other so as to have a symmetrical structure between the first and second circuit patterns. Alignment is performed by irradiating the light irradiated from the position alignment irradiation unit to the first and second circuit patterns,
In the step (a), the first and second carrier members are respectively first and second carrier body; First and second carrier metal layers respectively laminated on the first and second carrier bodies; And first and second carrier seed layers stacked on the first and second carrier metal layers, respectively.
In the step (f), the via electrode is inserted into the first circuit pattern and the core layer, one end is connected to the first circuit pattern, the other end is connected to the second circuit pattern; And a protrusion extending from the body portion, the protrusion protruding a part from the first surface of the core layer, wherein the protrusion of the via electrode has the same thickness as the first carrier seed layer of the first carrier member. Printed circuit board manufacturing method having a double-sided embedded circuit.
삭제delete 제5항에 있어서,
상기 (d) 단계는,
(d-1) 상기 제1 및 제2 회로패턴이 서로 마주보도록 상기 제1 및 제2 캐리어 부재를 정렬시키는 단계;
(d-2) 상기 제1 및 제2 회로패턴이 서로 마주보도록 정렬된 제1 및 제2 캐리어 부재의 사이로 코어층을 삽입시키는 단계; 및
(d-3) 상기 제1 및 제2 회로패턴이 형성된 제1 및 제2 캐리어 부재와 상기 코어층을 열 압착시켜 상기 제1 및 제2 회로패턴을 상기 코어층에 매립하는 단계;
를 포함하는 것을 특징으로 하는 양면 임베디드 회로를 갖는 인쇄회로기판 제조 방법.
The method of claim 5,
In step (d),
(d-1) aligning the first and second carrier members such that the first and second circuit patterns face each other;
(d-2) inserting the core layer between the first and second carrier members aligned so that the first and second circuit patterns face each other; And
(d-3) embedding the first and second circuit patterns in the core layer by thermally compressing the first and second carrier members and the core layer having the first and second circuit patterns formed thereon;
Printed circuit board manufacturing method having a double-sided embedded circuit comprising a.
제7항에 있어서,
상기 (d-2) 단계에서,
상기 제1 및 제2 회로패턴의 위치 정렬은
상기 제1 캐리어 부재와 이격된 상부 또는 제2 캐리어 부재와 이격된 하부에 배치된 위치 정렬 조사 유닛으로부터 조사되는 광을 이용하여 실시되는 것을 특징으로 하는 양면 임베디드 회로를 갖는 인쇄회로기판 제조 방법.
The method of claim 7, wherein
In the step (d-2),
Position alignment of the first and second circuit patterns
A method for manufacturing a printed circuit board having a double-sided embedded circuit, characterized in that the light is emitted from an alignment irradiation unit disposed above the first carrier member or spaced apart from the second carrier member.
삭제delete 제5항에 있어서,
상기 (e) 단계에서,
상기 제1 및 제2 캐리어 부재의 제거시,
상기 제1 및 제2 캐리어 부재의 제1 및 제2 캐리어 씨드층을 제외한 상기 제1 및 제2 캐리어 몸체와 제1 및 제2 캐리어 금속층만을 제거하는 것을 특징으로 하는 양면 임베드디 회로를 갖는 인쇄회로기판 제조 방법.
The method of claim 5,
In the step (e),
Upon removal of the first and second carrier members,
A printed circuit having a double-sided embedded circuit, wherein only the first and second carrier bodies and the first and second carrier metal layers are removed except the first and second carrier seed layers of the first and second carrier members. Substrate manufacturing method.
제10항에 있어서,
상기 (f) 단계는,
(f-1) 상기 제1 캐리어 씨드층, 제1 회로패턴 및 코어층의 일부를 제거하여 상기 제2 회로패턴의 일부를 노출시키는 비아 홀을 형성하는 단계;
(f-2) 상기 비아 홀이 노출되도록 상기 코어층의 제1면 및 제2면을 덮는 마스크 패턴을 형성하는 단계; 및
(f-3) 상기 노출된 제1 및 제2 회로패턴과 제1 캐리어 씨드층을 매개로 도금을 실시하여 상기 마스크 패턴에 의해 노출된 상기 비아 홀 내에 비아 전극을 형성하는 단계;
를 포함하는 것을 특징으로 하는 양면 임베드디 회로를 갖는 인쇄회로기판 제조 방법.
The method of claim 10,
Step (f),
(f-1) forming a via hole exposing a part of the second circuit pattern by removing part of the first carrier seed layer, the first circuit pattern and the core layer;
(f-2) forming a mask pattern covering the first and second surfaces of the core layer to expose the via holes; And
(f-3) plating via the exposed first and second circuit patterns and the first carrier seed layer to form a via electrode in the via hole exposed by the mask pattern;
Printed circuit board manufacturing method having a double-sided embedded circuit comprising a.
삭제delete 제11항에 있어서,
상기 (f-3) 단계 이후,
(f-4) 상기 비아 전극이 형성된 코어층으로부터 상기 마스크 패턴을 제거하는 단계; 및
(f-5) 상기 마스크 패턴의 제거로 노출되는 상기 제1 및 제2 캐리어 씨드층을 플래시 에칭으로 제거하는 단계;
를 더 포함하는 것을 특징으로 하는 양면 임베드디 회로를 갖는 인쇄회로기판 제조 방법.
The method of claim 11,
After the step (f-3),
(f-4) removing the mask pattern from the core layer on which the via electrode is formed; And
(f-5) removing the first and second carrier seed layers exposed by removal of the mask pattern by flash etching;
Printed circuit board manufacturing method having a double-sided embedded circuit, characterized in that it further comprises.
제5항에 있어서,
상기 (f) 단계 이후,
(g) 상기 비아 전극이 형성된 코어층의 제1면 및 제1 회로패턴을 덮는 제1 솔더 마스크 패턴과, 상기 코어층의 제2면 및 제2 회로패턴을 덮는 제2 솔더 마스크 패턴을 형성하는 단계;
를 더 포함하는 것을 특징으로 하는 양면 임베디드 회로를 갖는 인쇄회로기판 제조 방법.The method of claim 5,
After the step (f),
(g) forming a first solder mask pattern covering the first surface and the first circuit pattern of the core layer on which the via electrode is formed, and a second solder mask pattern covering the second surface and the second circuit pattern of the core layer; step;
Printed circuit board manufacturing method having a double-sided embedded circuit characterized in that it further comprises.
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