KR102021601B1

KR102021601B1 - Ultra-low voltage memory device and operating method thereof

Info

Publication number: KR102021601B1
Application number: KR1020170122753A
Authority: KR
Inventors: 정연배; 김현명
Original assignee: 경북대학교 산학협력단
Priority date: 2017-09-22
Filing date: 2017-09-22
Publication date: 2019-09-16
Also published as: WO2019059591A1; KR20190033961A

Abstract

반도체 메모리 장치가 개시된다. 반도체 메모리 장치는 제1 NMOS 트랜지스터와 제1 PMOS 트랜지스터를 포함하는 제1 인버터 및 제3 PMOS 트랜지스터를 포함하는 제1 회로부, 제2 NMOS 트랜지스터와 제2 PMOS 트랜지스터를 포함하는 제2 인버터 및 제4 PMOS 트랜지스터를 포함하는 제2 회로부, 게이트 단자가 워드라인에 연결되고, 제1 비트라인의 신호를 제1 인버터로 전달하는 제3 NMOS 트랜지스터, 및 제2 비트라인의 신호를 제2 인버터로 전달하는 제4 NMOS 트랜지스터를 포함하는 셀을 포함하되, 제1 인버터와 제2 인버터는 상호 교차 결합되고, 제3 PMOS 트랜지스터 및 제4 PMOS 트랜지스터의 게이트 단자는 각각 열방향 보조라인에 연결되며, 워드라인은 제3 및 제4 NMOS 트랜지스터를 구동시키기 위해 읽기 동작 및 쓰기 동작에서 반도체 메모리에 공급되는 전압보다 기 설정된 크기만큼 부스팅 된 전압을 공급한다.A semiconductor memory device is disclosed. The semiconductor memory device includes a first inverter including a first NMOS transistor and a first PMOS transistor and a first circuit unit including a third PMOS transistor, a second inverter and a fourth PMOS including a second NMOS transistor and a second PMOS transistor. A second NMOS transistor including a transistor, a gate terminal connected to a word line, a third NMOS transistor transferring a signal of a first bit line to a first inverter, and a second transferring signal of a second bit line to a second inverter And a cell including four NMOS transistors, wherein the first inverter and the second inverter are cross-coupled with each other, the gate terminals of the third PMOS transistor and the fourth PMOS transistor are connected to a column auxiliary line, respectively, and the word line is In order to drive the third and fourth NMOS transistors, the boosted voltage is boosted by a predetermined amount than the voltage supplied to the semiconductor memory in the read and write operations. The Class.

Description

Ultra low voltage memory device and its operation method {ULTRA-LOW VOLTAGE MEMORY DEVICE AND OPERATING METHOD THEREOF}

본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 트랜지스터의 문턱 전압 이하인 초저전압(ultra-low voltage)에서 동작할 수 있는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device capable of operating at an ultra-low voltage that is less than or equal to a threshold voltage of a transistor.

임베디드 메모리는 현대 VLSI(Very Large Scale Integration) 및 시스템-온-칩(SoC) 설계에 있어 매우 널리 사용된다. 현재의 임베디드 메모리는 임베디드의 적합한 속성인 로직 CMOS 호환성, 고속, 저전력 동작 때문에 6-트랜지스터(6T) SRAM이 지배적으로 사용된다. SRAM은 SoC와 같은 고집적 시스템에서 중요한 블록이고, SRAM은 전체 칩 면적에서 많은 부분을 차지한다. 6T SRAM은 수 Kbit 에서 수백 Mbit의 범위에서 사용되며, 현대 SoC 분야에서 6T SRAM은 많은 영역을 차지하고 있지만 전력소모 측면에서 문제가 있다.Embedded memory is very widely used in modern Very Large Scale Integration (VLSI) and system-on-chip (SoC) designs. Today's embedded memory dominates 6-transistor (6T) SRAMs because of the logic CMOS compatibility, high speed, and low power operation, which is an appropriate property of embedded. SRAM is an important block in highly integrated systems such as SoCs, and SRAM takes up a large portion of the total chip area. 6T SRAMs are used in the range of several Kbits to hundreds of Mbits. 6T SRAMs occupy a large area in modern SoCs, but they are problematic in terms of power consumption.

CMOS에서의 스케일링 기술과 함께 트랜지스터의 문턱 전압 이하 이면서 전력 소모를 줄일 수 있는 초저전압(ultra-low voltage)에서의 SRAM 안정성은 웨어러블(wearable) 및/또는 휴대용 어플리케이션에서 중요한 문제이다. 또한, 6T SRAM은 읽기 및 쓰기 동작에서 성능이 좋지 않으며, 쓰기 동작에서는 반 선택(half-select) 문제도 나타난다. 워드라인은 선택되지만 비트라인은 선택되지 않는 SRAM 셀들이 반 선택된 셀들이다. 셀들이 반 선택되고 액세스 트랜지스터의 전도도가 충분히 높으면 접지 상태의 데이터 노드의 논리값이 ‘1’로 강제 전환이 될 수 있어 문제가 있다. SRAM stability at ultra-low voltages that can reduce power consumption below the threshold voltage of the transistors, along with scaling technology in CMOS, is an important issue in wearable and / or portable applications. In addition, 6T SRAMs do not perform well in read and write operations, and there is a half-select problem in write operations. SRAM cells are half-selected with word lines selected but not bit lines selected. If the cells are half-selected and the conductance of the access transistor is high enough, the logic value of the grounded data node can be forced to '1', which is problematic.

도 1a 및 도 1b는 종래의 6T SRAM 셀 구조 및 동작방법을 도시한 것이다.1A and 1B show a conventional 6T SRAM cell structure and method of operation.

도 1a를 참조하면, 종래의 6T SRAM 셀은 제1, 제2, 제3 및 제4 NMOS와 제1 및 제2 PMOS를 포함한다. 제1 NMOS(N1) 및 제2 NMOS(N2)는 구동 트랜지스터, 제1 PMOS(P1) 및 제2 PMOS(P2)는 부하 트랜지스터, 제3 NMOS(N3) 및 제4 NMOS(N4)는 액세스 트랜지스터로 정의한다. 제1 인버터는 제1 NMOS 트랜지스터와 제1 PMOS 트랜지스터를 포함하고, 제2 인버터는 제2 NMOS 트랜지스터와 제2 PMOS 트랜지스터를 포함한다. 제1 인버터(P1-N1) 및 제2 인버터(P2-N2)는 상호 교차 결합되어 있다.Referring to FIG. 1A, a conventional 6T SRAM cell includes first, second, third and fourth NMOSs and first and second PMOSs. The first NMOS N1 and the second NMOS N2 are driving transistors, the first PMOS P1 and the second PMOS P2 are load transistors, the third NMOS N3 and the fourth NMOS N4 are access transistors. It is defined as The first inverter includes a first NMOS transistor and a first PMOS transistor, and the second inverter includes a second NMOS transistor and a second PMOS transistor. The first inverters P1-N1 and the second inverters P2-N2 are cross-coupled to each other.

제3 및 제4 NMOS 트랜지스터의 게이트 단자는 워드라인에 연결된다. 제3 NMOS 트랜지스터는 제1 비트라인의 신호를 제1 인버터로 전달하고, 제4 NMOS 트랜지스터는 제2 비트라인의 신호를 제2 인버터로 전달한다.Gate terminals of the third and fourth NMOS transistors are connected to a word line. The third NMOS transistor transfers the signal of the first bit line to the first inverter, and the fourth NMOS transistor transfers the signal of the second bit line to the second inverter.

종래 6T SRAM 셀 구조의 근본적인 안정성 문제는 읽기 동작에서 발생된다.The fundamental stability problem of the conventional 6T SRAM cell structure arises from the read operation.

도 1b를 참조하면, 읽기 동작에서 제1 비트라인(BL) 및 제2 비트라인(/BL)의 전압이 공급전압(VDD)으로 유지되는 동안, 워드라인(WL)의 전압은 접지에서 공급전압(VDD)으로 전이된다. 워드라인(WL)의 전압이 공급전압(VDD)으로 전이되면, 액세스 트랜지스터(N3, N4)는 턴 온 된다. 액세스 트랜지스터(N3, N4) 와 구동 트랜지스터(N1, N2)의 전압 분배 효과 때문에 논리값이 ‘0’(또는 ‘low’)인 셀의 제1 데이터 노드(DN)의 전압은 액세스 트랜지스터(N3)를 통해 상승하게 된다. 따라서, 제1 비트라인(BL)의 전압은 공급전압(VDD)보다 낮은 전압으로 하강하게 된다.Referring to FIG. 1B, while the voltages of the first bit line BL and the second bit line / BL are maintained at the supply voltage VDD in the read operation, the voltage of the word line WL is supplied from the ground to the supply voltage. Transition to (VDD). When the voltage of the word line WL is transferred to the supply voltage VDD, the access transistors N3 and N4 are turned on. Due to the voltage distribution effect of the access transistors N3 and N4 and the driving transistors N1 and N2, the voltage of the first data node DN of the cell whose logic value is '0' (or 'low') is the access transistor N3. Will rise through. Therefore, the voltage of the first bit line BL is lowered to a voltage lower than the supply voltage VDD.

제1 인버터(P1-N1) 및 제2 인버터(P2-N2)의 전압 전달 이득은 액세스 트랜지스터(N3, N4)와 부하 트랜지스터(P1, P2)의 병렬 접속으로 인해 낮아진다. 제1 인버터(P1-N1) 및 제2 인버터(P2-N2)의 전압 전달 이득이 낮아지면서 셀의 노이즈 내성은 심각하게 약화된다.The voltage transfer gains of the first inverters P1-N1 and the second inverters P2-N2 are lowered due to the parallel connection of the access transistors N3, N4 and the load transistors P1, P2. As the voltage transfer gains of the first inverters P1-N1 and the second inverters P2-N2 are lowered, the noise immunity of the cell is severely weakened.

만일 제1 데이터 노드(DN)의 전압이 다른 셀 인버터의 논리 문턱값(threshold)보다 높으면, 셀의 내용이 바뀔 수 있고, 읽기 실패가 초래될 수 있다. If the voltage of the first data node DN is higher than the logic threshold of another cell inverter, the contents of the cell may be changed and a read failure may be caused.

상술한 문제는 쓰기 액세스 중에 반 선택(half-select) 문제를 일으킬 수 있다. 또한, 쓰기 동작에서 6T SRAM 셀은 초저 공급전압(ultra-low supply voltage) 체제 하에서 데이터 저장 노드의 내용을 쉽게 플립(flip)할 수 없어 안정성이 저하될 수 있다.The above problem can cause half-select problems during write access. In addition, in the write operation, the 6T SRAM cell may not easily flip the contents of the data storage node under an ultra-low supply voltage, and thus stability may be degraded.

상술한 비트셀 안정성의 저하는 임베디드 SRAM 어레이에서의 불량비트율(Fail-bit Rate)을 증가시키고, SoC의 수율을 제한한다.The above described degradation of bit cell stability increases the fail-bit rate in the embedded SRAM array and limits the yield of the SoC.

비트셀의 안정성 문제를 해결하기 위해, 여러 구조들의 SRAM 비트셀이 연구되고 있다.In order to solve the stability problem of the bitcell, SRAM bitcells of various structures have been studied.

예를 들면, 기존의 8T SRAM 셀은 읽기 동작 동안 풀다운 패스(Pull Down Path)를 차단하여 읽기 안정성을 향상시킬 수 있다. 하지만, 상술한 기존의 8T 셀은 싱글 엔디드(Single-ended) 비트라인 구조 때문에 읽기 및 쓰기 기능이 크게 제한된다.For example, a conventional 8T SRAM cell may improve pull stability by blocking a pull down path during a read operation. However, the above-described conventional 8T cell is greatly limited in read and write functions due to the single-ended bit line structure.

또 다른 예로, 데이터 저장 소자와 데이터 출력 소자를 분리시킨 기존의 8T, 9T, 10T SRAM 셀은 읽기 안정성을 홀드 모드에서의 안정성과 같아지도록 만든다. 기존의 8T, 9T, 10T SRAM 셀의 쓰기 능력은 종래 6T SRAM 셀 구조와 동등하다. 그러나, 기존의 8T, 9T, 10T SRAM 셀에서는 다중 비트 오류에 대처하는데 중요할 수 있는 반 선택(half-select) 문제가 쓰기 액세스 중에 일어날 수 있다. 다중 비트 오류는 데이터 단위 중 두 개 이상의 비연속적인 비트를 변경하는 오류를 의미한다. 또한, 기존의 8T, 9T, 10T SRAM 셀은 싱글 엔디드 읽기-비트라인 구조 때문에 액세스 시간 저하가 발생할 수 있다.As another example, the existing 8T, 9T, and 10T SRAM cells, which separate the data storage and data output devices, make the read stability the same as the hold mode. The write capability of existing 8T, 9T, and 10T SRAM cells is equivalent to that of conventional 6T SRAM cell structures. However, in existing 8T, 9T, and 10T SRAM cells, a half-select problem may occur during write access, which may be important in dealing with multiple bit errors. Multi-bit error refers to an error that changes two or more noncontiguous bits of a data unit. In addition, the conventional 8T, 9T, and 10T SRAM cells may suffer from access time degradation due to the single-ended read-bitline structure.

메모리 어레이에서 선택되지 않은 모든 워드라인들은 각각 읽기 및 쓰기 액세스 동안 토글되기 때문에 쓰기 동작에서 반 선택(half-select) 문제를 우회하는 데이터 인식형 8T SRAM 셀은 상당한 동적 전력을 소비한다.Since all word lines that are not selected in the memory array are toggled during read and write accesses, data-aware 8T SRAM cells that bypass the half-select problem in write operations consume significant dynamic power.

상술한 8T SRAM 셀과 다르고 읽기 안정성에서 탁월한 향상을 가지는 8T SRAM 셀도 존재하지만, 트랜지스터의 문턱 전압 이하인 초저 공급 전압에서 상술한 8T SRAM 셀이 작동되기 어렵다.There are also 8T SRAM cells that differ from the 8T SRAM cells described above and have excellent improvements in read stability, but the 8T SRAM cells described above are difficult to operate at ultra-low supply voltages that are below the threshold voltage of transistors.

이에 따라, 트랜지스터의 문턱 전압 이하인 초저전압(ultra-low voltage) 영역에서 읽기 및 쓰기 동작이 적절하게 동작할 수 있는 방법의 필요성이 대두되고 있다.Accordingly, there is a need for a method capable of properly operating read and write operations in an ultra-low voltage region that is less than or equal to the threshold voltage of the transistor.

본 발명이 해결하려는 과제는, 트랜지스터의 문턱 전압 이하의 초저전압에서 동작할 수 있는 8T SRAM의 동작 방법을 제안하고, 쓰기 능력을 향상시키며, 읽기 교란(read disturbance)에 의한 영향을 받지 않고 동작할 수 있는 반도체 메모리 장치를 제공함에 있다.SUMMARY OF THE INVENTION The problem to be solved by the present invention is to propose a method of operating an 8T SRAM that can operate at an ultra-low voltage below the threshold voltage of the transistor, improve the write capability, and operate without being affected by read disturbance. A semiconductor memory device can be provided.

상술한 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 반도체 메모리 장치는 제1 NMOS 트랜지스터와 제1 PMOS 트랜지스터를 포함하는 제1 인버터 및 일단이 상기 제1 NMOS 트랜지스터와 연결되고, 타단이 상기 제1 PMOS 트랜지스터와 연결되는 제3 PMOS 트랜지스터를 포함하는 제1 회로부; 제2 NMOS 트랜지스터와 제2 PMOS 트랜지스터를 포함하는 제2 인버터 및 일단이 상기 제2 NMOS 트랜지스터와 연결되고, 타단이 상기 제2 PMOS 트랜지스터와 연결되는 제4 PMOS 트랜지스터를 포함하는 제2 회로부; 게이트 단자가 워드라인에 연결되고, 제1 비트라인의 신호를 상기 제1 인버터로 전달하는 제3 NMOS 트랜지스터; 및 게이트 단자가 상기 워드라인에 연결되고, 제2 비트라인의 신호를 상기 제2 인버터로 전달하는 제4 NMOS 트랜지스터;를 포함하는 SRAM 셀을 포함하되, 상기 제1 인버터와 상기 제2 인버터는 상호 교차 결합되고, 상기 제3 PMOS 트랜지스터 및 상기 제4 PMOS 트랜지스터의 게이트 단자는 각각 열방향 보조라인에 연결되며, 상기 워드라인은 상기 제3 및 제4 NMOS 트랜지스터를 구동시키기 위해 읽기 동작 및 쓰기 동작에서 상기 반도체 메모리에 공급되는 전압보다 기 설정된 크기만큼 부스팅 된 전압을 공급할 수 있다.In accordance with another aspect of the present invention, a semiconductor memory device includes a first inverter including a first NMOS transistor and a first PMOS transistor, and one end connected to the first NMOS transistor, and the other end of the semiconductor memory device. A first circuit unit including a third PMOS transistor connected to one PMOS transistor; A second circuit unit including a second inverter including a second NMOS transistor and a second PMOS transistor, and a fourth PMOS transistor having one end connected to the second NMOS transistor and the other end connected to the second PMOS transistor; A third NMOS transistor having a gate terminal connected to a word line and transferring a signal of a first bit line to the first inverter; And a fourth NMOS transistor having a gate terminal connected to the word line and transferring a signal of a second bit line to the second inverter, wherein the first and second inverters are connected to each other. Cross-coupled, the gate terminals of the third PMOS transistor and the fourth PMOS transistor are respectively connected to a column auxiliary line, and the word line is used in a read operation and a write operation to drive the third and fourth NMOS transistors. The boosted voltage may be supplied by a predetermined magnitude than the voltage supplied to the semiconductor memory.

상기 제3 PMOS 트랜지스터는 상기 제1 NMOS 트랜지스터 일단인 제1 데이터 노드와 연결되고, 상기 제4 PMOS 트랜지스터는 상기 제2 NMOS 트랜지스터의 일단인 제2 데이터 노드와 연결되며, 상기 제1 데이터 노드와 상기 제2 데이터 노드는 상호 반전된 데이터를 유지할 수 있다.The third PMOS transistor is connected with a first data node that is one end of the first NMOS transistor, and the fourth PMOS transistor is connected with a second data node that is one end of the second NMOS transistor, and the first data node and the The second data node may maintain data inverted with each other.

상기 열방향 보조라인은, 읽기 동작에서 읽기 교란을 방지하기 위해 상기 제3 및 제4 PMOS 트랜지스터가 턴 오프되도록 제1 양전압으로 상승하고, 쓰기 동작에서 상기 제3 및 제4 PMOS 트랜지스터가 턴 온되도록 음전압으로 하강할 수 있다.The column auxiliary line rises to a first positive voltage such that the third and fourth PMOS transistors are turned off to prevent read disturb in a read operation, and the third and fourth PMOS transistors are turned on in a write operation. The voltage may be reduced to negative voltage as much as possible.

상기 읽기 동작은, 대기모드에서 상기 제1 및 제2 비트라인을 기 설정된 전압으로 프리차지하고, 상기 프리차지된 제1 및 제2 비트라인을 접지로 방전시킨 후 상기 제1 비트라인의 전압에 기초하여 데이터 읽기 동작을 수행할 수 있다.The read operation may be performed based on a voltage of the first bit line after precharging the first and second bit lines to a predetermined voltage in the standby mode, discharging the precharged first and second bit lines to ground. Data read operation can be performed.

상기 쓰기 동작은, 상기 제1 및 제2 비트라인에 인가되는 전압에 기초하여 상기 제1 데이터 노드의 논리값을 0 또는 1을 기입할 수 있다.The write operation may write 0 or 1 as a logic value of the first data node based on voltages applied to the first and second bit lines.

상기 반도체 메모리 장치는 일렬로 배열되고 상기 워드라인에 연결된 복수의 상기 SRAM 셀을 포함하고, 상기 복수의 SRAM 셀 각각은 서로 다른 비트라인 쌍 및 열방향 보조라인과 연결되며, 상기 읽기 동작은, 상기 서로 다른 열방향 보조라인 중 하나의 열방향 보조라인을 상기 제1 양전압으로 상승 및 상기 서로 다른 비트라인 쌍 중 한 쌍의 비트라인을 접지 상태로 변경시키고, 나머지 열방향 보조라인을 접지 상태 및 나머지 비트라인 쌍을 제2 양전압 상태로 유지시켜 더미 읽기를 방지할 수 있다.The semiconductor memory device may include a plurality of SRAM cells arranged in a line and connected to the word line, each of the plurality of SRAM cells being connected to a different pair of bit lines and a column auxiliary line, and the read operation may include: A column auxiliary line of one of the different column auxiliary lines is raised to the first positive voltage and a pair of bit lines of the pair of different bit lines is grounded, and the remaining column auxiliary lines are grounded and The remaining bit line pairs may be maintained in the second positive voltage state to prevent dummy reads.

상기 제1 양전압 및 상기 제2 양전압은 동일한 전압일 수 있다.The first positive voltage and the second positive voltage may be the same voltage.

상기 반도체 메모리에 공급되는 전압은, 상기 트랜지스터의 문턱 전압 이하일 수 있다.The voltage supplied to the semiconductor memory may be equal to or less than a threshold voltage of the transistor.

이상과 같은 본 발명의 실시 예에 따라 트랜지스터의 문턱 전압 이하의 초저전압 영역에서 읽기 및 쓰기 동작이 적절하게 동작할 수 있다.According to the exemplary embodiment of the present invention as described above, the read and write operations may be properly performed in the ultra low voltage region below the threshold voltage of the transistor.

또한, 본 발명의 실시 예에 따른 SRAM 셀은 읽기 및 쓰기 경로에서 차동 스윙을 사용할 수 있고 효율적인 열 인터리빙 구조를 허용할 수 있으며, 열방향 보조라인(CAL)에 의해 읽기 동작에서 읽기 교란(read disturbance)에 의한 영향을 받지 않고 동작할 수 있다.In addition, an SRAM cell according to an embodiment of the present invention may use differential swings in read and write paths and allow efficient thermal interleaving structure, and read disturbance in read operations by a column auxiliary line (CAL). It can operate without being affected by).

또한, 더미 읽기 안정성의 향상으로 쓰기 액세스에서 나타나는 반 선택 문제가 해결될 수 있고, 부스팅 된 워드라인은 쓰기 액세스에서 메모리 비트의 내용 변경을 용이하게 할 수 있다.In addition, the improvement of dummy read stability can solve the anti-selection problem seen in write access, and the boosted wordline can facilitate changing the contents of the memory bits in the write access.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.Effects of the present invention are not limited to the above-mentioned effects, and other effects not mentioned will be clearly understood by those skilled in the art from the following description.

도 1a 및 도 1b는 종래의 6T SRAM 셀 구조 및 동작방법을 도시한 것이다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 8T SRAM 셀 구조 및 동작방법을 도시한 것이다.
도 3 및 도 4는 본 발명의 일 실시 예에 따른 8T SRAM 셀의 메모리 블록을 나타낸 것이다.
도 5a는 본 발명의 일 실시 예에 따른 8T SRAM 셀의 읽기 동작에 대한 신호 파형을 나타낸 것이다.
도 5b는 본 발명의 일 실시 예에 따른 8T SRAM 셀의 쓰기 동작에 대한 신호 파형을 도시한 것이다.
도 6a 및 도 6b는 각각 6T 및 본 발명의 일 실시 예에 따른 8T SRAM 셀의 레이아웃을 나타낸 것이다.
도 7은 종래의 6T SRAM 셀의 읽기 동작을 위한 버터 플라이 곡선을 도시한 것이다.
도 8a 및 도 8b는 읽기 또는 쓰기 액세스 동안 각각 종래 6T 및 본 발명의 일 실시 예에 따른 8T SRAM 셀의 더미 읽기 동작을 위한 버터플라이 곡선을 도시한 것이다.
도 9는 더미 읽기 안정성에 대해 6T SRAM 셀과 본 발명의 일 실시 예에 따른 8T SRAM 셀을 비교한 결과를 나타낸 것이다
도 10a 및 도 10b는 각각 6T 및 본 발명의 일 실시 예에 따른 8T SRAM 셀의 데이터 쓰기 능력을 나타낸 것이다.
도 11은 쓰기 안정성에 대해 6T SRAM 셀과 본 발명의 일 실시 예에 따른 8T SRAM 셀을 비교한 결과를 나타낸 것이다.1A and 1B show a conventional 6T SRAM cell structure and method of operation.
2A and 2B illustrate an 8T SRAM cell structure and operation method according to an embodiment of the present invention.
3 and 4 illustrate a memory block of an 8T SRAM cell according to an embodiment of the present invention.
5A illustrates a signal waveform of a read operation of an 8T SRAM cell according to an embodiment of the present invention.
5B illustrates a signal waveform for a write operation of an 8T SRAM cell according to an embodiment of the present invention.
6A and 6B show the layout of 6T and 8T SRAM cells according to one embodiment of the invention, respectively.
7 illustrates a butterfly curve for a read operation of a conventional 6T SRAM cell.
8A and 8B illustrate butterfly curves for dummy read operations of conventional 6T and 8T SRAM cells according to one embodiment of the invention, respectively, during a read or write access.
9 shows a result of comparing a 6T SRAM cell with an 8T SRAM cell according to an embodiment of the present invention in terms of dummy read stability.
10A and 10B illustrate data write capability of 6T and 8T SRAM cells according to an embodiment of the present invention, respectively.
FIG. 11 illustrates a result of comparing a 6T SRAM cell with an 8T SRAM cell according to an embodiment of the present invention in terms of write stability.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 게시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 게시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; Advantages and features of the present invention, and methods for achieving them will be apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms. The embodiments of the present invention make the posting of the present invention complete and the general knowledge in the technical field to which the present invention belongs. It is provided to fully convey the scope of the invention to those skilled in the art, and the present invention is defined only by the scope of the claims. Like reference numerals refer to like elements throughout.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless otherwise defined, all terms (including technical and scientific terms) used in the present specification may be used in a sense that can be commonly understood by those skilled in the art. In addition, the terms defined in the commonly used dictionaries are not ideally or excessively interpreted unless they are specifically defined clearly.

본 명세서에서 사용된 "제1," "제2," 등의 표현들은 다양한 구성요소들을, 순서 및/또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다. 예를 들면, 제1 전압과 제2 전압은, 순서 또는 중요도와 무관하게, 서로 다른 전압을 나타낼 수 있다. 예를 들면, 본 문서에 기재된 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 바꾸어 명명될 수 있다.As used herein, the expressions “first,” “second,” and the like may modify various components in any order and / or in importance, and are only used to distinguish one component from another. It does not limit the components. For example, the first voltage and the second voltage may represent different voltages regardless of the order or importance. For example, without departing from the scope of rights described in this document, the first component may be called a second component, and similarly, the second component may be renamed to the first component.

본 명세서에서, “가진다”, “가질 수 있다”, “포함한다” 또는 “포함할 수 있다”등의 표현은 해당 특징(예: 수치, 기능, 동작, 또는 부품 등의 구성요소)의 존재를 가리키며, 추가적인 특징의 존재를 배제하지 않는다.In this specification, expressions such as “having”, “may have”, “comprises” or “may contain” refer to the presence of such features (eg, numerical, functional, operational, or component such as components). It does not exclude the presence of additional features.

본 명세서에서 반도체 메모리 장치는 트랜지스터의 문턱 전압 이하의 전압에서 구동될 수 있다.In the present specification, the semiconductor memory device may be driven at a voltage less than or equal to the threshold voltage of the transistor.

본 명세서에서 초저전압(ultra-low voltage) 또는 초저 공급전압(ultra-low supply voltage)은 반도체 메모리 장치에 공급되는 전압(V_DD)으로 트랜지스터의 문턱 전압 이하의 전압으로 정의된다.In the present specification, an ultra-low voltage or an ultra-low supply voltage is defined as a voltage V _DD supplied to a semiconductor memory device as a voltage below a threshold voltage of a transistor.

본 명세서에서 NMOS와 PMOS의 전형적인 문턱전압은 각각 0.5 및 -0.47V으로 정의된다. 하지만, 상술한 NMOS와 PMOS의 문턱전압의 값은 본 발명의 일 실시 예를 설명하기 위한 예시일 뿐 이에 한정되는 것은 아니다.Typical threshold voltages of the NMOS and PMOS herein are defined as 0.5 and -0.47V, respectively. However, the above-described threshold voltages of the NMOS and PMOS are only examples for describing an embodiment of the present invention, but are not limited thereto.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 일 실시예를 상세하게 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 8T SRAM 셀 구조 및 동작방법을 도시한 것이다.2A and 2B illustrate an 8T SRAM cell structure and operation method according to an embodiment of the present invention.

도 2a를 참조하면, 본 발명의 일 실시 예에 따른 8T SRAM 셀 구조는 종래 6T SRAM 셀 구조에 포함된 액세스 트랜지스터(N3, N4)와 구동 트랜지스터(N1, N2)의 사이에 제3 PMOS 트랜지스터(P3) 및 제4 PMOS 트랜지스터(P4)가 추가된 구조이다.Referring to FIG. 2A, an 8T SRAM cell structure according to an embodiment of the present invention may include a third PMOS transistor between an access transistor N3 and N4 and a driving transistor N1 and N2 included in a conventional 6T SRAM cell structure. P3) and the fourth PMOS transistor P4 are added.

제3 PMOS 트랜지스터(P3)의 일단은 제1 NMOS 트랜지스터(N1)와 연결되고, 타단은 제1 PMOS 트랜지스터(P1)와 연결된다. 제1 회로부는 제1 NMOS 트랜지스터(N1)와 제1 PMOS 트랜지스터(P1)를 포함하는 제1 인버터 및 제3 PMOS 트랜지스터(P3)를 포함한다.One end of the third PMOS transistor P3 is connected to the first NMOS transistor N1 and the other end is connected to the first PMOS transistor P1. The first circuit unit includes a first inverter including a first NMOS transistor N1 and a first PMOS transistor P1 and a third PMOS transistor P3.

제3 PMOS 트랜지스터(P3)는 제1 NMOS 트랜지스터(N1) 일단인 제1 데이터 노드(DN)와 연결될 수 있다.The third PMOS transistor P3 may be connected to the first data node DN that is one end of the first NMOS transistor N1.

제4 PMOS 트랜지스터(P4)의 일단은 제2 NMOS 트랜지스터(N2)와 연결되고, 타단은 제2 PMOS 트랜지스터(P2)와 연결된다. 제2 회로부는 제2 NMOS 트랜지스터(N2)와 제2 PMOS 트랜지스터(P2)를 포함하는 제2 인버터 및 제4 PMOS 트랜지스터(P4)를 포함한다.One end of the fourth PMOS transistor P4 is connected to the second NMOS transistor N2 and the other end is connected to the second PMOS transistor P2. The second circuit unit includes a second inverter including a second NMOS transistor N2 and a second PMOS transistor P2, and a fourth PMOS transistor P4.

제4 PMOS 트랜지스터(P4)는 제2 NMOS 트랜지스터(N2)의 일단인 제2 데이터 노드(/DN)와 연결될 수 있다.The fourth PMOS transistor P4 may be connected to the second data node / DN, which is one end of the second NMOS transistor N2.

본 발명의 일 실시 예에서 제1 데이터 노드(DN)의 전위가 ‘high’(통상 V_DD)일 때 메모리 셀에는 논리값 ‘1’이, 제1 데이터 노드(DN)의 전위가‘low’(통상 V_SS 또는 접지)일 때는, 메모리 셀에 논리값 ‘0’이 저장된 것을 의미한다. 본 발명의 일 실시 예에 따른 반도체 메모리 장치에서 두 인버터가 래치로 연결된 형태이기 때문에 제1 데이터 노드(DN)와 제2 데이터 노드(/DN)는 상호 반전된 데이터를 유지할 수 있다. 예를 들면, 제1 데이터 노드(DN)에 논리값 ‘0’이 기입되면 제2 데이터 노드(/DN)에는 논리값 ‘1’이 기입될 수 있고, 제1 데이터 노드(DN)에 논리값‘1’ 기입되면 제2 데이터 노드(/DN)에는 논리값‘0’이 기입될 수 있다.According to an embodiment of the present invention, when the potential of the first data node DN is 'high' (usually V _DD ), the logic value '1' is stored in the memory cell and the potential of the first data node DN is 'low'. (Normally V _SS or ground), the logic value '0' is stored in the memory cell. In the semiconductor memory device according to an embodiment of the present disclosure, since two inverters are connected by a latch, the first data node DN and the second data node / DN may maintain inverted data. For example, if the logical value '0' is written in the first data node DN, the logical value '1' may be written in the second data node / DN, and the logical value '1' is written in the first data node DN. When '1' is written, the logical value '0' may be written in the second data node / DN.

제3 및 제4 PMOS 트랜지스터(P3, P4)의 게이트 단자는 각각 열방향 보조라인(CAL: Column wise Assist Line, 이하 CAL이라 함)에 연결된다. 따라서, 열방향 보조라인은 제3 및 제4 PMOS 트랜지스터(P3, P4)를 제어할 수 있다.Gate terminals of the third and fourth PMOS transistors P3 and P4 are respectively connected to a column wise assist line (CAL). Accordingly, the column auxiliary lines may control the third and fourth PMOS transistors P3 and P4.

도 2b는 대기 모드, 읽기 액세스, 쓰기 액세스에서의 셀 바이어스를 나타낸 것이다.2B illustrates cell bias in standby mode, read access, and write access.

도 2b를 참조하면, 대기모드(Standby)에서 제1 및 제2 비트라인(BL, /BL)의 전압은 기 설정된 전압으로 프리차지될 수 있고, CAL 및 워드라인(WL)의 전압은 접지에 연결될 수 있다. 제1 및 제2 비트라인의 기 설정된 전압은 공급전압(V_DD)일 수 있다. 단, 제1 및 제2 비트라인의 전압이 상술한 값에 한정되는 것은 아니다.Referring to FIG. 2B, in the standby mode Standby, the voltages of the first and second bit lines BL and / BL may be precharged to a preset voltage, and the voltages of the CAL and the word line WL may be grounded. Can be connected. The preset voltage of the first and second bit lines may be a supply voltage V _DD . However, the voltages of the first and second bit lines are not limited to the above values.

CAL의 전압이 접지에 연결되면 제3 및 제4 PMOS 트랜지스터는 상시 온 상태를 유지할 수 있다. 따라서, 셀에서 교차결합 된 제1 인버터(P1-N1) 및 제2 인버터(P2-N2)는 상호 반전된 데이터를 유지할 수 있다.When the voltage of the CAL is connected to ground, the third and fourth PMOS transistors may be constantly turned on. Accordingly, the first inverters P1-N1 and the second inverters P2-N2 cross-coupled in the cell may maintain mutually inverted data.

제1 인버터와 제2 인버터가 래치 형태로 연결되어 있기 때문에 발생될 수 있는 읽기 교란(read disturbance)은 초저전압이 반도체 메모리 장치에 공급되는 경우 기존보다 더 쉽게 발생될 수 있다. 또한, 제1 및 제2 NMOS 트랜지스터의 문턱 전압은 서로 다른 값을 가질 수 있다. 따라서, 반도체 메모리 장치에 공급되는 전압인 초저전압이 제1 NMOS 트랜지스터의 문턱 전압과 제2 NMOS 트랜지스터의 문턱 전압 사이일 때 문제가 될 수 있다.Read disturbance, which may occur because the first inverter and the second inverter are connected in a latch form, may be more easily generated when an ultra low voltage is supplied to the semiconductor memory device. In addition, threshold voltages of the first and second NMOS transistors may have different values. Therefore, there may be a problem when the ultra low voltage, which is a voltage supplied to the semiconductor memory device, is between the threshold voltage of the first NMOS transistor and the threshold voltage of the second NMOS transistor.

본 발명의 일 실시 예에 따라 읽기 동작(read)에서, CAL의 전압은 읽기 교란 및 상술한 문제를 방지하기 위해 제3 및 제4 PMOS 트랜지스터(P3, P4)가 턴 오프 되도록 제1 양전압으로 상승될 수 있다. 본 발명의 일 실시 예에서, 제1 양전압은 공급전압(V_DD)일 수 있다. 셀을 읽는 동안, CAL에 의해 제3 및 제4 PMOS 트랜지스터가 턴 오프 되면 데이터 노드 쌍(DN, /DN)은 비트라인 쌍(BL, /BL)과 분리될 수 있다. 따라서, 8T SRAM 셀은 내부에 저장된 데이터가 방해 받지 않으면서 읽기 메커니즘을 제공할 수 있다. 즉, 읽기 교란(read disturbance)이 제거될 수 있다.In a read operation according to an embodiment of the present invention, the voltage of the CAL is set to the first positive voltage such that the third and fourth PMOS transistors P3 and P4 are turned off in order to prevent read disturb and the aforementioned problem. Can be elevated. In one embodiment of the present invention, the first positive voltage may be a supply voltage V _DD . While reading the cell, if the third and fourth PMOS transistors are turned off by the CAL, the data node pairs DN and / DN may be separated from the bit line pairs BL and / BL. Thus, 8T SRAM cells can provide a read mechanism without interrupting the data stored therein. That is, read disturbance can be eliminated.

CAL의 전압이 제1 양전압으로 상승되고, 대기모드에서 기 설정된 전압으로 프리차지된 제1 및 제2 비트라인(BL, /BL)의 전압이 접지로 방전될 수 있다. 제1 및 제2 비트라인의 전압이 접지로 방전된 후, 초저전압에서 읽기 동작이 수행되기 위해 워드라인(WL)에는 반도체 메모리에 공급되는 전압보다 기 설정된 크기만큼 부스팅 된 전압이 공급될 수 있다. 본 발명의 일 실시 예에서 상술한 기 설정된 크기만큼 부스팅 된 전압은 Vpp(=1.3V_DD)일 수 있다. 단, Vpp는 상술한 값에 한정되는 것은 아니다. 따라서, 워드라인(WL)에 공급된 전압에 의해 제3 및 제4 NMOS 트랜지스터는 턴 온 될 수 있다. 제3 및 제4 NMOS 트랜지스터가 턴 온 되면서, 비트라인 쌍(BL, /BL) 중 하나는 데이터 노드(DN, /DN)의 데이터에 따라 충전될 수 있다.The voltage of the CAL is increased to the first positive voltage, and the voltages of the first and second bit lines BL and / BL precharged to the preset voltage in the standby mode may be discharged to the ground. After the voltages of the first and second bit lines are discharged to the ground, the boosted voltage may be supplied to the word line WL by a predetermined size than the voltage supplied to the semiconductor memory to perform a read operation at a very low voltage. . According to an embodiment of the present invention, the boosted voltage by the preset magnitude may be Vpp (= 1.3V _DD ). However, Vpp is not limited to the above-mentioned value. Therefore, the third and fourth NMOS transistors may be turned on by the voltage supplied to the word line WL. As the third and fourth NMOS transistors are turned on, one of the bit line pairs BL and / BL may be charged according to the data of the data nodes DN and / DN.

예를 들면, 제1 데이터 노드(DN)에 논리값 ‘1’이 저장되고 제2 데이터 노드(/DN)에 논리값 ‘0’’이 저장되어 있으면 제1 PMOS 및 제2 NMOS 트랜지스터는 턴 오프 되고, 제2 PMOS 및 제1 NMOS 트랜지스터는 턴 온 될 수 있다. 따라서, PMOS 트랜지스터 중 제2 PMOS 트랜지스터만 턴 온 되므로 읽기 경로가 생성되어 제2 PMOS 트랜지스터 및 제4 NMOS 트랜지스터를 통해 읽기-셀 전류(read-cell current, I_CELL)가 제2 비트라인(/BL)으로 흐를 수 있다. 따라서, SRAM은 DRAM과 같이 이용될 수 있다. 읽기-셀 전류로 인해 제2 비트라인(/BL)의 전압 변화가 일어날 수 있다. 반면에, 제1 PMOS 및 제3 PMOS 트랜지스터는 턴 오프 되므로 제1 비트라인(BL)으로 전류가 흐를 수 없다. 따라서, 제1 비트라인(BL)의 경우는 전압 변화가 일어날 수 없어 접지 상태가 유지될 수 있다.For example, when the logic value '1' is stored in the first data node DN and the logic value '0' is stored in the second data node / DN, the first PMOS and the second NMOS transistors are turned off. The second PMOS and the first NMOS transistor may be turned on. Therefore, since only the second PMOS transistor of the PMOS transistors is turned on, a read path is generated so that a read-cell current (I _CELL ) is generated through the second PMOS transistor and the fourth NMOS transistor. ) Can flow. Thus, SRAM can be used like DRAM. The read-cell current may cause a voltage change of the second bit line / BL. On the other hand, since the first PMOS transistor and the third PMOS transistor are turned off, current cannot flow to the first bit line BL. Therefore, in the case of the first bit line BL, a voltage change may not occur and a ground state may be maintained.

제1 데이터 노드(DN)에 논리값 ‘0’이 저장되고 제2 데이터 노드(/DN)에 논리값 ‘1’이 저장되어 있으면, 상술한 바와 반대로 읽기-셀 전류(read-cell current, I_CELL)는 제1 PMOS 및 제3 NMOS 트랜지스터를 통해 제1 비트라인(BL)로 흐를 수 있다. 따라서, 읽기-셀 전류로 인해 제1 비트라인(BL)의 전압 변화가 일어날 수 있다. 반면에, 제2 비트라인(/BL)으로는 전류가 흐를 수 없어 제2 비트라인(/BL)의 전압 변화는 일어날 수 없다.If the logic value '0' is stored in the first data node DN and the logic value '1' is stored in the second data node / DN, the read-cell current I is reversed as described above. _CELL may flow to the first bit line BL through the first PMOS and the third NMOS transistors. Therefore, a voltage change of the first bit line BL may occur due to the read-cell current. On the other hand, a current cannot flow through the second bit line / BL, so a voltage change of the second bit line / BL cannot occur.

따라서, 셀에 데이터 논리값‘1’이 저장되어 있을 경우 제1 비트라인(BL)으로 전류가 흐르지 않아 제1 비트라인(BL)의 전압은 변화가 없고, 셀에 데이터 논리값‘0’이 저장되어 있을 경우 제1 비트라인(BL)으로 전류가 흘러 제1 비트라인(BL)의 전압은 변화가 일어날 수 있다. 따라서, 제1 비트라인(BL)의 전압에 기초하여 데이터 읽기 동작이 수행될 수 있고, 셀에 저장된 데이터 논리값이 ‘0’ 인지 ‘1’인지가 판별될 수 있다.Therefore, when the data logic value '1' is stored in the cell, current does not flow to the first bit line BL, and thus the voltage of the first bit line BL is unchanged. When stored, current flows to the first bit line BL, so that the voltage of the first bit line BL may change. Accordingly, a data read operation may be performed based on the voltage of the first bit line BL, and it may be determined whether the data logic value stored in the cell is '0' or '1'.

상술한 제1 비트라인(BL) 및 제2 비트라인(/BL)의 전압 차이는 감지 증폭기(SA)에 의해 감지되어 풀 스윙 신호로 증폭될 수 있고, 데이터 판별이 이루어질 수 있다.The voltage difference between the first bit line BL and the second bit line / BL may be sensed by the sense amplifier SA and amplified into a full swing signal, and data determination may be performed.

읽기 동작이 이루어 진 후, 워드라인(WL)의 전압이 접지 상태로 돌아가서 제3 및 제4 NMOS 트랜지스터는 다시 턴 오프 될 수 있고, CAL의 전압도 접지 상태로 돌아가서 제3 및 제4 PMOS 트랜지스터도 턴 온 될 수 있다. 따라서, 상호 교차 결합된 인버터 쌍(P1-N1, P2-N2)의 양의 피드백은 각각의 데이터 상태를 복구할 수 있다.After the read operation is performed, the voltage of the word line WL returns to the ground state, and the third and fourth NMOS transistors may be turned off again, and the voltage of the CAL may also return to the ground state. Can be turned on. Thus, the positive feedback of the mutually coupled inverter pairs P1-N1 and P2-N2 can restore the respective data states.

쓰기 동작(read)에서, CAL의 전압은 제3 및 제4 PMOS 트랜지스터가 턴 온 되도록 음전압으로 하강될 수 있다. 본 발명의 일 실시 예에서, 음전압은 NV_GG(=-0.9V_DD)일 수 있다. 단, NV_GG는 상술한 값에 한정되는 것은 아니다.In a read operation, the voltage of the CAL may be lowered to a negative voltage to turn on the third and fourth PMOS transistors. In one embodiment of the invention, the negative voltage may be NV _GG (= -0.9V _DD ). However, NV _GG is not limited to the above-mentioned value.

본 발명의 일 실시 예에 따른 쓰기 동작의 예를 들면, 초기에 제1 데이터 노드(DN)의 전압은 공급전압(V_DD), 제2 데이터 노드(/DN)의 전압은 0[V]라고 가정할 수 있다. 따라서, 제1 PMOS 및 제2 NMOS 트랜지스터는 턴 온 될 수 있고, 제2 PMOS 및 제1 NMOS 트랜지스터는 턴 오프 될 수 있다. 제1 데이터 노드(DN)에 논리값 ‘0’이 기입되려면 제1 비트라인(BL)의 전압은 접지로, 제2 비트라인(/BL)의 전압은 공급전압(V_DD)으로 설정될 수 있다.As an example of a write operation according to an embodiment of the present disclosure, initially, the voltage of the first data node DN is a supply voltage V _{DD and} the voltage of the second data node / DN is 0 [V]. Can assume Thus, the first PMOS and second NMOS transistors may be turned on, and the second PMOS and first NMOS transistors may be turned off. To write a logic value '0' to the first data node DN, the voltage of the first bit line BL may be set to ground and the voltage of the second bit line / BL may be set to the supply voltage V _DD . have.

비트라인 쌍(BL, /BL)의 전압이 설정된 후 초저전압에서 쓰기 동작이 수행되기 위해 워드라인(WL)의 전압에는 반도체 메모리에 공급되는 전압보다 기 설정된 크기만큼 부스팅 된 전압이 인가될 수 있다. 본 발명의 일 실시 예에서, 기 설정된 크기만큼 부스팅 된 전압은 V_PP(=1.3V_DD)일 수 있다. 단, V_PP는 상술한 값에 한정되는 것은 아니다. 따라서, 워드라인(WL)에 인가된 전압에 의해 제3 및 제4 NMOS 트랜지스터가 턴 온 될 수 있다. 제3 NMOS 트랜지스터가 턴 온 되면서, 제1 비트라인(BL)의 전압에 의해 노드 PN의 전압은 공급전압(V_DD)에서 접지로 방출될 수 있다.After the voltages of the bit line pairs BL and / BL are set, in order to perform a write operation at an extremely low voltage, the boosted voltage may be applied to the voltage of the word line WL by a predetermined size than the voltage supplied to the semiconductor memory. . In an embodiment of the present invention, the boosted voltage by a preset magnitude may be V _PP (= 1.3 V _DD ). However, V _PP is not limited to the above-mentioned value. Therefore, the third and fourth NMOS transistors may be turned on by the voltage applied to the word line WL. As the third NMOS transistor is turned on, the voltage of the node PN may be discharged from the supply voltage V _DD to the ground by the voltage of the first bit line BL.

제3 및 제4 PMOS 트랜지스터의 게이트는 음의 전압으로 바이어스되기 때문에 제1 데이터 노드(DN)는 쉽게 공급전압(V_DD)으로부터 접지로 방출될 수 있다. 제1 데이터 노드(DN)의 전압 강하는 인버터(MP2-MN2)를 트리거 시킬 수 있다. 셀 내부의 양의 피드백이 셀의 내용을 변화시킬 수 있다.Since the gates of the third and fourth PMOS transistors are biased with a negative voltage, the first data node DN can be easily discharged from the supply voltage V _DD to ground. The voltage drop of the first data node DN may trigger the inverter MP2-MN2. Positive feedback inside the cell can change the contents of the cell.

상술한 경우와 반대로 초기에 제1 데이터 노드(DN)의 전압이 0[V], 제2 데이터 노드(/DN)의 전압이 공급전압(V_DD)으로 가정할 수 있다. 제1 데이터 노드(DN)에 논리값 ‘1’이 기입되려면 제1 비트라인(BL)의 전압은 공급전압(V_DD)으로, 제2 비트라인(/BL)의 전압은 접지로 설정될 수 있다. 제2 비트라인(/BL)의 전압에 의해 노드 /PN의 전압은 공급전압(V_DD)에서 접지로 방출될 수 있고, 제4 PMOS 트랜지스터의 게이트는 음의 전압으로 바이어스 되기 때문에 제2 데이터 노드(/DN)는 쉽게 공급전압(V_DD)으로부터 접지로 방출될 있다. 따라서, 제2 데이터 노드(/DN)의 전압 변화에 의해 제1 회로부는 플립될 수 있고, 제1 데이터 노드(DN)에는 논리값 ‘1’이 기입될 수 있다.Contrary to the above case, it may be assumed that the voltage of the first data node DN is 0 [V] and the voltage of the second data node / DN is the supply voltage V _DD . In order for the logic value '1' to be written in the first data node DN, the voltage of the first bit line BL may be set to the supply voltage V _DD , and the voltage of the second bit line BL may be set to ground. have. The voltage of the node / PN may be discharged from the supply voltage V _DD to ground by the voltage of the second bit line / BL, and the second data node because the gate of the fourth PMOS transistor is biased to a negative voltage. (/ DN) can easily be discharged from the supply voltage (V _DD ) to ground. Therefore, the first circuit unit may be flipped due to the voltage change of the second data node / DN, and a logic value '1' may be written in the first data node DN.

따라서, 제1 및 제2 비트라인(BL, /BL)에 인가되는 전압에 기초하여 제1 데이터 노드(DN)의 논리값이 ‘0’ 또는 ‘1’로 기입될 수 있다.Accordingly, the logic value of the first data node DN may be written as '0' or '1' based on voltages applied to the first and second bit lines BL and / BL.

도 3 및 도 4는 본 발명의 일 실시 예에 따른 8T SRAM 셀의 메모리 블록을 나타낸 것이다.3 and 4 illustrate a memory block of an 8T SRAM cell according to an embodiment of the present invention.

자세하게는, 도 3은 본 발명의 일 실시 예에 따른 8T SRAM 셀을 통합하는 메모리 블록의 논리적 및 물리적 구조를 나타낸 것이고, 도 4는 읽기 또는 쓰기 액세스 중 메모리 블록에서 8T SRAM 셀들의 상태를 나타낸 것이다.In detail, FIG. 3 illustrates a logical and physical structure of a memory block incorporating 8T SRAM cells according to an embodiment of the present invention, and FIG. 4 illustrates states of 8T SRAM cells in a memory block during a read or write access. .

본 발명의 일 실시 예에 따른 반도체 메모리 장치는 일렬로 배열될 수 있고 워드라인에 연결된 복수의 8T SRAM 셀이 포함될 수 있으며, 복수의 SRAM 셀 각각은 서로 다른 비트라인 쌍(BL, /BL) 및 열방향 보조라인(CAL)과 연결될 수 있다.The semiconductor memory device may include a plurality of 8T SRAM cells arranged in a line and connected to a word line, and each of the plurality of SRAM cells may include different bit line pairs BL, / BL, and It may be connected to the thermal auxiliary line (CAL).

도 3을 참조하면, 8T SRAM 셀을 통합하는 메모리 블록은 256개의 워드라인들과 128개의 비트라인 쌍들을 포함하는 32-Kbit 메모리 어레이(memory array) 일 수 있다. 256개의 워드라인들은 로우 디코더(row decoder)에 의해 구동될 수 있다.Referring to FIG. 3, a memory block incorporating an 8T SRAM cell may be a 32-Kbit memory array including 256 word lines and 128 bit line pairs. 256 word lines may be driven by a row decoder.

각각의 워드라인은 128 비트가 선택될 수 있는데, 선택된 128 비트 중 8 비트는 16:1 열 다중화(column multiplexing)에 의해 선택될 수 있다. 워드라인은 8 어드레스 비트들에 의해 선택될 수 있다.Each word line may be selected by 128 bits, and 8 bits of the selected 128 bits may be selected by 16: 1 column multiplexing. The word line may be selected by eight address bits.

메모리 어레이 내부에는 감지 증폭기(SA), 접지 방전기(ground discharger), 열 게이트(column gate) 및 열 신호 드라이버(column signal driver)가 하단에 위치될 수 있고, CAL 드라이버와 공급전압(VDD) 프리차저(precharger)는 어레이의 다른 쪽에 위치될 수 있다.A sense amplifier (SA), a ground discharger, a column gate and a column signal driver may be located at the bottom of the memory array, and a CAL driver and a supply voltage (VDD) precharger. The precharger can be located on the other side of the array.

CAL 드라이버는 비트라인 쌍(BL,/BL)과 평행하게 운영되는 CAL 신호를 제어할 수 있고, 8개의 CAL 신호를 공통으로 제공할 수 있다.The CAL driver may control a CAL signal operated in parallel with the bit line pairs BL and / BL, and may provide eight CAL signals in common.

나머지 핵심 회로인 BSA(block sense amplifier) 및 WDR(write dirver)는 기존의 SRAM과 동일하다.The remaining core circuits, the block sense amplifier (BSA) and the write dirver (WDR), are identical to the conventional SRAM.

각 읽기 또는 쓰기 액세스에서, 열 신호 드라이버와 열 어드레스에 의해 디코딩 된 CAL 드라이버는 8개의 인터리브 된 열만을 활성화시킬 수 있다.In each read or write access, the column signal driver and the CAL driver decoded by the column address can only activate eight interleaved columns.

반면에, 도 4를 참조하면 선택된 행의 나머지 열들로부터의 셀들은 비트라인 쌍(BL, /BL) 및 CAL의 전압이 각각 공급전압(V_DD) 및 접지로 유지되어 더미 읽기 동작이 수행될 수 있다.On the other hand, referring to FIG. 4, the cells from the remaining columns of the selected row may maintain the voltages of the bit line pairs BL, / BL and CAL as the supply voltage V _DD and ground, respectively, to perform a dummy read operation. have.

본 발명의 일 실시 예에 따른 읽기 동작에서, 서로 다른 열방향 보조라인 중 하나의 열방향 보조라인이 제1 양전압으로 상승 및 서로 다른 비트라인 쌍 중 한 쌍의 비트라인이 접지 상태로 변경될 수 있고, 나머지 열방향 보조라인이 접지 상태 및 나머지 비트라인 쌍이 제2 양전압 상태로 유지되어 더미 읽기가 방지될 수 있다. 제1 양전압과 제2 양전압은 동일한 전압일 수 있고, 제1 양전압은 공급전압(V_DD)일 수 있다. 단, 제1 양전압 및 제2 양전압은 상술한 값에 한정되는 것은 아니다.In a read operation according to an embodiment of the present disclosure, one column auxiliary line among different column auxiliary lines may rise to a first positive voltage and one pair of bit lines among different bit line pairs may be changed to a ground state. The remaining column auxiliary lines may be grounded and the remaining bit line pairs may be maintained in the second positive voltage state, thereby preventing dummy reads. The first positive voltage and the second positive voltage may be the same voltage, and the first positive voltage may be the supply voltage V _DD . However, the first positive voltage and the second positive voltage are not limited to the above values.

또한, 본 발명의 일 실시 예에 따른 반도체 메모리 장치는 읽기 동작에서, 선택된 메모리 셀의 워드라인(WL) 전압이 반도체 메모리에 공급되는 전압보다 기 설정된 크기만큼 부스팅 된 전압으로 상승되면, 액세스 트랜지스터(N3, N4)의 채널 컨덕턴스(channel conductance) 증가가 일어날 수 있다. 채널 컨덕턴스의 증가로 비트라인 쌍(BL, /BL) 중 어느 하나의 비트라인에서 메모리 셀로 흐르는 셀 전류가 증가될 수 있다. 따라서, 셀 전류의 증가로 SRAM의 액세스 시간이 줄어들 수 있다. 또한, 상술한 셀 전류의 증가는 쓰기 동작에서도 적용되어 쓰기 시간이 길어지는 현상도 방지될 수 있다.In addition, in a semiconductor memory device according to an embodiment of the present disclosure, when a word line WL voltage of a selected memory cell is increased to a voltage boosted by a predetermined size than a voltage supplied to a semiconductor memory, an access transistor ( An increase in channel conductance of N3, N4) may occur. As the channel conductance increases, the cell current flowing from the bit line of one of the bit line pairs BL and / BL to the memory cell may increase. Thus, an increase in cell current may reduce the access time of the SRAM. In addition, the increase of the cell current described above is also applied to a write operation, so that the phenomenon of a long write time can be prevented.

도 5a는 본 발명의 일 실시 예에 따른 8T SRAM 셀의 읽기 동작에 대한 신호 파형을 나타낸 것이다.5A illustrates a signal waveform of a read operation of an 8T SRAM cell according to an embodiment of the present invention.

도 5a를 참조하면, 공급전압(V_DD)은 0.4[V]이고, 가로축은 시간, 세로축은 전압[V]을 나타낸 것이다. 공급전압(V_DD) 프리차지가 디스에이블 된 후, CAL의 전압이 양전압까지 끌어올려지면서 읽기 동작이 개시될 수 있다. 본 발명의 일 실시 예에서 CAL의 양전압은 공급전압(V_DD) 일 수 있다.Referring to FIG. 5A, the supply voltage V _DD is 0.4 [V], the horizontal axis represents time, and the vertical axis represents voltage [V]. After the supply voltage V _DD precharge is disabled, the read operation may be started while the voltage of the CAL is raised to a positive voltage. In one embodiment of the present invention, the positive voltage of the CAL may be a supply voltage V _DD .

CAL의 전압이 공급전압(V_DD)까지 상승된 후, 대기모드에서 기 설정된 전압으로 프리차지된 제1 및 제2 비트라인 전압이 접지로 방전될 수 있다. 제1 및 제2 비트라인의 기 설정된 전압은 공급전압(V_DD)일 수 있다. 단, 제1 및 제2 비트라인의 전압이 상술한 값에 한정되는 것은 아니다. 제1 및 제2 비트라인 전압이 접지로 방전된 후, 워드라인(WL)의 전압은 반도체 메모리에 공급되는 전압보다 기 설정된 크기만큼 부스팅 된 전압(V_PP)으로 상승될 수 있다. 본 발명의 일 실시 예에서 반도체 메모리에 공급되는 전압은 트랜지스터의 문턱 전압 이하일 수 있고, V_PP는 0.52V 일 수 있다. 단, 상술한 값은 본 발명의 일 실시 예일 뿐 이에 한정되는 것은 아니다. 워드라인(WL)의 전압이 V_PP 레벨로 상승되면, 저장된 상태에 따라 읽기 셀 전류(read-cell current, I_CELL)가 흐를 수 있다.After the voltage of the CAL is raised to the supply voltage V _DD , the first and second bit line voltages precharged to the preset voltage in the standby mode may be discharged to the ground. The preset voltage of the first and second bit lines may be a supply voltage V _DD . However, the voltages of the first and second bit lines are not limited to the above values. After the first and second bit line voltages are discharged to the ground, the voltage of the word line WL may be increased to the boosted voltage V _PP by a predetermined magnitude than the voltage supplied to the semiconductor memory. In an embodiment, the voltage supplied to the semiconductor memory may be less than or equal to the threshold voltage of the transistor, and V _PP may be 0.52V. However, the above-described values are not limited thereto, but are exemplary embodiments of the present invention. When the voltage of the word line WL rises to the V _PP level, a read cell current I _CELL may flow according to a stored state.

본 발명의 일 실시 예로 제1 데이터 노드(DN)의 논리값이 ‘0’이고, 제2 데이터 노드(/DN)의 논리값이 ‘1’이면 I_CELL은 제2 PMOS(P2)로부터 제4 NMOS(N4)를 통해 제2 비트라인(/BL)으로 흐를 수 있다. I_CELL이 제2 비트라인으로 흐르면서, 제2 비트라인(/BL)의 전압은 접지보다 높은 양전압으로 상승될 수 있다. 따라서, 제1 비트라인(BL)의 전압은 접지 상태로 유지되고, 제2 비트라인(/BL)의 전압은 제1 비트라인(BL)의 전압보다 상승되면서 제1 비트라인(BL)과 제2 비트라인(/BL)의 전압의 차이가 발생될 수 있다.According to an embodiment of the present invention, when the logical value of the first data node DN is '0' and the logical value of the second data node / DN is '1', the I _CELL is the fourth from the second PMOS P2. It may flow to the second bit line / BL through the NMOS N4. As I _CELL flows to the second bit line, the voltage of the second bit line / BL may be increased to a positive voltage higher than the ground. Accordingly, the voltage of the first bit line BL is maintained at the ground state, and the voltage of the second bit line / BL is higher than the voltage of the first bit line BL, and the first bit line BL and the first bit line BL are at the ground state. Differences in voltage between the two bit lines / BL may occur.

본 발명의 또 다른 일 실시 예로 상술한 바와 반대의 경우에도 적용될 수 있다. 제1 데이터 노드(DN)의 논리값이 ‘1’이고, 제2 데이터 노드(/DN)의 논리값이 ‘0’이면 I_CELL은 제1 PMOS(P1)로부터 제3 NMOS(N3)를 통해 제1 비트라인(BL)으로 흐를 수 있다. 따라서, 제2 비트라인(/BL)의 전압은 접지 상태로 유지되고, 제1 비트라인(BL)의 전압은 제2 비트라인(/BL)의 전압보다 상승되면서 제1 비트라인(BL)과 제2 비트라인(/BL)의 전압의 차이가 발생될 수 있다.Another embodiment of the present invention may be applied to the reverse case described above. If the logical value of the first data node DN is '1' and the logical value of the second data node / DN is '0', the I _CELL is transferred from the first PMOS P1 to the third NMOS N3. It may flow to the first bit line BL. Therefore, the voltage of the second bit line / BL is maintained at the ground state, and the voltage of the first bit line BL is higher than the voltage of the second bit line / BL while Differences in the voltage of the second bit line / BL may occur.

상술한 제1 비트라인(BL) 및 제2 비트라인(/BL)의 전압 차이는 감지 증폭기(SA)에 의해 감지되어 풀 스윙 신호로 증폭될 수 있다.The voltage difference between the first bit line BL and the second bit line / BL may be sensed by the sense amplifier SA and amplified into a full swing signal.

워드라인(WL)의 전압이 다시 접지로 스위칭 되면서 읽기 동작이 끝날 수 있다. 읽기 동작이 끝나면, CAL의 전압은 접지로 복귀되고, 제1 비트라인(BL)과 제2 비트라인(/BL)의 전압은 모두 기 설정된 전압으로 프리차지 될 수 있다. 제1 및 제2 비트라인의 기 설정된 전압은 공급전압(V_DD)일 수 있다. 단, 제1 및 제2 비트라인의 전압이 상술한 값에 한정되는 것은 아니다.As the voltage of the word line WL is switched back to ground, the read operation may be completed. When the read operation is finished, the voltage of the CAL is returned to ground, and the voltages of the first bit line BL and the second bit line / BL may be precharged to a preset voltage. The preset voltage of the first and second bit lines may be a supply voltage V _DD . However, the voltages of the first and second bit lines are not limited to the above values.

도 5b는 본 발명의 일 실시 예에 따른 8T SRAM 셀의 쓰기 동작에 대한 신호 파형을 도시한 것이다.5B illustrates a signal waveform for a write operation of an 8T SRAM cell according to an embodiment of the present invention.

도 5b를 참조하면, 공급전압(V_DD)은 0.4[V]이고, 가로축은 시간, 세로축은 전압[V]을 나타낸 것이다. 공급전압(V_DD) 프리차지가 디스에이블 된 후, CAL의 전압이 음전압으로 풀 다운되면서 읽기 동작이 개시될 수 있다. CAL의 전압이 음전압으로 풀 다운 된 후, 비트라인 쌍(BL, /BL) 중 어느 하나의 비트라인의 전압이 공급전압(VDD)에서 접지로 방출될 수 있다. 따라서, 제1 비트라인(BL)과 제2 비트라인(/BL)의 전압의 차이는 V_DD가 될 수 있다. 비트라인 쌍(BL, /BL) 중 어느 하나의 비트라인의 전압이 접지로 방출된 후, 워드라인(WL)의 전압이 부스팅 된 양전압(V_PP)으로 상승되면서 제3 및 제4 NMOS 트랜지스터가 턴 온 될 수 있다. 본 발명의 일 실시 예에서 CAL의 전압은 -0.36V일 수 있고, V_PP는 0.52V 일 수 있다. 단, CAL의 전압 및 V_PP는 상술한 값에 한정되지 않는다.Referring to FIG. 5B, the supply voltage V _DD is 0.4 [V], the horizontal axis represents time, and the vertical axis represents voltage [V]. After the supply voltage V _DD precharge is disabled, the read operation may be started while the voltage of the CAL is pulled down to the negative voltage. After the voltage of the CAL is pulled down to a negative voltage, the voltage of any one of the bit line pairs BL and / BL may be discharged from the supply voltage VDD to ground. Therefore, the difference between the voltages of the first bit line BL and the second bit line / BL may be V _DD . After the voltage of one of the bit line pairs BL and / BL is discharged to the ground, the voltage of the word line WL is increased to the boosted positive voltage V _PP and the third and fourth NMOS transistors. Can be turned on. In one embodiment of the present invention, the voltage of CAL may be -0.36V, and V _PP may be 0.52V. However, the voltage and V _PP of CAL are not limited to the above values.

워드라인(WL)이 온으로 활성화 될 때, 셀 데이터 노드(DN 및 /DN)는 원래 상태에서 다른 상태로 즉시 플립될 수 있다.When the word line WL is activated on, the cell data nodes DN and / DN can be immediately flipped from the original state to the other state.

워드라인(WL)의 전압이 다시 접지로 스위칭 되면서 쓰기 동작이 끝날 수 있다. 쓰기 동작이 끝나면, CAL의 전압은 접지로 복귀되고, 제1 비트라인(BL)과 제2 비트라인(/BL)의 전압은 모두 공급전압(V_DD)으로 프리차지 될 수 있다.As the voltage of the word line WL is switched back to ground, the write operation may be completed. When the write operation is completed, the voltage of the CAL is returned to ground, and the voltages of the first bit line BL and the second bit line / BL may be precharged to the supply voltage V _DD .

도 6a 및 도 6b는 각각 6T 및 본 발명의 일 실시 예에 따른 8T SRAM 셀의 레이아웃을 나타낸 것이다.6A and 6B show the layout of 6T and 8T SRAM cells according to one embodiment of the invention, respectively.

본 발명의 일 실시 예에서는 다양한 SRAM 안정성 메트릭의 비교를 위해, 종래의 6T SRAM 및 8T SRAM은 180nm 로직 CMOS 기술로 구현될 수 있다.In an embodiment of the present invention, for comparison of various SRAM stability metrics, the conventional 6T SRAM and 8T SRAM may be implemented with 180 nm logic CMOS technology.

도 6a를 참조하면, 종래의 6T SRAM 셀의 경우, 구동 트랜지스터(N1, N2)의 폭은 420nm, 다른 트랜지스터들의 폭은 220nm 일 수 있다.Referring to FIG. 6A, in the conventional 6T SRAM cell, the widths of the driving transistors N1 and N2 may be 420 nm, and the widths of the other transistors may be 220 nm.

도 6b를 참조하면, 본 발명의 일 실시 예에 따른 8T SRAM 셀의 경우, 액세스 트랜지스터(N3,N4)의 폭은 420nm, 다른 트랜지스들의 폭은 220nm 일 수 있다.Referring to FIG. 6B, in the case of an 8T SRAM cell according to an embodiment of the present disclosure, the widths of the access transistors N3 and N4 may be 420 nm, and the widths of other transistors may be 220 nm.

6T 및 8T SRAM 셀에서 모든 디바이스들은 셀 면적을 최소화하기 위한 최소 채널 길이는 180nm 일 수 있다. 단, 상술한 값들은 본 발명의 일 실시 예로 이에 한정되는 것은 아니다.All devices in 6T and 8T SRAM cells can have a minimum channel length of 180nm to minimize cell area. However, the above values are not limited thereto in one embodiment of the present invention.

본 발명의 실시 예에 따른 8T SRAM 셀은 종래의 6T SRAM 셀과 대비하여 44% 더 많은 면적을 차지할 수 있다. 65nm, 45nm 또는 그 이상으로 집적화된 CMOS 기술에서, 6T SRAM 셀과 8T SRAM 셀이 동일한 방식으로 집적화될 것이므로 면적 오버헤드는 동일한 정도로 남아있을 수 있다.The 8T SRAM cell according to the embodiment of the present invention may occupy 44% more area than the conventional 6T SRAM cell. In CMOS technology integrated at 65 nm, 45 nm or more, the area overhead may remain the same because 6T SRAM cells and 8T SRAM cells will be integrated in the same manner.

도 7은 종래의 6T SRAM 셀의 읽기 동작을 위한 버터 플라이 곡선을 도시한 것이다.7 illustrates a butterfly curve for a read operation of a conventional 6T SRAM cell.

정적 잡음 여유(Static Noise Margin, SNM)는 읽기 동작 동안 셀의 상태를 유지할 수 있는 능력의 일반적인 척도를 의미한다. SNM은 곡선에서 최대 정사각형의 한 변의 길이에 해당한다. 최대 정사각형은 2개의 상태 전이 곡선 사이 공간 내에서 만들 수 있는 최대 크기의 정사각형을 의미한다.Static Noise Margin (SNM) is a general measure of the ability to maintain a cell's state during a read operation. SNM corresponds to the length of one side of the largest square in the curve. Maximum square means the largest square that can be created in the space between two state transition curves.

도 7을 참조하면, 가로축은 제1 데이터 노드(DN)의 전압, 세로축은 제2 데이터 노드(/DN)의 전압을 나타낸다. 공급전압(V_DD)=0.4[V] 및 실온의 조건에서, 6T SRAM 셀의 SNM은 92[mv] 일 수 있다. 단, 상술한 값은 본 발명의 일 실시 예로 이에 한정되는 것은 아니다.Referring to FIG. 7, the horizontal axis represents the voltage of the first data node DN, and the vertical axis represents the voltage of the second data node / DN. Under conditions of supply voltage V _DD = 0.4 [V] and room temperature, the SNM of the 6T SRAM cell may be 92 [mv]. However, the above values are not limited thereto in one embodiment of the present invention.

반면에, 본 발명의 일 실시 예에 따른 8T SRAM 셀의 읽기 동작은 CAL의 전압이 제1 양전압으로 상승되면서 수행될 수 있다. 본 발명의 일 실시 예에서 제1 양전압은 공급전압(V_DD=0.4[V]) 일 수 있다. 단, 상술한 값은 본 발명의 일 실시 예일 뿐 이에 한정되는 것은 아니다. 따라서, CAL의 전압이 제1 양전압으로 유지되므로 제3 및 제4 PMOS 트랜지스터는 턴 오프 될 수 있다.On the other hand, the read operation of the 8T SRAM cell according to an embodiment of the present invention may be performed while the voltage of the CAL is increased to the first positive voltage. In an embodiment of the present invention, the first positive voltage may be a supply voltage (V _DD = 0.4 [V]). However, the above-described values are not limited thereto, but are exemplary embodiments of the present invention. Therefore, since the voltage of the CAL is maintained at the first positive voltage, the third and fourth PMOS transistors may be turned off.

제3 및 제4 PMOS 트랜지스터가 턴 오프 되면 제1 및 제3 NMOS 트랜지스터로 전류가 흐르지 않게 되므로 제1 데이터 노드(DN)는 제1 비트라인(BL)으로부터, 제2 데이터 노드(/DN)는 제2 비트라인(/BL)으로부터 분리될 수 있다. 따라서, 읽기 실패 가능성은 줄어들 수 있고 읽기 동작 여유는 상승될 수 있다. 즉, 읽기 동작은 읽기 교란(read disturbance)의 영향 없이 수행될 수 있다.When the third and fourth PMOS transistors are turned off, current does not flow to the first and third NMOS transistors, so that the first data node DN is from the first bit line BL, and the second data node / DN is It may be separated from the second bit line / BL. Thus, the possibility of read failure can be reduced and the read operation margin can be raised. That is, the read operation may be performed without the influence of read disturbance.

도 8a 및 도 8b는 읽기 또는 쓰기 액세스 동안 각각 종래 6T 및 본 발명의 일 실시 예에 따른 8T SRAM 셀의 더미 읽기 동작을 위한 버터플라이 곡선을 도시한 것이다.8A and 8B illustrate butterfly curves for dummy read operations of conventional 6T and 8T SRAM cells according to one embodiment of the invention, respectively, during a read or write access.

본 발명의 일 실시 예로 초기에 제1 데이터 노드(DN)의 전압은 접지, 제2 데이터 노드(/DN)의 전압은 양전압(V_DD)인 상태일 수 있다. 상술한 상태에서, 워드라인(WL)의 전압이 부스팅 된 전압인 V_PP, 제1 및 제2 비트라인의 전압이 양전압인 V_DD가 되면, 제1 데이터 노드(DN)의 전압은 접지에서 양전압(VDD)으로 상승될 수 있다. 제1 데이터 노드(DN)의 전압이 양전압(V_DD)으로 상승되면, 제2 데이터 노드(/DN)의 전압은 양전압(V_DD)에서 접지로 전이될 수 있다. 제1 및 제2 데이터 노드의 전압이 변하는 시간 동안, 제4 PMOS 트랜지스터(P4)에서 추가적인 전압 강하로 8T SRAM 셀의 제2 데이터 노드(/DN)의 전압은 접지보다 더 낮아질 수 있다. 상술한 특징은 강인한 SRAM 셀 설계를 위해 필수적인 전압 전달 특성을 제공할 수 있다.According to an embodiment of the present invention, the voltage of the first data node DN may be a ground and the voltage of the second data node / DN may be a positive voltage V _DD . In the above-described state, when the voltage of the word line WL becomes the boosted voltage V _PP and the voltages of the first and second bit lines become the positive voltage V _DD , the voltage of the first data node DN becomes the ground. The voltage may rise to the positive voltage VDD. When the voltage of the first data node DN rises to the positive voltage V _DD , the voltage of the second data node / DN may transition from the positive voltage V _DD to ground. During the time that the voltages of the first and second data nodes change, the voltage of the second data node / DN of the 8T SRAM cell may be lower than the ground due to the additional voltage drop in the fourth PMOS transistor P4. The features described above can provide the voltage transfer characteristics necessary for robust SRAM cell design.

도 8a를 참조하면, 공급전압(V_DD)=0.4[V] 및 25℃ 에서 종래 6T SRAM 셀의 더미 읽기 SNM은 92[mV]로 도 7에 도시된 6T SRAM 셀의 읽기 SNM과 같다.Referring to FIG. 8A, the dummy read SNM of a conventional 6T SRAM cell at supply voltage V _DD = 0.4 [V] and 25 ° C. is 92 [mV], which is the same as the read SNM of the 6T SRAM cell shown in FIG. 7.

도 8b를 참조하면, 공급전압(V_DD)=0.4[V] 및 25℃ 에서 본 발명의 일 실시 예에 따른 8T SRAM 셀의 더미 읽기 SNM은 146[mV]를 나타낸다.Referring to FIG. 8B, the dummy read SNM of an 8T SRAM cell according to an embodiment of the present invention at a supply voltage (V _DD ) = 0.4 [V] and 25 ° C. shows 146 [mV].

따라서, 8T SRAM 셀의 더미 읽기 SNM은 6T SRAM 셀 보다 약 58.7% 더 높을 수 있다. 또한, 공급전압(V_DD)=0.5[V] 또는 0.3[V]인 경우에서도 8T SRAM 셀의 더미 읽기 SNM이 6T SRAM 셀의 더미 읽기 SNM보다 더 높다. 단, 상술한 값은 본 발명의 일 실시 예로 이에 한정되는 것은 아니다.Thus, the dummy read SNM of an 8T SRAM cell may be about 58.7% higher than a 6T SRAM cell. Also, even when the supply voltage V _DD = 0.5 [V] or 0.3 [V], the dummy read SNM of the 8T SRAM cell is higher than the dummy read SNM of the 6T SRAM cell. However, the above values are not limited thereto in one embodiment of the present invention.

도 9는 더미 읽기 안정성에 대해 종래 6T SRAM 셀과 본 발명의 일 실시 예에 따른 8T SRAM 셀을 비교한 결과를 나타낸 것이다.FIG. 9 illustrates a result of comparing a conventional 6T SRAM cell to an 8T SRAM cell according to an embodiment of the present invention with respect to dummy read stability.

도 9를 참조하면, 프로세스 파라미터들은 3-시그마(3σ) 변동성을 갖는다. TT는 일반적-NMOS, 일반적-PMOS, FS는 패스트-NMOS, 슬로우-PMOS, SF는 슬로우-NMOS, 패스트-PMOS, SS는 슬로우-NMOS, 슬로우-PMOS, FF는 패스트-NMOS, 패스트-PMOS를 의미한다. 상술한 패스트(fast)와 슬로우(slow)는 트랜지스터의 동작속도를 의미한다.Referring to FIG. 9, process parameters have 3-sigma (3σ) variability. TT is Normal-NMOS, Normal-PMOS, FS is Fast-NMOS, Slow-PMOS, SF is Slow-NMOS, Fast-PMOS, SS is Slow-NMOS, Slow-PMOS, FF is Fast-NMOS, Fast-PMOS it means. The above-mentioned fast and slow means the operating speed of the transistor.

본 발명의 일 실시 예에 따른 8T SRAM 셀의 더미 읽기 SNM은 종래 6T SRAM 셀에 비해 전형적인 경우(TT, 25℃) 약 58.7% 높았고, 최악 전력(FF, -40℃) 조건에서는 약 155%, 최악 속도(SS, 85℃) 조건에서는 약 28% 더 높았다.The dummy read SNM of an 8T SRAM cell according to an embodiment of the present invention is about 58.7% higher than a typical 6T SRAM cell (TT, 25 ° C), and about 155% under worst-case power (FF, -40 ° C). At worst rate (SS, 85 ° C.) it was about 28% higher.

특정한 FS 코너에서, 셀 인버터의 논리 문턱전압은 감소될 수 있고 그에 따라 안정성이 악화될 수 있다.At certain FS corners, the logic threshold voltage of the cell inverter can be reduced and thus stability deteriorated.

본 발명의 일 실시 예에 따라 공급전압(V_DD)이 0.4[V] 및 실온의 조건에서 극단적 코너(TT, FS) 간의 더미 읽기 정적 잡음 여유(SNM)의 편차는 종래 6T SRAM 셀에서 약 50[mV]의 차이가 나타났지만, 본 발명의 일 실시 예에 따른 8T SRAM 셀에서는 약 25[mV]의 차이만이 나타났다. 따라서, 도 9의 결과는 향상된 프로세스 변동 내성을 의미한다.According to an embodiment of the present invention, the deviation of the dummy read static noise margin (SNM) between the extreme corners (TT, FS) at a supply voltage (V _DD ) of 0.4 [V] and room temperature is about 50 in a conventional 6T SRAM cell. Although the difference of [mV] appeared, only a difference of about 25 [mV] appeared in the 8T SRAM cell according to an embodiment of the present invention. Thus, the results in FIG. 9 mean improved process variation tolerance.

도 10a 및 도 10b는 각각 6T 및 본 발명의 일 실시 예에 따른 8T SRAM 셀의 데이터 쓰기 능력을 나타낸 것이다.10A and 10B illustrate data write capability of 6T and 8T SRAM cells according to an embodiment of the present invention, respectively.

데이터 쓰기 능력은 셀 기입이 얼마나 쉬운지 또는 어려운지를 나타낼 수 있다. 도 10a 및 도 10b를 참조하면, 가로축은 제1 비트라인(BL)의 전압을, 세로축은 제1 및 제2 데이터 노드(DN, /DN)의 전압을 나타낸 것이다.The ability to write data may indicate how easy or difficult cell writing is. 10A and 10B, the horizontal axis represents the voltage of the first bit line BL, and the vertical axis represents the voltage of the first and second data nodes DN and / DN.

본 발명의 일 실시 예에서 워드라인(WL)의 전압이 부스팅 된 양전압이면서, 제1 비트라인(BL) 전압이 공급전압(VDD)에서 더 낮은 전압으로 스윕될 때 셀 내용이 플립되도록 하는 제1 비트라인(BL)의 전압을 쓰기 여유(WM)로 정의한다. 셀 기입은 제1 비트라인(BL)의 전압이 클수록 용이해진다.According to an embodiment of the present invention, when the voltage of the word line WL is a boosted positive voltage and the first bit line BL is swept from the supply voltage VDD to a lower voltage, the cell contents are flipped. The voltage of one bit line BL is defined as a write margin WM. Cell writing becomes easier as the voltage of the first bit line BL increases.

공급전압(V_DD)이 0.4[V] 및 25℃ 조건에서 종래 6T SRAM 셀의 쓰기 여유(WM)는 약 48.9[mV]로 측정되었지만, 본 발명의 일 실시 예에 따른 8T SRAM 셀에서의 쓰기 능력은 약 180[mV]로 측정되었다. 따라서, 8T SRAM 셀의 쓰기 능력은 6T SRAM 셀에 비해 약 3.68배 더 높다는 것을 보여준다.Although the write margin (WM) of the conventional 6T SRAM cell was measured to be about 48.9 [mV] at a supply voltage (V _DD ) of 0.4 [V] and 25 ° C., the write in the 8T SRAM cell according to an embodiment of the present invention. The capacity was measured at about 180 [mV]. Thus, the write capability of an 8T SRAM cell is about 3.68 times higher than that of a 6T SRAM cell.

또한, 공급전압(V_DD)이 0.5[V] 또는 0.3[V] 인 경우에서도 본 발명의 일 실시 예에 따른 8T SRAM 셀의 쓰기 능력이 종래 6T SRAM 셀의 쓰기 능력보다 더 높다는 것을 보여준다.In addition, even when the supply voltage V _DD is 0.5 [V] or 0.3 [V], the write capability of the 8T SRAM cell according to the exemplary embodiment of the present invention is higher than that of the conventional 6T SRAM cell.

단, 상술한 공급전압(V_DD) 및 온도는 본 발명의 일 실시 예로 이에 한정되는 것은 아니다.However, the supply voltage V _DD and the temperature described above are not limited thereto.

도 11은 쓰기 안정성에 대해 종래 6T SRAM 셀과 본 발명의 일 실시 예에 따른 8T SRAM 셀을 비교한 결과를 나타낸 것이다.FIG. 11 illustrates a result of comparing a conventional 6T SRAM cell with an 8T SRAM cell according to an embodiment of the present invention in terms of write stability.

본 발명의 일 실시 예에 따라 초저 공급전압(ultra-low supply voltage)에서 비트 셀이 더 나은 쓰기 능력을 달성할 수 있도록 8T SRAM 셀의 쓰기 동작에서 워드라인(WL)에 부스팅 된 전압이 인가될 수 있다. 따라서, 8T SRAM 셀의 쓰기 여유(WM)는 FS 코너를 제외한 6T SRAM 셀 보다 약 3.68~5.39 배 더 높을 수 있다.According to an embodiment of the present invention, a boosted voltage may be applied to a word line WL in a write operation of an 8T SRAM cell so that a bit cell may achieve better write capability at an ultra-low supply voltage. Can be. Therefore, the write margin (WM) of the 8T SRAM cell may be about 3.68-5.39 times higher than that of the 6T SRAM cell excluding the FS corner.

특정 FS 조건에서, 액세스 트랜지스터(N3, N4)의 전류 도통 능력은 부하 트랜지스터(P1, P2)에 비해 더 강할 수 있다. 따라서, 8T SRAM 셀 및 6T SRAM 셀의 다른 프로세스 조건보다 FS 조건에서 우수한 쓰기 성능이 제공될 수 있다.Under certain FS conditions, the current conduction capability of the access transistors N3 and N4 may be stronger than the load transistors P1 and P2. Thus, better write performance can be provided under FS conditions than with other process conditions in 8T SRAM cells and 6T SRAM cells.

공급전압(V_DD)이 0.4[V] 및 25℃ 조건에서 왜곡된 프로세스 코너(FS, SF) 양단의 쓰기 여유(WM)의 변동은 종래 6T SRAM 셀에서 약 184[mV](쓰기 실패)가 나타났는데 비해 본 발명의 일 실시 예에 따른 8T SRAM 셀에서는 약 68[mV]가 나타났다. 따라서, 도 11의 결과는 종래 6T SRAM 셀 보다 본 발명의 일 실시 예에 따른 8T SRAM 셀이 프로세스 변동에도 우수한 성능의 쓰기 여유를 제공할 수 있음을 보여준다. 단, 상술한 공급전압(V_DD) 및 온도는 본 발명의 일 실시 예로 이에 한정되는 것은 아니다.Variation in the write margin (WM) across the distorted process corners (FS, SF) at a supply voltage (V _DD ) of 0.4 [V] and 25 ° C is approximately 184 [mV] (write failure) in a conventional 6T SRAM cell. In contrast, in the 8T SRAM cell according to an embodiment of the present invention, about 68 [mV] was shown. Thus, the results of FIG. 11 show that the 8T SRAM cell according to an embodiment of the present invention can provide a better write margin even in process variation than the conventional 6T SRAM cell. However, the supply voltage V _DD and the temperature described above are not limited thereto.

따라서, 본 발명에 따른 반도체 메모리 장치는 트랜지스터의 문턱 전압 이하의 초저전압에서 동작속도가 빠르면서 전력소모가 적은 메모리가 요구되는 웨어러블(wearable) 및/또는 휴대용 어플리케이션에 적용될 수 있다.Accordingly, the semiconductor memory device according to the present invention may be applied to wearable and / or portable applications requiring a memory having low power consumption and a high operating speed at an ultra low voltage below the threshold voltage of the transistor.

이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.While the above has been shown and described with respect to preferred embodiments of the invention, the invention is not limited to the specific embodiments described above, it is usually in the technical field to which the invention belongs without departing from the spirit of the invention claimed in the claims. Various modifications can be made by those skilled in the art, and these modifications should not be individually understood from the technical spirit or the prospect of the present invention.

없음none

Claims

In a semiconductor memory device,
A first inverter including a first inverter including a first NMOS transistor and a first PMOS transistor, and a third PMOS transistor having one end connected to the first NMOS transistor and the other end connected to the first PMOS transistor;
A second circuit unit including a second inverter including a second NMOS transistor and a second PMOS transistor, and a fourth PMOS transistor having one end connected to the second NMOS transistor and the other end connected to the second PMOS transistor;
A third NMOS transistor having a gate terminal connected to a word line and transferring a signal of a first bit line to the first inverter; And
And a fourth NMOS transistor having a gate terminal connected to the word line and transferring a signal of a second bit line to the second inverter.
The first inverter and the second inverter are cross-coupled with each other,
Gate terminals of the third PMOS transistor and the fourth PMOS transistor are respectively connected to a column auxiliary line,
The word line supplies a boosted voltage by a predetermined magnitude than a voltage supplied to the semiconductor memory in a read operation and a write operation to drive the third and fourth NMOS transistors.
The third PMOS transistor is connected to a first data node that is one end of the first NMOS transistor,
The fourth PMOS transistor is connected to a second data node which is one end of the second NMOS transistor.
The first data node and the second data node maintain inverted data;
The thermal auxiliary line,
A semiconductor that rises to a first positive voltage to turn off the third and fourth PMOS transistors to prevent read disturb in a read operation, and to a negative voltage to turn on the third and fourth PMOS transistors to turn on in a write operation. Memory device.

delete

The method of claim 1,
The read operation,
In the standby mode, the first and second bit lines are precharged to a predetermined voltage, the precharged first and second bit lines are discharged to ground, and data read operation is performed based on the voltages of the first bit lines. A semiconductor memory device to perform.

The method of claim 1,
The write operation,
And writing a logic value of the first data node to 0 or 1 based on voltages applied to the first and second bit lines.

The method of claim 1,
The semiconductor memory device includes a plurality of the SRAM cells arranged in a line and connected to the word line.
Each of the plurality of SRAM cells is connected to different bit line pairs and column auxiliary lines.
The read operation,
One of the different column auxiliary lines is raised to the first positive voltage and the pair of bit lines of the pair of different bit lines is changed to the ground state, and the remaining column auxiliary lines are grounded. And maintaining the remaining bit line pairs in the second positive voltage state to prevent dummy reads.

The method of claim 6,
The first positive voltage and the second positive voltage are the same voltage.

The method of claim 1,
The voltage supplied to the semiconductor memory is
The semiconductor memory device of less than or equal to the threshold voltage of the first to fourth NMOS transistors.