KR102004764B1 - Component embeding method and embedded substrate manufacturing method - Google Patents

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KR102004764B1 KR1020130070957A KR20130070957A KR102004764B1 KR 102004764 B1 KR102004764 B1 KR 102004764B1 KR 1020130070957 A KR1020130070957 A KR 1020130070957A KR 20130070957 A KR20130070957 A KR 20130070957A KR 102004764 B1 KR102004764 B1 KR 102004764B1
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Abstract

본 발명은 부품 실장 방법 및 내장 기판 제조 방법에 관한 것이다. 본 발명의 하나의 실시예에 따라, 캐버티 형성된 기판의 배면 상의 플레이싱 기준마크를 스캔하는 단계; 기판의 정면에서 바라본 방향이 되도록 스캔된 화상을 컨버젼하는 단계; 캐버티에 내장될 부품소자의 하부 단자를 스캔하는 단계; 및 플레이싱 기준마크를 기준으로 스캔된 하부 단자의 위치가 판단될 수 있게 하부 단자가 기판의 배면 측으로 향하도록 컨버젼된 화상을 기준으로 기판의 정면에서 캐버티에 부품소자를 삽입하는 단계;를 포함하는 부품 실장 방법이 제안된다. 또한, 내장 기판 제조 방법이 제안된다.The present invention relates to a component mounting method and a built-in board manufacturing method. According to one embodiment of the present invention, there is provided a method comprising: scanning a framing reference mark on a backside of a substrate formed with cavities; Converting the scanned image to be in the direction viewed from the front side of the substrate; Scanning a lower terminal of the component element to be embedded in the cavity; And inserting the component element into the cavity at the front side of the substrate based on the image converted so that the lower terminal faces the backside of the substrate so that the position of the scanned lower terminal can be determined based on the flaking reference mark A component mounting method is proposed. A built-in board manufacturing method is also proposed.

Description

부품 실장 방법 및 내장 기판 제조 방법{COMPONENT EMBEDING METHOD AND EMBEDDED SUBSTRATE MANUFACTURING METHOD}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a component mounting method,

본 발명은 부품 실장 방법 및 내장 기판 제조 방법에 관한 것이다. 구체적으로 부품 내장 기판 제조시 내장부품의 단자와 연결되는 비아 가공의 정밀도를 향상시키기 위한 부품 실장 방법 및 내장 기판 제조 방법에 관한 것이다.
The present invention relates to a component mounting method and a built-in board manufacturing method. And more particularly, to a component mounting method and a method of manufacturing a built-in board for improving the precision of via machining to be connected to a terminal of a built-in component in manufacturing a component built-in board.

IC 칩이 점점 발달함에 따라 핸드폰이나 노트북 등 많은 전자 제품들이 소형화되면서, 기판의 크기도 고집적화 박판화를 요구받는 상황이며 이에 따라 주목받고 있는 것이 부품 내장 공법이다. 전자 부품을 기판 내부에 내장함으로써 제품의 두께를 감소시킬 수 있을 뿐만 아니라 기존에 사용하고 있는 솔더를 이용하여 실장하는 공정이 필요가 없기 때문에 친환경 기판을 제작하기에 유리한 위치를 선점할 수 있다. 이에 따라 전자 부품 내장 공법에 많은 연구를 하고 있다. As IC chips are becoming more and more developed, many electronic products such as mobile phones and notebooks are becoming smaller, and the substrate size is also required to be highly integrated and thinned. It is possible to reduce the thickness of the product by embedding the electronic component in the inside of the substrate, and since it is not necessary to mount the electronic component using the solder used in the past, it is possible to prevail the advantageous position for manufacturing the environmentally friendly substrate. As a result, many studies have been made on the built-in method of electronic parts.

이때, 전자 부품 내장 공정 중에서 가장 중요한 키 포인트 중 하나는 정밀하게 기판 내에 부품을 실장하는 방법이다. 현재 사용 중인 정밀 실장 장비는 반도체 웨이퍼에 적용되는 실장 장비로 기판 내장형 장비용으로 적용하여 정밀도를 확보하기에 적합하지 않은 단점이 있다.At this time, one of the most important key points in the process of embedding an electronic component is a method of accurately mounting the components in the substrate. The precision mounting equipment currently in use is a mounting device applied to a semiconductor wafer, which is not suitable for securing precision by being applied to a board built-in equipment.

종래 방식의 경우 임베디드 PCB 제작시에 코어 기판 내에 전자부품을 실장하기 위해서 페이스 업(face up) 공법과 페이스 다운(face down) 공법이 이용되고 있다. 도 2는 종래의 페이스 업 방식의 부품 실장 방법을 개략적으로 나타내고 있다. 도 2를 참조하면, 페이스 업 공법은 전자 부품소자(30)의 하부 단자(31), 즉 범프(bump)가 위로 가도록 실장하는 방식이다. 또한, 도 3a를 참조하면, 페이스 다운 방식은 부품소자(30)의 하부 단자(31), 예컨대 범프(bump)가 아래로 가도록 실장하는 방식이다.In the conventional method, a face-up method and a face-down method are used to mount an electronic component in a core substrate at the time of manufacturing an embedded PCB. Fig. 2 schematically shows a conventional face up type component mounting method. Referring to FIG. 2, the face-up method is a method in which the lower terminal 31 of the electronic component 30, that is, the bump is mounted upward. 3A, the face down method is a method in which the lower terminal 31 of the component element 30, for example, a bump is mounted downward.

도 2와 같이 페이스 업 공법으로 실장 시에는 부품소자(30)를 픽업(pick up) 한 다음 부품소자(30)의 외곽을 광학 스캔 장치나 카메라(101)로 스캔 또는 인식해서 플레이싱(placing)하거나 웨이퍼(Wafer) 상태 부품소자, 예컨대 다이(die)의 외곽을 인식한 다음 픽업 후 플레이싱하는 방법이 있다. 그러나 페이스 업 방식에서는 다이싱(dicing) 공차 및 칩핑(chipping) 등의 오차가 반영되어 범프와 비아 연결시에 얼라인먼트가 어긋날 수 있고 부정확하게 플레이싱될 수 있다. 2, the component element 30 is picked up at the time of mounting, and then the outer edge of the component element 30 is scanned or recognized by the optical scanning device or the camera 101, Alternatively, there is a method of recognizing a wafer state component element, for example, an outer periphery of a die, and then picking up and then flashing. However, in the face-up method, errors such as dicing tolerance and chipping may be reflected, resulting in misalignment and inaccurate flipping when connecting bumps and vias.

종래의 페이스 다운 방식은 일반적으로 플립 칩(Flip chip)에서 많이 사용하는 방식으로써 이를 임베딩 PCB에 적용시 플레이싱(placing) 시에 기준마크로서 기판(10)의 상부의 마크를 인식하여 플레이싱하고 비아 가공시에는 기판 상부의 기준마크가 아닌 기판 하부의 기준마크를 기준으로 인식하여 사용한다. 이러한 방법은 기판(10)의 상,하부 회로 형성시에 편차가 있어 각각 다른 기준 마크를 인식할 경우 페이스업 방식에서와 마찬가지로 부품소자(30)의 하부단자(31), 예컨대 범프와 연결되는 비아홀 가공시 정밀도가 낮아지는 문제점이 있다
Conventionally, a facedown method is generally used in a flip chip. When the embedding PCB is applied to an embedded PCB, a mark on the upper side of the substrate 10 is recognized as a reference mark, In the case of via machining, the reference mark on the lower part of the substrate is used instead of the reference mark on the upper part of the substrate. In this method, when the upper and lower circuits of the substrate 10 are formed, there is a variation. When different reference marks are recognized, the lower terminals 31 of the component elements 30, for example, There is a problem that accuracy is lowered during processing

대한민국 공개특허공보 제10-2009-0078463호 (2009년 07월 20일 공개)Korean Patent Publication No. 10-2009-0078463 (published on July 20, 2009)

전술한 문제를 해결하기 위해, 종래의 페이스 다운 방식의 전자부품 실장방식을 개선하여 부품 내장 기판 제조시 내장부품의 단자와 연결되는 비아 가공의 정밀도를 향상시키기 위한 부품 실장 방법 및 내장 기판 제조 방법을 제안하고자 한다.
In order to solve the above-mentioned problems, a conventional method of mounting electronic component parts of a face down system has been improved and a component mounting method and a built-in board manufacturing method for improving the accuracy of via machining, I would like to propose.

전술한 문제를 해결하기 위하여, 본 발명의 하나의 모습에 따라, 캐버티 형성된 기판의 배면 상의 플레이싱 기준마크를 스캔하는 단계; 기판의 정면에서 바라본 방향이 되도록 스캔된 화상을 컨버젼하는 단계; 캐버티에 내장될 부품소자의 하부 단자를 스캔하는 단계; 및 플레이싱 기준마크를 기준으로 스캔된 하부 단자의 위치가 판단될 수 있게 하부 단자가 기판의 배면 측으로 향하도록 컨버젼된 화상을 기준으로 기판의 정면에서 캐버티에 부품소자를 삽입하는 단계;를 포함하는 부품 실장 방법이 제안된다.
In order to solve the above-mentioned problems, according to one aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: scanning a framing reference mark on a back surface of a cavity formed substrate; Converting the scanned image to be in the direction viewed from the front side of the substrate; Scanning a lower terminal of the component element to be embedded in the cavity; And inserting the component element into the cavity at the front side of the substrate based on the image converted so that the lower terminal faces the backside of the substrate so that the position of the scanned lower terminal can be determined based on the flaking reference mark A component mounting method is proposed.

이때, 하나의 예에 있어서, 플레이싱 기준마크는 기판 유닛 단위, 기판 유닛들이 스트립 배열된 스트립 단위, 유닛 단위별로 절단되지 않은 다수의 기판 유닛들의 전체 단위 중 적어도 하나 이상에 형성될 수 있다.
In this case, in one example, the flipping reference mark may be formed on at least one of a substrate unit, a strip unit in which the substrate units are strip-arranged, and an entire unit of a plurality of substrate units not cut by unit unit.

또한, 하나의 예에서, 플레이싱 기준마크는 기판을 관통하는 기준홀을 포함할 수 있다.Further, in one example, the flipping reference mark may include a reference hole penetrating the substrate.

이때, 또 하나의 예에서, 플레이싱 기준마크는 기판의 배면 상의 회로패턴을 더 포함할 수 있다.
At this time, in another example, the flipping reference mark may further include a circuit pattern on the back side of the substrate.

또 하나의 예에 따르면, 부품소자는 적어도 하부 전극 단자를 구비하는 소자일 수 있다.
According to another example, the component element may be an element having at least a lower electrode terminal.

다음으로, 전술한 문제를 해결하기 위하여, 본 발명의 또 하나의 모습에 따라, 캐버티 형성된 기판의 배면 상의 플레이싱 기준마크를 스캔하는 단계; 기판의 정면에서 바라본 방향이 되도록 스캔된 화상을 컨버젼하는 단계; 캐버티에 내장될 부품소자의 하부 단자를 스캔하는 단계; 하부 단자가 기판의 배면 측으로 향하도록 컨버젼된 화상을 기준으로 기판의 정면에서 캐버티에 부품소자를 삽입하는 단계; 및 기판의 배면 상에 절연층을 적층하고, 플레이싱 기준마크를 기준으로 스캔된 하부 단자의 위치에 상응하는 지점에서 절연층을 관통하는 비아를 가공하는 단계;를 포함하는 내장 기판 제조 방법이 제안된다.
Next, in order to solve the above-mentioned problems, according to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: scanning a frac- tioning reference mark on a back surface of a cavity- Converting the scanned image to be in the direction viewed from the front side of the substrate; Scanning a lower terminal of the component element to be embedded in the cavity; Inserting the component element into the cavity at the front side of the substrate with reference to an image converted so that the lower terminal faces the back side of the substrate; And laminating an insulating layer on the backside of the substrate and processing a via through the insulating layer at a location corresponding to the location of the scanned lower terminal with reference to the racing reference mark, do.

이때, 하나의 예에서, 비아를 가공하기 전 절연층의 적층은 기판의 배면 및 정면 상에 각각 이루어질 수 있다.
Here, in one example, a stack of insulating layers may be formed on the back and front sides of the substrate, respectively, before processing the vias.

또한, 하나의 예에서, 플레이싱 기준마크는 기판 유닛 단위, 기판 유닛들이 스트립 배열된 스트립 단위, 유닛 단위별로 절단되지 않은 다수의 기판 유닛들의 전체 단위 중 적어도 하나 이상에 형성될 수 있다.
Further, in one example, the flipping reference mark may be formed on at least one of a substrate unit, a strip unit in which the substrate units are strip-arranged, and an entire unit of a plurality of substrate units not cut out by unit unit.

또 하나의 예에서, 플레이싱 기준마크는 기판을 관통하는 기준홀을 포함할 수 있다.In another example, the flipping reference mark may include a reference hole penetrating the substrate.

이때, 하나의 예에서, 플레이싱 기준마크는 기판의 배면 상의 회로패턴을 더 포함할 수 있다.
At this time, in one example, the flipping reference mark may further include a circuit pattern on the back side of the substrate.

또한, 하나의 예에 따르면, 부품소자는 적어도 하부 전극 단자를 구비하는 소자일 수 있다.
Further, according to one example, the component element may be an element having at least a lower electrode terminal.

본 발명의 실시예에 따라, 종래의 페이스 다운 방식의 전자부품 실장방식을 개선하여 부품 내장 기판 제조시 내장부품의 단자와 연결되는 비아 가공의 정밀도를 향상시킬 수 있다.According to the embodiment of the present invention, it is possible to improve the precision of via processing connected to the terminals of the built-in parts during manufacture of the component built-in board by improving the conventional facedown electronic component mounting method.

본 발명의 실시예에 따라, 기판의 상하 노광 편차를 보완할 수 있다. According to the embodiment of the present invention, vertical exposure deviation of the substrate can be compensated.

또한, 본 발명의 실시예에 따라, 부품소자를 플레이싱할 경우 미리 스캔(scan)하여 플레이싱 설비의 성능을 향상시킬 수 있으며, 기판 상하 노광 편차에 따른 비아와 하부 단자, 예컨대 범프(bump)의 얼라인먼트(alignment)를 개선하여 어긋나지 않도록 할 수 있다.
In addition, according to the embodiment of the present invention, when a component element is flashed, the performance of a flipping apparatus can be improved by scanning in advance, and a via and a lower terminal, for example, a bump, It is possible to improve alignment and prevent misalignment.

본 발명의 다양한 실시예에 따라 직접적으로 언급되지 않은 다양한 효과들이 본 발명의 실시예들에 따른 다양한 구성들로부터 당해 기술분야에서 통상의 지식을 지닌 자에 의해 도출될 수 있음은 자명하다.
It is apparent that various effects not directly referred to in accordance with various embodiments of the present invention can be derived by those of ordinary skill in the art from the various configurations according to the embodiments of the present invention.

도 1a는 기준홀이 구비된 기판을 개략적으로 나타낸 도면이다.
도 1b는 본 발명의 하나의 실시예에 따른 부품 실장 방법 및 내장 기판 제조 방법에서 기판의 배면을 스캔하는 단계를 개략적으로 나타낸 도면이다.
도 1c는 본 발명의 하나의 실시예에 따른 부품 실장 방법 및 내장 기판 제조 방법에서 스캔된 기판 배면을 개략적으로 나타낸 도면이다.
도 1d는 본 발명의 하나의 실시예에 따른 부품 실장 방법 및 내장 기판 제조 방법에서 스캔된 기판 배면을 컨버젼시킨 모습을 개략적으로 나타낸 도면이다.
도 1e는 본 발명의 하나의 실시예에 따른 부품 실장 방법 및 내장 기판 제조 방법에서 하부 단자가 기판의 배면 측으로 향하도록 컨버젼된 화상을 기준으로 부품소자를 캐버티에 삽입시키는 단계를 개략적으로 나타낸 도면이다.
도 2는 종래의 페이스 업 방식의 부품 실장 방법을 개략적으로 나타낸 도면이다.
도 3a는 본 발명의 하나의 실시예에 따른 부품 실장 방법 및 내장 기판 제조 방법에 적용되는 페이스 다운 방식으로 부품소자를 캐버티에 삽입하는 단계를 개략적으로 나타낸 도면이다.
도 3b는 도 3a에서 삽입될 부품소자의 하부 단자를 스캔한 모습을 개략적으로 나타낸 도면이다.
도 3c는 본 발명의 하나의 실시예에 따른 내장 기판 제조 방법에서 부품소자 삽입된 기판의 상하측에 절연층을 적층하고 부품소자의 하부 단자에 연결되는 관통 비아가 형성된 모습을 개략적으로 나타내는 도면이다.1A is a schematic view of a substrate provided with a reference hole.
FIG. 1B is a view schematically showing a step of scanning the back side of a substrate in a component mounting method and a built-in substrate manufacturing method according to an embodiment of the present invention.
1C is a schematic view illustrating a back surface of a substrate scanned in a component mounting method and a built-in substrate manufacturing method according to an embodiment of the present invention.
FIG. 1D is a view schematically showing a state in which the back surface of the scanned substrate is converted in the component mounting method and the built-in substrate manufacturing method according to one embodiment of the present invention.
1E schematically shows a step of inserting a component element into a cavity based on an image converted so that a lower terminal faces the backside of the substrate in a component mounting method and a built-in board manufacturing method according to an embodiment of the present invention to be.
2 is a view schematically showing a conventional face up type component mounting method.
3A is a schematic view illustrating a step of inserting a component into a cavity in a facedown method applied to a component mounting method and a built-in board manufacturing method according to an embodiment of the present invention.
FIG. 3B is a schematic view illustrating a scan of a lower terminal of a component element to be inserted in FIG. 3A.
3C is a view schematically showing a state in which an insulating layer is laminated on upper and lower sides of a substrate into which a component element is inserted in a method of manufacturing an embedded board according to an embodiment of the present invention and a through via connected to a lower terminal of the component element is formed .

전술한 과제를 달성하기 위한 본 발명의 실시예들이 첨부된 도면을 참조하여 설명될 것이다. 본 설명에 있어서, 동일부호는 동일한 구성을 의미하고, 당해 분야의 통상의 지식을 가진 자에게 본 발명의 이해를 도모하기 위하여 부차적인 설명은 생략될 수도 있다.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a block diagram showing the configuration of a first embodiment of the present invention; Fig. In the description, the same reference numerals denote the same components, and a detailed description may be omitted for the sake of understanding of the present invention to those skilled in the art.

본 명세서에서 하나의 구성요소가 다른 구성요소와 연결, 결합 또는 배치 관계에서 '직접'이라는 한정이 없는 이상, '직접 연결, 결합 또는 배치'되는 형태뿐만 아니라 그들 사이에 또 다른 구성요소가 개재됨으로써 연결, 결합 또는 배치되는 형태로도 존재할 수 있다.As used herein, unless an element is referred to as being 'direct' in connection, combination, or placement with other elements, it is to be understood that not only are there forms of being 'directly connected, They may also be present in the form of being connected, bonded or disposed.

본 명세서에 비록 단수적 표현이 기재되어 있을지라도, 발명의 개념에 반하거나 명백히 다르거나 모순되게 해석되지 않는 이상 복수의 구성 전체를 대표하는 개념으로 사용될 수 있음에 유의하여야 한다. 본 명세서에서 '포함하는', '갖는', '구비하는', '포함하여 이루어지는' 등의 기재는 하나 또는 그 이상의 다른 구성요소 또는 그들의 조합의 존재 또는 부가 가능성이 있는 것으로 이해되어야 한다.
It should be noted that, even though a singular expression is described in this specification, it can be used as a concept representing the entire constitution unless it is contrary to, or obviously different from, or inconsistent with the concept of the invention. It is to be understood that the phrases "including", "having", "having", "comprising", etc. in this specification are intended to be additionally or interchangeable with one or more other elements or combinations thereof.

본 발명의 하나의 모습에 따른 부품 실장 방법을 도면을 참조하여 구체적으로 살펴볼 것이다. 이때, 참조되는 도면에 기재되지 않은 도면부호는 동일한 구성을 나타내는 다른 도면에서의 도면부호일 수 있다.
A component mounting method according to one aspect of the present invention will be specifically described with reference to the drawings. Here, reference numerals not shown in the drawings to be referred to may be reference numerals in other drawings showing the same configuration.

도 1a는 기준홀이 구비된 기판을 개략적으로 나타낸 도면이고, 도 1b는 본 발명의 하나의 실시예에 따른 부품 실장 방법 및 내장 기판 제조 방법에서 기판의 배면을 스캔하는 단계를 개략적으로 나타낸 도면이고, 도 1c는 본 발명의 하나의 실시예에 따른 부품 실장 방법 및 내장 기판 제조 방법에서 스캔된 기판 배면을 개략적으로 나타낸 도면이고, 도 1d는 본 발명의 하나의 실시예에 따른 부품 실장 방법 및 내장 기판 제조 방법에서 스캔된 기판 배면을 컨버젼시킨 모습을 개략적으로 나타낸 도면이고, 도 1e는 본 발명의 하나의 실시예에 따른 부품 실장 방법 및 내장 기판 제조 방법에서 하부 단자가 기판의 배면 측으로 향하도록 컨버젼된 화상을 기준으로 부품소자를 캐버티에 삽입시키는 단계를 개략적으로 나타낸 도면이다. 도 3a는 본 발명의 하나의 실시예에 따른 부품 실장 방법 및 내장 기판 제조 방법에 적용되는 페이스 다운 방식으로 부품소자를 캐버티에 삽입하는 단계를 개략적으로 나타낸 도면이고, 도 3b는 도 3a에서 삽입될 부품소자의 하부 단자를 스캔한 모습을 개략적으로 나타낸 도면이다.
1A is a schematic view of a substrate having a reference hole, FIG. 1B is a schematic view illustrating a step of scanning a back surface of a substrate in a component mounting method and a built-in substrate manufacturing method according to an embodiment of the present invention 1C is a schematic view showing the back surface of a substrate scanned in the component mounting method and the built-in substrate manufacturing method according to one embodiment of the present invention. FIG. 1D is a schematic view illustrating a component mounting method and a built- FIG. 1E is a schematic view showing a state in which the back surface of the substrate scanned in the substrate manufacturing method is converted. FIG. 1E is a schematic view illustrating a method of manufacturing a component mounting method and a built-in substrate according to an embodiment of the present invention, And inserting the component element into the cavity with reference to the image that has been obtained. 3A is a view schematically showing a step of inserting a component element into a cavity in a facedown method applied to a component mounting method and a built-in board manufacturing method according to an embodiment of the present invention, and FIG. 3B is a cross- Fig. 3 is a schematic view showing a state in which a lower terminal of a component element to be scanned is scanned.

도 1a ~ 1e, 3a 및 3b를 참조하여 살펴보면, 하나의 예에서, 부품 실장 방법은 플레이싱 기준마크 스캔 단계(도 1b 참조), 컨버젼 단계(도 1c 및 1d 참조), 하부 단자 스캔 단계(도 3a 및 3b 참조) 및 부품소자 삽입 단계(도 1e 참조)를 포함하여 이루어진다.
Referring to Figures 1A-1E, 3A, and 3B, in one example, the component mounting method includes a flipping reference mark scan step (see Figure IB), a conversion step (see Figures 1C and 1D) 3a and 3b) and a component element inserting step (refer to FIG. 1E).

먼저, 도 1b를 참조하면, 플레이싱 기준마크 스캔 단계에서는 캐버티(10a) 형성된 기판(10)의 배면 상의 플레이싱 기준마크를 스캔한다. 이때, 캐버티(10a) 형성된 기판(10)은 코어기판일 수 있다. 예컨대, 도 1a를 참조하면, 기판(10)의 배면 상에 플레이싱 기준마크로 기준홀(11)이 도시되고 있다. 예컨대, 도 1a과 같이 플레이싱 기준마크로서 기준홀(11)을 가공하고, 기준홀(11)을 기준마크로 하여 회로패턴들(13)을 형성할 수 있다. 이때, 기판(10)의 양면에 회로 형성시 필름의 공차 및 노광 공차 등이 발생하여 기판(10)의 상하간에 노광 편차가 발생할 수 있다. 기판(10)을 관통하는 기준홀(11)은 상하 편차가 발생하지 않으므로, 이를 이용하여 내장 기판(10)에 실장될 부품소자(30)를 플레이싱하게 된다. 본 실시예에 따라, 기판(10)의 상하 노광 편차를 보완할 수 있다.First, referring to FIG. 1B, in a scanning reference mark scanning step, a cavity 10a scans a flaking reference mark on the back surface of the substrate 10 formed. At this time, the substrate 10 on which the cavity 10a is formed may be a core substrate. For example, referring to FIG. 1A, a reference hole 11 is shown on a back surface of a substrate 10 as a flipping reference mark. For example, the circuit patterns 13 can be formed by processing the reference hole 11 as a flaking reference mark and making the reference hole 11 a reference mark as shown in FIG. 1A. At this time, the tolerance of the film and the exposure tolerance may occur at the time of forming the circuit on both sides of the substrate 10, and an exposure deviation may occur between the top and bottom of the substrate 10. Since the reference hole 11 penetrating through the substrate 10 does not cause a vertical deviation, the component element 30 to be mounted on the embedded substrate 10 is flicked using the reference hole 11. According to the present embodiment, the vertical exposure deviation of the substrate 10 can be compensated.

예컨대, 기판(10)의 배면 상의 플레이싱 기준마크를 스캔하는 경우, 카메라(101)를 이용하여 촬영하거나 기타 광학 스캔 장치(100)를 이용하여 스캔할 수 있다. 이때, 기판 유닛 단위, 또는 기판 유닛들이 스트립 배열된 스트립 단위, 또는 유닛 단위별로 절단되지 않은 다수의 기판 유닛들의 전체 기판 단위로 스캔할 수 있다.
For example, when scanning a frac- ting reference mark on the backside of the substrate 10, it may be photographed using the camera 101 or scanned using other optical scanning device 100. At this time, the substrate unit unit or the strip units in which the substrate units are arranged in strips, or the unit units, can be scanned on a whole substrate unit of a plurality of substrate units not cut.

하나의 예에 있어서, 기판(10)의 배면 상에 형성된 플레이싱 기준마크는 기판 유닛 단위, 기판 유닛들이 스트립 배열된 스트립 단위, 유닛 단위별로 절단되지 않은 다수의 기판 유닛들의 전체 단위 중 적어도 하나 이상에 형성될 수 있다.
In one example, the flipping reference mark formed on the back surface of the substrate 10 may include at least one of a substrate unit, a strip unit in which the substrate units are strip-arranged, and an entire unit of a plurality of substrate units As shown in FIG.

또한, 하나의 예에서, 플레이싱 기준마크는 기판(10)을 관통하는 기준홀(11)을 포함할 수 있다. 이때, 기준홀(11)은 기판 유닛 단위별, 또는 기판 유닛들이 스트립 배열된 스트립 단위별, 또는 유닛 단위별로 절단되지 않은 다수의 기판 유닛들의 전체 단위별로 형성될 수 있다. 예컨대, 기준홀(11)들은 회로패턴(13)이 형성되지 않는 여백 공간에 형성될 수 있다. 예를 들어 외곽 테두리 영역의 여백 공간에 기준홀(11)들이 형성될 수 있다.
Further, in one example, the flipping reference mark may include a reference hole 11 through the substrate 10. At this time, the reference holes 11 may be formed for each unit of the substrate unit, or for each strip unit in which the substrate units are strip-arranged, or for all units of the plurality of substrate units that are not cut out by unit unit. For example, the reference holes 11 may be formed in the blank space in which the circuit pattern 13 is not formed. For example, the reference holes 11 may be formed in the margin space of the outer border area.

예컨대, 도 1b를 참조하면, 부품소자(30)를 플레이싱하기 전에 플레이싱(Placing) 할 정면의 반대면(backside), 즉 배면의 플레이싱 기준마크, 예컨대 기준홀(11)을 기준으로 내부 회로로 칩 플레이싱(chip placing) 할 기준마크를 모두 스캔한다. 예컨대, 스캔 시에 플레이싱 기준마크는 유닛 단위, 기판 유닛들의 스트립 단위, 기판 전체 단위 등으로 기판 내에 모든 기준마크를 포함할 수 있다.
For example, referring to FIG. 1B, the backside of the front surface to be Placed before the component element 30 is flashed, i.e., Scans all reference marks to chip place into circuit. For example, during a scan, the flipping reference mark may include all of the reference marks in the substrate, such as unit units, strip units of substrate units, whole substrate units, and the like.

또한, 하나의 예에서, 플레이싱 기준마크는 기준홀(11)과 더불어 기판(10)의 배면 상의 회로패턴(13)을 더 포함할 수 있다. 예컨대, 플레이싱 기준마크는 기판 관통홀(11a) 패턴, 비아패턴, 도선 패턴 등의 회로패턴(13) 또는 회로패턴 상의 식별마크 등을 포함할 수 있다.
Further, in one example, the flipping reference mark may further include a circuit pattern 13 on the back side of the substrate 10 with the reference hole 11. [ For example, the flaking reference mark may include a circuit pattern 13 such as a substrate through hole 11a pattern, a via pattern, a lead wire pattern, or an identification mark on a circuit pattern.

다음으로, 도 1c 및 1d를 참조하여 컨버젼 단계를 구체적으로 살펴본다. 컨버젼 단계에서는 기판(10)의 정면에서 바라본 방향이 되도록 스캔된 화상을 컨버젼한다. 예컨대, 도 1b에서 스캔된 화상을 저장하고 차후 부품소자(30)의 플레이싱 진행면에 맞도록 컨버젼을 수행한다. 도 1c는 스캔된 기판(10)의 배면을 나타내고, 도 1d는 도 1c의 스캔된 기판(10) 배면을 컨버젼시킨 상태를 나타낸다. 기판(10) 배면의 스캔화면을 컨버젼시킴으로써 기판(10) 정면에서 부품소자(30)를 삽입시켜 부품소자(30)의 하부 단자(31)가 배면측을 향하도록 하고, 스캔된 기판(10) 배면의 플레이싱 기준마크를 기준으로 하는 부품 소자의 하부 단자(31) 위치가 파악될 수 있다.Next, referring to FIGS. 1C and 1D, the conversion step will be described in detail. In the conversion step, the scanned image is converted so as to be in the direction viewed from the front side of the substrate 10. For example, the scanned image is stored in Fig. 1B and conversion is performed so as to match the progressing surface of the component element 30 in the future. FIG. 1C shows the back side of the scanned substrate 10, and FIG. 1D shows the back side of the scanned substrate 10 of FIG. 1C. The scanning device 10 converts the scan image of the back surface of the substrate 10 to insert the component element 30 on the front surface of the substrate 10 so that the lower terminal 31 of the component element 30 faces the back surface side, The position of the lower terminal 31 of the component element based on the tracing reference mark on the back surface can be grasped.

예컨대, 도 1b에서 인식한 플레이싱 기준마크를 저장한 다음 플레이싱(Placing)은 기준마크가 형성된 배면의 반대면인 정면에서 진행하므로 이에 맞게 컨버젼(convesion)을 진행한다.
For example, after storing the framing reference mark recognized in FIG. 1B, then the placing proceeds on the front surface opposite to the back surface on which the reference mark is formed, so that the conversion proceeds accordingly.

계속하여, 도 3a 및 3b를 참조하면, 하부 단자 스캔 단계에서는 캐버티(10a)에 내장될 부품소자(30)의 하부 단자(31)를 스캔한다. 예컨대, 도 3a에 도시된 바와 같이 부품소자(30)의 하부방향에서 부품소자(30)의 하부 단자(31)를 스캔한다. 이때, 스캔된 화상은 예컨대 도 3b에 도시된 것과 같이 도시될 수 있다. 이때, 하부 단자(31)는 예컨대 도 3c를 참조하면, 적층된 절연층(40)을 관통하는 비아(50)를 통해 적층된 절연층(40) 상의 회로패턴과 연결될 수 있다.Subsequently, referring to FIGS. 3A and 3B, in the lower terminal scan step, the lower terminal 31 of the component element 30 to be embedded in the cavity 10a is scanned. For example, the lower terminal 31 of the component element 30 is scanned in the lower direction of the component element 30 as shown in Fig. 3A. At this time, the scanned image can be shown, for example, as shown in FIG. 3B. 3C, the lower terminal 31 may be connected to a circuit pattern on the insulating layer 40 stacked via the via 50 passing through the stacked insulating layer 40. [

이때, 하나의 예에 따르면, 부품소자(30)는 적어도 하부 전극 단자를 구비하는 소자일 수 있고, 예컨대 IC 칩일 수 있다.
At this time, according to one example, the component element 30 may be an element having at least a lower electrode terminal, for example, an IC chip.

그리고, 도 1e를 참조하면, 부품소자 삽입 단계에서는 플레이싱 기준마크를 기준으로 스캔된 하부 단자(31)의 위치가 판단될 수 있게 하부 단자(31)가 기판(10)의 배면 측으로 향하도록 캐버티(10a)에 부품소자(30)를 삽입한다. 이때, 컨버젼된 화상을 기준으로 기판(10)의 정면에서 부품소자(30)의 하부 단자(31)가 기판(10)의 배면 측을 향하도록 캐버티(10a)에 부품소자(30)를 삽입한다. 예컨대, 도 3a를 참조하면, 캐버티(10a)에 삽입될 부품소자(30)의 하부단자(31)를 스캔한 후 부품소자(30)를 일측이 예컨대 접착테이프(20)로 막힌 캐버티(10a)에 삽입하여 고정시킬 수 있다. 이때, 접착테이프(20)는 삽입된 부품소자(30)의 삽입면 측에 절연층을 적층하여 캐버티(10a) 내의 부품소자(30)를 고정시킨 후 제거되고, 이후에 예컨대 도 3c에 도시된 바와 같이 절연층(40)이 적층되고, 부품소자(30)의 하부단자(31)와 연결되는 비아(50)를 형성하기 위한 비아홀이 가공될 수 있다.Referring to FIG. 1E, in the component element inserting step, the lower terminal 31 is positioned on the back side of the substrate 10 so that the position of the lower terminal 31 scanned based on the flipping reference mark can be determined. The component element 30 is inserted into the butt 10a. At this time, the component element 30 is inserted into the cavity 10a such that the lower terminal 31 of the component element 30 is directed to the backside of the substrate 10 on the front side of the substrate 10 based on the converted image do. 3A, after the lower terminal 31 of the component element 30 to be inserted into the cavity 10a is scanned, the component element 30 is inserted into a cavity (not shown) 10a. At this time, the adhesive tape 20 is removed after the component elements 30 in the cavity 10a are fixed by stacking the insulating layer on the insertion surface side of the inserted component element 30, An insulating layer 40 is stacked as described above and a via hole for forming the via 50 connected to the lower terminal 31 of the component element 30 can be processed.

이때, 부품소자(30)를 삽입하는 단계에서, 컨버젼된 화상의 캐버티(10a) 위치에 상응하는 기판(10)의 정면 영역에 부품소자(30)를 삽입할 수 있다.At this time, in the step of inserting the component element 30, the component element 30 can be inserted into the front region of the substrate 10 corresponding to the position of the cavity 10a of the converted image.

예컨대, 도 1e를 참조하면, 플레이싱 기준마크, 예컨대 기준홀(11)을 기준으로 인식한 다음 컨버젼된 데이터(Data)를 바탕으로 부품소자(30)의 플레이싱(placing)을 진행한다.
For example, referring to FIG. 1E, a reference is recognized based on a reference mark for aplacing, for example, the reference hole 11, and then the placing of the component 30 is proceeded based on the converted data Data.

이상에서 살펴본, 본 발명의 실시예에 따라, 기판(10)의 상하 노광 편차를 보완할 수 있다. 이와 같이 부품소자(30)를 플레이싱할 경우 미리 스캔(scan)하여 플레이싱 설비의 성능을 향상시킬 수 있으며, 기판(10) 상하 노광 편차에 따른 비아(50)와 하부 단자(31), 예컨대 범프(bump)의 얼라인먼트(alignment)를 개선하여 어긋나지 않도록 할 수 있다.
According to the embodiment of the present invention described above, the vertical exposure deviation of the substrate 10 can be compensated. When the component element 30 is flashed in this manner, the performance of the flipping apparatus can be improved by scanning in advance, and the vias 50 and the lower terminals 31 corresponding to the vertical exposure deviation of the substrate 10, It is possible to improve the alignment of the bumps so as not to be shifted.

다음으로, 본 발명의 또 하나의 모습에 따른 내장 기판 제조 방법을 다음의 도면들을 참조하여 구체적으로 살펴본다. 이때, 전술한 실시예에 따른 부품 실장 방법들 및 도 1a ~ 1e, 3a 및 3b가 참조될 것이고, 그에 따라 중복되는 설명들은 생략될 수 있다.Next, a method of manufacturing a built-in board according to another embodiment of the present invention will be described in detail with reference to the following drawings. At this time, the component mounting methods according to the above-described embodiment and FIGS. 1A to 1E, 3A and 3B will be referred to, and thus redundant explanations can be omitted.

도 3c는 본 발명의 하나의 실시예에 따른 내장 기판 제조 방법에서 부품소자(30) 삽입된 기판(10)의 상하측에 절연층(40)을 적층하고 부품소자(30)의 하부 단자(31)에 연결되는 관통 비아(50)가 형성된 모습을 개략적으로 나타내는 도면이다.
3C is a cross-sectional view illustrating a method of manufacturing a built-in board according to an embodiment of the present invention. Referring to FIG. 3C, an insulating layer 40 is laminated on upper and lower sides of a substrate 10, And the through vias 50 connected to the through vias 50 are formed.

도 1a ~ 1e, 3a, 3b 및 3c를 참조하면, 하나의 예에 따른 내장 기판 제조 방법은 플레이싱 기준마크 스캔 단계(도 1b 참조), 컨버젼 단계(도 1c 및 1d 참조), 하부 단자 스캔 단계(도 3a 및 3b 참조), 부품소자 삽입 단계(도 1e 참조) 및 비아 가공 단계(도 3c 참조)를 포함하여 이루어진다.
1A-1E, 3A, 3B and 3C, the method of manufacturing an embedded substrate according to one example includes a step of scanning a reference mark (see FIG. 1B), a conversion step (see FIGS. 1C and 1D) (See Figs. 3A and 3B), a component element inserting step (see Fig. 1E) and a via machining step (see Fig. 3C).

먼저, 도 1b를 참조하면, 플레이싱 기준마크 스캔 단계에서는 캐버티(10a) 형성된 기판(10)의 배면 상의 플레이싱 기준마크를 스캔한다. 이때, 캐버티(10a) 형성된 기판(10)은 코어기판일 수 있다. 예컨대, 도 1a를 참조하면, 기판(10)의 배면 상에 플레이싱 기준마크로 기준홀(11)이 도시되고 있다. 예컨대, 도 1a과 같이 플레이싱 기준마크로서 기준홀(11)을 가공하고, 기준홀(11)을 기준마크로 하여 회로패턴들(13)을 형성할 수 있다. 이때, 기판(10)의 양면에 회로 형성시 필름의 공차 및 노광 공차 등이 발생하여 기판(10)의 상하간에 노광 편차가 발생할 수 있다. 기판(10)을 관통하는 기준홀(11)은 상하 편차가 발생하지 않으므로, 이를 이용하여 내장 기판(10)에 실장될 부품소자(30)를 플레이싱하게 된다. 본 실시예에 따라, 기판(10)의 상하 노광 편차를 보완할 수 있다.First, referring to FIG. 1B, in a scanning reference mark scanning step, a cavity 10a scans a flaking reference mark on the back surface of the substrate 10 formed. At this time, the substrate 10 on which the cavity 10a is formed may be a core substrate. For example, referring to FIG. 1A, a reference hole 11 is shown on a back surface of a substrate 10 as a flipping reference mark. For example, the circuit patterns 13 can be formed by processing the reference hole 11 as a flaking reference mark and making the reference hole 11 a reference mark as shown in FIG. 1A. At this time, the tolerance of the film and the exposure tolerance may occur at the time of forming the circuit on both sides of the substrate 10, and an exposure deviation may occur between the top and bottom of the substrate 10. Since the reference hole 11 penetrating through the substrate 10 does not cause a vertical deviation, the component element 30 to be mounted on the embedded substrate 10 is flicked using the reference hole 11. According to the present embodiment, the vertical exposure deviation of the substrate 10 can be compensated.

예컨대, 기판(10)의 배면 상의 플레이싱 기준마크를 스캔하는 경우, 카메라를 이용하여 촬영하거나 기타 광학스캔 장치를 이용하여 스캔할 수 있다. 이때, 기판 유닛 단위, 또는 기판 유닛들이 스트립 배열된 스트립 단위, 또는 유닛 단위별로 절단되지 않은 다수의 기판 유닛들의 전체 기판 단위로 스캔할 수 있다.
For example, when scanning a flaking reference mark on the backside of the substrate 10, it may be scanned using a camera or other optical scanning device. At this time, the substrate unit unit or the strip units in which the substrate units are arranged in strips, or the unit units, can be scanned on a whole substrate unit of a plurality of substrate units not cut.

하나의 예에 있어서, 기판(10)의 배면 상에 형성된 플레이싱 기준마크는 기판 유닛 단위, 기판 유닛들이 스트립 배열된 스트립 단위, 유닛 단위별로 절단되지 않은 다수의 기판 유닛들의 전체 단위 중 적어도 하나 이상에 형성될 수 있다.
In one example, the flipping reference mark formed on the back surface of the substrate 10 may include at least one of a substrate unit, a strip unit in which the substrate units are strip-arranged, and an entire unit of a plurality of substrate units As shown in FIG.

또한, 하나의 예에서, 플레이싱 기준마크는 기판(10)을 관통하는 기준홀(11)을 포함할 수 있다. 이때, 기준홀(11)은 기판 유닛 단위별, 또는 기판 유닛들이 스트립 배열된 스트립 단위별, 또는 유닛 단위별로 절단되지 않은 다수의 기판 유닛들의 전체 단위별로 형성될 수 있다. 예컨대, 기준홀(11)들은 회로패턴(13)이 형성되지 않는 여백 공간에 형성될 수 있다. 예를 들어 외곽 테두리 영역의 여백 공간에 기준홀(11)들이 형성될 수 있다.
Further, in one example, the flipping reference mark may include a reference hole 11 through the substrate 10. At this time, the reference holes 11 may be formed for each unit of the substrate unit, or for each strip unit in which the substrate units are strip-arranged, or for all units of the plurality of substrate units that are not cut out by unit unit. For example, the reference holes 11 may be formed in the blank space in which the circuit pattern 13 is not formed. For example, the reference holes 11 may be formed in the margin space of the outer border area.

또한, 하나의 예에서, 플레이싱 기준마크는 기준홀(11)과 더불어 기판(10)의 배면 상의 회로패턴(13)을 더 포함할 수 있다. 예컨대, 플레이싱 기준마크는 기판 관통홀(11a) 패턴, 비아패턴, 도선 패턴 등의 회로패턴(13) 또는 회로패턴 상의 식별마크 등을 포함할 수 있다.
Further, in one example, the flipping reference mark may further include a circuit pattern 13 on the back side of the substrate 10 with the reference hole 11. [ For example, the flaking reference mark may include a circuit pattern 13 such as a substrate through hole 11a pattern, a via pattern, a lead wire pattern, or an identification mark on a circuit pattern.

다음으로, 도 1c 및 1d를 참조하여 컨버젼 단계를 구체적으로 살펴본다. 컨버젼 단계에서는 기판(10)의 정면에서 바라본 방향이 되도록 스캔된 화상을 컨버젼한다. 예컨대, 도 1b에서 스캔된 화상을 저장하고 차후 부품소자(30)의 플레이싱 진행면에 맞도록 컨버젼을 수행한다. 도 1c는 스캔된 기판(10)의 배면을 나타내고, 도 1d는 도 1c의 스캔된 기판(10) 배면을 컨버젼시킨 상태를 나타낸다. 기판(10) 배면의 스캔화면을 컨버젼시킴으로써 기판(10) 정면에서 부품소자(30)를 삽입시켜 부품소자(30)의 하부 단자(31)가 배면측을 향하도록 하고, 스캔된 기판(10) 배면의 플레이싱 기준마크를 기준으로 하는 부품 소자의 하부 단자(31) 위치가 파악될 수 있다.
Next, referring to FIGS. 1C and 1D, the conversion step will be described in detail. In the conversion step, the scanned image is converted so as to be in the direction viewed from the front side of the substrate 10. For example, the scanned image is stored in Fig. 1B and conversion is performed so as to match the progressing surface of the component element 30 in the future. FIG. 1C shows the back side of the scanned substrate 10, and FIG. 1D shows the back side of the scanned substrate 10 of FIG. 1C. The scanning device 10 converts the scan image of the back surface of the substrate 10 to insert the component element 30 on the front surface of the substrate 10 so that the lower terminal 31 of the component element 30 faces the back surface side, The position of the lower terminal 31 of the component element based on the tracing reference mark on the back surface can be grasped.

계속하여, 도 3a 및 3b를 참조하면, 하부 단자 스캔 단계에서는 캐버티(10a)에 내장될 부품소자(30)의 하부 단자(31)를 스캔한다. 예컨대, 도 3a에 도시된 바와 같이 부품소자(30)의 하부방향에서 부품소자(30)의 하부 단자(31)를 스캔한다. 이때, 스캔된 화상은 예컨대 도 3b에 도시된 것과 같이 도시될 수 있다. 이때, 하부 단자(31)는 예컨대 도 3c를 참조하면, 적층된 절연층(40)을 관통하는 비아(50)를 통해 적층된 절연층(40) 상의 회로패턴과 연결될 수 있다.Subsequently, referring to FIGS. 3A and 3B, in the lower terminal scan step, the lower terminal 31 of the component element 30 to be embedded in the cavity 10a is scanned. For example, the lower terminal 31 of the component element 30 is scanned in the lower direction of the component element 30 as shown in Fig. 3A. At this time, the scanned image can be shown, for example, as shown in FIG. 3B. 3C, the lower terminal 31 may be connected to a circuit pattern on the insulating layer 40 stacked via the via 50 passing through the stacked insulating layer 40. [

이때, 하나의 예에 따르면, 부품소자(30)는 적어도 하부 전극 단자를 구비하는 소자일 수 있고, 예컨대 IC 칩일 수 있다.
At this time, according to one example, the component element 30 may be an element having at least a lower electrode terminal, for example, an IC chip.

계속하여, 도 1e를 참조하면, 부품소자 삽입 단계에서는 하부 단자(31)가 기판(10)의 배면 측으로 향하도록 캐버티(10a)에 부품소자(30)를 삽입한다. 이때, 컨버젼된 화상을 기준으로 기판(10)의 정면에서 부품소자(30)의 하부 단자(31)가 기판(10)의 배면 측을 향하도록 캐버티(10a)에 부품소자(30)를 삽입한다. 하부 단자(31)가 기판(10)의 배면 측으로 향하도록 캐버티(10a)에 부품소자(30)를 삽입함으로써, 플레이싱 기준마크를 기준으로 스캔된 하부 단자(31)의 위치가 판단될 수 있게 된다. 예컨대, 도 3a를 참조하면, 캐버티(10a)에 삽입될 부품소자(30)의 하부단자(31)를 스캔한 후 부품소자(30)를 일측이 예컨대 접착테이프(20)로 막힌 캐버티(10a)에 삽입하여 고정시킬 수 있다.1E, in the component element inserting step, the component element 30 is inserted into the cavity 10a such that the lower terminal 31 is directed to the back side of the substrate 10. At this time, the component element 30 is inserted into the cavity 10a such that the lower terminal 31 of the component element 30 is directed to the backside of the substrate 10 on the front side of the substrate 10 based on the converted image do. By inserting the component element 30 into the cavity 10a such that the lower terminal 31 is directed to the back side of the substrate 10, the position of the scanned lower terminal 31 can be determined based on the racing reference mark . 3A, after the lower terminal 31 of the component element 30 to be inserted into the cavity 10a is scanned, the component element 30 is inserted into a cavity (not shown) 10a.

이때, 부품소자(30)를 삽입하는 단계에서, 컨버젼된 화상의 캐버티(10a) 위치에 상응하는 기판(10)의 정면 영역에 부품소자(30)를 삽입할 수 있다.
At this time, in the step of inserting the component element 30, the component element 30 can be inserted into the front region of the substrate 10 corresponding to the position of the cavity 10a of the converted image.

그리고, 도 3c를 참조하여 비아 가공 단계를 살펴본다. 비아 가공 단계에서는 기판(10)의 배면 상에 절연층(40)을 적층하고, 플레이싱 기준마크를 기준으로 스캔된 하부 단자(31)의 위치에 상응하는 지점에서 절연층(40)을 관통하는 비아(50)를 가공한다. 플레이싱 기준마크를 기준으로 하는 하부 단자(31)의 위치에 상응하는 지점에 비아(50)를 가공함으로써 하부 단자(31) 범프와 비아(50) 간의 얼라인을 보다 정확하게 맞출 수 있다. 도 3c에 도면부호 11a는 기판(10)의 관통홀이다.
The via processing step will be described with reference to FIG. In the via processing step, an insulating layer 40 is laminated on the backside of the substrate 10 and the insulating layer 40 is passed through the insulating layer 40 at a point corresponding to the position of the scanned bottom terminal 31, The via 50 is processed. The alignment between the bump of the lower terminal 31 and the via 50 can be more precisely aligned by machining the via 50 at a position corresponding to the position of the lower terminal 31 based on the flipping reference mark. In Fig. 3C, reference numeral 11a denotes a through hole of the substrate 10.

이때, 도 3c를 참조하면, 하나의 예에서, 비아(50)를 가공하기 전 절연층(40)의 적층은 기판(10)의 배면 및 정면 상에 각각 이루어질 수 있다.
Referring now to FIG. 3C, in one example, a stack of insulating layers 40 may be formed on the back and front surfaces of the substrate 10, respectively, prior to processing the vias 50.

이상에서 살펴본, 본 발명의 실시예에 따라, 기판(10)의 상하 노광 편차를 보완할 수 있다. 이와 같이 부품소자(30)를 플레이싱할 경우 미리 스캔(scan)하여 플레이싱 설비의 성능을 향상시킬 수 있으며, 기판(10) 상하 노광 편차에 따른 비아(50)와 하부 단자(31), 예컨대 범프(bump)의 얼라인먼트(alignment)를 개선하여 어긋나지 않도록 할 수 있다.
According to the embodiment of the present invention described above, the vertical exposure deviation of the substrate 10 can be compensated. When the component element 30 is flashed in this manner, the performance of the flipping apparatus can be improved by scanning in advance, and the vias 50 and the lower terminals 31 corresponding to the vertical exposure deviation of the substrate 10, It is possible to improve the alignment of the bumps so as not to be shifted.

이상에서, 전술한 실시예 및 첨부된 도면들은 본 발명의 범주를 제한하는 것이 아니라 본 발명에 대한 당해 기술분야에서 통상의 지식을 가진 자의 이해를 돕기 위해 예시적으로 설명된 것이다. 또한, 전술한 구성들의 다양한 조합에 따른 실시예들이 앞선 구체적인 설명들로부터 당업자에게 자명하게 구현될 수 있다. 따라서, 본 발명의 다양한 실시예는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있고, 본 발명의 범위는 특허청구범위에 기재된 발명에 따라 해석되어야 하며, 당해 기술분야에서 통상의 지식을 가진 자에 의한 다양한 변경, 대안, 균등물들을 포함하고 있다.
The foregoing embodiments and accompanying drawings are not intended to limit the scope of the present invention but to illustrate the present invention in order to facilitate understanding of the present invention by those skilled in the art. Embodiments in accordance with various combinations of the above-described configurations can also be implemented by those skilled in the art from the foregoing detailed description. Accordingly, various embodiments of the present invention may be embodied in various forms without departing from the essential characteristics thereof, and the scope of the present invention should be construed in accordance with the invention as set forth in the appended claims. Alternatives, and equivalents by those skilled in the art.

10 : 기판 10a : 캐버티
11 : 기준홀 13 : 회로패턴
30 : 부품소자 31 : 하부 단자
40 : 절연층 50 : 비아
100 : 스캔 장비 101 : 카메라10: substrate 10a: cavity
11: reference hole 13: circuit pattern
30: Component element 31: Lower terminal
40: Insulation layer 50: Via
100: scan equipment 101: camera

Claims (11)

캐버티가 형성된 기판의 배면 상의 플레이싱 기준마크를 스캔하는 단계;
상기 기판의 정면에서 바라본 방향이 되도록 상기 스캔된 화상을 컨버젼하는 단계;
상기 캐버티에 내장될 부품소자의 하부 단자를 스캔하는 단계; 및
상기 플레이싱 기준마크를 기준으로 상기 스캔된 상기 하부 단자의 위치가 판단될 수 있게 상기 하부 단자가 상기 기판의 배면 측으로 향하도록 상기 컨버젼된 화상을 기준으로 상기 기판의 정면에서 상기 캐버티에 상기 부품소자를 삽입하는 단계;를 포함하는 부품 실장 방법.
Scanning a frac- tioning fiducial mark on the backside of the substrate on which the cavity is formed;
Converting the scanned image to a direction as viewed from a front side of the substrate;
Scanning a lower terminal of a component element to be embedded in the cavity; And
The lower terminal is positioned on the backside of the substrate so that the position of the scanned lower terminal can be determined based on the flipping reference mark, And inserting the element.
청구항 1에 있어서,
상기 플레이싱 기준마크는 기판 유닛 단위, 기판 유닛들이 스트립 배열된 스트립 단위, 유닛 단위별로 절단되지 않은 다수의 기판 유닛들의 전체 단위 중 적어도 하나 이상에 형성된 것을 특징으로 하는 부품 실장 방법.
The method according to claim 1,
Wherein the flipping reference mark is formed on at least one of a substrate unit, a strip unit in which the substrate units are strip-arranged, and an entire unit of a plurality of substrate units that are not cut out by unit unit.
청구항 1에 있어서,
상기 플레이싱 기준마크는 상기 기판을 관통하는 기준홀을 포함하는 것을 특징으로 하는 부품 실장 방법.
The method according to claim 1,
Wherein the flaking reference mark comprises a reference hole passing through the substrate.
청구항 3에 있어서,
상기 플레이싱 기준마크는 상기 기판의 배면 상의 회로패턴을 더 포함하는 것을 특징으로 하는 부품 실장 방법.
The method of claim 3,
Wherein the flaking reference mark further comprises a circuit pattern on the back side of the substrate.
청구항 1 내지 4 중의 어느 하나에 있어서,
상기 부품소자는 IC 칩인 것을 특징으로 하는 부품 실장 방법.
The method according to any one of claims 1 to 4,
Wherein the component element is an IC chip.
캐버티가 형성된 기판의 배면 상의 플레이싱 기준마크를 스캔하는 단계;
상기 기판의 정면에서 바라본 방향이 되도록 상기 스캔된 화상을 컨버젼하는 단계;
상기 캐버티에 내장될 부품소자의 하부 단자를 스캔하는 단계;
상기 하부 단자가 상기 기판의 배면 측으로 향하도록 상기 컨버젼된 화상을 기준으로 상기 기판의 정면에서 상기 캐버티에 상기 부품소자를 삽입하는 단계; 및
상기 기판의 배면 상에 절연층을 적층하고, 상기 플레이싱 기준마크를 기준으로 상기 스캔된 상기 하부 단자의 위치에 상응하는 지점에서 상기 절연층을 관통하는 비아를 가공하는 단계;를 포함하는 내장 기판 제조 방법.
Scanning a frac- tioning fiducial mark on the backside of the substrate on which the cavity is formed;
Converting the scanned image to a direction as viewed from a front side of the substrate;
Scanning a lower terminal of a component element to be embedded in the cavity;
Inserting the component element into the cavity at the front side of the substrate with respect to the converted image so that the bottom terminal faces the backside of the substrate; And
Laminating an insulating layer on the backside of the substrate and processing a via through the insulating layer at a location corresponding to the location of the scanned lower terminal with reference to the racing reference mark, Gt;
청구항 6에 있어서,
상기 비아를 가공하기 전 상기 절연층의 적층은 상기 기판의 배면 및 정면 상에 각각 이루어지는 것을 특징으로 하는 내장 기판 제조 방법.
The method of claim 6,
Wherein the stacking of the insulating layers before forming the vias is performed on the back surface and the front surface of the substrate, respectively.
청구항 6에 있어서,
상기 플레이싱 기준마크는 기판 유닛 단위, 기판 유닛들이 스트립 배열된 스트립 단위, 유닛 단위별로 절단되지 않은 다수의 기판 유닛들의 전체 단위 중 적어도 하나 이상에 형성된 것을 특징으로 하는 내장 기판 제조 방법.
The method of claim 6,
Wherein the flipping reference mark is formed on at least one of a substrate unit, a strip unit in which the substrate units are strip-arranged, and an entire unit of a plurality of substrate units not cut by unit unit.
청구항 6에 있어서,
상기 플레이싱 기준마크는 상기 기판을 관통하는 기준홀을 포함하는 것을 특징으로 하는 내장 기판 제조 방법.
The method of claim 6,
Wherein the flipping reference mark comprises a reference hole passing through the substrate.
청구항 9에 있어서,
상기 플레이싱 기준마크는 상기 기판의 배면 상의 회로패턴을 더 포함하는 것을 특징으로 하는 내장 기판 제조 방법.
The method of claim 9,
Wherein the flipping reference mark further comprises a circuit pattern on a backside of the substrate.
청구항 6 내지 10 중의 어느 하나에 있어서,
상기 부품소자는 IC 칩인 것을 특징으로 하는 내장 기판 제조 방법.The method according to any one of claims 6 to 10,
Wherein the component element is an IC chip.
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