KR101997723B1 - 상대 프로세서를 감시하기 위한 방법 및 장치 - Google Patents

상대 프로세서를 감시하기 위한 방법 및 장치 Download PDF

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Abstract

본 발명의 실시 예들은 제1 프로세서에서 발생된 MOSI 신호를 제2 프로세서에서 발생된 MISO 신호로부터 독립적으로 데이터 교환하여 제2 프로세서를 감시하고, 제2 프로세서에서 MISO 신호를 상기 MOSI 신호로부터 독립적으로 데이터 교환하여 제1 프로세서를 감시하는 메커니즘을 제공한다.
이에, 본 발명의 실시 예들은 프로세서가 두 개인 장치 또는 시스템에서도 1개의 SPI 채널로 상호 감시 가능하다.

Description

상대 프로세서를 감시하기 위한 방법 및 장치{METHOD AND APPARATUS FOR MONITORING RELATIVE PROCESSOR}
본 발명의 실시 예들은 상대 프로세서를 감시하기 위한 방법 및 장치에 관한 것으로서, 더욱 상세하게는, SPI 통신에서 상대 프로세서를 감시하기 위한 방법 및 장치에 관한 것이다.
일반적으로, SPI(Serial Peripheral Interface) 통신은 시스템 내에서 프로세서에 프로그램 및 데이터를 써 넣거나 읽을 때 사용하는 시리얼 계열의 직렬 통신으로서, 프레임을 구분하거나 여러 개의 슬레이브 중 특정 슬레이브의 프로세서를 선택하기 위한 CS(Chip Select) 신호와, 마스터와 슬레이브 간의 전송 신호를 동기화하기 위한 클럭 신호에 해당하는 SCK 신호와, 마스터에서 슬레이브로 보내는 요청(request) 신호에 해당하는 MOSI 신호와, 요청(request)에 반응하여 슬레이브에서 마스터로 보내는 응답(response) 신호에 해당하는 MISO 신호로 이루어진다.
이를 통해, 예컨대, 마스터의 프로세서가 보내고 싶은 신호는 MOSI 핀으로 보내고, 슬레이브의 프로세서가 그에 해당하는 응답 신호를 MISO 핀으로 전송함으로써, SPI 통신이 이루어진다.
이와 같은 SPI 통신을 프로세서 감시에 사용하면, 마스터의 프로세서는 주도적으로 요청하거나 대답(answer)을 하고, 슬레이브의 프로세서는 1개의 SPI 채널을 통해 해당 대답이 올바른지를 확인하게 되면, 1개의 프로세서만을 감시하는 단점을 가지고 있다.
이런 단점을 극복하기 위하여, 마스터와 슬레이브 프로세서 간 상호 감시를 위해서는 2개의 SPI 채널을 사용하여 프로세서의 상호 감시가 이루어질 수 있는데, 예를 들면, 마스터의 프로세서가 하나의 SPI 채널의 요청 MISO 신호를 슬레이브 프로세서로 보내고, 슬레이브의 프로세서는 MISO 신호에 대한 응답으로서 다른 SPI 채널의 응답(response) MOSI 신호를 마스터 프로세서로 보냄으로써, 프로세서간의 상호 감시가 이루어지는 단점을 가진다.
미국공개특허 US2011/0072102호(2011.03.24)
전술한 문제점을 해결하기 위한, 본 발명의 실시 예들은 하나의 SPI 채널을 통해 상호 프로세서를 감시하기 위한 프로세서 감시 방법 및 장치를 제공하는데 그 목적이 있다.
전술한 목적을 달성하기 위한 본 발명의 일 실시 예는 (a) 제1 프로세서에서 발생된 MOSI(Master Out Slave In) 신호를 제2 프로세서에서 발생된 MISO(Master In Slave Out) 신호로부터 독립적으로 규정하고, 독립적으로 규정된 MOSI 신호를 통해 상기 제2 프로세서 간 워치독과 관련한 데이터 교환하는데 활용하여 상기 제2 프로세서를 감시하는 단계; 및 (b) 상기 제2 프로세서에서 상기 MISO 신호를 상기 MOSI 신호로부터 독립적으로 규정하고, 독립적으로 규정된 MISO 신호를 통해 상기 제1 프로세서 간 워치독과 관련한 데이터 교환하는데 활용하여 상기 제1 프로세서를 감시하는 단계를 포함하는 프로세서 감시 장치에서의 프로세서 감시 방법을 제공한다.
일 실시 예에서, 상기 (a) 단계는 CS(Chip Select) 신호의 제1 주기 동안, 상기 MOSI 신호에서 제1 워치독 키를 생성하는 단계 및 상기 생성된 제1 워치독 키를 상기 MOSI 신호를 통해 상기 제2 프로세서로 송신하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 (b) 단계는 상기 제1 주기 동안, 상기 MISO 신호에서 제2 워치독 키를 생성하는 단계 및 상기 생성된 제2 워치독 키를 상기 MISO 신호를 통해 상기 제1 프로세서로 송신하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 (a) 단계는 상기 제2 프로세서로부터 수신된 제2 워치독 키에 대응하여 제2 워치독 대답을 생성하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 (b) 단계는 상기 제1 프로세서로부터 수신된 제1 워치독 키에 대응하여 제1 워치독 대답을 생성하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 (a) 단계는 상기 CS(Chip Select) 신호의 제2 주기 동안, 상기 생성된 제2 워치독 대답을 상기 MOSI 신호를 통해 상기 제2 프로세서로 송신하는 단계, 상기 생성된 제1 워치독 대답을 상기 제2 프로세서로부터 수신하는 단계 및 상기 수신된 제1 워치독 대답과 제1 워치독의 정답과 비교하여 상기 제1 워치독 대답에 대한 적정성 여부를 검증하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 (b) 단계는 상기 제2 주기 동안, 상기 생성된 제1 워치독 대답을 상기 MISO 신호를 통해 상기 제1 프로세서로 송신하는 단계, 상기 생성된 제2 워치독 대답을 상기 제1 프로세서로부터 수신하는 단계 및 상기 수신된 제2 워치독 대답과 제2 워치독의 정답과 비교하여 상기 제2 워치독 대답에 대한 적정성 여부를 검증하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 (a) 단계는 상기 CS 신호의 제3 주기 동안, 상기 제1 워치독 대답의 적정성 검증 결과를 상기 MOSI 신호를 통해 상기 제2 프로세서로 송신하는 단계를 더 포함할 수 있다.
일 실시 예에서, 상기 (b) 단계는 상기 제3 주기 동안, 상기 제2 워치독 대답의 적정성 검증 결과를 상기 MISO 신호를 통해 상기 제1 프로세서로 송신하는 단계를 더 포함할 수 있다.
또한, 전술한 목적을 달성하기 위한 본 발명의 다른 실시 예는 제1 프로세서; 및 상기 제1 프로세서로부터 하나의 SPI 채널로 연결된 제2 프로세서를 포함하는 프로세서 감시 장치를 제공하고, 상기 제1 프로세서는 MOSI(Master Out Slave In) 신호를 상기 제2 프로세서에서 발생된 MISO(Master In Slave Out) 신호로부터 독립적으로 규정하고, 독립적으로 규정된 MOSI 신호를 통해 상기 제2 프로세서 간 워치독과 관련한 데이터 교환하는데 활용하여 상기 제2 프로세서를 감시하는 제1 상대 프로세서 감시부를 포함하며, 상기 제2 프로세서는 상기 하나의 SPI 채널을 통해 상기 MISO 신호를 상기 MOSI 신호로부터 독립적으로 규정하고, 독립적으로 규정된 MISO 신호를 통해 상기 제1 프로세서 간 워치독과 관련한 데이터 교환하는데 활용하여 상기 제1 프로세서를 감시하는 제2 상대 프로세서 감시부를 포함하는 것을 특징으로 한다.
다른 실시 예에서, 상기 제1 상대 프로세서 감시부는 제1 워치독 키를 생성하는 제1 워치독 키 생성부 및 상기 생성된 제1 워치독 키를 상기 MOSI 신호를 통해 상기 제2 프로세서로 송신하는 제1 워치독 송신부를 포함할 수 있다.
다른 실시 예에서, 상기 제2 상대 프로세서 감시부는 제2 워치독 키를 생성하는 제2 워치독 키 생성부 및 상기 생성된 제2 워치독 키를 상기 MISO 신호를 통해 상기 제1 프로세서로 송신하는 제2 워치독 송신부를 포함할 수 있다.
다른 실시 예에서, 상기 제1 상대 프로세서 감시부는 상기 제2 워치독 송신부로부터 수신된 제2 워치독 키를 확인하는 제2 워치독 확인부 및 상기 확인된 제2 워치독 키에 대응하여 제2 워치독 대답을 생성하는 제2 워치독 대답 생성부를 포함할 수 있다.
다른 실시 예에서, 상기 제2 상대 프로세서 감시부는 상기 제1 프로세서로부터 수신된 제1 워치독 키를 확인하는 제1 워치독 확인부 및 상기 확인된 제1 워치독 키에 대응하여 제1 워치독 대답을 생성하는 제1 워치독 대답 생성부를 포함할 수 있다.
다른 실시 예에서, 상기 제1 상대 프로세서 감시부 및 상기 제2 상대 프로세서 감시부의 각 구성은 CS(Chip Select) 신호에서 발생되는 워치독 설정을 위한 제1 주기 동안에 동작될 수 있다.
다른 실시 예에서, 상기 제1 상대 프로세서 감시부는 상기 생성된 제2 워치독 대답을 상기 MOSI 신호를 통해 상기 제2 프로세서로 송신하는 제2 워치독 대답 송신부, 상기 제2 프로세서로부터 제1 워치독 대답을 상기 MISO 신호를 통해 수신하여 확인하는 제1 워치독 대답 확인부 및 상기 확인된 제1 워치독 대답과 제1 워치독의 정답과 비교하여 상기 제1 워치독 대답에 대한 적정성 여부를 검증하는 제1 상대 워치독 검증부를 더 포함할 수 있다.
다른 실시 예에서, 상기 제2 상대 프로세서 감시부는 상기 생성된 제1 워치독 대답을 상기 MISO 신호를 통해 상기 제1 프로세서로 송신하는 제1 워치독 대답 송신부, 상기 제1 프로세서로부터 제2 워치독 대답을 상기 MOSI 신호를 통해 수신하여 확인하는 제2 워치독 대답 확인부 및 상기 확인된 제2 워치독 대답과 제2 워치독의 정답과 비교하여 상기 제2 워치독 대답에 대한 적정성 여부를 검증하는 제2 상대 워치독 검증부를 더 포함할 수 있다.
다른 실시 예에서, 상기 제1 상대 프로세서 감시부 및 제2 상대 프로세서 감시부의 각 구성은 상기 CS 신호에서 발생되는 적정성 검증을 위한 제2 주기 동안에 동작될 수 있다.
다른 실시 예에서, 상기 제2 상대 프로세서 감시부는 상기 제1 워치독 대답의 적정성검증 결과를 상기 MOSI 신호를 통해 상기 제2 프로세서로 송신하는 제1 검증 결과 송신부를 더 포함할 수 있다.
다른 실시 예에서, 상기 제1 상대 프로세서 감시부는 상기 제2 워치독 대답의 적정성 검증 결과를 상기 MISO 신호를 통해 상기 제1 프로세서로 송신하는 제2 검증 결과 송신부를 더 포함할 수 있다.
다른 실시 예에서, 상기 제1 상대 프로세서 감시부 및 제2 상대 프로세서 감시부의 각 구성은 상기 CS 신호에서 발생되는 적정성 검증 결과를 상대 프로세서로 보내기 위한 제3 주기 동안에 동작될 수 있다.
이상과 같이, 본 발명의 실시 예들은 프로세서가 두 개인 장치 또는 시스템에서도 1개의 SPI 채널로 상호 감시 가능한 효과가 있다.
또한, 본 발명의 실시 예들은 1개의 SPI 채널을 통해 상대 프로세서를 감시하기 때문에, SPI 채널 감소로 인한 고속 데이터 전송이 가능하고, 치명적인 시스템다운 현상으로부터 프로세서 안정성을 도모시키는 효과가 있다.
또한, 본 발명의 실시 예들은 워치독을 이용한 프로세서 상호 감시를 통해 치명적인 시스템다운 현상을 방지하는 효과가 있다.
이하에 첨부되는 도면들은 본 발명의 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다. 다만, 본 발명의 기술적 특징이 특정 도면에 한정되는 것은 아니며, 각 도면에서 개시하는 특징들은 서로 조합되어 새로운 실시 예로 구성될 수 있다.
이하에 첨부되는 도면들은 본 발명의 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다. 다만, 본 발명의 기술적 특징이 특정 도면에 한정되는 것은 아니며, 각 도면에서 개시하는 특징들은 서로 조합되어 새로운 실시 예로 구성될 수 있다.
도 1은 본 발명의 일 실시 예에 따른 프로세서 감시 방법을 나타낸 순서도이다.
도 2는 본 발명에 따른 도 1의 프로세서 감시 방법을 실현하는 장치 구성을 나타낸 도면이다.
도 3은 본 발명에 따른 110 단계 및 120 단계를 보다 구체적으로 나타낸 흐름도이다.
도 4는 본 발명의 일 실시 예에 따른 프로세서 감시 장치를 나타낸 블럭 구성도이다.
도 5는 본 발명의 일 실시 예에 따른 제1 상대 프로세서 감시부를 보다 구체적으로 나타낸 블럭 구성도이다.
도 6은 본 발명의 일 실시 예에 따른 제2 상대 프로세서 감시부를 보다 구체적으로 나타낸 블럭 구성도이다.
도 7은 본 발명에 따른 CS 신호, MOSI 신호 및 MISO 신호의 각 프레임 구성을 예시적으로 나타낸 도면이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시 예들에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시 예들에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 본 실시 예들은 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시 예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
한편, 이하의 실시 예들 및 특허청구범위에서 개시되는 용어들은 단지 특정한 일례를 설명하기 위하여 사용된 것이지 이들로부터 제한되는 것은 아니다.
예를 들면, 이하의 실시 예들 및 특허청구범위에서 개시되는 '및/또는'은 열거되는 관련 항목들 중 하나 이상의 항목에 대한 임의의 및 모든 가능한 조합들을 포함하는 것으로 이해되어야 한다.
또한, 이하의 실시 예들 및 특허청구범위에서 개시되는 '포함하다' 또는 '담다' 등의 용어는, 특별히 반대되는 기재가 없는 한, 해당 구성 요소가 내재될 수 있음을 의미하는 것으로, 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함하는 것으로 이해되어야 한다.
또한, 이하의 실시 예들 및 특허청구범위에서 개시되는 단수 표현인 '상기'는 아래위 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현도 포함하는 것으로 이해될 수 있다.
또한, 이하의 실시 예들 및 특허청구범위에서 개시되는 "제1"과 "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
또한, 이하의 실시 예들 및 특허청구범위에서 개시되는 제1 프로세서 및 제2 프로세서는 예컨대, 차량에 구비되는 복수의 프로세서로서 이중 어느 하나는 마스터 프로세서일 수 있고, 나머지 하나는 슬레이브 프로세서일 수 있다. 상기 슬레이브 프로세서는 복수 개일 수 있다. 그러나 제1 프로세서 및 제2 프로세서는 차량에 적용되는 프로세서에 한정되지 않고 다른 전자 장치의 프로세서일 수도 있음은 물론이다.
이를 토대로, 이하의 실시 예의 설명 및 특허청구범위에 개시되는 워치독(WatchDog) 데이터들은 외부의 어떤 영향(예컨대, 주로 서지 노이즈)에 의해, 프로그램이 잘못되어 정상적으로 동작하지 않고 프로그램이 한쪽으로 치우치게 될 때, 한마디로 프로그램 폭주가 되어 정상적으로 돌아가지 않는 경우를 의미하는 것으로 이해되어야 한다.
일반적인 가전제품이라면 그냥 전원을 OFF시켰다가 다시 ON시키면 Reset이 걸리면서 풀리지만 산업용 기기의 경우 사람이 없을 때 이러한 현상이 발생하면 치명적인 사고를 일으킬 수 있다. 따라서 상기 워치독 데이터는 프로그램 폭주를 감시하고자 하면 다시 Reset을 해줄 때 사용된다.
이에 따라, 이하의 실시 예들 및 특허청구범위에서 개시되는 제1 프로세서 및 제2 프로세서는 하나의 SPI 채널을 통해 전술한 워치독 데이터들을 사용하여 프로세서를 상호 감시하기 위한 방법과 장치에 대해 각 도면을 참조하여 다양한 실시 예를 통해 설명하고자 한다.
<프로세서 감시 방법의 실시 예>
도 1은 본 발명의 일 실시 예에 따른 프로세서 감시 방법을 나타낸 순서도이고, 도 2는 본 발명에 따른 도 1의 프로세서 감시 방법을 실현하는 장치 구성을 나타낸 도면이다.
언급된 도 2는 도 1을 설명할 때 보조적으로 인용하기로 한다.
도 1을 참조하면, 일 실시 예에 따른 프로세서 감시 방법은 제1 프로세서 및 제2 프로세서를 통해 상호 프로세서 감시를 위하여 110 단계 및 120 단계를 포함한다.
언급된 제1 프로세서(200)는 도 2에서와 같이 마스터로 가정하고, 제2 프로세서(300)는 복수의 슬레이브로 가정할 경우, 상기 제1 프로세서(200) 및 제2 프로세서(300)는 SPI 통신에서 각각 하나의 SPI 채널을 통해 상대 프로세서를 감시하는 역할을 한다.
이러한 제1 프로세서(200) 및 제2 프로세서(300)는 전자 제어 유닛(ECU) 또는 제어기(마스터와 슬레이브 제어기)에 포함되는 제어 프로세서를 가리킬 수 있다. 그러나 이에 한정되지 않고 다양한 하드웨어 구성에 포함될 수 있다. 이러한 제1 프로세서(200) 및 제2 프로세서(300)는 각각 메모리(201, 301)를 포함할 수 있다.
언급된 메모리(201, 301)는 랜덤 액세스 메모리("RAM"), 판독 전용 메모리("ROM"), 자기 또는 광학 디스크 등의 정적 저장 디바이스, 또는 임의의 기타 타입의 컴퓨터 판독 가능한 매체로 이루어질 수 있다.
이와 같이, 도시된 전술한 제1 프로세서(200) 및 제2 프로세서(300)를 통해 실현되는 도 1의 110 단계 및 120 단계는 다음과 같다.
110 단계에서, 제1 프로세서(200)는 하나의 SPI 채널에 실리는 MOSI(Master Out Slave In) 신호를 발생시키고, 발생된 MOSI 신호를 제2 프로세서(300)에서 발생된 MISO(Master In Slave Out) 신호로부터 독립적으로 규정하고, 독립적으로 규정된 MOSI 신호를 통해 제2 프로세서 간 워치독과 관련한 데이터 교환하는데 활용함으로써, 상대방의 제2 프로세서를 감시할 수 있다.
제1 프로세서에서 주체적으로 실시되는 데이터 교환은 제1 워치독 키 생성과 송신, 제2 워치독 키 수신과 이를 통한 제2 워치독 대답 생성과 송신 및 제1 워치독 대답 수신과 이의 적정성 검증과 관련한 교환일 수 있다.
이때, 상기 수신은 제1 프로세서(200)가 제2 프로세서(300)로부터 해당 데이터를 전달받는 과정을 의미하고, 상기 송신은 제1 프로세서(200)가 제2 프로세서(300)로 해당 데이터를 전달해주는 과정을 의미할 수 있다.
반면, 120 단계에서, 제2 프로세서는 하나의 SPI 채널에 실리는 MISO 신호를 발생시키고, 발생된 MISO 신호를 전술한 MOSI 신호로부터 독립적으로 규정하고, 독립적으로 규정된 MISO 신호를 통해 제1 프로세서 간 워치독과 관련한 데이터 교환하는데 활용함으로써, 상대방의 제1 프로세서를 감시할 수 있다.
제2 프로세서에서 주체적으로 실시되는 데이터 교환은 제2 워치독 키 생성과 송신, 제1 워치독 키 수신과 이를 통한 제1 워치독 대답 생성과 송신 및 제2 워치독 대답 수신과 이의 적정성 검증과 관련한 교환일 수 있다.
이때, 상기 송신은 제2 프로세서(300)가 제1 프로세서(200)로부터 해당 데이터를 전달받는 과정을 의미하고, 상기 수신은 제2 프로세서(300)가 제1 프로세서(200)로부터 해당 데이터를 전달받는 과정을 의미할 수 있다.
이와 같이, MISO 신호 및 MISO 신호가 서로 독립적으로 규정되어 제1 프로세서 및 제2 프로세서에서 각각 상대방의 워치독 정보를 획득하기 위한 데이터 교환이 이루어짐으로써, 기존의 두 SPI 채널을 통한 상대방 프로세서 감시보다 SPI 채널 자원을 아끼고, 그 만큼의 고속 데이터 전송이 가능한 장점을 가질 수 있다.
이하에서는, 전술한 110 단계 및 120 단계에 대해 보다 구체적으로 설명하고자 한다.
<각 단계의 구체적인 실시 예>
도 3은 본 발명에 따른 110 단계 및 120 단계를 보다 구체적으로 나타낸 흐름도이다.
도 3을 참조하면, 일 실시 예에 따른 110 단계는 111 단계 내지 117 단계를 포함하고, 120 단계는 121 단계 내지 127 단계를 포함할 수 있다. 각 단계는 는 CS(Chip Select) 신호의 주기에 따라 실행되므로, 순서에 관계없이 필요에 따라 기술하기로 한다.
먼저, 111 단계에서, 제1 프로세서(200)는 CS(Chip Select) 신호의 제1 주기 동안, MOSI 신호에 실릴 제1 워치독 키(first watchdog key)를 생성하여 메모리(201)에 저장할 수 있다.
언급된 제1 주기는 제1 프로세서(200) 및/또는 제2 프로세서(300) 각자에서 워치독 설정과 관련한 주기일 수 있다.
112 단계에서, 제1 프로세서(200)는 CS 신호의 제1 주기 동안, 메모리(201)에 저장된 데이터로부터 제1 워치독 키를 추출하여 MOSI 신호를 통해 제2 프로세서(300)로 송신할 수 있다. 이러면, 상기 제2 프로세서(300)는 제1 프로세서(200)로부터 수신된 제1 워치독 키를 메모리(301)에 저장할 수 있다.
121 단계에서, 제2 프로세서(300)는 CS 신호의 제1 주기 동안, MISO 신호에 실릴 제2 워치독 키(second watchdog key)를 생성하여 메모리(301)에 저장할 수 있다.
122 단계에서, 제2 프로세서(300)는 CS 신호의 제1 주기 동안, 메모리(301)에 저장된 데이터로부터 제2 워치독 키를 추출하여 MISO 신호를 통해 제1 프로세서(200)로 송신할 수 있다. 이러면, 상기 제1 프로세서(200)는 제1 프로세서(300)로부터 수신된 제2 워치독 키를 메모리(201)에 저장할 수 있다.
113 단계에서, 제1 프로세서(200)는 CS 신호의 제1 주기 동안, 제2 프로세서(300)로부터 수신된 제2 워치독 키를 메모리(201)에 저장하고, 저장된 제2 워치독 키를 이용하여 제2 워치독 대답을 생성하며, 생성된 제2 워치독 대답을 메모리(201)에 저장할 수 있다.
반면, 123 단계에서, 제2 프로세서(300)는 CS 신호의 제1 주기 동안, 제1 프로세서(200)로부터 수신된 제1 워치독 키를 메모리(301)에 저장하고, 저장된 제1 워치독 키를 이용하여 제1 워치독 대답을 생성하며, 생성된 제1 워치독 대답을 메모리(301)에 저장할 수 있다.
이와 같이, CS 신호의 제1 주기 동안, 각 프로세서(200, 300)에서 워치독 설정이 완료될 수 있다.
114 단계에서, 제1 프로세서(200)는 CS 신호의 제2 주기 동안, 메모리(201)에 저장된 제2 워치독 대답을 MOSI 신호를 통해 제2 프로세서(300)로 송신할 수 있다.
115 단계에서, 제1 프로세서(200)는 전술한 CS 신호의 제2 주기 동안, 제2 프로세서(300)의 메모리(301)에 저장된 제1 워치독 대답을 MISO 신호를 통해 제2 프로세서(300)로부터 수신하여 메모리(201)에 저장할 수 있다.
116 단계에서, 제1 프로세서(200)는 CS 신호의 제2 주기 동안, 메모리(201)에 저장된 제1 워치독 대답과 메모리(201)에서 가지고 있는 제1 워치독의 정답과 비교하여 제1 워치독 대답에 대한 적정성 여부를 검증할 수 있고, 이 결과를 메모리(201)에 저장할 수 있다.
예를 들면, 제1 워치독 대답과 제1 워치독의 정답이 일치하면, 제1 워치독 대답이 적정한 것으로 간주하고, 제1 워치독 대답과 제1 워치독의 정답이 일치하지 않으면, 제1 워치독 대답이 비 적정한 것으로 간주할 수 있다.
124 단계에서, 제2 프로세서(300)는 전술한 CS 신호의 제2 주기 동안, 메모리(301)에 저장된 제1 워치독 대답을 MISO 신호를 통해 제1 프로세서(200)로 송신할 수 있다. 이러면, 제1 프로세서(200)는 제2 프로세서(300)로부터 수신된 제1 워치독 대답을 메모리(201)에 저장할 수 있게 된다.
125 단계에서, 제2 프로세서(300)는 CS 신호의 제2 주기 동안, 제1 프로세서(200)로부터 제2 워치독 대답을 MOSI 신호를 통해 수신하고, 수신된 제2 워치독 대답을 메모리(301)에 저장할 수 있다.
126 단계에서, 제2 프로세서(300)는 CS 신호의 제2 주기 동안, 메모리(301)에 저장된 제2 워치독 대답과 메모리(301)에서 가지고 있는 제2 워치독의 정답과 비교하여 제2 워치독 대답에 대한 적정성 여부를 검증할 수 있고, 이 결과를 메모리(301)에 저장할 수 있다.
예를 들면, 제2 워치독 대답과 제2 워치독의 정답이 일치하면, 제2 워치독 대답이 적정한 것으로 간주할 수 있고, 제2 워치독 대답과 제2 워치독의 정답이 일치하지 않으면, 제2 워치독 대답이 비 적정한 것으로 간주할 수 있다.
117 단계에서, 제1 프로세서(200)는 CS 신호의 제3 주기 동안, 전술한 제1 워치독 대답의 적정성 검증 결과를 MOSI 신호를 통해 제2 프로세서(300)로 송신할 수 있다. 이러면, 제2 프로세서(300)는 제1 프로세서(200)로부터 수신된 제1 워치독 대답의 적정성 검증 결과를 확인하여 메모리(301)에 저장할 수 있게 된다.
마지막으로, 127 단계에서, 제2 프로세서(300)는 CS 신호의 제3 주기 동안, 전술한 제2 워치독 대답의 적정성 검증 결과를 MISO 신호를 통해 제1 프로세서(200)로 송신할 수 있다. 이러면, 제1 프로세서(200)는 제2 프로세서(300)로부터 수신된 제2 워치독 대답의 적정성 검증 결과를 확인하여 메모리(301)에 저장할 수 있게 된다.
이와 같이, 본 실시 예에서는 CS 신호의 제1 내지 제2 주기 동안, 각 프로세서(200, 300)에서 워치독 설정에 따른 상대 프로세서에 대한 적정성 여부를 하나의 SPI 채널 상에서 검증함으로써, 각 프로세서(200, 300)에서 상대 프로세서를 감시할 수 있는 장점을 가질 수 있다.
<프로세서 감시 장치의 실시 예>
도 4는 본 발명의 일 실시 예에 따른 프로세서 감시 장치를 나타낸 블럭 구성도이다.
도 4를 참조하면, 일 실시 예에 따른 프로세서 감시 장치는 상대 프로세서를 감시하기 위하여 SPI 통신을 하는 제1 프로세서(400) 및 제2 프로세서(500)를 포함한다.
여기서, 제1 프로세서(400)는 SPI 통신의 하나의 SPI 채널을 통해 제2 프로세서(500)를 실질적으로 감시하는 제1 상대 프로세서 감시부(410) 및 메모리(401)를 포함하며, 제2 프로세서(500)는 SPI 통신의 하나의 SPI 채널을 통해 제1 프로세서(400)를 실질적으로 감시하는 제2 상대 프로세서 감시부(510) 및 메모리(501)를 포함할 수 있다.
언급된 메모리(401, 501)는 랜덤 액세스 메모리("RAM"), 판독 전용 메모리("ROM"), 자기 또는 광학 디스크 등의 정적 저장 디바이스, 또는 임의의 기타 타입의 컴퓨터 판독 가능한 매체로 이루어질 수 있다.
일 실시 예에서, 제1 상대 프로세서 감시부(410)는 하나의 SPI 채널에 실리는 MOSI(Master Out Slave In) 신호를 발생시키고, 발생된 MOSI 신호를 제2 프로세서(500)에서 발생된 MISO(Master In Slave Out) 신호로부터 독립적으로 규정하고, 독립적으로 규정된 MOSI 신호를 통해 제2 프로세서(500)간 워치독과 관련한 데이터 교환함으로써, 상대방의 제2 프로세서(500)를 감시할 수 있다.
여기서, 제1 상대 프로세서 감시부(410)의 데이터 교환은 제1 워치독 키 생성과 송신, 제2 워치독 키 수신과 이를 통한 제2 워치독 대답 생성과 송신 및 제1 워치독 대답 수신과 이의 적정성 검증과 관련한 교환일 수 있다.
이때, 상기 수신은 제1 상대 프로세서 감시부(410)가 제2 프로세서(500)로부터 해당 데이터를 전달받는 과정을 의미하고, 상기 송신은 제1 상대 프로세서 감시부(410)가 제2 프로세서(500)로 해당 데이터를 전달해주는 과정을 의미할 수 있다.
일 실시 예에서, 메모리(401)는 전술한 제1 상대 프로세서 감시부(410)에서 처리된 정보, 예컨대 데이터 교환한 정보를 저장하는 역할을 한다.
반면, 일 실시 예에 따른 제2 상대 프로세서 감시부(510)는 하나의 SPI 채널에 실리는 MISO 신호를 발생시키고, 발생된 MISO 신호를 전술한 MOSI 신호로부터 독립적으로 규정하고, 독립적으로 규정된 MISO 신호를 통해 제1 프로세서(400)간 워치독과 관련한 데이터 교환함으로써, 상대방의 제1 프로세서(400)를 감시할 수 있다.
여기서, 제2 상대 프로세서 감시부(510)의 데이터 교환은 제2 워치독 키 생성과 송신, 제1 워치독 키 수신과 이를 통한 제1 워치독 대답 생성과 송신 및 제2 워치독 대답 수신과 이의 적정성 검증과 관련한 교환일 수 있다.
이때, 상기 송신은 제2 상대 프로세서 감시부(510)가 제1 프로세서(400)로부터 해당 데이터를 전달받는 과정을 의미하고, 상기 수신은 제2 상대 프로세서 감시부(510)가 제1 프로세서(400)로부터 해당 데이터를 전달받는 과정을 의미할 수 있다.
일 실시 예에서, 메모리(501)는 전술한 제2 상대 프로세서 감시부(510)에서 처리된 정보, 예컨대 데이터 교환한 정보를 저장하는 역할을 한다.
이와 같이, 본 실시 예에서는 MISO 신호 및 MISO 신호가 서로 독립적으로 규정되어 제1 프로세서 및 제2 프로세서에서 상대방의 워치독 정보를 획득하기 위한 데이터 교환이 이루어짐으로써, 기존의 두 SPI 채널을 통한 상대방 프로세서 감시보다 SPI 채널 자원을 아끼고, 그 만큼의 고속 데이터 전송이 가능한 장점을 가질 수 있다.
이하에서는, 전술한 제1과 제2 상대 프로세서 감시부(410, 510)에 대해 보다 구체적으로 설명하기로 한다.
<각 구성의 구체적인 실시 예>
도 5는 본 발명의 일 실시 예에 따른 제1 상대 프로세서 감시부를 보다 구체적으로 나타낸 블럭 구성도이다.
도 5를 참조하면, 일 실시 예에 따른 제1 상대 프로세서 감시부(410)는 제1 워치독 키 생성부(411), 제1 워치독 송신부(412), 제2 워치독 확인부(413), 제2 워치독 대답 생성부(414), 제2 워치독 대답 송신부(415), 제1 워치독 대답 확인부(416), 제1 상대 워치독 검증부(417) 및 제1 검증 결과 송신부(418)를 포함할 수 있다.
일 실시 예에서, 제1 워치독 키 생성부(411)는 CS(Chip Select) 신호의 제1 주기 동안, MOSI 신호에 실릴 제1 워치독 키(first watchdog key)를 생성할 수 있다.
생성된 제1 워치독 키는 메모리(201)에 저장되며, 언급된 제1 주기는 전술한 제1 워치독 키 생성부(411)뿐만 아니라, 이하의 해당 구성에서 실시되는 워치독 설정과 관련한 주기일 수 있다.
일 실시 예에서, 제1 워치독 송신부(412)는 CS 신호의 제1 주기 동안, 메모리(401)에 저장된 데이터로부터 제1 워치독 키를 추출하여 MOSI 신호를 통해 제2 프로세서(500)로 송신할 수 있다. 이러면, 제2 프로세서(500)는 제1 워치독 송신부(412)로부터 수신된 제1 워치독 키를 메모리(501)에 저장할 수 있다.
일 실시 예에서, 제2 워치독 확인부(413)는 CS 신호의 제1 주기 동안, 제2 프로세서(500)로부터 수신된 제2 워치독 키를 확인하여 메모리(401)에 저장시킬 수 있다.
일 실시 예에서, 제2 워치독 대답 생성부(414)는 CS 신호의 제1 주기 동안, 메모리(401)에 저장된 제2 워치독 키를 이용하여 제2 워치독 대답을 생성할 수 있다. 생성된 제2 워치독 대답은 메모리(401)에 저장될 수 있다.
일 실시 예에서, 제2 워치독 대답 송신부(415)는 CS 신호의 제2 주기 동안, 메모리(401)에 저장된 제2 워치독 대답을 MOSI 신호를 통해 제2 프로세서(500)로 송신할 수 있다. 이러면, 제2 프로세서(500)는 제2 워치독 대답을 메모리(501)에 저장할 수 있다.
한편, 언급된 제2 주기는 전술한 제2 워치독 대답 송신부(415)뿐만 아니라, 이하의 해당 구성에서 실시되는 CS 신호의 적정성 검증을 위한 주기일 수 있다.
일 실시 예에서, 제1 워치독 대답 확인부(416)는 전술한 CS 신호의 제2 주기 동안, 제2 프로세서(500)의 메모리(501)에 저장된 제1 워치독 대답을 MISO 신호를 통해 제2 프로세서(500)로부터 수신하여 확인하고, 메모리(201)에 저장시킬 수 있다.
일 실시 예에서, 제1 상대 워치독 검증부(417)는 CS 신호의 제2 주기 동안, 메모리(401)에 저장된 제1 워치독 대답과 메모리(401)에서 가지고 있는 제1 워치독의 정답과 비교하여 제1 워치독 대답에 대한 적정성 여부를 검증할 수 있고, 이 결과를 메모리(401)에 저장할 수 있다.
예를 들면, 제1 워치독 대답과 제1 워치독의 정답이 일치하면, 제1 워치독 대답이 적정한 것으로 간주하고, 제1 워치독 대답과 제1 워치독의 정답이 일치하지 않으면, 제1 워치독 대답이 비 적정한 것으로 간주할 수 있다.
마지막으로, 일 실시 예에 따른 제1 검증 결과 송신부(418)는 CS 신호의 제3 주기 동안, 전술한 제1 워치독 대답의 적정성 검증 결과를 MOSI 신호를 통해 제2 프로세서(500)로 송신할 수 있다. 이러면, 제2 프로세서(500)는 제1 프로세서(400)로부터 수신된 제1 워치독 대답의 적정성 검증 결과를 확인하여 메모리(501)에 저장시킬 수 있다.
언급된 제3 주기는 제1 검증 결과 송신부(418)에서 실시되는 CS 신호의 적정성 검증 결과를 상대 프로세서로 보내기 위한 주기일 수 있다.
이와 같이, 본 실시 예에서는 전술한 구성들로 인해, 제1 프로세서(400)는 독립적인 MOSI 신호 및 MISO 신호 통해 주고받는 워치독 정보를 이용하여 제2 프로세서(500)를 하나의 SPI 채널에서 감시할 수 있는 장점을 줄 수 있다.
도 6은 본 발명의 일 실시 예에 따른 제2 상대 프로세서 감시부를 보다 구체적으로 나타낸 블럭 구성도이다.
도 6을 참조하면, 일 실시 예에 따른 제2 상대 프로세서 감시부(510)는 제2 워치독 키 생성부(511), 제2 워치독 송신부(512), 제1 워치독 확인부(513), 제1 워치독 대답 생성부(514), 제1 워치독 대답 송신부(515), 제2 워치독 대답 확인부(516), 제2 상대 워치독 검증부(517) 및 제2 검증 결과 송신부(518)를 포함할 수 있다.
먼저, 일 실시 예에서, 제2 워치독 키 생성부(511)는 전술한 CS 신호의 제1 주기 동안, MISO 신호에 실릴 제2 워치독 키(second watchdog key)를 생성하여 메모리(501)에 저장시킬 수 있다.
일 실시 예에서, 제2 워치독 송신부(512)는 전술한 CS 신호의 제1 주기 동안, 메모리(501)에 저장된 데이터로부터 제2 워치독 키를 추출하여 MISO 신호를 통해 제1 프로세서(400)로 송신할 수 있다. 이러면, 상기 제1 프로세서(400)는 제2 워치독 송신부(512)로부터 수신된 제2 워치독 키를 메모리(401)에 저장시킬 수 있다.
일 실시 예에서, 제1 워치독 확인부(513)는 전술한 CS 신호의 제1 주기 동안, 제1 프로세서(400)로부터 수신된 제1 워치독 키를 확인하여 메모리(501)에 저장시킬 수 있다.
일 실시 예에서, 제1 워치독 대답 생성부(514)는 전술한 CS 신호의 제1 주기 동안, 메모리(501)에 저장된 제1 워치독 키를 이용하여 제1 워치독 대답을 생성하며, 생성된 제1 워치독 대답을 메모리(501)에 저장시킬 수 있다.
일 실시 예에서, 제1 워치독 대답 송신부(515)는 전술한 CS 신호의 제2 주기 동안, 메모리(501)에 저장된 제1 워치독 대답을 MISO 신호를 통해 제1 프로세서(400)로 송신할 수 있다. 이러면, 제1 프로세서(400)는 제1 워치독 대답 송신부(515)로부터 수신된 제1 워치독 대답을 메모리(401)에 저장할 수 있다.
일 실시 예에서, 제2 워치독 대답 확인부(516)는 전술한 CS 신호의 제2 주기 동안, 제1 프로세서(400)의 메모리(401)에 저장된 제2 워치독 대답을 MOSI 신호를 통해 수신하여 확인하고, 이 결과를 메모리(501)에 저장시킬 수 있다.
일 실시 예에서, 제2 상대 워치독 검증부(517)는 전술한 CS 신호의 제2 주기 동안, 메모리(501)에 저장된 제2 워치독 대답과 메모리(501)에서 가지고 있는 제2 워치독 메모리(501)에 의 정답과 비교하여 제1 워치독 대답에 대한 적정성 여부를 검증할 수 있고, 이 결과를 메모리(501)에 저장할 수 있다.
예를 들면, 제2 워치독 대답과 제2 워치독의 정답이 일치하면, 제2 워치독 대답이 적정한 것으로 간주하고, 제2 워치독 대답과 제2 워치독의 정답이 일치하지 않으면, 제2 워치독 대답이 비 적정한 것으로 간주할 수 있다.
마지막으로, 일 실시 예에 따른 제2 검증 결과 송신부(518)는 전술한 CS 신호의 제3 주기 동안, 전술한 제2 워치독 대답의 적정성 검증 결과를 MISO 신호를 통해 제1 프로세서(400)로 송신할 수 있다. 이러면, 제1 프로세서(400)는 제2 프로세서(500)로부터 수신된 제2 워치독 대답의 적정성 검증 결과를 확인하여 메모리(401)에 저장시킬 수 있다.
이와 같이, 본 실시 예에서는 전술한 구성들로 인해, 제2 프로세서(500)는 독립적인 MOSI 신호 및 MISO 신호 통해 주고받는 워치독 정보를 이용하여 제1 프로세서(400)를 하나의 SPI 채널에서 감시할 수 있는 장점을 줄 수 있다.
<각 신호 정보의 실시 예>
도 7은 본 발명에 따른 CS 신호, MOSI 신호 및 MISO 신호의 각 프레임 구성을 예시적으로 나타낸 도면이다.
도 7을 참조하면, 일 실시 예에 따른 CS 신호는 예컨대, 워치독 설정을 위한 제1 주기, 적정성 검증을 위한 제2 주기 및 검증 결과를 전송하기 위한 제3 주기를 포함할 수 있다.
이런 경우, 도 7에 도시된 MOSI 신호는 CS 신호의 제1 주기 동안 제2 프로세서로 전송되는 프레임으로서, 제1 프로세서에 의해 생성된 첫 번째의 제1 워치독 키 정보 및 상기 제1 프로세서가 제2 프로세서를 셋업하기 위한 정보 등을 담을 수 있고, MISO 신호는 CS 신호의 제1 주기 동안 제1 프로세서로 전송되는 프레임으로서, 제2 프로세서에 의해 생성된 제2 워치독 키 정보 및 제2 프로세서가 제1 프로세서를 셋업하기 위한 정보를 담을 수 있다.
이어서, 도 7에 도시된 MOSI 신호는 CS 신호의 제2 주기 동안 제2 프로세서로 전송되는 프레임으로서, 전술한 첫 번째 제1 워치독 키 정보의 두 번째에 해당하는 두 번째의 제1 워치독 키 정보 및 제2 워치독 키를 이용해 생성된 첫 번째의 제2 워치독 대답 정보를 담을 수 있고, MISO 신호는 CS 신호의 제2 주기 동안 제1 프로세서로 전송되는 프레임으로서, 전술한 첫 번째 제2 워치독 키 정보의 두 번째에 해당하는 두 번째의 제2 워치독 키 정보 및 제1 워치독 키를 이용해 생성된 첫 번째의 제1 워치독 대답 정보를 담을 수 있다.
더 나아가, 도 7에 도시된 MOSI 신호는 CS 신호의 제3 주기 동안 제2 프로세서로 전송되는 프레임으로서, 전술한 첫 번째 제1 워치독 키 정보의 세 번째에 해당하는 세 번째의 제1 워치독 키 정보와, 제2 프로세서로부터 수신된 제1 워치독 대답에 대해 적정성 검증 결과인 제1 워치독 상태 정보, 및 전술한 첫 번째 제2 워치독 대답 정보의 두 번째에 해당하는 두 번째의 제2 워치독 대답 정보를 담을 수 있다.
그리고 도 7에 도시된 MISO 신호는 CS 신호의 제3 주기 동안 제1 프로세서로 전송되는 프레임으로서, 전술한 첫 번째 제2 워치독 키 정보의 세 번째에 해당하는 세 번째의 제2 워치독 키 정보와, 제1 프로세서로부터 수신된 제2 워치독 대답에 대해 적정성 검증 결과인 제2 워치독 상태 정보, 및 전술한 첫 번째 제1 워치독 대답 정보의 두 번째에 해당하는 두 번째의 제1 워치독 대답 정보를 담을 수 있다.
이와 같이, 본 실시 예에서는 하나의 SPI 채널에서 각 독립인 MOSI 신호 및 MISO 신호를 통해 상대 프로세서를 감시할 수 있고, SPI 채널 절약으로 고속 통신이 가능하다.
이상에서 설명된 프로세서 감시 방법은 다양한 컴퓨터 구성요소를 통하여 수행될 수 있는 프로그램 명령어의 형태로 구현되어 컴퓨터 판독 가능한 매체에 기록될 수 있다.
컴퓨터 판독 가능한 매체는 프로세서에 의해 액세스 가능한 임의의 매체일 수 있다. 이러한 매체는 휘발성 및 비휘발성 매체 둘 다, 착탈식과 비착탈식 매체, 저장 매체 및 컴퓨터 저장 매체를 포함할 수 있다.
언급된 저장 매체는 RAM, 플래시 메모리, ROM, EPROM, 전기적으로 소거 가능한 판독 전용 메모리("EEPROM"), 레지스터, 하드 디스크, 착탈식 디스크, 콤팩트 디스크 판독 전용 메모리("CD-ROM"), 또는 공지된 임의의 기타 형태의 저장 매체를 포함할 수 있다.
언급된 컴퓨터 저장 매체는, 컴퓨터 판독 가능 명령어, 데이터 구조, 프로그램 모듈 또는 그 밖의 데이터와 같은 정보를 저장하기 위한 임의의 방법이나 기술로 구현되는 착탈형(removable)과 고정형(non-removable), 및 휘발성과 비휘발성 매체를 포함한다.
이러한 컴퓨터 저장 매체는 RAM, ROM, EPROM, EEPROM, 플래시 메모리, 다른 고체 메모리 기술, CDROM, 디지털 다용도 디스크(DVD), 또는 다른 광 저장 장치, 자기 카세트, 자기 테이프, 자기 디스크 저장 장치 등과 같은 프로그램 명령어를 저장하고 수행하도록 특별히 구성된 하드웨어 장치를 포함할 수 있다.
언급된 프로그램 명령어의 예에는, 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드도 포함될 수 있다.
이상에서와 같이, 본 출원의 바람직한 실시 예 들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 출원을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
200, 400: 제1 프로세서
201, 301, 401, 501: 메모리
300, 500: 제2 프로세서
410: 제1 상대 프로세서 감시부
411: 제1 워치독 키 생성부 412: 제1 워치독 송신부
413: 제2 워치독 확인부 414: 제2 워치독 대답 생성부
415: 제2 워치독 대답 송신부 416: 제1 워치독 대답 확인부
417: 제1 상대 워치독 검증부 418: 제1 검증 결과 송신부
510: 제2 상대 프로세서 감시부 511: 제2 워치독 키 생성부
512: 제2 워치독 송신부 513: 제1 워치독 확인부
514: 제1 워치독 대답 생성부 515: 제1 워치독 대답 송신부
516: 제2 워치독 대답 확인부 517: 제2 상대 워치독 검증부
518: 제2 검증 결과 송신부

Claims (12)

  1. (a) 제1 프로세서에서 발생된 MOSI(Master Out Slave In) 신호를 제2 프로세서에서 발생된 MISO(Master In Slave Out) 신호로부터 독립적으로 규정하고, 독립적으로 규정된 MOSI 신호를 통해 상기 제2 프로세서 간 워치독과 관련한 데이터 교환하는데 활용하여 상기 제2 프로세서를 감시하는 단계; 및
    (b) 상기 제2 프로세서에서 상기 MISO 신호를 상기 MOSI 신호로부터 독립적으로 규정하고, 독립적으로 규정된 MISO 신호를 통해 상기 제1 프로세서 간 워치독과 관련한 데이터 교환하는데 활용하여 상기 제1 프로세서를 감시하는 단계;
    를 포함하는, 프로세서 감시 장치에서의 프로세서 감시 방법에 있어서,
    상기 (a) 단계는,
    CS(Chip Select) 신호의 제1 주기 동안, 상기 MOSI 신호에서 제1 워치독 키를 생성하는 단계; 및 상기 생성된 제1 워치독 키를 상기 MOSI 신호를 통해 상기 제2 프로세서로 송신하는 단계;
    를 포함하고,
    상기 (b) 단계는,
    상기 제1 주기 동안, 상기 MISO 신호에서 제2 워치독 키를 생성하는 단계; 및 상기 생성된 제2 워치독 키를 상기 MISO 신호를 통해 상기 제1 프로세서로 송신하는 단계;
    를 포함하는, 프로세서 감시 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 (a) 단계는,
    상기 제2 프로세서로부터 수신된 제2 워치독 키에 대응하여 제2 워치독 대답을 생성하는 단계;
    를 더 포함하고,
    상기 (b) 단계는,
    상기 제1 프로세서로부터 수신된 제1 워치독 키에 대응하여 제1 워치독 대답을 생성하는 단계;
    를 더 포함하는, 프로세서 감시 방법.
  4. 제3항에 있어서,
    상기 (a) 단계는,
    상기 CS(Chip Select) 신호의 제2 주기 동안, 상기 생성된 제2 워치독 대답을 상기 MOSI 신호를 통해 상기 제2 프로세서로 송신하는 단계;
    상기 생성된 제1 워치독 대답을 상기 제2 프로세서로부터 수신하는 단계; 및
    상기 수신된 제1 워치독 대답과 제1 워치독의 정답과 비교하여 상기 제1 워치독 대답에 대한 적정성 여부를 검증하는 단계;
    를 더 포함하는 프로세서 감시 방법.
  5. 제4항에 있어서,
    상기 (b) 단계는,
    상기 제2 주기 동안, 상기 생성된 제1 워치독 대답을 상기 MISO 신호를 통해 상기 제1 프로세서로 송신하는 단계;
    상기 생성된 제2 워치독 대답을 상기 제1 프로세서로부터 수신하는 단계; 및
    상기 수신된 제2 워치독 대답과 제2 워치독의 정답과 비교하여 상기 제2 워치독 대답에 대한 적정성 여부를 검증하는 단계;
    를 더 포함하는, 프로세서 감시 방법.
  6. 제5항에 있어서,
    상기 (a) 단계는,
    상기 CS 신호의 제3 주기 동안, 상기 제1 워치독 대답의 적정성 검증 결과를 상기 MOSI 신호를 통해 상기 제2 프로세서로 송신하는 단계;
    를 더 포함하고,
    상기 (b) 단계는,
    상기 제3 주기 동안, 상기 제2 워치독 대답의 적정성 검증 결과를 상기 MISO 신호를 통해 상기 제1 프로세서로 송신하는 단계;
    를 더 포함하는, 프로세서 감시 방법.
  7. 제1 프로세서; 및
    상기 제1 프로세서로부터 하나의 SPI 채널로 연결된 제2 프로세서;를 포함하고,
    상기 제1 프로세서는,
    MOSI(Master Out Slave In) 신호를 상기 제2 프로세서에서 발생된 MISO(Master In Slave Out) 신호로부터 독립적으로 규정하고, 독립적으로 규정된 MOSI 신호를 통해 상기 제2 프로세서 간 워치독과 관련한 데이터 교환하는데 활용하여 상기 제2 프로세서를 감시하는 제1 상대 프로세서 감시부;
    를 포함하며,
    상기 제2 프로세서는,
    상기 하나의 SPI 채널을 통해 상기 MISO 신호를 상기 MOSI 신호로부터 독립적으로 규정하고, 독립적으로 규정된 MISO 신호를 통해 상기 제1 프로세서 간 워치독과 관련한 데이터 교환하는데 활용하여 상기 제1 프로세서를 감시하는 제2 상대 프로세서 감시부;
    를 포함하는, 프로세서 감시 장치에 있어서,
    상기 제1 상대 프로세서 감시부는,
    제1 워치독 키를 생성하는 제1 워치독 키 생성부; 및
    상기 생성된 제1 워치독 키를 상기 MOSI 신호를 통해 상기 제2 프로세서로 송신하는 제1 워치독 송신부;
    를 포함하고,
    상기 제2 상대 프로세서 감시부는,
    제2 워치독 키를 생성하는 제2 워치독 키 생성부; 및
    상기 생성된 제2 워치독 키를 상기 MISO 신호를 통해 상기 제1 프로세서로 송신하는 제2 워치독 송신부;
    를 포함하는, 프로세서 감시 장치.
  8. 삭제
  9. 제7항에 있어서,
    상기 제1 상대 프로세서 감시부는,
    상기 제2 워치독 송신부로부터 수신된 제2 워치독 키를 확인하는 제2 워치독 확인부; 및
    상기 확인된 제2 워치독 키에 대응하여 제2 워치독 대답을 생성하는 제2 워치독 대답 생성부;
    를 포함하고,
    상기 제2 상대 프로세서 감시부는,
    상기 제1 프로세서로부터 수신된 제1 워치독 키를 확인하는 제1 워치독 확인부; 및
    상기 확인된 제1 워치독 키에 대응하여 제1 워치독 대답을 생성하는 제1 워치독 대답 생성부;
    를 포함하는, 프로세서 감시 장치.
  10. 제9항에 있어서,
    상기 제1 상대 프로세서 감시부는,
    상기 생성된 제2 워치독 대답을 상기 MOSI 신호를 통해 상기 제2 프로세서로 송신하는 제2 워치독 대답 송신부;
    상기 제2 프로세서로부터 제1 워치독 대답을 상기 MISO 신호를 통해 수신하여 확인하는 제1 워치독 대답 확인부; 및
    상기 확인된 제1 워치독 대답과 제1 워치독의 정답과 비교하여 상기 제1 워치독 대답에 대한 적정성 여부를 검증하는 제1 상대 워치독 검증부;
    를 더 포함하는 프로세서 감시 장치.
  11. 제10항에 있어서,
    상기 제2 상대 프로세서 감시부는,
    상기 생성된 제1 워치독 대답을 상기 MISO 신호를 통해 상기 제1 프로세서로 송신하는 제1 워치독 대답 송신부;
    상기 제1 프로세서로부터 제2 워치독 대답을 상기 MOSI 신호를 통해 수신하여 확인하는 제2 워치독 대답 확인부; 및
    상기 확인된 제2 워치독 대답과 제2 워치독의 정답과 비교하여 상기 제2 워치독 대답에 대한 적정성 여부를 검증하는 제2 상대 워치독 검증부;
    를 더 포함하는, 프로세서 감시 장치.
  12. 제11항에 있어서,
    상기 제2 상대 프로세서 감시부는,
    상기 제1 워치독 대답의 적정성 검증 결과를 상기 MOSI 신호를 통해 상기 제2 프로세서로 송신하는 제1 검증 결과 송신부;
    를 더 포함하고,
    상기 제1 상대 프로세서 감시부는,
    상기 제2 워치독 대답의 적정성 검증 결과를 상기 MISO 신호를 통해 상기 제1 프로세서로 송신하는 제2 검증 결과 송신부;
    를 더 포함하는, 프로세서 감시 장치.
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