KR101996292B1 - Clock generator - Google Patents

Clock generator Download PDF

Info

Publication number
KR101996292B1
KR101996292B1 KR1020120033393A KR20120033393A KR101996292B1 KR 101996292 B1 KR101996292 B1 KR 101996292B1 KR 1020120033393 A KR1020120033393 A KR 1020120033393A KR 20120033393 A KR20120033393 A KR 20120033393A KR 101996292 B1 KR101996292 B1 KR 101996292B1
Authority
KR
South Korea
Prior art keywords
noise
clock signal
signal
internal clock
detection signal
Prior art date
Application number
KR1020120033393A
Other languages
Korean (ko)
Other versions
KR20130110989A (en
Inventor
이현우
김철우
송준영
Original Assignee
에스케이하이닉스 주식회사
고려대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사, 고려대학교 산학협력단 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120033393A priority Critical patent/KR101996292B1/en
Publication of KR20130110989A publication Critical patent/KR20130110989A/en
Application granted granted Critical
Publication of KR101996292B1 publication Critical patent/KR101996292B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop

Abstract

클럭 신호를 생성하기 위한 클럭 생성 회로에 관한 것으로, 입력 정보에 포함되는 노이즈를 검출하여 노이즈 검출 신호를 생성하기 위한 노이즈 검출부, 및 상기 노이즈 검출 신호에 응답하여 자신의 대역폭을 조절하며, 상기 입력 정보에 대응하는 내부 클럭 신호를 생성하기 위한 내부 클럭 생성부를 구비하는 클럭 생성 회로가 제공된다.A clock generating circuit for generating a clock signal, comprising: a noise detector for detecting a noise included in input information to generate a noise detection signal; and a controller for adjusting a bandwidth of the clock generator in response to the noise detection signal, And an internal clock generator for generating an internal clock signal corresponding to the internal clock signal.

Description

클럭 생성 회로{CLOCK GENERATOR} [CLOCK GENERATOR]

본 발명은 반도체 설계 기술에 관한 것으로, 보다 구체적으로는 클럭 신호를 생성하기 위한 클럭 생성 회로에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor design techniques, and more particularly, to a clock generation circuit for generating a clock signal.

일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치의 경우 외부 클럭 신호를 입력받아 내부 클럭 신호를 생성하며, 이렇게 생성된 내부 클럭 신호는 반도체 장치 내에서 여러 가지 동작 타이밍을 맞추기 위한 기준으로 사용된다. 따라서, 반도체 장치 내부에는 내부 클럭 신호를 생성하기 위한 클럭 생성 회로가 구비되며, 반도체 장치 외부 역시 외부 클럭 신호를 생성하기 위한 클럭 생성 회로가 구비된다. 여기서, 내부 클럭 신호를 생성하는 내부 클럭 생성 회로에는 대표적으로 위상 고정 루프(Phase Locked Loop : PLL)와 지연 고정 루프(Delay Locked Loop : DLL)가 있다.Generally, in a semiconductor device including a DDR SDRAM (Double Data Rate Synchronous DRAM), an external clock signal is received to generate an internal clock signal. The internal clock signal thus generated is used as a reference for adjusting various operation timings in the semiconductor device Is used. Therefore, a clock generating circuit for generating an internal clock signal is provided in the semiconductor device, and a clock generating circuit for generating an external clock signal is also provided outside the semiconductor device. Here, the internal clock generating circuit for generating the internal clock signal typically includes a phase locked loop (PLL) and a delay locked loop (DLL).

도 1 은 기존의 위상 고정 루프를 설명하기 위한 블록도이다.1 is a block diagram for explaining an existing phase locked loop.

도 1 을 참조하면, 위상 고정 루프는 위상/주파수 검출부(110)와, 제어 전압 생성부(120)와, 전압 제어 발진부(130), 및 클럭 분주부(140)를 구비한다.Referring to FIG. 1, the phase locked loop includes a phase / frequency detector 110, a control voltage generator 120, a voltage control oscillator 130, and a clock divider 140.

위상/주파수 검출부(110)는 외부 클럭 신호(CLK_EXT)와 피드백 클럭 신호(CLK_FDB)의 위상/주파수를 비교하여 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)를 생성한다. 여기서, 업 검출 신호(DET_UP)와 다운 검출 신호(DN)는 외부 클럭 신호(CLK_EXT)와 피드백 클럭 신호(CLK_FDB)의 위상/주파수에 따라 해당 논리 레벨 값을 가진다.The phase / frequency detector 110 compares the phase / frequency of the external clock signal CLK_EXT with the feedback clock signal CLK_FDB to generate an up detection signal DET_UP and a down detection signal DET_DN. The up detection signal DET_UP and the down detection signal DN have a logic level corresponding to the phase / frequency of the external clock signal CLK_EXT and the feedback clock signal CLK_FDB.

제어 전압 생성부(120)는 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)에 응답하여 제어 전압(V_CTR)을 생성하기 위한 것으로, 차지 펌핑부(121)와 루프 필터링부(122)를 구비한다. 이어서, 차지 펌핑부(121)는 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)에 대응하는 구동 전류를 생성하며, 루프 필터링부(122)는 차지 펌핑부(121)에서 출력되는 구동 전류에 응답하여 제어 전압(V_CTR)을 생성한다. 여기서, 제어 전압(V_CTR)은 구동 전류에 대응하는 전압 레벨을 가진다.The control voltage generating unit 120 generates a control voltage V_CTR in response to the up detection signal DET_UP and the down detection signal DET_DN and includes a charge pumping unit 121 and a loop filtering unit 122 do. The charge pumping section 121 generates a drive current corresponding to the up detection signal DET_UP and the down detection signal DET_DN and the loop filtering section 122 generates a drive current corresponding to the drive current outputted from the charge pumping section 121 And generates the control voltage V_CTR in response. Here, the control voltage V_CTR has a voltage level corresponding to the drive current.

전압 제어 발진부(130)는 제어 전압(V_CTR)에 응답하여 PLL 클럭 신호(CLK_PLL)를 생성하기 위한 것으로, 다수의 단위 지연 셀을 구비한다. 여기서, 다수의 단위 지연 셀은 제어 전압(V_CTR)을 바이어스 전압으로 인가받아 제어 전압(V_CTR)의 전압 레벨에 대응하는 단위 지연량이 설정되며, 이렇게 설정된 단위 지연량에 따라 내부 클럭 신호인 PLL 클럭 신호(CLK_PLL)의 주파수가 결정된다.The voltage controlled oscillator 130 generates a PLL clock signal CLK_PLL in response to a control voltage V_CTR and has a plurality of unit delay cells. The plurality of unit delay cells receive a control voltage V_CTR as a bias voltage, and a unit delay amount corresponding to the voltage level of the control voltage V_CTR is set. Based on the unit delay amount thus set, the PLL clock signal (CLK_PLL) is determined.

클럭 분주부(140)는 PLL 클럭 신호(CLK_PLL)의 주파수를 분주하여 피드백 클럭 신호(CLK_FDB)를 생성하고, 위상/주파수 검출부(110)는 이 피드백 클럭 신호(CLK_FDB)를 입력받아 위에서 설명한 위상/주파수 비교 동작을 수행한다.The clock divider 140 divides the frequency of the PLL clock signal CLK_PLL to generate the feedback clock signal CLK_FDB. The phase / frequency detector 110 receives the feedback clock signal CLK_FDB, Frequency comparison operation.

한편, 요즈음 반도체 장치의 공정 및 설계 기술이 발달함에 따라 기존에 설계하는데 있어서 고려하지 않았던 부분이 새로운 문제점으로 제기되고 있다. 그중 하나가 외부로부터 입력되는 매우 작은 노이즈에 관한 것이다. 이러한 노이즈의 경우 입력 신호에 포함되어 함께 입력되며 특정 주파수(이하, '노이즈 주파수'라 칭함)를 가지는 것이 일반적인데, 만약 이 노이즈 주파수와 이 노이즈가 입력되는 회로의 대역폭이 서로 비슷할 경우 그 회로의 지터 성분이 커지게 된다.On the other hand, as the process and designing technology of semiconductor devices have been developed these days, there has been a new problem that has not been considered in designing. One of them is very small noise inputted from the outside. In the case of such a noise, it is common that the noise is input together with the input signal and has a specific frequency (hereinafter, referred to as 'noise frequency'). If the noise frequency and the bandwidth of the circuit to which this noise is input are similar to each other, The jitter component becomes large.

도 1 과 같은 구성의 위상 고정 루프 외부로부터 전원 전압과 클럭 신호 등을 입력받는데, 이때 위상 고정 루프로 입력되는 노이즈 주파수와 위상 고정 루프의 대역폭이 서로 비슷할 경우 위상 고정 루프의 지터 성분은 커지게 된다. 지터 성분이 커진다는 것은 위상 고정 루프가 원하는 동작을 수행하지 못함을 의미하며, 이는 곧 반도체 장치의 여러 동작을 책임지는 PLL 클럭 신호(CLK_PLL)가 제대로 생성되지 않음을 의미한다.
The power supply voltage and the clock signal are input from the outside of the phase locked loop having the configuration as shown in FIG. 1. At this time, if the noise frequency inputted to the phase locked loop and the bandwidth of the phase locked loop are similar to each other, the jitter component of the phase locked loop becomes large . The larger jitter component means that the PLL does not perform the desired operation, which means that the PLL clock signal (CLK_PLL) responsible for various operations of the semiconductor device is not properly generated.

본 발명의 실시예는 자신에게 입력되는 노이즈 주파수를 검출하고, 이를 이용하여 대역폭을 조절하는 클럭 생성 회로를 제공한다.
The embodiment of the present invention provides a clock generation circuit that detects a noise frequency inputted to the user and adjusts the bandwidth using the detected noise frequency.

본 발명의 실시예에 따른 클럭 생성 회로는, 입력 정보에 포함되는 노이즈를 검출하여 노이즈 검출 신호를 생성하기 위한 노이즈 검출부; 및 상기 노이즈 검출 신호에 응답하여 자신의 대역폭을 조절하며, 상기 입력 정보에 대응하는 내부 클럭 신호를 생성하기 위한 내부 클럭 생성부를 구비할 수 있다.A clock generation circuit according to an embodiment of the present invention includes: a noise detector for detecting a noise included in input information to generate a noise detection signal; And an internal clock generator for adjusting an own bandwidth in response to the noise detection signal and generating an internal clock signal corresponding to the input information.

바람직하게, 상기 입력 정보는 상기 내부 클럭 생성부에 입력되는 전원 전압 또는 상기 내부 클럭 생성부에 입력되는 클럭 신호를 포함하는 것을 특징으로 할 수 있다.Preferably, the input information includes a power supply voltage input to the internal clock generator or a clock signal input to the internal clock generator.

본 발명의 다른 실시예에 따른 클럭 생성 회로는, 전원 전압을 입력받아 내부 클럭 신호를 생성하기 위한 내부 클럭 생성부; 및 상기 내부 클럭 생성부의 대역폭에 대응하는 기준 주파수를 기준으로 상기 전원 전압의 노이즈 주파수를 검출하여 노이즈 검출 신호를 생성하기 위한 전원 노이즈 검출부를 구비하되, 상기 내부 클럭 생성부는 상기 노이즈 검출 신호에 응답하여 자신의 대역폭을 조절하는 것을 특징으로 할 수 있다.According to another aspect of the present invention, there is provided a clock generation circuit comprising: an internal clock generation unit for receiving an internal power supply voltage and generating an internal clock signal; And a power supply noise detector for generating a noise detection signal by detecting a noise frequency of the power supply voltage based on a reference frequency corresponding to a bandwidth of the internal clock generator, wherein the internal clock generator is responsive to the noise detection signal And adjusts its own bandwidth.

바람직하게, 상기 전원 노이즈 검출부는, 상기 내부 클럭 생성부의 대역폭에 대응하는 제1 컷 오프 주파수를 설정하기 위한 제1 필터링부; 상기 내부 클럭 생성부의 대역폭에 대응하는 제2 컷 오프 주파수를 설정하기 위한 제2 필터링부; 상기 제1 및 제2 필터링부를 통해 출력되는 제1 및 제2 필터링 전원 전압을 인가받으며, 예정된 기준 클럭 신호에 상기 제1 및 제2 필터링 전원 전압에 대응하는 지연량을 각각 반영하여 출력하기 위한 제1 및 제2 가변 지연부; 및 상기 제1 및 제2 가변 지연부의 출력 신호의 위상을 비교하여 상기 노이즈 검출 신호를 생성하기 위한 검출 신호 생성부를 구비하는 것을 특징으로 할 수 있다.Preferably, the power supply noise detector includes: a first filtering unit configured to set a first cutoff frequency corresponding to a bandwidth of the internal clock generator; A second filtering unit for setting a second cutoff frequency corresponding to a bandwidth of the internal clock generator; A first filtering unit for receiving first and second filtered power supply voltages output through the first and second filtering units and for reflecting the delayed amounts corresponding to the first and second filtering power supply voltages to a predetermined reference clock signal, 1 and a second variable delay unit; And a detection signal generator for comparing the phases of the output signals of the first and second variable delay units to generate the noise detection signal.

본 발명의 또 다른 실시예에 따른 클럭 생성 회로는, 외부 클럭 신호에 응답하여 내부 클럭 신호를 생성하기 위한 내부 클럭 생성부; 및 상기 외부 클럭 신호의 노이즈 주파수와 상기 내부 클럭 생성부의 대역폭에 대응하는 지연량이 반영된 상기 내부 클럭 신호의 위상을 검출하여 노이즈 검출 신호를 생성하기 위한 클럭 노이즈 검출부를 구비하되, 상기 내부 클럭 생성부는 상기 노이즈 검출 신호에 응답하여 자신의 대역폭을 조절하는 것을 특징으로 할 수 있다.According to another aspect of the present invention, there is provided a clock generation circuit comprising: an internal clock generation unit for generating an internal clock signal in response to an external clock signal; And a clock noise detector for detecting a phase of the internal clock signal reflecting a noise amount of the external clock signal and a delay amount corresponding to a bandwidth of the internal clock generator to generate a noise detection signal, And adjusts its own bandwidth in response to the noise detection signal.

바람직하게, 상기 클럭 노이즈 검출부는, 상기 내부 클럭 신호에 예정된 지연량을 반영하기 위한 제1 지연부; 상기 외부 클럭 신호에 예정된 지연량을 반영하기 위한 제2 지연부; 상기 제1 지연부의 출력 신호와 상기 외부 클럭 신호의 위상을 비교하기 위한 제1 위상 비교부; 상기 제2 지연부의 출력 신호와 상기 내부 클럭 신호의 위상을 비교하기 위한 제2 위상 비교부; 및 상기 제1 및 제2 위상 비교부의 출력 신호에 응답하여 상기 노이즈 검출 신호를 생성하기 위한 검출 신호 생성부를 구비하는 것을 특징으로 할 수 있다.Preferably, the clock noise detector includes: a first delay unit for reflecting a predetermined delay amount to the internal clock signal; A second delay unit for reflecting a predetermined delay amount to the external clock signal; A first phase comparator for comparing the phase of the output signal of the first delay unit with the phase of the external clock signal; A second phase comparator for comparing the phase of the output signal of the second delay unit with the phase of the internal clock signal; And a detection signal generation unit for generating the noise detection signal in response to the output signals of the first and second phase comparison units.

본 발명의 또 다른 실시예에 따른 신호 전달 시스템은, 소오스 클럭 신호를 생성하는 소오스 클럭 생성부를 포함하는 송신부; 및 상기 소오스 클럭 신호를 입력받아 내부 클럭 신호를 생성하는 내부 클럭 생성부를 포함하는 수신부를 구비하되, 상기 소오스 클럭 생성부는 상기 소오스 클럭 생성부에 입력되는 전원 전압의 노이즈 주파수에 응답하여 대역폭이 조절되고, 상기 내부 클럭 생성부는 상기 소오스 클럭 신호의 노이즈 주파수에 응답하여 대역폭이 조절되는 것을 특징으로 할 수 있다.According to another aspect of the present invention, there is provided a signal transmission system including: a transmitter including a source clock generator for generating a source clock signal; And an internal clock generator for receiving the source clock signal and generating an internal clock signal, wherein the source clock generator adjusts a bandwidth in response to a noise frequency of a power supply voltage input to the source clock generator, And the internal clock generator may adjust the bandwidth in response to the noise frequency of the source clock signal.

바람직하게, 상기 송신부는, 상기 전원 전압의 노이즈 주파수를 검출하여 제1 노이즈 검출 신호를 생성하기 위한 전원 노이즈 검출부를 구비하며, 상기 소오스 클럭 생성부는 상기 제1 노이즈 검출 신호에 응답하여 대역폭이 조절되는 것을 특징으로 하며, 상기 수신부는, 상기 소오스 클럭 신호의 노이즈 주파수를 검출하여 제2 노이즈 검출 신호를 생성하기 위한 클럭 노이즈 검출부를 구비하며, 상기 내부 클럭 생성부는 상기 제2 노이즈 검출 신호에 응답하여 대역폭이 조절되는 것을 특징으로 할 수 있다.Preferably, the transmitter includes a power source noise detector for detecting a noise frequency of the power supply voltage to generate a first noise detection signal, wherein the source clock generator adjusts the bandwidth in response to the first noise detection signal Wherein the receiver includes a clock noise detector for detecting a noise frequency of the source clock signal and generating a second noise detection signal, wherein the internal clock generator is responsive to the second noise detection signal for generating a bandwidth Can be controlled.

본 발명의 또 다른 실시예에 따른 신호 전달 시스템의 동작 방법은, 소오스 클럭 신호의 생성 동작시 전원 전압의 노이즈 주파수를 검출하는 단계; 상기 소오스 클럭 신호의 수신 동작시 상기 소오스 클럭 신호의 노이즈 주파수를 검출하는 단계; 및 상기 소오스 클럭 신호에 응답하여 내부 클럭 신호를 생성하는 단계를 포함할 수 있다.According to another aspect of the present invention, there is provided a method of operating a signal transmission system, comprising: detecting a noise frequency of a power supply voltage during a generation operation of a source clock signal; Detecting a noise frequency of the source clock signal during a reception operation of the source clock signal; And generating an internal clock signal in response to the source clock signal.

바람직하게, 상기 내부 클럭 신호를 생성하는 단계를 수행하는 내부 클럭 생성 회로는 상기 소오스 클럭 신호의 노이즈 주파수를 검출하는 단계의 출력 신호에 응답하여 대역폭이 조절되는 것을 특징으로 할 수 있다.
Preferably, the internal clock generating circuit for performing the step of generating the internal clock signal is characterized in that the bandwidth is adjusted in response to an output signal of the step of detecting the noise frequency of the source clock signal.

본 발명의 실시예에 따른 클럭 생성 회로는 자신에게 입력되는 노이즈 주파수를 검출하고, 이를 이용하여 대역폭이 조절하는 것이 가능하다.The clock generation circuit according to the embodiment of the present invention can detect the noise frequency inputted thereto and adjust the bandwidth by using it.

또한, 이를 이용한 신호 전달 시스템은은 송신 회로에서 1차적으로 지터를 제거하여 클럭 신호를 생성하고, 수신 회로에서 이를 입력받아 2차적으로 지터를 제거하여 내부 클럭 신호를 생성하는 것이 가능하다.Also, in the signal transmission system using the signal transmission system, it is possible to generate a clock signal by first eliminating jitter in the transmission circuit, and to generate an internal clock signal by receiving jitter from the reception circuit and eliminating jitter.

클럭 신호를 생성하는데 있어서 지터를 제거해줌으로써, 보다 안정적인 회로 동작을 보장해 줄 수 있는 효과를 얻을 수 있다.
By removing jitter in generating a clock signal, it is possible to obtain a more stable circuit operation.

도 1 은 기존의 위상 고정 루프를 설명하기 위한 블록도이다.
도 2 는 본 발명의 실시예에 따른 클럭 생성 회로를 설명하기 위한 블록도이다.
도 3 은 도 2 의 노이즈 검출부(210)의 실시예를 설명하기 위한 블록도이다.
도 4 는 도 3 의 각 신호들의 파형을 설명하기 위한 신호 파형도이다.
도 5 은 도 2 의 노이즈 검출부(210)의 다른 실시예를 설명하기 위한 블록도이다.
도 6 은 본 발명을 위상 고정 루프에 적용한 내부 클럭 생성 회로의 실시예를 설명하기 위한 블록도이다.
도 7 은 도 6 의 전원 노이즈 검출부(610)를 설명하기 위한 블록도이다.
도 8 은 도 6 의 위상 고정 루프(620)를 설명하기 위한 블록도이다.
도 9 는 도 8 의 차지 펌핑부(831)를 설명하기 위한 회로도이다.
도 10 은 도 8 의 루프 필터링부(832)를 설명하기 위한 회로도이다.
도 11 은 도 8 의 전압 제어 발진부(840)를 설명하기 위한 회로도이다.
도 12 는 본 발명을 위상 고정 루프에 적용한 내부 클럭 생성 회로의 다른 실시예를 설명하기 위한 블록도이다.
도 13 은 도 12 의 클럭 노이즈 검출부(1210)를 설명하기 위한 블록도이다.
도 14 및 도 15 는 도 13 의 클럭 노이즈 검출부(1210)의 동작을 설명하기 위한 동작 파형도이다.
도 16 은 본 발명의 실시예에 따른 신호 전달 시스템을 설명하기 위한 블록도이다.1 is a block diagram for explaining an existing phase locked loop.
2 is a block diagram illustrating a clock generation circuit according to an embodiment of the present invention.
3 is a block diagram for explaining an embodiment of the noise detector 210 of FIG.
4 is a signal waveform diagram for explaining the waveforms of the signals of FIG.
5 is a block diagram for explaining another embodiment of the noise detector 210 of FIG.
6 is a block diagram for explaining an embodiment of an internal clock generation circuit in which the present invention is applied to a phase locked loop.
7 is a block diagram illustrating the power supply noise detector 610 of FIG.
8 is a block diagram illustrating the phase locked loop 620 of FIG.
FIG. 9 is a circuit diagram for explaining the charge pumping unit 831 of FIG.
10 is a circuit diagram for explaining the loop filtering unit 832 of FIG.
11 is a circuit diagram for explaining the voltage control oscillator 840 of FIG.
12 is a block diagram for explaining another embodiment of an internal clock generation circuit in which the present invention is applied to a phase locked loop.
13 is a block diagram for explaining the clock noise detector 1210 of FIG.
FIGS. 14 and 15 are operation waveform diagrams for explaining the operation of the clock noise detector 1210 of FIG.
16 is a block diagram illustrating a signal transmission system according to an embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. .

도 2 는 본 발명의 실시예에 따른 클럭 생성 회로를 설명하기 위한 블록도이다.2 is a block diagram illustrating a clock generation circuit according to an embodiment of the present invention.

도 2 를 참조하면, 클럭 생성 회로는 노이즈 검출부(210), 및 클럭 생성부(220)를 구비한다.Referring to FIG. 2, the clock generation circuit includes a noise detection unit 210 and a clock generation unit 220.

노이즈 검출부(210)는 클럭 생성부(220)에 입력되는 입력 정보(INF_IN)에 포함되는 노이즈를 검출하여 노이즈 검출 신호(DET_NIS)를 생성한다. 여기서, 입력 정보(INF_IN)는 클럭 생성부(220)에 입력되는 다양한 신호들을 의미하며, 이후 설명될 실시예에서는 입력 정보(INF_IN)로 클럭 생성부(220)에 입력되는 전원 전압을 사용하는 경우와 클럭 생성부(220)에 입력되는 클럭 신호를 사용하는 경우를 일례한다.The noise detector 210 detects noise included in the input information INF_IN input to the clock generator 220 and generates a noise detection signal DET_NIS. Herein, the input information INF_IN refers to various signals input to the clock generator 220. In the embodiment to be described later, when the power supply voltage input to the clock generator 220 is used as the input information INF_IN And the clock signal input to the clock generator 220 are used.

이어서, 클럭 생성부(220)는 노이즈 검출 신호(DET_NIS)에 응답하여 대역폭을 조절하며, 입력 정보(INF_IN)에 대응하는 클럭 신호(CLK)를 생성한다.Next, the clock generator 220 adjusts the bandwidth in response to the noise detection signal DET_NIS and generates the clock signal CLK corresponding to the input information INF_IN.

본 발명의 실시예에 따른 클럭 생성 회로는 입력 정보(INF_IN)에 포함되어 클럭 생성부(220)로 입력되는 노이즈를 검출하고, 이 노이즈 검출 신호(DET_NIS)를 이용하여 클럭 생성부(220)의 대역폭을 조절하는 것이 가능하다. 즉, 클럭 생성부(220)에 입력되는 노이즈에 따라 클럭 생성부(220)의 대역폭을 기존에 설정된 대역폭에서 다른 대역폭으로 재설정하는 것이 가능하다.The clock generation circuit according to the embodiment of the present invention detects noise inputted to the clock generation unit 220 included in the input information INF_IN and outputs the clock to the clock generation unit 220 using the noise detection signal DET_NIS It is possible to adjust the bandwidth. In other words, it is possible to reset the bandwidth of the clock generator 220 to a different bandwidth in a preset bandwidth according to the noise inputted to the clock generator 220.

도 3 은 도 2 의 노이즈 검출부(210)의 실시예를 설명하기 위한 블록도로써, 노이즈 검출부(210)로 입력되는 입력 정보(INF_IN)로 클럭 생성부(220)에 입력되는 전원 전압을 사용한 경우이다. 이하, 클럭 생성부(220)로 입력되는 전원 전압을 'V_IN' 으로 도시하기로 한다.3 is a block diagram for explaining an embodiment of the noise detector 210 of FIG. 2. When a power supply voltage input to the clock generator 220 is used as the input information INF_IN input to the noise detector 210 to be. Hereinafter, the power supply voltage input to the clock generating unit 220 will be denoted by V_IN.

도 3 을 참조하면, 노이즈 검출부(210)는 고정 지연부(310)와, 필터링부(320)와, 가변 지연부(330), 및 위상 비교부(340)를 구비한다.Referring to FIG. 3, the noise detector 210 includes a fixed delay unit 310, a filtering unit 320, a variable delay unit 330, and a phase comparison unit 340.

고정 지연부(310)는 기준 클럭 신호(CLK_REF)에 예정된 지연량을 반영하여 제1 지연 클럭 신호(D1)로 출력한다. 이후 설명하겠지만, 고정 지연부(310)에서 반영되는 지연량은 노이즈 검출 마진에 대응한다. 이어서, 필터링부(320)는 클럭 생성부(220)에 입력되는 전원 전압(V_IN)을 필터링하여 가변 지연부(330)에 인가한다. 여기서, 필터링부(320)는 제어 신호(CTR_CO)에 따라 컷 오프 주파수를 설정하는 것이 가능하며, 이렇게 설정된 컷 오프 주파수에 따라 필터링 동작을 수행한다. 가변 지연부(330)는 필터링부(320)를 통해 출력되는 필터링된 전원 전압을 인가받으며, 기준 클럭 신호(CLK_REF)에 이 필터링된 전원 전압에 대응하는 지연량을 반영하여 제2 지연 클럭 신호(D2)로 출력한다. 위상 비교부(340)는 제1 지연 클럭 신호(D1)와 제2 지연 클럭 신호(D2)의 위상을 비교하여 노이즈 검출 신호(DET_NIS)를 생성한다.The fixed delay unit 310 reflects a predetermined delay amount to the reference clock signal CLK_REF and outputs it as the first delayed clock signal D1. As will be described later, the delay amount reflected by the fixed delay unit 310 corresponds to the noise detection margin. The filtering unit 320 filters the power supply voltage V_IN input to the clock generating unit 220 and applies the filtered power voltage V_IN to the variable delay unit 330. Here, the filtering unit 320 can set the cutoff frequency according to the control signal CTR_CO, and performs the filtering operation according to the set cutoff frequency. The variable delay unit 330 receives the filtered power supply voltage output through the filtering unit 320 and reflects a delay amount corresponding to the filtered power supply voltage to the reference clock signal CLK_REF to generate a second delayed clock signal D2. The phase comparator 340 compares the phases of the first delay clock signal D1 and the second delay clock signal D2 to generate a noise detection signal DET_NIS.

본 발명의 실시예에 따른 노이즈 검출부(210)는 제어 신호(CTR_CO)에 응답하여 컷 오프 주파수가 결정되고, 이렇게 결정된 컷 오프 주파수를 기준으로 전원 전압(V_IN)의 노이즈 주파수를 검출하는 것이 가능하다.The noise detector 210 according to the embodiment of the present invention can determine the cutoff frequency in response to the control signal CTR_CO and detect the noise frequency of the power supply voltage V_IN based on the determined cutoff frequency .

도 4 는 도 3 의 각 신호들의 파형을 설명하기 위한 신호 파형도이다.4 is a signal waveform diagram for explaining the waveforms of the signals of FIG.

도 4 에는 기준 클럭 신호(CLK_REF)와 고정 지연부(310)의 제1 지연 클럭 신호(D1), 및 가변 지연부(330)의 제2 지연 클럭 신호(D2)가 도시되어 있다. 여기서, 제1 지연 클럭 신호(D1)는 위상 비교부(340)의 비교 동작시 기준이 되는 신호이고, 제2 지연 클럭 신호(D2)는 위에서 설명한 바와 같이 필터링된 전원 전압에 대응하는 지연량이 반영된 신호이다.4 shows the reference clock signal CLK_REF, the first delay clock signal D1 of the fixed delay unit 310 and the second delay clock signal D2 of the variable delay unit 330. In FIG. Here, the first delayed clock signal D1 is a signal used as a reference in the comparison operation of the phase comparator 340, and the second delayed clock signal D2 is a delayed clock signal having a delay amount corresponding to the filtered power supply voltage as described above Signal.

우선, 제2 지연 클럭 신호(D2)는 전원 전압(V_IN)에 포함되는 노이즈 주파수에 따라 (A) 상태와 (B) 상태로 나뉠 수 있다.First, the second delayed clock signal D2 can be divided into a state (A) and a state (B) according to a noise frequency included in the power supply voltage V_IN.

(A) 상태는 전원 전압(V_IN)의 노이즈가 필터링부(330)에서 많이 필터링된 경우이다. 이 경우 가변 지연부(330)가 기준 클럭 신호(CLK_REF)에 반영하는 지연량 중 전원 전압(V_IN)의 노이즈에 의한 지연량은 거의 반영되지 않는다. 따라서, (A) 상태의 경우 즉, 제2 지연 클럭 신호(D2)가 노이즈 검출 마진(tD1) 보다 크지 않은 경우 위상 비교부(350)는 제1 지연 클럭 신호(D1)와 제2 지연 클럭 신호(D2)의 위상을 비교하여 해당하는 노이즈 검출 신호(DET_NIS)를 생성하는 것이 가능하다. 여기서, 노이즈 검출 마진(tD1)은 전원 전압(V_IN)의 노이즈를 검출하는데 있어서 민감하게 또는 둔감하게 검출하는 기준이 된다.(A) state is a case where the noise of the power supply voltage V_IN is much filtered by the filtering unit 330. In this case, the delay amount due to the noise of the power supply voltage V_IN among the delay amount reflected by the variable delay unit 330 in the reference clock signal CLK_REF is hardly reflected. Accordingly, when the second delayed clock signal D2 is not greater than the noise detection margin tD1, the phase comparator 350 compares the first delayed clock signal D1 and the second delayed clock signal D2, It is possible to generate the corresponding noise detection signal DET_NIS by comparing the phases of the noise detection signals D2. Here, the noise detection margin tD1 is a criterion for detecting the noise of the power supply voltage V_IN sensitively or insensitively.

다음으로, (B) 상태는 전원 전압(V_IN)의 노이즈가 필터링부(330)에서 거의 필터링되지 않은 경우이다. 이 경우 가변 지연부(330)가 기준 클럭 신호(CLK_REF)에 반영하는 지연량 중 전원 전압(V_IN)의 노이즈에 의한 지연량은 거의 모두 반영된다. 따라서, (B) 상태의 경우 즉, 제2 지연 클럭 신호(D2)가 노이즈 검출 마진(tD1) 보다 큰 경우 위상 비교부(350)는 제1 지연 클럭 신호(D1)와 제2 지연 클럭 신호(D2)의 위상을 비교하여 해당하는 노이즈 검출 신호(DET_NIS)를 생성하는 것이 가능하다.Next, the state (B) is a case where the noise of the power supply voltage V_IN is hardly filtered by the filtering unit 330. In this case, the delay amount due to the noise of the power supply voltage V_IN among the delay amount reflected by the variable delay unit 330 in the reference clock signal CLK_REF is almost all reflected. Accordingly, when the second delayed clock signal D2 is greater than the noise detection margin tD1, the phase comparator 350 compares the first delayed clock signal D1 and the second delayed clock signal D2, D2) to generate the corresponding noise detection signal DET_NIS.

결국, 본 발명의 실시예에서는 노이즈 검출 마진(tD1)이 반영된 제1 지연 클럭 신호(D1)와 전원 전압(V_IN)의 노이즈가 반영된 제2 지연 클럭 신호(D2)를 생성하고, 제1 지연 클럭 신호(D1)와 제2 지연 클럭 신호(D2)의 위상을 비교하여 노이즈 검출 신호(DET_NIS)를 생성함으로써, 전원 전압(V_IN)의 노이즈 주파수를 검출하는 것이 가능하다.As a result, in the embodiment of the present invention, the first delay clock signal D1 reflecting the noise detection margin tD1 and the second delay clock signal D2 reflecting the noise of the power supply voltage V_IN are generated, It is possible to detect the noise frequency of the power supply voltage V_IN by comparing the phases of the signal D1 and the second delayed clock signal D2 to generate the noise detection signal DET_NIS.

도 5 은 도 2 의 노이즈 검출부(210)의 다른 실시예를 설명하기 위한 블록도로써, 노이즈 검출부(210)로 입력되는 입력 정보(INF_IN)로 클럭 생성부(220)에 입력되는 클럭 신호를 사용하는 경우이다. 이하, 클럭 생성부(220)로 입력되는 클럭 신호를 'CLK_IN' 으로 도시하기로 한다.5 is a block diagram for explaining another embodiment of the noise detector 210 of FIG. 2. The clock detector 220 uses a clock signal input to the clock generator 220 as input information INF_IN input to the noise detector 210 . Hereinafter, the clock signal input to the clock generator 220 will be referred to as 'CLK_IN'.

도 5 를 참조하면, 노이즈 검출부(210)는 기준 클럭 생성부(510)와, 제1 지연부(520)와, 제2 지연부(530), 및 위상 비교부(540)를 구비한다.Referring to FIG. 5, the noise detector 210 includes a reference clock generator 510, a first delay unit 520, a second delay unit 530, and a phase comparator 540.

기준 클럭 생성부(510)는 예정된 기준 클럭 신호(CLK_REF)를 생성한다. 그리고, 제1 지연부(520)는 이 기준 클럭 신호(CLK_REF)에 예정된 지연량을 반영하여 제1 지연 클럭 신호(D1)로 출력하고, 제2 지연부(530)는 클럭 신호(CLK_IN)에 예정된 지연량을 반영하여 제2 지연 클럭 신호(D2)로 출력한다. 마지막으로, 위상 비교부(540)는 제1 지연 클럭 신호(D1)와 제2 지연 클럭 신호(D2)의 위상을 비교하여 노이즈 검출 신호(DET_NIS)를 생성한다.The reference clock generator 510 generates a predetermined reference clock signal CLK_REF. The first delay unit 520 outputs the first delay clock signal D 1 reflecting the predetermined delay amount to the reference clock signal CLK_REF and the second delay unit 530 outputs the clock signal CLK_IN And outputs the second delayed clock signal D2 in response to the predetermined delay amount. Finally, the phase comparator 540 compares the phases of the first delay clock signal D1 and the second delay clock signal D2 to generate a noise detection signal DET_NIS.

다시 도 4 를 참조하면, 다른 실시예의 경우 클럭 신호(CLK_IN)에 포함되는 노이즈에 따라 도 4 의 (A) 상태와 (B) 상태로 나뉠 수 있다. 다시 말하면, 클럭 신호(CLK_IN)에 노이즈가 심하지 않은 경우 (A) 상태가 되고, 클럭 신호(CLK_IN)에 노이즈가 심한 경우 (B) 상태가 된다. 결국, 본 발명의 실시예에서는 클럭 신호(CLK_IN)의 노이즈를 검출하는 것이 가능하다.Referring again to FIG. 4, in another embodiment, the state of FIG. 4A and the state of FIG. 4B can be divided according to the noise included in the clock signal CLK_IN. In other words, the state becomes (A) when the noise is not excessive in the clock signal CLK_IN, and the state becomes (B) when the noise is severe in the clock signal CLK_IN. As a result, in the embodiment of the present invention, it is possible to detect the noise of the clock signal CLK_IN.

도 6 은 본 발명을 위상 고정 루프에 적용한 클럭 생성 회로의 실시예를 설명하기 위한 블록도이다.6 is a block diagram for explaining an embodiment of a clock generation circuit in which the present invention is applied to a phase locked loop.

도 6 을 참조하면, 클럭 생성 회로는 전원 노이즈 검출부(610)와, 클럭 생성부인 위상 고정 루프(620)를 구비한다.Referring to FIG. 6, the clock generation circuit includes a power supply noise detection unit 610 and a phase locked loop 620, which is a clock generation unit.

전원 노이즈 검출부(610)는 위상 고정 루프(620)의 대역폭에 대응하는 기준 주파수를 기준으로 위상 고정 루프(620)에 입력되는 전원 전압(VDD)의 노이즈 주파수를 검출하기 위한 것으로, 위상 고정 루프(620)의 대역폭에 대응하는 제어 신호(CTR_COM)에 응답하여 노이즈 검출 신호(DET_NIS)를 출력한다. 그리고, 위상 고정 루프(620)는 전원 전압(VDD)을 입력받아 PLL 클럭 신호(CLK_PLL)를 생성하며 노이즈 검출 신호(DET_NIS)에 응답하여 자신의 대역폭이 조절된다.The power supply noise detector 610 detects the noise frequency of the power supply voltage VDD input to the phase locked loop 620 based on the reference frequency corresponding to the bandwidth of the phase locked loop 620, And outputs the noise detection signal DET_NIS in response to the control signal CTR_COM corresponding to the bandwidth of the input signal 620. [ The phase locked loop 620 receives the power supply voltage VDD to generate a PLL clock signal CLK_PLL and adjusts its bandwidth in response to the noise detection signal DET_NIS.

이하, 간단한 회로 동작을 살펴보기로 한다.Hereinafter, a simple circuit operation will be described.

우선, 전원 노이즈 검출부(610)는 위상 고정 루프(620)의 대역폭에 대응하는 기준 주파수를 설정하고, 이렇게 설정된 기준 주파수를 기준으로 전원 전압(VDD)의 노이즈 주파수를 검출하여 노이즈 검출 신호(DET_NIS)를 출력한다. 여기서, 노이즈 검출 신호(DET_NIS)는 전원 전압(VDD)의 노이즈 주파수가 기준 주파수 근처에 위치하는 경우 예컨대, 논리'하이' 또는 논리'로우'의 논리 레벨 값을 가질 수 있다. 이어서, 위상 고정 루프(620)는 이렇게 생성된 노이즈 검출 신호(DET_NIS)에 응답하여 위상 고정 루프(620)를 구성하는 회로 특성을 가변함으로써 자신의 대역폭을 조절한다.First, the power supply noise detector 610 sets a reference frequency corresponding to the bandwidth of the phase locked loop 620, detects the noise frequency of the power supply voltage VDD based on the set reference frequency, and outputs the noise detection signal DET_NIS, . Here, the noise detection signal DET_NIS may have a logical level value of, for example, a logic high level or a logic low level when the noise frequency of the power source voltage VDD is located near the reference frequency. The phase locked loop 620 then adjusts its bandwidth by varying the circuit characteristics that make up the phase locked loop 620 in response to the noise detection signal DET_NIS thus generated.

따라서, 본 발명의 실시예에 따른 클럭 생성 회로는 전원 전압(VDD)의 노이즈 주파수에 따라 위상 고정 루프(620)의 대역폭을 조절하는 것이 가능하며, 이는 곧 전원 전압(VDD)의 노이즈 주파수와 위상 고정 루프(620)의 대역폭이 서로 다를 수 있도록 제어하는 것이 가능하다는 것을 의미한다.Therefore, the clock generation circuit according to the embodiment of the present invention can adjust the bandwidth of the phase locked loop 620 according to the noise frequency of the power supply voltage VDD, which is the noise frequency of the power supply voltage VDD and the phase It is possible to control the bandwidths of the fixed loop 620 to be different from each other.

한편, 본 발명의 실시예에 따른 노이즈 검출부(610)는 예정된 범위 내에서 전원 전압(VDD)의 노이즈 주파수를 검출하는 것이 가능하며, 이에 대한 설명은 도 7 을 통해 알아보기로 한다.Meanwhile, the noise detector 610 according to the embodiment of the present invention can detect the noise frequency of the power supply voltage VDD within a predetermined range, and a description thereof will be described with reference to FIG.

도 7 은 도 6 의 전원 노이즈 검출부(610)를 설명하기 위한 블록도이다.7 is a block diagram illustrating the power supply noise detector 610 of FIG.

도 7 을 참조하면, 전원 노이즈 검출부(610)는 제1 및 제2 필터링부(710, 720)와, 제1 및 제2 가변 지연부(730, 740), 및 검출 신호 생성부(750)를 구비한다.7, the power supply noise detector 610 includes first and second filtering units 710 and 720, first and second variable delay units 730 and 740, and a detection signal generating unit 750 Respectively.

제1 및 제2 필터링부(710, 720)는 위상 고정 루프(620)의 대역폭에 대응하는 제1 및 제2 컷 오프 주파수를 설정하기 위한 것으로, 위상 고정 루프(620)에 인가되는 전원 전압(VDD)을 인가받는 필터 회로로 구성될 수 있다. 필터 회로 각각은 저항(R)과 커패시터(C)로 구성될 수 있으며, 여기서 저항(R)과 커패시터(C) 각각은 설정하려는 제1 및 제2 컷 오프 주파수에 따라 고유 특성 값인 저항 값과 커패시턴스 값이 조절될 수 있다. 도 7 에서는 제1 컷 오프 제어 신호(CTR_CO1)와 제2 컷 오프 제어 신호(CTR_CO2)에 응답하여 커패시터(C)의 커패시턴스 값이 조절되는 것을 일례로 하였다.The first and second filtering units 710 and 720 are used to set the first and second cutoff frequencies corresponding to the bandwidth of the phase locked loop 620 and include a power supply voltage VDD), as shown in Fig. Each of the filter circuits may be constituted by a resistor R and a capacitor C where each of the resistor R and the capacitor C has a resistance value which is an intrinsic characteristic value in accordance with the first and second cut- The value can be adjusted. In FIG. 7, the capacitance value of the capacitor C is adjusted in response to the first cutoff control signal CTR_CO1 and the second cutoff control signal CTR_CO2.

제1 및 제2 가변 지연부(730, 740)는 제1 및 제2 필터링부(710, 720) 각각을 통해 출력되는 제1 및 제2 필터링 전원 전압(V1, V2)을 인가받으며, 가준 클럭 신호(CLK_REF)에 제1 및 제2 필터링 전원 전압(V1, V2)에 대응하는 지연량을 각각 반영하여 제1 및 제2 출력 클럭 신호(CLK_D1, CLK_D2)를 생성한다.The first and second variable delay units 730 and 740 receive the first and second filtered power supply voltages V1 and V2 output through the first and second filtering units 710 and 720, The first and second output clock signals CLK_D1 and CLK_D2 are generated by reflecting the delay amount corresponding to the first and second filtered power supply voltages V1 and V2, respectively, in the signal CLK_REF.

검출 신호 생성부(750)는 제1 및 제2 출력 클럭 신호(CLK_D1, CLK_D2)의 위상을 비교하여 노이즈 검출 신호(DET_NIS)를 생성하기 위한 것으로, 제1 및 제2 지연부(751, 752)와, 제1 및 제2 위상 비교부(753, 754), 및 검출 신호 출력부(755)를 구비한다. 여기서, 제1 지연부(751)는 제1 출력 클럭 신호(CLK_D1)에 예정된 지연량을 반영하여 제1 지연 클럭 신호(CLK_DD1)를 생성하고, 제2 지연부(752)는 제2 출력 클럭 신호(CLK_D2)에 예정된 지연량을 반영하여 제2 지연 클럭 신호(CLK_DD2)를 생성한다. 여기서, 제1 지연부(751)와 제2 지연부(752)는 각각에 입력되는 클럭 신호에 서로 동일한 지연량을 반영하도록 설계될 수 있다.The detection signal generator 750 is for generating a noise detection signal DET_NIS by comparing the phases of the first and second output clock signals CLK_D1 and CLK_D2 and includes first and second delay units 751 and 752, First and second phase comparison units 753 and 754, and a detection signal output unit 755. The first delay unit 751 generates the first delay clock signal CLK_DD1 by reflecting a predetermined delay amount to the first output clock signal CLK_D1 and the second delay unit 752 generates the second output clock signal CLK_DD1, And generates the second delayed clock signal CLK_DD2 by reflecting the delay amount scheduled for the clock signal CLK_D2. Here, the first delay unit 751 and the second delay unit 752 may be designed to reflect the same amount of delay to the clock signal input to the first delay unit 751 and the second delay unit 752, respectively.

이어서, 제1 위상 비교부(753)는 제1 지연 클럭 신호(CLK_DD1)와 제2 출력 클럭 신호(CLK_D2)의 위상을 비교하고, 제2 위상 비교부(754)는 제2 지연 클럭 신호(CLK_DD2)와 제1 출력 클럭 신호(CLK_D1)의 위상을 비교한다. 마지막으로, 검출 신호 출력부(755)는 제1 및 제2 위상 비교부(753, 754)의 출력 신호에 응답하여 노이즈 검출 신호(DET_NIS)를 출력한다.The first phase comparator 753 compares the phase of the first delayed clock signal CLK_DD1 with the phase of the second output clock signal CLK_D2 and the second phase comparator 754 compares the phase of the second delayed clock signal CLK_DD2 ) And the first output clock signal (CLK_D1). Finally, the detection signal output unit 755 outputs the noise detection signal DET_NIS in response to the output signals of the first and second phase comparison units 753 and 754.

이하, 전원 노이즈 검출부(610)의 간단한 동작 설명을 하기로 한다. 설명의 편의를 위하여 제1 필터링부(310)의 제1 컷 오프 주파수는 5 MHz 로 설정되고, 제2 필터링부(320)의 제2 컷 오프 주파수는 25 MHz 로 설정되었다고 가정하기로 한다. 여기서, 5 MHz 와 25 MHz 의 컷 오프 주파수는 위상 고정 루프(620)의 대역폭에 대응한다.Hereinafter, a simple operation of the power supply noise detector 610 will be described. For convenience of explanation, it is assumed that the first cutoff frequency of the first filtering unit 310 is set to 5 MHz and the second cutoff frequency of the second filtering unit 320 is set to 25 MHz. Here, the cutoff frequencies of 5 MHz and 25 MHz correspond to the bandwidth of the phase locked loop 620.

우선, 전원 전압(VDD)의 노이즈 주파수가 25 MHz 보다 매우 높은 경우를 살펴보기로 한다.First, let us consider a case where the noise frequency of the power supply voltage (VDD) is much higher than 25 MHz.

전원 전압(VDD)은 제1 및 제2 필터링부(710, 720)를 거쳐 출력된다. 이때, 전원 전압(VDD)의 노이즈는 제1 및 제2 필터링부(710, 720)에 의하여 거의 대부분 필터링된다. 따라서, 제1 및 제2 가변 지연부(730, 740) 각각이 기준 클럭 신호(CLK_REF)에 반영하는 지연량 중 전원 전압(VDD)의 노이즈에 의한 지연량은 거의 반영되지 않는다. 즉, 제1 및 제2 가변 지연부(730, 740)에서 출력되는 제1 및 제2 출력 클럭 신호(CLK_D1, CLK_D2)는 거의 동일한 위상을 가지게 된다. 이어서, 제1 및 제2 출력 클럭 신호(CLK_D1, CLK_D2) 각각은 제1 및 제2 지연부(751, 752)에서 예정된 지연만큼 지연되고, 제1 및 제2 위상 비교부(753, 754)는 제1 및 제2 출력 클럭 신호(CLK_D1, CLK_D2)와 제1 및 제2 지연 클럭 신호(CLK_DD1, CLK_DD2)의 위상을 비교한다. 그리고, 검출 신호 출력부(755)는 제1 및 제2 위상 비교부(753)의 출력 신호에 대응하는 노이즈 검출 신호(DET_NIS)를 생성한다.The power supply voltage VDD is output through the first and second filtering units 710 and 720. At this time, the noise of the power supply voltage (VDD) is mostly filtered by the first and second filtering units 710 and 720. Therefore, the delay amount due to the noise of the power supply voltage VDD among the delay amounts reflected by the first and second variable delay units 730 and 740 in the reference clock signal CLK_REF is hardly reflected. That is, the first and second output clock signals CLK_D1 and CLK_D2 output from the first and second variable delay units 730 and 740 have substantially the same phase. Each of the first and second output clock signals CLK_D1 and CLK_D2 is delayed by a predetermined delay in the first and second delay units 751 and 752 and the first and second phase comparators 753 and 754 And compares the phase of the first and second output clock signals CLK_D1 and CLK_D2 with the phases of the first and second delayed clock signals CLK_DD1 and CLK_DD2. The detection signal output unit 755 generates a noise detection signal DET_NIS corresponding to the output signal of the first and second phase comparison units 753 and 753.

결국, 전원 전압(VDD)의 노이즈 주파수가 25 MHz 보다 매우 높은 경우 제1 및 제2 출력 클럭 신호(CLK_D1, CLK_D2)는 거의 동일한 위상을 가지게 되고, 이에 대한 정보가 노이즈 검출 신호(DET_NIS)를 통해 출력된다. 따라서, 위상 고정 루프(620)는 이 노이즈 검출 신호(DET_NIS)를 이용하여 현재 전원 전압(VDD)의 노이즈 주파수와 현재 위상 고정 루프(620)의 대역폭이 서로 다르다는 것을 알 수 있다.As a result, when the noise frequency of the power supply voltage VDD is much higher than 25 MHz, the first and second output clock signals CLK_D1 and CLK_D2 have substantially the same phase, and information on the first and second output clock signals CLK_D1 and CLK_D2 is transmitted through the noise detection signal DET_NIS . Accordingly, the phase locked loop 620 can recognize that the noise frequency of the current power supply voltage VDD and the bandwidth of the current phase locked loop 620 are different from each other using the noise detection signal DET_NIS.

다음으로, 전원 전압(VDD)의 노이즈 주파수가 5 MHz 보다 매우 낮은 경우를 살펴보기로 한다.Next, a case where the noise frequency of the power supply voltage VDD is much lower than 5 MHz will be described.

이 경우 전원 전압(VDD)의 노이즈는 제1 필터링부(310)에서 필터링되지 않으며, 마찬가지로 제2 필터링부(320)에서도 필터링되지 않는다. 따라서, 제1 및 제2 가변 지연부(730, 740) 각각이 기준 클럭 신호(CLK_REF)에 반영하는 지연량 중 전원 전압(VDD)의 노이즈에 의한 지연량은 거의 동일하다. 즉, 제1 및 제2 가변 지연부(730, 740)에서 출력되는 제1 및 제2 출력 클럭 신호(CLK_D1, CLK_D2)는 전원 전압(VDD)의 노이즈에 의한 지연량이 동일하게 반영되어 서로 거의 동일한 위상을 가지게 된다.In this case, the noise of the power supply voltage VDD is not filtered by the first filtering unit 310 and is not filtered by the second filtering unit 320 as well. Therefore, the amount of delay caused by the noise of the power supply voltage VDD among the delay amounts reflected by the first and second variable delay units 730 and 740 in the reference clock signal CLK_REF is substantially the same. That is, the first and second output clock signals CLK_D1 and CLK_D2 output from the first and second variable delay units 730 and 740 are substantially equal to each other by reflecting the same amount of delay due to the noise of the power supply voltage VDD Phase.

결국, 전원 전압(VDD)의 노이즈 주파수가 5 MHz 보다 매우 낮은 경우 제1 및 제2 출력 클럭 신호(CLK_D1, CLK_D2)는 거의 동일한 위상을 가지게 되고, 이에 대한 정보가 노이즈 검출 신호(DET_NIS)를 통해 출력된다. 따라서, 위상 고정 루프(620)는 이 노이즈 검출 신호(DET_NIS)를 이용하여 현재 전원 전압(VDD)의 노이즈 주파수와 현재 위상 고정 루프(620)의 대역폭이 서로 다르다는 것을 알 수 있다.As a result, when the noise frequency of the power supply voltage VDD is much lower than 5 MHz, the first and second output clock signals CLK_D1 and CLK_D2 have substantially the same phase, and information on the first and second output clock signals CLK_D1 and CLK_D2 is transmitted through the noise detection signal DET_NIS . Accordingly, the phase locked loop 620 can recognize that the noise frequency of the current power supply voltage VDD and the bandwidth of the current phase locked loop 620 are different from each other using the noise detection signal DET_NIS.

마지막으로, 전원 전압(VDD)의 노이즈 주파수가 5 MHz 와 25 MHz 근처에 위치하는 경우를 살펴보기로 한다.Finally, let us consider the case where the noise frequency of the power supply voltage (VDD) is located near 5 MHz and 25 MHz.

이 경우 전원 전압(VDD)의 노이즈는 제1 필터링부(310)와 제2 필터링부(320)에서 필터링되며 그 필터링 정도가 서로 다르게 이루어진다. 따라서, 제1 및 제2 가변 지연부(730, 740) 각각이 기준 클럭 신호(CLK_REF)에 반영하는 지연량 중 전원 전압(VDD)의 노이즈에 의한 지연량은 서로 다르게 되고, 제1 가변 지연부(730)에서 출력되는 제1 출력 클럭 신호(CLK_D1)와 제2 가변 지연부(740)에서 출력되는 제2 출력 클럭 신호(CLK_D2)는 전원 전압(VDD)의 노이즈에 대응하는 만큼 서로 다른 위상을 가지게 된다. 이어서, 제1 및 제2 출력 클럭 신호(CLK_D1, CLK_D2) 각각은 제1 및 제2 지연부(751, 752)에서 예정된 지연량만큼 반영되고, 제1 및 제2 위상 비교부(753, 754)는 제1 및 제2 출력 클럭 신호(CLK_D1, CLK_D2)와 제1 및 제2 지연 클럭 신호(CLK_DD1, CLK_DD2)의 위상을 비교한다. 그리고, 검출 신호 출력부(755)는 이 출력 신호에 대응하는 노이즈 검출 신호(DET_NIS)를 생성한다.In this case, the noise of the power supply voltage VDD is filtered by the first filtering unit 310 and the second filtering unit 320, and the degrees of filtering are different from each other. Therefore, the delay amount due to the noise of the power supply voltage VDD among the delay amounts reflected in the reference clock signal CLK_REF by the first and second variable delay units 730 and 740 becomes different from each other, The first output clock signal CLK_D1 output from the first variable delay unit 730 and the second output clock signal CLK_D2 output from the second variable delay unit 740 output different phases corresponding to the noise of the power supply voltage VDD I have. Each of the first and second output clock signals CLK_D1 and CLK_D2 is reflected by the first delay unit 751 and the second delay unit 752 by a predetermined delay amount and the first and second phase comparison units 753 and 754, Compares the phases of the first and second output clock signals CLK_D1 and CLK_D2 with the phases of the first and second delayed clock signals CLK_DD1 and CLK_DD2. Then, the detection signal output unit 755 generates the noise detection signal DET_NIS corresponding to this output signal.

결국, 전원 전압(VDD)의 노이즈 주파수가 5 MHz 와 25 MHz 근처에 위치하는 경우 제1 출력 클럭 신호(CLK_D1)와 제2 출력 클럭 신호(CLK_D2)는 서로 다른 위상을 가지게 되고, 이에 대응한 정보가 노이즈 검출 신호(DET_NIS)를 통해 출력된다. 따라서, 위상 고정 루프(620)는 이 노이즈 검출 신호(DET_NIS)를 이용하여 현재 전원 전압(VDD)의 노이즈 주파수와 현재 위상 고정 루프(620)의 대역폭이 서로 유사하다는 것을 알 수 있다.As a result, when the noise frequency of the power supply voltage VDD is in the vicinity of 5 MHz and 25 MHz, the first output clock signal CLK_D1 and the second output clock signal CLK_D2 have phases different from each other, Is output through the noise detection signal DET_NIS. Therefore, the phase locked loop 620 can recognize that the noise frequency of the current power supply voltage VDD and the bandwidth of the current phase locked loop 620 are similar to each other using the noise detection signal DET_NIS.

한편, 위와 같은 3 가지 경우를 통해 알 수 있듯이, 노이즈 검출 신호(DET_NIS)는 전원 전압(VDD)의 노이즈 주파수에 대한 정보를 가진다. 본 발명의 실시예에서는 이 노이즈 정보를 위상 고정 루프(620)로 전달하고, 위상 고정 루프(620)는 이 노이즈 정보를 이용하여 대역폭을 조절하는 것이 가능하다.On the other hand, as can be seen from the above three cases, the noise detection signal DET_NIS has information on the noise frequency of the power supply voltage VDD. In the embodiment of the present invention, this noise information is transmitted to the phase locked loop 620, and the phase locked loop 620 can use this noise information to adjust the bandwidth.

도 8 은 도 6 의 위상 고정 루프(620)를 설명하기 위한 블록도이다.8 is a block diagram illustrating the phase locked loop 620 of FIG.

도 8 을 참조하면, 위상 고정 루프(620)는 제1 클럭 분주부(810)와, 위상/주파수 검출부(820)와, 제어 전압 생성부(830)와, 전압 제어 발진부(840), 및 제2 클럭 분주부(850)를 구비한다. 참고로, 본 발명의 실시예에 따른 도 8 의 구성은 도 1 의 구성과 비교하여 제1 클럭 분주부(810)가 추가되었다. Referring to FIG. 8, the phase locked loop 620 includes a first clock divider 810, a phase / frequency detector 820, a control voltage generator 830, a voltage control oscillator 840, 2 clock distributor 850. [ 8, the first clock distributor 810 is added to the configuration of FIG. 1 according to the embodiment of the present invention.

본 발명의 실시예에 따른 위상 고정 루프(620)는 차지 펌핑부(831)와, 루프 필터링부(832)와, 전압 제어 발진부(840), 및 제1 및 제2 클럭 분주부(810, 850) 중 어느 하나를 노이즈 검출 신호(DET_NIS)에 응답하여 제어하는 것이 가능하다. 도 8 에는 차지 펌핑부(831)의 제어 동작을 ① 로 도시하였고, 루프 필터링부(832)의 제어 동작을 ② 로 도시하였고, 전압 제어 발진부(840)의 제어 동작을 ③ 으로 도시하였으며, 제1 및 제2 클럭 분주부(810, 850)의 제어 동작을 ④ 로 도시하였다. 즉, 본 발명의 실시 예에 따른 위상 고정 루프(620)는 ①, ②, ③, ④ 중 적어도 하나의 구성이 노이즈 검출 신호(DET_NIS)에 응답하여 제어되며, 이러한 제어 동작을 통해 위상 고정 루프(620)의 대역폭이 조절된다.The phase locked loop 620 according to the embodiment of the present invention includes a charge pumping unit 831, a loop filtering unit 832, a voltage controlled oscillator 840, and first and second clock distributors 810 and 850 Can be controlled in response to the noise detection signal DET_NIS. 8 shows a control operation of the charge pumping unit 831 by ①, a control operation of the loop filtering unit 832 by ②, a control operation of the voltage control oscillating unit 840 by ③, And the control operations of the second clock distributor 810 and 850 are shown in (4). That is, in the phase locked loop 620 according to the embodiment of the present invention, at least one of the following constructions (1), (2), (3) and (4) is controlled in response to the noise detection signal DET_NIS, 620 are adjusted.

이하, 각 회로의 제어 동작에 대한 설명에 앞서 노이즈 검출 신호(DET_NIS)에 대하여 다시 살펴보기로 한다.Hereinafter, the noise detection signal DET_NIS will be described again prior to the description of the control operation of each circuit.

위의 설명에서는 노이즈 검출 신호(DET_NIS)가 논리'하이' 또는 논리'로우'인 경우를 일례로 하였지만, 노이즈 검출 신호(DET_NIS)는 전원 전압(VDD)의 노이즈 정도나 이외 다른 환경 요소들을 반영하여 여러 가지 다양하게 변형이 가능하다. 일례로 노이즈 검출 신호(DET_NIS)는 카운터 회로등을 이용하여 코드 신호로 변형이 가능하며, 이하, 설명될 도 9 내지 도 11 에서는 노이즈 검출 신호(DET_NIS)를 코드 신호로 변형하고 이 코드 신호에 의하여 회로 동작이 제어되는 것을 일례로 한다.In the above description, the noise detection signal DET_NIS is an example of logic 'high' or logic 'low'. However, the noise detection signal DET_NIS may reflect the noise level of the power supply voltage VDD and other environmental factors It can be variously modified. For example, the noise detection signal DET_NIS can be transformed into a code signal by using a counter circuit or the like. In FIGS. 9 to 11, the noise detection signal DET_NIS is transformed into a code signal, The circuit operation is controlled by way of example.

도 9 는 도 8 의 차지 펌핑부(831)를 설명하기 위한 회로도이다.FIG. 9 is a circuit diagram for explaining the charge pumping unit 831 of FIG.

도 9 를 참조하면, 차지 펌핑부(831)는 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)에 응답하여 차지 펌핑 동작을 수행하기 위한 것으로, 제1 및 제2 구동 전류 제어부(IS1, IS2)와, 제1 및 제2 스위칭부(SW1, SW2)를 구비한다. 참고로, 업 검출 신호(DET_UP)와 다운 검출 신호(DET_DN)는 외부 클럭 신호(CLK_EXT)를 분주한 분주 클럭 신호(CLK_DIV)와 PLL 클럭 신호(CLK_PLL)를 분주한 피드백 클럭 신호(CLK_FDB)의 위상 차이에 따라 생성되는 검출 신호이다.9, the charge pumping unit 831 is for performing a charge pumping operation in response to the up detection signal DET_UP and the down detection signal DET_DN, and the first and second driving current control units IS1 and IS2 And first and second switching units SW1 and SW2. For reference, the up detection signal DET_UP and the down detection signal DET_DN are the phases of the divided clock signal CLK_DIV obtained by dividing the external clock signal CLK_EXT and the feedback clock signal CLK_FDB obtained by dividing the PLL clock signal CLK_PLL And is a detection signal generated according to the difference.

본 발명의 실시예에 따른 차지 펌핑부(831)의 제1 및 제2 구동 전류 제어부(IS1, IS2)는 노이즈 검출 신호(DET_NIS<0:n>, DET_NIS<0:m>, 여기서, n, m 은 자연수)에 응답하여 제1 및 제2 구동 전류 제어부(IS1, IS2)를 구성하는 소자의 고유 특성 값이 조절되며, 이를 통해 위상 고정 루프(620)의 대역폭을 조절하는 것이 가능하다. 도 9 의 실시예에서는 제1 구동 전류 제어부(IS1)를 'DET_NIS<0:n>' 노이즈 검출 신호를 통해 제어하고, 제2 구동 전류 제어부(IS2)를 'DET_NIS<0:m>' 노이즈 검출 신호를 통해 제어하도록 구성하였지만, 위상 고정 루프(620)의 대역폭을 조절하기 위해서는 실시예와 다른 설계 변경도 가능할 것이다.The first and second driving current control sections IS1 and IS2 of the charge pumping section 831 according to the embodiment of the present invention detect the noise detection signals DET_NIS <0: n> and DET_NIS <0: m> m is a natural number), the intrinsic characteristic values of the elements constituting the first and second driving current control sections IS1 and IS2 are adjusted, thereby controlling the bandwidth of the phase locked loop 620. [ 9, the first driving current control unit IS1 is controlled through the DET_NIS <0: n> noise detection signal and the second driving current control unit IS2 is controlled by the DET_NIS <0: m> Signal, it may be possible to change the design of the phase-locked loop 620 in order to adjust the bandwidth of the phase-locked loop 620.

도 10 은 도 8 의 루프 필터링부(832)를 설명하기 위한 회로도이다.10 is a circuit diagram for explaining the loop filtering unit 832 of FIG.

도 10 을 참조하면, 루프 필터링부(832)는 차지 펌핑부(831)의 출력 신호에 대한 충/방전 동작을 통해 제어 전압(V_CTR)을 생성하기 위한 것으로, 저항(R)과, 제1 및 제2 커패시터(C1, C2), 및 커패시턴스 제어부(1010)를 구비한다.10, the loop filtering unit 832 is for generating a control voltage V_CTR through a charging / discharging operation of an output signal of the charge pumping unit 831 and includes a resistor R, Second capacitors C1 and C2, and a capacitance control unit 1010. [

본 발명의 실시예에 따른 루프 필터링부(832)의 커패시턴스 제어부(1010)는 노이즈 검출 신호(DET_NIS<0:n>)에 응답하여 제1 커패시터(C1)의 고유 특성 값인 커패시턴스 값이 조절되며, 이를 통해 위상 고정 루프(620)의 대역폭을 조절하는 것이 가능하다. 도 10 의 실시예에서는 제1 커패시터(C1)의 커패시턴스를 조절하도록 구성하였지만, 위상 고정 루프(620)의 대역폭을 조절하기 위한 구성이라면 예컨대, 저항(R) 또는 제2 커패시터(C2)의 고유 특성 값을 조절하는 설계도 가능할 수 있다.The capacitance controller 1010 of the loop filtering unit 832 according to the embodiment of the present invention adjusts the capacitance value which is a characteristic value of the first capacitor C1 in response to the noise detection signal DET_NIS <0: n> It is possible to adjust the bandwidth of the phase locked loop 620. 10, the capacitance of the first capacitor C1 may be adjusted. However, if the configuration for adjusting the bandwidth of the phase locked loop 620 is used, the characteristic of the resistor R or the second capacitor C2 A design that adjusts the value may also be possible.

도 11 은 도 8 의 전압 제어 발진부(840)를 설명하기 위한 회로도이다. 참고로, 전압 제어 발진부(840)는 도 11 과 같은 단위 지연 셀(1110)을 다수 구비하고 있으며, 도 11 에는 다수의 단위 지연 셀 중 하나를 대표로 도시하였다.11 is a circuit diagram for explaining the voltage control oscillator 840 of FIG. For reference, the voltage controlled oscillator 840 includes a plurality of unit delay cells 1110 as shown in FIG. 11, and one of a plurality of unit delay cells is shown as a representative in FIG.

도 11 을 참조하면, 전압 제어 발진부(840)는 제어 전압(V_CTR)에 응답하여 발진 동작을 수행하기 위한 것으로, 구동 전류 제어부(IS)와 단위 지연셀(1110), 및 바이어싱부(NM)를 구비한다.11, the voltage control oscillating unit 840 is for performing an oscillating operation in response to the control voltage V_CTR and includes a driving current control unit IS, a unit delay cell 1110, and a biasing unit NM Respectively.

본 발명의 실시예에 따른 전압 제어 발진부(840)의 구동 전류 제어부(IS)는 노이즈 검출 신호(DET_NIS<0:n>)에 응답하여 구동 전류 제어부(IS)를 구성하는 소자의 고유 특성 값이 조절되며, 이를 통해 위상 고정 루프(620)의 대역폭을 조절하는 것이 가능하다. 도 11 의 실시예 역시 위상 고정 루프(620)의 대역폭을 조절하기 위한 구성이라면 실시예와 다른 설계 변경도 가능할 것이다.The driving current control unit IS of the voltage control oscillation unit 840 according to the embodiment of the present invention generates the driving current control unit IS in response to the noise detection signal DET_NIS <0: n> It is possible to adjust the bandwidth of the phase locked loop 620. The embodiment of FIG. 11 may also be a modification of the embodiment as long as the bandwidth of the phase locked loop 620 is adjusted.

한편, 다시 도 8 를 참조하면, 제1 클럭 분주부(810)는 외부 클럭 신호(CLK_EXT)를 분주하여 분주 클럭 신호(CLK_DIV)를 생성하고, 제2 클럭 분줍(850)는 PLL 클럭 신호(CLK_PLL)를 분주하여 피드백 클럭 신호(CLK_FDB)를 생성한다.8, the first clock divider 810 divides the external clock signal CLK_EXT to generate the divided clock signal CLK_DIV, and the second clock giver 850 generates the PLL clock signal CLK_PLL ) To generate the feedback clock signal CLK_FDB.

본 발명의 실시예에 따른 제1 클럭 분주부(810)와, 제2 클럭 분주부(850)는 노이즈 검출 신호(DET_NIS<0:n>)에 응답하여 분주율을 조절하며, 제1 및 제2 클럭 분주부(810, 850)는 이렇게 제어되는 분주율을 이용하여 분주 동작을 수행한다. 제1 및 제2 클럭 분주부(810, 850) 역시 위상 고정 루프(620)의 대역폭을 조절하기 위한 구성이라면 실시예와 다른 설계 변경도 가능하며, 예컨대 제1 및 제2 클럭 분주(810, 850)를 구성하는 소자의 고유 특성 값을 노이즈 검출 신호(DET_NIS<0:n>)에 따라 가변하여 위상 고정 루프(620)의 대역폭을 조절하는 것도 가능하다.The first clock divider 810 and the second clock divider 850 according to the embodiment of the present invention adjust the frequency division ratio in response to the noise detection signal DET_NIS <0: n> The two clock divider 810 and 850 performs the dividing operation using the controlled division ratio. The first and second clock divider 810 and 850 may be configured to adjust the bandwidth of the phase locked loop 620. For example, the first and second clock divider 810 and 850 It is also possible to adjust the bandwidth of the phase locked loop 620 by varying the intrinsic characteristic value of the element constituting the phase locked loop 620 according to the noise detection signal DET_NIS <0: n>.

도 12 는 본 발명을 위상 고정 루프에 적용한 내부 클럭 생성 회로의 다른 실시예를 설명하기 위한 블록도이다.12 is a block diagram for explaining another embodiment of an internal clock generation circuit in which the present invention is applied to a phase locked loop.

도 12 를 참조하면, 내부 클럭 생성 회로는 클럭 노이즈 검출부((1210)와, 클럭 신호 생성부인 위상 고정 루프(1220)를 구비한다.12, the internal clock generation circuit includes a clock noise detection unit 1210 and a phase locked loop 1220, which is a clock signal generation unit.

클럭 노이즈 검출부(1210)는 외부 클럭 신호(CLK_EXT)와 PLL 클럭 신호(CLK_PLL)의 위상을 비교하여 노이즈 검출 신호(DET_NIS)를 생성한다. 여기서, PLL 클럭 신호(CLK_PLL)는 외부 클럭 신호(CLK_EXT)의 노이즈 주파수와 위상 고정 루프(1220)의 대역폭에 따라 지연량이 반영된다. 다시 말하면, PLL 클럭 신호(CLK_PLL)는 외부 클럭 신호(CLK_EXT)의 노이즈 주파수와 위상 고정 루프(1220)의 대역폭이 서로 유사한 경우 그에 대응하는 지연량이 반영된다. 클럭 노이즈 검출부(1210)는 이를 검출하여 노이즈 검출 신호(DET_NIS)를 생성하고, 위상 고정 루프(1220)는 이렇게 생성된 노이즈 검출 신호(DET_NIS)에 응답하여 자신의 대역폭을 조절한다.The clock noise detector 1210 compares the phase of the external clock signal CLK_EXT with the phase of the PLL clock signal CLK_PLL to generate the noise detection signal DET_NIS. Here, the PLL clock signal CLK_PLL reflects the amount of delay according to the noise frequency of the external clock signal CLK_EXT and the bandwidth of the PLL 1220. In other words, the PLL clock signal CLK_PLL reflects the corresponding delay amount when the noise frequency of the external clock signal CLK_EXT and the bandwidth of the phase locked loop 1220 are similar to each other. The clock noise detector 1210 detects this and generates a noise detection signal DET_NIS, and the phase locked loop 1220 adjusts its bandwidth in response to the noise detection signal DET_NIS thus generated.

본 발명의 실시예에 따른 클럭 생성 회로는 외부 클럭 신호(CLK_EXT)의 노이즈 주파수에 따라 위상 고정 루프(1220)의 대역폭을 조절하는 것이 가능하며, 이는 곧 외부 클럭 신호(CLK_EXT)의 노이즈 주파수와 위상 고정 루프(1220)의 대역폭이 서로 다를 수 있도록 제어하는 것이 가능하다는 것을 의미한다.The clock generation circuit according to the embodiment of the present invention is capable of adjusting the bandwidth of the phase locked loop 1220 according to the noise frequency of the external clock signal CLK_EXT which is equivalent to the noise frequency of the external clock signal CLK_EXT and the phase It is possible to control the bandwidth of the fixed loop 1220 to be different from each other.

도 13 은 도 12 의 클럭 노이즈 검출부(1210)를 설명하기 위한 블록도이다.13 is a block diagram for explaining the clock noise detector 1210 of FIG.

도 13 을 참조하면, 클럭 노이즈 검출부(1210)는 제1 및 제2 지연부(1310, 1320)와, 제1 및 제2 위상 비교부(1330, 1340), 및 검출 신호 생성부(1350)를 구비ㅎ나다.13, the clock noise detector 1210 includes first and second delay units 1310 and 1320, first and second phase comparators 1330 and 1340, and a detection signal generator 1350 I have enough.

제1 지연부(1310)는 PLL 클럭 신호(CLK_PLL)에 예정된 지연량을 반영하여 제1 지연 신호(A)로 출력하고, 제2 지연부(1320)는 외부 클럭 신호(CLK_EXT)에 예정된 지연량을 반영하여 제2 지연 신호(B)로 출력한다. 이어서, 제1 위상 비교부(1330)는 제1 지연 신호(A)와 외부 클럭 신호(CLK_EXT)의 위상을 비교하여 제1 검출 신호(C)를 생성하고, 제2 위상 비교부(1340)는 PLL 클럭 신호(CLK_PLL)와 제2 지연 신호(B)의 위상을 비교하여 제2 검출 신호(D)를 생성한다. The first delay unit 1310 outputs a first delay signal A reflecting the predetermined delay amount to the PLL clock signal CLK_PLL and the second delay unit 1320 outputs the delay amount to the external clock signal CLK_EXT And outputs it as a second delayed signal (B). The first phase comparator 1330 compares the phases of the first delay signal A and the external clock signal CLK_EXT to generate a first detection signal C and the second phase comparator 1340 And compares the phase of the PLL clock signal CLK_PLL with the phase of the second delay signal B to generate the second detection signal D. [

이어서, 검출 신호 생성부(1350)는 제1 및 제2 검출 신호(C, D)에 응답하여 코드화된 노이즈 검출 신호(DET_NIS<0:n>)를 생성하기 위한 것으로, 검출 신호 출력부(1351)와, 디코딩부(1352)를 구비한다. 여기서, 검출 신호 출력부(1351)는 제1 및 제2 검출 신호(C, D)에 응답하여 노이즈 검출 신호(E)를 출력하고, 디코딩부(1352)는 이 노이즈 검출 신호(E)를 디코딩하여 코드화된 노이즈 검출 신호(DET_NIS<0:n>)를 출력한다.The detection signal generator 1350 generates a noise detection signal DET_NIS <0: n> coded in response to the first and second detection signals C and D, and the detection signal output unit 1351 And a decoding unit 1352, as shown in FIG. Here, the detection signal output unit 1351 outputs the noise detection signal E in response to the first and second detection signals C and D, and the decoding unit 1352 decodes the noise detection signal E And outputs a coded noise detection signal DET_NIS <0: n>.

도 14 및 도 15 는 도 13 의 클럭 노이즈 검출부(1210)의 동작을 설명하기 위한 동작 파형도이다.FIGS. 14 and 15 are operation waveform diagrams for explaining the operation of the clock noise detector 1210 of FIG.

우선, 도 14 는 외부 클럭 신호(CLK_EXT)의 노이즈 주파수와 위상 고정 루프의 대역폭이 서로 다른 경우이다. 도면에서 볼 수 있듯이, 이 경우 외부 클럭 신호(CLK_EXT)의 위상과 PLL 클럭 신호(CLK_PLL)의 위상이 거의 동일하다. 따라서, 제1 위상 비교부(1330)는 제1 지연 신호(A)와 외부 클럭 신호(CLK_EXT)의 위상을 비교하여 제1 검출 신호(C)를 논리'로우'로 출력하고, 제2 위상 비교부(1340)는 PLL 클럭 신호(CLK_PLL)와 제2 지연 신호(B)의 위상을 비교하여 제2 검출 신호(D)를 논리'하이'로 출력한다. 그리고, 검출 신호 출력부(1351)는 제1 및 제2 검출 신호(C, D)에 응답하여 노이즈 검출 신호(E)를 논리'로우'로 출력한다.14 shows a case where the noise frequency of the external clock signal CLK_EXT and the bandwidth of the phase locked loop are different from each other. As shown in the drawing, in this case, the phase of the external clock signal CLK_EXT and the phase of the PLL clock signal CLK_PLL are almost the same. Accordingly, the first phase comparator 1330 compares the phase of the first delay signal A with the phase of the external clock signal CLK_EXT to output the first detection signal C as a logic 'low' Unit 1340 compares the phase of the PLL clock signal CLK_PLL with the phase of the second delay signal B and outputs the second detection signal D as a logical high. The detection signal output unit 1351 outputs the noise detection signal E in a logic 'low' in response to the first and second detection signals C and D.

다음으로, 도 15 는 외부 클럭 신호(CLK_EXT)의 노이즈 주파수와 위상 고정 루프의 대역폭이 서로 유사한 경우이다. 도면에서 볼 수 있듯이, 이 경우 PLL 클럭 신호(CLK_PLL)의 위상은 외부 클럭 신호(CLK_EXT)의 위상보다 뒤지게 된다. 따라서, 제1 검출 신호(C)는 논리'로우'로 출력되고, 제2 검출 신호(D)는 논리'로우'로 출력되며, 노이즈 검출 신호(E)는 논리'하이'가 된다. Next, FIG. 15 shows a case where the noise frequency of the external clock signal CLK_EXT and the bandwidth of the phase locked loop are similar to each other. As shown in the drawing, in this case, the phase of the PLL clock signal CLK_PLL is behind the phase of the external clock signal CLK_EXT. Thus, the first detection signal C is output at a logic 'low', the second detection signal D is output at a logic 'low', and the noise detection signal E is at a logic 'high'.

한편, 도 13 의 디코딩부(1352)는 예컨대, 타이머와 카운터 회로로 구성될 수 있으며, 이 경우 노이즈 검출 신호(E)에 따라 카운팅된 값을 디코딩하여 코드화된 노이즈 검출 신호(DET_NIS<0:n>)를 생성하는 것이 가능하다. 여기서, 코드화된 노이즈 검출 신호(DET_NIS<0:n>)는 도 8 의 ①, ②, ③, ④ 중 적어도 하나의 구성을 제어하는 것이 가능하며, 이러한 제어 동작을 통해 위상 고정 루프(620)의 대역폭을 조절하는 것이 가능하다.13 may include a timer and a counter circuit. In this case, the decoding unit 1352 may decode the counted value according to the noise detection signal E to generate a coded noise detection signal DET_NIS <0: n &Gt;). Here, the coded noise detection signal DET_NIS <0: n> can control at least one of ①, ②, ③, and ④ in FIG. 8, and the phase locked loop 620 It is possible to adjust the bandwidth.

도 16 은 본 발명의 실시예에 따른 신호 전달 시스템을 설명하기 위한 블록도이다.16 is a block diagram illustrating a signal transmission system according to an embodiment of the present invention.

도 16 을 참조하면, 신호 전달 시스템은 송신 회로(1610)와, 수신 회로(1620)를 구비한다.Referring to FIG. 16, the signal transmission system includes a transmission circuit 1610 and a reception circuit 1620.

송신 회로(1610)는 소오스 클럭 신호인 외부 클럭 신호(CLK_EXT)를 생성하여 수신 회로(1620)로 전달하기 위한 것으로, 전원 노이즈 검출부(1611)와, 소오스 클럭 생성부(1612)를 구비한다. 여기서, 전원 노이즈 검출부(1611)는 소오스 클럭 생성부(1612)에 입력되는 전원 전압(VDD)의 노이즈 주파수를 검출하여 전원 노이즈 검출 신호(POW_NIS)를 생성하고, 소오스 클럭 생성부(1612)는 이 전원 노이즈 검출 신호(POW_NIS)에 응답하여 대역폭을 조절한다.The transmission circuit 1610 generates an external clock signal CLK_EXT as a source clock signal and transmits the generated external clock signal CLK_EXT to the reception circuit 1620. The transmission circuit 1610 includes a power source noise detection unit 1611 and a source clock generation unit 1612. The power supply noise detection unit 1611 detects the noise frequency of the power supply voltage VDD input to the source clock generation unit 1612 to generate a power supply noise detection signal POW_NIS and the source clock generation unit 1612 The bandwidth is adjusted in response to the power noise detection signal (POW_NIS).

수신 회로(1620)는 송신 회로(1610)로 부터 전달되는 외부 클럭 신호(CLK_EXT)에 응답하여 내부 클럭 신호(CLK_INN)를 생성하기 위한 것으로, 클럭 노이즈 검출부(1621)와, 내부 클럭 생성부(1622)를 구비한다. 여기서, 클럭 노이즈 검출부(1621)는 외부 클럭 신호(CLK_EXT)의 노이즈 주파수를 검출하여 클럭 노이즈 검출 신호(CLK_NIS)를 생성하고, 내부 클럭 생성부(1622)는 이 클럭 노이즈 검출 신호(CLK_NIS)에 응답하여 대역폭을 조절한다.The receiving circuit 1620 is for generating an internal clock signal CLK_INN in response to the external clock signal CLK_EXT transmitted from the transmitting circuit 1610 and includes a clock noise detector 1621, an internal clock generator 1622 . Here, the clock noise detector 1621 detects the noise frequency of the external clock signal CLK_EXT to generate the clock noise detection signal CLK_NIS, and the internal clock generator 1622 generates the clock noise detection signal CLK_NIS in response to the clock noise detection signal CLK_NIS To adjust the bandwidth.

본 발명의 실시예에 따른 신호 전달 시스템의 송신 회로(1610)는 전원 노이즈 검출 신호(POW_NIS)를 이용하여 외부 클럭 신호(CLK_EXT)를 생성하고, 수신 회로(1620)는 클럭 노이즈 검출 신호(CLK_NIS)를 이용하여 내부 클럭 신호(CLK_INN)를 생성하는 것이 가능하다. 다시 말하면, 본 발명의 실시예에 따른 신호 전달 시스템은 내부 클럭 신호(CLK_INN)를 생성하는데 있어서 전원 전압의 노이즈에 대한 지터를 1 차적으로 제거하고, 클럭 신호의 노이즈에 대한 지터를 2 차적으로 제거하는 것이 가능하다. 따라서, 이렇게 생성되는 내부 클럭 신호(CLK_INN)는 보다 안정적인 회로 동작을 보장해 줄 수 있다.
The transmission circuit 1610 of the signal transmission system according to the embodiment of the present invention generates the external clock signal CLK_EXT using the power supply noise detection signal POW_NIS and the reception circuit 1620 generates the clock noise detection signal CLK_NIS, It is possible to generate the internal clock signal CLK_INN. In other words, in the signal transmission system according to the embodiment of the present invention, in generating the internal clock signal CLK_INN, the jitter of the noise of the power supply voltage is firstly eliminated, and the jitter of the noise of the clock signal is secondarily eliminated It is possible to do. Therefore, the internal clock signal CLK_INN thus generated can ensure more stable circuit operation.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention.

뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
In addition, the logic gates and transistors exemplified in the above-described embodiments must be implemented in different positions and types according to the polarity of input signals.

210 : 노이즈 검출부
220 : 클럭 생성부210:
220: clock generator

Claims (25)

입력 정보에 포함되는 노이즈를 검출하여 노이즈 검출 신호를 생성하기 위한 노이즈 검출부; 및
상기 노이즈 검출 신호에 응답하여 자신의 대역폭을 조절하며, 상기 입력 정보에 대응하는 내부 클럭 신호를 생성하기 위한 내부 클럭 생성부를 구비하고,
상기 노이즈 검출부는,
예정된 기준 클럭 신호를 지연시키기 위한 고정 지연부;
상기 내부 클럭 생성부에 입력되는 전원 전압에 대응하는 지연량을 상기 기준 클럭 신호에 반영하기 위한 가변 지연부; 및
상기 고정 지연부의 출력 신호와 상기 가변 지연부의 출력 신호의 위상을 비교하여 상기 노이즈 검출 신호를 생성하기 위한 위상 비교부를 구비하는 것을 특징으로 하는 클럭 생성 회로.
A noise detector for detecting a noise included in input information and generating a noise detection signal; And
And an internal clock generator for adjusting an own bandwidth in response to the noise detection signal and generating an internal clock signal corresponding to the input information,
The noise detector may include:
A fixed delay unit for delaying a predetermined reference clock signal;
A variable delay unit for reflecting a delay amount corresponding to a power supply voltage input to the internal clock generation unit to the reference clock signal; And
And a phase comparator for comparing the output signal of the fixed delay unit and the output signal of the variable delay unit to generate the noise detection signal.
제1항에 있어서,
상기 입력 정보는 상기 내부 클럭 생성부에 입력되는 전원 전압 또는 상기 내부 클럭 생성부에 입력되는 클럭 신호를 포함하는 것을 특징으로 하는 클럭 생성 회로.
The method according to claim 1,
Wherein the input information includes a power supply voltage input to the internal clock generator or a clock signal input to the internal clock generator.
삭제delete 제1항에 있어서,
컷 오프 주파수가 설정되어 있으며, 상기 전원 전압을 입력받아 필터링하여 상기 가변 지연부에 인가하기 위한 필터링부를 더 구비하는 것을 특징으로 하는 클럭 생성 회로.
The method according to claim 1 ,
Further comprising a filtering unit for setting a cutoff frequency and filtering the received power voltage to apply the power voltage to the variable delay unit.
제1항에 있어서,
상기 노이즈 검출부는 상기 전원 전압의 노이즈 주파수를 검출하는 것을 특징으로 하는 클럭 생성 회로.
The method according to claim 1 ,
Wherein the noise detector detects the noise frequency of the power supply voltage.
삭제delete 전원 전압을 입력받아 내부 클럭 신호를 생성하기 위한 내부 클럭 생성부; 및
상기 내부 클럭 생성부의 대역폭에 대응하는 기준 주파수를 기준으로 상기 전원 전압의 노이즈 주파수를 검출하여 노이즈 검출 신호를 생성하기 위한 전원 노이즈 검출부를 구비하되,
상기 내부 클럭 생성부는 상기 노이즈 검출 신호에 응답하여 자신의 대역폭을 조절하는 것을 특징으로 하는 클럭 생성 회로.
An internal clock generator for receiving the power supply voltage and generating an internal clock signal; And
And a power supply noise detector for detecting a noise frequency of the power supply voltage based on a reference frequency corresponding to a bandwidth of the internal clock generator to generate a noise detection signal,
Wherein the internal clock generator adjusts its bandwidth in response to the noise detection signal.
제7항에 있어서,
상기 내부 클럭 생성부는 상기 전원 전압과 상기 노이즈 검출 신호를 입력받으며 상기 내부 클럭 신호를 생성하기 위한 위상 고정 루프인 것을 특징으로 하는 클럭 생성 회로.
8. The method of claim 7,
Wherein the internal clock generator is a phase locked loop for receiving the power supply voltage and the noise detection signal to generate the internal clock signal.
제7항에 있어서,
상기 전원 노이즈 검출부는,
상기 내부 클럭 생성부의 대역폭에 대응하는 제1 컷 오프 주파수를 설정하기 위한 제1 필터링부;
상기 내부 클럭 생성부의 대역폭에 대응하는 제2 컷 오프 주파수를 설정하기 위한 제2 필터링부;
상기 제1 및 제2 필터링부를 통해 출력되는 제1 및 제2 필터링 전원 전압을 인가받으며, 예정된 기준 클럭 신호에 상기 제1 및 제2 필터링 전원 전압에 대응하는 지연량을 각각 반영하여 출력하기 위한 제1 및 제2 가변 지연부; 및
상기 제1 및 제2 가변 지연부의 출력 신호의 위상을 비교하여 상기 노이즈 검출 신호를 생성하기 위한 검출 신호 생성부를 구비하는 것을 특징으로 하는 클럭 생성 회로.
8. The method of claim 7,
Wherein the power supply noise detector comprises:
A first filtering unit configured to set a first cutoff frequency corresponding to a bandwidth of the internal clock generator;
A second filtering unit for setting a second cutoff frequency corresponding to a bandwidth of the internal clock generator;
A first filtering unit for receiving first and second filtered power supply voltages output through the first and second filtering units and for reflecting the delayed amounts corresponding to the first and second filtering power supply voltages to a predetermined reference clock signal, 1 and a second variable delay unit; And
And a detection signal generator for comparing the phases of the output signals of the first and second variable delay units to generate the noise detection signal.
제9항에 있어서,
상기 제1 및 제2 필터링부 각각은 저항과 커패시터를 구비하는 필터 회로를 포함하며,
상기 저항 및 커패시터 중 적어도 어느 하나는 상기 해당 컷 오프 주파수를 설정하기 위하여 해당 소자의 고유 특성 값이 조절되는 것을 특징으로 하는 클럭 생성 회로.
10. The method of claim 9,
Wherein each of the first and second filtering portions includes a filter circuit having a resistor and a capacitor,
Wherein the at least one of the resistor and the capacitor adjusts an intrinsic characteristic value of the corresponding device to set the corresponding cutoff frequency.
제9항에 있어서,
상기 검출 신호 생성부는,
상기 제1 및 제2 가변 지연부의 출력 신호 각각에 예정된 지연 시간을 반영하기 위한 제1 및 제2 지연부;
상기 제2 가변 지연부의 출력 신호와 상기 제1 지연부의 출력 신호의 위상을 비교하기 위한 제1 위상 비교부;
상기 제1 가변 지연부의 출력 신호와 상기 제2 지연부의 출력 신호의 위상을 비교하기 위한 제2 위상 비교부; 및
상기 제1 및 제2 위상 비교부의 출력 신호에 응답하여 상기 노이즈 검출 신호를 출력하기 위한 검출 신호 출력부를 구비하는 클럭 생성 회로.
10. The method of claim 9,
Wherein the detection signal generating unit comprises:
First and second delay units for reflecting a predetermined delay time to output signals of the first and second variable delay units;
A first phase comparing unit for comparing a phase of an output signal of the second variable delay unit with an output signal of the first delay unit;
A second phase comparator for comparing the phase of the output signal of the first variable delay unit with the phase of the output signal of the second delay unit; And
And a detection signal output section for outputting the noise detection signal in response to an output signal of the first and second phase comparison sections.
외부 클럭 신호에 응답하여 내부 클럭 신호를 생성하기 위한 내부 클럭 생성부; 및
상기 외부 클럭 신호의 노이즈 주파수와 상기 내부 클럭 생성부의 대역폭에 대응하는 지연량이 반영된 상기 내부 클럭 신호의 위상을 검출하여 노이즈 검출 신호를 생성하기 위한 클럭 노이즈 검출부를 구비하되,
상기 내부 클럭 생성부는 상기 노이즈 검출 신호에 응답하여 자신의 대역폭을 조절하는 것을 특징으로 하는 클럭 생성 회로.
An internal clock generator for generating an internal clock signal in response to an external clock signal; And
And a clock noise detector for detecting a phase of the internal clock signal reflecting a noise amount of the external clock signal and a delay amount corresponding to a bandwidth of the internal clock generator to generate a noise detection signal,
Wherein the internal clock generator adjusts its bandwidth in response to the noise detection signal.
제12항에 있어서,
상기 내부 클럭 생성부는 상기 외부 클럭 신호와 상기 노이즈 검출 신호를 입력받으며 상기 내부 클럭 신호를 생성하기 위한 위상 고정 루프인 것을 특징으로 하는 클럭 생성 회로.
13. The method of claim 12,
Wherein the internal clock generator is a phase locked loop for receiving the external clock signal and the noise detection signal to generate the internal clock signal.
제12항에 있어서,
상기 클럭 노이즈 검출부는,
상기 내부 클럭 신호에 예정된 지연량을 반영하기 위한 제1 지연부;
상기 외부 클럭 신호에 예정된 지연량을 반영하기 위한 제2 지연부;
상기 제1 지연부의 출력 신호와 상기 외부 클럭 신호의 위상을 비교하기 위한 제1 위상 비교부;
상기 제2 지연부의 출력 신호와 상기 내부 클럭 신호의 위상을 비교하기 위한 제2 위상 비교부; 및
상기 제1 및 제2 위상 비교부의 출력 신호에 응답하여 상기 노이즈 검출 신호를 생성하기 위한 검출 신호 생성부를 구비하는 것을 특징으로 하는 클럭 생성 회로.
13. The method of claim 12,
Wherein the clock noise detector comprises:
A first delay unit for reflecting a predetermined delay amount in the internal clock signal;
A second delay unit for reflecting a predetermined delay amount to the external clock signal;
A first phase comparator for comparing the phase of the output signal of the first delay unit with the phase of the external clock signal;
A second phase comparator for comparing the phase of the output signal of the second delay unit with the phase of the internal clock signal; And
And a detection signal generation unit for generating the noise detection signal in response to the output signals of the first and second phase comparison units.
제12항에 있어서,
상기 노이즈 검출 신호를 디코딩하기 위한 디코딩부를 더 구비하는 것을 특징으로 하는 클럭 생성 회로.
13. The method of claim 12,
And a decoding unit for decoding the noise detection signal.
제7항 또는 제12항에 있어서,
상기 내부 클럭 생성부는 상기 내부 클럭 신호의 위상 차이에 응답하여 차지 펌핑 동작을 수행하는 차지 펌핑부를 구비하며,
상기 노이즈 검출 신호에 응답하여 상기 차지 펌핑부의 고유 특성 값을 조절하는 것을 특징으로 하는 클럭 생성 회로.
13. The method according to claim 7 or 12,
Wherein the internal clock generator includes a charge pumping unit for performing a charge pumping operation in response to a phase difference of the internal clock signal,
And adjusts an intrinsic characteristic value of the charge pumping section in response to the noise detection signal.
제7항 또는 제12항에 있어서,
상기 내부 클럭 생성부는 커패시터의 충/방전 동작을 통해 상기 내부 클럭 신호에 대응하는 제어 전압을 생성하기 위한 루프 필터링부를 구비하며,
상기 노이즈 검출 신호에 응답하여 상기 루프 필터링부의 고유 특성 값을 조절하는 것을 특징으로 하는 클럭 생성 회로.13. The method according to claim 7 or 12,
Wherein the internal clock generator includes a loop filtering unit for generating a control voltage corresponding to the internal clock signal through a charge / discharge operation of a capacitor,
And adjusts an intrinsic characteristic value of the loop filtering unit in response to the noise detection signal. 제7항 또는 제12항에 있어서,
상기 내부 클럭 생성부는 제어 전압에 대응하는 주파수를 가지는 상기 내부 클럭 신호를 발진 동작을 통해 생성하기 위한 전압 제어 발진부를 구비하며,
상기 노이즈 검출 신호에 응답하여 상기 전압 제어 발진부의 고유 특성 값을 조절하는 것을 특징으로 하는 클럭 생성 회로.
13. The method according to claim 7 or 12,
Wherein the internal clock generation unit includes a voltage control oscillation unit for generating the internal clock signal having a frequency corresponding to the control voltage through an oscillation operation,
And adjusts an intrinsic characteristic value of the voltage control oscillation unit in response to the noise detection signal.
제7항 또는 제12항에 있어서,
상기 내부 클럭 생성부는,
외부 클럭 신호를 분주하여 분주 클럭 신호를 생성하기 위한 제1 클럭 분주부; 및
상기 내부 클럭 신호를 분주하여 피드백 클럭 신호를 생성하기 위한 제2 클럭 분주부를 구비하며,
상기 노이즈 검출 신호에 응답하여 상기 제1 및 제2 클럭 분주부의 분주율을 조절하는 것을 특징으로 하는 클럭 생성 회로.
13. The method according to claim 7 or 12,
Wherein the internal clock generator comprises:
A first clock divider for dividing an external clock signal to generate a divided clock signal; And
And a second clock divider for dividing the internal clock signal to generate a feedback clock signal,
And adjusts the frequency division ratio of the first and second clock divider sections in response to the noise detection signal.
소오스 클럭 신호를 생성하는 소오스 클럭 생성부를 포함하는 송신부; 및
상기 소오스 클럭 신호를 입력받아 내부 클럭 신호를 생성하는 내부 클럭 생성부를 포함하는 수신부를 구비하되,
상기 소오스 클럭 생성부는 상기 소오스 클럭 생성부에 입력되는 전원 전압의 노이즈 주파수에 응답하여 대역폭이 조절되고, 상기 내부 클럭 생성부는 상기 소오스 클럭 신호의 노이즈 주파수에 응답하여 대역폭이 조절되는 것을 특징으로 하는 신호 전달 시스템.
A source clock generating unit for generating a source clock signal; And
And an internal clock generator for receiving the source clock signal and generating an internal clock signal,
Wherein the source clock generating unit adjusts a bandwidth in response to a noise frequency of a power supply voltage input to the source clock generating unit and the internal clock generating unit adjusts a bandwidth in response to a noise frequency of the source clock signal. Delivery system.
제20항에 있어서,
상기 송신부는,
상기 전원 전압의 노이즈 주파수를 검출하여 제1 노이즈 검출 신호를 생성하기 위한 전원 노이즈 검출부를 구비하며,
상기 소오스 클럭 생성부는 상기 제1 노이즈 검출 신호에 응답하여 대역폭이 조절되는 것을 특징으로 하는 신호 전달 시스템.
21. The method of claim 20,
The transmitter may further comprise:
And a power supply noise detector for detecting a noise frequency of the power supply voltage to generate a first noise detection signal,
Wherein the source clock generating unit adjusts the bandwidth in response to the first noise detection signal.
제20항에 있어서,
상기 수신부는,
상기 소오스 클럭 신호의 노이즈 주파수를 검출하여 제2 노이즈 검출 신호를 생성하기 위한 클럭 노이즈 검출부를 구비하며,
상기 내부 클럭 생성부는 상기 제2 노이즈 검출 신호에 응답하여 대역폭이 조절되는 것을 특징으로 하는 신호 전달 시스템.
21. The method of claim 20,
The receiver may further comprise:
And a clock noise detector for detecting a noise frequency of the source clock signal and generating a second noise detection signal,
Wherein the internal clock generating unit adjusts the bandwidth in response to the second noise detection signal.
소오스 클럭 신호의 생성 동작시 전원 전압의 노이즈 주파수를 검출하는 단계;
상기 소오스 클럭 신호의 수신 동작시 상기 소오스 클럭 신호의 노이즈 주파수를 검출하는 단계; 및
상기 소오스 클럭 신호에 응답하여 내부 클럭 신호를 생성하는 단계를 포함하고,
상기 소오스 클럭 신호를 생성하는 소오스 클럭 생성부는 상기 검출된 전원 전압의 노이즈 주파수에 응답하여 대역폭이 조절되는 것을 특징으로 하는 신호 전달 시스템의 동작 방법.
Detecting a noise frequency of a power supply voltage in a generation operation of a source clock signal;
Detecting a noise frequency of the source clock signal during a reception operation of the source clock signal; And
Generating an internal clock signal in response to the source clock signal,
Wherein the source clock generator for generating the source clock signal adjusts a bandwidth in response to a noise frequency of the detected power supply voltage.
제23항에 있어서,
상기 내부 클럭 신호를 생성하는 단계를 수행하는 내부 클럭 생성 회로는 상기 소오스 클럭 신호의 노이즈 주파수를 검출하는 단계의 출력 신호에 응답하여 대역폭이 조절되는 것을 특징으로 하는 신호 전달 시스템의 동작 방법.24. The method of claim 23,
Wherein the internal clock generating circuit performing the step of generating the internal clock signal is configured to adjust a bandwidth in response to an output signal of detecting a noise frequency of the source clock signal. 입력 정보에 포함되는 노이즈를 검출하여 노이즈 검출 신호를 생성하기 위한 노이즈 검출부; 및
상기 노이즈 검출 신호에 응답하여 자신의 대역폭을 조절하며, 상기 입력 정보에 대응하는 내부 클럭 신호를 생성하기 위한 내부 클럭 생성부를 구비하고,
상기 노이즈 검출부는,
상기 내부 클럭 생성부에 입력되는 클럭 신호를 지연시키기 위한 제1 지연부;
예정된 기준 클럭 신호를 지연시키기 위한 제2 지연부; 및
상기 제1 및 제2 지연부의 출력 신호의 위상을 비교하여 상기 노이즈 검출 신호를 생성하기 위한 위상 비교부를 구비하는 것을 특징으로 하는 클럭 생성 회로.A noise detector for detecting a noise included in input information and generating a noise detection signal; And
And an internal clock generator for adjusting an own bandwidth in response to the noise detection signal and generating an internal clock signal corresponding to the input information,
The noise detector may include:
A first delay unit for delaying a clock signal input to the internal clock generation unit;
A second delay unit for delaying a predetermined reference clock signal; And
And a phase comparator for comparing the phases of the output signals of the first and second delay units to generate the noise detection signal.
KR1020120033393A 2012-03-30 2012-03-30 Clock generator KR101996292B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120033393A KR101996292B1 (en) 2012-03-30 2012-03-30 Clock generator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120033393A KR101996292B1 (en) 2012-03-30 2012-03-30 Clock generator

Publications (2)

Publication Number Publication Date
KR20130110989A KR20130110989A (en) 2013-10-10
KR101996292B1 true KR101996292B1 (en) 2019-07-05

Family

ID=49632719

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120033393A KR101996292B1 (en) 2012-03-30 2012-03-30 Clock generator

Country Status (1)

Country Link
KR (1) KR101996292B1 (en)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102252092B1 (en) * 2015-05-21 2021-05-17 삼성전자주식회사 Noise measuring device
TW202341663A (en) 2017-11-15 2023-10-16 以色列商普騰泰克斯有限公司 Integrated circuit margin measurement and failure prediction device
CN111684292B (en) * 2017-11-23 2023-06-20 普罗泰克斯公司 Integrated circuit pad fault detection
US11740281B2 (en) 2018-01-08 2023-08-29 Proteantecs Ltd. Integrated circuit degradation estimation and time-of-failure prediction using workload and margin sensing
US11408932B2 (en) 2018-01-08 2022-08-09 Proteantecs Ltd. Integrated circuit workload, temperature and/or subthreshold leakage sensor
TWI828676B (en) 2018-04-16 2024-01-11 以色列商普騰泰克斯有限公司 Methods for integrated circuit profiling and anomaly detection and relevant computer program products
CN112868016A (en) 2018-06-19 2021-05-28 普罗泰克斯公司 Efficient integrated circuit simulation and testing
JP7419380B2 (en) 2018-12-30 2024-01-22 プロテアンテックス リミテッド Integrated circuit I/O integrity and degradation monitoring
TW202127252A (en) 2019-12-04 2021-07-16 以色列商普騰泰克斯有限公司 Memory device degradation monitoring
CN115461632A (en) 2020-04-20 2022-12-09 普腾泰克斯有限公司 Die-to-die connectivity monitoring

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7545858B2 (en) * 2004-06-29 2009-06-09 Agilent Technologies, Inc. Method of measuring jitter frequency response

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7545858B2 (en) * 2004-06-29 2009-06-09 Agilent Technologies, Inc. Method of measuring jitter frequency response

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
E. Alon 외, "Circuits and Techniques for High-Resolution Measurement of On-Chip Power Supply Noise," IEEE Journal of Solid-State Circuits, vol. 40, no. 4, pp. 820-828, 2005. 04.*

Also Published As

Publication number Publication date
KR20130110989A (en) 2013-10-10

Similar Documents

Publication Publication Date Title
KR101996292B1 (en) Clock generator
US9065607B2 (en) Clock data recovery circuit, data reception apparatus, and data transmission and reception system
US7199634B2 (en) Duty cycle correction circuits suitable for use in delay-locked loops and methods of correcting duty cycles of periodic signals
KR101083639B1 (en) Semiconductor device and operating method for the same
US8232822B2 (en) Charge pump and phase-detecting apparatus, phase-locked loop and delay-locked loop using the same
KR101950320B1 (en) Phase detection circuit and synchronization circuit using the same
KR20190139007A (en) Assymetric pulse width comparator circuit and clock phase correction circuit including the same
US9537490B2 (en) Duty cycle detection circuit and semiconductor apparatus including the same
US8686768B2 (en) Phase locked loop
US20030214332A1 (en) Phase locked loop with low steady state phase errors and calibration circuit for the same
US9374038B2 (en) Phase frequency detector circuit
US20110156767A1 (en) Delay locked loop and method for driving the same
KR101563438B1 (en) Injection locked frequency divider capable of adjusting oscillation frequency
US10018970B2 (en) Time-to-digital system and associated frequency synthesizer
US20100164573A1 (en) Semiconductor device
US20110001525A1 (en) Delay locked loop circuit
KR101252191B1 (en) Clock and Data Recovery
KR101252190B1 (en) Clock and Data Recovery Circuit
US20120076180A1 (en) Phase-locked loop and radio communication device
US7605663B2 (en) Method and apparatus for stabilizing output frequency of PLL (phase lock loop) and phase lock loop thereof
KR101901321B1 (en) Clock generation device and method thereof
US7876148B2 (en) Low pass filter and lock detector circuit
US20090167386A1 (en) Charge pumping circuit, clock synchronization circuit having the charge pumping circuit, and method for operating the clock synchronization circuit
KR20210092412A (en) Frequency Synthesizer With Auto Frequency Calibrator Robust To Initial Phase Error
US8265218B2 (en) Phase detection circuit

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right