KR101990082B1 - 다중 모의표적신호 발생장치 - Google Patents

Abstract

본 발명은 외부로부터 제어 신호 및 파형 정보를 입력하는 통신 제어 모듈; 상기 통신 제어 모듈로부터의 파형 정보를 이용하여 다중 모의표적신호를 발생시키는 디지털 고주파 기억 장치; 상기 다중 모의표적신호의 주파수를 변환하여 외부로 출력하는 컨버터; 및 기준 클럭에 동기되어 로컬 신호를 상기 컨버터에 제공하는 로컬 신호 합성부를 포함하는 다중 모의표적신호 발생장치를 제공한다.

Description

다중 모의표적신호 발생장치{Multiple simulated target signal generating apparatus having the same}

본 발명은 다중 모의표적신호 발생장치에 관한 것으로, 특히 디지털 고주파 기억 장치(Digital Radio Frequency Memory; 이하 DRFM라 함)을 이용한 다중 모의표적신호 발생장치에 관한 것이다.

유도 무장은 표적 또는 목표에 도달할 때까지 특정 방법에 의해 유도되는 장치를 구비한 무기를 말한다. 유도 무장은 유도 장치에 의해 비행체의 비행 방향, 속도 등을 제어함으로써 정밀한 표적의 타격을 가능하게 한다.

유도 무장의 유도 방식은 크게 지령 유도(command guidance), 호밍 유도(homing guidance) 및 항법 유도(navigational guidance)로 구분될 수 있다. 지령 유도는 유도 무장 외부에서 유도 신호를 산출하여 유도 무장에 전달하는 방식으로서 유선 지령, 무선 지령 및 레이더 지령 등이 이에 해당한다. 호밍 유도는 미사일에 내장된 탐색기(seeker)에 의해 표적을 탐색하고 포착하여 추적하는 유도 방식으로 탐색기의 작동 방식에 따라 능동, 반능동 및 수동으로 구분될 수 있다. 항법 유도는 유도 무장 자체에서 속도와 방향 또는 위성, 지형사진 등의 정보를 이용하여 표적으로 유도되는 방식으로서, 관성, 지측, 천측 유도 등의 방식이 있다.

한편, 차세대 정밀 타격의 정확도가 요구되는 유도 무기와, 고고도 운영 환경이 요구되는 무인 항공기 등은 지형 정보를 이용한 항법 유도 방식으로 유도될 수 있다. 또한, 항법 유도 방식의 유도 무장을 시험하기 위해 다양한 지형(고도), 속도 및 각도, 재밍 등의 상황을 시험할 수 있다.

그런데, 고도를 모의하는 모의기는 대부분 광 지연부를 통해 신호를 지연 통과시켜 한번에 단일 고도만을 모의한다. 이러한 광 지연부를 이용한 단일 고도 모의기가 한국등록특허 제10-0971766호에 제시되어 있다. 선행 특허에 제시된 고도를 모의하는 모의기는 광 지연부를 RF 스위치를 통해 신호를 지연시켜 고도를 모의하기 때문에 연속적인 고도 변화를 모의하기 어렵다. 또한, 단일 고도만을 모의할 수 있고, 비행체의 속도에 따른 도플러 신호와 각도를 모의할 수 없다.

한국등록특허 제10-0971766호

본 발명은 유도 장치를 모의하기 위한 다중 모의표적신호 발생장치를 제공한다.

본 발명은 DRFM을 이용한 다중 모의표적신호 발생장치를 제공한다.

본 발명은 DRFM을 이용하여 다양한 지형(고도), 속도 및 각도, 재밍 등의 상황을 시험할 수 있는 다중 모의표적신호 발생장치를 제공한다.

본 발명의 일 양태에 따른 다중 모의표적신호 발생장치는 기준 클럭을 발생시키는 기준 클럭 발생부; CPI 클럭을 수신하는 동기 펄스 수신 모듈; 외부로부터 제어 신호 및 파형 정보를 입력하는 통신 제어 모듈; 상기 기준 클럭 및 CPI 클럭에 동기되어 상기 파형 정보를 이용하여 다중 모의표적신호를 발생시키는 디지털 고주파 기억 장치; 상기 다중 모의표적신호의 주파수를 변환하여 외부로 출력하는 컨버터; 및 기준 클럭에 동기되어 로컬 신호를 상기 컨버터에 제공하는 로컬 신호 합성부를 포함하고, 상기 기준 클럭 발생부는 지형 대조 항법 장치의 클럭 신호에 따라 상기 기준 클럭을 발생시키고, 상기 동기 펄스 수신 모듈은 상기 지형 대조 항법 장치로부터 상기 CPI 클럭을 수신하며, 상기 디지털 고주파 기억 장치는 상기 기준 클럭 및 CPI 클럭에 따라 지형 대조 항법 장치와 동기되고, 상기 컨버터는 디지털 고주파 기억 장치로부터 입력된 다중 모의표적신호의 주파수를 상향 변환시키는 복수의 업 컨버터와, 지형 대조 항법 장치로부터 입력되는 신호의 주파수를 하향 변환시키는 다운 컨버터를 포함한다.

상기 다운 컨버터를 통해 주파수 하향 변환된 신호를 입력하여 수신 신호를 검출하는 수신 파워 검출부와, 상기 업 컨버터의 주파수 상향 신호를 지형 대조 항법 장치로 공급하고, 지형 대조 항법 장치로부터 입력되는 신호를 다운 컨버터로 공급하는 서큘레이터를 더 포함할 수 있다.

본 발명의 또다른 양태에 따른 모의 표적 시뮬레이션 장치는 제어 신호 및 파형 정보를 생성하는 제어 컴퓨터; 상기 제어 컴퓨터로부터 제어 신호 및 파형 정보를 입력하여 다중 모의표적신호를 발생시키는 다중 모의표적신호 발생장치; 및 상기 다중 모의표적신호 발생장치로부터 공급된 신호에 따라 기능 및 성능을 시험하는 지형 대조 항법 장치를 포함하고, 상기 다중 모의표적신호 발생장치는 상기 지형 대조 항법 장치의 클럭 및 CPI에 동기된다.

본 발명의 실시 예들에 따른 다중 모의표적신호 발생장치는 DRFM을 포함하고, DRFM이 기준 클럭 발생부 및 동기 펄스 수신 모듈이 지형 대조 항법 장치로부터 클럭 및 CPI를 입력받고, 통신 제어 모듈을 통해 제어 컴퓨터로부터 제어 신호 및 파형 정보를 입력받아 다양한 지형, 속도, 각도 및 재밍 등 다양한 상황에 따른 다중 모의표적신호를 생성할 수 있다. 또한, 생성된 모의 표적 신호는 업 컨버터를 통해 RF 신호로 변환되어 지형 대조 항법 장치로 공급되어 지형 대조 항법 장치의 기능 및 성능을 시험하는데 이용될 수 있다.

따라서, DRFM을 이용한 표적 모의 시뮬레이터를 설계할 수 있고, 다중 표적 모의 신호를 발생하여 차세대 정밀 타격 유도 무기 및 유/무인기 항법 정확도를 크게 향상시킬 수 있다.

도 1은 본 발명의 일 실시 예에 따른 다중 모의표적신호 발생장치를 설명하기 위한 블럭도.
도 2는 본 발명에 이용되는 CPI와 PRI의 관계를 설명하기 위한 개략도.
도 3은 본 발명에 따른 다중 모의표적신호 발생장치와 지형 대조 항법 장치의 신호 관계를 설명하기 위한 개략도.
도 4는 본 발명의 일 실시 예에 따른 다중 모의표적 신호 발생 장치의 DRFM의 내부 구성도.
도 5는 본 발명의 일 실시 예에 따른 DRFM의 FPGA의 구성을 설명하기 위한 블록도.
도 6은 본 발명의 일 실시 예에 따른 FPGA 내부의 다중 모의표적신호의 생성 방법을 설명하기 위한 개략도.
도 7 내지 도 9는 본 발명의 FPGA 내에서의 신호 발생 방법을 설명하기 위한 개략도.
도 10은 본 발명의 일 실시 예에 따른 FPGA의 재밍 신호 발생을 설명하기 위한 개략도.
도 11은 본 발명의 일 실시 예에 따른 FPGA의 순차 처리부의 구동 방법을 설명하기 위한 개략도.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1은 본 발명의 일 실시 예에 따른 다중 모의표적신호 발생장치를 설명하기 위한 블럭도로서, 다중 모의표적신호 발생장치와 그 주변 장치를 도시한 블럭도이다. 즉, 도 1은 본 발명의 일 실시 예에 따른 다중 모의표적신호 발생장치를 포함하는 모의 표적 시뮬레이션 장치의 블럭도이다. 또한, 도 2는 본 발명에 이용되는 CPI와 PRI의 관계를 설명하기 위한 개략도이며, 도 3은 본 발명에 따른 다중 모의표적신호 발생장치와 지형 대조 항법 장치의 발생 신호 관계를 설명하기 위한 개략도이다. 그리고, 도 4는 본 발명의 일 실시 예에 따른 다중 모의표적 신호 발생 장치의 DRFM의 내부 구성도이다.

도 1을 참조하면, 본 발명의 일 실시 예에 따른 다중 모의표적 신호 발생 장치(1000)는 기준 클럭 발생부(100), 통신 제어 모듈(200), 동기 펄스 수신 모듈(300), 전원 공급부(400), DRFM(500), 로컬 신호 합성부(Local oscillate synthesizer)(600), 복수의 컨버터(700), 수신 파워 검출부(800) 및 서큘레이터(900)를 포함할 수 있다. 또한, 이러한 다중 모의표적신호 발생장치(1000)는 지형 대조 항법 장치(2000)와 연동될 수 있다. 즉, 다중 모의표적신호 발생장치(1000)는 지형 대조 항법 장치(2000)를 시험하기 위한 신호 발생 장치이다. 다중 모의 신호 발생 장치(1000)는 지형 대조 항법 장치(2000)로부터 동기 신호를 입력받아 동기화되어 동작하며, 제어 컴퓨터(3000)로부터 제어 명령을 수신하여 위상(각도), 거리(시간 지연), 도플러(속도)등의 모의 신호를 생성하여 지형 대조 항법 장치(2000)로 송신하는 기능을 갖는다. 이러한 본 발명의 일 실시 예에 따른 다중 모의 표적 신호 발생 장치의 구성을 상세히 설명하면 다음과 같다.

기준 클럭 발생부(100)는 지형 대조 항법 장치(2000)와 연동되어 기준 클럭을 발생시킬 수 있다. 즉, 기준 클럭 발생부(100)는 지형 대조 항법 장치(2000)와 다중 모의표적신호 발생장치(1000)의 동기를 위해 지형 대조 항법 장치(2000)로부터 제공되는 10㎒ 클럭을 사용하여 전체 장비가 동기되어 동작되도록 한다. 기준 클럭 발생부(100)는 클럭을 발생시켜 DRFM(500) 및 로컬 발진 합성부(600) 등에 공급한다. DRFM(500) 및 로컬 발진 합성부(600)는 기준 클럭에 동기되어 구동될 수 있다. 또한, 기준 클럭 발생부(100)는 전원 공급부(400)로부터 전원을 공급받아 구동될 수 있다. 즉, 기준 클럭 발생부(100)는 전원 공급부(400)로부터 전원을 공급받고 지형 대조 항법 장치(2000)로부터 클럭을 제공받아 기준 클럭을 발생시켜 DRFM(500) 및 로컬 발진 합성부(600) 등에 공급하고, 그에 따라 다중 모의 신호 발생 장치(1000)가 동기화되어 동작되도록 한다.

통신 제어 모듈(200)은 다중 모의표적신호 발생장치(1000)의 신호 발생을 제어하는 제어 컴퓨터(3000)와의 통신을 담당한다. 통신 제어 모듈(200)은 제어 컴퓨터(3000)와 연결되어 제어 컴퓨터(3000)로부터 제어 신호 및 파형 정보를 입력한다. 또한, 통신 제어 모듈(200)은 제어 컴퓨터(3000)로부터 입력된 제어 신호 등을 DRFM(500)으로 전송한다. 즉, 통신 제어 모듈(200)은 제어 컴퓨터(3000)로부터 제어 신호를 입력받아 DRFM(500)에 전달함으로써 사용자의 제어에 따라 DRFM(500)이 제어되도록 할 수 있다. 또한, 통신 제어 모듈(200)은 다중 모의표적신호를 발생시키기 위한 파형 정보를 제어 컴퓨터(3000)로부터 입력하여 DRFM(500)에 전달한다. 따라서, DRFM(500)은 사용자의 파형 정보에 따라 다양한 지형, 속도 및 각도, 그리도 재밍 등의 상황에 따른 다중 모의표적신호를 생성할 수 있다. 한편, 통신 제어 모듈(200)은 다중 모의표적신호 발생장치(1000)의 동작을 모니터링하도록 한다. 즉, 통신 제어 모듈(200)은 제어 컴퓨터(3000)와 연결되어 신호 발생 장치(1000)의 동작 상태를 제어 컴퓨터(3000)에 제공할 수 있다. 따라서, 사용자가 제어 컴퓨터(3000)를 통해 신호 발생 장치(1000)의 동작 상태를 관찰하고 제어할 수 있다.

동기 펄스 수신 모듈(300)은 코히어런트 펄스 인테그레이션(Coherent Pulse Integration; CPI) 클럭을 수신하여 공급하는 역할을 수행한다. 즉, 동기 펄스 수신 모듈(300)은 기준 클럭으로부터 동기되어 실제 RF 파형 발생 구간(시간)을 정의하는 CPI 클럭을 지형 대조 항법 장치(2000)로부터 수신하여 DRFM(500)으로 공급한다. 여기서, CPI는 유한한 펄스 리퓨테이션 인터벌(Pulse Reputation Interval; PRI)의 집합체이며, PRI 단위로 RF 신호를 발생시킨다. CPI는 수십 내지 수백개의 PRI의 집합체이며, 동일한 CPI내 PRI 구간에서는 동일한 정보를 가지는 파형의 신호를 발생시킬 수 있고, CPI 별로 다른 정보를 발생할 수 있다. CPI와 PRI의 관계를 도 2에 도시하였다.

전원 공급부(400)는 외부로부터 전원을 공급받아 다중 모의표적신호 발생장치(1000)를 구동시키기 위한 전원을 생성하여 공급한다. 즉, 전원 공급부(400)는 외부로부터 AC 전원을 공급받아 DC 전원을 생성하여 다중 모의표적신호 발생장치(1000)의 내부 구성에 공급한다. 이때, 전원 공급부(400)는 다중 모의표적신호 발생장치(1000)의 내부 구성 부품에 따라 적어도 하나의 DC 전원을 생성할 수 있다. 즉, 하나의 DC 전원을 생성하여 다중 모의표적신호 발생장치(1000)의 내부 구성 부품 전체에 공급할 수 있고, 내부 구성 부품 각각의 구동 전원에 따라 복수의 DC 전원을 생성하여 공급할 수 있다.

DRFM(500)은 제어 컴퓨터(3000)로부터 수신된 사용자의 제어 및 파형 정보에 따라 다양한 지형, 속도 및 각도, 그리도 재밍 등의 상황에 따른 다중 모의표적신호를 생성하여 저장할 수 있다. 즉, DRFM(500)은 파형 정보에 따라 대역폭, 펄스폭, 위상(도플러), 지연 시간 등을 적용하여 거리/각도 등을 모사한 RF 신호를 발생한다. 이러한 DRFM(500)은 도 4에 도시된 바와 같이 디지털부 및 아날로그부로 나뉠 수 있으며, 디지털부는 메인 재설정가능 반도체(Field-Programmable Gate Array; 이하 FPGA라 함)(510)과, 복수의 메모리(520)를 포함할 수 있고, 아날로그부는 서브 FPGA(530), 밸룬(540), PLL(550), 클럭부(560), 그리고 복수의 디지털 아날로그 컨버터(570)을 포함할 수 있다. FPGA는 프로그램이 가능한 로직 칩의 한 형태이다. 이러한 DRFM(500)은 도 4를 이용하여 추후 상세히 설명한다.

로컬 신호 합성부(600)는 기준 클럭에 동기화되어 동작되며, 로컬 신호를 합성하여 복수의 컨버터(700)로 전달한다. 즉, 로컬 신호 합성부(600)는 기준 클럭 발생부(100)로부터 기준 클럭을 입력받아 복수의 컨버터(700)에서 사용되는 주파수를 합성(생성)하여 복수의 컨버터(700)에 분배한다.

복수의 컨버터(700)는 적어도 하나의 업 컨버터(710)와 적어도 하나의 다운 컨버터(720)를 포함한다. 여기서, 본 실시 예는 업 컨버터(710)가 복수, 예를 들어 세개 구비되고, 다운 컨버터(720)가 하나 구비된다. 즉, 컨버터(700)는 제 1 내지 제 3 업 컨버터(711, 712, 713)과, 하나의 다운 컨버터(720)를 포함한다. 업 컨버터(710)는 DRFM(500)으로부터 출력되는 신호를 입력하여 주파수를 상향 변환시킨다. 즉, DRFM(500)로부터 생성되는 RF 신호는 저대역(낮은 주파수)이므로 이를 실제 지형 대조 항법 장치(2000)에서 사용되는 주파수 대역으로 만들기 위해서는 주파수를 높여야 하는데, 이러한 역할을 업 컨버터(710)가 담당한다. 또한, 다운 컨버터(720)는 외부로부터 서큘레이터(900)를 통해 입력되는 신호의 주파수를 하향 변환시킨다. 즉, 다운 컨버터(720)는 수신된 RF 신호를 수신 파워 검출부(800)의 입력 주파수에 맞게 하향 변환시켜 수신 파워 검출부(800)로 전달한다. 한편, 제 1 내지 제 3 업 컨버터(711, 712, 713)는 지형 대조 항법 장치(2000)와 연결되어 주파수 상향 변환된 신호를 지형 대조 항법 장치(2000)로 전달되고, 지형 대조 항법 장치(2000)의 안테나를 통해 방사될 수 있다. 이때, 제 1 및 제 3 업 컨버터(711, 713)의 신호는 지형 대조 항법 장치(2000)에 직접 공급되고 제 2 업 컨버터(712)의 신호를 서큘레이터(900)를 통해 지형 대조 항법 장치(2000)에 공급될 수 있다.

수신 파워 검출부(800)는 다운 컨버터(720)를 통해 주파수 하향 변환된 신호를 입력하여 수신 신호를 검출한다. 이때, 수신 파워 검출부(800)는 수신된 RF 신호를 전압으로 변환하고, 그에 따라 디지털 회로 부분에서 RF 신호의 입력 여부를 확인할 수 있다. 즉, 수신 파워 검출부(800)는 RF 신호의 수신 여부를 검출하기 위해 마련될 수 있다.

서큘레이터(900)는 다중 모의표적신호 발생장치(1000)의 신호를 지형 대조 항법 장치(2000)에 공급하고, 지형 대조 항법 장치(2000)로부터 입력되는 신호를 다중 모의표적신호 발생장치(1000)에 공급한다. 이때, 서큘레이터(900)는 제 2 업 컨버터(712)로부터의 송신 신호를 지형 대조 항법 장치(2000)로 공급하고, 지형 대조 항법 장치(2000)로부터의 수신 신호를 다운 컨버터(720)로 공급한다. 즉, 서큘레이터(900)는 제어에 따라 다중 모의표적신호 발생장치(1000) 내에서 RF 신호의 입력과 출력의 방향을 변환하여 송신 신호와 수신 신호의 경로를 설정할 수 있다.

한편, 지형 대조 항법 장치(2000)는 다중 모의표적신호 발생장치(1000)로부터 신호를 공급받아 기능 및 성능을 시험하고자 하는 장치이다. 즉, 지형 대조 항법 장치(2000)는 다중 모의표적신호 발생장치(1000)에 의해 발생된 신호에 따라 기능 및 성능을 시험할 수 있다. 도 3에 도시된 바와 같이 지형 대조 항법 장치(2000)는 CPI와 PRI의 관계에 따라 소정 파형의 RF 신호를 발생시킨다. 즉, CPI의 한 주기 동안 복수의 RF 신호를 발생시킨다. 이때, 주파수, 대역폭, 위상, 거리 지연 등에 따라 RF 신호를 발생시킨다. 또한, 다중 모의표적신호 발생장치(1000)는 지형 대조 항법 장치(2000)에 동기되어 지형 대조 항법 장치(2000)의 PRI에 따라 소정 파형의 RF 신호를 발생시킨다. 이때, RF 신호가 발생되고 다음 RF 신호가 발생되기 까지의 시간 동안 모의 RF 신호가 발생되고, RF 신호가 발생된 후 모의 RF 신호가 발생되기 까지 시간이 지연되어 돌아오는 신호가 모의될 수 있다. 한편, 모의 RF 신호는 주파수, 대역폭, 위상 및 거리 지연 등에 따라 발생될 수 있다. 거리 모의 신호는 지형 대조 항법 장치(2000)에서 발생된 신호로부터 다중 모의 신호 발생 장치(1000)에서 모의 거리만큼 지연된 신호를 발생시킬 수 있다. 각도(위상) 모의 신호는 3개의 채널에 대해 서로 다른 위상 신호를 발생시킴으로써 발생시킬 수 있다. 즉, 제 1 내지 제 3 업 컨버터(711, 712, 713)로부터 서로 다른 위상의 신호를 발생하도록 하여 각도(위상) 모의 신호를 발생시킬 수 있다. 그리고, 속도(도플러) 모의 신호는 모의 속도만큼 도플러 주파수를 가감하여 발생시킬 수 있다. 한편, 지형 대조 항법 장치(2000)는 복수의 안테나(2100)를 포함할 수 있다. 예를 들어, 제 1 업 컨버터(711)와 연결된 제 1 안테나(2110)와, 서큘레이터(900)와 연결된 제 2 안테나(2120)와, 제 3 업 컨버터(2300)와 연결된 제 3 안테나(2130)를 포함할 수 있다. 즉, 제 1 안테나(2110)는 제 1 업 컨버터(711)로부터 RF 신호를 수신하여 방사하고, 제 3 안테나(2130)는 제 3 업 컨버터(713)로부터 RF 신호를 수신하여 방사한다. 또한, 제 2 안테나(2120)는 제 2 업 컨버터(712)의 RF 신호를 서큘레이터(900)를 통해 수신하여 방사하며, 외부로부터 수신된 RF 신호를 서큘레이터(900)를 통해 다운 컨버터(720)으로 전달한다.

상기한 바와 같은 본 발명의 일 실시 예에 따른 다중 모의표적신호 발생장치(1000)의 구동 방법을 간략하게 설명하면 다음과 같다.

외부로부터 전원이 공급되면, 전원 공급부(400)는 다중 모의표적신호 발생장치(1000)의 내부 구성 수단의 구동을 위한 적어도 하나의 전원을 생성한다. 즉, 전원 공급부(400)는 외부로부터 교류 전압을 공급받아 기준 클럭 발생기(100), 통신 제어 모듈(200), 동기 펄스 수신 모듈(300) 등의 구동을 위한 적어도 하나의 직류 전원을 생성한다. 이때, 다중 모의표적신호 발생장치(1000)의 내부 구성 수단은 동일 레벨의 전원에 의해 구동될 수도 있고, 적어도 하나가 다른 레벨의 전원에 의해 구동될 수 있다. 따라서, 전원 공급부(400)는 다중 모의표적신호 발생장치(1000)의 내부 구성 수단 각각의 구동에 필요한 직류 전원을 생성할 수 있다. 또한, 전원 공급부(400)로부터 전원이 공급됨으로써 다중 모의표적신호 발생장치(1000)가 인에이블될 수 있다.

기준 클럭 발생부(100)는 지형 대조 항법 장치(2000)로부터 클럭을 수신하여 기준 클럭 신호를 발생시켜 DRFM(500) 및 로컬 신호 합성기(600) 등으로 각각 공급한다. 기준 클럭 신호에 동기화되어 DRFM(500) 및 로컬 신호 합성기(600)는 구동될 수 있다. 즉, 기준 클럭 발생부(100)는 지형 대조 항법 장치(2000)와 다중 모의표적신호 발생장치(1000)를 동기시키기 위해 지형 대조 항법 장치(2000)로부터 제공되는 클럭을 이용하여 기준 클럭을 생성하고, 기준 클럭을 제공하여 전체 장치가 동기되어 동작되도록 한다. 또한, 동기 펄스 수신 모듈(300)로부터 펄스 신호가 생성되어 DRFM(500)에 공급될 수 있다. 즉, 동기 펄스 수신 모듈(300)은 지형 대조 항법 장치(2000)로부터 입력되는 CPI 클럭에 동기된 신호를 생성하여 DRFM(500)에 공급할 수 있다.

그리고, 통신 제어 모듈(200)을 통해 외부로부터 제어 신호, 파형 정보 등이 DRFM(500)으로 입력된다. DRFM(500)은 통신 제어 모듈(200)을 통해 외부로부터 제어 신호와 다양한 지형, 속도 및 각도, 그리도 재밍 등의 상황에 따른 파형 정보를 입력하고 그에 따른 다중 모의표적신호를 생성하여 저장할 수 있다. 이때, DRFM(500)은 다양한 지형, 다양한 속도, 다양한 각도, 그리고 다양한 재밍 등 다양한 상황 각각에 따른 모의 표적 신호를 생성할 수 있다.

DRFM(500)으로부터 생성된 신호는 업 컨버터(710)로 공급된다. 또한, 업 컨버터(710)는 로컬 신호 합성기(600)의 신호에 의해 구동될 수 있다. 즉, 업 컨버터(710)는 로컬 신호 합성기(600)로부터의 로컬 신호에 따라 구동되어 DRFM(500)으로부터의 신호를 주파수 상향 변환시킨다. 즉, 업 컨버터(710)는 DRFM(500)으로부터 모의 표적 신호를 공급받아 이를 주파수 상향 변환시켜 RF 신호를 생성한다. 업 컨버터(710)에 의해 생성된 RF 신호는 지형 대조 항법 장치(2000)로 공급되고 안테나(2100)를 통해 방사될 수 있다.

한편, 지형 대조 항법 장치(2000)로부터 수신 신호가 입력될 수 있는데, 수신 신호는 서큘레이터(900)를 통해 다운 컨버터(720)로 공급되고, 다운 컨버터(720)는 수신 신호를 주파수 하향 변환시켜 RF 신호를 생성한다. 또한, 다운 컨버터(720)에 의해 생성된 RF 신호는 수신 파워 검출부(800)로 전달된다. 수신 파워 검출부(800)는 RF 신호를 전압으로 변경하여 디지털 회로 부분에 RF 신호의 입력 여부를 확인할 수 있도록 한다.

또한, 이러한 다중 모의표적신호 발생장치(1000) 내의 구동 형태를 통신 제어 모듈(200)을 통해 제어 컴퓨터(3000)에 공급하고, 그에 따라 사용자가 모니터링할 수 있다.

상기한 바와 같이 본 발명의 일 실시 예에 따른 다중 모의표적신호 발생장치(1000)는 기준 클럭 발생부(100) 및 동기 펄스 수신 모듈(300)이 지형 대조 항법 장치(2000)로부터 클럭 및 CPI를 공급받아 DRFM(500)으로 공급하고, 통신 제어 모듈(200)을 통해 제어 컴퓨터(3000)로부터 제어 신호 및 파형 정보가 DRFM(500)으로 공급되어 다양한 지형, 다양한 속도, 다양한 각도, 그리고 다양한 재밍 등 다양한 상황 각각에 따른 모의 표적 신호를 생성할 수 있다. 또한, 생성된 모의 표적 신호는 업 컨버터(710)를 통해 RF 신호로 변환되어 지형 대조 항법 장치(2000)로 공급되어 지형 대조 항법 장치(2000)의 기능 및 성능을 시험하는데 이용될 수 있다.

도 4는 본 발명의 일 실시 예에 따른 DRFM의 구성을 설명하기 위한 블럭도이다. DRFM(500)은 제어 컴퓨터(3000)로부터 제어 신호를 입력받아 모의 신호를 생성한다. 모든 알고리즘은 메인 FPGA에서 수행되며 최종 만들어진 데이터는 디지털 아날로그 컨버터(Digital to Analogue Converter; DAC)를 통하여 3개의 포트로 출력된다. 이러한 DRFM(500)은 아날로그부와 디지털부로 나뉠 수 있으며, 아날로그부는 밸룬(Balun)(510), PLL(520), 클럭 분배기(530), 복수의 디지털 아날로그 컨버터(DAC)(540) 및 서브 FPGA(550)를 포함할 수 있고, 디지털부는 플래시 메모리, FRAM 등의 메모리부(560)와 메인 FPGA(570)을 포함할 수 있다.

밸룬(Balun; balance to unbalance transformer)(510)은 임피던스 매칭을 위해 사용되며 외부로부터 공급되는 기준 클럭의 신호 왜곡을 방지하기 위해 마련될 수 있다. 즉, 밸룬(510)은 기준 클럭 발생부(100)와 연결되어 기준 클럭 발생부(100)로부터 기준 클럭을 공급받고, 기준 클럭의 신호 왜곡을 방지한다.

PLL(Phase Locked Loop)(520)은 밸룬(510)으로부터 클럭 신호를 입력하고, 클럭 신호의 위상을 일정하게 유지시켜 주파수가 흔들리지 않도록 한다.

클럭 분배기(Clock Distributor)(530)는 PLL(520)로부터 클럭 신호를 공급받아 복수의 DAC(540)으로 분배한다. 이때, 클럭 분배기(530)에 의해 클럭 신호가 분배됨으로써 지형 대조 항법 장치(2000)와 다중 모의표적신호 발생장치(1000)가 동기될 수 있다.

DAC(540)는 적어도 하나 이상 마련되어 디지털 신호를 아날로그 신호로 변환한다. 즉, DAC(540)는 제 1 내지 제 3 DAC(541, 542, 543)를 포함하며 클럭 분배기(530)에 의해 공급되는 클럭 신호에 동기되며, 메인 FPGA(570)에서 생성된 모의 표적 신호를 입력하여 아날로그 신호로 변환한다. 또한, DAC(540)에 의해 아날로그 신호로 변환된 신호는 각각의 채널(CH1, CH2, CH3)을 통해 출력된다. 채널(CH1, CH2, CH3)은 업 컨버터(710)와 연결되어 채널(CH1, CH2, CH3)을 통해 출력된 신호는 업 컨버터(710)로 입력된다.

서브 FPGA(550)는 PLL(520)과 DAC(540)의 구동을 위해 마련될 수 있다. 즉, 서브 FPGA(550)에는 PLL(520)과 DAC(540)의 구동 및 제어하기 위한 로직이 저장되어 있다.

메모리부(560)는 플래시 메모리(561), DRAM(562, 563) 등 복수의 저장 매체를 포함한다. 플래시 메모리(561)는 메인 FPGA(570)와 연결되며 신호 발생을 위한 주파수 대역폭(BW) 및 펄스폭(PW)별 기본 파형 정보를 저장한다. 또한, 플래시 메모리(561)는 신호 발생 명령을 수신하면 저장되어 있는 신호 파형 정보를 통하여 신호를 발생하게 된다. 이를 통해 신호 발생까지의 응답 시간을 현저히 줄일 수 있다. 또한, DRAM(562, 563)은 메인 FPGA(570)와 연결되며, 메인 FPGA(570)에 내장되어 있는 CPU(microBlaze CPU)의 프로그램 러닝(running)용으로 사용된다.

메인 FPGA(570)는 본 발명의 일 실시 예에 따른 다중 모의표적신호 발생장치(1000)의 핵심이며, 제어 컴퓨터(3000)로부터 입력되는 파형 정보를 이용하여 다중 또는 단일 신호의 대역폭(Band Width), 시간 지연, 펄스폭(PW), 위상(각도), 신호세기, 재밍 신호 등을 제어하여 모의 신호를 생성한다. 즉, 메인 FPGA(570)는 통신 제어 모듈(200)를 통해 제어 컴퓨터(3000)로부터 제어 신호 및 파형 정보를 입력하여 다중 모의 신호를 생성한다. 또한, 메인 FPGA(570)는 동기 펄스 수신 모듈(300)를 통해 CPI를 입력하여 지형 대조 항법 장치(2000)에 동기되어 구동될 수 있다. 이렇게 메인 FPGA(570)에서 생성된 모의 신호는 DAC(540)를 통해 변환되어 3개의 채널(CH1, CH2, CH3)를 통해 업 컨버터(710)로 출력된다.

상기한 바와 같이 본 발명의 일 실시 예에 따른 DRFM의 구동 방법을 설명하면 다음과 같다. 기준 클럭 발생기(100)로부터의 기준 클럭을 밸룬(510)이 공급받고, PLL(520)이 밸룬(510)으로부터 클럭 신호를 공급받아 소정의 주파수 대역의 신호를 발생시킨다. PLL(520)으로부터 발생된 신호는 클럭 분배부(530)에 공급되고 클럭 분배부(530)는 클럭 신호를 디지털 아날로그 컨버터(540)으로 공급한다. 한편, 메인 FPGA(570)은 통신 제어 모듈(200)을 통해 제어 컴퓨터(3000)로부터 제어 신호 및 파형 정보를 입력받고 동기 펄스 수신 모듈(300)을 통해 CPI를 입력하여 지형 대조 항법 장치(2000)와 동기된다. 또한, 메인 FPGA(570)는 플래시 메모리(561)로부터 신호 발생을 위한 주파수 대역폭(BW) 및 펄스폭(PW)별 기본 파형 정보를 입력하고, DRAM(562, 563)에 저장된 정보에 의해 내장되어 있는 CPU(microBlaze CPU)의 프로그램이 러닝된다. 이에 따라, 메인 FPGA(570)는 제어 컴퓨터(3000)로부터 입력되는 파형 정보를 이용하여 다중 또는 단일 신호의 대역폭(Band Width), 시간 지연, 펄스폭(PW), 위상(각도), 신호세기, 재밍 신호 등을 제어하여 모의 신호를 생성한다. 또한, 메인 FPGA(570)에서 생성된 모의 신호는 DAC(540)를 통해 변환되어 3개의 채널(CH1, CH2, CH3)를 통해 업 컨버터(710)로 출력된다.

도 5는 본 발명의 일 실시 예에 따른 DRFM의 메인 FPGA의 구성을 설명하기 위한 블록도이다.

도 5를 참조하면, 본 발명의 일 실시 예에 따른 FPGA는 외부와의 통신 및 신호 발생을 제어하는 제어부(571)와, 제어부(571)를 통해 제어 신호 및 파형 정보를 입력받아 주파수 밴드폭, 거리(신호 지연), 펄스폭, 신호 크기, 도플러, 재밍 등이 제어된 모의 표적 신호를 각각 생성하여 다중 모의표적신호를 생성하는 복수의 신호 발생부(572)와, 복수의 신호 발생부(572)로부터 발생된 다중 모의표적신호를 합성하기 위한 합성부(574)와, 합성부(574)에 의해 합성된 다중 모의표적신호를 외부로 전송하기 위한 전송부(575)을 포함할 수 있다.

제어부(571)는 메인 FPGA 내부에 마련되어 외부와의 통신 및 신호 발생 제어를 관장한다. 즉, 제어부(571)는 외부 인터페이스, 즉 통신 제어 모듈(200)과 연결되어 외부와 통신하고, 메모리부(560)와 연결되어 메모리부(560)에 저장된 파형 정보를 입력하여 신호 발생 시 이용되도록 한다. 다시 말하면, 제어부(571)는 통신 제어 모듈(200)을 통해 제어 컴퓨터(3000)로부터 제어 신호를 입력하고, 메모리부(560)에 저장된 파형 정보를 입력하여 복수의 신호 발생부(572)에 제공한다. 이러한 제어부(571)는 예를 들어 마이크로브레이즈(microBlaze) CPU를 이용할 수 있다. 한편, 메모리부(560)의 플래시 메모리(561)에는 제어 컴퓨터(3000)로부터 다운로드된 파형 정보가 저정된다. 다중 모의표적신호 발생장치가 부팅되어 메인 FPGA(570)이 활성화되면 플래시 메모리(561)에 저장된 파형 정보가 DRAM(562)에 재저장되어 파형 발생 시 이용된다. 여기서, 파형 정보는 사전에 Matlab(매트랩)을 이용하여 생성되어 제어 컴퓨터(3000)를 통해 메모리부(560)에 저장된다.

복수의 신호 발생부(572a 내지 572n; 572)는 제어부(571)로부터 제어 신호 및 파형 정보를 공급받아 모의 표적 신호를 각각 발생시킨다. 즉, 신호 발생부(572)는 제 1 내지 제 n 신호 발생부(572a 내지 572n)을 포함하며, 제 1 내지 제 n 신호 발생부(572a 내지 572n)는 제 1 내지 제 n 모의 표적 신호를 각각 발생시킨다. 이러한 복수의 신호 발생부(572)는 제어부(571)로부터 제어 신호 및 파형 정보를 입력받아 주파수 밴드폭, 신호 지연(거리), 펄스폭, 신호 크기, 도플러, 위상, 재밍, 재밍 크기 중 적어도 하나가 제어된 모의 표적 신호를 각각 발생시킨다. 이를 위해 신호 발생부(572)는 제어 신호 및 파형 정보를 저장하는 내부 메모리(5721)와, 표적 신호 발생을 위한 주파수 밴드폭, 거리(신호 지연), 펄스폭, 신호 크기, 도플러, 위상, 재밍, 재밍 크기를 각각 조절하기 위한 밴드폭(Bandwidth; BW) 조절부(5722), 지연(Delay) 조절부(5723), 펄스폭(Pulse Width; PW) 조절부(5724), 진폭(Amplitude) 조절부(5725), 도플러(Doppler) 조절부(5726), 위상 조절부(5727), 재밍 조절부(5728) 및 재밍 크기 조절부(5729)와, 외부로부터 전달된 파형 정보에서 밴드폭 정보, 거리 정보, 펄스 폭 정보, 신호 크기 정보, 도플러 정보, 재밍 정보 및 재밍 크기 정보를 조절부들에 각각 순차적으로 입력시키는 순차 처리부(5730)를 포함할 수 있다. 여기서, 내부 메모리(5721)는 제어부(571)과 연결되어 제어부(571)을 통해 외부로부터 입력되는 제어 신호와 메모리부(560)로부터 제어부(571)를 통해 전달된 파형 정보를 저장한다. 즉, 내부 메모리(5721)는 제어 신호와 파형 정보를 FPGA 내부에서 저장하기 위해 마련될 수 있다. 이러한 내부 메모리(5721)는 FPGA 내부에 마련된 RAM으로서, 예를 들어 블록램(Block RAM; BRAM)을 이용할 수 있다. 밴드폭 조절부(5722), 지연 조절부(57273), 펄스폭 조절부(5724), 진폭 조절부(5725), 도플러 조절부(5726) 및 위상 조절부(5727)는 도 5에 도시된 바와 같이 순서적으로 연결되어 모의 신호를 생성할 수 있다. 즉, 하나의 신호에 대해 주파수 밴드폭, 거리, 펄스폭, 신호 크기 및 도플러가 조절된 신호를 생성할 수 있다. 그러나, 어느 하나를 조절하지 않고 모의 신호를 생성할 수도 있다. 예를 들어, 밴드폭 및 시간 지연이 조절되고, 펄스폭 및 도플러가 조절되지 않은 모의 신호를 생성할 수도 있다. 이때, DRFM의 메인 FPGA에서는 고도 가변을 위하여 샘플 단위로 지연(Delay)을 조정하여 1/샘플 클럭(Sampling clock) 만큼의 지연을 가변하도록 설계될 수 있다. 설계된 샘플 클럭은 640㎒이고, 그에 따라 DRFM에서 최소로 가변할 수 있는 지연(Delay)은 1/640㎒=1.5625ns일 수 있다. 한편, 위상 조절부(5727)는 도플러 조절부(5726)을 통과한 신호의 위상을 조절하기 위해 마련될 수 있다. 이때, 위상 조절부(5727)는 신호의 위상을 채널별로 다르게 조절할 수 있다. 즉, 도플러 조절부(5726)으로부터의 출력을 제 1 내지 제 3 위상 조절부(5727a, 5727b, 57277c)가 각각 입력하고, 제 1 내지 제 3 위상 조절부(5727a, 5727b, 5727c)는 위상을 각각 다르게 조절하여 신호를 발생시킬 수 있다. 또한, 재밍 조절부(5728)는 제어 컴퓨터(3000)로부터 수신된 신호 정보에 재밍 신호 추가 여부를 확인하여 재밍 신호 발생을 결정하며, 재밍 크기 조절부(5729)는 재밍 조절부(5728)에 의해 생성된 재밍 신호의 크기를 조절한다. 한편, 순차 처리부(5730)은 지연 조절부(5723) 내지 재밍 진폭 조절부(5729)를 순차적으로 제어하여 각 신호 처리가 순차적으로 이루어지도록 한다. 즉, 지연 조절부(5723)에 의해 지연 조절된 신호에 대해 펄스폭 조절부(5724)에 의해 펄스폭이 조절되도록 하는 등 신호 처리가 순차적으로 이루어지도록 한다. 이때, 지연 조절부(5723)를 거친 신호에 대해 펄스폭 조절부(5724)에 의해 폭스폭이 조절되도록 하는 동안에 다음 신호를 지연 조절부(5723)에서 지연 조절되도록 할 수 있다. 즉, 순차 처리부(5730)은 이전 신호의 처리 후 다음 신호가 순차적으로 처리되도록 할 수 있다.

합성부(574a, 574b, 574c; 574)는 위상 조절부(5727)의 출력과 재밍 조절부(5729)의 출력을 합성한다. 즉, 합성부(574)는 위상이 다른 위상 조절부(5727)의 출력과 재밍 조절부(5729)의 출력을 합성한다. 한편, 위상 조절부(5727)이 복수, 예를 들어 세개 마련되므로 합성부(574)는 위상 조절부(5727)의 수에 대응되는 수로 예를 들어 세개 마련될 수 있다. 이때, 합성부(574)는 복수의 신호 발생부(572)로부터 순차적으로 입력되는 신호를 합성할 수 있다. 예를 들어, 제 1 신호 발생부(572a)로부터 제 n 신호 발생부(572n)까지 순차적으로 신호를 입력하여 합성할 수 있다.

전송부(575)는 복수의 신호 발생부(572)로부터 발생된 다중 모의표적신호를 외부로 전송하기 위해 마련된다. 즉, 전송부(575)은 합성부(574)를 통해 합성된 다중 모의표적신호를 제 1 내지 제 3 디지털 아날로그 컨버터(541, 542, 543)에 전송한다. 이를 위해 전송부(575)은 복수의 신호 발생부(572)와 제 1 내지 제 3 디지털 아날로그 컨버터(541, 542, 543) 사이에 마련된 제 1 내지 제 3 전송부(575a, 575b, 575c)을 포함할 수 있다. 또한, 제 1 내지 제 3 전송부(575a, 575b, 575c)는 각각 고속 데이터 통신 인터페이스와 트랜시버(Transceiver)를 포함할 수 있다. 즉, 최대 12.5Gbps의 전송이 가능한 고속 데이터 통신 인터페이스가 복수의 신호 발생부(572)로부터 다중 모의표적신호를 입력하여 트랜시버에 전달함으로써 트랜시버를 통해 제 1 내지 제 3 디지털 아날로그 컨버터(541, 542, 543)로 다중 모의표적신호가 전달될 수 있다.

상기한 바와 같은 본 발명의 일 실시 예에 따른 DRFM의 메인 FPGA의 구동 방법을 도 6을 이용하여 설명하면 다음과 같다. 도 6은 본 발명의 일 실시 예에 따른 FPGA 내부의 다중 모의표적신호의 생성을 위한 블록도로서, 도 5의 신호 발생부를 간략하게 표현한 것이다.

신호 파형(Waveform) 데이터는 외부 인터페이스(External Interface), 즉 통신 제어 모듈(200)을 통해 메인 FPGA(570)에 전송되고, 메인 FPGA(570)는 수신된 신호 파형 데이터를 플래시 메모리(561)에 저장한다. 즉, 메인 FPGA(570)의 제어부(571)은 통신 제어 모듈(200)을 통해 제어 컴퓨터(3000)로부터 수신된 파형 데이터를 플래시 메모리(561)에 저장한다. 또한, 메인 FPGA(570)는 부팅되면 모든 신호 파형 데이터를 DRAM(562)에 저장한다. 즉, 제어부(571)은 부팅되면 플래시 메모리(561)에 저장된 신호 파형 데이터를 DRAM(561)에 저장한다. 한편, 신호 파형 데이터는 RF 파형 정보를 포함하며, 제어 컴퓨터(3000)로부터 CPI 단위별 신호 파형의 고도(지연), 위상(각도), 속도(도플러), 신호 크기 등의 정보가 전송된다.

신호 발생부(572)는 내부 메모리(5721) 및 복수의 처리부(5722 내지 5729)를 포함하여 표적마다 고도, 위상, 도플러, 거리 지연을 각각 적용한다. 도 6에 도시된 바와 같이 플래시 메모리(561)에 저장된 복수의 파형 정보(Waveform 1 내지 Waveform N)를 복수의 신호 발생부(572)가 입력하여 주파수 밴드폭, 신호 지연(거리), 펄스폭, 신호 크기, 도플러, 위상, 재밍, 재밍 크기 중 적어도 하나가 조절된 모의 신호를 각각 발생시킨다. 이때, 신호 발생부(572)는 주파수 밴드폭, 신호 지연(거리), 펄스폭, 신호 크기, 도플러 및 위상 중 적어도 하나가 적용된 모의 신호와 재밍 신호를 발생시킬 수 있다. 이때, 모의 신호와 재밍 신호는 위상이 다르게 발생될 수 있다. 예를 들어, 재밍 신호는 모의 신호와 위상이 90°변경된 신호로 출력될 수 있다. 또한, 신호 발생부(572) 순차 처리부(5730)를 포함하여 다중 신호를 순차적으로 처리할 수 있다. 즉, 순차 처리부(5730)에 의해 이전 신호의 처리 후 다음 신호가 처리되도록 한다. 한편, 메인 FPGA(570)는 표적 정보가 있을 때만 내부 메모리(571)에 송신 파형을 옮겨 신호 처리를 수행하고 표적 정보가 없을 때는 데이터를 0으로 출력하여 신호가 출력되지 않는다.

이렇게 신호 발생부(572)에서 생성된 신호들은 합성기(574)에 의해 합성된 후 전송부(575)를 통해 DAC(540)으로 전달된다. 합성기(574)는 곱셈기(574-1, 574-2) 및 덧셈기(574-3)을 포함할 수 있다. 서로 다른 위상을 갖는 모의 신호 및 재밍 신호는 곱셈기(574-1. 574-2)에 각각 입력된다. 예를 들어, 모의 신호는 제 1 곱셈기(574-1)에 입력되고 재밍 신호는 제 2 곱셈기(574-2)에 입력된다. 제 1 곱셈기(574-1)은 모의 신호를 cos 신호와 합성하고, 제 2 곱셈기(574-2)는 재밍 신호를 sin 신호와 합성한다. 그리고, 제 1 및 제 2 곱셈기(574-1, 574-2)의 출력 신호는 덧셈기(575)에서 합성되어 출력된다.

도 7 내지 도 9는 본 발명의 FPGA 내에서의 신호 발생 방법을 설명하기 위한 개략도로서, 도 7은 FPGA의 내부의 신호 크기 모사 방법을 설명하기 위한 개략도이고, 도 8 및 도 9는 FPGA의 내부의 도플러 및 위상 모사 방법을 설명하기 위한 개략도이다. 즉, 도 7은 진폭 조절부의 구동을 설명하기 위한 개략도이고, 도 8 및 도 9는 도플러 조절부 및 위상 조절부의 구동을 설명하기 위한 개략도이다.

도 7에 도시된 바와 같이, 진폭 조절부(5725)는 곱셈기(5725-1, 5725-2)를 포함할 수 있다. 송신 파형의 위상이 동일한 신호, 즉 동위상(Inphase) 신호(이하, I 신호)와, I 신호에서 위상이 90°변경된 신호, 즉 직교 위상(Quadrature phase) 신호(이하, Q 신호)가 곱셈기(5725-1a, 5725-2)에 각각 입력된다. 또한, 곱셈기(5725-1, 5725-1)에는 16비트로 변환된 진폭값이 각각 입력된다. 따라서, 곱셈기(5725-1, 5725-2)는 위상이 다른 I 신호 및 Q 신호 각각에 16비트로 변환된 진폭값을 곱하여 진폭이 변화된 신호가 출력한다.

도 8 및 도 9를 참조하면, 도플러와 위상 가변을 모사하기 위해 FPGA 내부에 DDS를 사용한다. 도 8에 도시된 바와 같이, DDS에 도플러 값을 설정하면 FPGA 내부에 사인 및 코사인 룩업 테이블(Sine/Cosine Lookup Table)에서 해당 위상의 코사인 및 사인값을 계산하여 출력한다. 도플러의 코사인 값은 곱셈기(2726-1)에서 I 신호와 곱셈되어 출력되고, 도플러의 사인 값은 곱셈기(5726-2)에서 Q 신호와 곱셈되어 출력된다. 두 곱셈기의 출력은 덧셈기(5726-3)에서 합성되어 도플러 신호로 출력될 수 있다.

도 9에 도시된 바와 같이, DDS에 위상 값을 설정하면 FPGA 내부에 사인 및 코사인 룩업 테이블에서 해당 위상의 코사인 및 사인값을 계산하여 출력한다. 위상의 코사인 값은 곱셈기(5727-1)에서 I 신호와 곱셈되어 출력되고, 위상의 사인 값은 곱셈기(5727-2)에서 Q 신호와 곱셈되어 출력된다. 두 곱셈기의 출력은 덧셈기(5727-3)에서 합성되어 위상이 변화된 신호로 출력될 수 있다. DDS에 주파수 값(Phase Increment)을 설정하면 사인 및 코사인 룩업 테이블에서 해당 주파수의 사인 및 코사인 값을 계속적으로 출력할 수 있다.

도 10은 본 발명의 일 실시 예에 따른 FPGA의 신호 발생부의 재밍 신호 제어를 위한 블럭도이다. 도 10에 도시된 바와 같이, DRAM(562)로부터 복수의 파형 정보(Waveform 1 내지 Wavwform N)가 내부 메모리(5722)에 저장되고, 내부 메모리(5722)에 저장된 파형 정보를 순차 처리부(5730)가 읽어 재밍 신호 추가 여부를 확인하여 재밍 신호 발생을 결정한다. 순차 처리부(5730)에 의해 재밍 조절부(5728)에서 재밍 신호가 발생되면 재밍 진폭 조절부(5729)는 재밍 조절부(5728)에 의해 생성된 재밍 신호의 크기를 조절한다. 재밍 진폭 조절부(5729)에 의해 크기가 조절된 재밍 신호는 멀티플렉서(5732)에 입력되어 제로 데이터(5733)와 멀티플렉싱되고, 멀티플렉서(5732)의 출력은 신호 발생부(572)의 3채널 출력, 즉 3채널 모의 신호와 합성기(574)에 각각 입력되어 합성된다.

도 11은 순차 처리부의 구동 방법을 설명하기 위한 개략도로서, 고도(거리) 모사 및 PRF 적용을 위한 블럭도이다. DRFM은 제어 컴퓨터를 통해 전송된 송신 변수들(크기, 도플러, 위상)을 읽어 설정한다. 이때, 타임스탬프(Timestamp)를 같이 설정하게 되는데, DRFM의 타임스탬프(timestamp)가 설정된 타임스탬프와 일치할 때 해당 송신 변수들은 신호 처리 블럭, 즉 지연 조절부(5723) 내지 5729)로 전송한다. 즉, 외부로부터 전달되는 파형 정보에는 딜레이 정보, 거리 펄스폭 정보, 신호 크기, 도플러 정보, 재밍 정보 등과 함께 타임스탬프가 전달된다. 순차 처리부(5730), 즉 태스크 큐(Task Queue)는 각 정보를 각 조절부에 각각 순차적으로 전달하는데, 타임스탬프에 따라 지연 조절부(5723)로부터 도플러 조절부(5726)까지 순차적으로 해당 신호를 전달한다. 즉, 시간 지연 정보를 전달한 후 거리 정보를 전달하고, 그 다음 펄스폭 정보, 신호 크기 및 도플러 정보를 순차적으로 각각 전달한다. 예를 들어, 타임스탬프는 CPI가 상승 엣지일 때 '0'으로 초기화되며 DRFM은 PRF(1/PRI)와 거리 지연에 따른 값에 따라 타임스탬프 값을 각각의 펄스마다 계산 후 송신 변수와 함께 설정하여 운용 고도에 따라 PRF를 송신하고 거리 지연을 모사한다.

한편, 본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

1000 : 다중 모의표적신호 발생장치
2000 : 지형 대조 항법 장치
3000 : 제어 컴퓨터
100 : 기준 클럭 발생부 200 : 통신 제어 모듈
300 : 동기 펄스 수신 모듈 400 : 전원 공급부
500 : DRFM 600 : 로컬 신호 합성부
700 : 컨버터 800 : 수신 파워 검출부
900 : 서큘레이터

Claims (3)

1. 기준 클럭을 발생시키는 기준 클럭 발생부;
   CPI 클럭을 수신하는 동기 펄스 수신 모듈;
   외부로부터 제어 신호 및 파형 정보를 입력하는 통신 제어 모듈;
   상기 기준 클럭 및 CPI 클럭에 동기되어 상기 파형 정보를 이용하여 다중 모의표적신호를 발생시키는 디지털 고주파 기억 장치;
   상기 다중 모의표적신호의 주파수를 변환하여 외부로 출력하는 컨버터; 및
   기준 클럭에 동기되어 로컬 신호를 상기 컨버터에 제공하는 로컬 신호 합성부를 포함하고,
   상기 기준 클럭 발생부는 지형 대조 항법 장치의 클럭 신호에 따라 상기 기준 클럭을 발생시키고, 상기 동기 펄스 수신 모듈은 상기 지형 대조 항법 장치로부터 상기 CPI 클럭을 수신하며, 상기 디지털 고주파 기억 장치는 상기 기준 클럭 및 CPI 클럭에 따라 지형 대조 항법 장치와 동기되고,
   상기 컨버터는 디지털 고주파 기억 장치로부터 입력된 다중 모의표적신호의 주파수를 상향 변환시키는 복수의 업 컨버터와, 지형 대조 항법 장치로부터 입력되는 신호의 주파수를 하향 변환시키는 다운 컨버터를 포함하는 다중 모의표적신호 발생장치.
   
2. 청구항 1에 있어서, 상기 다운 컨버터를 통해 주파수 하향 변환된 신호를 입력하여 수신 신호를 검출하는 수신 파워 검출부와,
   상기 업 컨버터의 주파수 상향 신호를 지형 대조 항법 장치로 공급하고, 지형 대조 항법 장치로부터 입력되는 신호를 다운 컨버터로 공급하는 서큘레이터를 더 포함하는 다중 모의표적신호 발생장치.
   
3. 제어 신호 및 파형 정보를 생성하는 제어 컴퓨터;
   상기 제어 컴퓨터로부터 제어 신호 및 파형 정보를 입력하여 다중 모의표적신호를 발생시키는 다중 모의표적신호 발생장치; 및
   상기 다중 모의표적신호 발생장치로부터 공급된 신호에 따라 기능 및 성능을 시험하는 지형 대조 항법 장치를 포함하고,
   상기 다중 모의표적신호 발생장치는 상기 지형 대조 항법 장치의 클럭 및 CPI에 동기되는 표적 모의 시뮬레이션 장치.
   

Images