KR101963581B1

KR101963581B1 - 광대역 출력을 갖는 이완 발진기 회로 구조

Info

Publication number: KR101963581B1
Application number: KR1020170112805A
Authority: KR
Inventors: 김재하; 정성엽
Original assignee: 국방과학연구소
Priority date: 2017-09-04
Filing date: 2017-09-04
Publication date: 2019-03-29
Also published as: KR20190026275A

Abstract

본 발명에 따른 이완 발진기(relaxation oscillator)는, 트랜지스터의 드레인에 연결된 전류 DAC (Current Digital-to-Analog Converter); 상기 트랜지스터의 소스와 접지 사이에 연결된 커패시터(C₁); 상기 커패시터와 입력이 연결되고, 입력 전압(V_C1)이 입력 트랜지스터(M₁)의 임계 전압(V_{th, M1})보다 큰 경우 동작하도록 구성된 비교기(Slicer); 및 상기 비교기로부터 출력(out)을 입력으로 피드백하고, 초기화 신호에 해당하는 출력(rst)이 제2 트랜지스터를 통해 상기 소스로 입력되는 논리회로를 포함하고, 낮은 속도에서부터 빠른 속도까지의 클럭을 생성해 낼 수 있으며, 특히 낮은 주파수 대역의 클럭에 대해서 안정성 있는 주파수 출력을 나타낸다.

Description

광대역 출력을 갖는 이완 발진기 회로 구조{Relaxation oscillator circuit with wide bandwidth output}

본 발명은 광대역 출력을 갖는 이완 발진기 회로 구조에 관한 것이다.

기존 이완 발진기(relaxation oscillator)는 특정 주파수 대역이 아닌, 아주 넓은 범위의 주파수에 대해 안정적으로 동작하기 어렵다는 문제점이 있었다.

특히 단일 구조를 활용하여 수 Hz 대역부터 수십 kHz 대역까지 동작하는 oscillator을 제작하는 회로는 설계된 경우가 없었다는 문제점이 있었다.

따라서, 본 발명에서 해결하고자 하는 과제 및 목적은 위 배경기술에 따른 문제점을 해소하기 위해 제안된 것으로서, 특히 낮은 주파수 대역에서도 안정적으로 동작할 수 있는 오실레이터(oscillator) 구조를 제공하는데에 있다.

상기와 같은 과제를 해결하기 위한 본 발명에 따른 이완 발진기(relaxation oscillator)는, 트랜지스터의 드레인에 연결된 전류 DAC (Current Digital-to-Analog Converter); 상기 트랜지스터의 소스와 접지 사이에 연결된 커패시터(C₁); 상기 커패시터와 입력이 연결되고, 입력 전압(V_C1)이 입력 트랜지스터(M₁)의 임계 전압(V_{th, M1})보다 큰 경우 동작하도록 구성된 비교기(Slicer); 및 상기 비교기로부터 출력(out)을 입력으로 피드백하고, 초기화 신호에 해당하는 출력(rst)이 제2 트랜지스터를 통해 상기 소스로 입력되는 논리회로를 포함하고, 낮은 속도에서부터 빠른 속도까지의 클럭을 생성해 낼 수 있으며, 특히 낮은 주파수 대역의 클럭에 대해서 안정성 있는 주파수 출력을 나타낸다.

일 실시 예에서, 상기 비교기(Slicer)는, 상기 커패시터 양 단의 전압(V_C1)이 게이트 단자에 인가되도록 구성된 상기 입력 트랜지스터(M₁); 소스 단자가 상기 입력 트랜지스터(M₁)의 소스 단자와 병렬로 연결되도록 구성되고, 게이트 단자가직렬 형태의 다수의 제2 논리 회로를 통해 출력 단자와 연결되도록 구성된 제2 입력 트랜지스터; 및 게이트 단자가 상기 입력 트랜지스터(M₁)의 드레인 단자와 병렬로 연결되도록 구성된 제3 입력 트렌지스터를 포함할 수 있다.

일 실시 예에서, 상기 비교기(Slicer)는, 드레인 단자가 상기 제2 입력 트랜지스터의 게이트 단자와 상기 다수의 제2 논리 회로의 입력 단자와 함께 연결되도록 구성된 제1 리셋 트랜지스터; 드레인 단자가 상기 입력 트랜지스터(M₁)의 소스 단자와 직렬로 연결되도록 구성된 제2 리셋 트랜지스터; 소스 단자가 상기 입력 트랜지스터(M₁)의 드레인 단자와 직렬로 연결되도록 구성된 제3 리셋 트랜지스터; 및 소스 단자가 상기 제3 입력 트렌지스터의 드레인 단자와 직렬로 연결되도록 구성된 제4 리셋 트랜지스터를 더 포함할 수 있다.

일 실시 예에서, 상기 전류 DAC와 상기 비교기(Slicer)는, 느린 형태의 입력에 대해 동작하도록 기준 전류원(I_REF)를 사용하는 것을 특징으로 할 수 있다.

본 발명에서 제안하는 회로는 간단한 구조를 통해 굉장히 낮은 속도에서부터 빠른 속도까지의 클럭을 생성해 낼 수 있으며, 특히 낮은 주파수 대역의 클럭에 대해서 안정성 있는 주파수 출력을 나타낸다는 장점이 있다.

도 1은 본 발명에 따른 이완 발진기 구조의 전체적인 구성을 나타낸다.
도 2는 본 발명에 따른 이완 발진기 회로의 자세한 구성을 나타낸다.
도 3은 본 발명에 따른 이완 발진기 회로의 전체적인 동작의 파형을 나타낸다.

상술한 본 발명의 특징 및 효과는 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이며, 그에 따라 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 명세서에서 사용한 용어는 단지 특정한 실시 예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 구체적으로 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다.

제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. "및/또는" 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다.

일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않아야 한다.

이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈", "블록" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다.

이하, 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 당해 분야에 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 설명한다. 하기에서 본 발명의 실시 예를 설명함에 있어, 관련된 공지의 기능 또는 공지의 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.

이하에서는, 본 발명에 따른 광대역 출력을 갖는 이완 발진기 회로 구조에 대해 첨부된 도면들을 참조하여 설명하기로 한다.

먼저, 도 1은 본 발명에 따른 이완 발진기 구조의 전체적인 구성을 나타낸다. 도 1을 참조하면, 본 발명에 따른 이완 발진기(100)는 전류 DAC (Current Digital-to-Analog Converter, 110), 커패시터(C₁), 비교기(120) 및 논리 회로(130)를 포함한다.

전류 DAC(110)는 트랜지스터의 드레인에 연결되도록 구성되고, 상기 트랜지스터에 전류 I_DAC를 제공한다. 커패시터(C₁)는 상기 트랜지스터의 소스와 접지 사이에 연결되도록 구성된다. 비교기(120)는 상기 커패시터(C₁)와 입력이 연결되고, 입력 전압(V_C1)이 입력 트랜지스터(M₁)의 임계 전압(V_th _{, M1})보다 큰 경우 동작하도록 구성된다. 논리 회로(130)는 상기 비교기(120)로부터 출력(out)을 입력으로 피드백하도록 구성된다.

도 2는 본 발명에 따른 이완 발진기 회로의 자세한 구성을 나타낸다. 도 2를참조하면, 본 발명에 따른 이완 발진기(100)는 전류 DAC (Current Digital-to-Analog Converter, 110), 커패시터(C₁), 비교기(Slicer, 120) 및 논리 회로(130)를 포함한다.

전류 DAC(110)는 트랜지스터의 드레인에 연결되도록 구성되고, 기준 전류 I_REF를 생성하여 상기 트랜지스터에 전류 I_DAC를 제공하도록 구성된다. 전류 DAC(110)에서 출력되는 전류 값 I_DAC를 조절하여 오실레이터(oscillator)의 속도를 조절할 수 있게 된다. 이때, 이 전류 값을 넓은 범위로 조절하게 되면 오실레이터의 주파수도 넓게 변하게 된다. 구체적으로, 전류 DAC(110)의 경우, 외부에서 기준(reference) 전류 I_REF가 입력되면, (예를 들어 60pA 정도의 작은 전류) 이를 전류 미러(current mirror)를 통해 증폭시켜서 DAC 출력 전류 I_DAC를 생성하게 된다. 한편, 커패시터(C₁)는 도 1과 같이 상기 트랜지스터의 소스와 접지 사이에 연결된다.

비교기(Slicer, 120)는 상기 커패시터 양 단의 전압(V_C1)이 게이트 단자에 인가되도록 구성된 상기 입력 트랜지스터(M₁), 소스 단자가 상기 입력 트랜지스터(M₁)의 소스 단자와 병렬로 연결되도록 구성되고, 게이트 단자가 직렬 형태의 다수의 제2 논리 회로를 통해 출력 단자와 연결되도록 구성된 제2 입력 트랜지스터, 및 게이트 단자가 상기 입력 트랜지스터(M₁)의 드레인 단자와 병렬로 연결되도록 구성된 제3 입력 트렌지스터를 포함하도록 구성된다.

한편, 비교기(Slicer, 120)는 드레인 단자가 상기 제2 입력 트랜지스터의 게이트 단자와 상기 다수의 제2 논리 회로의 입력 단자와 함께 연결되도록 구성된 제1 리셋 트랜지스터, 드레인 단자가 상기 입력 트랜지스터(M₁)의 소스 단자와 직렬로 연결되도록 구성된 제2 리셋 트랜지스터, 소스 단자가 상기 입력 트랜지스터(M₁)의 드레인 단자와 직렬로 연결되도록 구성된 제3 리셋 트랜지스터, 및 소스 단자가 상기 제3 입력 트렌지스터의 드레인 단자와 직렬로 연결되도록 구성된 제4 리셋 트랜지스터를 포함하도록 더 구성될 수 있다.

한편, 상기 전류 DAC(110)와 상기 비교기(Slicer, 120)는, 느린 형태의 입력에 대해 동작하도록 기준 전류원(I_REF)를 사용하는 것을 특징으로 할 수 있다.

구체적으로, 비교기(slicer, 120)의 경우, 외부에서 전압 기준(voltage reference)이 주어지지 않지만, 입력 전압 V_C1이 입력 트랜지스터 (M₁)의 임계 전압(threshold voltage) (V_th,M1) 보다 큰 경우에 동작하게 된다. V_C1이 V_th,M1을 넘어서게 되면 도 2의 X 노드(X1 및 X2 노드)와 Y 노드가 구성하는 양성 피드백 래치(positive feedback latch)에 의하여 클럭 출력이 생성되게 된다.

이때 사용하는 비교기(slicer, 120) 회로에서 V_C1이 아주 느리게 증가하여 수초가 걸리는 경우, X와 Y노드가 양성 피드백(positive feedback) 에 의하여 오동작하게 될 수 있다. 이를 방지하기 위하여 외부에서 입력되는 작은 기준(eference) 전류 I_REF를 활용하여 X와 Y 노드의 전압을 지속적으로 각각 전원 전압과 0V로 유지시켜 주게 된다. 이렇게 되면, 트랜지스터의 입력 전압 V_C1이 점점 증가하여 M1이 약간의 전류를 흘리더라도, V_C1 이 V_th,M1을 확실하게 초과할 때까지 래치(latch) 가 작동하지 않게 된다. 이때, 최대 소모 전류는 2*I_REF로, 기준(reference) 전류가 충분히 작다면, 오실레이터가 동작할 때의 전력소모량이 감소하게 된다.

한편, 전체 회로는 도 3에 도시된 바와 같이 동작하게 된다. 즉, 도 3은 본 발명에 따른 이완 발진기 회로의 전체적인 동작의 파형을 나타낸다. 활성화 신호 en 이 들어오게 되면 I_DAC가 커패시터(C₁)을 충전하기 시작한다. 입력 전압 V_C1 이 V_th,M1을 넘어서게 되면 출력으로 클럭 신호 펄스에 해당하는 out 신호가 나오게 되고, 이어서 초기화 신호 rst 가 나와서 커패시터(C₁)을 방전시키고 비교기의 latch를 다시 원상태로 돌린다. 이를 반복하여 원하는 주파수의 클럭을 얻을 수 있게 된다.

논리 회로(130)는 상기 비교기(Slicer, 120)로부터 출력(out)을 입력으로 피드백하고 초기화 신호에 해당하는 출력(rst)이 상기 제2 트랜지스터를 통해 상기 트랜지스터의 소스로 입력되도록 구성된다.

소프트웨어적인 구현에 의하면, 본 명세서에서 설명되는 절차 및 기능뿐만 아니라 각각의 구성 요소들에 대한 설계 및 파라미터 최적화는 별도의 소프트웨어 모듈로도 구현될 수 있다. 적절한 프로그램 언어로 쓰여진 소프트웨어 어플리케이션으로 소프트웨어 코드가 구현될 수 있다. 상기 소프트웨어 코드는 메모리에 저장되고, 제어부(controller) 또는 프로세서(processor)에 의해 실행될 수 있다.

Claims

이완 발진기(relaxation oscillator)에 있어서,
트랜지스터의 드레인에 연결된 전류 DAC (Current Digital-to-Analog Converter);
상기 트랜지스터의 소스와 접지 사이에 연결된 커패시터(C₁);
입력 트랜지스터(M₁)를 구비하는 비교기(Slicer) - 상기 커패시터와 상기 비교기의 입력이 연결되고, 상기 비교기는 상기 입력의 입력 전압(V_C1)이 입력 트랜지스터(M₁)의 임계 전압(V_{th, M1})보다 큰 경우 동작하도록 구성됨 - ; 및
상기 비교기로부터 출력(out)을 피드백 받는 논리회로 - 상기 비교기로부터의 출력(out)이 상기 논리회로의 입력으로 피드백되고, 초기화 신호에 해당하는 상기 논리회로의 출력(rst)이 상기 출력(rst)에 연결된 제2 트랜지스터를 통해 상기 제2 트랜지스터의 드레인이 상기 전류 DAC에 연결된 트랜지스터의 소스로 입력됨 - 를 포함하는, 이완 발진기.
제 1항에 있어서,
상기 비교기(Slicer)는,
상기 커패시터 양 단의 전압(V_C1)이 게이트 단자에 인가되도록 구성된 상기 입력 트랜지스터(M₁);
소스 단자가 상기 입력 트랜지스터(M₁)의 소스 단자와 병렬로 연결되도록 구성되고, 게이트 단자가 직렬 형태의 다수의 제2 논리 회로를 통해 상기 비교기의 출력 단자와 연결되도록 구성된 제2 입력 트랜지스터; 및
게이트 단자가 상기 입력 트랜지스터(M₁)의 드레인 단자와 병렬로 연결되도록 구성된 제3 입력 트렌지스터를 포함하는, 이완 발진기.
제 2항에 있어서,
상기 비교기(Slicer)는,
드레인 단자가 상기 제2 입력 트랜지스터의 게이트 단자와 상기 다수의 제2 논리 회로의 입력 단자와 함께 연결되도록 구성된 제1 리셋 트랜지스터;
드레인 단자가 상기 입력 트랜지스터(M₁)의 소스 단자와 직렬로 연결되도록 구성된 제2 리셋 트랜지스터;
소스 단자가 상기 입력 트랜지스터(M₁)의 드레인 단자와 직렬로 연결되도록 구성된 제3 리셋 트랜지스터; 및
소스 단자가 상기 제3 입력 트렌지스터의 드레인 단자와 직렬로 연결되도록 구성된 제4 리셋 트랜지스터를 포함하는, 이완 발진기.
제 1항에 있어서,
상기 비교기(Slicer)는 상기 비교기의 외부에서 입력되는 기준 전류원(I_REF)를 사용하는 것을 특징으로 하는, 이완 발진기.