KR101961603B1 - Digital-to-analog conversion device, control device, and control system - Google Patents

Digital-to-analog conversion device, control device, and control system Download PDF

Info

Publication number
KR101961603B1
KR101961603B1 KR1020187029759A KR20187029759A KR101961603B1 KR 101961603 B1 KR101961603 B1 KR 101961603B1 KR 1020187029759 A KR1020187029759 A KR 1020187029759A KR 20187029759 A KR20187029759 A KR 20187029759A KR 101961603 B1 KR101961603 B1 KR 101961603B1
Authority
KR
South Korea
Prior art keywords
waveform pattern
change
waveform
pattern
output
Prior art date
Application number
KR1020187029759A
Other languages
Korean (ko)
Other versions
KR20180121998A (en
Inventor
마사야 다카하시
사토루 우케나
고이치 이시다
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20180121998A publication Critical patent/KR20180121998A/en
Application granted granted Critical
Publication of KR101961603B1 publication Critical patent/KR101961603B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B23/00—Testing or monitoring of control systems or parts thereof
    • G05B23/02—Electric testing or monitoring
    • G05B23/0205—Electric testing or monitoring by means of a monitoring system capable of detecting and responding to faults
    • G05B23/0218—Electric testing or monitoring by means of a monitoring system capable of detecting and responding to faults characterised by the fault detection method dealing with either existing or incipient faults
    • G05B23/0224—Process history based detection method, e.g. whereby history implies the availability of large amounts of data
    • G05B23/0227—Qualitative history assessment, whereby the type of data acted upon, e.g. waveforms, images or patterns, is not relevant, e.g. rule based assessment; if-then decisions
    • G05B23/0235—Qualitative history assessment, whereby the type of data acted upon, e.g. waveforms, images or patterns, is not relevant, e.g. rule based assessment; if-then decisions based on a comparison with predetermined threshold or range, e.g. "classical methods", carried out during normal operation; threshold adaptation or choice; when or how to compare with the threshold
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • Theoretical Computer Science (AREA)
  • Programmable Controllers (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

D/A 변환 장치(5)는 기기(2a, 2b, 2c, 2d)에 접속된다. D/A 변환 장치(5)는 파형 패턴을 기억하는 파형 데이터 등록 에어리어(71)와, 파형 데이터 등록 에어리어(71) 내의 파형 패턴의 정보를 설정하는 실행 패턴 테이블(72)과, 기기(2a, 2b, 2c, 2d)에 출력하는 파형 패턴에 관한 정보를 설정하는 실행 테이블(73)과, 연산부(6)를 구비한다. 파형 패턴은 복수의 디지털값에 의해 구성된다. 연산부(6)는 실행 테이블(73)에 설정된 파형 패턴을, 실행 패턴 테이블(72)을 참조하여 파형 데이터 등록 에어리어(71)로부터 읽어내어, 읽어낸 파형 패턴을 기기(2a, 2b, 2c, 2d)에 출력한다. The D / A converter 5 is connected to the devices 2a, 2b, 2c and 2d. The D / A converter 5 includes a waveform data registration area 71 for storing a waveform pattern, an execution pattern table 72 for setting information of a waveform pattern in the waveform data registration area 71, 2b, 2c, and 2d, and an arithmetic unit 6. The arithmetic unit 6 includes an arithmetic unit 6, The waveform pattern is constituted by a plurality of digital values. The operation unit 6 reads out the waveform pattern set in the execution table 73 from the waveform data registration area 71 with reference to the execution pattern table 72 and outputs the read waveform pattern to the devices 2a, 2b, 2c, 2d .

Figure R1020187029759
Figure R1020187029759

Description

디지털 아날로그 변환 장치, 제어 장치, 및 제어 시스템Digital-to-analog conversion device, control device, and control system

본 발명은 복수의 디지털값에 의해 구성되는 파형 패턴을 출력하는 디지털 아날로그 변환 장치, 제어 장치, 및 제어 시스템에 관한 것이다. The present invention relates to a digital-analog conversion apparatus, a control apparatus, and a control system that output a waveform pattern composed of a plurality of digital values.

FA(Factory Automation) 분야의 설비는, 복수 종류의 기기를 조합하여 실현되는 것이 일반적이다. FA 분야의 설비를 구성하는 복수의 기기는, 제어 처리 및 정보 처리를 통합한 제어 장치인 프로그래머블 컨트롤러에 접속된다. 프로그래머블 컨트롤러는, 복수의 디지털값에 의해 구성되는 파형 패턴을 기기에 출력하는 경우가 있다.Equipment in the field of factory automation (FA) is generally realized by combining a plurality of types of equipment. A plurality of devices constituting facilities in the FA field are connected to a programmable controller which is a control device that integrates control processing and information processing. The programmable controller may output a waveform pattern composed of a plurality of digital values to the apparatus.

특허 문헌 1에 제시된 프로그래머블 컨트롤러는, 자연수인 N개의 디지털값에 의해 구성되는 파형 패턴을 복수 개 준비해 두고, 지정한 파형 패턴의 디지털값을 아날로그값으로 변환하여 기기에 출력한다. 프로그래머블 컨트롤러는 복잡한 프로그램을 필요로 하지 않고, 원하는 파형 패턴을 출력하는 것을 용이하게 실현할 수 있다. The programmable controller disclosed in Patent Document 1 prepares a plurality of waveform patterns constituted by N digital values which are natural numbers, converts the digital value of the designated waveform pattern into an analog value, and outputs the analog value to the device. The programmable controller can easily realize the output of the desired waveform pattern without requiring a complicated program.

특허 문헌 1: 일본 특개평 3－136178호 공보Patent Document 1: JP-A-3-136178

파형 패턴을 기기에 출력하는 프로그래머블 컨트롤러는, 하나의 파형 패턴의 출력 중, 즉 기기의 동작 중에, 파형 패턴을 변경할 수 없다고 하는 문제점이 있다. 프로그래머블 컨트롤러는 파형 패턴의 출력 중, 즉, 기기의 동작 중에 출력하는 파형 패턴을 변경하는 것이 요구되고 있다. The programmable controller that outputs the waveform pattern to the apparatus has a problem that the waveform pattern can not be changed during the output of one waveform pattern, that is, during operation of the apparatus. The programmable controller is required to change the waveform pattern output during the output of the waveform pattern, that is, during operation of the apparatus.

본 발명은 상기를 감안하여 이루어진 것으로서, 파형 패턴의 출력 중에 파형 패턴을 변경할 수 있는 디지털 아날로그 변환 장치(이하, D/A 변환 장치라고 기재함)를 얻는 것을 목적으로 한다. The present invention has been made in view of the above, and an object of the present invention is to obtain a digital-to-analog converter (hereinafter referred to as a D / A converter) capable of changing a waveform pattern during output of a waveform pattern.

상술한 과제를 해결하여 목적을 달성하기 위해서, 본 발명은 1 이상의 기기에 접속된 D/A 변환 장치이다. D/A 변환 장치는 파형 패턴을 기억하는 파형 데이터 등록 에어리어와, 파형 데이터 등록 에어리어 내의 파형 패턴의 정보를 설정하는 실행 패턴 테이블과, 기기에 출력하는 파형 패턴에 관한 정보를 설정하는 실행 테이블과, 출력부를 구비한다. 파형 패턴은 복수의 디지털값에 의해 구성된다. 출력부는 실행 테이블에 설정된 파형 패턴을, 실행 패턴 테이블을 참조하여 파형 데이터 등록 에어리어로부터 읽어내어, 읽어낸 파형 패턴을 기기에 차례로 출력한다. In order to solve the above problems and to achieve the object, the present invention is a D / A converter device connected to at least one device. The D / A converter includes a waveform data registration area for storing a waveform pattern, an execution pattern table for setting information of the waveform pattern in the waveform data registration area, an execution table for setting information about a waveform pattern to be output to the device, And an output unit. The waveform pattern is constituted by a plurality of digital values. The output unit reads the waveform pattern set in the execution table from the waveform data registration area with reference to the execution pattern table, and sequentially outputs the read waveform pattern to the apparatus.

본 발명에 따른 D/A 변환 장치는 파형 패턴의 출력 중에 파형 패턴을 변경할 수 있다고 하는 효과를 달성한다. The D / A converter according to the present invention achieves the effect that the waveform pattern can be changed during the output of the waveform pattern.

도 1은 실시 형태 1에 따른 제어 장치를 구비하는 제어 시스템의 구성을 나타내는 도면이다.
도 2는 도 1에 도시된 제어 시스템의 컴퓨터의 하드웨어 구성을 나타내는 도면이다.
도 3은 도 2에 도시된 컴퓨터의 파형 데이터열 지원 툴이 생성하는 파형 패턴을 나타내는 도면이다.
도 4는 실시 형태 1에 따른 PLC의 D/A 변환 장치의 공용 메모리의 파형 데이터 등록 에어리어를 나타내는 도면이다.
도 5는 실시 형태 1에 따른 PLC의 D/A 변환 장치의 공용 메모리의 실행 패턴 테이블을 나타내는 도면이다.
도 6은 실시 형태 1에 따른 PLC의 D/A 변환 장치의 공용 메모리의 실행 테이블을 나타내는 도면이다.
도 7은 도 6 중의 값 b를 나타내는 도면이다.
도 8은 실시 형태 1에 따른 PLC의 D/A 변환 장치의 공용 메모리의 변경 테이블을 나타내는 도면이다.
도 9는 도 8 중의 값 c를 나타내는 도면이다.
도 10은 실시 형태 1에 따른 PLC의 D/A 변환 장치의 공용 메모리의 변경 요구 테이블을 나타내는 도면이다.
도 11은 도 10 중의 값 d를 나타내는 도면이다.
도 12는 실시 형태 1에 따른 PLC의 CPU 장치와 D/A 변환 장치의 하드웨어의 구성을 나타내는 도면이다.
도 13은 실시 형태 1에 따른 PLC의 D/A 변환 장치의 제1 파형 패턴을 설정한 실행 테이블의 일례를 나타내는 도면이다.
도 14는 도 13에 도시하는 실행 테이블의 변경 후의 파형 패턴을 설정하는 변경 테이블의 일례를 나타내는 도면이다.
도 15는 도 14에 도시하는 변경 테이블을 실행하는 변경 요구 테이블의 일례를 나타내는 도면이다.
도 16은 도 15에 도시하는 변경 요구 테이블을 실행했을 때의 기기에 출력되는 파형 패턴의 일례를 나타내는 도면이다.
도 17은 실시 형태 1에 따른 PLC의 D/A 변환 장치의 제2 파형 패턴을 설정한 실행 테이블의 일례를 나타내는 도면이다.
도 18은 도 17에 도시하는 실행 테이블의 변경 후의 파형 패턴 및 반복 출력하는 횟수를 설정하는 변경 테이블의 일례를 나타내는 도면이다.
도 19는 도 18에 도시하는 변경 테이블을 실행하는 변경 요구 테이블의 일례를 나타내는 도면이다.
도 20은 도 19에 도시하는 변경 요구 테이블을 실행했을 때의 기기에 출력되는 파형 패턴의 일례를 나타내는 도면이다.
도 21은 실시 형태 1에 따른 PLC의 D/A 변환 장치의 제3 파형 패턴을 설정한 실행 테이블의 일례를 나타내는 도면이다.
도 22는 도 21에 도시하는 실행 테이블의 변경 후의 파형 패턴 및 오프셋 어드레스를 설정하는 변경 테이블의 일례를 나타내는 도면이다.
도 23은 도 22에 도시하는 변경 테이블을 실행하는 변경 요구 테이블의 일례를 나타내는 도면이다.
도 24는 도 23에 도시하는 변경 요구 테이블을 실행했을 때의 기기에 출력되는 파형 패턴의 일례를 나타내는 도면이다.
도 25는 실시 형태 1에 따른 PLC의 D/A 변환 장치의 제2 파형 패턴을 설정한 실행 테이블의 일례를 나타내는 도면이다.
도 26은 도 25에 도시하는 실행 테이블의 변경 후의 오프셋 어드레스를 설정하는 변경 테이블의 일례를 나타내는 도면이다.
도 27은 도 26에 도시하는 변경 테이블을 실행하는 변경 요구 테이블의 일례를 나타내는 도면이다.
도 28은 도 26에 설정된 제2 파형 패턴의 상대 어드레스를 나타내는 도면이다.
도 29는 도 27에 도시하는 변경 요구 테이블을 실행했을 때의 기기에 출력되는 파형 패턴의 일례를 나타내는 도면이다.
도 30은 도 13에 도시하는 실행 테이블의 변경 후의 파형 패턴을 설정하는 변경 테이블의 일례를 나타내는 도면이다.
도 31은 도 15에 도시하는 변경 요구 테이블을 실행했을 때의 기기에 출력되는 파형 패턴의 일례를 나타내는 도면이다.
도 32는 실시 형태 1에 따른 PLC의 D/A 변환 장치의 연산부의 동작을 나타내는 순서도이다.1 is a diagram showing a configuration of a control system including a control device according to the first embodiment.
2 is a diagram showing a hardware configuration of a computer of the control system shown in Fig.
3 is a diagram showing a waveform pattern generated by the waveform data row support tool of the computer shown in FIG.
4 is a diagram showing a waveform data registration area of the common memory of the D / A converter of the PLC according to the first embodiment.
5 is a diagram showing an execution pattern table of the common memory of the D / A converter of the PLC according to the first embodiment.
6 is a diagram showing an execution table of the shared memory of the D / A converter of the PLC according to the first embodiment.
Fig. 7 is a diagram showing the value b in Fig. 6. Fig.
8 is a diagram showing a change table of the common memory of the D / A converter of the PLC according to the first embodiment.
Fig. 9 is a view showing the value c in Fig. 8. Fig.
10 is a diagram showing a change request table of the common memory of the D / A converter of the PLC according to the first embodiment.
11 is a diagram showing the value d in Fig.
12 is a diagram showing a hardware configuration of a CPU of the PLC and a D / A converter according to the first embodiment.
13 is a diagram showing an example of an execution table in which the first waveform pattern of the D / A converter of the PLC according to the first embodiment is set.
14 is a diagram showing an example of a change table for setting a waveform pattern after the change of the execution table shown in Fig.
15 is a diagram showing an example of a change request table for executing the change table shown in Fig.
Fig. 16 is a diagram showing an example of a waveform pattern output to the apparatus when the change request table shown in Fig. 15 is executed. Fig.
17 is a diagram showing an example of an execution table in which the second waveform pattern of the D / A converter of the PLC according to the first embodiment is set.
FIG. 18 is a diagram showing an example of a change table for setting the waveform pattern after the change of the execution table shown in FIG. 17 and the number of repetitive output.
19 is a diagram showing an example of a change request table for executing the change table shown in Fig.
20 is a diagram showing an example of a waveform pattern output to the apparatus when the change request table shown in Fig. 19 is executed.
21 is a diagram showing an example of an execution table in which the third waveform pattern of the D / A converter of the PLC according to the first embodiment is set.
22 is a diagram showing an example of a change table for setting waveform patterns and offset addresses after the change of the execution table shown in Fig.
23 is a diagram showing an example of a change request table for executing the change table shown in Fig.
Fig. 24 is a diagram showing an example of a waveform pattern output to the apparatus when the change request table shown in Fig. 23 is executed. Fig.
25 is a diagram showing an example of an execution table in which the second waveform pattern of the D / A converter of the PLC according to the first embodiment is set.
26 is a diagram showing an example of a change table for setting an offset address after changing the execution table shown in Fig.
27 is a diagram showing an example of a change request table for executing the change table shown in Fig.
28 is a diagram showing the relative address of the second waveform pattern set in Fig.
29 is a diagram showing an example of a waveform pattern output to the apparatus when the change request table shown in Fig. 27 is executed. Fig.
30 is a diagram showing an example of a change table for setting a waveform pattern after the change of the execution table shown in Fig.
31 is a diagram showing an example of a waveform pattern output to the apparatus when the change request table shown in Fig. 15 is executed.
32 is a flowchart showing the operation of the operation unit of the D / A converter of the PLC according to the first embodiment.

이하에, 본 발명의 실시 형태에 따른 D/A 변환 장치, 제어 장치, 및 제어 시스템을 도면에 기초하여 상세하게 설명한다. 또한, 이 실시 형태에 의해 이 발명이 한정되는 것은 아니다. Hereinafter, a D / A converter, a controller, and a control system according to an embodiment of the present invention will be described in detail with reference to the drawings. The present invention is not limited to these embodiments.

실시 형태 1.Embodiment 1

도 1은 실시 형태 1에 따른 제어 장치를 구비하는 제어 시스템의 구성을 나타내는 도면이다. 제어 시스템(1)은 FA 분야의 설비를 구성하는 것으로, 도 1에 도시하는 것처럼, 설비에 설치되는 복수의 기기(2a, 2b, 2c, 2d)와, 복수의 기기(2a, 2b, 2c, 2d)에 접속된 제어 장치(3)와, 제어 장치(3)에 접속된 송신 장치인 컴퓨터(4)를 구비한다. 실시 형태 1에 있어서, 제어 시스템(1)은 기기(2a, 2b, 2c, 2d)를 4개 구비하지만, 4개로 한정되는 것은 아니다. 실시 형태 1에 있어서, 기기(2a, 2b, 2c, 2d)는 설비에 설치되는 스위치, 조정 밸브, 전자 밸브, 모터, 또는 펌프이며, 동작을 실시하는 구동 기기이다. 1 is a diagram showing a configuration of a control system including a control device according to the first embodiment. 1, the control system 1 comprises a plurality of devices 2a, 2b, 2c, and 2d provided in the facility, a plurality of devices 2a, 2b, 2c, 2d and a computer 4 as a transmitting apparatus connected to the control apparatus 3. The control apparatus 3 includes a control unit 3, In Embodiment 1, the control system 1 is provided with four devices 2a, 2b, 2c, and 2d, but is not limited to four devices. In the first embodiment, the devices 2a, 2b, 2c, and 2d are switches, adjustment valves, solenoid valves, motors, or pumps installed in equipment, and are drive devices that perform operations.

컴퓨터(4)는 제어 장치(3)에 의해 실행되는 제어 프로그램을 작성하여, 제어 장치(3)에 송신한다. 제어 장치(3)는 제어 프로그램을 실행함으로써, 기기(2a, 2b, 2c, 2d)를 제어한다. 실시 형태 1에 있어서, 제어 장치(3)는 프로그래머블 로직 컨트롤러(Programmable Logic Controllers(PLC))이므로, 이하 PLC(3)로 기재한다. 프로그래머블 로직 컨트롤러는 JIS(일본공업규격) B 3502：2011에 의해 규정된 것이다. The computer 4 creates a control program executed by the control device 3 and transmits the control program to the control device 3. [ The control device 3 controls the devices 2a, 2b, 2c, and 2d by executing a control program. In the first embodiment, since the control device 3 is a programmable logic controller (PLC), the PLC 3 will be described below. The programmable logic controller is specified by JIS (Japanese Industrial Standard) B 3502: 2011.

도 2는 도 1에 도시된 제어 시스템의 컴퓨터의 하드웨어 구성을 나타내는 도면이다. 실시 형태 1에 따른 컴퓨터(4)는 컴퓨터 프로그램을 실행하는 컴퓨터로서, 도 2에 도시하는 것처럼, CPU(Central Processing Unit)(41)와, RAM(Random Access Memory)(42)과, ROM(Read Only Memory)(43)과, 기억 장치(44)와, 입력 장치(45)와, 표시 장치(46)와, 통신 인터페이스(47)를 포함한다. CPU(41), RAM(42), ROM(43), 기억 장치(44), 입력 장치(45), 표시 장치(46) 및 통신 인터페이스(47)는, 버스(B)를 통해서 서로 접속되어 있다. 2 is a diagram showing a hardware configuration of a computer of the control system shown in Fig. 2, the computer 4 according to the first embodiment is a computer that executes a computer program. The computer 4 includes a CPU (Central Processing Unit) 41, a RAM (Random Access Memory) 42, Only memory 43, a storage device 44, an input device 45, a display device 46, and a communication interface 47. The CPU 41, the RAM 42, the ROM 43, the storage device 44, the input device 45, the display device 46 and the communication interface 47 are connected to each other via the bus B .

CPU(41)는 RAM(42)을 작업 영역으로서 사용하면서, ROM(43) 및 기억 장치(44)에 기억되어 있는 컴퓨터 프로그램을 실행한다. 실시 형태 1에 있어서, ROM(43)에 기억되어 있는 컴퓨터 프로그램은 BIOS(Basic Input/Output System) 또는 UEFI(Unified Extensible Firmware Interface)지만, ROM(43)에 기억되어 있는 컴퓨터 프로그램은, BIOS 또는 UEFI로 한정되지 않는다. 실시 형태 1에 있어서, 기억 장치(44)에 기억되어 있는 컴퓨터 프로그램은, 오퍼레이팅 시스템 프로그램 및 엔지니어링 툴 프로그램이지만, 기억 장치(44)에 기억되어 있는 컴퓨터 프로그램은, 오퍼레이팅 시스템 프로그램 및 엔지니어링 툴 프로그램으로 한정되지 않는다. 실시 형태 1에 있어서, 기억 장치(44)는 SSD(Solid State Drive) 또는 HDD(Hard Disk Drive)이지만, 기억 장치(44)는 SSD 또는 HDD로 한정되지 않는다.The CPU 41 executes the computer program stored in the ROM 43 and the storage device 44 while using the RAM 42 as a work area. In the first embodiment, the computer program stored in the ROM 43 is a BIOS (Basic Input / Output System) or a UEFI (Unified Extensible Firmware Interface), but the computer program stored in the ROM 43 is a BIOS or UEFI . In the first embodiment, the computer programs stored in the storage device 44 are the operating system program and the engineering tool program, but the computer programs stored in the storage device 44 are limited to the operating system program and the engineering tool program It does not. In the first embodiment, the storage device 44 is a solid state drive (SSD) or a hard disk drive (HDD), but the storage device 44 is not limited to an SSD or an HDD.

입력 장치(45)는 유저로부터의 조작 입력을 접수한다. 실시 형태 1에 있어서, 입력 장치(45)는 키보드 또는 마우스지만, 키보드 또는 마우스로 한정되지 않는다. 표시 장치(46)는 문자 및 화상을 표시한다. 실시 형태 1에 있어서, 표시 장치(46)는 액정 표시 장치이지만, 액정 표시 장치로 한정되지 않는다. 통신 인터페이스(47)는 PLC(3)와 통신을 행한다. The input device 45 accepts an operation input from the user. In Embodiment 1, the input device 45 is a keyboard or a mouse, but is not limited to a keyboard or a mouse. The display device 46 displays characters and images. In Embodiment 1, the display device 46 is a liquid crystal display device, but is not limited to a liquid crystal display device. The communication interface 47 communicates with the PLC 3.

컴퓨터(4)는, 도 1에 도시하는 것처럼, PLC(3)를 조작하거나 프로그램을 편집하는 기능을 가지는 엔지니어링 툴(48)과, 파형 데이터열 지원 툴(49)을 구비한다. 도 3은 도 2에 도시된 컴퓨터의 파형 데이터열 지원 툴이 생성하는 파형 패턴을 나타내는 도면이다. 파형 데이터열 지원 툴(49)은, CPU(41)가 기억 장치(44)에 기억된 컴퓨터 프로그램을, RAM(42)을 작업 영역으로 하여 실행함으로써 실현된다. As shown in Fig. 1, the computer 4 includes an engineering tool 48 having a function of manipulating the PLC 3 or editing a program, and a waveform data column support tool 49. Fig. 3 is a diagram showing a waveform pattern generated by the waveform data row support tool of the computer shown in FIG. The waveform data row support tool 49 is realized by the CPU 41 executing a computer program stored in the storage device 44 with the RAM 42 as a work area.

파형 데이터열 지원 툴(49)은 PLC(3)가 각 기기(2a, 2b, 2c, 2d)에 출력하는 도 3에 도시하는 파형 패턴 WP를 생성한다. 파형 데이터열 지원 툴(49)에 의해 생성된 파형 패턴 WP는, 기억 장치(44)에 기억된다. 파형 데이터열 지원 툴(49)은 RAM(42)을 작업 영역으로서 사용하면서 CPU(41)에 의해 실행됨으로써, 생성한 파형 패턴 WP를 PLC(3)에 송신한다. 파형 패턴 WP는, CPU(41) 내의 기억 장치(44)에 기억되어 있는 엔지니어링 툴(48)과, 파형 데이터열 지원 툴(49) 중, 적어도 한쪽의 조작에 의해 생성된다. 파형 패턴 WP는 시간의 경과에 따른 기기(2a, 2b, 2c, 2d)의 동작을 나타내는 것이다. The waveform data row support tool 49 generates the waveform pattern WP shown in Fig. 3, which the PLC 3 outputs to each of the devices 2a, 2b, 2c and 2d. The waveform pattern WP generated by the waveform data row support tool 49 is stored in the storage device 44. [ The waveform data row support tool 49 is executed by the CPU 41 while using the RAM 42 as a work area, thereby transmitting the generated waveform pattern WP to the PLC 3. The waveform pattern WP is generated by at least one of the engineering tool 48 stored in the storage device 44 in the CPU 41 and the waveform data column support tool 49. The waveform pattern WP indicates the operation of the devices 2a, 2b, 2c, and 2d with passage of time.

파형 패턴 WP는 복수의 디지털값에 의해 구성된다. 파형 패턴 WP를 구성하는 디지털값은, 파형 패턴 WP의 개시부터의 경과 시간을 나타내는 어드레스가 설정됨과 아울러, 동작의 크기를 나타내는 값이 설정되어 있다. 디지털값은 동작의 크기를 정해진 수의 계조(階調)로 설정한다. 실시 형태 1에 있어서, 컴퓨터(4)는 파형 패턴 WP로서, 도 3에 도시하는 것처럼, 제1 파형 패턴 WP1과, 제2 파형 패턴 WP2와, 제3 파형 패턴 WP3과, 제4 파형 패턴 WP4와, 제5 파형 패턴 WP5와, 제P(P는 5보다도 큰 자연수)의 파형 패턴 WPP를 생성하여, 기억한다. 제1 파형 패턴 WP1은 디지털값을 13000개 구비하고, 제2 파형 패턴 WP2는 디지털값을 7000개 구비하고, 제3 파형 패턴 WP3은 디지털값을 13000개 구비하고, 제4 파형 패턴 WP4는 디지털값을 8000개 구비하고, 제5 파형 패턴 WP5는 디지털값을 5000개 구비하고, 제P 파형 패턴 WPP는, 디지털값을 NP개 구비한다. 또한, 이하, 특정할 수 있는 파형 패턴을 제1 파형 패턴 WP1과, 제2 파형 패턴 WP2와, 제3 파형 패턴 WP3과, 제4 파형 패턴 WP4와, 제5 파형 패턴 WP5와, 또는 제P 파형 패턴 WPP로 기재하고, 특정할 수 없는 파형 패턴을 간단하게 파형 패턴 WP로 기재한다. The waveform pattern WP is composed of a plurality of digital values. In the digital value constituting the waveform pattern WP, an address indicating the elapsed time from the start of the waveform pattern WP is set, and a value indicating the size of the operation is set. The digital value sets the size of the operation to a predetermined number of gradations. In the first embodiment, the computer 4 is a waveform pattern WP. As shown in FIG. 3, the first waveform pattern WP1, the second waveform pattern WP2, the third waveform pattern WP3, the fourth waveform pattern WP4, , The fifth waveform pattern WP5 and the waveform pattern WPP (P is a natural number greater than 5) are generated and stored. The first waveform pattern WP1 has 13000 digital values, the second waveform pattern WP2 has 7000 digital values, the third waveform pattern WP3 has 13000 digital values, and the fourth waveform pattern WP4 has a digital value The fifth waveform pattern WP5 has 5000 digital values, and the P waveform pattern WPP has N P digital values. Hereinafter, the specifiable waveform pattern is referred to as a first waveform pattern WP1, a second waveform pattern WP2, a third waveform pattern WP3, a fourth waveform pattern WP4, a fifth waveform pattern WP5, A pattern WPP, and a waveform pattern that can not be specified is simply described as a waveform pattern WP.

PLC(3)는, 도 1에 도시하는 것처럼, 1 이상의 기기(2a, 2b, 2c, 2d)에 접속된 D/A 변환 장치(5)와, CPU 장치(12)를 구비한다. D/A 변환 장치(5) 및 CPU 장치(12)는 통신용 버스(B3)에 의해 서로 통신 가능하게 접속되어 있다. D/A 변환 장치(5) 및 CPU 장치(12)는, 통신용 버스(B3)가 접속되는 버스 인터페이스(51, 121)를 구비한다. CPU 장치(12)는 컴퓨터(4)와 통신 가능하게 접속되는 주변 장치 인터페이스(125)를 구비한다. The PLC 3 includes a D / A converter 5 and a CPU 12 connected to one or more devices 2a, 2b, 2c and 2d as shown in Fig. The D / A converter 5 and the CPU 12 are communicably connected to each other by a communication bus B3. The D / A converter 5 and the CPU device 12 are provided with bus interfaces 51 and 121 to which a communication bus B3 is connected. The CPU device 12 has a peripheral device interface 125 communicably connected to the computer 4. [

실시 형태 1에 있어서, D/A 변환 장치(5)는, 도 1에 도시하는 것처럼, 내장 프로그램을 실행하는 연산부(6)와, 파형 패턴 WP를 기억하는 기억부인 공용 메모리(7)와, 일시 기억 영역으로서 이용되는 내장 메모리(61)와, 연산부(6)가 송신한 디지털값을 아날로그값으로 변환하는 변환부인 D/A(Digital/Analog) 변환부(8)와, 카운터(9)와, 아날로그 출력 인터페이스(52)와, 트리거 신호 입력 인터페이스(53)를 구비한다. 1, the D / A converter 5 includes an arithmetic unit 6 that executes a built-in program, a shared memory 7 that is a storage unit that stores the waveform pattern WP, A digital / analog (D / A) conversion section 8, which is a conversion section for converting the digital value transmitted from the calculation section 6 into an analog value, a counter 9, An analog output interface 52, and a trigger signal input interface 53. [

D/A 변환 장치(5)에는, 4개의 기기(2a, 2b, 2c, 2d)에 접속하기 위한 아날로그 출력 인터페이스(52)가 있고, 제1 아날로그 출력 채널 CH1, 제2 아날로그 출력 채널 CH2, 제３ 아날로그 출력 채널 CH3, 및 제４ 아날로그 출력 채널 CH4를 보유하고 있지만, 4개의 아날로그 출력 채널 CH1, CH2, CH3, CH4로 한정되는 것은 아니다. 또한, 본 명세서는, 이하, 제1 아날로그 출력 채널 CH1, 제2 아날로그 출력 채널 CH2, 제３ 아날로그 출력 채널 CH3, 및 제４ 아날로그 출력 채널 CH4끼리를 구별할 때에는, 각각 CH1, CH2, CH3 및 CH4로 기재한다. D/A 변환 장치(5)의 연산부(6)는, 아날로그 출력 채널 CH1, CH2, CH3, CH4에 파형 패턴 WP1, WP2, WP3, WP4, WP5 중 어느 하나를 차례로 출력하여, 각 기기(2a, 2b, 2c, 2d)를 제어한다. The D / A converter 5 has an analog output interface 52 for connecting to the four devices 2a, 2b, 2c, and 2d. The first analog output channel CH1, the second analog output channel CH2, 3 analog output channel CH3, and a fourth analog output channel CH4, but is not limited to the four analog output channels CH1, CH2, CH3, and CH4. Hereinafter, when distinguishing the first analog output channel CH1, the second analog output channel CH2, the third analog output channel CH3, and the fourth analog output channel CH4, CH1, CH2, CH3, and CH4 . The operation unit 6 of the D / A converter 5 sequentially outputs one of the waveform patterns WP1, WP2, WP3, WP4 and WP5 to the analog output channels CH1, CH2, CH3 and CH4, 2b, 2c, and 2d.

또, D/A 변환 장치(5)에는, 4개의 기기(2a, 2b, 2c, 2d)로부터 출력되는 트리거 신호를 수신하기 위한 트리거 신호 입력 인터페이스(53)가 있고, 제1 채널용 트리거 CHT1, 제2 채널용 트리거 CHT2, 제３ 채널용 트리거 CHT3, 및 제４ 채널용 트리거 CHT4를 보유하고 있지만, 4개의 채널용 트리거 CHT1, CHT2, CHT3, CHT4로 한정되는 것은 아니다. 또한, 본 명세서는, 이하, 제1 채널용 트리거 CHT1, 제2 채널용 트리거 CHT2, 제３ 채널용 트리거 CHT3, 및 제４ 채널용 트리거 CHT4끼리를 구별할 때에는, 각각 CHT1, CHT2, CHT3 및 CHT4로 기재한다. D/A 변환 장치(5)의 연산부(6)는, 각 기기(2a, 2b, 2c, 2d)로부터 출력되는 트리거 신호의 상승 에지를 검출하면, 파형 출력을 개시한다. 또, 파형 출력 실행 중에 트리거 신호의 하강 에지를 검출하면, 파형 출력을 정지시킨다. 또한, D/A 변환 장치(5)의 연산부(6)는 유저에 의한 컴퓨터(4)상의 엔지니어링 툴(48)의 조작, 혹은 엔지니어링 툴(48)에 의해서 작성되고, CPU 장치(12)에 기입된 래더 프로그램의 실행에 의해서도, 파형 출력 개시 요구, 및 파형 출력 정지 요구를 접수한다. The D / A converter 5 has a trigger signal input interface 53 for receiving a trigger signal output from the four devices 2a, 2b, 2c, and 2d. The trigger signal input interface 53 for the first channel triggers CHT1, Channel Trigger CHT2, Trigger CHT3 for the third channel, and Trigger CHT4 for the fourth channel. However, the present invention is not limited to the triggers CHT1, CHT2, CHT3, and CHT4 for four channels. Hereinafter, when the triggers CHT1 for the first channel, the triggers CHT2 for the second channel, the triggers CHT3 for the third channel, and the triggers CHT4 for the fourth channel are distinguished from each other, CHT1, CHT2, CHT3 and CHT4 . The arithmetic unit 6 of the D / A converter 5 starts waveform output when detecting the rising edge of the trigger signal output from each of the devices 2a, 2b, 2c, and 2d. When the falling edge of the trigger signal is detected during waveform output, the waveform output is stopped. The arithmetic unit 6 of the D / A converter 5 is formed by an operation of the engineering tool 48 on the computer 4 by the user or by the engineering tool 48, A waveform output start request, and a waveform output stop request are also received by execution of the ladder program.

공용 메모리(7)는 D/A 변환 장치(5)의 연산부(6) 및 CPU 장치(12)의 양쪽으로부터 읽고 쓸 수 있는 일시 기억 영역이다. 공용 메모리(7)는 도 1에 도시하는 것처럼, 파형 출력 파라미터 영역(70)과, 파형 데이터 등록 에어리어(71)를 구비하고, 추가로 파형 출력 실행 중의 출력 파형 변경을 위해서 필요한, 실행 패턴 테이블(72)과, 실행 테이블(73)과, 변경 테이블(74)과, 변경 요구 테이블(75)을 구비한다. The shared memory 7 is a temporary storage area that can be read from and written to both the arithmetic unit 6 and the CPU unit 12 of the D / A converter 5. [ 1, the shared memory 7 includes a waveform output parameter area 70 and a waveform data registration area 71. The shared memory 7 further includes an execution pattern table 72, an execution table 73, a change table 74, and a change request table 75.

공용 메모리(7)에 있는 파형 출력 파라미터 영역(70)은, 파형 출력 주기를 설정하는 파라미터와, 파형 출력 정지 중에 출력하는 아날로그값을 지정하는 파라미터가, 엔지니어링 툴(48) 또는 파형 데이터열 지원 툴(49) 중 어느 한 쪽에 의해, CPU 장치(12)를 통해서 기입된다. 파형 출력 주기란, 파형 패턴 WP의 디지털값의 어드레스를 갱신하는 주기이고, D/A 변환 주기의 배수로 지정되는 것이다.The waveform output parameter area 70 in the shared memory 7 is a waveform output parameter area in which the parameter for setting the waveform output period and the parameter for designating the analog value to be output during the waveform output stop are stored in the engineering tool 48 or the waveform data column support tool (49) by way of the CPU device (12). The waveform output period is a period for updating the address of the digital value of the waveform pattern WP and is designated by a multiple of the D / A conversion cycle.

공용 메모리(7)에 있는 파형 데이터 등록 에어리어(71)는, 도 4에 도시하는 것처럼, 컴퓨터(4)상의 엔지니어링 툴(48) 또는 파형 데이터열 지원 툴(49) 중 어느 한 쪽에 의해, CPU 장치(12)를 통해서 공용 메모리(7)로 파형 패턴 WP1, WP2, WP3, WP4, 및 WP5가 기입되지만, 5개의 파형 패턴 WP로 한정되는 것은 아니다. 또한, 도 4에 의하면, 파형 데이터 등록 에어리어(71)는 최대로 50000개의 정보를 기억하고 있지만, 50000개로 한정되는 것은 아니다. 즉, 파형 데이터 등록 에어리어(71)란, 각 파형 패턴 WP를 구성하는 디지털값을, 출력시키고 싶은 시계열(時系列)을 따라서, 미리 기억해 두는 영역이다. The waveform data registration area 71 in the common memory 7 is controlled by either the engineering tool 48 on the computer 4 or the waveform data column support tool 49 on the computer 4, The waveform patterns WP1, WP2, WP3, WP4, and WP5 are written to the shared memory 7 through the waveform memory 12, but are not limited to the five waveform patterns WP. Further, according to Fig. 4, the waveform data registration area 71 stores a maximum of 50,000 pieces of information, but is not limited to 50,000 pieces. That is, the waveform data registration area 71 is an area in which digital values constituting each waveform pattern WP are stored in advance in accordance with a time series (time series) to be outputted.

실시 형태 1에 있어서, 파형 데이터 등록 에어리어(71)는, 도 4에 도시하는 것처럼, 제1 파형 패턴 WP1과, 제2 파형 패턴 WP2와, 제3 파형 패턴 WP3과, 제4 파형 패턴 WP4와, 제5 파형 패턴 WP5를 기억한다. 실시 형태 1에 있어서, 파형 데이터 등록 에어리어(71)는, 선두의 어드레스인 어드레스 「0」에서부터 차례로 제1 파형 패턴 WP1의 디지털값을 기억하고, 제1 파형 패턴 WP1의 디지털값을 기억한 최종의 어드레스인 어드레스 「12999」의 다음 어드레스 「13000」에서부터 차례로 제2 파형 패턴 WP2의 디지털값을 기억한다. 파형 데이터 등록 에어리어(71)는 제2 파형 패턴 WP2의 디지털값을 기억한 최종의 어드레스인 어드레스 「19999」의 다음 어드레스 「20000」에서부터 차례로 제3 파형 패턴 WP3의 디지털값을 기억하고, 제3 파형 패턴 WP3의 디지털값을 기억한 최종의 어드레스인 어드레스 「32999」의 다음 어드레스 「33000」에서부터 차례로 제4 파형 패턴 WP4의 디지털값을 기억한다. 파형 데이터 등록 에어리어(71)는 제4 파형 패턴 WP4의 디지털값을 기억한 최종의 어드레스인 어드레스 「40999」의 다음 어드레스 「41000」에서부터 차례로 제5 파형 패턴 WP5의 디지털값을 기억하고, 제5 파형 패턴 WP5의 디지털값을 기억한 최종의 어드레스인 어드레스 「45999」의 다음 어드레스 「46000」에서부터 최종의 어드레스인 어드레스 「49999」까지 정보를 기억하고 있지 않은 빈 상태이다. 전술한 어드레스 「0」, 어드레스 「12999」, 어드레스 「13000」, 어드레스 「19999」, 어드레스 「20000」, 어드레스 「32999」, 어드레스 「33000」, 어드레스 「40999」, 어드레스 「41000」, 어드레스 「45999」, 어드레스 「46000」 및 어드레스 「49999」는, 파형 데이터 등록 에어리어(71)의 기억 영역의 절대 어드레스이다.4, the waveform data registration area 71 of the first embodiment includes a first waveform pattern WP1, a second waveform pattern WP2, a third waveform pattern WP3, a fourth waveform pattern WP4, And stores the fifth waveform pattern WP5. In the first embodiment, the waveform data registration area 71 stores the digital values of the first waveform pattern WP1 sequentially from the address "0" which is the first address, and stores the digital value of the first waveform pattern WP1 The digital value of the second waveform pattern WP2 is stored sequentially from the next address " 13000 " of the address " 12999 " The waveform data registration area 71 stores the digital value of the third waveform pattern WP3 sequentially from the next address "20000" of the address "19999" which is the final address storing the digital value of the second waveform pattern WP2, The digital value of the fourth waveform pattern WP4 is stored in order from the next address "33000" of the address "32999" which is the last address storing the digital value of the pattern WP3. The waveform data registration area 71 stores the digital value of the fifth waveform pattern WP5 sequentially from the next address "41000" of the address "40999" which is the final address storing the digital value of the fourth waveform pattern WP4, From the next address "46000" of the address "45999" which is the last address storing the digital value of the pattern WP5 to the final address "49999". The above address "0", address "12999", address "13000", address "19999", address "20000", address "32999", address "33000", address "40999" , Address "46000", and address "49999" are absolute addresses of the storage area of the waveform data registration area 71.

또, 실시 형태 1에 있어서, 파형 데이터 등록 에어리어(71)의 제1 파형 패턴 WP1을 기억한 기억 영역은, 절대 어드레스 「0」을 기점으로 한 어드레스 「0」에서부터 어드레스 「12999」까지의 상대 어드레스에 의해 관리된다. 파형 데이터 등록 에어리어(71)의 제2 파형 패턴 WP2를 기억한 기억 영역은, 절대 어드레스 「13000」을 기점으로 한 어드레스 「0」에서부터 어드레스 「6999」까지의 상대 어드레스에 의해 관리된다. 파형 데이터 등록 에어리어(71)의 제3 파형 패턴 WP3을 기억한 기억 영역은, 절대 어드레스 「20000」을 기점으로 한 어드레스 「0」에서부터 어드레스 「12999」까지의 상대 어드레스에 의해 관리된다. 파형 데이터 등록 에어리어(71)의 제4 파형 패턴 WP4를 기억한 기억 영역은, 절대 어드레스 「33000」을 기점으로 한 어드레스 「0」에서부터 어드레스 「7999」까지의 상대 어드레스에 의해 관리된다. 파형 데이터 등록 에어리어(71)의 제5 파형 패턴 WP5를 기억한 기억 영역은, 절대 어드레스 「41000」을 기점으로 한 어드레스 「0」에서부터 어드레스 「4999」까지의 상대 어드레스에 의해 관리된다. In the first embodiment, the storage area storing the first waveform pattern WP1 of the waveform data registration area 71 has a relative address from the address " 0 " to the address " 12999 "Lt; / RTI > The storage area storing the second waveform pattern WP2 of the waveform data registration area 71 is managed by the relative address from the address "0" to the address "6999" starting from the absolute address "13000". The storage area storing the third waveform pattern WP3 of the waveform data registration area 71 is managed by the relative address from the address "0" to the address "12999" starting from the absolute address "20000". The storage area storing the fourth waveform pattern WP4 of the waveform data registration area 71 is managed by the relative address from the address "0" to the address "7999" starting from the absolute address "33000". The storage area storing the fifth waveform pattern WP5 of the waveform data registration area 71 is managed by the relative address from the address "0" to the address "4999" starting from the absolute address "41000".

도 5는 실시 형태 1에 따른 PLC의 D/A 변환 장치의 공용 메모리의 실행 패턴 테이블을 나타내는 도면이다. 실행 패턴 테이블(72)은 파형 데이터 등록 에어리어(71) 내의 파형 패턴 WP 마다의 정보인 선두의 절대 어드레스 및 디지털값의 수로 구성된다. 디지털값의 수가 0이 되는 파형 패턴 WP는 존재하지 않기 때문에, 연산부(6)는 각 파형 패턴 WP를 차례로 검색하여, 디지털값의 수가 0이 되는 지점을 검출한 시점에서, 실행 패턴 테이블(72)의 종단을 인식할 수 있다. 실행 패턴 테이블(72)은 컴퓨터(4)상의 엔지니어링 툴(48) 또는 파형 데이터열 지원 툴(49) 중 어느 한 쪽에 의해, CPU 장치(12)를 통해서, 공용 메모리(7)로 기입된다.5 is a diagram showing an execution pattern table of the common memory of the D / A converter of the PLC according to the first embodiment. The execution pattern table 72 is composed of the absolute address of the head and the number of digital values which are information for each waveform pattern WP in the waveform data registration area 71. [ The arithmetic operation unit 6 sequentially searches each waveform pattern WP and detects the point at which the number of digital values becomes 0. When the number of digital values is zero, Can be recognized. The execution pattern table 72 is written into the shared memory 7 by either the engineering tool 48 on the computer 4 or the waveform data column support tool 49 through the CPU device 12. [

실시 형태 1에 있어서, 실행 패턴 테이블(72)은 제1 파형 패턴 WP1의 파형 데이터 등록 에어리어(71)의 기억 영역의 선두의 절대 어드레스 「0」과, 제1 파형 패턴 WP1의 디지털값의 수 「13000」을 설정한다. 실행 패턴 테이블(72)은 제2 파형 패턴 WP2의 파형 데이터 등록 에어리어(71)의 기억 영역의 선두의 절대 어드레스 「13000」과, 제2 파형 패턴 WP2의 디지털값의 수 「7000」을 설정한다. 실행 패턴 테이블(72)은 제3 파형 패턴 WP3의 파형 데이터 등록 에어리어(71)의 기억 영역의 선두의 절대 어드레스 「20000」과, 제3 파형 패턴 WP3의 디지털값의 수 「13000」을 설정한다. 실행 패턴 테이블(72)은 제4 파형 패턴 WP4의 파형 데이터 등록 에어리어(71)의 기억 영역의 선두의 절대 어드레스 「33000」과, 제4 파형 패턴 WP4의 디지털값의 수 「8000」을 설정한다. 실행 패턴 테이블(72)은 제5 파형 패턴 WP5의 파형 데이터 등록 에어리어(71)의 기억 영역의 선두의 절대 어드레스 「41000」과, 제5 파형 패턴 WP5의 디지털값의 수 「5000」을 설정한다. In the first embodiment, the execution pattern table 72 stores the absolute address " 0 " at the head of the storage area of the waveform data registration area 71 of the first waveform pattern WP1 and the number of digital values " 13000 " The execution pattern table 72 sets the absolute address "13000" at the head of the storage area of the waveform data registration area 71 of the second waveform pattern WP2 and the number of digital values "7000" of the second waveform pattern WP2. The execution pattern table 72 sets the absolute address "20000" at the head of the storage area of the waveform data registration area 71 of the third waveform pattern WP3 and the number of digital values of the third waveform pattern WP3 "13000". The execution pattern table 72 sets the absolute address "33000" at the head of the storage area of the waveform data registration area 71 of the fourth waveform pattern WP4 and the number of digital values of the fourth waveform pattern WP4 "8000". The execution pattern table 72 sets the absolute address "41000" at the head of the storage area of the waveform data registration area 71 of the fifth waveform pattern WP5 and the number of digital values "5000" of the fifth waveform pattern WP5.

실행 패턴 테이블(72)은 제1 파형 패턴 WP1의 파형 데이터 등록 에어리어(71)의 기억 영역의 선두의 절대 어드레스 「0」에 실행 패턴 테이블(72) 내의 어드레스 「0」을 부여하고, 제1 파형 패턴 WP1의 디지털값의 수 「13000」에 실행 패턴 테이블(72) 내의 어드레스 「1」을 부여하고 있다. 실행 패턴 테이블(72)은 제2 파형 패턴 WP2의 파형 데이터 등록 에어리어(71)의 기억 영역의 선두의 절대 어드레스 「13000」에 실행 패턴 테이블(72) 내의 어드레스 「2」를 부여하고, 제2 파형 패턴 WP2의 디지털값의 수 「7000」에 실행 패턴 테이블(72) 내의 어드레스 「3」을 부여하고 있다. 실행 패턴 테이블(72)은 제3 파형 패턴 WP3의 파형 데이터 등록 에어리어(71)의 기억 영역의 선두의 절대 어드레스 「20000」에 실행 패턴 테이블(72) 내의 어드레스 「4」를 부여하고, 제3 파형 패턴 WP3의 디지털값의 수 「13000」에 실행 패턴 테이블(72) 내의 어드레스 「5」를 부여하고 있다. 실행 패턴 테이블(72)은 제4 파형 패턴 WP4의 파형 데이터 등록 에어리어(71)의 기억 영역의 선두의 절대 어드레스 「33000」에 실행 패턴 테이블(72) 내의 어드레스 「6」을 부여하고, 제4 파형 패턴 WP4의 디지털값의 수 「8000」에 실행 패턴 테이블(72) 내의 어드레스 「7」을 부여하고 있다. 실행 패턴 테이블(72)은 제5 파형 패턴 WP5의 파형 데이터 등록 에어리어(71)의 기억 영역의 선두의 절대 어드레스 「41000」에 실행 패턴 테이블(72) 내의 어드레스 「8」을 부여하고, 제5 파형 패턴 WP5의 디지털값의 수 「5000」에 실행 패턴 테이블(72) 내의 어드레스 「9」를 부여하고 있다.The execution pattern table 72 assigns the address " 0 " in the execution pattern table 72 to the absolute address " 0 " at the head of the storage area of the waveform data registration area 71 of the first waveform pattern WP1, The address " 1 " in the execution pattern table 72 is assigned to the number 13000 of digital values of the pattern WP1. The execution pattern table 72 assigns the address " 2 " in the execution pattern table 72 to the absolute address " 13000 " at the head of the storage area of the waveform data registration area 71 of the second waveform pattern WP2, 3 " in the execution pattern table 72 to the number of digital values " 7000 " of the pattern WP2. The execution pattern table 72 gives the address "4" in the execution pattern table 72 to the absolute address "20000" at the head of the storage area of the waveform data registration area 71 of the third waveform pattern WP3, The address " 5 " in the execution pattern table 72 is assigned to the number 13000 of digital values of the pattern WP3. The execution pattern table 72 gives the address "6" in the execution pattern table 72 to the absolute address "33000" at the head of the storage area of the waveform data registration area 71 of the fourth waveform pattern WP4, 7 " in the execution pattern table 72 to the number of digital values " 8000 " of the pattern WP4. The execution pattern table 72 gives the address " 8 " in the execution pattern table 72 to the absolute address " 41000 " at the head of the storage area of the waveform data registration area 71 of the fifth waveform pattern WP5, Quot; 9 " in the execution pattern table 72 to the number of digital values " 5000 " of the pattern WP5.

D/A 변환 장치(5)의 연산부(6)는 아날로그 출력 I/F(52)를 통해서, 파형 패턴 WP를 기기(2a, 2b, 2c, 2d)에 출력하는 출력부이기도 하고, 실행 패턴 테이블(72)에 설정되어 있는 각 파형 패턴 WP의 선두의 절대 어드레스와 디지털값의 수를 더하여 1 뺀 값을, 각 파형 패턴 WP의 종단의 절대 어드레스로서, 내장 메모리(61)에 기억한다. 또, D/A 변환 장치(5)의 연산부(6)는 각 파형 패턴 WP의 디지털값의 수로부터 1을 뺀 값을, 각 파형 패턴 WP의 종단의 상대 어드레스로서, 내장 메모리(61)에 기억한다. 연산부(6)는 이들 절대 어드레스와 상대 어드레스의 양쪽을 이용하여, 파형 데이터 등록 에어리어(71)에 격납되어 있는 파형 패턴 WP의 참조를 행한다. 일례로서, 도 5의 VII에 도시하는 것처럼, 실행 패턴 테이블(72)에 설정된, 제2 파형 패턴 WP2의 파형 데이터 등록 에어리어(71)의 기억 영역의 선두의 절대 어드레스 「13000」과, 제2 파형 패턴 WP2의 디지털값의 수 「7000」에 의해, 도 4에 도시하는 것처럼, 파형 데이터 등록 에어리어(71)에 기억된 제2 파형 패턴 WP2의 종단의 절대 어드레스 「19999」가 구해진다. 마찬가지로, 종단의 상대 어드레스 「6999」가 구해진다. The operation unit 6 of the D / A converter 5 is also an output unit that outputs the waveform pattern WP to the devices 2a, 2b, 2c, and 2d through the analog output I / F 52, The absolute address of the leading end of each of the waveform patterns WP set in the register 72 and the number of digital values is added to the value obtained by subtracting 1 from the absolute address and stored in the internal memory 61 as the absolute address of the end of each waveform pattern WP. The arithmetic unit 6 of the D / A converter 5 stores a value obtained by subtracting 1 from the digital value of each waveform pattern WP as a relative address of the end of each waveform pattern WP in the internal memory 61 do. The arithmetic operation unit 6 refers to the waveform pattern WP stored in the waveform data registration area 71 using both the absolute address and the relative address. 13, the absolute address " 13000 " at the head of the storage area of the waveform data registration area 71 of the second waveform pattern WP2, which is set in the execution pattern table 72, The absolute value " 19999 " of the end of the second waveform pattern WP2 stored in the waveform data registration area 71 is obtained by the number 7000 of digital values of the pattern WP2 as shown in Fig. Similarly, the relative address "6999" at the end is obtained.

도 6은 실시 형태 1에 따른 PLC의 D/A 변환 장치의 공용 메모리의 실행 테이블을 나타내는 도면이다. 도 7은 도 6 중의 값 b를 나타내는 도면이다. 도 6에 나타내는 실행 테이블(73)은, 아날로그 출력 채널 CH1, CH2, CH3, 및 CH4마다 출력하는 파형 패턴 WP의 실행 상태를 관리하는 정보를 설정하는 것이다. 실행 테이블(73)은 컴퓨터(4)상의 파형 데이터열 지원 툴(49)로부터 CPU 장치(12)를 통해서, 디폴트값이 공용 메모리(7)로 기입된다. 기기(2a, 2b, 2c, 2d)의 상태나 변화에 따라서, 컴퓨터(4)상의 엔지니어링 툴(48)의 조작, 혹은 엔지니어링 툴(48)에 의해서 작성되어, CPU 장치(12)에 기입된 래더 프로그램의 실행에 의해서, 실행 테이블(73)의 값을 고쳐 씀으로써, 아날로그 출력 채널 CH1, CH2, CH3 및 CH4마다, 파형 패턴 WP의 출력의 실행 상태를 변경할 수 있다. 6 is a diagram showing an execution table of the shared memory of the D / A converter of the PLC according to the first embodiment. Fig. 7 is a diagram showing the value b in Fig. 6. Fig. The execution table 73 shown in Fig. 6 sets information for managing the execution state of the waveform pattern WP to be output for each of the analog output channels CH1, CH2, CH3, and CH4. The execution table 73 is written from the waveform data row support tool 49 on the computer 4 via the CPU device 12 to the default value in the shared memory 7. [ The operation of the engineering tool 48 on the computer 4 or the operation of the ladder program created by the engineering tool 48 and written in the CPU device 12 can be performed according to the state or the change of the devices 2a, 2b, 2c, The execution state of the output of the waveform pattern WP can be changed for each of the analog output channels CH1, CH2, CH3, and CH4 by rewriting the value of the execution table 73 by executing the program.

실시 형태 1에 있어서, 실행 테이블(73)은 파형 패턴 WP에 관한 정보로서, 아날로그 출력 채널 CH1, CH2, CH3 및 CH4에 출력하는 파형 패턴 WP의 번호, 및 파형 패턴 WP를 반복 출력하는 횟수를 설정한다. 실시 형태 1에 있어서, 실행 테이블(73)은 제1 파형 패턴 WP1을 설정할 때에는, 값 a로서 「1」을 설정하고. 제2 파형 패턴 WP2를 설정할 때에는, 값 a로서 「2」를 설정하고, 제3 파형 패턴 WP3을 설정할 때에는, 값 a로서 「3」을 설정하고, 제4 파형 패턴 WP4를 설정할 때에는, 값 a로서 「4」를 설정하고, 제5 파형 패턴 WP5를 설정할 때에는, 값 a로서 「5」를 설정한다. 실행 테이블(73)은 반복 출력하는 횟수를 설정하는 값 b로서, 도 7에 도시하는 것처럼, 반복 출력하는 횟수가 유한 횟수인 경우에는, 유한 횟수 자체의 1에서부터 자연수 N까지의 사이의 유한 횟수 자체를 설정한다. 실행 테이블(73)은 반복 출력하는 횟수를 설정하는 값 b로서, 도 7에 도시하는 것처럼, 반복 출력하는 횟수가 무한인 경우에는, 예를 들면 「－1」을 설정하지만, 반드시 무한 반복을 설정하는 값으로서 「－1」로 한정하는 것은 아니다. 연산부(6)는 아날로그 출력 채널 CH1, CH2, CH3 및 CH4마다 설정된 실행 테이블(73)의 내용을 참조하여 출력하는 파형 패턴 WP를 특정하고, 또한 실행 패턴 테이블(72)에서 관리되고 있는 정보를 참조하여, 파형 데이터 등록 에어리어(71)로부터 해당하는 파형 패턴 WP를 읽어내어, 유저가 소망하는 횟수 분만큼, 파형 패턴 WP의 출력 제어를 행할 수 있다. In the first embodiment, the execution table 73 sets information on the waveform pattern WP, the number of the waveform pattern WP to be output to the analog output channels CH1, CH2, CH3 and CH4, and the number of times of repeatedly outputting the waveform pattern WP do. In the first embodiment, the execution table 73 sets "1" as the value a when the first waveform pattern WP1 is set. When setting the second waveform pattern WP2, "2" is set as the value a, "3" is set as the value a when the third waveform pattern WP3 is set, and when the fourth waveform pattern WP4 is set, Quot; 4 " is set, and when the fifth waveform pattern WP5 is set, " 5 " is set as the value a. As shown in FIG. 7, the execution table 73 is a value b for setting the number of times of repetitive output. When the number of times of repetitive output is a finite number, the finite number itself between 1 of the finite number itself and the natural number N . As shown in FIG. 7, the execution table 73 is set to a value b for setting the number of times of repeated outputting. For example, "-1" is set when the number of repeated output is infinite. However, Is not limited to "-1". The operation unit 6 specifies the waveform pattern WP to be outputted by referring to the contents of the execution table 73 set for each of the analog output channels CH1, CH2, CH3 and CH4, and also refers to the information managed in the execution pattern table 72 The corresponding waveform pattern WP is read out from the waveform data registration area 71 and the output control of the waveform pattern WP can be performed by the number of times desired by the user.

도 8은 실시 형태 1에 따른 PLC의 D/A 변환 장치의 공용 메모리의 변경 테이블을 나타내는 도면이다. 도 9는 도 8 중의 값 c를 나타내는 도면이다. 변경 테이블(74)은 파형 패턴 WP의 출력의 실행 중에, 실행 테이블(73)에 의해 관리되고 있는 정보를, 파형 패턴 WP의 출력을 정지하는 일 없이 변경하기 위한 정보에 대해서, 아날로그 출력 채널 CH1, CH2, CH3 및 CH4마다 설정하는 것이다. 변경 테이블(74)은 기기(2a, 2b, 2c, 2d)의 상태나 변화에 따라 유저가 파형 출력의 실행 상태를 변경시키고 싶은 경우에, 컴퓨터(4)상의 엔지니어링 툴(48)의 조작, 혹은 엔지니어링 툴(48)에 의해서 작성되고, CPU 장치(12)에 기입된 래더 프로그램의 실행에 의해서, 아날로그 출력 채널 CH1, CH2, CH3 및 CH4마다 값을 설정한다. 8 is a diagram showing a change table of the common memory of the D / A converter of the PLC according to the first embodiment. Fig. 9 is a view showing the value c in Fig. 8. Fig. The change table 74 stores information managed by the execution table 73 during execution of the output of the waveform pattern WP with respect to information for changing the output of the waveform pattern WP without stopping the output of the analog output channels CH1, CH2, CH3, and CH4. The change table 74 is used to change the state of the waveform output when the user wants to change the execution state of the waveform output according to the state or change of the devices 2a, 2b, 2c, and 2d, The value is set for each of the analog output channels CH1, CH2, CH3 and CH4 by execution of the ladder program written by the engineering tool 48 and written in the CPU device 12. [

실시 형태 1에 있어서, 변경 테이블(74)은, 이행시키고 싶은 파형 패턴 WP, 파형 패턴 WP를 반복 출력하는 횟수, 이행시키고 싶은 파형 패턴 WP의 오프셋 어드레스, 및 전술한 3개의 변경 정보를 실행 테이블(73)에 반영시켜야 할 변경 타이밍과 같은, 4개의 항목으로 구성된다. In the first embodiment, the change table 74 stores the waveform pattern WP to be shifted, the number of times of repeatedly outputting the waveform pattern WP, the offset address of the waveform pattern WP to be shifted, and the above- And change timing to be reflected in the change-over timing 73, as shown in Fig.

실시 형태 1에 있어서, 변경 테이블(74)은 아날로그 출력 채널 CH1, CH2, CH3 및 CH4마다, 새롭게 이행시키고 싶은 파형 패턴 WP를 설정하는 값 a로서, 실행 테이블(73)과 마찬가지로 파형 패턴 WP의 번호를 설정한다. 변경 테이블(74)은 새롭게 이행시키고 싶은 파형 패턴 WP를 반복 출력하는 횟수를 설정하는 값 b로서, 실행 테이블(73)과 마찬가지로, 반복 출력하는 횟수가 유한 횟수인 경우에는 유한 횟수 자체를 설정하고, 무한 반복인 경우에는 「－1」을 설정한다. In the first embodiment, the change table 74 is a value a for setting the waveform pattern WP to be newly shifted for each of the analog output channels CH1, CH2, CH3, and CH4, . The change table 74 is a value b for setting the number of times of repeatedly outputting the waveform pattern WP to be newly transited. Similarly to the execution table 73, the finite number of times is set when the number of repetitive output is finite, In the case of infinite repetition, "-1" is set.

변경 테이블(74)은 오프셋 어드레스를 설정하는 값으로서. 이행 후의 파형 패턴 WP를 구성하는 복수의 디지털값 중, 이행 후에 처음에 출력되는 디지털값의 상대 어드레스를 설정한다. 이 오프셋 어드레스를 설정함으로써, D/A 변환 장치(5)는 파형 패턴 WP의 임의의 어드레스로부터 출력을 개시할 수 있다.The change table 74 is used as a value for setting an offset address. Among the plurality of digital values constituting the waveform pattern WP after the transition, the relative address of the digital value output first after the transition is set. By setting this offset address, the D / A converter 5 can start output from any address of the waveform pattern WP.

변경 테이블(74)에서는, 변경 테이블(74)에 설정된 정보를 실행 테이블(73)에 반영시키는 변경 타이밍으로서, 변경 요구가 발행된 타이밍과, 출력 중의 파형 패턴 WP의 출력이 완료된 타이밍 중 어느 것을 선택 가능하고, 그것은 변경 타이밍을 설정하는 값 c로 정해진다. 변경 타이밍의 값 c는, 도 9에 도시하는 것처럼, 내장 프로그램이 변경 요구를 접수한 타이밍인 경우에는 「0」을 설정하고, 출력 중의 파형 패턴 WP의 출력이 완료된 타이밍인 경우에는 「1」을 설정하지만, 어느 것도 「0」 및 「1」로 한정하는 것은 아니다. The change table 74 selects either of the timing at which the change request is issued and the timing at which the output of the waveform pattern WP in the output is completed as the change timing at which the information set in the change table 74 is reflected in the execution table 73 And it is set to the value c that sets the change timing. As shown in Fig. 9, the change timing value c is set to " 0 " when the built-in program accepts the change request, and " 1 " is set when the output of the waveform pattern WP in the output is completed However, nothing is limited to "0" and "1".

실시 형태 1에 있어서, 변경 테이블(74)은 제1 아날로그 출력 채널 CH1에 출력하는 변경 후의 파형 패턴 WP를 설정하는 값 a에 변경 테이블(74) 내의 어드레스 「0」을 부여하고, 제1 아날로그 출력 채널 CH1에 파형 패턴 WP를 반복 출력하는 횟수를 설정하는 값 b에 변경 테이블(74) 내의 어드레스 「1」을 부여하고, 제1 아날로그 출력 채널 CH1에 출력하는 파형 패턴 WP의 오프셋 어드레스를 설정하는 상대 어드레스에 변경 테이블(74) 내의 어드레스 「2」를 부여하고, 제1 아날로그 출력 채널 CH1의 변경 타이밍을 설정하는 값 c에 변경 테이블(74) 내의 어드레스 「3」을 부여하고 있다. 변경 테이블(74)은 제2 아날로그 출력 채널 CH2에 출력하는 변경 후의 파형 패턴 WP를 설정하는 값 a에 변경 테이블(74) 내의 어드레스 「4」를 부여하고, 제2 아날로그 출력 채널 CH2에 파형 패턴 WP를 반복 출력하는 횟수를 설정하는 값 b에 변경 테이블(74) 내의 어드레스 「5」을 부여하고, 제2 아날로그 출력 채널 CH2에 출력하는 파형 패턴 WP의 오프셋 어드레스를 설정하는 상대 어드레스에 변경 테이블(74) 내의 어드레스 「6」을 부여하고, 제2 아날로그 출력 채널 CH2의 변경 타이밍을 설정하는 값 c에 변경 테이블(74) 내의 어드레스 「7」을 부여하고 있다. 변경 테이블(74)은 제３ 아날로그 출력 채널 CH3에 출력하는 변경 후의 파형 패턴 WP를 설정하는 값 a에 변경 테이블(74) 내의 어드레스 「8」을 부여하고, 제３ 아날로그 출력 채널 CH3에 파형 패턴 WP를 반복 출력하는 횟수를 설정하는 값 b에 변경 테이블(74) 내의 어드레스 「9」를 부여하고, 제３ 아날로그 출력 채널 CH3에 출력하는 파형 패턴 WP의 오프셋 어드레스를 설정하는 상대 어드레스에 변경 테이블(74) 내의 어드레스 「10」을 부여하고, 제３ 아날로그 출력 채널 CH3의 변경 타이밍을 설정하는 값 c에 변경 테이블(74) 내의 어드레스 「11」을 부여하고 있다. 변경 테이블(74)은 제４ 아날로그 출력 채널 CH4에 출력하는 변경 후의 파형 패턴 WP를 설정하는 값 a에 변경 테이블(74) 내의 어드레스 「12」을 부여하고, 제４ 아날로그 출력 채널 CH4에 파형 패턴 WP를 반복 출력하는 횟수를 설정하는 값 b에 변경 테이블(74) 내의 어드레스 「13」을 부여하고, 제４ 아날로그 출력 채널 CH4에 출력하는 파형 패턴 WP의 오프셋 어드레스를 설정하는 상대 어드레스에 변경 테이블(74) 내의 어드레스 「14」를 부여하고, 제４ 아날로그 출력 채널 CH4의 변경 타이밍을 설정하는 값 c에 변경 테이블(74) 내의 어드레스 「15」를 부여하고 있다. In the first embodiment, the change table 74 assigns the address " 0 " in the change table 74 to the value a for setting the changed waveform pattern WP to be output to the first analog output channel CH1, Quot; 1 " in the change table 74 to the value b for setting the number of times of repeatedly outputting the waveform pattern WP to the channel CH1, and sets the offset address of the waveform pattern WP to be output to the first analog output channel CH1 The address "2" in the change table 74 is assigned to the address, and the value "c" for setting the change timing of the first analog output channel CH1 is given to the address "3" in the change table 74. The change table 74 gives the address "4" in the change table 74 to the value a for setting the changed waveform pattern WP to be output to the second analog output channel CH2 and outputs the waveform pattern WP Quot; 5 " in the change table 74 to the value b for setting the number of repetitive output of the waveform pattern WP to the relative address for setting the offset address of the waveform pattern WP to be output to the second analog output channel CH2, Quot; 7 " in the change table 74 is assigned to the value " c " in the change table 74 and the value c for setting the change timing of the second analog output channel CH2. The change table 74 gives the address "8" in the change table 74 to the value a for setting the changed waveform pattern WP to be output to the third analog output channel CH3, and the waveform pattern WP Quot; 9 " in the change table 74 to the value b for setting the number of repeatedly outputting the waveform pattern WP to the counterpart address for setting the offset address of the waveform pattern WP to be output to the third analog output channel CH3, Quot; 10 " in the change table 74 to the value c for setting the change timing of the third analog output channel CH3. The change table 74 gives the address "12" in the change table 74 to the value a for setting the waveform pattern WP after the change to be output to the fourth analog output channel CH4 and outputs the waveform pattern WP Quot; 13 " in the change table 74 to the value b for setting the number of repetitive output of the waveform pattern WP to the relative address for setting the offset address of the waveform pattern WP to be output to the fourth analog output channel CH4, Quot; 14 " in the change table 74 to the value " c " for setting the change timing of the fourth analog output channel CH4.

도 10은 실시 형태 1에 따른 PLC의 D/A 변환 장치의 공용 메모리의 변경 요구 테이블을 나타내는 도면이다. 도 11은 도 10 중의 값 d를 나타내는 도면이다. 변경 요구 테이블(75)은 아날로그 출력 채널 CH1, CH2, CH3 및 CH4마다, 실행 테이블(73)에 의해 관리되고 있는 파형 패턴 WP의 출력의 실행 상태를 유저가 변경하고 싶은 경우에, 변경 테이블(74)에 변경 정보를 격납하고 나서, 그 변경 요구 내용을 D/A 변환 장치(5)에 통지하는 것이다. 변경 요구 테이블(75)은 기기(2a, 2b, 2c, 2d)의 상태나 변화에 따라 유저가 파형 패턴 WP의 출력의 실행 상태를 변경시키고 싶은 경우에, 컴퓨터(4)상의 엔지니어링 툴(48)의 조작, 혹은 엔지니어링 툴(48)에 의해서 작성되고, CPU 장치(12)에 기입된 래더 프로그램의 실행에 의해서, 아날로그 출력 채널 CH1, CH2, CH3 및 CH4마다 값을 설정한다. 요컨데, 변경 요구 테이블(75)은 실행 테이블(73)에 설정된 정보를 변경 테이블(74)에 설정된 변경 정보로 변경할 필요/불필요를 설정하는 것이다. 10 is a diagram showing a change request table of the common memory of the D / A converter of the PLC according to the first embodiment. 11 is a diagram showing the value d in Fig. When the user wishes to change the execution state of the output of the waveform pattern WP managed by the execution table 73 for each of the analog output channels CH1, CH2, CH3 and CH4, the change request table 75 stores the change table 74 ), And notifies the D / A converter 5 of the change request content. The change request table 75 is used by the engineering tool 48 on the computer 4 when the user wants to change the execution state of the output of the waveform pattern WP according to the state or change of the devices 2a, 2b, 2c, And the value is set for each of the analog output channels CH1, CH2, CH3, and CH4 by the execution of the ladder program written by the engineering tool 48 and written in the CPU device 12. [ In other words, the change request table 75 sets the necessity / necessity to change the information set in the execution table 73 to the change information set in the change table 74. [

변경 요구 테이블(75)은 도 10에 도시하는 것처럼, 아날로그 출력 채널 CH1, CH2, CH3 및 CH4마다, 요구 내용을 설정하는 값 d가 설정된다. 변경 요구 테이블(75)은, 도 11에 도시하는 것처럼, 요구 내용을 설정하는 값 d로서, 변경 요구 없음인 경우에 「0」을 설정한다. 변경 요구 테이블(75)은 요구 내용을 설정하는 값 d로서, 실행 테이블(73)에 설정된 파형 패턴 WP를 변경 테이블(74)에 설정된 파형 패턴 WP로 변경하는 경우에 「1」을 설정한다. 변경 요구 테이블(75)은 요구 내용을 설정하는 값 d로서, 실행 테이블(73)에 설정된 반복 출력하는 횟수를 변경 테이블(74)에 설정된 반복 출력하는 횟수로 변경하는 경우에 「2」를 설정한다. 변경 요구 테이블(75)은 요구 내용을 설정하는 값 d로서, 변경 테이블(74)에 설정된 오프셋 어드레스로부터 파형 패턴 WP의 출력을 개시하는 경우에 「3」을 설정한다. 변경 요구 테이블(75)은 요구 내용을 설정하는 값 d로서, 파형 패턴 WP 및 반복 출력하는 횟수를 변경하는 경우에 「4」를 설정한다. 변경 요구 테이블(75)은 요구 내용을 설정하는 값 d로서, 파형 패턴 WP를 변경하고 또한 오프셋 어드레스에 설정된 상대 어드레스로부터 파형 패턴 WP의 출력을 개시하는 경우에 「5」를 설정한다. 변경 요구 테이블(75)은 요구 내용을 설정하는 값 d로서, 반복 출력하는 횟수를 변경하고 또한 오프셋 어드레스에 설정된 상대 어드레스로부터 파형 패턴 WP의 출력을 개시하는 경우에 「6」을 설정한다. 변경 요구 테이블(75)은 요구 내용을 설정하는 값 d로서, 파형 패턴 WP 및 반복 출력하는 횟수를 변경하고 또한 오프셋 어드레스에 설정된 상대 어드레스로부터 파형 패턴 WP의 출력을 개시하는 경우에 「7」을 설정한다. 이와 같이, 요구의 값을 세분화해 두는 것은, 그것에 따른 D/A 변환 장치(5)의 내장 프로그램을 미리 분기해둠으로써, 변경 요구 접수시의 처리의 고속화를 도모하는 것이 목적이지만, 요구의 값 d의 「0」, 「1」, 「2」, 「3」, 「4」, 「5」, 「6」, 「7」의 각 값과, 각각에 할당한 각 요구 내용, 혹은 요구 방법에 대해 한정하는 것은 아니다.As shown in Fig. 10, the change request table 75 sets a value d for setting the content of the request for each of the analog output channels CH1, CH2, CH3, and CH4. As shown in Fig. 11, the change request table 75 sets a value d for setting a request content to "0" when there is no change request. The change request table 75 sets "1" when changing the waveform pattern WP set in the execution table 73 to the waveform pattern WP set in the change table 74 as a value d for setting the content of the request. The change request table 75 sets "2" as the value d for setting the content of the request, when changing the number of repetitive output set in the execution table 73 to the number of repetitive output set in the change table 74 . The change request table 75 sets " 3 " when the output of the waveform pattern WP is started from the offset address set in the change table 74 as the value d for setting the content of the request. The change request table 75 sets "4" when changing the waveform pattern WP and the number of repetitive output as the value d for setting the content of the request. The change request table 75 sets "5" as the value d for setting the content of the request when changing the waveform pattern WP and starting the output of the waveform pattern WP from the relative address set in the offset address. The change request table 75 sets "6" when changing the number of repetitive output as the value d for setting the content of the request and starting the output of the waveform pattern WP from the relative address set in the offset address. The change request table 75 is set to " 7 " when changing the waveform pattern WP and the number of repetitive output as the value d for setting the content of the request, and starting the output of the waveform pattern WP from the relative address set in the offset address do. The purpose of subdividing the request value in this manner is to divide the built-in program of the D / A converter 5 according to the request so as to speed up the process at the time of receiving the change request. However, d "," 1 "," 2 "," 3 "," 4 "," 5 "," 6 ", and" 7 " The present invention is not limited thereto.

D/A 변환 장치(5)의 연산부(6)가 실행하는 내장 프로그램은, 파형 패턴 WP의 출력의 실행 중에 있어서는, 항상 이 변경 요구 테이블(75)의 값 d의 변화를 감시한다. 변경 요구 테이블(75)의 각 아날로그 출력 채널 CH1, CH2, CH3 및 CH4마다, 값 d가 「0」에서 「0 이외」의 값으로 변화했을 때가, 유저가 변경 요구를 발행한 타이밍이 된다. 연산부(6)는 값 d가 「0 이외」로 된 아날로그 출력 채널 CH1, CH2, CH3 및 CH4의 변경 테이블(74)을 참조하여, 변경 내용을 인식하고 나서, 변경 요구 테이블(75)의 값 d가 「0 이외」로 된 아날로그 출력 채널 CH1, CH2, CH3 및 CH4의 내용을, 변경 테이블(74)의 변경 타이밍으로 지정된 타이밍에서 고쳐 씀으로써, 파형 패턴 WP의 출력의 실행 상태를 동작 중으로 변경한다. 또한, 변경 요구 테이블(75)의 각 아날로그 출력 채널 CH1, CH2, CH3 및 CH4마다, 값 d가 「0」에서 「0 이외」의 값으로 변화했을 때는, 변경 요구 테이블(75)이 변경 불필요에서 변경 필요로 갱신된 타이밍이다. The built-in program executed by the arithmetic unit 6 of the D / A converter 5 always monitors the change in the value d of the change request table 75 during the execution of the output of the waveform pattern WP. When the value d changes from "0" to a value other than "0" for each of the analog output channels CH1, CH2, CH3, and CH4 of the change request table 75, the timing at which the user issues a change request. The operation unit 6 refers to the change table 74 of the analog output channels CH1, CH2, CH3 and CH4 whose value d is set to a value other than "0" The contents of the analog output channels CH1, CH2, CH3 and CH4 whose contents are "other than 0" are rewritten at the timing specified by the change timing of the change table 74, thereby changing the execution state of the output of the waveform pattern WP . When the value d changes from "0" to a value other than "0" for each of the analog output channels CH1, CH2, CH3 and CH4 of the change request table 75, the change request table 75 is changed from " It is the timing that needs to be changed and needs to be changed.

실시 형태 1에 있어서, 변경 요구 테이블(75)은 제1 아날로그 출력 채널 CH1의 요구 내용을 설정하는 값 d에 변경 요구 테이블(75) 내의 어드레스 「0」을 부여하고, 제2 아날로그 출력 채널 CH2의 요구 내용을 설정하는 값 d에 변경 요구 테이블(75) 내의 어드레스 「1」을 부여하고 있다. 변경 요구 테이블(75)은 제３ 아날로그 출력 채널 CH3의 요구 내용을 설정하는 값 d에 변경 요구 테이블(75) 내의 어드레스 「2」를 부여하고, 제４ 아날로그 출력 채널 CH4의 요구 내용을 설정하는 값 d에 변경 요구 테이블(75) 내의 어드레스 「3」을 부여하고 있다. In the first embodiment, the change request table 75 assigns the address " 0 " in the change request table 75 to the value d for setting the request content of the first analog output channel CH1, Quot; 1 " in the change request table 75 is assigned to the value d for setting the request content. The change request table 75 assigns the value "d" for setting the request content of the third analog output channel CH3 to the address "2" in the change request table 75 and sets the value of the request content of the fourth analog output channel CH4 quot; 3 " in the change request table 75 is assigned to " d ".

CPU 장치(12)는 D/A 변환 장치(5)와 컴퓨터(4)의 양쪽과 접속되어 있다. CPU 장치(12)는 내장 프로그램을 기억하는 내장 메모리(122)와, 내장 메모리(122)에 기억된 내장 프로그램을 실행하는 연산부(123)와, 외부 메모리 인터페이스(124)를 구비한다. 외부 메모리 인터페이스(124)는 컴퓨터(4)에 의해 판독 가능한 정보를 기억하는 도시하지 않는 외부 기억 매체에 정보를 기억하는 외부 기억 매체 기억 장치에 접속할 수 있다. The CPU device 12 is connected to both the D / A converter 5 and the computer 4. [ The CPU device 12 includes an internal memory 122 for storing a built-in program, an operation unit 123 for executing a built-in program stored in the internal memory 122, and an external memory interface 124. [ The external memory interface 124 can be connected to an external storage medium storage device that stores information in an external storage medium (not shown) that stores information readable by the computer 4. [

다음에, PLC(3)의 CPU 장치(12)와 D/A 변환 장치(5)의 하드웨어의 구성을 설명한다. 도 12는 실시 형태 1에 따른 PLC의 CPU 장치와 D/A 변환 장치의 하드웨어의 구성을 나타내는 도면이다. 또한, 도 12에 있어서, 도 1과 동일 부분에는, 동일 부호를 부여하여 설명한다.Next, the hardware configuration of the CPU device 12 and the D / A converter device 5 of the PLC 3 will be described. 12 is a diagram showing a hardware configuration of a CPU of the PLC and a D / A converter according to the first embodiment. In Fig. 12, the same components as those in Fig. 1 are denoted by the same reference numerals.

CPU 장치(12)는, 도 12에 도시하는 것처럼, MPU(Micro-Processing Unit)(123)와, 메모리(122)와, 통신용 회로(128)와, 주변 장치 인터페이스(125)와, 버스 인터페이스(121)와, 외부 기억 장치 인터페이스(124)를 구비한다. MPU(123)와 메모리(122)와 통신용 회로(128)와 주변 장치 인터페이스(125)와 버스 인터페이스(121)와 외부 기억 장치 인터페이스(124)는, 내부 버스(B12)를 통해서 접속되어 있다. 12, the CPU device 12 includes an MPU (Micro-Processing Unit) 123, a memory 122, a communication circuit 128, a peripheral device interface 125, a bus interface 121, and an external storage device interface 124. The MPU 123, the memory 122, the communication circuit 128, the peripheral device interface 125, the bus interface 121 and the external storage device interface 124 are connected via the internal bus B12.

CPU 장치(12)의 연산부(123)의 기능은, MPU(123)가 내장 프로그램을 읽어내어 실행함으로써 실현된다. 내장 프로그램은 소프트웨어, 펌웨어, 또는 소프트웨어와 펌웨어의 조합에 의해 실현된다. CPU 장치(12)의 내장 메모리(122)의 기능은, 메모리(122)에 의해 실현된다. 메모리(122)는 불휘발성 반도체 메모리, 또는 휘발성 반도체 메모리에 의해 구성된다. 불휘발성 반도체 메모리, 또는 휘발성 반도체 메모리로서, RAM, ROM, 플래쉬 메모리, EPROM(Erasable Programmable Read Only Memory), 또는 EEPROM(Electrically Erasable Programmable Read Only Memory)을 이용할 수 있다. 또, 메모리(122)는 자기 디스크, 광 디스크, 및 광 자기 디스크 중 적어도 하나에 의해 구성되어도 된다. The function of the operation unit 123 of the CPU device 12 is realized by the MPU 123 reading and executing the built-in program. Embedded programs are realized by software, firmware, or a combination of software and firmware. The function of the built-in memory 122 of the CPU device 12 is realized by the memory 122. [ The memory 122 is constituted by a nonvolatile semiconductor memory or a volatile semiconductor memory. As the nonvolatile semiconductor memory or the volatile semiconductor memory, a RAM, a ROM, a flash memory, an EPROM (Erasable Programmable Read Only Memory), or an EEPROM (Electrically Erasable Programmable Read Only Memory) can be used. The memory 122 may be constituted by at least one of a magnetic disk, an optical disk, and a magneto-optical disk.

통신용 회로(128)는 단일 회로, 복합 회로, 프로그램화된 프로세서, 병렬 프로그램화된 프로세서, ASIC(Application Specific Integrated Circuit), FPGA(Field-Programmable Gate Array) 또는 이들의 2 이상을 조합하여 실현된다. CPU 장치(12)의 외부 메모리 인터페이스(124)의 기능은, 외부 기억 장치 인터페이스(124)에 의해 실현된다. 실시 형태 1에 있어서, 외부 기억 장치 인터페이스(124)에 접속되는 외부 기억 매체 기억 장치에 의해 정보가 기억되는 외부 기억 매체는, SD 메모리 카드(Secure Digital memory card) 또는 SRAM(Static Random Access Memory) 카셋트에 의해 구성되지만, SD 메모리 카드 또는 SRAM 카셋트로 한정되는 일 없이, 자기 디스크, 광 디스크, 또는 광 자기 디스크에 의해 구성되어도 된다.The communication circuit 128 may be realized as a single circuit, a compound circuit, a programmed processor, a parallel programmed processor, an application specific integrated circuit (ASIC), a field-programmable gate array (FPGA), or a combination of two or more thereof. The function of the external memory interface 124 of the CPU device 12 is realized by the external storage device interface 124. [ The external storage medium in which information is stored by the external storage medium storage device connected to the external storage device interface 124 in Embodiment 1 is an SD memory card (Secure Digital memory card) or an SRAM (Static Random Access Memory) But may be configured by a magnetic disk, an optical disk, or a magneto-optical disk without being limited to the SD memory card or the SRAM cassette.

D/A 변환 장치(5)는, 도 12에 도시하는 것처럼, 내장 메모리(61) 및 카운터(9)를 내장하는 MPU(6)와, 메모리(7)와, 통신용 회로(56)와, 버스 인터페이스(51)와, 아날로그 출력 인터페이스(52)와, 트리거 신호 입력 인터페이스(53)와, D/A 컨버터(8)를 구비한다. MPU(6)와 메모리(7)와 통신용 회로(56)와 버스 인터페이스(51)와 아날로그 출력 인터페이스(52)와 트리거 신호 입력 인터페이스(53)와 D/A 컨버터(8)는, 내부 버스(B5)를 통해서 접속되어 있다. 12, the D / A converter 5 includes an MPU 6 having a built-in memory 61 and a counter 9, a memory 7, a communication circuit 56, An interface 51, an analog output interface 52, a trigger signal input interface 53, and a D / A converter 8. The MPU 6, the memory 7, the communication circuit 56, the bus interface 51, the analog output interface 52, the trigger signal input interface 53 and the D / A converter 8 are connected to the internal bus B5 ).

D/A 변환 장치(5)의 연산부(6)의 기능은, MPU(6)가 내장 프로그램을 읽어내어 실행함으로써 실현된다. 내장 프로그램은 소프트웨어, 펌웨어, 또는 소프트웨어와 펌웨어의 조합에 의해 실현된다. D/A 변환 장치(5)의 공용 메모리(7)의 파형 출력 파라미터 영역(70), 파형 데이터 등록 에어리어(71), 실행 패턴 테이블(72), 실행 테이블(73), 변경 테이블(74) 및 변경 요구 테이블(75)의 기능은, 메모리(7)에 의해 실현된다. 메모리(7)는 불휘발성 반도체 메모리, 또는 휘발성 반도체 메모리에 의해 구성된다. 불휘발성 반도체 메모리, 또는 휘발성 반도체 메모리로서, RAM, ROM, 플래쉬 메모리, EPROM, 또는 EEPROM을 이용할 수 있다. 또, 메모리(7)는 자기 디스크, 광 디스크, 및 광 자기 디스크 중 적어도 하나에 의해 구성되어도 된다.The function of the arithmetic unit 6 of the D / A converter 5 is realized by the MPU 6 reading and executing the built-in program. Embedded programs are realized by software, firmware, or a combination of software and firmware. The waveform output parameter area 70 of the common memory 7 of the D / A converter 5, the waveform data registration area 71, the execution pattern table 72, the execution table 73, the change table 74, The function of the change request table 75 is realized by the memory 7. The memory 7 is constituted by a nonvolatile semiconductor memory or a volatile semiconductor memory. As the nonvolatile semiconductor memory or the volatile semiconductor memory, a RAM, a ROM, a flash memory, an EPROM, or an EEPROM can be used. The memory 7 may be constituted by at least one of a magnetic disk, an optical disk, and a magneto-optical disk.

통신용 회로(56)의 기능은, 단일 회로, 복합 회로, 프로그램화된 프로세서, 병렬 프로그램화된 프로세서, ASIC, FPGA 또는 이들의 2 이상을 조합하여 실현된다. D/A 변환 장치(5)의 D/A 변환부(8)의 기능은, D/A 컨버터(8)에 의해 실현된다.The functions of the communication circuit 56 may be realized by a single circuit, a composite circuit, a programmed processor, a parallel programmed processor, an ASIC, an FPGA, or a combination of two or more of them. The function of the D / A converter 8 of the D / A converter 5 is realized by the D / A converter 8.

D/A 변환 장치(5)의 카운터(9)는 연산부(6)의 내부 제어 클록을 카운트하여, D/A 변환 주기로서 설정된 값에 도달하면, 연산부(6)에 대해서 인터럽트 신호를 발행한다. 이 인터럽트 신호에, 미리 파형 출력용의 내장 프로그램을 할당함으로써, 연산부(6)는 D/A 변환 주기를 베이스로 하여, 파형 패턴 WP의 출력을 실행할 수 있다. 또, D/A 변환 장치(5)는 외부의 기기(2a, 2b, 2c, 2d)로부터 트리거 신호 입력 인터페이스(53)를 통해서 트리거 신호가 입력됨으로써, CPU 장치(12)를 통하지 않고, 이 트리거 신호의 상승 에지를 검출한 타이밍에서, 아날로그 출력 채널 CH1, CH2, CH3, CH4마다 파형 패턴 WP의 출력을 개시할 수 있다. 또, D/A 변환 장치(5)는 파형 패턴 WP의 출력을 실행 중에, 트리거 신호의 하강 엣지를 검출한 타이밍에서, CPU 장치(12)를 통하지 않고, 아날로그 출력 채널 CH1, CH2, CH3, CH4마다 파형 패턴 WP의 출력을 정지시킬 수 있다. The counter 9 of the D / A converter 5 counts the internal control clock of the arithmetic unit 6 and issues an interrupt signal to the arithmetic unit 6 when it reaches the value set as the D / A conversion cycle. By assigning a built-in program for waveform output in advance to this interrupt signal, the arithmetic operation unit 6 can output the waveform pattern WP based on the D / A conversion cycle. The D / A converter 5 receives the trigger signal from the external devices 2a, 2b, 2c, and 2d via the trigger signal input interface 53, The output of the waveform pattern WP can be started for each of the analog output channels CH1, CH2, CH3, and CH4 at the timing when the rising edge of the signal is detected. During execution of the output of the waveform pattern WP, the D / A converter 5 outputs analog output channels CH1, CH2, CH3, and CH4 (not shown) via the CPU device 12 at the timing of detecting the falling edge of the trigger signal. The output of each waveform pattern WP can be stopped.

다음에, 실시 형태 1에 따른 PLC(3)의 D/A 변환 장치(5)가, 파형 패턴 WP의 출력 중에 파형 패턴 WP를 변경하는 과정을 설명한다. D/A 변환 장치(5)가 파형 패턴 WP의 출력 중에 파형 패턴 WP를 변경한다는 것은, 파형 패턴 WP의 출력 중에 D/A 변환 장치(5)가 출력하는 파형 패턴 WP 자체를 변경하는 것과, 파형 패턴 WP의 출력하는 디지털값을 다음 상대 어드레스의 디지털값 이외의 상대 어드레스의 디지털값으로 변경하는 것 중 적어도 한쪽을 행하는 것을 말한다. 먼저, 실시 형태 1에 따른 PLC(3)의 D/A 변환 장치(5)가 파형 패턴 WP만을 변경하는 과정을 설명한다. 도 13은 실시 형태 1에 따른 PLC의 D/A 변환 장치의 제1 파형 패턴을 설정한 실행 테이블의 일례를 나타내는 도면이다. 도 14는 도 13에 도시하는 실행 테이블의 변경 후의 파형 패턴을 설정하는 변경 테이블의 일례를 나타내는 도면이다. 도 15는 도 14에 도시하는 변경 테이블을 실행하는 변경 요구 테이블의 일례를 나타내는 도면이다. 도 16은 도 15에 도시하는 변경 요구 테이블을 실행했을 때의 기기에 출력되는 파형 패턴의 일례를 나타내는 도면이다. Next, a process of the D / A converter 5 of the PLC 3 according to the first embodiment for changing the waveform pattern WP during the output of the waveform pattern WP will be described. The fact that the D / A converter 5 changes the waveform pattern WP during the output of the waveform pattern WP means that the waveform pattern WP itself output from the D / A converter 5 during the output of the waveform pattern WP is changed, And the digital value output from the pattern WP is changed to a digital value of a relative address other than the digital value of the next relative address. First, a process of changing only the waveform pattern WP by the D / A converter 5 of the PLC 3 according to the first embodiment will be described. 13 is a diagram showing an example of an execution table in which the first waveform pattern of the D / A converter of the PLC according to the first embodiment is set. 14 is a diagram showing an example of a change table for setting a waveform pattern after the change of the execution table shown in Fig. 15 is a diagram showing an example of a change request table for executing the change table shown in Fig. Fig. 16 is a diagram showing an example of a waveform pattern output to the apparatus when the change request table shown in Fig. 15 is executed. Fig.

PLC(3)의 D/A 변환 장치(5)는, 도 13에 도시하는 실행 테이블(73)에 의해 설정된 것처럼, 제1 아날로그 출력 채널 CH1에 제1 파형 패턴 WP1을 「10000」회에 도달할 때까지, 반복 출력하고 있다. The D / A converter 5 of the PLC 3 has the first waveform pattern WP1 reaching "10000" times on the first analog output channel CH1 as set by the execution table 73 shown in FIG. 13 Until then, it has repeated output.

그리고, 유저에 의한 컴퓨터(4)상의 엔지니어링 툴(48)의 조작, 혹은 엔지니어링 툴(48)에 의해서 작성되고, CPU 장치(12)에 기입된 래더 프로그램의 실행에 의해서, 도 14에 도시하는 것처럼, 제1 아날로그 출력 채널 CH1의 파형 패턴 WP를 제2 파형 패턴 WP2로 변경하는 변경 테이블(74)이 기입되고 나서, 도 15에 도시하는 것처럼, 변경 요구 테이블(75)의 제1 아날로그 출력 채널 CH1의 요구 내용을 설정하는 값 d가 「0」에서 「1」로 변경된다. 여기서 값 d의 값 「1」이란, 파형 패턴 WP의 변경 요구에 해당하며, 즉, 요구된 변경 내용이, 파형 패턴 WP뿐인 것을 나타내고 있다. 추가로, 변경 타이밍은 「0」으로 되어 있기 때문에, 즉 요구된 변경 타이밍은, 「변경 요구시」가 된다. D/A 변환 장치(5)의 연산부(6)는, 도 15에 도시하는 변경 요구 테이블(75)의 변화를 검출하면 즉시, 그 요구 내용에 기초하여, 실행 테이블(73)의 제1 아날로그 출력 채널 CH1의 파형 패턴 WP를 제1 파형 패턴 WP1에서 제2 파형 패턴 WP2로 변경하고, 또한 제1 아날로그 출력 채널 CH1의 판독 대상 어드레스를 상대 어드레스의 「0」으로 고쳐 쓴다. 연산부(6)는 그 후, 변경 요구 테이블(75)을 「0」으로 되돌리고 나서, 파형 패턴 WP의 출력 제어를 속행한다. 도 16은 그 아날로그 출력 파형의 변화를 나타낸 것으로, 변경 요구를 접수한 순간에, 출력되는 파형 패턴 WP가 크게 변동하고 있는 것을 나타내고 있다. 14, by the operation of the engineering tool 48 on the computer 4 by the user or the execution of the ladder program written by the engineering tool 48 and written in the CPU device 12, , A change table 74 for changing the waveform pattern WP of the first analog output channel CH1 to the second waveform pattern WP2 is written and then the first analog output channel CH1 of the change request table 75 Quot; 0 " to " 1 ". Here, the value " 1 " of the value d corresponds to a change request of the waveform pattern WP, that is, the requested change content is only the waveform pattern WP. Further, since the change timing is set to " 0 ", that is, the requested change timing becomes the " change request time ". The operation unit 6 of the D / A converter 5 immediately detects a change in the change request table 75 shown in Fig. 15, and based on the contents of the request, the operation unit 6 of the D / The waveform pattern WP of the channel CH1 is changed from the first waveform pattern WP1 to the second waveform pattern WP2 and the read target address of the first analog output channel CH1 is rewritten to the relative address "0". After that, the operation unit 6 returns the change request table 75 to " 0 ", and then continues the output control of the waveform pattern WP. Fig. 16 shows the change of the analog output waveform. It is shown that the waveform pattern WP to be outputted fluctuates greatly at the moment of receiving the change request.

마찬가지로, 도 13에 도시하는 실행 테이블(73)에 의해 설정되어 있는 것처럼, 제1 아날로그 출력 채널 CH1에 제1 파형 패턴 WP1을 「10000」회에 도달할 때까지, 반복 출력하고 있는 상태에서, 도 30에 도시하는 것처럼, 변경 테이블(74)을 기입하고 나서, 연산부(6)는, 도 15에 도시하는 것처럼, 변경 요구 테이블(75)의 제1 아날로그 출력 채널 CH1의 요구 내용을 설정하는 값 d를 「0」에서 「1」로 변경한다. 여기서, 변경 타이밍은 「1」이기 때문에, 즉 요구된 변경 타이밍은 「출력 완료시」가 된다. D/A 변환 장치(5)의 연산부(6)는, 도 15에 도시하는 변경 요구 테이블(75)의 변화를 검출하면 변경 테이블(74)의 내용을 내장 메모리(61)에 저장하고, 실행 테이블(73)의 변경을 예약하고 나서, 변경 요구 테이블(75)을 「0」으로 되돌리고, 파형 패턴 WP의 출력 제어를 속행한다. 그 후, 제1 아날로그 출력 채널 CH1의 제1 파형 패턴 WP1의 상대 어드레스가 최종 어드레스에 도달하고, 제1 파형 패턴 WP1의 출력이 모두 완료된 시점에서, 연산부(6)는 내장 메모리(61)에 저장되어 있던 내용을 읽어내어, 예약되어 있던 실행 테이블(73)의 갱신을 실행한다. 도 31은 그 아날로그 출력 파형의 변화를 나타낸 것으로, 변경 요구를 접수한 뒤에도 제1 파형 패턴 WP1의 출력을 계속하여, 상대 어드레스의 종단에 도달하고 나서, 제2 파형 패턴 WP2로 이행하고 있는 것을 나타내고 있다. 이와 같이, D/A 변환 장치(5)는 파형 패턴 WP를 끝까지 완료시키고 나서 다음 파형 패턴 WP로 연결함으로써, 큰 출력 변동을 억제하여, 스무스하게 이행하는 것이 가능해진다. Likewise, in a state in which the first waveform pattern WP1 is repeatedly output to the first analog output channel CH1 until it reaches "10000" times, as set by the execution table 73 shown in FIG. 13, 15, after the change table 74 is written, the arithmetic unit 6 calculates a value d (t) for setting the request content of the first analog output channel CH1 of the change request table 75 0 " to " 1 ". Here, since the change timing is "1", that is, the requested change timing becomes "upon completion of output". The operation unit 6 of the D / A converter 5 stores the contents of the change table 74 in the built-in memory 61 upon detecting a change in the change request table 75 shown in Fig. 15, The change request table 75 is returned to " 0 " and the output control of the waveform pattern WP is continued. Then, when the relative address of the first waveform pattern WP1 of the first analog output channel CH1 reaches the final address and the output of the first waveform pattern WP1 is completed, the arithmetic operation unit 6 is stored in the internal memory 61 And updates the execution table 73 that has been reserved. 31 shows the change of the analog output waveform. It is shown that the output of the first waveform pattern WP1 continues after the change request is received, and the process shifts to the second waveform pattern WP2 after reaching the end of the relative address have. Thus, by connecting the waveform pattern WP to the next waveform pattern WP after finishing the waveform pattern WP to the end, the large output fluctuation can be suppressed and smooth transition can be achieved.

이와 같이, D/A 변환 장치(5)는 변경 테이블(74)에 있어서의 변경 타이밍을 「변경 요구시」 또는 「출력 완료시」로 선택 가능하게 함으로써, 예를 들면, 기기(2a, 2b, 2c, 2d)의 상황 변화 등에 의한 제어 변경의 응답성을 중요시하고 싶은 경우는 「변경 요구시」로 하고, 또, 기기(2a, 2b, 2c, 2d)의 부담을 중요시하여 제어 변경시의 출력 변동을 최대한 억제하고 싶을 때에는 「출력 완료시」로 하는 것도 가능해져, 유저의 요구에 맞춘, 유연한 제어 변경을 실현한다. As described above, the D / A converter 5 makes it possible to select the change timing in the change table 74 as "upon change request" or "upon completion of output", for example, 2b, 2c, and 2d, it is important to pay attention to the load of the devices 2a, 2b, 2c, and 2d, When it is desired to suppress the variation as much as possible, it is also possible to set "at the time of completion of outputting", thereby realizing a flexible control change according to the user's demand.

다음에, 실시 형태 1에 따른 PLC(3)의 D/A 변환 장치(5)가, 파형 패턴 WP 및 반복 출력하는 횟수를 변경하는 과정을 설명한다. 도 17은 실시 형태 1에 따른 PLC의 D/A 변환 장치의 제2 파형 패턴을 설정한 실행 테이블의 일례를 나타내는 도면이다. 도 18은 도 17에 도시하는 실행 테이블의 변경 후의 파형 패턴 및 반복 출력하는 횟수를 설정하는 변경 테이블의 일례를 나타내는 도면이다. 도 19는 도 18에 도시하는 변경 테이블을 실행하는 변경 요구 테이블의 일례를 나타내는 도면이다. 도 20은 도 19에 도시하는 변경 요구 테이블을 실행했을 때의 기기에 출력되는 파형 패턴의 일례를 나타내는 도면이다. Next, a process of changing the waveform pattern WP and the number of repetitive output by the D / A converter 5 of the PLC 3 according to the first embodiment will be described. 17 is a diagram showing an example of an execution table in which the second waveform pattern of the D / A converter of the PLC according to the first embodiment is set. FIG. 18 is a diagram showing an example of a change table for setting the waveform pattern after the change of the execution table shown in FIG. 17 and the number of repetitive output. 19 is a diagram showing an example of a change request table for executing the change table shown in Fig. 20 is a diagram showing an example of a waveform pattern output to the apparatus when the change request table shown in Fig. 19 is executed.

PLC(3)의 D/A 변환 장치(5)는, 도 17에 도시하는 실행 테이블(73)에 의해 설정된 것처럼, 제1 아날로그 출력 채널 CH1에 제2 파형 패턴 WP2를 무한 반복 출력하고 있다. The D / A converter 5 of the PLC 3 repeatedly outputs the second waveform pattern WP2 on the first analog output channel CH1 as if it was set by the execution table 73 shown in Fig.

그리고, 유저에 의한 컴퓨터(4)상의 엔지니어링 툴(48)의 조작, 혹은 엔지니어링 툴(48)에 의해서 작성되어, CPU 장치(12)에 기입된 래더 프로그램의 실행에 의해서, 도 18에 도시하는 것처럼, 제1 아날로그 출력 채널 CH1의 파형 패턴 WP를 제4 파형 패턴 WP4로 변경하고, 또한 반복 횟수를 「1」로 변경하기 위한 설정치가 변경 테이블(74)에 기입되고 나서, 변경 요구 테이블(75)의 제1 아날로그 출력 채널 CH1의 요구 내용을 설정하는 값 d가 「0」에서 「4」로 변경된다. 여기서 값 d의 값 「4」란, 「파형 패턴＋반복 횟수」의 변경 요구에 해당하며, 즉, 요구된 변경 내용이, 파형 패턴 WP의 변경과 반복 횟수의 변경인 것을 나타내고 있다. 또한, 변경 타이밍은 「0」으로 되어 있기 때문에, 즉 요구된 변경 타이밍은 「변경 요구시」가 된다. D/A 변환 장치(5)의 연산부(6)는, 도 19에 도시하는 변경 요구 테이블(75)의 변화를 검출하면 즉시, 그 요구 내용에 기초하여, 실행 테이블(73)의 제1 아날로그 출력 채널 CH1의 파형 패턴 WP를 제2 파형 패턴 WP2에서 제4 파형 패턴 WP4로 변경하고, 또한 제1 아날로그 출력 채널 CH1의 반복 횟수를, 무한 반복을 나타내는 「－1」에서 「1」로 고쳐 쓴다. 또한, 연산부(6)는 제1 아날로그 출력 채널 CH1의 판독 대상 어드레스를, 상대 어드레스의 「0」으로 변경한다. 연산부(6)는, 그 후, 변경 요구 테이블(75)을 「0」으로 되돌리고 나서, 파형 패턴 WP의 출력 제어를 속행한다. 도 20은 그 아날로그 출력 파형의 변화를 나타낸 것으로, 무한 반복으로부터 1회 출력으로 제어가 이행되어, 출력이 완료되어 있는 것을 나타내고 있다. 이와 같이, D/A 변환 장치(5)는 파형 패턴 WP와 반복 횟수를 동시에 변경함으로써, 예를 들면 이상 발생시의 긴급 정지 제어를, 간단하게 실현되는 것이 가능해진다. 18, by the operation of the engineering tool 48 on the computer 4 by the user or the execution of the ladder program written by the engineering tool 48 and written in the CPU device 12, , The setting value for changing the waveform pattern WP of the first analog output channel CH1 to the fourth waveform pattern WP4 and for changing the number of repetitions to "1" is written in the change table 74, Quot; 0 " to " 4 " for setting the contents of the request of the first analog output channel CH1 of the first analog output channel CH1. Here, the value " 4 " of the value d corresponds to a request for changing the waveform pattern + the number of repetitions, that is, the requested change indicates that the waveform pattern WP is changed and the repetition times are changed. Since the change timing is set to " 0 ", that is, the requested change timing becomes " change request time ". The operation section 6 of the D / A converter 5 immediately detects a change in the change request table 75 shown in Fig. 19, The waveform pattern WP of the channel CH1 is changed from the second waveform pattern WP2 to the fourth waveform pattern WP4 and the repetition number of the first analog output channel CH1 is rewritten from "-1" to "1" indicating infinite repetition. Further, the operation unit 6 changes the read address of the first analog output channel CH1 to "0" of the relative address. After that, the operation unit 6 returns the change request table 75 to " 0 ", and then continues the output control of the waveform pattern WP. Fig. 20 shows the change of the analog output waveform. It is shown that the control is shifted from the infinite repetition to the one-time output, and the output is completed. Thus, by changing the waveform pattern WP and the repetition frequency at the same time, the D / A converter 5 can easily realize the emergency stop control at the time of occurrence of an abnormality, for example.

다음에, 실시 형태 1에 따른 PLC(3)의 D/A 변환 장치(5)가, 파형 패턴 WP를 변경하고, 변경 후의 파형 패턴 WP의 디지털값 중 오프셋 어드레스에 설정된 상대 어드레스의 디지털값부터 출력하는 과정을 설명한다. 도 21은 실시 형태 1에 따른 PLC의 D/A 변환 장치의 제3 파형 패턴을 설정한 실행 테이블의 일례를 나타내는 도면이다. 도 22는 도 21에 도시하는 실행 테이블의 변경 후의 파형 패턴 및 오프셋 어드레스를 설정하는 변경 테이블의 일례를 나타내는 도면이다. 도 23은 도 22에 도시하는 변경 테이블을 실행하는 변경 요구 테이블의 일례를 나타내는 도면이다. 도 24는 도 23에 도시하는 변경 요구 테이블을 실행했을 때의 기기에 출력되는 파형 패턴의 일례를 나타내는 도면이다. Next, the D / A converter 5 of the PLC 3 according to the first embodiment changes the waveform pattern WP and outputs the digital value of the relative address set in the offset address among the digital values of the waveform pattern WP after the change . 21 is a diagram showing an example of an execution table in which the third waveform pattern of the D / A converter of the PLC according to the first embodiment is set. 22 is a diagram showing an example of a change table for setting waveform patterns and offset addresses after the change of the execution table shown in Fig. 23 is a diagram showing an example of a change request table for executing the change table shown in Fig. Fig. 24 is a diagram showing an example of a waveform pattern output to the apparatus when the change request table shown in Fig. 23 is executed. Fig.

PLC(3)의 D/A 변환 장치(5)는, 도 21에 도시하는 실행 테이블(73)에 의해 설정된 것처럼, 제1 아날로그 출력 채널 CH1에 제3 파형 패턴 WP3을 무한 반복 출력하고 있다. The D / A converter 5 of the PLC 3 repeatedly outputs the third waveform pattern WP3 to the first analog output channel CH1 as if it was set by the execution table 73 shown in Fig.

그리고, 유저에 의한 컴퓨터(4)상의 엔지니어링 툴(48)의 조작, 혹은 엔지니어링 툴(48)에 의해서 작성되어, CPU 장치(12)에 기입된 래더 프로그램의 실행에 의해서, 도 22에 도시하는 것처럼, 제1 아날로그 출력 채널 CH1의 파형 패턴 WP를 제2 파형 패턴 WP2로 변경하고, 또한 제2 파형 패턴 WP2의 디지털값 중 처음에 출력해야 할 상대 어드레스를 지정하는 오프셋 어드레스로서 「5250」이, 변경 테이블(74)에 기입되고 나서, 변경 요구 테이블(75)의 제1 아날로그 출력 채널 CH1의 요구 내용을 설정하는 값 d가 「0」에서 「5」로 변경된다. 여기서 값 d의 값 「5」란, 「파형 패턴＋오프셋 어드레스」의 변경 요구에 해당하며, 즉, 요구된 변경 내용이, 파형 패턴 WP의 변경과, 그 출력을 개시하는 상대 어드레스에 대해서 오프셋 지정이 있는 것을 나타내고 있다. 또한, 변경 타이밍은 「0」으로 되어 있기 때문에, 즉 요구된 변경 타이밍은, 「변경 요구시」가 된다. D/A 변환 장치(5)의 연산부(6)는, 도 23에 도시하는 변경 요구 테이블(75)의 변화를 검출하면 즉시, 그 요구 내용에 기초하여, 실행 테이블(73)의 제1 아날로그 출력 채널 CH1의 파형 패턴 WP를 제3 파형 패턴 WP3에서 제2 파형 패턴 WP2로 변경하고, 또한 제1 아날로그 출력 채널 CH1의 판독 대상 어드레스에는, 상대 어드레스의 「5250」을 설정한다. 연산부(6)는, 그 후, 변경 요구 테이블(75)을 「0」으로 되돌리고 나서, 파형 패턴 WP의 출력 제어를 속행한다. 도 24는 그 아날로그 출력 파형의 변화를 나타낸 것이며, 변경 요구를 접수한 뒤, 제3 파형 패턴 WP3의 상대 어드레스 「5250」에서부터 출력을 개시하여, 나머지 1750점의 데이터를 출력한 뒤, 상대 어드레스 「0」으로 되돌려, 무한 반복 출력을 계속하고 있는 것을 나타내고 있다. 이와 같이, D/A 변환 장치(5)는 새로운 파형 패턴 WP로 전환할 때 임의의 어드레스부터 출력을 개시할 수 있기 때문에, 기기(2a, 2b, 2c, 2d)의 상태나 변화에 따라서, 불필요한 출력을 간단하게 바이패스하는 것이 가능해진다.22, by the operation of the engineering tool 48 on the computer 4 by the user or the execution of the ladder program written by the engineering tool 48 and written in the CPU device 12, 5250 " as the offset address for designating the relative address to be output first among the digital values of the second waveform pattern WP2 by changing the waveform pattern WP of the first analog output channel CH1 to the second waveform pattern WP2, The value d for setting the content of the request of the first analog output channel CH1 of the change request table 75 is changed from " 0 " to " 5 ". Here, the value " 5 " of the value d corresponds to a request for changing the waveform pattern + offset address, that is, the requested change is an offset specifying . Since the change timing is set to " 0 ", that is, the requested change timing becomes " change request time ". 23, the operation unit 6 of the D / A converter 5 immediately detects the change in the change request table 75 shown in Fig. 23, The waveform pattern WP of the channel CH1 is changed from the third waveform pattern WP3 to the second waveform pattern WP2 and the relative address "5250" is set to the read address of the first analog output channel CH1. After that, the operation unit 6 returns the change request table 75 to " 0 ", and then continues the output control of the waveform pattern WP. 24 shows the change of the analog output waveform. After receiving the change request, the output starts from the relative address " 5250 " of the third waveform pattern WP3. After outputting the remaining 1750 points of data, 0 ", indicating that the infinite repeated output continues. As described above, since the D / A converter 5 can start outputting from an arbitrary address when switching to the new waveform pattern WP, the D / A converter 5 can start outputting an arbitrary address in accordance with the state or change of the devices 2a, 2b, 2c, It is possible to simply bypass the output.

다음에, 실시 형태 1에 따른 PLC(3)의 D/A 변환 장치(5)가, 파형 패턴 WP를 변경하지 않고, 파형 패턴 WP의 디지털값 중 오프셋 어드레스에 설정된 상대 어드레스의 디지털값부터 출력하는 과정을 설명한다. 도 25는 실시 형태 1에 따른 PLC의 D/A 변환 장치의 제2 파형 패턴을 설정한 실행 테이블의 일례를 나타내는 도면이다. 도 26은 도 25에 도시하는 실행 테이블의 변경 후의 오프셋 어드레스를 설정하는 변경 테이블의 일례를 나타내는 도면이다. 도 27은 도 26에 도시하는 변경 테이블을 실행하는 변경 요구 테이블의 일례를 나타내는 도면이다. 도 28은 도 26에 설정된 제2 파형 패턴의 상대 어드레스를 나타내는 도면이다. 도 29는 도 27에 도시하는 변경 요구 테이블을 실행했을 때의 기기에 출력되는 파형 패턴의 일례를 나타내는 도면이다. Next, the D / A converter 5 of the PLC 3 according to the first embodiment outputs the digital value of the relative address set to the offset address among the digital values of the waveform pattern WP without changing the waveform pattern WP Describe the process. 25 is a diagram showing an example of an execution table in which the second waveform pattern of the D / A converter of the PLC according to the first embodiment is set. 26 is a diagram showing an example of a change table for setting an offset address after changing the execution table shown in Fig. 27 is a diagram showing an example of a change request table for executing the change table shown in Fig. 28 is a diagram showing the relative address of the second waveform pattern set in Fig. 29 is a diagram showing an example of a waveform pattern output to the apparatus when the change request table shown in Fig. 27 is executed. Fig.

PLC(3)의 D/A 변환 장치(5)는, 도 25에 도시하는 실행 테이블(73)에 의해 설정된 것처럼, 제1 아날로그 출력 채널 CH1에 제2 파형 패턴 WP2를 무한 반복 출력하고 있다. The D / A converter 5 of the PLC 3 repeatedly outputs the second waveform pattern WP2 on the first analog output channel CH1 as if it was set by the execution table 73 shown in Fig.

그리고, 유저에 의한 컴퓨터(4)상의 엔지니어링 툴(48)의 조작, 혹은 엔지니어링 툴(48)에 의해서 작성되어 CPU 장치(12)에 기입된 래더 프로그램의 실행에 의해서, 도 26에 도시하는 것처럼, 제1 아날로그 출력 채널 CH1의 제2 파형 패턴 WP2는 그대로 유지하고, 또한 제2 파형 패턴 WP2의 디지털값 중 처음에 출력해야 할 상대 어드레스를 지정하는 오프셋 어드레스로서 「5250」이, 변경 테이블(74)에 기입되고 나서, 변경 요구 테이블(75)의 제1 아날로그 출력 채널 CH1의 요구 내용을 설정하는 값 d가 「0」에서 「3」으로 변경된다. 여기서 값 d의 값 「3」이란, 「오프셋 어드레스」만의 변경 요구에 해당하며, 즉, 요구된 변경 내용이, 현재 출력하고 있는 파형 패턴 WP 내의 어드레스 이동인 것을 나타내고 있다. 또한, 변경 타이밍은, 「0」으로 되어 있기 때문에, 즉 요구된 변경 타이밍은, 「변경 요구시」가 된다. D/A 변환 장치(5)의 연산부(6)는, 도 27에 도시하는 변경 요구 테이블(75)의 변화를 검출하면 즉시, 그 요구 내용에 기초하여, 제1 아날로그 출력 채널 CH1의 판독 대상 어드레스를, 상대 어드레스의 「5250」으로 변경한다. 연산부(6)는, 그 후, 변경 요구 테이블(75)을 「0」으로 되돌리고 나서, 파형 패턴 WP의 출력 제어를 속행한다. 도 28은 그 파형 패턴 내의 어드레스 이동을 표현한 것이고, 도 29는 그 아날로그 출력 파형의 변화를 나타낸 것이다. 도 29는 연산부(6)가 변경 요구를 접수한 뒤, 즉시 제2 파형 패턴 WP2의 상대 어드레스 「5250」으로 이동하고 나서 출력을 속행하여, 나머지 1750점의 데이터를 출력한 뒤, 상대 어드레스 「0」으로 되돌려, 무한 반복 출력을 계속하고 있는 것을 나타내고 있다. 이와 같이, D/A 변환 장치(5)는 현재 실행 중의 파형 패턴 WP의 출력을 정지하는 일 없이, 파형 패턴 WP 내의 임의의 어드레스로, 자유 자재로 이동하는 것이 가능해진다. 26, by the operation of the engineering tool 48 on the computer 4 by the user, or the execution of the ladder program written by the engineering tool 48 and written in the CPU device 12, 5250 " as the offset address for designating the relative address to be output at the beginning among the digital values of the second waveform pattern WP2 while maintaining the second waveform pattern WP2 of the first analog output channel CH1 as it is, The value d for setting the content of the request of the first analog output channel CH1 of the change request table 75 is changed from "0" to "3". Here, the value " 3 " of the value d corresponds to a change request of only the " offset address ", that is, the requested change is the address movement in the waveform pattern WP currently outputting. Since the change timing is set to " 0 ", that is, the requested change timing becomes " change request time ". When the change of the change request table 75 shown in Fig. 27 is detected, the arithmetic unit 6 of the D / A converter 5 immediately detects the change of the read target address of the first analog output channel CH1 To " 5250 " of the relative address. After that, the operation unit 6 returns the change request table 75 to " 0 ", and then continues the output control of the waveform pattern WP. Fig. 28 shows the address shift in the waveform pattern, and Fig. 29 shows the change in the analog output waveform. 29, after the operation unit 6 receives the change request, immediately after moving to the relative address " 5250 " of the second waveform pattern WP2, continues the output, outputs the remaining 1750 points of data, Quot ;, and the endless repetitive output is continued. Thus, the D / A converter 5 can freely move to an arbitrary address in the waveform pattern WP without stopping the output of the waveform pattern WP currently being executed.

다음에, 실시 형태 1에 따른 PLC(3)의 D/A 변환 장치(5)의 연산부(6)의 동작을 설명한다. 도 32는 실시 형태 1에 따른 PLC의 D/A 변환 장치의 연산부의 동작을 나타내는 순서도이다. Next, the operation of the arithmetic unit 6 of the D / A converter 5 of the PLC 3 according to the first embodiment will be described. 32 is a flowchart showing the operation of the operation unit of the D / A converter of the PLC according to the first embodiment.

D/A 변환 장치(5)는 컴퓨터(4)상의 파형 데이터열 지원 툴(49)로부터 CPU 장치(12)를 통해서 공유 메모리(7)의 파형 데이터 등록 에어리어(71)에 파형 패턴 WP가 기입됨과 아울러, 실행 패턴 테이블(72) 및 디폴트값의 실행 테이블(73)이 기입된다. 또, 실행 테이블(73)은, 필요에 따라서, 유저에 의한 컴퓨터(4)상의 엔지니어링 툴(48)의 조작, 혹은 엔지니어링 툴(48)에 의해서 작성되어, CPU 장치(12)에 기입된 래더 프로그램의 실행에 의해서, 고쳐 써진다. 그 후, 유저에 의한 컴퓨터(4)상의 엔지니어링 툴(48)의 조작, 혹은 엔지니어링 툴(48)에 의해서 작성되어 CPU 장치(12)에 기입된 래더 프로그램의 실행에 의해, 파형 패턴 WP의 출력을 행하고 싶은 각 아날로그 출력 채널 CH1, CH2, CH3 및 CH4가 D/A 변환 허가로 된다. 또한, D/A 변환 장치(5)의 연산부(6)는 D/A 변환 허가로 된 아날로그 출력 채널 CH1, CH2, CH3 및 CH4에 대한, 외부의 기기(2a, 2b, 2c, 2d)로부터 입력되는 해당 트리거 신호의 상승 에지의 검출, 혹은 유저에 의한 컴퓨터(4)상의 엔지니어링 툴(48)의 조작, 혹은 엔지니어링 툴(48)에 의해서 작성되어, CPU 장치(12)에 기입된 래더 프로그램의 실행에 의한 파형 패턴 WP의 출력 개시 요구를 접수하면, 파형 패턴 WP의 출력 제어를 개시한다. The waveform pattern WP is written from the waveform data row support tool 49 on the computer 4 to the waveform data registration area 71 of the shared memory 7 via the CPU device 12, In addition, the execution pattern table 72 and the execution table 73 of the default value are written. The execution table 73 may be stored in the execution table 73 in accordance with the user's manipulation of the engineering tool 48 on the computer 4 or the ladder program created by the engineering tool 48, And is rewritten. Thereafter, by the operation of the engineering tool 48 on the computer 4 by the user, or the execution of the ladder program written by the engineering tool 48 and written in the CPU device 12, the output of the waveform pattern WP is Each analog output channel CH1, CH2, CH3, and CH4 that you want to perform is D / A conversion enabled. The operation section 6 of the D / A converter 5 inputs the analog output channels CH1, CH2, CH3 and CH4 of the D / A conversion permission from the external devices 2a, 2b, 2c and 2d Or the execution of the ladder program written in the CPU device 12 by the engineering tool 48 or the engineering tool 48 on the computer 4 by the user, The output control of the waveform pattern WP is started.

각 아날로그 출력 채널 CH1, CH2, CH3 및 CH4가 D/A 변환 허가로 되어 있는 경우, 카운터(9)가 연산부(6)의 내부 제어 클록을 카운트하여, 변환 허가로 되어 있는 아날로그 출력 채널 CH1, CH2, CH3 및 CH4마다 D/A 변환 주기에 도달한 시점에서, 연산부(6)에 대해서 인터럽트 신호가 발행된다. 이 인터럽트 신호에 할당된 인터럽트 프로그램의 동작 개요를 나타낸 것이, 도 32의 순서도이다. 인터럽트 프로그램 내에서는, D/A 변환 장치(5)의 연산부(6)는 먼저 파형 패턴 WP를 출력하는 파형 출력이 실행 중인지 여부를 판정한다(스텝 ST1). D/A 변환 장치(5)의 연산부(6)는 파형 패턴 WP를 출력하는 파형 출력이 실행 중이 아니라고 판정하면(스텝 ST1：No), 도 32에 도시하는 순서도를 종료한다. When the analog output channels CH1, CH2, CH3, and CH4 are D / A conversion enabled, the counter 9 counts the internal control clock of the operation unit 6 and outputs the analog output channels CH1 and CH2 , An interrupt signal is issued to the arithmetic operation unit 6 at the time when the D / A conversion cycle is reached for each of CH3 and CH4. FIG. 32 is a flowchart showing the outline of the operation of the interrupt program assigned to this interrupt signal. In the interrupt program, the arithmetic unit 6 of the D / A converter 5 first determines whether waveform output for outputting the waveform pattern WP is being executed (step ST1). When the arithmetic unit 6 of the D / A converter 5 determines that the waveform output for outputting the waveform pattern WP is not being executed (step ST1: No), the flowchart shown in Fig. 32 ends.

D/A 변환 장치(5)의 연산부(6)는 해당 아날로그 출력 채널 CH1, CH2, CH3 및 CH4의 파형 패턴 WP의 파형 출력이 실행 중이라고 판정하면(스텝 ST1：Yes), 다음에, 파형 패턴 WP의 출력 정지 요구를 접수했는지 여부를 판정한다(스텝 ST2). 또한, D/A 변환 장치(5)의 연산부(6)는 외부의 기기(2a, 2b, 2c, 2d)로부터 입력되는 해당 트리거 신호의 하강 에지의 검출, 혹은 유저에 의한 컴퓨터(4)상의 엔지니어링 툴(48)의 조작, 혹은 엔지니어링 툴(48)에 의해서 작성되어, CPU 장치(12)에 기입된 래더 프로그램의 실행에 의해서, 파형 패턴 WP의 출력 정지 요구를 접수한다. When the arithmetic unit 6 of the D / A converter 5 determines that the waveform output of the waveform pattern WP of the analog output channels CH1, CH2, CH3, and CH4 is being executed (step ST1: Yes) (Step ST2). If the output stop request has not been received (step ST2). The operation unit 6 of the D / A converter 5 detects the falling edge of the trigger signal input from the external devices 2a, 2b, 2c, and 2d, The output stop request of the waveform pattern WP is received by the operation of the tool 48 or by the engineering tool 48 and executed by the ladder program written in the CPU device 12. [

D/A 변환 장치(5)의 연산부(6)는 해당 아날로그 출력 채널 CH1, CH2, CH3 및 CH4의 파형 패턴 WP의 출력 정지 요구를 접수하지 않았다고 판정하면(스텝 ST2：No), 다음에, 변경 요구 테이블(75)의 해당 아날로그 출력 채널 CH1, CH2, CH3 및 CH4의 값을 참조한다. D/A 변환 장치(5)의 연산부(6)는 변경 요구가 없는지 여부, 즉 변경 요구 테이블(75)의 요구 내용을 설정하는 값 d가 「0」인지 여부를 판정한다(스텝 ST3). D/A 변환 장치(5)의 연산부(6)는 변경 요구가 없는, 즉 변경 요구 테이블(75)의 해당 아날로그 출력 채널 CH1, CH2, CH3 및 CH4의 요구 내용을 설정하는 값 d가 「0」이라고 판정하면(스텝 ST3：No), 스텝 ST9로 진행한다. When the arithmetic operation unit 6 of the D / A converter 5 determines that the output stop request of the waveform pattern WP of the analog output channels CH1, CH2, CH3 and CH4 has not been accepted (step ST2: No) The values of the analog output channels CH1, CH2, CH3 and CH4 of the request table 75 are referred to. The operation unit 6 of the D / A converter 5 determines whether there is no change request, that is, whether the value d for setting the content of the change request table 75 is " 0 " (step ST3). The arithmetic unit 6 of the D / A converter 5 determines whether the value d for setting the contents of the request for the analog output channels CH1, CH2, CH3 and CH4 of the change request table 75 is 0 (Step ST3: No), the process proceeds to Step ST9.

또, D/A 변환 장치(5)의 연산부(6)는 해당 아날로그 출력 채널 CH1, CH2, CH3 및 CH4의 파형 패턴 WP의 출력 정지 요구를 접수했다고 판정하면(스텝 ST2：Yes), 파형 패턴 WP의 출력을 정지시키고(스텝 ST17), 도 32에 도시하는 순서도를 종료한다. If the arithmetic operation unit 6 of the D / A converter 5 determines that the output stop request of the waveform pattern WP of the analog output channels CH1, CH2, CH3 and CH4 has been accepted (step ST2: Yes) (Step ST17), and terminates the flowchart shown in Fig.

D/A 변환 장치(5)의 연산부(6)는 변경 요구가 있는, 즉 변경 요구 테이블(75)의 해당 아날로그 출력 채널 CH1, CH2, CH3 및 CH4의 요구 내용을 설정하는 값 d가 「0」이외라고 판정하면(스텝 ST3：Yes), 변경 테이블(74)의 해당 아날로그 출력 채널 CH1, CH2, CH3 및 CH4의 설정 내용을 참조한다(스텝 ST4). D/A 변환 장치(5)의 연산부(6)는, 다음에, 변경 테이블(74)에 설정된 변경을 행하는 타이밍이, 변경 요구시인지 여부를 판정한다(스텝 ST5). D/A 변환 장치(5)의 연산부(6)는, 변경 타이밍이 변경 요구의 접수시, 즉 이번 처리시라고 판정(스텝 ST5：Yes)했을 경우, 실행 테이블(73)을 요구된 내용에 따라, 즉시 변경(스텝 ST6)한다. 또한, 이때, D/A 변환 장치(5)의 연산부(6)는 오프셋 어드레스의 지정이 있는 경우는, 판독 대상 어드레스로서, 상대 어드레스에 「오프셋 어드레스」의 값을 설정하고, 오프셋 어드레스의 지정이 없는 경우는 상대 어드레스의 「0」을 설정한다. D/A 변환 장치(5)의 연산부(6)는 변경 타이밍이 파형 패턴 WP의 출력 완료시라고 판정(스텝 ST5：No)했을 경우, 변경 테이블(74)에 설정된 변경 내용을 내장 메모리(61)에 저장하고 나서, 실행 테이블(73)의 변경 예약 플래그를 ON(스텝 ST7) 해 둔다. D/A 변환 장치(5)의 연산부(6)는, 그 후, 변경 요구 테이블(75)의 해당 아날로그 출력 채널 CH1, CH2, CH3 및 CH4의 값 d를 「0」으로 되돌리고(스텝 ST8), 스텝 ST9로 진행한다. The arithmetic unit 6 of the D / A converter 5 determines whether the value d for setting the request contents of the analog output channels CH1, CH2, CH3 and CH4 of the change request table 75 is "0" (Step ST3: Yes), the setting contents of the analog output channels CH1, CH2, CH3, and CH4 of the change table 74 are referred to (step ST4). The operation unit 6 of the D / A converter 5 next determines whether or not the timing of making the change set in the change table 74 is a change request (step ST5). The arithmetic unit 6 of the D / A converter 5 determines whether or not the change timing has been received, that is, when it is determined that the current process is the current process (step ST5: Yes) (Step ST6). At this time, when there is an offset address designation, the arithmetic operation unit 6 of the D / A converter 5 sets the value of the " offset address " 0 " of the relative address is set. When the calculation section 6 of the D / A conversion apparatus 5 determines that the change timing is the completion of the outputting of the waveform pattern WP (step ST5: No), the change contents set in the change table 74 are stored in the built- And then the change reservation flag of the execution table 73 is turned ON (step ST7). The operation section 6 of the D / A converter 5 then returns the value d of the analog output channels CH1, CH2, CH3 and CH4 of the change request table 75 to "0" (step ST8) The process proceeds to step ST9.

D/A 변환 장치(5)의 연산부(6)는, 해당 아날로그 출력 채널 CH1, CH2, CH3 및 CH4의 실행 테이블(73)에 설정된 파형 패턴 WP에 대해서, 실행 패턴 테이블(72)을 참조하여 파형 데이터 등록 에어리어(71)의 판독 대상 어드레스로부터 디지털값을 읽어낸다. D/A 변환 장치(5)의 연산부(6)는 읽어낸 디지털값을 D/A 변환부(8)에 송신하고, 해당 아날로그 출력 채널 CH1, CH2, CH3 및 CH4에 접속되어 있는 각 기기(2a, 2b, 2c, 2d)에 대해서, 아날로그값의 출력을 행한다(스텝 ST9). 각 기기(2a, 2b, 2c, 2d)는 D/A 변환부(8)에 의해 변환된 아날로그값을 수신하여, 수신한 아날로그값에 따라 동작한다. The operation section 6 of the D / A conversion apparatus 5 refers to the execution pattern table 72 for the waveform pattern WP set in the execution table 73 of the analog output channels CH1, CH2, CH3 and CH4, And reads a digital value from the read object address of the data registration area 71. [ The arithmetic unit 6 of the D / A converter 5 transmits the read digital value to the D / A converter 8 and outputs the read digital value to each of the devices 2a (not shown) connected to the analog output channels CH1, CH2, , 2b, 2c, and 2d) (step ST9). Each of the devices 2a, 2b, 2c, and 2d receives the analog value converted by the D / A converter 8 and operates in accordance with the received analog value.

D/A 변환 장치(5)의 연산부(6)는 다음의 파형 출력 주기에 도달했는지 여부를 판정한다(스텝 ST10). 다음의 파형 출력 주기란, 즉, 판독 대상 어드레스를 하나 후의 어드레스로 갱신할 때까지의 주기이며, 실시 형태 1에 있어서, 파형 출력 주기는, 유저에 의한 컴퓨터(4)상의 엔지니어링 툴(48)의 조작, 혹은 엔지니어링 툴(48)에 의해서 작성되어, CPU 장치(12)에 기입된 래더 프로그램의 실행에 의해서, 미리 파형 출력 파라미터 영역(70)에 설정되는 값이고, 이것은 D/A 변환 주기의 배수로서 설정되는 것이다. D/A 변환 장치(5)의 연산부(6)는 파형 출력 주기 내에 있어서의 각 D/A 변환 주기에서는, 동일한 디지털값을 계속 송신한다. D/A 변환 장치(5)의 연산부(6)는, 도 32에 도시하는 프로그램 내에서 D/A 변환 주기를 카운트하여, 다음의 파형 출력 주기에 도달하지 않은, 즉, D/A 변환 주기를 카운트한 값이 미리 설정된 D/A 변환 주기의 배수에 도달하지 않았다고 판정하면(스텝 ST10：No), 도 32에 도시하는 순서도를 종료한다. The operation unit 6 of the D / A converter 5 determines whether or not the next waveform output period has been reached (step ST10). The waveform output cycle in the first embodiment is a cycle of the waveform output cycle of the engineer tool 48 on the computer 4 by the user Is a value set in advance in the waveform output parameter area 70 by the operation or engineering tool 48 and executed by the ladder program written in the CPU device 12. This is a multiple of the D / . The operation unit 6 of the D / A converter 5 continuously transmits the same digital value in each D / A conversion cycle in the waveform output cycle. The arithmetic unit 6 of the D / A converter 5 counts the D / A conversion cycle in the program shown in Fig. 32, and determines whether the next waveform output cycle has not been reached, i.e., the D / If it is determined that the counted value does not reach a multiple of the preset D / A conversion cycle (step ST10: NO), the flowchart shown in Fig. 32 is terminated.

D/A 변환 장치(5)의 연산부(6)는, 다음의 파형 출력 주기에 도달한, 즉, D/A 변환 주기를 카운트한 값이, 미리 설정된 D/A 변환 주기의 배수에 도달했다고 판정하면(스텝 ST10：Yes), 다음에, 판독 대상 어드레스가 파형 패턴 WP의 최종 어드레스에 도달해 있는지 여부를 판정한다(스텝 ST11). D/A 변환 장치(5)의 연산부(6)는 판독 대상 어드레스가 파형 패턴 WP의 최종 어드레스에 도달해 있지 않다고 판정하면(스텝 ST11：No), 해당 아날로그 출력 채널 CH1, CH2, CH3 및 CH4의 파형 패턴 WP의 디지털값의 판독 대상 어드레스를 하나 후의 어드레스로 갱신하고(스텝 ST14), 도 32에 도시하는 순서도를 종료한다. The arithmetic operation section 6 of the D / A converter 5 judges whether or not the value obtained when the next waveform output period is reached, that is, the value obtained by counting the D / A conversion period has reached a multiple of the preset D / A conversion period (Step ST10: Yes), it is determined whether or not the read address reaches the final address of the waveform pattern WP (step ST11). When the arithmetic unit 6 of the D / A converter 5 determines that the read address does not reach the final address of the waveform pattern WP (step ST11: No), the analog output channels CH1, CH2, CH3, and CH4 The read address of the digital value of the waveform pattern WP is updated to the next address (step ST14), and the flowchart shown in Fig. 32 is terminated.

D/A 변환 장치(5)의 연산부(6)는, 판독 대상 어드레스가 파형 패턴 WP의 최종 어드레스에 도달해 있다고 판정하면(스텝 ST11：Yes), 다음에, 실행 테이블(73)의 변경 예약 플래그가 ON되어 있는지 여부를 판정(스텝 ST12)한다. D/A 변환 장치(5)의 연산부(6)는, 실행 테이블(73)의 변경 예약 플래그가 ON되어 있다고 판정(스텝 ST12：Yes)했을 경우, 내장 메모리(61)에 저장하고 있던 변경 내용을 이용하여, 실행 테이블(73)의 해당 아날로그 출력 채널 CH1, CH2, CH3 및 CH4의 정보를 고쳐 쓰고(스텝 ST15), 도 32에 도시하는 순서도를 종료한다. When the arithmetic unit 6 of the D / A converter 5 determines that the read address reaches the final address of the waveform pattern WP (step ST11: Yes), the arithmetic unit 6 of the D / (Step ST12). When the change reservation flag of the execution table 73 is determined to be ON (step ST12: Yes), the operation unit 6 of the D / A converter 5 reads out the change contents stored in the internal memory 61 , The information of the analog output channels CH1, CH2, CH3 and CH4 of the execution table 73 is rewritten (step ST15), and the flowchart shown in FIG. 32 is terminated.

D/A 변환 장치(5)의 연산부(6)는 실행 테이블(73)의 변경 예약 플래그가 ON되어 있지 않다고 판정(스텝 ST12：No)했을 경우, 다음에, 반복 횟수가 최종회인지 여부를 판정한다(스텝 ST13). D/A 변환 장치(5)의 연산부(6)는 반복 횟수가 최종회라고 판정(스텝 ST13：Yes)했을 경우, 파형 출력을 정지(스텝 ST17)시키고, 도 32에 도시하는 순서도를 종료한다. D/A 변환 장치(5)의 연산부(6)는 반복 횟수가 최종회가 아니라고 판정(스텝 ST13：No)했을 경우, 해당 아날로그 출력 채널 CH1, CH2, CH3 및 CH4의 파형 패턴 WP의 디지털값의 판독 대상 어드레스를 하나 후의 어드레스로 갱신하고(스텝 ST16), 도 32에 도시하는 순서도를 종료한다. When the arithmetic unit 6 of the D / A converter 5 determines that the change reservation flag of the execution table 73 is not ON (step ST12: No), next it is judged whether or not the repetition number is the last one (Step ST13). When the number of repetition times is determined to be the last time (step ST13: Yes), the arithmetic operation section 6 of the D / A converter 5 stops the waveform output (step ST17) and ends the flowchart shown in Fig. When the calculation section 6 of the D / A conversion device 5 determines that the number of repetition is not the last one (step ST13: No), the digital value of the waveform pattern WP of the analog output channels CH1, CH2, CH3 and CH4 is read The target address is updated to the next address (step ST16), and the flowchart shown in Fig. 32 is terminated.

실시 형태 1에 따른 D/A 변환 장치(5)에 의하면, 공용 메모리(7)가 파형 패턴 WP를 기억하는 파형 데이터 등록 에어리어(71)와 파형 패턴 WP의 정보를 설정하는 실행 패턴 테이블(72)과, 제1 아날로그 출력 채널 CH1, 제2 아날로그 출력 채널 CH2, 제３ 아날로그 출력 채널 CH3 및 제４ 아날로그 출력 채널 CH4를 통해서 기기(2a, 2b, 2c, 2d)에 출력하는 파형 패턴 WP에 관한 정보를 설정하는 실행 테이블(73)을 구비한다. D/A 변환 장치(5)는 실행 테이블(73)이 제1 아날로그 출력 채널 CH1, 제2 아날로그 출력 채널 CH2, 제３ 아날로그 출력 채널 CH3 및 제４ 아날로그 출력 채널 CH4를 통해서 기기(2a, 2b, 2c, 2d)에 출력하는 파형 패턴 WP를 설정하는 값 a를 설정함으로써, 실행 테이블(73)에 설정된 파형 패턴 WP를 출력할 때, 실행 패턴 테이블(72)을 참조하여, 파형 데이터 등록 에어리어(71)로부터 파형 패턴 WP를 읽어낼 수 있다. According to the D / A converter 5 according to the first embodiment, the common memory 7 includes a waveform data registration area 71 for storing the waveform pattern WP and an execution pattern table 72 for setting information of the waveform pattern WP. 2b, 2c, and 2d via the first analog output channel CH1, the second analog output channel CH2, the third analog output channel CH3, and the fourth analog output channel CH4, And an execution table (73) for setting the setting value. The D / A converter 5 is connected to the device 2a through the execution table 73 via the first analog output channel CH1, the second analog output channel CH2, the third analog output channel CH3 and the fourth analog output channel CH4, 2c and 2d by referring to the execution pattern table 72 when the waveform pattern WP set in the execution table 73 is set by setting the value a for setting the waveform pattern WP to be output to the waveform data registration area 71 The waveform pattern WP can be read out from the waveform pattern WP.

또, D/A 변환 장치(5)는 실행 테이블(73)이 제1 아날로그 출력 채널 CH1, 제2 아날로그 출력 채널 CH2, 제３ 아날로그 출력 채널 CH3 및 제４ 아날로그 출력 채널 CH4를 통해서 기기(2a, 2b, 2c, 2d)에 출력하는 파형 패턴 WP를 설정하는 값 a를 설정함으로써, 제1 아날로그 출력 채널 CH1, 제2 아날로그 출력 채널 CH2, 제３ 아날로그 출력 채널 CH3 및 제４ 아날로그 출력 채널 CH4를 통해서 기기(2a, 2b, 2c, 2d)에 출력하는 파형 패턴 WP를 실행 테이블(73)에 의해 관리하게 된다. 그 결과, D/A 변환 장치(5)는 실행 테이블(73)을 변경함으로써, 즉시, 제1 아날로그 출력 채널 CH1, 제2 아날로그 출력 채널 CH2, 제３ 아날로그 출력 채널 CH3 및 제４ 아날로그 출력 채널 CH4를 통해서 기기(2a, 2b, 2c, 2d)에 출력하는 파형 패턴 WP를 변경할 수 있어, 파형 패턴 WP의 출력 중에 파형 패턴 WP를 변경할 수 있다.The D / A converter 5 is connected to the execution table 73 via the first analog output channel CH1, the second analog output channel CH2, the third analog output channel CH3, and the fourth analog output channel CH4, A second analog output channel CH2, a third analog output channel CH3 and a fourth analog output channel CH4 by setting a value a for setting the waveform pattern WP to be output to the first analog output channel CH1, the second analog output channel CH2, And the waveform table WP to be output to the devices 2a, 2b, 2c, and 2d is managed by the execution table 73. [ As a result, the D / A converter 5 immediately changes the execution table 73 so that the first analog output channel CH1, the second analog output channel CH2, the third analog output channel CH3, and the fourth analog output channel CH4 2b, 2c, and 2d through the input / output terminals 2a, 2b, 2c, and 2d, so that the waveform pattern WP can be changed during output of the waveform pattern WP.

또, 실시 형태 1에 따른 D/A 변환 장치(5)에 의하면, 실행 테이블(73)에 설정된 정보를 변경하는 변경 정보를 설정한 변경 테이블(74)과, 변경 정보에 변경할 필요/불필요를 설정하는 변경 요구 테이블(75)을 구비한다. 이 때문에, D/A 변환 장치(5)는 파형 패턴 WP의 출력 중에 변경 테이블(74) 및 변경 요구 테이블(75)을 생성함으로써 파형 패턴 WP를 즉시 변경할 수 있다.According to the D / A converter 5 according to the first embodiment, the change table 74 in which the change information for changing the information set in the execution table 73 is set, and the change table 74 in which change / And a change request table 75 for setting a change request. Therefore, the D / A converter 5 can immediately change the waveform pattern WP by generating the change table 74 and the change request table 75 during the output of the waveform pattern WP.

실시 형태 1에 따른 D/A 변환 장치(5)에 의하면, 변경 테이블(74)에 설정된 변경 정보가 오프셋 어드레스이다. 그 결과, D/A 변환 장치(5)는 파형 패턴 WP의 출력 중에 파형 패턴 WP를 변경할 수 있는 것에 더하여, 변경 후의 파형 패턴 WP를 임의의 상대 어드레스의 디지털값부터 출력할 수 있다.According to the D / A converter 5 according to the first embodiment, the change information set in the change table 74 is an offset address. As a result, in addition to the waveform pattern WP being able to be changed during the output of the waveform pattern WP, the D / A converter 5 can output the waveform pattern WP after the change from a digital value of an arbitrary relative address.

실시 형태 1에 따른 D/A 변환 장치(5)에 의하면, 변경 테이블(74)에 설정된 변경 정보가 변경 타이밍이다. 그 결과, D/A 변환 장치(5)는 파형 패턴 WP의 출력 중에 파형 패턴 WP를 변경할 수 있는 것에 더하여, 변경 타이밍을 임의의 타이밍으로 할 수 있다. According to the D / A converter 5 according to the first embodiment, the change information set in the change table 74 is the change timing. As a result, in addition to being able to change the waveform pattern WP during output of the waveform pattern WP, the D / A converter 5 can change timing at any timing.

실시 형태 1에 따른 D/A 변환 장치(5)에 의하면, 변경 타이밍이, 변경 요구가 설정된 타이밍이므로, 파형 패턴 WP의 출력 중에 임의의 타이밍에서 파형 패턴 WP를 변경할 수 있다. According to the D / A converter 5 according to the first embodiment, since the change timing is the timing at which the change request is set, the waveform pattern WP can be changed at any timing during the output of the waveform pattern WP.

실시 형태 1에 따른 D/A 변환 장치(5)에 의하면, 변경 타이밍이 출력 중의 파형 패턴 WP의 출력이 완료된 타이밍이므로, 출력 중의 파형 패턴 WP를 끝까지 출력할 수 있다. 또, 실시 형태 1에 따른 D/A 변환 장치(5)에 의하면, 변경 요구가 설정된 타이밍과 파형 패턴 WP의 출력이 완료된 타이밍을 변경 타이밍으로서 선택 가능하므로, 다종 다양한 파형 패턴 WP의 변경을 행할 수 있다. According to the D / A converter 5 according to the first embodiment, since the change timing is the timing at which the output of the waveform pattern WP during output is completed, the waveform pattern WP during output can be output to the end. According to the D / A converter 5 according to the first embodiment, since the timing at which the change request is set and the timing at which the output of the waveform pattern WP is completed can be selected as the change timing, various types of waveform patterns WP can be changed have.

실시 형태 1에 따른 D/A 변환 장치(5)에 의하면, 변경 테이블(74)에 설정된 변경 정보가 변경 후의 파형 패턴 WP를 반복 출력하는 횟수를 설정하므로, 변경 후의 파형 패턴 WP를 필요한 횟수 출력할 수 있다. According to the D / A converter 5 according to the first embodiment, since the number of times the change information set in the change table 74 is repeatedly outputted as the waveform pattern WP after the change is set, the waveform pattern WP after the change is output a necessary number of times .

실시 형태 1에 따른 D/A 변환 장치(5)에 의하면, 출력 주기마다 판독 대상 어드레스의 디지털값을 출력하고 판독 대상 어드레스를 갱신하는 연산부(6)를 구비하므로, 디지털값을 출력 주기마다 연속하여 출력할 수 있다. According to the D / A converter 5 according to the first embodiment, since the arithmetic unit 6 for outputting the digital value of the reading object address and updating the reading object address every output period is provided, Can be output.

실시 형태 1에 따른 D/A 변환 장치(5)에 의하면, 연산부(6)가 출력하는 디지털값을 아날로그값으로 변환하는 D/A 변환부(8)를 구비하므로, 제1 아날로그 출력 채널 CH1, 제2 아날로그 출력 채널 CH2, 제３ 아날로그 출력 채널 CH3 및 제４ 아날로그 출력 채널 CH4를 통해서 기기(2a, 2b, 2c, 2d)에 연속하여 변화하는 아날로그값을 출력할 수 있어, 제1 아날로그 출력 채널 CH1, 제2 아날로그 출력 채널 CH2, 제３ 아날로그 출력 채널 CH3 및 제４ 아날로그 출력 채널 CH4를 통해서 기기(2a, 2b, 2c, 2d)의 동작을 스무스하게 할 수 있다. According to the D / A converter 5 according to the first embodiment, since the D / A converter 8 for converting the digital value output from the calculating unit 6 into the analog value is provided, the first analog output channel CH1, 2b, 2c, and 2d through the second analog output channel CH2, the third analog output channel CH3, and the fourth analog output channel CH4, so that the first analog output channel The operation of the devices 2a, 2b, 2c, and 2d can be smooth through the first analog output channel CH1, the second analog output channel CH2, the third analog output channel CH3, and the fourth analog output channel CH4.

실시 형태 1에 따른 PLC(3)에 의하면, 전술한 D/A 변환 장치(5)를 구비하므로, 실행 테이블(73)을 변경함으로써, 즉시, 제1 아날로그 출력 채널 CH1, 제2 아날로그 출력 채널 CH2, 제３ 아날로그 출력 채널 CH3 및 제４ 아날로그 출력 채널 CH4를 통해서 기기(2a, 2b, 2c, 2d)에 출력하는 파형 패턴 WP를 변경할 수 있어, 파형 패턴 WP의 출력 중에 파형 패턴 WP를 변경할 수 있다. According to the PLC 3 according to the first embodiment, since the above-described D / A converter 5 is provided, by changing the execution table 73, the first analog output channel CH1 and the second analog output channel CH2 2b, 2c, and 2d via the third analog output channel CH3 and the fourth analog output channel CH4, the waveform pattern WP can be changed during the output of the waveform pattern WP .

이상의 실시 형태에 나타낸 구성은, 본 발명의 내용의 일례를 나타내는 것이며, 다른 공지의 기술과 조합하는 것도 가능하고, 본 발명의 요지를 일탈하지 않는 범위에서, 구성의 일부를 생략, 변경하는 것도 가능하다. The configuration shown in the above embodiment represents one example of the content of the present invention and can be combined with other known technology and a part of the configuration can be omitted or changed within a range not departing from the gist of the present invention Do.

1: 제어 시스템 2a, 2b, 2c, 2d: 기기
3: PLC(제어 장치) 4: 컴퓨터(송신 장치)
5: 디지털 아날로그 변환 장치(D/A 변환 장치)
6: 연산부(출력부) 8: D/A 변환부(변환부)
12: CPU 장치 71: 파형 데이터 등록 에어리어
72: 실행 패턴 테이블 73: 실행 테이블
74: 변경 테이블 75: 변경 요구 테이블
WP, WP1, WP2, WP3, WP4, WP5: 파형 패턴1: control system 2a, 2b, 2c, 2d:
3: PLC (control unit) 4: Computer (transmitting unit)
5: Digital-to-analog converter (D / A converter)
6: operation unit (output unit) 8: D / A conversion unit (conversion unit)
12: CPU device 71: Waveform data registration area
72: Execution pattern table 73: Execution table
74: Change table 75: Change request table
WP, WP1, WP2, WP3, WP4, WP5: Wave pattern

Claims (12)

1 이상의 기기에 접속된 디지털 아날로그 변환 장치로서,
복수의 디지털값에 의해 구성되는 파형 패턴을 기억하는 파형 데이터 등록 에어리어와,
상기 파형 데이터 등록 에어리어 내의 상기 파형 패턴의 정보를 설정하는 실행 패턴 테이블과,
상기 기기에 출력하는 상기 파형 패턴에 관한 정보를 설정하는 실행 테이블과,
상기 실행 테이블에 설정된 상기 파형 패턴을, 상기 실행 패턴 테이블을 참조하여 상기 파형 데이터 등록 에어리어로부터 읽어내어, 읽어낸 파형 패턴을 상기 기기에 출력하는 출력부와,
상기 실행 테이블에 설정된 상기 정보를 변경하는 변경 정보를 설정한 변경 테이블과,
상기 실행 테이블에 설정된 상기 정보를 상기 변경 테이블에 설정된 상기 변경 정보로 변경할 필요/불필요를 설정하는 변경 요구 테이블을 구비하는 것을 특징으로 하는 디지털 아날로그 변환 장치.A digital-to-analog converter connected to at least one apparatus,
A waveform data registration area for storing a waveform pattern composed of a plurality of digital values;
An execution pattern table for setting information of the waveform pattern in the waveform data registration area,
An execution table for setting information about the waveform pattern output to the device;
An output unit for reading the waveform pattern set in the execution table from the waveform data registration area with reference to the execution pattern table and outputting the read waveform pattern to the apparatus,
A change table in which change information for changing the information set in the execution table is set,
And a change request table which sets whether or not to change the information set in the execution table to the change information set in the change table. 청구항 1에 있어서,
상기 변경 테이블에 설정된 상기 변경 정보는, 변경 후의 파형 패턴을 구성하는 복수의 디지털값 중 변경 후에 처음에 출력되는 디지털값을 설정하는 것을 특징으로 하는 디지털 아날로그 변환 장치.The method according to claim 1,
Wherein the change information set in the change table sets a digital value that is output first after a change among a plurality of digital values constituting a waveform pattern after the change. 청구항 1에 있어서,
상기 변경 테이블에 설정된 상기 변경 정보는, 상기 실행 테이블에 설정된 정보를 변경하는 타이밍을 설정하는 것을 특징으로 하는 디지털 아날로그 변환 장치.The method according to claim 1,
Wherein the change information set in the change table sets a timing for changing the information set in the execution table. 청구항 3에 있어서,
상기 변경하는 타이밍은 상기 변경 요구 테이블이 변경 불필요에서 변경 필요로 갱신된 타이밍인 것을 특징으로 하는 디지털 아날로그 변환 장치.The method of claim 3,
Wherein the changing timing is a timing at which the change request table is updated in need of change at the time of no change. 청구항 3에 있어서,
상기 변경하는 타이밍은, 출력 중의 파형 패턴의 출력이 완료된 타이밍인 것을 특징으로 하는 디지털 아날로그 변환 장치.The method of claim 3,
Wherein the changing timing is a timing at which the outputting of the waveform pattern in the output is completed. 청구항 1에 있어서,
상기 변경 테이블에 설정된 상기 변경 정보는, 파형 패턴을 출력하는 횟수를 설정하는 것을 특징으로 하는 디지털 아날로그 변환 장치.The method according to claim 1,
Wherein the change information set in the change table sets the number of times of outputting the waveform pattern. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
상기 실행 패턴 테이블이 설정한 파형 패턴의 정보는, 상기 파형 데이터 등록 에어리어 내의 상기 파형 패턴의 선두의 어드레스와, 상기 디지털값의 수를 포함하는 것을 특징으로 하는 디지털 아날로그 변환 장치.The method according to any one of claims 1 to 6,
Wherein the information of the waveform pattern set by the execution pattern table includes an address at the head of the waveform pattern in the waveform data registration area and a number of the digital values. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
상기 출력부는, 출력 주기마다, 상기 실행 테이블에 설정된 상기 파형 패턴 내의 판독 대상 어드레스의 디지털값을 읽어내어, 상기 기기에 출력하고, 상기 판독 대상 어드레스를 갱신하는 연산부인 것을 특징으로 하는 디지털 아날로그 변환 장치.The method according to any one of claims 1 to 6,
Wherein the output unit is an arithmetic unit for reading a digital value of a reading object address in the waveform pattern set in the execution table for each output period and outputting the digital value to the device and updating the reading object address. . 청구항 8에 있어서,
상기 연산부가 출력하는 상기 디지털값을 아날로그값으로 변환하는 변환부를 구비하는 것을 특징으로 하는 디지털 아날로그 변환 장치.The method of claim 8,
And a conversion unit for converting the digital value output from the operation unit into an analog value. 청구항 1 내지 청구항 6 중 어느 한 항에 기재된 디지털 아날로그 변환 장치와,
상기 디지털 아날로그 변환 장치와, 상기 파형 패턴을 상기 디지털 아날로그 변환 장치에 송신하는 송신 장치의 양쪽에 접속된 CPU 장치를 구비하는 것을 특징으로 하는 제어 장치.A digital-to-analog converter according to any one of claims 1 to 6,
And a CPU device connected to both of the digital-analog conversion device and a transmission device that transmits the waveform pattern to the digital-analog conversion device. 청구항 10에 기재된 제어 장치와,
상기 송신 장치를 구비하는 것을 특징으로 하는 제어 시스템.A control device according to claim 10,
And the transmitting device. 삭제delete
KR1020187029759A 2016-04-22 2016-04-22 Digital-to-analog conversion device, control device, and control system KR101961603B1 (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2016/062795 WO2017183192A1 (en) 2016-04-22 2016-04-22 Digital/analog conversion apparatus, control apparatus, and control system

Publications (2)

Publication Number Publication Date
KR20180121998A KR20180121998A (en) 2018-11-09
KR101961603B1 true KR101961603B1 (en) 2019-03-22

Family

ID=59505139

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187029759A KR101961603B1 (en) 2016-04-22 2016-04-22 Digital-to-analog conversion device, control device, and control system

Country Status (4)

Country Link
JP (1) JP6173645B1 (en)
KR (1) KR101961603B1 (en)
CN (1) CN109075797B (en)
WO (1) WO2017183192A1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020105173A1 (en) 2018-11-22 2020-05-28 三菱電機株式会社 Data control device, programmable logic controller and data control method

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5327395B2 (en) 2010-09-28 2013-10-30 三菱電機株式会社 D / A converter, peripheral device, and PLC

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2544210B2 (en) * 1989-10-23 1996-10-16 横河電機株式会社 Arbitrary waveform generator
JPH07225630A (en) * 1994-02-14 1995-08-22 Yokogawa Electric Corp Optional waveform generator with sequence function
JP3488315B2 (en) * 1995-04-20 2004-01-19 日置電機株式会社 Waveform generator
JP3449875B2 (en) * 1996-11-27 2003-09-22 富士通株式会社 Waveform generating circuit and flat matrix type display device
CN100409307C (en) * 2005-01-18 2008-08-06 深圳迈瑞生物医疗电子股份有限公司 Multi-channel waveform display method
CN103270468B (en) * 2010-12-23 2016-04-06 马维尔国际贸易有限公司 The random waveform that low memory uses represents or generates
CN103176005A (en) * 2011-12-24 2013-06-26 鸿富锦精密工业（深圳）有限公司 System and method for processing signals
KR101409618B1 (en) * 2012-03-28 2014-06-18 미쓰비시덴키 가부시키가이샤 Conversion device, peripheral device, and programmable logic controller
CN103513602B (en) * 2012-06-29 2016-06-22 中国科学院大连化学物理研究所 The PLC waveform data of a kind of accurate timer shaft produces and storage method
US9869988B2 (en) * 2014-03-07 2018-01-16 Mitsubishi Electric Corporation Programmable controller system for performing analog-to-digital conversion based on an adjustable conversion characteristic table

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5327395B2 (en) 2010-09-28 2013-10-30 三菱電機株式会社 D / A converter, peripheral device, and PLC

Also Published As

Publication number Publication date
CN109075797A (en) 2018-12-21
JPWO2017183192A1 (en) 2018-04-26
WO2017183192A1 (en) 2017-10-26
CN109075797B (en) 2020-05-01
JP6173645B1 (en) 2017-08-02
KR20180121998A (en) 2018-11-09

Similar Documents

Publication Publication Date Title
CN113268229B (en) Code generation method and code generation device
KR101961603B1 (en) Digital-to-analog conversion device, control device, and control system
JP5911044B1 (en) Program generating apparatus and method thereof
KR102198204B1 (en) Simulation device
KR101513393B1 (en) Program creation device and programmable logic controller
KR102357029B1 (en) The combined process registration apparatus and method using interactive program in computer numarical control machine tools
US10733340B2 (en) System configuration creation supporting device
EP2750295B1 (en) Conversion device, peripheral device, and programmable controller
CN109154803B (en) Programmable logic controller
JP6191625B2 (en) Inverter control device and its peripheral devices
CN117136342A (en) Development support device, control method for development support device, information processing program, and recording medium
CN118582668A (en) Control method and system for circulating multi-channel fluid distribution device
JP6437158B1 (en) Engineering tools
KR102340453B1 (en) Information processing apparatus, information processing method, and information processing program stored in a recording medium
JP5401222B2 (en) Scheduling method and schedule display method
JPH10333721A (en) Programming tool for programmable controller
JP2014186623A (en) Engineering device, load data generation method, and program
KR20170103950A (en) Positioning control device
JP6146277B2 (en) Inverter control device and its peripheral devices
CN111819503A (en) CPU unit of programmable logic controller, method, computer, and computer program
JP2018036987A (en) Control program creation device
KR950009486A (en) Design Support Method and Design Support System
JPH08161157A (en) Computer control system
JP2009205349A (en) Process control apparatus and process control system
JP2009282904A (en) Circuit simulation program, circuit simulation apparatus and circuit simulation method

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant