KR101956923B1

KR101956923B1 - 발광소자 및 그 제조방법

Info

Publication number: KR101956923B1
Application number: KR1020120099521A
Authority: KR
Inventors: 윤주선; 정상준; 이호상; 심종인; 신동수
Original assignee: 엘지디스플레이 주식회사; 한양대학교 에리카산학협력단
Priority date: 2012-09-07
Filing date: 2012-09-07
Publication date: 2019-03-11
Also published as: KR20140032794A

Abstract

본 발명의 발광소자 및 그 제조방법은 와이어 본딩(wire bonding)을 위한 패드(pad)를 핑거(finger) 상부에 절연층을 개재하여 형성함으로써 핑거의 위치에 상관없이 패드의 위치를 자유롭게 결정 가능하도록 하여 전류 확산을 위한 전극패턴 설계를 용이하게 하기 위한 것으로, 기판 상에 형성된 n형 반도체층; 상기 n형 반도체층의 소정영역이 노출되도록 패터닝된 활성층; 상기 활성층 위에 형성된 p형 반도체층; 상기 p형 반도체층 위에 형성된 p형 핑거 및 상기 n형 반도체층 중에서 상기 활성층에 의해 노출된 영역에 형성된 n형 핑거; 상기 기판 위에 형성되며, 상기 p형 핑거 및 n형 핑거를 각각 노출시키는 제 1 콘택홀 및 제 2 콘택홀을 포함하는 절연층; 및 상기 절연층 위에 형성되며, 상기 제 1 콘택홀 및 제 2 콘택홀을 통해 각각 상기 p형 핑거 및 n형 핑거에 전기적으로 접속하는 p형 패드 및 n형 패드를 포함한다.

Description

발광소자 및 그 제조방법{LIGHT EMITTING DEVICE AND METHOD OF FABRICATING THE SAME}

본 발명은 발광소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 반도체 발광 다이오드(Light Emitting Diode; LED)를 이용한 발광소자 및 그 제조방법에 관한 것이다.

일반적으로 발광 다이오드를 이용한 발광소자는 우수한 단색(單色)성 피크파장을 가지며 광효율이 우수하고 소형화가 가능하다는 장점을 가지므로, 다양한 디스플레이 장치 및 광원으로서 널리 사용되고 있다.

현재 액정표시장치(Liquid Crystal Display; LCD)와 같은 평판표시장치(Flat Panel Display; FPD)의 백라이트 유닛(back light unit), 조명, 옥외 광고판 등에 주로 쓰이는 발광소자는 기본적으로 저 소비전력, 친 환경 등의 이유로 그 소비가 증대되고 있다.

특히, 액정표시장치의 백라이트 유닛으로 이용되는 발광소자는 고 효율, 저 소비전력 특성이 크게 부각되어 있으며 비용을 낮추기 위해 적은 개수의 발광소자를 이용해 백라이트 유닛을 제작하고 있다.

도 1은 순방향 바이어스에서 발광 다이오드의 발광원리를 설명하기 위한 도면이다.

발광 다이오드는 전기에너지를 빛에너지로 변화시켜주는 광 반도체를 이용한 광원으로 대부분의 발광 다이오드는 도시된 바와 같이, p형 반도체와 n형 반도체의 이종접합 구조를 가진다.

이종접합 구조는 밴드 갭 에너지(band gap energy)가 작은 반도체 결정층이 밴드 갭 에너지가 큰 두 결정층 사이에 끼어있는 구조를 하고 있는데, 밴드 갭이 작은 층을 활성층(active layer), 활성층 위, 아래로 에워싸고 있는 밴드 갭이 큰 층을 전하집속층(carrier confinement layer)이라 부른다.

이러한 이종접합 구조에 순방향 바이어스(forward bias) 전압을 인가하게 되면 p-전하집속층으로부터 정공(hole)과 n-전하집속층으로부터 전자(electron)가 활성층을 주입된다.

활성층으로 주입된 정공과 전자는 가전도대(valence band)의 상단과 전도대(conduction band)의 하단으로 안정화(relaxation)된 후 확산 과정을 거쳐서 반대쪽에 위치한 전하집속층까지 도달하지만, 각각의 에너지 밴드의 불연속에 기인하는 에너지 장벽(energy barrier)을 만나게 되어 전하집속층으로 넘어가지 못하고 활성층에 싸이게 된다.

이러한 정공과 전자들은 서로 활발하게 재결합(recombination)을 하면서 광자(photon)들을 발생시킨다. 이때, 방출되는 광자의 파장은 발광층 재료의 종류에 의해 결정되는데, 적외선, 가시광선, 자외선까지의 다양한 범위의 빛을 방출하게 된다.

발광 다이오드용 반도체 재료는 크게 직접천이형(direct transition)과 간접천이형(indirect transition)으로 구별될 수 있다.

반도체의 에너지 구조에서 전도대의 전자가 가전도대의 정공과 결합할 때 에너지를 방출하게 된다.

도 2는 일반적인 발광소자의 구조를 개략적으로 나타내는 단면도로써, 질화물 반도체 발광소자를 예를 들어 나타내고 있다.

도면에 도시된 바와 같이, 일반적인 질화물 반도체 발광소자는 사파이어 기판(2), 상기 사파이어 기판(2) 위에 형성된 n형 반도체층(3), 상기 n형 반도체층(3)의 모서리 영역의 일부가 노출되도록 패터닝된 활성층(4), 상기 활성층(4) 위에 형성된 p형 반도체층(5), 상기 p형 반도체층(5) 위에 형성된 투명전극층(6), 상기 n형 반도체층(3) 중에서 상기 활성층(4)에 의해 노출된 영역에 형성된 n형 전극(8) 및 상기 투명전극층(6) 위에 형성된 p형 전극(7)으로 구성된다.

이때, 도면에는 자세히 도시하지 않았지만, 상기 p형 전극(7)과 n형 전극(8)은 와이어(wire)를 통해 제 1 전극구조물과 제 2 전극구조물에 각각 연결될 수 있다.

상기 n형 반도체층(3)과 활성층(4) 및 p형 반도체층(5)은 질화물계 반도체로 형성된다.

이와 같이 구성된 일반적인 발광소자에 있어, 상기 p형 전극(7)은 p형 패드(pad) 및 p형 핑거(finger)를 구비하며, 상기 n형 전극(8)은 n형 패드와 n형 핑거를 구비한다.

이중 상기 p형 패드와 n형 패드는 도전성 와이어 등과 접속될 수 있도록 각각 상기 p형 핑거와 n형 핑거에 비하여 상대적으로 큰 폭을 갖는다. 즉, 이러한 p형 패드와 n형 패드는 현재 와이어 본딩 기술의 한계로 인하여 최소 수십 마이크로미터 이상의 지름을 가지는 원형의 형태로 구현되고 있다.

이러한 이유로 특히, 작은 면적의 발광소자의 경우에 p형 전극(7)과 n형 전극(8) 사이의 전류 패스(current path)는 일정한 길이를 유지하기가 매우 어렵다.

또한, p형 패드와 n형 패드의 모양이 원형이고 발광 다이오드의 모양이 대부분 사각형이므로 활성층(4)으로 주입되는 전류를 균일하게 하기 위한 전극패턴 설계시에 큰 제약중의 하나로 작용한다. 이러한 특성은 결국 전류밀집 현상을 심화시키는데 기여하게 된다.

본 발명은 상기한 문제를 해결하기 위한 것으로, 전극 구조의 개선을 통해 발광면적 및 전류확산 효과를 향상시킨 발광소자 및 그 제조방법을 제공하는데 목적이 있다.

본 발명의 또 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.

상기한 목적을 달성하기 위하여, 본 발명의 발광소자는 기판 상에 형성된 n형 반도체층; 상기 n형 반도체층의 소정영역이 노출되도록 패터닝된 활성층; 상기 활성층 위에 형성된 p형 반도체층; 상기 p형 반도체층 위에 형성된 p형 핑거 및 상기 n형 반도체층 중에서 상기 활성층에 의해 노출된 영역에 형성된 n형 핑거; 상기 기판 위에 형성되며, 상기 p형 핑거 및 n형 핑거를 각각 노출시키는 제 1 콘택홀 및 제 2 콘택홀을 포함하는 절연층; 및 상기 절연층 위에 형성되며, 상기 제 1 콘택홀 및 제 2 콘택홀을 통해 각각 상기 p형 핑거 및 n형 핑거에 전기적으로 접속하는 p형 패드 및 n형 패드를 포함한다.

이때, 상기 p형 반도체층 위에 형성된 투명전극층을 추가로 포함하며, 상기 p형 핑거는 상기 투명전극층 위에 형성된 것을 특징으로 한다.

상기 p형 핑거 및 n형 핑거는 바 형태를 가지며, 대향하는 양측 가장자리에 가로 방향으로 나란하게 위치하는 것을 특징으로 한다.

상기 p형 패드와 n형 패드는 원형의 형태를 가지며, 발광면의 일측에 세로 방향으로 나란히 위치하는 것을 특징으로 한다.

본 발명의 발광소자의 제조방법은 기판 위에 n형 반도체층, 활성층 및 p형 반도체층을 형성하는 단계; 상기 p형 반도체 위에 p형 핑거를 형성하는 단계; 상기 p형 핑거 위에 제 1 콘택홀을 포함하는 제 1 절연층을 형성하는 단계; 상기 제 1 절연층 위에 상기 제 1 콘택홀을 통해 상기 p형 핑거와 전기적으로 접속하는 p형 패드를 형성하는 단계; 상기 n형 반도체층 중에 상기 활성층에 의해 노출되는 n형 반도체층 영역에 n형 핑거를 형성하는 단계; 상기 n형 핑거 위에 제 2 콘택홀을 포함하는 제 2 절연층을 형성하는 단계; 및 상기 제 2 절연층 위에 상기 제 2 콘택홀을 통해 상기 n형 핑거와 전기적으로 접속하는 n형 패드를 형성하는 단계를 포함한다.

본 발명의 발광소자의 다른 제조방법은 기판 위에 n형 반도체층, 활성층 및 p형 반도체층을 형성하는 단계; 상기 p형 반도체 위에 p형 핑거를 형성하는 한편, 상기 n형 반도체층 중에 상기 활성층에 의해 노출되는 n형 반도체층 영역에 n형 핑거를 형성하는 단계; 상기 p형 핑거 및 n형 핑거 위에 제 1 콘택홀 및 제 2 콘택홀을 포함하는 절연층을 형성하는 단계; 및 상기 절연층 위에 상기 제 1 콘택홀 및 제 2 콘택홀을 통해 각각 상기 p형 핑거 및 n형 핑거와 전기적으로 접속하는 p형 패드 및 n형 패드를 형성하는 단계를 포함한다.

이때, 상기 p형 반도체층 위에 투명전극층을 형성한 후에 상기 투명전극층 위에 p형 핑거를 형성하는 것을 특징으로 한다.

이때, 상기 p형 핑거 및 n형 핑거는 바 형태를 가지며, 대향하는 양측 가장자리에 가로 방향으로 나란하게 형성되는 것을 특징으로 한다.

상기 p형 패드와 n형 패드는 원형의 형태를 가지며, 발광면의 일측에 세로 방향으로 나란히 위치하도록 형성되는 것을 특징으로 한다.

상술한 바와 같이, 본 발명에 따른 발광소자 및 그 제조방법은 와이어 본딩을 위한 패드를 핑거 상부에 절연층을 개재하여 형성함으로써 핑거의 위치에 상관없이 패드의 위치를 자유롭게 결정 가능하게 된다.

이에 따라 전류 확산을 위한 전극패턴 설계가 용이해지는 한편, 패드의 위치 및 크기에 상관없이 p형 전극과 n형 전극 사이의 전류 패스를 용이하게 조절할 수 있게 되는 효과를 제공한다.

도 1은 순방향 바이어스에서 발광 다이오드의 발광원리를 설명하기 위한 도면.
도 2는 일반적인 발광소자의 구조를 개략적으로 나타내는 단면도.
도 3은 본 발명에 따른 발광소자의 구조를 개략적으로 나타내는 단면도.
도 4는 본 발명의 실시예에 따른 발광소자에 있어, 전극패턴의 구조를 개략적으로 나타내는 평면도.
도 5a 및 도 5b는 본 발명의 실시예에 따른 발광소자의 구조를 개략적으로 나타내는 단면도.
도 6a 및 도 6b는 전극패턴에 따른 활성층에 주입되는 전류밀도 분포의 시뮬레이션 결과를 보여주는 사진.
도 7a 내지 도 7i는 상기 도 5a에 도시된 본 발명의 실시예에 따른 발광소자의 제조방법을 순차적으로 나타내는 단면도.
도 8a 내지 도 8f는 상기 도 5b에 도시된 본 발명의 실시예에 따른 발광소자의 제조방법을 순차적으로 나타내는 단면도.
도 9a 내지 도 9f는 본 발명의 실시예에 따른 발광소자의 다른 제조방법을 순차적으로 나타내는 단면도.

이하, 첨부한 도면을 참조하여 본 발명에 따른 발광소자 및 그 제조방법의 바람직한 실시예를 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 여기에서 설명하는 실시예에 한정되지 않는다.

도 3은 본 발명에 따른 발광소자의 구조를 개략적으로 나타내는 단면도로써, 다중 양자우물 구조를 가지는 질화물 반도체 발광소자를 예를 들어 나타내고 있다. 다만, 본 발명이 상기 반도체 재료에 한정되는 것은 아니다.

도면에 도시된 바와 같이, 본 발명에 따른 발광소자는 기판(102), 상기 기판(102) 위에 형성된 n형 반도체층(103), 상기 n형 반도체층(103)의 모서리 영역의 일부가 노출되도록 패터닝된 활성층(104), 상기 활성층(104) 위에 형성된 p형 반도체층(105), 상기 p형 반도체층(105) 위에 형성된 투명전극층(106), 상기 n형 반도체층(103) 중에서 상기 활성층(104)에 의해 노출된 영역에 형성된 n형 전극 및 상기 투명전극층(106) 위에 형성된 p형 전극으로 구성된다.

이때, 상기 투명전극층(106)은 필수적으로 요구되는 구성 요소는 아니지만, 상기 p형 전극과 p형 반도체층(105) 사이에서 오믹-콘택(ohmic contact)과 전류분산 기능을 수행할 수 있다. 상기 투명전극층(106)은 인듐-틴-옥사이드(Indium Tin Oxide; ITO)와 같은 투명 전도성 산화물(transparent conductive oxide)로 이루어질 수 있다.

상기 기판(102)은 내부에 공간이 마련된 반사 컵(미도시) 위에 형성되며, 사파이어(sapphire), 징크 옥사이드(Zinc Oxide; ZnO), 실리콘 카바이드(Silicon Carbide; SiC) 및 질화 알루미늄(Aluminum Nitride; AlN) 등으로 형성할 수 있다.

이때, 도시하지 않았지만, 상기 기판(102)과 n형 반도체층(103) 사이에는 그 위에 성장되는 반도체층의 결정성을 향상시키기 위해 제공되는 하나 이상의 버퍼층이 형성될 수 있다.

상기 n형 반도체층(103)과 활성층(104) 및 p형 반도체층(105)은 질화물계 반도체로 형성될 수 있다.

이때, 상기 활성층(104)은 전자와 정공의 재결합을 통해 광자(빛)를 생성하는 층으로서, 예를 들어 GaN 양자장벽층(quantum barrier layer)과 In(x)Ga(1-x)N (0<x≤1) 양자우물층(quantum well layer)이 교대로 적층된 다중 양자우물 구조로 이루어질 수 있다. 다만, 전술한 바와 같이 본 발명이 상기 반도체 재료 및 구조에 한정되는 것은 아니다.

상기 p형 전극은 p형 패드(107a) 및 p형 핑거(107b)를 구비하며, 상기 p형 패드(107a)는 도전성 와이어 등과 접속될 수 있도록 상기 p형 핑거(107b)에 비하여 상대적으로 큰 폭을 가질 수 있다.

상기 n형 전극은 n형 패드(108a)와 n형 핑거(108b)를 구비하며, 상기 n형 패드(108a)는 도전성 와이어 등과 접속될 수 있도록 상기 n형 핑거(108b)에 비하여 상대적으로 큰 폭을 가질 수 있다.

이때, 도면에는 자세히 도시하지 않았지만, 상기 p형 패드(107a)와 n형 패드(108a)는 와이어를 통해 제 1 전극구조물과 제 2 전극구조물에 각각 연결될 수 있다.

여기서, 상기 p형 핑거(107b) 및 n형 핑거(108b)는 발광면 전체에 균일하게 전류가 주입될 수 있도록 각각 상기 p형 패드(107a) 및 n형 패드(108a)에 전기적으로 접속된 도전성 라인 구조를 가지게 된다.

특히, 본 발명의 경우에는 와이어 본딩을 위한 패드(107a, 108a)를 핑거(107b, 108b) 상부에 절연층(115a, 115b)을 개재하여 독립적으로 형성함으로써 핑거(107b, 108b)의 위치에 상관없이 패드(107a, 108a)의 위치를 발광 다이오드 상부의 x, y축 어디든지 자유롭게 결정 가능한 것을 특징으로 한다.

이때, 상기 p형 패드(107a) 및 n형 패드(108a) 각각은 콘택홀을 통해 그 하부의 p형 핑거(107b) 및 n형 핑거(108b)에 전기적으로 접속하게 된다.

즉, 본 발명은 p형 패드(107a)를 p형 핑거(107b)의 상부 층에 절연층(115a)을 개재하여 분리하여 구성하는 동시에, n형 패드(108a)를 n형 핑거(108b)의 상부 층에 절연층(115b)을 개재하여 분리하는 한편, 이들 각각을 콘택홀을 통해 전기적으로 접속하게 된다.

이에 따라 전류 확산을 위한 전극패턴 설계가 용이해지는 한편, 패드(107a, 108a)의 위치와 크기에 상관없이 p형 전극과 n형 전극 사이의 전류 패스를 용이하게 조절할 수 있게 되게 된다. 즉, 상기 p형 패드(107a) 및 n형 패드(108a)의 위치와 크기에 상관없이 상기 p형 핑거(107b) 및 n형 핑거(108b)의 조절만으로 전류 패스를 용이하게 조절할 수 있다.

또한, p형 패드(107a) 및 n형 패드(108a)의 위치를 자유롭게 결정할 수 있기 때문에 최대한 p형 전극 및 n형 전극이 겹쳐지도록 설계하는 경우 광추줄효율 향상이 가능하게 된다.

이와 같이 기존에는 발광 다이오드가 주로 사각형을 이루지만 패드는 원형의 모양을 이루기 때문에 핑거를 어떻게 설계하더라도 최단 전류 패스의 길이는 (x, y)축의 위치변화에 따라서 크게 달라지는 곳이 반드시 존재하였다. 그러나, 본 발명을 적용하게 되면 (x, y)축의 위치변화에 따라 최단 전류 패스를 동일하게 유지할 수 있는 전극패턴을 용이하게 설계할 수 있게 된다.

도 4는 본 발명의 실시예에 따른 발광소자에 있어, 전극패턴의 구조를 개략적으로 나타내는 평면도이다. 이때, 상기 도 4는 발광 다이오드 분석 시뮬레이터(Design for Optoelectronic System Analysis; DOSA)를 이용한 전극 설계에 사용되는 전극패턴의 구조를 예를 들어 나타내고 있다.

이와 같이 DOSA를 이용하여 도시된 전극패턴들을 시뮬레이션하고, 예를 들어 활성층에서의 전류분포를 분석함으로써 발광 다이오드의 전기적 특성을 분석할 수 있다.

또한, 도 5a 및 도 5b는 본 발명의 실시예에 따른 발광소자의 구조를 개략적으로 나타내는 단면도로써, 상기 도 4에 도시된 발광소자의 A-A'선 및 B-B'선에 따라 절단한 단면을 각각 나타내고 있다.

상기 도 4와 도 5a 및 도 5b는 일측에 n형 패드와 p형 패드가 세로 방향으로 나란히 위치하고, 각각 그 하부에 바(bar) 형태의 n형 핑거와 p형 핑거가 가로 방향으로 형성된 경우를 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며, 본 발명은 상기 패드와 핑거의 위치 및 형태에 관계없이 적용 가능하다.

상기 도면들을 참조하면, 본 발명의 실시예에 따른 발광소자는 기판(202), 상기 기판(202) 위에 형성된 n형 반도체층(203), 상기 n형 반도체층(203)의 소정영역이 노출되도록 패터닝된 활성층(204), 상기 활성층(204) 위에 형성된 p형 반도체층(205), 상기 p형 반도체층(205) 위에 형성된 투명전극층(206), 상기 n형 반도체층(203) 중에서 상기 활성층(204)에 의해 노출된 영역에 형성된 n형 전극 및 상기 투명전극층(206) 위에 형성된 p형 전극으로 구성된다.

이때, 상기 투명전극층(206)은 필수적으로 요구되는 구성 요소는 아니지만, 상기 p형 전극과 p형 반도체층(205) 사이에서 오믹-콘택과 전류분산 기능을 수행할 수 있다. 상기 투명전극층(206)은 ITO와 같은 투명 전도성 산화물로 이루어질 수 있다.

상기 기판(202)은 내부에 공간이 마련된 반사 컵(미도시) 위에 형성되며, 사파이어, 징크 옥사이드, 실리콘 카바이드 및 질화 알루미늄 등으로 형성할 수 있다.

이때, 도시하지 않았지만, 상기 기판(202)과 n형 반도체층(203) 사이에는 그 위에 성장되는 반도체층의 결정성을 향상시키기 위해 제공되는 하나 이상의 버퍼층이 형성될 수 있다.

상기 n형 반도체층(203)과 활성층(204) 및 p형 반도체층(205)은 질화물계 반도체로 형성될 수 있다.

이때, 상기 활성층(204)은 전자와 정공의 재결합을 통해 광자(빛)를 생성하는 층으로서, 예를 들어 GaN 양자장벽층과 In(x)Ga(1-x)N (0<x≤1) 양자우물층이 교대로 적층된 다중 양자우물 구조로 이루어질 수 있다. 다만, 전술한 바와 같이 본 발명이 상기 반도체 재료 및 구조에 한정되는 것은 아니다.

상기 p형 전극은 p형 패드(207a) 및 p형 핑거(207b)를 구비하며, 상기 p형 패드(207a)는 도전성 와이어 등과 접속될 수 있도록 상기 p형 핑거(207b)에 비하여 상대적으로 큰 폭을 가질 수 있다.

상기 n형 전극은 n형 패드(208a)와 n형 핑거(208b)를 구비하며, 상기 n형 패드(208a)는 도전성 와이어 등과 접속될 수 있도록 상기 n형 핑거(208b)에 비하여 상대적으로 큰 폭을 가질 수 있다.

이때, 도면에는 자세히 도시하지 않았지만, 상기 p형 패드(207a)와 n형 패드(208a)는 와이어를 통해 제 1 전극구조물과 제 2 전극구조물에 각각 연결될 수 있다. 이때, 일 예로 상기 n형 패드(208a)와 p형 패드(207a)는 대략 원형의 형태를 가지며, 발광면의 일측에 세로 방향으로 나란히 위치한다.

여기서, 전술한 바와 같이 상기 p형 핑거(207b) 및 n형 핑거(208b)는 발광면 전체에 균일하게 전류가 주입될 수 있도록 각각 상기 p형 패드(207a) 및 n형 패드(208a)에 전기적으로 접속된 도전성 라인 구조를 가지게 된다. 즉, 일 예로 상기 p형 핑거(207b) 및 n형 핑거(208b)는 바 형태를 가지며, 대향하는 양측 가장자리에 가로 방향으로 나란하게 형성되어 있다.

특히, 본 발명의 실시예의 경우에는 와이어 본딩을 위한 패드(207a, 208a)를 핑거(207b, 208b) 상부에 절연층(215a, 215b)을 개재하여 독립적으로 형성함으로써 핑거(207b, 208b)의 위치에 상관없이 패드(207a, 208a)의 위치를 발광 다이오드 상부의 x, y축 어디든지 자유롭게 결정 가능한 것을 특징으로 한다.

이때, 상기 p형 패드(207a) 및 n형 패드(208a) 각각은 콘택홀을 통해 그 하부의 p형 핑거(207b) 및 n형 핑거(208b)에 전기적으로 접속하게 된다.

즉, 본 발명은 p형 패드(207a)를 p형 핑거(207b)의 상부 층에 절연층(215a)을 개재하여 분리하여 구성하는 동시에, n형 패드(208a)를 n형 핑거(208b)의 상부 층에 절연층(215b)을 개재하여 분리하는 한편, 이들 각각을 콘택홀을 통해 전기적으로 접속하게 된다.

이때, 상기 절연층(215a, 251b)은 그 상부의 p형 패드(207a) 및 n형 패드(208a)와 실질적으로 동일한 형태로 패터닝 되어 있으나, 본 발명이 이에 한정되는 것은 아니다.

도 6a 및 도 6b는 전극패턴에 따른 활성층에 주입되는 전류밀도 분포의 시뮬레이션 결과를 보여주는 사진으로써, x축과 y축 위치에서의 전류밀도 값에 색을 주어 표시하고 있다.

이때, 상기 도 6a는 DOSA를 이용한 기존 구조의 전류분포 시뮬레이션 결과를 보여주며, 상기 도 6b는 DOSA를 이용한 본 발명의 실시예에 따른 구조의 전류분포 시뮬레이션 결과를 보여주고 있다.

먼저, 상기 도 6a를 참조하면, 기존 구조의 경우 전류가 p 패드 및 n 패드의 주위에서 밀집하는 경향을 보이는 것을 알 수 있다. 즉, p 패드 및 n 패드 근처에서 가장 많은 전류가 활성층으로 주입되기 때문에 활성층으로의 주입 전류가 매우 불균일하게 나타나고 있다.

반면에 상기 도 6b를 참조하면, 본 발명의 실시예에 따른 구조의 경우 p 패드 및 n 패드의 위치가 서로 가까이 있음에도 불구하고 활성층으로 주입되는 전류의 분포는 상기 패드들과는 관계가 없이 균일하게 나타나고 있다.

참고로, 일차원 또는 이차원적 회로분석으로는 실제 삼차원 구조의 발광 다이오드에서 발생하는 복잡한 전류와 전압 분포를 예측하기 어렵다. 발광 다이오드를 삼차원의 전기회로로 구성하여 각 노드에서의 전류와 전압 값을 계산할 수 있다면 보다 쉽고 명확하게 (x, y, z)축의 위치변화에 따른 발광 다이오드의 전기적 특성을 분석할 수 있다. 이러한 견지에서 발광 다이오드의 삼차원 회로모델링 방법을 쉽게 적용 가능하게 하고, 물질 및 파라미터와 전극패턴을 쉽게 변경하여 그에 따른 발광 다이오드의 전기적 특성을 상세할 분석할 수 있게 프로그래밍(programming)된 시뮬레이터가 상기 DOSA이다.

일 예로 프로그램의 동작 순서는 다음과 같다. 발광 다이오드의 구조에 대한 파라미터를 입력하고, 사용할 재료들에 대한 파라미터 값을 입력한 후 입력된 파라미터 값을 가지고 있는 각각의 재료들을 이용하여 전극패턴을 'Drawing Tool'을 사용하여 각 층별로 그린다. 입력된 구조 및 파라미터 특성들의 정보를 모두 결합하여 SPICE 입력 파일을 생성한다. 생성된 파일을 Berkeley SPICE를 사용하여 시뮬레이션 한다. 결과 파일을 프로그램에서 불러들여 재가공 하여 사용자가 원하는 에피층 또는 원하는 단면에서의 전류, 전압, 파워 값을 텍스트 파일 또는 그림 파일로 출력한다.

이하, 상기와 같이 구성되는 본 발명의 실시예에 따른 발광소자의 제조공정을 도면을 참조하여 상세히 설명한다.

도 7a 내지 도 7i는 상기 도 5a에 도시된 본 발명의 실시예에 따른 발광소자의 제조방법을 순차적으로 나타내는 단면도이다.

또한, 도 8a 내지 도 8f는 상기 도 5b에 도시된 본 발명의 실시예에 따른 발광소자의 제조방법을 순차적으로 나타내는 단면도이다.

우선, 도 7a 및 도 8a에 도시된 바와 같이, 기판(202) 상부에 n형 반도체 박막(203')을 형성한다.

이때, 상기 기판(202) 위에는 그 위에 성장되는 반도체층의 결정성을 향상시키기 위해 하나 이상의 버퍼층을 형성할 수 있다.

상기 기판(202)은 내부에 공간이 마련된 반사 컵(미도시) 위에 형성될 수 있으며, 사파이어, 징크 옥사이드, 실리콘 카바이드 및 질화 알루미늄 등으로 형성할 수 있다.

이후, 상기 n형 반도체 박막(203') 위에 진성 반도체 박막(204')을 형성한다.

이때, 상기 진성 반도체 박막(204')은 활성층으로 상기 n형 반도체 박막 및 후술할 p형 반도체 박막과 함께 질화물계 반도체, 예를 들어 GaN 반도체로 형성할 수 있다.

그리고, 상기 활성층은 전자와 정공의 재결합을 통해 광자(빛)를 생성하는 층으로서, 예를 들어 GaN 양자장벽층과 In(x)Ga(1-x)N (0<x≤1) 양자우물층이 교대로 적층된 다중 양자우물 구조로 이루어질 수 있다. 다만, 전술한 바와 같이 본 발명이 상기 반도체 재료 및 구조에 한정되는 것은 아니다.

이후, 이와 같이 형성된 다중 양자우물 구조를 가진 진성 반도체 박막(204') 위에 p형 반도체 박막(205')을 형성한다.

다음으로, 도 7b 및 도 8b에 도시된 바와 같이, n형 반도체 박막의 일부가 드러나도록, 상기 n형 반도체 박막과 진성 반도체 박막 및 p형 반도체 박막의 일부를 제거하여 n형 반도체층(203)과 활성층(204) 및 p형 반도체층(205)을 형성한다.

이후, 도 7c 및 도 8c에 도시된 바와 같이, 상기 p형 반도체층(205) 위에 투명전극층(206)을 형성한다.

이때, 상기 투명전극층(206)은 필수적으로 요구되는 구성 요소는 아니지만, 후술할 p형 전극과 p형 반도체층(205) 사이에서 오믹-콘택과 전류분산 기능을 수행할 수 있다. 상기 투명전극층(206)은 ITO와 같은 투명 전도성 산화물로 이루어질 수 있다.

다음으로, 도 7d에 도시된 바와 같이, 상기 투명전극층(206) 위에 p형 핑거(207b)를 형성한다.

그리고, 도 7e에 도시된 바와 같이, 상기 p형 핑거(207b)가 형성된 기판(202) 위에 절연물질을 증착한 후, 포토리소그래피(photolithography)공정을 통해 선택적으로 패터닝함으로써 상기 p형 핑거(207b)의 일부를 노출시키는 제 1 콘택홀(240a)을 포함하는 제 1 절연층(215a)을 형성한다.

이후, 도 7f에 도시된 바와 같이, 상기 제 1 절연층(215a) 위에 제 1 콘택홀(240a)을 통해 상기 p형 핑거(207b)와 전기적으로 접속하는 p형 패드(207a)를 형성한다.

이때, 상기 p형 패드(207a)는 도전성 와이어 등과 접속될 수 있도록 상기 p형 핑거(207b)에 비하여 상대적으로 큰 폭을 가질 수 있으며, 상기 p형 패드(207a) 및 p형 핑거(207b)는 p형 전극을 구성한다.

다음으로, 도 7g 및 도 8d에 도시된 바와 같이, 상기 n형 반도체층(203) 중에서 상기 활성층(204)에 의해 노출된 영역에 n형 핑거(208b)를 형성한다.

이때, 일 예로 상기 p형 핑거(207b) 및 n형 핑거(208b)는 바 형태를 가질 수 있으며, 대향하는 양측 가장자리에 가로 방향으로 나란하게 형성될 수 있다.

그리고, 도 7h 및 도 8e에 도시된 바와 같이, 상기 n형 핑거(208b)가 형성된 기판(202) 위에 절연물질을 증착한 후, 포토리소그래피공정을 통해 선택적으로 패터닝함으로써 상기 n형 핑거(208b)의 일부를 노출시키는 제 2 콘택홀(240b)을 포함하는 제 2 절연층(215b)을 형성한다.

이후, 도 7i 및 8f에 도시된 바와 같이, 상기 제 2 절연층(215b) 위에 제 2 콘택홀(240b)을 통해 상기 n형 핑거(208b)와 전기적으로 접속하는 n형 패드(208a)를 형성한다.

이때, 상기 n형 패드(208a)는 도전성 와이어 등과 접속될 수 있도록 상기 n형 핑거(208b)에 비하여 상대적으로 큰 폭을 가질 수 있으며, 상기 n형 패드(208a) 및 n형 핑거(208b)는 n형 전극을 구성한다.

이때, 일 예로 상기 n형 패드(208a)와 p형 패드(207a)는 대략 원형의 형태를 가질 수 있으며, 발광면의 일측에 세로 방향으로 나란히 위치하도록 형성할 수 있다.

한편, 상기 설명에서는 p형 전극과 n형 전극이 서로 다른 공정을 통해 개별적으로 형성되는 경우를 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며, 상기 p형 전극과 n형 전극은 동일한 공정을 통해 동시에 형성될 수도 있다.

도 9a 내지 도 9f는 본 발명의 실시예에 따른 발광소자의 다른 제조방법을 순차적으로 나타내는 단면도로써, p형 전극과 n형 전극이 동일한 공정을 통해 동시에 형성되는 경우를 예를 들어 나타내고 있다.

우선, 도 9a에 도시된 바와 같이, 기판(202) 상부에 n형 반도체 박막(203')을 형성한다.

이후, 이와 같이 형성된 진성 반도체 박막(204') 위에 p형 반도체 박막(205')을 형성한다.

다음으로, 도 9b에 도시된 바와 같이, n형 반도체 박막의 일부가 드러나도록, 상기 n형 반도체 박막과 진성 반도체 박막 및 p형 반도체 박막의 일부를 제거하여 n형 반도체층(203)과 활성층(204) 및 p형 반도체층(205)을 형성한다.

이후, 도 9c에 도시된 바와 같이, 상기 p형 반도체층(205) 위에 투명전극층(206)을 형성한다.

다음으로, 도 9d에 도시된 바와 같이, 상기 투명전극층(206) 위에 p형 핑거(207b)를 형성하는 한편, 상기 n형 반도체층(203) 중에서 상기 활성층(204)에 의해 노출된 영역에 n형 핑거(208b)를 형성한다.

그리고, 도 9e에 도시된 바와 같이, 상기 p형 핑거(207b) 및 n형 핑거(208b)가 형성된 기판(202) 위에 절연물질을 증착한 후, 포토리소그래피공정을 통해 선택적으로 패터닝함으로써 상기 p형 핑거(207b) 및 n형 핑거(208b)의 일부를 각각 노출시키는 제 1 콘택홀(240a) 및 제 2 콘택홀(240b)을 포함하는 절연층(215)을 형성한다.

이후, 도 9f에 도시된 바와 같이, 상기 절연층(215a) 위에 상기 제 1 콘택홀(240a) 및 제 2 콘택홀(240b)을 통해 각각 상기 p형 핑거(207b) 및 n형 핑거(208b)와 전기적으로 접속하는 p형 패드(207a) 및 n형 패드(208b)를 형성한다.

또한, 상기 n형 패드(208a)는 도전성 와이어 등과 접속될 수 있도록 상기 n형 핑거(208b)에 비하여 상대적으로 큰 폭을 가질 수 있으며, 상기 n형 패드(208a) 및 n형 핑거(208b)는 n형 전극을 구성한다.

상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.

102,202 : 기판 103,203 : n형 반도체층
104,204 : 활성층 105,205 : p형 반도체층
107a,207a : p형 패드 107b,207b : p형 핑거
108a,208a : n형 패드 108b,208b : n형 핑거
115a,115b,215 : 절연층

Claims

기판 위에 n형 반도체층, 활성층 및 p형 반도체층을 형성하는 단계;
상기 p형 반도체층 위에 p형 핑거를 형성하는 단계;
상기 p형 핑거가 형성된 p형 반도체층 위에 제 1 콘택홀을 포함하는 제 1 절연층을 형성하는 단계;
상기 제 1 절연층 위에 상기 제 1 콘택홀을 통해 상기 p형 핑거와 전기적으로 접속하는 p형 패드를 형성하는 단계;
상기 n형 반도체층 중에 상기 활성층에 의해 노출되는 n형 반도체층 위에 n형 핑거를 형성하는 단계;
상기 n형 핑거가 형성된 n형 반도체층 위에 제 2 콘택홀을 포함하는 제 2 절연층을 형성하는 단계; 및
상기 제 2 절연층 위에 상기 제 2 콘택홀을 통해 상기 n형 핑거와 전기적으로 접속하는 n형 패드를 형성하는 단계를 포함하는 발광소자의 제조방법.
기판 위에 n형 반도체층, 활성층 및 p형 반도체층을 형성하는 단계;
상기 p형 반도체층 위에 p형 핑거를 형성하는 한편, 상기 n형 반도체층 중에 상기 활성층에 의해 노출되는 n형 반도체층 위에 n형 핑거를 형성하는 단계;
상기 p형 핑거가 형성된 p형 반도체층 및 상기 n형 핑거가 형성된 n형 반도체층 위에 제 1 콘택홀 및 제 2 콘택홀을 포함하는 절연층을 형성하는 단계; 및
상기 절연층 위에 상기 제 1 콘택홀 및 제 2 콘택홀을 통해 각각 상기 p형 핑거 및 n형 핑거와 전기적으로 접속하는 p형 패드 및 n형 패드를 형성하는 단계를 포함하는 발광소자의 제조방법.
제 1 항 및 제 2 항 중 어느 한 항에 있어서, 상기 p형 반도체층 위에 투명전극층을 형성한 후에 상기 투명전극층 위에 p형 핑거를 형성하는 것을 특징으로 하는 발광소자의 제조방법.
제 3 항에 있어서, 상기 p형 핑거 및 n형 핑거는 바 형태를 가지며, 대향하는 양측 가장자리에 가로 방향으로 나란하게 형성되는 것을 특징으로 하는 발광소자의 제조방법.
제 3 항에 있어서, 상기 p형 패드와 n형 패드는 원형의 형태를 가지며, 발광면의 일측에 세로 방향으로 나란히 위치하도록 형성되는 것을 특징으로 하는 발광소자의 제조방법.
기판 상에 형성된 n형 반도체층;
상기 n형 반도체층 상에 형성되며, 상기 n형 반도체층의 소정영역이 노출되도록 패터닝된 활성층;
상기 활성층 위에 형성된 p형 반도체층;
상기 p형 반도체층 위에 형성된 p형 핑거 및 상기 n형 반도체층 중에서 상기 활성층에 의해 노출된 영역에 형성된 n형 핑거;
상기 p형 핑거가 형성된 p형 반도체층 및 상기 n형 핑거가 형성된 n형 반도체층 위에 형성되며, 상기 p형 핑거 및 n형 핑거를 각각 노출시키는 제 1 콘택홀 및 제 2 콘택홀을 포함하는 절연층; 및
상기 절연층 위에 형성되며, 상기 제 1 콘택홀 및 제 2 콘택홀을 통해 각각 상기 p형 핑거 및 n형 핑거에 전기적으로 접속하는 p형 패드 및 n형 패드를 포함하는 발광소자.
제 6 항에 있어서, 상기 p형 반도체층 위에 형성된 투명전극층을 추가로 포함하며, 상기 p형 핑거는 상기 투명전극층 위에 형성된 것을 특징으로 하는 발광소자.
제 6 항에 있어서, 상기 p형 핑거 및 n형 핑거는 바 형태를 가지며, 대향하는 양측 가장자리에 가로 방향으로 나란하게 위치하는 것을 특징으로 하는 발광소자.
제 6 항에 있어서, 상기 p형 패드와 n형 패드는 원형의 형태를 가지며, 발광면의 일측에 세로 방향으로 나란히 위치하는 것을 특징으로 하는 발광소자.