KR101948130B1 - Control device for controlling switching operation of power switch - Google Patents

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Abstract

전력 스위치의 스위칭 동작을 제어하기 위한 제어 장치는, 상기 전력 스위치의 입력단 전압에 대응하는 검출 전압과 소정의 임계 전압을 비교하여, 상기 비교 결과에 따라 블록킹 기간을 검출하고, 상기 블록킹 기간 중 한 시점을 영 교차 시점으로 검출하며, 상기 영 교차 시점에 동기된 기준 신호를 생성하고, 상기 블록킹 기간 동안 상기 기준 신호를 영 전압 보다 높은 제1 전압으로 보상하는 기준 신호 생성부, 및 상기 전력 스위치에 흐르는 전류에 대응하는 감지 전류와 상기 보상된 기준 신호를 비교하여 상기 전력 스위치를 상기 블록킹 기간 동안 턴 온 상태로 유지하도록 제어하는 PWM 제어부를 포함한다. The control device for controlling the switching operation of the power switch may further include a comparing unit that compares a detected voltage corresponding to an input terminal voltage of the power switch with a predetermined threshold voltage to detect a blocking period in accordance with a result of the comparison, A reference signal generator for generating a reference signal synchronized with the zero crossing point and compensating the reference signal to a first voltage higher than the zero voltage during the blocking period, And a PWM control unit for comparing the sensed current corresponding to the current with the compensated reference signal to control the power switch to remain in the on state for the blocking period.

Figure R1020180046548
Figure R1020180046548

Description

전력 스위치의 스위칭 동작을 제어하기 위한 제어 장치{CONTROL DEVICE FOR CONTROLLING SWITCHING OPERATION OF POWER SWITCH}TECHNICAL FIELD [0001] The present invention relates to a control device for controlling a switching operation of a power switch,

본 발명은 전력 스위치의 스위칭 동작을 제어하기 위한 제어 장치에 관한 것이다. The present invention relates to a control apparatus for controlling a switching operation of a power switch.

벅 컨버터(buck converter)는 교류 입력을 정류하는 브릿지 다이오드를 포함한다. 특히, 벌키 커패시터(bulky capacitor)를 포함하지 않는 벅 컨버터는 벅 컨버터에 연결되어 있는 부하의 크기에 따라서 정류 다이오드 출력 전압이 변동된다. 정류 다이오드 출력 전압이란, 벅 컨버터에 입력되는 교류 전원을 정류한 전압이다. 이하, 정류 다이오드 출력 전압을 입력 전압이라 한다. The buck converter includes a bridge diode that rectifies the AC input. In particular, buck converters that do not include a bulky capacitor vary in rectifier diode output voltage depending on the magnitude of the load connected to the buck converter. The rectifier diode output voltage is a rectified voltage of the AC power input to the buck converter. Hereinafter, the rectifier diode output voltage is referred to as an input voltage.

또한 벅 컨버터에 연결되어 있는 부하의 크기는, 벅 컨버터의 동작을 제어하는 전력 스위치의 스위칭 동작에 따라 달라진다. 전력 스위치(S)가 스위칭 동작하지 않으면, 벅 컨버터의 입력 임피던스는 매우 크고, 이에 따라 입력 전압은 일정한 DC 오프셋(offset) 전압을 갖는다. 이러한 DC 오프셋(offset) 전압은 입력 전압의 크기 또는 위상을 검출하는데 악영향을 끼친다. The size of the load connected to the buck converter also depends on the switching operation of the power switch that controls the operation of the buck converter. If the power switch S does not operate, the input impedance of the buck converter is very large, so that the input voltage has a constant DC offset voltage. This DC offset voltage adversely affects the detection of the magnitude or phase of the input voltage.

도 1은 벅 컨버터를 이용한 복수의 LED로 이루어진 LED 열(string)에 전류를 공급하여 복수의 LED를 발광시키는 LED 발광 장치를 나타내고 있다. 도 1에서 정류 다이오드는 브릿지 다이오드(14)로 구현된다.FIG. 1 shows an LED light emitting device that emits a plurality of LEDs by supplying a current to an LED string composed of a plurality of LEDs using a buck converter. In FIG. 1, the rectifier diode is implemented as a bridge diode 14.

도 1에 도시된 바와 같이, LED 발광 장치에서 교류 전원(AC)은 브릿지 다이오드(14)를 통과하여 정류된다. 브릿지 다이오드(14)는 입력 교류 전원을 전파 정류한다. 정류된 전압 즉, 입력 전압이 인덕터(11)에 공급되며, 인덕터(11)는 전력 스위치(S)의 동작에 따라 복수의 LED에 구동 전류를 공급한다. 전력 스위치(S)를 포함하는 스위칭부(15)는 전력 스위치(S)의 스위칭 동작을 제어한다. As shown in FIG. 1, in the LED light emitting device, the AC power source AC is rectified through the bridge diode 14. The bridge diode 14 performs full-wave rectification of the input AC power. The rectified voltage, that is, the input voltage is supplied to the inductor 11, and the inductor 11 supplies the driving current to the plurality of LEDs in accordance with the operation of the power switch S. The switching section 15 including the power switch S controls the switching operation of the power switch S.

전력 스위치(S)가 온 상태일 때, 인덕터(11)에 흐르는 인덕터 전류(IL)는 증가하고, 전력 스위치(S)가 오프 상태일 때, 인덕터 전류(IL)는 감소한다. 한 스위칭 주기 동안 인덕터 전류(IL)의 최고 값은 브릿지 다이오드(14)를 통과한 전파 정류된 전류에 따른다. 따라서 인덕터 전류(IL)의 피크 치는 전파 정류된 사인 파를 따르고, 인덕터 전류(IL)는 피크 치까지 상승한 후 감소하는 한 주기가 반복되는 파형이다. 전력 스위치(S)의 듀티는 입력 전압에 따라 결정된다. 구체적으로, 출력 전력을 일정하게 유지하기 위해 입력 전압이 클수록 듀티가 감소하고, 입력 전압이 작을수록 듀티가 증가한다. When the power switch S is on, the inductor current IL flowing in the inductor 11 increases, and when the power switch S is off, the inductor current IL decreases. During a switching period, the highest value of the inductor current (IL) depends on the full-wave rectified current through the bridge diode 14. Therefore, the peak value of the inductor current IL follows the full-wave rectified sine wave, and the inductor current IL rises to the peak value and then decreases. The duty of the power switch S is determined according to the input voltage. Specifically, in order to keep the output power constant, the duty increases as the input voltage increases, and duty increases as the input voltage decreases.

전력 스위치(S)의 스위칭 동작을 제어하기 위해 입력 전압에 대한 정보가 필요하다. 브릿지 다이오드(14)에 전기적으로 연결되어 있는 전력 스위치(S)의 입력단의 전압은 입력 전압과 유사한 파형을 가진다. Information on the input voltage is needed to control the switching operation of the power switch S. The voltage at the input terminal of the power switch S electrically connected to the bridge diode 14 has a waveform similar to the input voltage.

이때, 입력 전압이 부하 변동이나 입력 교류 전원의 노이즈 등에 의해 영 전압이 되지 못하는 상황에서 스위칭부(15)가 전력 스위치(S)의 스위칭 동작을 제어하면, 입력 전압의 DC 오프 셋 전압에 의해 스위칭 부(15)가 잘못된 입력 전압 정보를 바탕으로 전력 스위치(15)를 제어하기 때문이다. 전력 스위치(S)가 잘못 제어되면, 전력 스위치(S)의 스위칭 동작에 의한 노이즈가 발생하여, 입력 전압이 0 전압 가까이 감소 되지 않는다.At this time, when the switching unit 15 controls the switching operation of the power switch S in a situation where the input voltage does not become zero due to load variation or noise of the input AC power source, Because the control unit 15 controls the power switch 15 based on erroneous input voltage information. When the power switch S is erroneously controlled, noise due to the switching operation of the power switch S is generated, so that the input voltage is not reduced to about 0 voltage.

본 발명의 과제는 노이즈의 영향을 받지 않고 전력 스위치의 스위칭 동작을 제어할 수 있는 제어 장치를 제공하는 것이다.An object of the present invention is to provide a control device capable of controlling the switching operation of a power switch without being affected by noise.

발명의 한 특징에 따른 전력 스위치의 스위칭 동작을 제어하기 위한 제어 장치는, 상기 전력 스위치의 입력단 전압에 대응하는 검출 전압과 소정의 임계 전압을 비교하여, 상기 비교 결과에 따라 블록킹 기간을 검출하고, 상기 블록킹 기간 중 한 시점을 영 교차 시점으로 검출하며, 상기 영 교차 시점에 동기된 기준 신호를 생성하고, 상기 블록킹 기간 동안 상기 기준 신호를 영 전압 보다 높은 제1 전압으로 보상하는 기준 신호 생성부, 및 상기 전력 스위치에 흐르는 전류에 대응하는 감지 전류와 상기 보상된 기준 신호를 비교하여 상기 전력 스위치를 상기 블록킹 기간 동안 턴 온 상태로 유지하도록 제어하는 PWM 제어부를 포함한다.
상기 기준 신호 생성부는, 상기 영 교차 시점에 동기된 영 교차 검출 신호를 생성하고, 상기 영 교차 검출 신호의 한 주기 중, 제1 기간 동안 상기 기준 클록 신호에 따라 증가하고, 상기 블록킹 기간 동안 상기 제1 전압이며, 제2 기간 동안 상기 기준 클록 신호에 따라 감소하는 상기 보상 기준 신호를 생성할 수 있다.
상기 기준 신호 생성부는, 상기 영 교차 검출 신호의 한 주기 동안, 상기 기준 클록 신호에 따라 증가한 후 감소하는 디지털 신호를 생성하고, 상기 제1 기간 및 상기 제2 기간 동안 상기 디지털 신호를 아날로그 신호로 변환하며, 상기 블록킹 기간 동안 상기 제1 전압인 상기 보상 기준 신호를 생성할 수 있다.
상기 기준 신호 생성부는, 상기 영 교차 검출 신호의 한 주기 중, 상기 제1 기간 동안 상기 기준 클록 신호에 따라 증가하고, 상기 블록킹 기간 동안 상기 제1 전압에 대응하는 값으로 일정하며, 상기 제2 기간 동안 상기 기준 클록 신호에 따라 감소하는 디지털 신호를 생성하고, 상기 디지털 신호를 아날로그 신호로 변환하여 상기 보상된 기준 신호를 생성할 수 있다.According to an aspect of the present invention, there is provided a control device for controlling a switching operation of a power switch, the method comprising: comparing a detection voltage corresponding to an input terminal voltage of the power switch with a predetermined threshold voltage; A reference signal generator for detecting one of the blocking periods as a zero crossing point, generating a reference signal synchronized with the zero crossing point, and compensating the reference signal to a first voltage higher than the zero voltage during the blocking period, And a PWM control unit for comparing the sensed current corresponding to the current flowing through the power switch with the compensated reference signal to control the power switch to be maintained in a turned-on state during the blocking period.
Wherein the reference signal generator generates a zero crossing detection signal synchronized with the zero crossing point and increases in accordance with the reference clock signal during a first period of one period of the zero crossing detection signal, 1 < / RTI > voltage, and may generate the compensation reference signal that decreases in accordance with the reference clock signal during a second period of time.
Wherein the reference signal generator generates a digital signal that increases and then decreases according to the reference clock signal for one period of the zero cross detection signal and converts the digital signal to an analog signal during the first period and the second period And generate the compensation reference signal that is the first voltage during the blocking period.
Wherein the reference signal generator increases in accordance with the reference clock signal during the first period of one period of the zero crossing detection signal and is constant at a value corresponding to the first voltage during the blocking period, A digital signal that decreases in accordance with the reference clock signal and converts the digital signal to an analog signal to generate the compensated reference signal.

본 발명에 따르면 노이즈에 영향을 받지 않고 전력 스위치의 스위칭 동작을 제어할 수 있는 제어 장치를 제공한다.According to the present invention, there is provided a control device capable of controlling a switching operation of a power switch without being affected by noise.

도 1은 벅 컨버터를 이용한 복수의 LED로 이루어진 LED 열(string)에 전류를 공급하여 복수의 LED를 발광시키는 LED 발광 장치를 나타내고 있다.
도 2는 본 발명의 실시 예에 따른 컨버터(1) 및 컨버터(1)를 제어하는 제어장치(2)를 포함하는 LED 발광 장치(10)를 나타낸 도면이다.
도 3은 본 발명의 실시 예를 설명하기 위해서 전파 정류 전압, 드레인 전압, 검출 전압, 영 교차 검출 신호, 기준 클록 신호 및 기준 신호를 나타낸 도면이다.
도 4는 본 발명의 실시 예에 따른 전압 검출부(211)를 나타낸 도면이다. JFET(231)의 전류가 드레인 전압(Vd)에 대응하는 검출 전류이다.
도 5는 드레인 전압(Vd)의 노이즈에 따라 검출 전압에 발생한 노이즈가 영 교차 검출 신호(ZCD)에 미치는 영향을 나타낸 도면이다.
도 6은 본 발명의 실시 예에 따른 보상부(216)를 나타낸 도면이다.
도 7은 본 발명의 실시 예에 따라 발생한 보상 기준 신호(CREF), 및 보상 기준 신호(CREF)에 의해 스위칭 동작이 제어될 때 드레인 전압(Vd)을 나타낸 도면이다.
도 8에서는 본 발명의 다른 실시 예에 따른 기준 신호 생성부를 나타낸 도면이다.
도 9는 본 발명의 다른 실시 예에 따라 발생하는 기준 신호(SREF')를 나타낸 도면이다.FIG. 1 shows an LED light emitting device that emits a plurality of LEDs by supplying a current to an LED string composed of a plurality of LEDs using a buck converter.
2 is a diagram showing a LED light emitting device 10 including a converter 1 according to an embodiment of the present invention and a control device 2 for controlling the converter 1. As shown in Fig.
3 is a diagram showing a full-wave rectified voltage, a drain voltage, a detection voltage, a zero-cross detection signal, a reference clock signal, and a reference signal for explaining an embodiment of the present invention.
4 is a diagram illustrating a voltage detector 211 according to an embodiment of the present invention. The current of the JFET 231 is the detection current corresponding to the drain voltage Vd.
FIG. 5 is a graph showing the influence of the noise generated in the detection voltage on the zero-cross detection signal ZCD according to the noise of the drain voltage Vd.
FIG. 6 is a diagram illustrating a compensation unit 216 according to an embodiment of the present invention.
7 is a diagram showing a compensation reference signal CREF generated in accordance with an embodiment of the present invention and a drain voltage Vd when a switching operation is controlled by a compensation reference signal CREF.
8 is a diagram illustrating a reference signal generator according to another embodiment of the present invention.
9 is a diagram showing a reference signal SREF 'generated according to another embodiment of the present invention.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In order to clearly illustrate the present invention, parts not related to the description are omitted, and similar parts are denoted by like reference characters throughout the specification.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when a part is referred to as being "connected" to another part, it includes not only "directly connected" but also "electrically connected" with another part in between . Also, when an element is referred to as "comprising ", it means that it can include other elements as well, without departing from the other elements unless specifically stated otherwise.

이하 본 발명의 실시 예에 따른 컨버터, 컨버터 제어 장치 및 이를 포함하는 LED 발광 장치에 대하여 도면을 참고로 하여 상세하게 설명한다. Hereinafter, a converter, a converter control device, and a LED light emitting device including the same according to embodiments of the present invention will be described in detail with reference to the drawings.

도 2는 본 발명의 실시 예에 따른 컨버터(1) 및 컨버터(1)를 제어하는 제어장치(2)를 포함하는 LED 발광 장치(10)를 나타낸 도면이다. 2 is a diagram showing a LED light emitting device 10 including a converter 1 according to an embodiment of the present invention and a control device 2 for controlling the converter 1. As shown in Fig.

도 2에 도시된 바와 같이, 컨버터(1)의 전력 스위치(M)는 제어 장치(2)로부터 전달되는 게이트 신호(VG)에 따라 스위칭 동작한다. 전력 스위치(M)는 NMOSFET(n-channel metal oxide semiconductor filed effect transistor)으로 구성되어 있다. 전력 스위치(M)의 드레인 전극에 드레인 전극이 연결되고, 게이트 신호(VG)에 따라 스위칭 동작하는 감지 트랜지스터(SFET)는 전력 스위치(M)에 흐르는 전류를 감지한다. 감지 트랜지스터(ST)에 흐르는 전류는 전력 스위치(M)에 흐르는 전류에 비해 매우 작은 값으로, 감지 트랜지스터(ST)에 흐르는 전류가 저항(R)에 흘러 감지 전압(Vsense)이 발생한다. 감지 트랜지스터(ST) 역시 NMOSFET이다. As shown in Fig. 2, the power switch M of the converter 1 performs a switching operation in accordance with the gate signal VG transmitted from the control device 2. [ The power switch M is composed of an NMOSFET (n-channel metal oxide semiconductor field effect transistor). A drain electrode is connected to a drain electrode of the power switch M and a sense transistor SFET switching according to the gate signal VG senses a current flowing in the power switch M. [ The current flowing in the sense transistor ST is a very small value compared with the current flowing in the power switch M and the current flowing in the sense transistor ST flows to the resistor R to generate the sense voltage Vsense. The sense transistor ST is also an NMOSFET.

컨버터(1)는 전력 스위치(M), 브릿지 다이오드(bridge diode)(110), 다이오드(FRD), 및 인덕터(L)를 포함한다. The converter 1 includes a power switch M, a bridge diode 110, a diode FRD, and an inductor L. [

브릿지 다이오드(110)는 4 개의 다이오드(111-114)로 구성되며, 입력 교류 전원(AC)을 전파 정류하여, 전파 정류 전압(Vrec)을 생성한다. The bridge diode 110 is composed of four diodes 111-114 and performs full-wave rectification of the input AC power source AC to generate a full-wave rectified voltage Vrec.

브릿지 다이오드(110)의 출력 단은 인덕터(L)의 일단에 연결되어 있다. 인덕터(L)의 일단에는 전파 정류 전압(Vrec)이 공급되고, 인덕터(L)의 타단은 LED 열(3)의 일단에 연결되어 있다. 다이오드(FRD)는 고속 회복 다이오드(fast recovery diode)로서, 전력 스위치(M)의 드레인 전극과 인덕터(L)의 일단에 연결되어 있다. 다이오드(FRD)는 전력 스위치(M)의 스위칭 동작에서 발생하는 역복구(reverse recovery) 전류가 흐르는 경로를 제공한다. The output end of the bridge diode 110 is connected to one end of the inductor L. The full-wave rectification voltage Vrec is supplied to one end of the inductor L and the other end of the inductor L is connected to one end of the LED string 3. The diode FRD is a fast recovery diode connected to the drain electrode of the power switch M and one end of the inductor L. [ The diode FRD provides a path through which a reverse recovery current generated in the switching operation of the power switch M flows.

전력 스위치(M)의 드레인 전극은 LED 열(3)의 타단에 연결되어 있고, 소스 전극은 접지되며, 게이트 전극은 제어 장치(2)로부터 전달되는 게이트 신호(VG)가 입력된다. 전력 스위치(M)은 게이트 신호(VG)에 의해 스위칭 된다. The drain electrode of the power switch M is connected to the other end of the LED column 3, the source electrode is grounded, and the gate signal VG is transmitted from the control device 2 to the gate electrode. The power switch M is switched by the gate signal VG.

감지 트랜지스터(ST)는 전력 스위치(M)의 드레인 전극에 연결된 드레인 전극, 게이트 신호(VG)가 전달되는 게이트 전극 및 접지된 소스 전극을 포함한다. 감지 트랜지스터(ST)는 전력 스위치(M)에 흐르는 전류를 감지한다.The sense transistor ST includes a drain electrode connected to the drain electrode of the power switch M, a gate electrode to which the gate signal VG is transferred, and a grounded source electrode. The sense transistor ST senses the current flowing in the power switch M. [

전력 스위치(M)가 턴 온 되고, 인덕터 전류(IL)가 LED 열(3) 및 전력 스위치(M)를 통해 흐른다. 전력 스위치(M)에 흐르는 전류(이하, 드레인 전류(Ids)라 함.)에 비해 소정 비율을 가지는 감지 전류(Is)가 감지 트랜지스터(SFET)에 흐른다. 전력 스위치(M)의 스위칭 동작에 따라 브릿지 다이오드(12)에 의해 정류된 전력이 LED 열에 공급된다. 전력 스위치(M)가 턴 온 되면, 인덕터(L)에 흐르는 인덕터 전류(IL)가 발생하고, 인덕터(IL)는 일정한 LED 열(3)에 전류가 공급되어 LED 열은 발광한다. The power switch M is turned on and the inductor current IL flows through the LED string 3 and the power switch M. [ A sense current Is having a predetermined ratio to the current flowing through the power switch M (hereinafter referred to as drain current Ids) flows in the sense transistor SFET. The power rectified by the bridge diode 12 is supplied to the LED string in accordance with the switching operation of the power switch M. [ When the power switch M is turned on, an inductor current IL flowing in the inductor L is generated, and the inductor IL is supplied with a constant current in the LED string 3 to emit the LED string.

제어 장치(2)는 전력 스위치(M)의 입력단 즉, 실시 예에서는 전력 스위치(M)의 드레인 전극의 전압(이하, 드레인 전압(Vd)이라 함.)을 감지하여 드레인 전압(Vd) 파형에 따르는 기준 신호(SREF)를 생성하고, 보상된 기준 신호(CREF)와 감지 전류(Is)를 이용하여 전력 스위치(M)의 스위칭 동작을 제어한다. 이 때, 제어 장치(2)는 기준 신호(SREF)를 드레인 전압(Vd)이 영 전압이 되는 영 교차 시점을 검출하기 위해 드레인 전압(Vd)이 영 전압에 가까운 구간(이하, 블록킹(blocking) 구간)을 먼저 검출한다. 블록킹 구간은 영 교차 시점에 대응하는 구간이다. 제어 장치(2)는 블록킹 구간에서 기준 신호(SREF)를 영 전압 보다 높은 일정한 전압으로 유지하여 보상 기준 신호(CREF)를 생성한다. 그러면 전력 스위치(M)가 블록킹 구간 동안 턴 온 상태를 유지한다. The control device 2 detects the voltage at the input terminal of the power switch M, that is, the voltage at the drain electrode of the power switch M (hereinafter referred to as the drain voltage Vd) in the embodiment and outputs it to the drain voltage Vd waveform Generates the following reference signal SREF, and controls the switching operation of the power switch M using the compensated reference signal CREF and the sense current Is. At this time, the control device 2 sets the reference signal SREF to a period in which the drain voltage Vd is close to the zero voltage (hereinafter referred to as blocking) in order to detect the zero crossing point at which the drain voltage Vd becomes the zero voltage, Section) is first detected. The blocking interval corresponds to the zero crossing point. The controller 2 maintains the reference signal SREF at a constant voltage higher than the zero voltage in the blocking period to generate the compensation reference signal CREF. Then, the power switch M maintains the turn-on state during the blocking period.

제어 장치(2)는 기준 신호 생성부(210) 및 PWM 제어부(220)를 포함한다. The control device 2 includes a reference signal generator 210 and a PWM controller 220.

기준 신호 생성부(210)는 전력 스위치(M)의 드레인 전압(Vd)을 감지하여, 감지된 드레인 전압(Vd)에 따르는 기준 신호(SREF)를 생성한다. 기준 신호 생성부(210)는 드레인 전압(Vd)이 0에 교차하는 시점을 검출하고, 검출된 시점 간의 간격을 주기로 하는 기준 신호(SREF)를 생성한다. 브릿지 다이오드의 노이즈에 드레인 전압(Vd)이 영향을 받으면, 드레인 전압(Vd)도 노이즈가 발생하고, 이 노이즈에 의해 블록킹 구간에서 드레인 전압(Vd)이 0에 교차하는 시점을 정확히 검출하기 힘들다. 그러면, 기준 신호(SREF)가 드레인 전압(Vd)에 따르지 않는다. The reference signal generator 210 senses the drain voltage Vd of the power switch M and generates a reference signal SREF according to the sensed drain voltage Vd. The reference signal generator 210 detects a point of time when the drain voltage Vd crosses zero and generates a reference signal SREF having the interval between the detected points as a period. When the drain voltage Vd is affected by the noise of the bridge diode, noise also occurs in the drain voltage Vd, and it is difficult to accurately detect when the drain voltage Vd crosses zero in the blocking period due to the noise. Then, the reference signal SREF does not depend on the drain voltage Vd.

기준 신호(SREF)가 드레인 전압(Vd)에 따르지 않으면, 전파 정류 전압과 인덕터 전류간의 위상차가 증가하여 역률을 감소시킨다. 전파 정류 전압과 인덕터 전류의 위상차가 적을수록 역률이 향상되는데, 기준 신호(SREF)의 주기가 변동하면, 인덕터 전류의 주기도 변동한다. 드레인 전압(Vd)은 전파 정류 전압과 동일한 위상과 주기를 가지므로, 기준 신호(SREF)가 드레인 전압(Vd)을 따르지 않으면, 전파 정류 전압과 인덕터 전류간의 위상차가 증가한다. 결국, 컨버터(1)의 역률이 저하된다. 이런 문제를 방지하기 위해, 본원에서는 노이즈에 영향을 받지 않고, 드레인 전압(Vd)에 따르는 기준 신호(SREF)를 생성한다. If the reference signal SREF does not follow the drain voltage Vd, the phase difference between the full-wave rectified voltage and the inductor current increases to reduce the power factor. The lower the phase difference between the full-wave rectified voltage and the inductor current is, the better the power factor is. When the period of the reference signal SREF varies, the period of the inductor current also fluctuates. Since the drain voltage Vd has the same phase and period as the full-wave rectified voltage, if the reference signal SREF does not follow the drain voltage Vd, the phase difference between the full-wave rectified voltage and the inductor current increases. As a result, the power factor of the converter 1 is lowered. In order to prevent such a problem, the present invention generates a reference signal SREF that is dependent on the drain voltage Vd without being affected by noise.

이하, 도 3을 참조하여 본 발명의 실시 예에 따른 기준 신호 생성부(210)의 그 동작을 상세히 설명한다. Hereinafter, the operation of the reference signal generator 210 according to the embodiment of the present invention will be described in detail with reference to FIG.

도 3은 본 발명의 실시 예를 설명하기 위해서 전파 정류 전압, 드레인 전압, 검출 전압, 영 교차 검출 신호, 기준 클록 신호 및 기준 신호를 나타낸 도면이다. 도 3에 도시된 전파 정류 전압, 드레인 전압 및 검출 전압은 이상적으로 노이즈가 발생하지 않을 때 발생하는 파형으로 도시되어 있다. 3 is a diagram showing a full-wave rectified voltage, a drain voltage, a detection voltage, a zero-cross detection signal, a reference clock signal, and a reference signal for explaining an embodiment of the present invention. The full-wave rectified voltage, the drain voltage, and the detection voltage shown in Fig. 3 are shown as waveforms that occur when noise is not ideally generated.

도 3에 도시된 바와 같이, 드레인 전압(Vd)은 전력 스위치(M)가 턴 오프일 때, 전파 정류 전압(Vrec)에 따른다. 전력 스위치(M)가 턴 온 일 때, 드레인 전압(Vd)은 0이 된다. As shown in Fig. 3, the drain voltage Vd depends on the full-wave rectified voltage Vrec when the power switch M is turned off. When the power switch M is turned on, the drain voltage Vd becomes zero.

기준 신호 생성부(210)는 전압 검출부(211), 영 교차 검출부(212)(zero crossing detector), 기준 클록 생성부(213), 디지털 정현파 생성부(214), 디지털-아날로그 변환기(digital-analog converter, 이하, "DAC"라 함.)(215) 및 보상부(216)를 포함한다. The reference signal generator 210 includes a voltage detector 211, a zero crossing detector 212, a reference clock generator 213, a digital sine wave generator 214, a digital-analog converter (DAC) 215, and a compensation unit 216. The compensation unit 216 includes a compensation unit 216,

전압 검출부(211)는 드레인 전압(Vd)을 입력 받아, 드레인 전압(Vd)에 대응하는 검출 전압(VDT)을 생성한다. 전압 검출부(211)는 감지된 드레인 전압(Vd)이 소정의 클램프 전압 이상인 경우, 클램프 전압으로 검출 전압(VDT)을 출력한다. 따라서 도 3에 도시된 바와 같은 검출 전압(VDT)이 생성된다. 전압 검출부(211)는 드레인 전압(Vd)에 따라 전류를 발생시키는 전압-전류 변환 수단을 포함하고, 전압-전류 변환 수단으로부터 발생한 검출 전류에 대응하는 전압을 검출 전압(VDT)으로 생성한다. 전압-전류 변환 수단은 드레인 전압(Vd)이 증가함에 따라 전류를 증가시키고, 드레인 전압(Vd)이 클램핑 전압 이상이 되면 일정한 전류를 생성한다. 구체적으로, 증가형 금속-산화 반도체 전계 효과 트랜지스터(enhancement metal-oxide semiconductor field effect transistor), JFET(junction gate field-effect transistor), 공핍형 MOSFET(depletion metal-oxide semiconductor field effect transistor) 및 BJT(bipolar junction transistor)등 중 어느 하나를 사용하여 구현할 수 있다. 위에서 언급한 트랜지스터들은 선형 영역에서는 드레인 전압(Vd)에 따라 증가하는 전류를 발생시키고, 포화 영역에서는 드레인 전압(Vd)에 관계 없이 일정한 전류를 발생시킨다. 본 발명의 실시 예에서는 전압-전류 변환 수단으로, JFET을 사용하였다.The voltage detector 211 receives the drain voltage Vd and generates a detection voltage VDT corresponding to the drain voltage Vd. The voltage detector 211 outputs the detection voltage VDT as the clamp voltage when the sensed drain voltage Vd is equal to or higher than a predetermined clamp voltage. Therefore, the detection voltage VDT as shown in Fig. 3 is generated. The voltage detection unit 211 includes voltage-current conversion means for generating a current in accordance with the drain voltage Vd, and generates a detection voltage VDT corresponding to the detection current generated from the voltage-current conversion means. The voltage-current converting means increases the current as the drain voltage (Vd) increases and generates a constant current when the drain voltage (Vd) becomes equal to or higher than the clamping voltage. Specifically, an enhancement metal-oxide semiconductor field effect transistor, a junction gate field-effect transistor (JFET), a depletion metal-oxide semiconductor field effect transistor (MOSFET), and a bipolar a junction transistor, or the like. The above-mentioned transistors generate a current which increases in accordance with the drain voltage Vd in the linear region and a constant current regardless of the drain voltage Vd in the saturation region. In the embodiment of the present invention, a JFET is used as voltage-current conversion means.

도 4는 본 발명의 실시 예에 따른 전압 검출부(211)를 나타낸 도면이다. JFET(231)의 전류가 드레인 전압(Vd)에 대응하는 검출 전류이다.4 is a diagram illustrating a voltage detector 211 according to an embodiment of the present invention. The current of the JFET 231 is the detection current corresponding to the drain voltage Vd.

전압 검출부(211)는 JFET(231), 저항(R1) 및 저항(R2)를 포함한다. JFET(231)의 게이트-소스 전압은 JFET의 문턱 전압 이상의 전압이고, JFET(231)의 드레인 전극은 드레인 전압(Vd)과 동일하다. 따라서, JFET(231)이 선형 영역에서 동작할 때, JFET(231)의 전류는 드레인 전압(Vd)에 비례하여 증가하고, 드레인 전압(Vd)이 증가하여 JFET(231)이 포화 영역에서 동작할 때, JFET(231)의 전류는 드레인 전압(Vd)에 관계없이 일정하게 유지된다. JFET(231)의 전류가 저항(R2)에 흘러 발생하는 전압이 검출 전압(VDT)이다.The voltage detecting section 211 includes a JFET 231, a resistor R1 and a resistor R2. The gate-source voltage of the JFET 231 is a voltage equal to or higher than the threshold voltage of the JFET, and the drain electrode of the JFET 231 is equal to the drain voltage Vd. Therefore, when the JFET 231 operates in the linear region, the current of the JFET 231 increases in proportion to the drain voltage Vd and the drain voltage Vd increases, so that the JFET 231 operates in the saturation region The current of the JFET 231 is kept constant regardless of the drain voltage Vd. The voltage generated by flowing the current of the JFET 231 to the resistor R2 is the detection voltage VDT.

영교차 검출부(212)는 검출 전압을 이용하여 드레인 전압(Vd)이 영 전압에 가까워지는 블록킹 기간을 감지하고, 블록킹 기간을 나타내는 영 교차 검출 신호(ZCD)를 생성한다. 검출 전압은 전력 스위치가 온 상태인 기간 동안 드레인 전압(Vd)은 0이므로, 전력 스위치가 오프 상태일 때 발생한다. 즉, 영 교차 검출부(212)는 전력 스위치가 오프 상태일 때만 검출 전압과 임계 전압을 비교한다. 앞서 설명한 블록킹 기간은 전력 스위치가 오프 상태일 때의 검출 전압이 소정의 임계 전압보다 작아지는 시점부터 다시 임계 전압에 도달하는 시점까지의 기간이다. 영교차 검출부는 검출 전압이 임계 전압보다 큰 기간 동안에는 하이 레벨을 가지고, 블록킹 기간 동안에 로우 레벨을 가지는 영교차 감지 신호(ZCD)를 생성한다. 본 발명의 실시 예에서는 블록킹 기간 중 어느 한 시점에 드레인 전압(Vd)이 0에 교차한다고 판단된다. The zero crossing detector 212 senses a blocking period in which the drain voltage Vd approaches the zero voltage using the detection voltage and generates a zero crossing detection signal ZCD indicating the blocking period. The detection voltage is generated when the power switch is in the off state since the drain voltage (Vd) is 0 during the period when the power switch is on. That is, the zero crossing detector 212 compares the detected voltage and the threshold voltage only when the power switch is in the off state. The blocking period described above is a period from the time when the detection voltage when the power switch is in the off state becomes smaller than the predetermined threshold voltage to the time when it reaches the threshold voltage again. The zero-crossing detection unit has a high level during a period when the detection voltage is greater than the threshold voltage, and generates a zero crossing detection signal (ZCD) having a low level during the blocking period. In the embodiment of the present invention, it is determined that the drain voltage Vd crosses zero at any point in the blocking period.

도 5는 드레인 전압(Vd)의 노이즈에 따라 검출 전압에 발생한 노이즈가 영 교차 검출 신호(ZCD)에 미치는 영향을 나타낸 도면이다.FIG. 5 is a graph showing the influence of the noise generated in the detection voltage on the zero-cross detection signal ZCD according to the noise of the drain voltage Vd.

도 5에서 실선은 드레인 전압(Vd)에 노이즈가 발생하지 않을 때, 드레인 전압(Vd), 검출 전압 및 영교차 검출 신호이고, 점선은 드레인 전압(Vd)에 노이즈가 발생할 때, 드레인 전압(Vd), 검출 전압 및 영교차 검출 신호이다. 도 5에 도시된 바와 같이, 기간 P1 및 기간 P2에 드레인 전압(Vd)에 노이즈가 발생한 것으로 가정한다. 5, the solid line is the drain voltage Vd, the detection voltage and the zero cross detection signal when noise is not generated in the drain voltage Vd, and the dotted line is the drain voltage Vd ), A detection voltage and a zero-cross detection signal. As shown in Fig. 5, it is assumed that noise occurs in the drain voltage (Vd) during the period P1 and the period P2.

노이즈가 발생하지 않을 때, 시점 T1에 검출 전압이 임계 전압까지 작아져 영 교차 검출 신호(ZCD1)는 로우 레벨로 하강한다. 그리고 시점 T2에 검출 전압이 임계 전압까지 상승하여 영 교차 검출 신호(ZCD2)는 하이 레벨로 상승한다. When noise is not generated, the detection voltage at the time T1 is reduced to the threshold voltage, and the zero cross detection signal ZCD1 falls to the low level. At time T2, the detection voltage rises to the threshold voltage and the zero crossing detection signal ZCD2 rises to the high level.

기간 P1동안 중 일부 기간 P11 동안 노이즈에 의한 드레인 전압(Vd)은 JFET(231)을 포화 영역에서 동작시킨다. 그러면 점선으로 표시된 검출 전압(VDT')은 기간 P11 동안 일정하게 유지되고, 시점 T3에 검출 전압(VDT')이 임계 전압(Vth) 보다 작아진다. 즉, 시점 T3에 영 교차 검출 신호(ZCD2)가 로우 레벨로 하강한다. The drain voltage Vd due to the noise during the partial period P11 during the period P1 causes the JFET 231 to operate in the saturation region. Then, the detection voltage VDT 'indicated by the dotted line remains constant during the period P11, and the detection voltage VDT' becomes smaller than the threshold voltage Vth at the time T3. That is, at time T3, the zero crossing detection signal ZCD2 falls to a low level.

노이즈에 의해 시점 T4에 검출 전압(VDT')이 임계 전압(Vth)보다 커지면, 영 교차 검출 신호(ZCD2)는 하이 레벨로 상승한다. 그 후, 시점 T5에 검출 전압이 임계 전압(Vth)보다 작아지면, 영 교차 검출 신호(ZCD2)는 로우 레벨로 하강한다.When the detection voltage VDT 'is greater than the threshold voltage Vth at time T4 due to noise, the zero crossing detection signal ZCD2 rises to a high level. Thereafter, when the detection voltage becomes lower than the threshold voltage Vth at the time point T5, the zero crossing detection signal ZCD2 falls to the low level.

그 후, 시점 T2에 검출 전압(VDT)이 임계 전압(Vth)까지 상승하면, 영 교차 검출 신호(ZCD2)는 하이 레벨로 상승한다.Thereafter, when the detection voltage VDT rises to the threshold voltage Vth at the time point T2, the zero crossing detection signal ZCD2 rises to a high level.

이와 같이, 노이즈에 의한 영 교차 검출 신호(ZCD2)가 발생하면 드레인 전압(Vd) 영 교차 시점을 정확히 예측할 없다. 도 5는 노이즈에 의한 영향을 설명하기 위한 도면에 지나지 않으며, 실제 노이즈에 의해 임계 전압(Vth)보다 작은 검출 전압을 영 교차 검출부(212)가 인식하지 못하면, 영 교차 검출 신호(ZCD)의 주기는 드레인 전압(Vd)의 2배 이상이 될 수 있다. As described above, when the zero-crossing detection signal ZCD2 due to noise is generated, the time point of the zero-crossing of the drain voltage Vd can not be accurately predicted. 5 is a diagram for explaining the influence of noise. When the zero crossing detector 212 does not recognize the detection voltage smaller than the threshold voltage Vth due to the actual noise, the period of the zero crossing detection signal ZCD May be at least two times the drain voltage Vd.

기준 클록 생성부(213)는 소정의 클록 신호(CLK1) 및 영 교차 검출 신호(ZCD)를 입력 받고, 드레인 전압(Vd)에 동기된 기준 신호(SREF)를 생성하기 위한 기준 클록 신호(RCLK)를 생성한다. 이때, 기준 신호(SREF)는 드레인 전압(Vd)의 파형에 동기된 전파 정류된 정현파를 따른다. 소정의 클록 신호(CLK1)는 오실레이터(222)로부터 입력 받을 수 있다. 기준 클록 생성부(213)는 영 교차 검출 신호(ZCD)를 이용하여 연속되는 영 교차 시점을 추정하여, 추정된 영 교차 시점간의 간격을 기준 신호(SREF)의 한 주기로 하고, 클록 신호(CLK1)를 분주하여 그 주기 동안 소정의 기준 횟수 만큼 상승 및 하강 에지(edge)를 포함하는 기준 클록 신호(RCLK)를 생성한다. 여기서 영 교차 시점은 드레인 전압(Vd)이 영과 교차하는 시점이다. 본 발명의 실시 예에서는 블록킹 기간의 임의의 시점 중 가운데 시점을 영 교차 시점으로 추정할 수 있다. 이렇게 추정된 연속되는 두 개의 영 교차 시점 사이의 기간은 드레인 전압(Vd)의 한 주기에 대응하는 기간으로, 두 개의 영 교차 시점 중 두 번째 영 교차 시점 이후에 발생하는 기준 신호(SREF)의 한 주기이다. The reference clock generator 213 receives a predetermined clock signal CLK1 and a zero cross detection signal ZCD and generates a reference clock signal RCLK for generating a reference signal SREF synchronized with the drain voltage Vd. . At this time, the reference signal SREF follows a full-wave rectified sinusoidal wave synchronized with the waveform of the drain voltage Vd. The predetermined clock signal CLK1 may be input from the oscillator 222. [ The reference clock generator 213 estimates consecutive zero crossing points using the zero crossing detection signal ZCD and sets the interval between the estimated zero crossing points as one period of the reference signal SREF and outputs the clock signal CLK1, And generates a reference clock signal RCLK including rising and falling edges by a predetermined number of times during the period. Here, the zero crossing point is a time point when the drain voltage Vd crosses zero. In the embodiment of the present invention, the center point of any point in the blocking period can be estimated as the zero crossing point. A period between two consecutive zero crossing points is a period corresponding to one period of the drain voltage Vd and a second reference signal SREF occurring after the second zero crossing point of the two zero crossing points Cycle.

기준 횟수는 일정한 값으로 고정되어 있다. 기준 횟수는 기준 신호(SREF)가 드레인 전압(Vd)을 따르는 파형으로 생성되기 위해 필요한 기준 신호(SREF)의 상승 횟수 및 하강 횟수에 따라 결정된다. 본 발명의 실시 예에서는 기준 신호(SREF)를 소정 기간 동안 점진적으로 상승시킨 후, 소정 기간 동안 점진적으로 하강시킨다. 이 때 상승시키는 횟수와 하강 시키는 횟수는 일정하게 고정되고, 증가시키는 횟수와 감소시키는 횟수의 합이 기준 횟수이다. The reference number is fixed to a constant value. The reference frequency is determined according to the number of times of rising and falling of the reference signal SREF required for the reference signal SREF to be generated in a waveform following the drain voltage Vd. In the embodiment of the present invention, the reference signal SREF is gradually raised for a predetermined period of time, and then gradually decreased for a predetermined period of time. At this time, the number of times of rising and falling is constantly fixed, and the sum of the number of times of increasing and decreasing is the reference number.

기준 클록 생성부(213)는 추정된 연속하는 영 교차 시점 사이의 기간(도 3에서 T11-T16)을 연속하는 영 교차 시점 중 두 번째 영 교차 시점(T16) 이후의 기준 신호(SREF)의 한 주기로 한다. 그리고 기준 클록 생성부(213)는 두 번째 영 교차 시점(T15)에 이어 추정되는 세번째 영 교차 시점(T16)과 두 번째 영 교차 시점 사이의 기간을 세 번째 영 교차 시점(T16) 이후의 기준 신호(SREF)의 한 주기로 한다. 연속하는 주기의 드레인 전압(Vd)은 서로 매우 유사하다. 따라서 직전 주기의 드레인 전압(Vd)에 따라 추정된 연속하는 영 교차 시점으로 결정되는 주기로 현재 주기의 드레인 전압(Vd)에 대응하는 기준 신호(SREF)를 생성하여도 그 오차는 무시할 수 있다. The reference clock generator 213 generates a reference clock SREF after the second zero crossing time T16 of the consecutive zero crossing points between the estimated consecutive zero crossing points (T11 - T16 in FIG. 3) Period. The reference clock generating unit 213 generates the reference clock signal T14 after the third zero crossing point T16 and the period between the third zero crossing point T16 and the second zero crossing point estimated after the second zero crossing point T15, (SREF). The drain voltages Vd of successive periods are very similar to each other. Therefore, even if the reference signal SREF corresponding to the drain voltage Vd of the current period is generated at a period determined as a consecutive zero crossing point estimated according to the drain voltage Vd of the previous cycle, the error can be ignored.

이와 같은 동작을 반복하여 드레인 전압(Vd)에 따르는 기준 신호(SREF)의 주기를 추정하고, 기준 클록 신호(RCLK)를 생성한다. This operation is repeated to estimate the period of the reference signal SREF corresponding to the drain voltage Vd, and generates the reference clock signal RCLK.

디지털 정현파 발생부(214)는 영 교차 검출 신호(ZCD)와 기준 클록 신호(RCLK)를 입력 받고, 두 신호를 이용하여 드레인 전압(Vd)에 동기된 전파 정류 정현를 생성하기 위한 디지털 신호(DS)를 생성한다. 본 발명의 실시 예에 따른 디지털 신호(DS)는 n 비트의 디지털 값이 연속적으로 나열된 형태이며, 앞에서 추정된 기준 신호(SREF)의 한 주기 동안 기준 횟수와 동일한 개수의 n 비트 디지털 값이 나열된 형태이다. 디지털 정현파 생성부(214)는 영 교차 검출 신호(ZCD)를 이용해 기준 신호(SREF) 한 주기의 시작과 끝을 인지하고, 기준 클록 신호(RCLK)에 동기 되어 n 비트 단위의 디지털 신호(DS)를 DAC(215)로 전달한다. The digital sine wave generating unit 214 receives the zero cross detection signal ZCD and the reference clock signal RCLK and generates a digital signal DS for generating a full wave rectified sinus synchronized with the drain voltage Vd using the two signals, . The digital signal DS according to the embodiment of the present invention is a form in which digital values of n bits are continuously arranged and a number of n-bit digital values equal in number to the reference number during one period of the previously estimated reference signal SREF to be. The digital sine wave generating unit 214 recognizes the start and end of one cycle of the reference signal SREF using the zero cross detection signal ZCD and outputs the digital signal DS in units of n bits in synchronization with the reference clock signal RCLK, To the DAC (215).

디지털 신호(DS)는 추정된 기준 신호(SREF)의 한 주기 기간 중 반에 해당하는 기간에는 증가하고, 나머지 반에 해당하는 기간에는 감소한다. 이는 기준 횟수에 따라 제어된다. 예를 들면, 기준 횟수가 24인 경우, 연속되는 영 교차 시점 중 첫 번째 영 교차 시점(도 3의 T11) 이후, 기준 클록 신호(RCLK)의 첫번째 에지(edge)가 발생하는 시점 T12부터 12번째 에지가 발생하는 시점 T13까지는 디지털 신호(DS)를 증가되어, 기준 신호(SREF)가 순차적으로 증가한다. 에지는 상승 시점 및 하강 시점을 포함한다. 디지털 값의 증가 량은 전파 정류 정현파를 생성하기 위해 적절한 값으로 설정된다. The digital signal DS increases in a period corresponding to half of one period of the estimated reference signal SREF and decreases in a period corresponding to the other half. This is controlled according to the reference frequency. For example, when the reference number is 24, the time from the time T12 at which the first edge of the reference clock signal RCLK occurs after the first zero-crossing point (T11 in FIG. 3) The digital signal DS is increased until the edge T13, and the reference signal SREF sequentially increases. The edge includes a rising point and a falling point. The amount of increase of the digital value is set to an appropriate value to generate the full-wave rectified sine wave.

기준 클록 신호(RCLK)의 13번째 에지가 발생하는 시점 T14부터 24번째 에지가 발생하는 시점 T15까지는 디지털 신호(DS)가 감소되어, 기준 신호(SREF)가 순차적으로 감소한다. 디지털 신호(DS)의 감소 량은 전파 정류 정현파를 생성하기 위해 적절한 값으로 설정한다. The digital signal DS decreases and the reference signal SREF decreases sequentially from the time T14 at which the thirteenth edge of the reference clock signal RCLK is generated until the time T15 at which the 24th edge occurs. The amount of reduction of the digital signal DS is set to an appropriate value to generate a full-wave rectified sine wave.

이와 같이, 도 3에 도시된 바대로 기준 클록 신호(RCLK)의 에지 시점에 동기되어, 기준 신호(SREF)가 상승 또는 하강되어 전파 정류 정현파가 된다.3, the reference signal SREF is raised or lowered in synchronism with the edge of the reference clock signal RCLK to become a full-wave rectified sinusoidal wave.

지금까지 기준 클록 신호(RCLK)의 에지 시점에 디지털 값을 DAC(215)로 전달하는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 기준 클록 신호(RCLK)의 상승 시점 및 하강 시점 중 어느 한 시점에만 디지털 값을 DAC(215)로 전달할 수도 있다. 그러면 앞서 설명한 기준 클록 신호(RCLK)의 에지 시점에 디지털 값을 DAC(215)로 전달하는 것에 비해 기준 클록 신호(RCLK)의 주파수는 두 배가 된다. The digital value is transmitted to the DAC 215 at the edge of the reference clock signal RCLK, but the present invention is not limited thereto. The digital value may be transmitted to the DAC 215 only at any one of the rising time point and the falling time point of the reference clock signal RCLK. Then, the frequency of the reference clock signal RCLK is doubled as compared with the case of transmitting the digital value to the DAC 215 at the edge of the reference clock signal RCLK described above.

DAC(215)는 입력된 디지털 신호(DS)를 실시간으로 아날로그 전압 신호로 변환하여 생성하여 출력한다. DAC(215)로부터 출력되는 전압 신호가 기준 신호(SREF)가 된다. 기준 신호(SREF)는 전파 정류 정현파와 유사한 형태가 된다. The DAC 215 converts the input digital signal DS into an analog voltage signal in real time and generates and outputs the analog voltage signal. The voltage signal output from the DAC 215 becomes the reference signal SREF. The reference signal SREF becomes similar to the full-wave rectified sinusoidal wave.

보상부(216)는 기준 신호(SREF)와 영 교차 검출 신호(ZCD)를 입력 받아, 블록킹 기간 동안 하이 레벨을 가지는 보상 기준 신호(CREF)를 생성한다. The compensation unit 216 receives the reference signal SREF and the zero cross detection signal ZCD and generates a compensation reference signal CREF having a high level during the blocking period.

도 6은 본 발명의 실시 예에 따른 보상부(216)를 나타낸 도면이다.FIG. 6 is a diagram illustrating a compensation unit 216 according to an embodiment of the present invention.

도 6에 도시된 바와 같이, 보상부(216)는 논리 연산부(232) 및 인버터(233)를 포함한다. 6, the compensation unit 216 includes a logical operation unit 232 and an inverter 233. [

인버터(233)는 영 교차 검출 신호(ZCD)를 반전시켜 논리 연산부(232)로 출력하고, 논리 연산부(232)는 반전 영 교차 검출 신호(/ZCD)가 하이 레벨이면 기준 신호(SREF)에 관계없이 하이 레벨의 신호를 가지는 보상 기준 신호(CREF)를 출력한다. 이 때 하이 레벨은 감지 전압보다 충분히 높은 전압이다. 논리 연산부(232)는 반전 영 교차 검출 신호(/ZCD)가 로우 레벨이면 기준 신호(SREF)를 그대로 출력한다. The inverter 233 inverts the zero crossing detection signal ZCD and outputs the inverted zero crossing detection signal ZCD to the logical operation unit 232. When the inverted zero cross detection signal / ZCD is at the high level, And outputs a compensation reference signal CREF having a high level signal without any signal. At this time, the high level is a voltage sufficiently higher than the sensing voltage. The logic operation unit 232 outputs the reference signal SREF as it is when the inverted zero cross detection signal / ZCD is at a low level.

PWM 제어부(220)는 PWM 비교기(221), 오실레이터(222), SR 래치(223) 및 게이트 구동부(224)를 포함한다.The PWM control unit 220 includes a PWM comparator 221, an oscillator 222, an SR latch 223, and a gate driver 224.

PWM 비교기(221)는 감지 전압(Vsnese)이 입력되는 비반전 단자(+) 및 보상 기준 신호(CREF)가 입력되는 반전 단자(-)를 포함한다. PWM 비교기(221)는 비반전 단자(+)에 입력되는 신호가 반전 단자(-)에 입력되는 신호 이상이면 하이 레벨의 비교 신호(COM)를 출력하고, 그렇지 않으면 로우 레벨의 비교 신호(COM)를 출력한다. 오실레이터(222)는 전력 스위치(M)의 스위칭 주파수를 결정하는 클록 신호(CLK)를 생성한다. The PWM comparator 221 includes a non-inverting terminal (+) to which the sense voltage Vsnese is input and an inverting terminal (-) to which the compensation reference signal CREF is input. The PWM comparator 221 outputs a high level comparison signal COM when the signal inputted to the non-inverting terminal (+) is higher than the signal inputted to the inverting terminal (-). Otherwise, the PWM comparator 221 outputs the low- . The oscillator 222 generates a clock signal CLK that determines the switching frequency of the power switch M. [

SR 래치(223)는 비교 신호(COM) 및 클록 신호(CLK)에 따라 게이트 구동부 제어 신호(VGC)를 생성한다. SR 래치(223)는 클록 신호(CLK)가 입력되는 셋단(S), 비교 신호(COM)가 입력되는 리셋 단(R) 및 출력단(Q)를 포함한다. SR 래치(223)는 클록 신호가 상승하는 시점에 하이 레벨의 게이트 구동부 제어 신호(VGC)를 생성하여 유지하고, 비교 신호(COM)가 상승하는 시점에 로우 레벨의 게이트 구동부 제어 신호를 생성한다. The SR latch 223 generates the gate driver control signal VGC in accordance with the comparison signal COM and the clock signal CLK. The SR latch 223 includes a set S to which the clock signal CLK is input, a reset terminal R to which the comparison signal COM is input, and an output terminal Q. The SR latch 223 generates and holds a high level gate driving unit control signal VGC at the time when the clock signal rises and generates a low level gate driving unit control signal when the comparison signal COM rises.

게이트 구동부(224)는 게이트 구동부 제어 신호(VGC)에 따라 전력 스위치의 스위칭 동작을 제어하는 게이트 신호(VG)를 생성한다. 게이트 신호(VG)가 하이 레벨이면 전력 스위치는 턴 온되고, 게이트 신호(VG)가 로우 레벨이면 전력 스위치는 턴 오프된다. 게이트 구동부(224)는 하이 레벨의 게이트 구동부 제어 신호(VGC)에 따라 하이 레벨의 게이트 신호(VG)를 생성하고, 로우 레벨의 게이트 구동부 제어 신호(VGC)에 따라 로우 레벨의 게이트 신호(VG)를 생성한다. The gate driver 224 generates a gate signal VG that controls the switching operation of the power switch in accordance with the gate driver control signal VGC. When the gate signal VG is at the high level, the power switch is turned on, and when the gate signal VG is at the low level, the power switch is turned off. The gate driver 224 generates a high level gate signal VG according to a high level gate driver control signal VGC and generates a low level gate signal VG according to a low level gate driver control signal VGC. .

도 7은 본 발명의 실시 예에 따라 발생한 보상 기준 신호(CREF), 및 보상 기준 신호(CREF)에 의해 스위칭 동작이 제어될 때 드레인 전압(Vd)을 나타낸 도면이다.7 is a diagram showing a compensation reference signal CREF generated in accordance with an embodiment of the present invention and a drain voltage Vd when a switching operation is controlled by a compensation reference signal CREF.

도 7에 도시된 바와 같이, 반전 영 교차 검출 신호(/ZCD)가 하이 레벨인 P11, P12 및 P13 기간 동안 하이 레벨을 가지고, 반전 영 교차 검출 신호(/ZCD)가 로우 레벨인 P21 및 P22 동안 기준 신호(SREF)와 동일한 보상 기준 신호(CREF)가 생성된다. 7, when the inverted zero cross detection signal / ZCD has a high level during the high level P11, P12 and P13 and the inverted zero cross detection signal / ZCD is low level during P21 and P22 The same compensation reference signal CREF as the reference signal SREF is generated.

감지 전압(Vsense)은 드레인 전류(Ids)에 소정의 비율을 가지는 감지 전류(Is)가 저항(R)에 흘러 발생하는 전압이다. 감지 전압(Vsense)이 보상 기준 신호(CREF)에 도달하면, PWM 비교기(221)는 하이 레벨의 비교 신호를 생성하고, 하이 레벨의 비교 신호(COM)는 리셋 단(R)에 입력된다. 그러면 게이트 구동부 제어 신호가 로우 레벨이 되어, 게이트 신호도 로우 레벨이 되고, 전력 스위치(M)은 턴 오프된다. 그리고 클록 신호(CLK)가 상승하는 시점에 게이트 구동부 제어 신호가 하이 레벨이 되어, 전력 스위치(M)가 턴 온 된다.The sense voltage Vsense is a voltage generated when the sense current Is having a predetermined ratio to the drain current Ids flows through the resistor R. When the sense voltage Vsense reaches the compensation reference signal CREF, the PWM comparator 221 generates a high-level comparison signal and the high-level comparison signal COM is input to the reset stage R. [ Then, the gate drive control signal becomes low level, the gate signal becomes low level, and the power switch M is turned off. At the time when the clock signal CLK rises, the gate driver control signal becomes high level, and the power switch M is turned on.

본 발명의 실시 예에서는 블록킹 기간(P11, P12, P13) 동안 보상 기준 신호(CREF)가 하이 레벨이고, 그 레벨이 감지 전압보다 높게 설정되므로, 비교 신호(COM)가 상승하는 시점은 발생하지 않는다. 그러면, SR 래치(223)는 하이 레벨의 게이트 구동부 제어 신호를 블록킹 기간 동안 유지한다. 따라서 전력 스위치(M)는 블록킹 기간 동안 턴 온 상태로 유지된다.In the embodiment of the present invention, since the compensation reference signal CREF is at the high level during the blocking periods P11, P12 and P13 and the level thereof is set to be higher than the sensing voltage, the point of time when the comparison signal COM rises does not occur . Then, the SR latch 223 holds the gate driver control signal of the high level for the blocking period. Therefore, the power switch M is maintained in the turn-on state during the blocking period.

그러면 도 7에 도시된 바와 같이, 드레인 전압(Vd)이 블록킹 기간인 P11-13동안 영 전압을 가진다. Then, as shown in FIG. 7, the drain voltage Vd has a zero voltage during the blocking period P11-13.

이와 같이, 블록킹 기간 동안 전력 스위치(M)가 온 상태이면, 드레인 전압(Vd)은 영 전압으로 유지되므로, 드레인 전압(Vd)의 노이즈에 의해 기준 신호(SREF)의 주기가 드레인 전압(Vd)과 달라지는 일을 방지할 수 있다.The period of the reference signal SREF becomes the drain voltage Vd due to the noise of the drain voltage Vd because the drain voltage Vd is maintained at zero voltage when the power switch M is turned on during the blocking period, Can be prevented.

이하, 도 8 및 9를 참조하여 본 발명의 다른 실시 예에 따른 제어 장치를 설명한다. 앞서 설명한 실시 예에서는 영 교차 검출 신호(ZCD)와 기준 신호(SREF)를 이용해 보상 기준 신호를 생성한다. 본 발명의 다른 실시 예에서는 기준 클록 신호(RCLK)에 따라 증가하는 디지털 신호(DS')가 블록킹 기간 동안 일정한 값을 가지게 하여, 블록킹 기간 동안 기준 신호가 일정한 값으로 유지된다. 도 8에서는 본 발명의 다른 실시 예에 따른 기준 신호 생성부만 도시되어 있다. 제어 장치 및 컨버터는 앞서 설명한 실시 예의 구성을 그대로 적용할 수 있다. 도 9는 본 발명의 다른 실시 예에 따라 발생하는 기준 신호(SREF')를 나타낸 도면이다.Hereinafter, a control apparatus according to another embodiment of the present invention will be described with reference to FIGS. In the above-described embodiment, the compensation reference signal is generated using the zero cross detection signal ZCD and the reference signal SREF. In another embodiment of the present invention, the digital signal DS ', which increases according to the reference clock signal RCLK, has a constant value during the blocking period, and the reference signal is maintained at a constant value during the blocking period. 8 shows only a reference signal generator according to another embodiment of the present invention. The control device and the converter can directly apply the configuration of the above-described embodiment. 9 is a diagram showing a reference signal SREF 'generated according to another embodiment of the present invention.

도 8에 도시된 바와 같이, 기준 신호 생성부(250)는 전압 검출부(251), 영 교차 검출부(252), 기준 클록 생성부(253), 디지털 정현파 생성부(254), 및 DAC(255)를 포함한다. 전압 검출부(251), 기준 클록 생성부(253), 및 DAC(255) 각각은 앞서 설명한 실시 예에서 전압 검출부(211), 영 교차 검출부(212), 기준 클록 생성부(213), 및 DAC(215)와 동일하다. 이하 이에 대한 설명은 생략한다. 본 발명의 다른 실시 예에서는 앞서 설명한 실시 예에 비해, 디지털 정현파 생성부(214)의 구성이 상이하고, 보상부를 포함하지 않는다. 8, the reference signal generator 250 includes a voltage detector 251, a zero crossing detector 252, a reference clock generator 253, a digital sine wave generator 254, and a DAC 255, . Each of the voltage detector 251, the reference clock generator 253 and the DAC 255 includes the voltage detector 211, the zero crossing detector 212, the reference clock generator 213, and the DAC 255 in the above- 215). The description thereof will be omitted. In another embodiment of the present invention, the configuration of the digital sine wave generating section 214 is different from that of the above-described embodiment, and does not include a compensating section.

디지털 정현파 생성부(254)는 영 교차 검출 신호(ZCD)와 기준 클록 신호(RCLK)를 입력 받고, 두 신호를 이용하여 드레인 전압(Vd)에 동기된 전파 정류 정현를 생성하기 위한 디지털 신호(DS')를 생성한다. 이 때, 영 교차 검출 신호(ZCD)에 따라 블록킹 기간을 식별하고, 그 기간 동안 동일한 값을 가지는 n-비트 단위의 디지털 신호(DS')를 생성한다. 구체적으로, 디지털 정현파 생성부(254)는 앞서 설명한 실시 예와 같이, 추정된 기준 신호(SREF')의 한 주기 기간 중 반에 해당하는 기간에는 증가하고, 나머지 반에 해당하는 기간에는 감소하는 디지털 신호(DS')를 생성한다. 이 때, 블록킹 기간 동안은 증가 및 감소하지 않고 일정한 값을 가지는 디지털 신호(DS')를 생성한다. The digital sine wave generator 254 receives the zero crossing detection signal ZCD and the reference clock signal RCLK and generates a digital signal DS 'for generating a full wave rectified sinusoidal signal synchronized with the drain voltage Vd using the two signals. ). At this time, the blocking period is identified according to the zero cross detection signal ZCD, and a digital signal DS 'of n-bit units having the same value is generated during the blocking period. Specifically, the digital sine wave generating unit 254 generates the digital sine wave generating unit 254 in such a manner that the digital sine wave generating unit 254 increases in a period corresponding to half of one period of the estimated reference signal SREF ' And generates a signal DS '. At this time, a digital signal DS 'having a constant value does not increase and decrease during the blocking period.

예를 들어 기준 횟수가 20인 경우, 도 9에 도시된 바와 같이, 기준 신호(SREF') 한 주기 중 기준 클록 신호(RCLK)의 첫 번째 에지가 발생한 시점 T1은 블록킹 기간(P31)에 속하는 시점이므로, 디지털 신호(DS')가 일정하여 기준 신호(SREF')도 일정하게 유지된다. 두 번째 에지가 발생한 시점 T2부터 10번째 에지가 발생한 시점 T3까지는 디지털 신호(DS')를 증가시켜, 기준 신호(SREF')도 순차적으로 증가한다. 11 번째 에지가 발생한 시점 T4부터 19번째 에지가 발생한 시점 T5까지는 디지털 신호(DS')를 감소시켜, 기준 신호(SREF')도 순차적으로 감소한다. 20번째 에지가 발생한 시점은 T6는 블록킹 기간(P32)에 속하는 시점이므로, 디지털 신호(DS')가 19번째 에지 발생 시점과 동일하게 유지되므로, 기준 신호(SREF')도 일정하게 유지된다. 각 에지 시점마다 디지털 신호(DS')의 증가 또는 감소 량은 전파 정류 정현파를 생성하기 위해 적절한 값으로 설정한다. For example, as shown in FIG. 9, when the reference count is 20, a time T1 at which the first edge of the reference clock signal RCLK occurs within one period of the reference signal SREF ' , The digital signal DS 'is constant and the reference signal SREF' is also kept constant. The digital signal DS 'is increased until the tenth edge from the time T2 when the second edge occurs, and the reference signal SREF' is also sequentially increased. The digital signal DS 'is decreased until the 19th edge is generated, and the reference signal SREF' is also sequentially decreased. Since the T6 is a time point belonging to the blocking period P32, the digital signal DS 'is maintained at the same time as the 19th edge generation time, so that the reference signal SREF' is also kept constant. The amount of increase or decrease of the digital signal DS 'at each edge point is set to an appropriate value to generate a full-wave rectified sine wave.

기준 신호(SREF')가 블록킹 기간 동안 일정한 레벨로 유지되면, 감지 전압은 블록킹 기간 동안 기준 신호(SREF')보다 작은 값을 가지므로, 전력 스위치는 블록킹 기간 동안 온 상태이다. 따라서 드레인 전압(Vd)은 0 전압으로 유지된다.When the reference signal SREF 'is maintained at a constant level during the blocking period, the sensing voltage is lower than the reference signal SREF' during the blocking period, so that the power switch is on during the blocking period. Therefore, the drain voltage Vd is maintained at zero voltage.

이와 같이, 본 발명은 드레인 전압(Vd)에 동기된 기준 신호를 생성하여 전력 스위치의 스위칭 동작을 제어한다. 이 때, 본 발명은 드레인 전압(Vd)에 발생하는 노이즈에 의해 기준 신호가 영향을 받지 않도록, 블록킹 기간 동안 기준 신호를 하이 레벨로 상승 및 유지시켜, 전력 스위치를 온 상태로 유지시킨다. Thus, the present invention generates a reference signal synchronized with the drain voltage Vd to control the switching operation of the power switch. At this time, the reference signal is raised and maintained at a high level during the blocking period so that the reference signal is not affected by the noise generated in the drain voltage (Vd), thereby maintaining the power switch in the on state.

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, It belongs to the scope of right.

1: 컨버터
2: 제어장치
3: LED 열
10: LED 발광 장치
110: 브릿지 다이오드
210: 기준 신호 생성부
220: PWM 제어부
211, 251: 전압 검출부
212, 252: 영 교차 검출부
213, 253: 기준 클록 생성부
214, 254: 디지털 정현파 생성부
215, 255: 디지털-아날로그 변환기
216: 보상부
221: PWM 비교기
222: 오실레이터
223: SR 래치
224: 게이트 구동부
231: JFET
232: 논리 연산부
233: 인버터1: Converter
2: Control device
3: LED column
10: LED light emitting device
110: bridge diode
210: Reference signal generator
220: PWM control unit
211, 251: Voltage detector
212, and 252:
213, 253: Reference clock generation unit
214, 254: digital sine wave generating unit
215, 255: Digital-to-Analog Converter
216:
221: PWM comparator
222: Oscillator
223: SR latch
224: Gate driver
231: JFET
232:
233: Inverter

Claims (4)

전력 스위치의 스위칭 동작을 제어하기 위한 제어 장치에 있어서,
상기 전력 스위치의 입력단 전압에 대응하는 검출 전압과 소정의 임계 전압을 비교하여, 상기 비교 결과에 따라 블록킹 기간을 검출하고, 상기 블록킹 기간 중 한 시점을 상기 전력 스위치의 입력단 전압이 영 전압이 되는 영 교차 시점으로 검출하며, 상기 영 교차 시점에 동기되고 상기 블록킹 기간 동안 영 전압보다 높은 제1 전압인 보상 기준 신호를 생성하는 기준 신호 생성부; 및
상기 전력 스위치에 흐르는 전류에 대응하는 감지 전류와 상기 보상 기준 신호를 비교하여 상기 전력 스위치를 상기 블록킹 기간 동안 턴 온 상태로 유지하도록 제어하는 PWM 제어부를 포함하는 제어 장치.A control device for controlling a switching operation of a power switch,
Detecting a blocking period according to a result of the comparison, comparing one of a detection voltage corresponding to an input terminal voltage of the power switch and a predetermined threshold voltage, and detecting one of the blocking periods when the input voltage of the power switch becomes zero voltage A reference signal generator for generating a compensation reference signal which is detected at an intersection point and which is synchronized with the zero crossing point and is a first voltage higher than the zero voltage during the blocking period; And
And a PWM control unit for comparing the sensing current corresponding to the current flowing through the power switch with the compensation reference signal to control the power switch to remain in a turned-on state during the blocking period. 제1항에 있어서,
상기 기준 신호 생성부는,
상기 영 교차 시점에 동기된 영 교차 검출 신호를 생성하고,
상기 영 교차 검출 신호의 한 주기 중, 제1 기간 동안 기준 클록 신호에 따라 증가하고, 상기 블록킹 기간 동안 상기 제1 전압이며, 제2 기간 동안 상기 기준 클록 신호에 따라 감소하는 상기 보상 기준 신호를 생성하는 제어 장치.The method according to claim 1,
Wherein the reference signal generator comprises:
Generates a zero crossing detection signal synchronized with the zero crossing point,
Generating the compensation reference signal which increases in accordance with a reference clock signal during a first period of the zero cross detection signal and which is the first voltage during the blocking period and decreases in accordance with the reference clock signal during a second period; Lt; / RTI > 제2항에 있어서,
상기 기준 신호 생성부는,
상기 영 교차 검출 신호의 한 주기 동안, 상기 기준 클록 신호에 따라 증가한 후 감소하는 디지털 신호를 생성하고,
상기 제1 기간 및 상기 제2 기간 동안 상기 디지털 신호를 아날로그 신호로 변환하여 상기 보상 기준 신호를 생성하며, 상기 블록킹 기간 동안 상기 제1 전압으로 상기 보상 기준 신호를 생성하는 제어장치.3. The method of claim 2,
Wherein the reference signal generator comprises:
Generating a digital signal that increases and then decreases according to the reference clock signal for one period of the zero crossing detection signal,
And generates the compensation reference signal by converting the digital signal into an analog signal during the first period and the second period, and generates the compensation reference signal with the first voltage during the blocking period. 제2항에 있어서,
상기 기준 신호 생성부는,
상기 영 교차 검출 신호의 한 주기 중, 상기 제1 기간 동안 상기 기준 클록 신호에 따라 증가하고, 상기 블록킹 기간 동안 상기 제1 전압에 대응하는 값으로 일정하며, 상기 제2 기간 동안 상기 기준 클록 신호에 따라 감소하는 디지털 신호를 생성하고,
상기 디지털 신호를 아날로그 신호로 변환하여 상기 보상 기준 신호를 생성하는 제어장치.3. The method of claim 2,
Wherein the reference signal generator comprises:
Wherein the reference clock signal is incremented according to the reference clock signal during the first period of the one period of the zero crossing detection signal and is constant at a value corresponding to the first voltage during the blocking period, Thereby generating a decreasing digital signal,
And converting the digital signal into an analog signal to generate the compensation reference signal.
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