KR101933412B1 - Multi-layered ceramic capacitor and board for mounting the same - Google Patents

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Abstract

본 발명은 복수의 유전체층을 포함하는 세라믹 바디; 상기 세라믹 바디의 내부에 배치되며, 서로 소정의 간격을 두고 상기 세라믹 바디의 폭 방향 제1 측면으로 노출되는 제1 인출부를 가지는 제1 내부전극과 상기 세라믹 바디의 폭 방향 제1 측면으로 노출되되 상기 제1 인출부와 소정의 간격 이격된 제3 인출부를 가지는 제2 내부전극; 및 상기 세라믹 바디의 폭 방향 제1 측면에 배치되며, 상기 제1 및 제3 인출부와 각각 연결되는 제1 내지 제3 외부전극;을 포함하며, 상기 제1 인출부와 제3 인출부 사이의 거리를 a, 상기 세라믹 바디의 길이 방향 단부에서 상기 제1 인출부까지의 거리를 b, 상기 제3 인출부의 상기 세라믹 바디의 길이 방향 길이를 G1 및 제1 인출부의 상기 세라믹 바디의 길이 방향 길이를 G2라 하면, 0.235 ≤ (G1+2*G2)/[2*(a+b)] ≤ 2.500를 만족하는 적층 세라믹 커패시터를 제공한다.The present invention relates to a ceramic body comprising a plurality of dielectric layers; A first internal electrode disposed inside the ceramic body and having a first lead portion exposed at a first widthwise side of the ceramic body at a predetermined interval, and a second internal electrode exposed at a first widthwise side of the ceramic body, A second internal electrode having a third lead portion spaced apart from the first lead portion by a predetermined distance; And first to third external electrodes disposed on a first lateral side of the ceramic body in the width direction and connected to the first and third lead portions, A distance from the longitudinal end of the ceramic body to the first draw portion is b, a longitudinal length of the ceramic body of the third draw portion is G1, and a longitudinal length of the ceramic body of the first draw portion is (G1 + 2 * G2) / [2 * (a + b)]? 2.500.

Description

적층 세라믹 커패시터 및 그 실장 기판{Multi-layered ceramic capacitor and board for mounting the same}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a multilayer ceramic capacitor,

본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.The present invention relates to a multilayer ceramic capacitor and a mounting substrate thereof.

최근 전자 제품의 소형화, 고용량화됨에 따라 전자 제품에 사용되는 전자 부품도 소형화, 고용량화가 요구되고 있다. 이에 따라 적층형 세라믹 전자 부품에 대한 수요가 증대되고 있다.Background Art [0002] With the recent miniaturization and high capacity of electronic products, electronic components used in electronic products are required to be miniaturized and have a high capacity. As a result, demand for multilayer ceramic electronic components is increasing.

적층 세라믹 커패시터의 경우 등가 직렬 인덕턴스(Equivalent Series Inductance, 이하 “ESL”)가 커지면 전자 제품의 성능이 저하될 수 있으며, 전자 부품이 소형화, 고용량화 될수록 ESL의 증가가 전자 부품의 성능 저하에 미치는 영향은 상대적으로 커진다.In the case of multilayer ceramic capacitors, if the equivalent series inductance (hereinafter referred to as " ESL ") is increased, the performance of the electronic product may deteriorate. As the electronic components become smaller and higher in capacity, Relatively large.

소위 “LICC(Low Inductance Chip Capacitor)”는 외부 단자 간의 거리를 감소시켜 전류 흐름의 경로를 감소시키고 이로 인하여 커패시터의 인덕턴스를 줄이기 위한 것이다.The so-called " LICC (Low Inductance Chip Capacitor) " is intended to reduce the distance between the external terminals to reduce the path of the current flow and thereby reduce the inductance of the capacitor.

한편, 상기 적층 세라믹 커패시터는 복수의 유전체층과, 상기 유전체층 사이에 서로 다른 극성의 내부 전극이 번갈아 적층된 구조를 가질 수 있다.On the other hand, the multilayer ceramic capacitor may have a structure in which a plurality of dielectric layers and internal electrodes of different polarities are alternately stacked between the dielectric layers.

이러한 유전체층은 압전성 및 전왜성을 갖기 때문에, 적층 세라믹 커패시터에 직류 또는 교류 전압이 인가될 때 상기 내부 전극들 사이에서 압전 현상이 발생하여 진동이 나타날 수 있다.Since the dielectric layer has piezoelectricity and electrostrictive properties, when a direct current or an alternating voltage is applied to the multilayer ceramic capacitor, piezoelectric phenomenon occurs between the internal electrodes and vibration may occur.

이러한 진동은 적층 세라믹 커패시터의 솔더를 통해 상기 적층 세라믹 커패시터가 실장된 인쇄회로기판으로 전달되어 상기 인쇄회로기판 전체가 음향 방사면이 되면서 잡음이 되는 진동음을 발생시키게 된다.These vibrations are transmitted to the printed circuit board through the solder of the multilayer ceramic capacitor, and the entire printed circuit board becomes an acoustic radiation surface, thereby generating a noisy vibration sound.

상기 진동음은 사람에게 불쾌감을 주는 20 내지 20000 Hz 영역의 가청 주파수에 해당될 수 있으며, 이렇게 사람에게 불쾌감을 주는 진동음을 어쿠스틱 노이즈(acoustic noise)라고 한다.The vibration sound may correspond to an audible frequency in the range of 20 to 20000 Hz which gives an uncomfortable feeling to a person, and an unpleasant vibration sound is called an acoustic noise.

상기 어쿠스틱 노이즈를 감소하기 위한 적층 세라믹 커패시터에 대한 연구는 여전히 요구되는 실정이다.A study on a multilayer ceramic capacitor for reducing the acoustic noise is still required.

한국공개특허 제2008-0110180호Korean Patent Publication No. 2008-0110180

본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.The present invention relates to a multilayer ceramic capacitor and a mounting substrate thereof.

본 발명의 일 실시형태는 세라믹 본체의 내부에 배치되며, 서로 소정의 간격을 두고 상기 세라믹 본체의 일 측면으로 노출되는 제1 노이즈 조절부를 가지는 제1 내부전극과 상기 세라믹 본체의 상기 일 측면으로 노출되되 상기 제1 노이즈 조절부와 소정의 간격 이격된 제3 노이즈 조절부를 가지는 제2 내부전극 및 상기 세라믹 본체의 상기 일 측면에 배치되며, 상기 제1 및 제3 노이즈 조절부와 각각 연결되는 제1 내지 제3 외부전극을 포함하며, 상기 제1 노이즈 조절부와 제3 노이즈 조절부 사이의 거리와 상기 세라믹 본체의 길이 방향 단부에서 상기 제1 노이즈 조절부까지의 거리 및 상기 제1 노이즈 조절부와 제3 노이즈 조절부의 상기 세라믹 본체의 길이 방향 길이를 조절하여 어쿠스틱 노이즈를 조절하는 적층 세라믹 커패시터를 제공한다.One embodiment of the present invention provides a ceramic body comprising a first internal electrode disposed inside a ceramic body and having a first noise control unit exposed at one side of the ceramic body at a predetermined interval, A second internal electrode having a third noise control unit spaced apart from the first noise control unit by a predetermined distance, and a second internal electrode disposed on the one side surface of the ceramic main body and connected to the first and third noise control units, Wherein a distance between the first noise control unit and the third noise control unit, a distance from the longitudinal end of the ceramic body to the first noise control unit, and a distance between the first noise control unit and the second noise control unit, And a length of the ceramic body in the longitudinal direction of the ceramic body is adjusted to adjust the acoustic noise of the ceramic body.

본 발명의 다른 실시형태는 세라믹 본체의 내부에 배치되며, 서로 소정의 간격을 두고 상기 세라믹 본체의 폭 방향 제1 측면으로 노출되는 제1 인출부를 가지는 제1 내부전극과 상기 세라믹 본체의 폭 방향 제1 측면으로 노출되되 상기 제1 인출부와 소정의 간격 이격된 제3 인출부를 가지는 제2 내부전극과 상기 세라믹 본체의 폭 방향 제1 측면에 배치되며, 상기 제1 및 제3 인출부와 각각 연결되는 제1 내지 제3 외부전극을 포함하며, 상기 제1 인출부와 제3 인출부 사이의 거리를 a, 상기 세라믹 본체의 길이 방향 단부에서 상기 제1 인출부까지의 거리를 b, 상기 제3 인출부의 상기 세라믹 본체의 길이 방향 길이를 G1 및 제1 인출부의 상기 세라믹 본체의 길이 방향 길이를 G2라 하면, 0.235 ≤ (G1+2*G2)/[2*(a+b)] ≤ 2.500를 만족하는 적층 세라믹 커패시터를 제공한다.According to another aspect of the present invention, there is provided a ceramic body, comprising: a first internal electrode disposed inside a ceramic body and having a first lead portion exposed at a first lateral side of the ceramic body at a predetermined interval, A second internal electrode exposed at one side surface of the ceramic body and having a third lead portion spaced apart from the first lead portion by a predetermined distance, and a second internal electrode disposed at a first widthwise side of the ceramic body, Wherein a distance between the first draw-out portion and the third draw-out portion is a, a distance from the lengthwise end of the ceramic body to the first draw-out portion is b, (G1 + 2 * G2) / [2 * (a + b)]? 2.500, where G1 is the length in the longitudinal direction of the ceramic body of the lead portion, and G2 is the length in the longitudinal direction of the ceramic body of the first lead- And a multilayer ceramic capacitor.

본 발명에 따르면 외부전극 사이의 길이가 짧아서 적층 세라믹 커패시터에서 발생된 진동의 기판 전달이 저하되어, 어쿠스틱 노이즈(acoustic noise)를 감소시킬 수 있다.According to the present invention, since the length between the external electrodes is short, the substrate transfer of vibration generated in the multilayer ceramic capacitor is degraded, and acoustic noise can be reduced.

또한, 본 발명에 따른 적층 세라믹 커패시터를 기판에 실장시 실장 면적을 줄일 수 있는 효과가 있다.In addition, there is an effect that the mounting area can be reduced when the multilayer ceramic capacitor according to the present invention is mounted on a substrate.

도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 2는 도 1의 세라믹 본체를 나타낸 모식도이다.
도 3은 도 2의 분해 사시도이다.
도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 5는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 6은 도 4 및 도 5의 분해 사시도이다.
도 7은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 8은 도 7의 세라믹 본체를 나타낸 모식도이다.
도 9는 도 8의 분해 사시도이다.
도 10은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 11은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.
도 12는 도 10 및 도 11의 분해 사시도이다.
도 13은 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 14는 도 7의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.1 is a perspective view showing a multilayer ceramic capacitor according to an embodiment of the present invention.
Fig. 2 is a schematic view showing the ceramic body of Fig. 1. Fig.
FIG. 3 is an exploded perspective view of FIG. 2. FIG.
4 is a perspective view showing a multilayer ceramic capacitor according to another embodiment of the present invention.
5 is a perspective view showing a multilayer ceramic capacitor according to another embodiment of the present invention.
6 is an exploded perspective view of Figs. 4 and 5. Fig.
7 is a perspective view showing a multilayer ceramic capacitor according to another embodiment of the present invention.
8 is a schematic view showing the ceramic body of Fig.
Fig. 9 is an exploded perspective view of Fig. 8. Fig.
10 is a perspective view showing a multilayer ceramic capacitor according to another embodiment of the present invention.
11 is a perspective view showing a multilayer ceramic capacitor according to another embodiment of the present invention.
12 is an exploded perspective view of Figs. 10 and 11. Fig.
13 is a perspective view showing a state in which the multilayer ceramic capacitor of FIG. 1 is mounted on a printed circuit board.
14 is a perspective view showing a state in which the multilayer ceramic capacitor of Fig. 7 is mounted on a printed circuit board.

본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.The embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. Furthermore, embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Accordingly, the shapes and sizes of the elements in the drawings may be exaggerated for clarity of description, and the elements denoted by the same reference numerals in the drawings are the same elements.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. Throughout the specification, when an element is referred to as " comprising ", it means that it can include other elements as well, without excluding other elements unless specifically stated otherwise.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙이도록 한다.In order to clearly illustrate the present invention in the drawings, thicknesses are enlarged in order to clearly illustrate various layers and regions, and parts not related to the description are omitted, and similar parts are denoted by similar reference numerals throughout the specification .

적층 세라믹 커패시터Multilayer Ceramic Capacitors

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 복수의 유전체층을 포함하는 세라믹 본체와 상기 세라믹 본체의 내부에 배치되며, 서로 소정의 간격을 두고 상기 세라믹 본체의 일 측면으로 노출되는 제1 노이즈 조절부를 가지는 제1 내부전극과 상기 세라믹 본체의 상기 일 측면으로 노출되되 상기 제1 노이즈 조절부와 소정의 간격 이격된 제3 노이즈 조절부를 가지는 제2 내부전극 및 상기 세라믹 본체의 상기 일 측면에 배치되며, 상기 제1 및 제3 노이즈 조절부와 각각 연결되는 제1 내지 제3 외부전극을 포함하며, 상기 제1 노이즈 조절부와 제3 노이즈 조절부 사이의 거리와 상기 세라믹 본체의 길이 방향 단부에서 상기 제1 노이즈 조절부까지의 거리 및 상기 제1 노이즈 조절부와 제3 노이즈 조절부의 상기 세라믹 본체의 길이 방향 길이를 조절하여 어쿠스틱 노이즈를 조절한다.A multilayer ceramic capacitor according to an embodiment of the present invention includes a ceramic body including a plurality of dielectric layers and a first noise control unit disposed inside the ceramic body and exposed at one side of the ceramic body at a predetermined interval A second inner electrode having a first inner electrode and a third noise control unit exposed at one side of the ceramic body and spaced apart from the first noise control unit by a predetermined distance, And a third noise control unit connected to the first noise control unit and the second noise control unit, wherein the distance between the first noise control unit and the third noise control unit and the longitudinal direction end of the ceramic body, 1 < / RTI > noise control section and the longitudinal length of the ceramic body of the first noise control section and the third noise control section Open and adjust the acoustic noise.

본 발명의 일 실시형태에 따르면, 상기 제1 노이즈 조절부와 제3 노이즈 조절부 사이의 거리와 상기 세라믹 본체의 길이 방향 단부에서 상기 제1 노이즈 조절부까지의 거리 및 상기 제1 노이즈 조절부와 제3 노이즈 조절부의 상기 세라믹 본체의 길이 방향 길이를 조절함으로써, 상기 적층 세라믹 커패시터를 인쇄회로기판에 실장 후 전압 인가시 어쿠스틱 노이즈를 저감할 수 있다.According to an embodiment of the present invention, the distance between the first noise control unit and the third noise control unit, the distance from the longitudinal end of the ceramic body to the first noise control unit, and the distance between the first noise control unit By adjusting the longitudinal length of the ceramic body of the third noise control unit, acoustic noise can be reduced when a voltage is applied after mounting the multilayer ceramic capacitor on a printed circuit board.

특히, 상기 제1 노이즈 조절부와 제3 노이즈 조절부 사이의 거리는 등가 직렬 인덕턴스(ESL) 값과 어쿠스틱 노이즈 증감과 관련이 있다.In particular, the distance between the first noise control unit and the third noise control unit is related to an equivalent series inductance (ESL) value and an acoustic noise increase / decrease.

또한, 상기 세라믹 본체의 길이 방향 단부에서 상기 제1 노이즈 조절부까지의 거리는 그 값에 따라 어쿠스틱 노이즈가 증감될 수 있다.The distance from the longitudinal end of the ceramic body to the first noise adjusting part may be increased or decreased according to the value of the distance.

또한, 상기 제1 노이즈 조절부와 제3 노이즈 조절부의 상기 세라믹 본체의 길이 방향 길이는 그 값에 따라 어쿠스틱 노이즈와 등가 직렬 인덕턴스(ESL)의 증감에 영향을 미칠 수 있다. In addition, the longitudinal length of the ceramic body of the first noise adjusting unit and the third noise adjusting unit may affect the increase or decrease of the acoustic noise and the equivalent series inductance (ESL) according to the value.

즉, 본 발명의 일 실시형태에 따르면 상기 제1 노이즈 조절부와 제3 노이즈 조절부 사이의 거리와 상기 세라믹 본체의 길이 방향 단부에서 상기 제1 노이즈 조절부까지의 거리 및 상기 제1 노이즈 조절부와 제3 노이즈 조절부의 상기 세라믹 본체의 길이 방향 길이를 조절함으로써, 상기 적층 세라믹 커패시터의 등가 직렬 인덕턴스를 줄이고, 어쿠스틱 노이즈를 저감할 수 있다.That is, according to an embodiment of the present invention, the distance between the first noise control unit and the third noise control unit, the distance from the longitudinal end of the ceramic body to the first noise control unit, And the length of the third noise control unit in the longitudinal direction of the ceramic body are adjusted to reduce the equivalent series inductance of the multilayer ceramic capacitor and to reduce the acoustic noise.

상기 제1 내부전극은 상기 세라믹 본체의 상기 일 측면과 마주보는 타 측면으로 노출되는 제2 노이즈 조절부를 더 포함하며, 상기 제2 내부전극은 상기 세라믹 본체의 상기 타 측면으로 노출되되 상기 제2 노이즈 조절부와 일정거리 이격되어 배치된 제4 노이즈 조절부를 더 포함할 수 있다.Wherein the first internal electrode is exposed to the other side of the ceramic body and the second internal electrode is exposed to the other side of the ceramic body, And a fourth noise adjusting unit disposed at a predetermined distance from the adjusting unit.

상기 세라믹 본체의 상기 타 측면에는 절연층이 더 배치될 수 있다.An insulating layer may further be disposed on the other side surface of the ceramic body.

상기 세라믹 본체의 상기 타 측면에 배치되며, 상기 제2 및 제4 노이즈 조절부와 각각 연결되는 제4 내지 제6 외부전극을 더 포함할 수 있다.And fourth to sixth external electrodes disposed on the other side of the ceramic body and connected to the second and fourth noise control units, respectively.

상기 제1 노이즈 조절부와 제3 노이즈 조절부 사이의 거리를 a, 상기 세라믹 본체의 길이 방향 단부에서 상기 제1 노이즈 조절부까지의 거리를 b, 상기 제3 노이즈 조절부의 상기 세라믹 본체의 길이 방향 길이를 G1 및 제1 노이즈 조절부의 상기 세라믹 본체의 길이 방향 길이를 G2라 하면, 0.235 ≤ (G1+2*G2)/[2*(a+b)] ≤ 2.500를 만족할 수 있다.A distance between the first noise control unit and the third noise control unit is a, a distance from the longitudinal end of the ceramic body to the first noise control unit is b, a distance between the first noise control unit and the third noise control unit in the longitudinal direction (G1 + 2 * G2) / [2 * (a + b)] ≤ 2,500, where G1 is the length of the ceramic body and G2 is the length in the longitudinal direction of the ceramic body of the first noise control section.

이하에서는, 상기 본 발명의 일 실시형태의 다양한 변형예에 대하여 도면을 참조하여 설명하나, 이에 제한되는 것은 아니다.Hereinafter, various modifications of the embodiment of the present invention will be described with reference to the drawings, but the present invention is not limited thereto.

도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다. 1 is a perspective view showing a multilayer ceramic capacitor according to an embodiment of the present invention.

도 2는 본 발명의 일 실시 형태에 따른 세라믹 본체를 나타낸 모식도이다.2 is a schematic view showing a ceramic body according to an embodiment of the present invention.

도 3은 도 2의 분해 사시도이다.FIG. 3 is an exploded perspective view of FIG. 2. FIG.

도 1 내지 도 3을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(1)는 복수의 유전체층(11)을 포함하는 세라믹 본체(10)와 상기 세라믹 본체(10)의 내부에 배치되며, 서로 소정의 간격을 두고 상기 세라믹 본체(10)의 두께 방향 제2 주면(S2)으로 노출되는 제1 인출부(21a, 21a')를 가지는 제1 내부전극(21)과 상기 세라믹 본체(10)의 두께 방향 제2 주면(S2)으로 노출되되 상기 제1 인출부(21a, 21a')와 소정의 간격 이격된 제3 인출부(22a)를 가지는 제2 내부전극(22) 및 상기 세라믹 본체(10)의 두께 방향 제2 주면(S2)에 배치되며, 상기 제1 및 제3 인출부(21a, 21a', 22a)와 각각 연결되는 제1 내지 제3 외부전극(31, 32, 33)을 포함하며, 상기 제1 인출부(21a, 21a')와 제3 인출부(22a) 사이의 거리를 a, 상기 세라믹 본체(10)의 길이 방향 단부에서 상기 제1 인출부(21a, 21a')까지의 거리를 b, 상기 제3 인출부(22a)의 상기 세라믹 본체(10)의 길이 방향 길이를 G1 및 제1 인출부(21a, 21a')의 상기 세라믹 본체(10)의 길이 방향 길이를 G2라 하면, 0.235 ≤ (G1+2*G2)/[2*(a+b)] ≤ 2.500를 만족한다.1 to 3, a multilayer ceramic capacitor 1 according to an embodiment of the present invention includes a ceramic body 10 including a plurality of dielectric layers 11 and a ceramic body 10 disposed inside the ceramic body 10 , A first internal electrode (21) having first lead portions (21a, 21a ') exposed at a second main surface (S2) in the thickness direction of the ceramic body (10) (22) having a third lead portion (22a) exposed at a second major surface (S2) in the thickness direction and spaced apart from the first lead portions (21a, 21a ') by a predetermined distance, First to third external electrodes 31, 32, and 33, which are disposed on the second main surface S2 in the thickness direction of the substrate 10 and are respectively connected to the first and third lead portions 21a, 21a ', and 22a, Wherein a distance between the first lead portions 21a and 21a 'and a third lead portion 22a is a and a distance between the first lead portions 21a and 21a' at a longitudinal end portion of the ceramic body 10, Up to A length in the longitudinal direction of the ceramic body 10 of the third lead portion 22a is G1 and a length in the longitudinal direction of the ceramic body 10 of the first lead portions 21a and 21a ' , It satisfies 0.235? (G1 + 2 * G2) / [2 * (a + b)]? 2.500.

이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.Hereinafter, a multilayer ceramic electronic device according to an embodiment of the present invention will be described, but a laminated ceramic capacitor will be described, but the present invention is not limited thereto.

도 1을 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.Referring to FIG. 1, in the multilayer ceramic capacitor according to the embodiment of the present invention, 'L' direction in FIG. 1, 'W' direction in 'width direction' Quot; direction. ≪ / RTI > Here, the 'thickness direction' can be used in the same sense as the direction in which the dielectric layers are stacked, that is, the 'lamination direction'.

도 2를 참조하면, 본 발명의 일 실시형태에서, 세라믹 본체(10)는 서로 대향하는 제1 주면(S1) 및 제2 주면(S2)과 상기 제1 주면 및 제2 주면을 연결하는 폭 방향 제1 측면(S5), 제2 측면(S6) 및 길이 방향 제1 측면(S3) 및 제2 측면(S4)을 가진다. 상기 세라믹 본체(10)의 형상에 특별히 제한은 없지만, 도시된 바와 같이 육면체 형상일 수 있다.2, in one embodiment of the present invention, the ceramic body 10 includes a first main surface S1 and a second main surface S2 opposed to each other and a second main surface A first side surface S5, a second side surface S6 and a longitudinal first side surface S3 and a second side surface S4. The shape of the ceramic body 10 is not particularly limited, but may be a hexahedron shape as shown in the figure.

도 3을 참조하면, 상기 유전체층(11)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.Referring to FIG. 3, the raw material for forming the dielectric layer 11 is not particularly limited as long as sufficient electrostatic capacity can be obtained. For example, it may be a barium titanate (BaTiO 3 ) powder.

상기 유전체층(11)을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.A variety of ceramic additives, organic solvents, plasticizers, binders, dispersants and the like may be added to the powder of the barium titanate (BaTiO 3 ) to form the dielectric layer 11 according to the purpose of the present invention.

상기 유전체층(11) 형성에 사용되는 세라믹 분말의 평균 입경은 특별히 제한되지 않으며, 본 발명의 목적 달성을 위해 조절될 수 있으나, 예를 들어, 400 nm 이하로 조절될 수 있다.The average particle diameter of the ceramic powder used for forming the dielectric layer 11 is not particularly limited and may be adjusted to achieve the object of the present invention, but may be adjusted to, for example, 400 nm or less.

상기 유전체층(11)의 두께는 특별히 제한되는 것은 아니며, 예를 들어 3μm 이하일 수 있다.The thickness of the dielectric layer 11 is not particularly limited, and may be, for example, 3 m or less.

상기 제1 및 제2 내부전극(21, 22)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni), 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.The material for forming the first and second internal electrodes 21 and 22 is not particularly limited and may be selected from a noble metal material such as palladium (Pd), a palladium-silver (Pd-Ag) alloy, , Copper (Cu), or the like.

상기 제1 내부전극 및 제2 내부전극(21, 22)은 상기 유전체층(11)을 사이에 두고 서로 대향하도록 배치되며, 상기 세라믹 본체(10)의 두께 방향 제2 주면(S2)으로 교대로 노출될 수 있다.The first and second inner electrodes 21 and 22 are arranged to face each other with the dielectric layer 11 interposed therebetween and alternately exposed to the second main surface S2 in the thickness direction of the ceramic body 10, .

상기 제1 및 제2 내부 전극(21, 22)은 이웃하는 내부 전극과 중첩되어 용량 형성에 기여하는 용량부 및 상기 용량부의 일부가 연장되어 상기 세라믹 본체의 외부로 인출되는 인출부를 포함할 수 있다.The first and second internal electrodes 21 and 22 may include a capacitor portion that overlaps the neighboring internal electrode and contributes to formation of a capacitor and a lead portion that extends to a portion of the capacitor portion and extends to the outside of the ceramic body .

상기 인출부는 특별히 제한되는 것은 아니나, 예를 들어 상기 용량부를 구성하는 내부전극의 상기 세라믹 본체(10)의 길이 방향 길이에 비하여 더 짧은 길이를 가질 수 있다. The lead portion is not particularly limited, but may have a length shorter than the length of the ceramic body 10 in the longitudinal direction of the internal electrode constituting the capacitor.

상기 제1 내부전극(21)은 상기 세라믹 본체(10)의 두께 방향 제2 주면(S2)으로 노출되는 제1 인출부(21a, 21a')를 가질 수 있다.The first internal electrode 21 may have first lead portions 21a and 21a 'exposed to a second principal plane S2 of the ceramic body 10 in the thickness direction.

또한, 상기 제1 내부전극(21)은 상기 세라믹 본체(10)의 길이 방향 제1, 제2 측면(S3, S4)으로부터 일정거리 이격되어 배치될 수 있다.The first internal electrode 21 may be spaced apart from the first and second side surfaces S3 and S4 of the ceramic body 10 in the longitudinal direction.

상기 제1 내부전극(21)이 상기 세라믹 본체(10)의 길이 방향 제1, 제2 측면(S3, S4)으로부터 일정거리 이격되어 배치된다는 것은, 상기 제1 내부전극(21)이 상기 제1, 제2 측면(S3, S4)으로 노출되지 않아 절연된 상태를 의미한다.The fact that the first internal electrode 21 is disposed at a certain distance from the first and second side surfaces S3 and S4 of the ceramic body 10 means that the first internal electrode 21 is located at the first And the second side surfaces S3 and S4.

한편, 상기 제2 내부전극(22)은 상기 세라믹 본체(10)의 두께 방향 제2 주면(S2)으로 노출되되 상기 제1 인출부(21a, 21a')와 소정의 간격 이격된 제3 인출부(22a)를 가질 수 있다. The second internal electrode 22 is exposed to the second major surface S2 of the ceramic body 10 in the thickness direction and is spaced apart from the first lead portions 21a and 21a ' (22a).

상기 "소정의 간격 이격된"이라는 의미는 서로 중첩되지 않아 절연된 상태를 의미하며, 이하에서는 동일한 의미로 사용된다.The meaning of " spaced apart at a predetermined distance " means an insulated state without being overlapped with each other, and the same meaning is used below.

또한, 상기 제2 내부전극(22)은 상기 세라믹 본체(10)의 길이 방향 제1, 제2 측면(S3, S4)으로부터 일정거리 이격되어 배치될 수 있다.The second internal electrode 22 may be spaced apart from the first and second side surfaces S3 and S4 of the ceramic body 10 in the longitudinal direction.

상기 제1 인출부(21a, 21a')는 상기 제3 인출부(22a)와 각각 이격되어 형성되는 2개의 인출부로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다.The first lead portions 21a and 21a 'may include two lead portions spaced apart from the third lead portion 22a, but the present invention is not limited thereto.

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 도 1 내지 도 3에 도시된 바와 같이 상기 제1 및 제2 내부전극(21, 22)이 상기 세라믹 본체(10)의 두께 방향 제2 주면(S2)에 수직으로 적층된 수직 적층형 세라믹 커패시터일 수 있으며, 3단자일 수 있으나 이에 제한되는 것은 아니다.1 to 3, the first and second internal electrodes 21 and 22 are formed on the second major surface S2 (S2) of the ceramic body 10 in the thickness direction of the ceramic body 10, ), And may be a three-terminal type, but is not limited thereto.

즉, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 세라믹 본체 내에 적층된 내부전극이 기판의 실장면에 대하여 수직으로 적층된 형태일 수 있다.That is, the multilayer ceramic capacitor according to an embodiment of the present invention may have a structure in which the internal electrodes stacked in the ceramic body are stacked vertically to the mounting surface of the substrate.

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(1)는 상술한 바와 같이 수직 적층형 세라믹 커패시터이기 때문에, 기판에 실장시 전류 경로가 짧아지므로 등가 직렬 인덕턴스(ESL)가 더욱 낮아지는 효과가 있다.Since the multilayer ceramic capacitor 1 according to the embodiment of the present invention is a vertical multilayer ceramic capacitor as described above, the current path is shortened when the multilayer ceramic capacitor 1 is mounted on the substrate, so that the equivalent series inductance (ESL) is further lowered.

구체적으로, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(1)를 기판에 실장시, 별도의 전류 경로 없이 회로 기판의 전극 패드로부터 외부전극의 두께를 통해 내부 전극으로 직접 전류가 흐를 수 있다.Specifically, when the multilayer ceramic capacitor 1 according to the embodiment of the present invention is mounted on a substrate, a current can flow directly from the electrode pad of the circuit board to the internal electrode through the thickness of the external electrode without a separate current path.

따라서, 후술하는 바와 같이 회로 기판에 내부전극이 수평으로 실장되는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(100)에 비하여 등가 직렬 인덕턴스(ESL)가 더욱 낮아지는 효과가 있다.Therefore, there is an effect that the equivalent series inductance (ESL) is further lower than that of the multilayer ceramic capacitor 100 according to another embodiment of the present invention in which the internal electrodes are horizontally mounted on the circuit board as described later.

일반적인 적층 세라믹 전자 부품은 세라믹 본체의 길이 방향으로 서로 마주 보는 측면에 외부 전극이 배치되어 있을 수 있다. In general laminated ceramic electronic parts, external electrodes may be disposed on the side surfaces facing each other in the longitudinal direction of the ceramic body.

이 경우 외부 전극에 교류 인가시 전류의 경로가 길기 때문에 전류 루프가 더 크게 형성될 수 있으며, 유도 자기장의 크기가 커져 인덕턴스가 증가할 수 있다. In this case, when AC is applied to the external electrode, the current path is long, so that the current loop can be formed larger, and the size of the induced magnetic field is increased, and the inductance can be increased.

상기의 문제를 해결하기 위하여, 본 발명의 일 실시형태에 따르면 전류의 경로를 감소시키기 위하여 세라믹 본체(10)의 두께 방향 제2 주면(S2)에 제1 내지 제3 외부 전극(31, 32, 33)이 배치될 수 있다.According to an embodiment of the present invention, in order to reduce the current path, the first to third external electrodes 31, 32, and 33 are formed on the second main surface S2 in the thickness direction of the ceramic body 10, 33 may be disposed.

또한, 상기 제1 내지 제3 외부 전극(31, 32, 33)은 상기 세라믹 본체(10)의 길이 방향 제1 및 제2 측면(S5, S6)에 연장하여 형성될 수 있다.The first to third external electrodes 31, 32 and 33 may extend to the first and second side surfaces S5 and S6 of the ceramic body 10 in the longitudinal direction.

이 경우, 제1 내지 제3 외부 전극(31, 32, 33) 간의 길이가 작기 때문에 전류 경로가 작아지고, 이로 인하여 전류 루프가 감소하여 인덕턴스를 감소시킬 수 있다. In this case, since the length between the first to third external electrodes 31, 32, and 33 is small, the current path becomes small, thereby reducing the current loop and reducing the inductance.

상술한 바와 같이 상기 제1 내지 제3 외부 전극(31, 32, 33)이 상기 세라믹 본체(10)의 두께 방향 제2 주면(S2)에에 형성될 수 있으며, 정전 용량 형성을 위하여 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결될 수 있다.The first to third external electrodes 31, 32 and 33 may be formed on the second main surface S2 in the thickness direction of the ceramic body 10 as described above, And may be electrically connected to the second internal electrodes 21 and 22.

즉, 상기 제1 내지 제2 외부전극(31, 32)은 상기 제1 내부전극(21)과 연결될 수 있으며, 상기 제3 외부전극(33)은 상기 제2 내부전극(22)과 연결될 수 있다. That is, the first and second external electrodes 31 and 32 may be connected to the first internal electrode 21, and the third external electrode 33 may be connected to the second internal electrode 22 .

상기 제1 내지 제3 외부 전극(31, 32, 33)은 상기 제1 및 제2 내부전극(21, 22)과 동일한 재질의 도전성 물질로 형성될 수 있으나 이에 제한되지는 않으며, 예를 들어, 구리(Cu), 은(Ag), 니켈(Ni) 등으로 형성될 수 있다.The first to third external electrodes 31, 32 and 33 may be formed of a conductive material having the same material as the first and second internal electrodes 21 and 22, but the present invention is not limited thereto. For example, Copper (Cu), silver (Ag), nickel (Ni), or the like.

상기 제1 내지 제3 외부 전극(31, 32, 33)은 상기 금속 분말에 글라스 프릿을 첨가하여 마련된 도전성 페이스트를 도포한 후 소성함으로써 형성될 수 있다.The first to third external electrodes 31, 32, and 33 may be formed by applying a conductive paste prepared by adding glass frit to the metal powder, followed by firing.

상기 세라믹 본체(10)의 폭(W)은 상기 폭 방향 제1 측면(S5)과 상기 제2 측면(S6) 사이의 거리이고, 상기 세라믹 본체(10)의 길이(L)는 상기 길이 방향 제1 측면(S3)과 상기 제2 측면(S4) 사이의 거리일 수 있다.The width W of the ceramic body 10 is a distance between the first side surface S5 in the width direction and the second side surface S6 and the length L of the ceramic body 10, May be a distance between one side (S3) and the second side (S4).

본 발명의 일 실시형태에 따르면, 상기 세라믹 본체(10)의 폭 방향 제1 및 제2 측면(S5, S6) 사이의 폭(W)은 상기 세라믹 본체(10)의 길이 방향 제1 측면(S3)과 상기 제2 측면(S4) 사이의 길이(L)보다 짧거나 동일할 수 있다.The width W between the first and second side surfaces S5 and S6 in the width direction of the ceramic body 10 is greater than the width W between the first longitudinal side surface S3 of the ceramic body 10 ) And the second side surface (S4).

이로 인하여 제1 내지 제3 외부 전극(31, 32, 33) 간의 거리가 작아지기 때문에 전류 경로가 작아지고, 이로써 전류 루프가 감소하여 인덕턴스를 감소시킬 수 있다. As a result, the distance between the first to third external electrodes 31, 32, and 33 becomes small, so that the current path becomes small, thereby reducing the current loop and reducing the inductance.

도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(1)에 있어서 상기 제1 인출부(21a)와 제3 인출부(22a) 사이의 거리를 a, 상기 세라믹 본체(10)의 길이 방향 단부에서 상기 제1 인출부(21a)까지의 거리를 b, 상기 제3 인출부(22a)의 상기 세라믹 본체의 길이 방향 길이를 G1 및 제1 인출부(21a)의 상기 세라믹 본체의 길이 방향 길이를 G2라 하면, 0.235 ≤ (G1+2*G2)/[2*(a+b)] ≤ 2.500를 만족할 수 있다.2, a distance a between the first lead portion 21a and the third lead portion 22a in the multilayer ceramic capacitor 1 according to the embodiment of the present invention is a, A length of the third lead portion 22a in the longitudinal direction of the ceramic body is G1 and a length of the first lead portion 21a in the ceramic body of the first lead portion 21a is b, (G1 + 2 * G2) / [2 * (a + b)]? 2.500 can be satisfied.

도 2에서는 상기 제1 인출부(21a)와 제3 인출부(22a) 사이의 거리를 a로 표시하였으나, 이에 제한되는 것은 아니며, 다른 제1 인출부(21a')와 제3 인출부(22a) 사이의 거리를 의미할 수도 있다.2, the distance between the first lead portion 21a and the third lead portion 22a is represented by a, but the present invention is not limited thereto, and other first lead portion 21a 'and third lead portion 22a ). ≪ / RTI >

또한, 도 2에서는 상기 세라믹 본체(10)의 길이 방향 단부에서 상기 제1 인출부(21a)까지의 거리를 b로 표시하였으나, 이에 제한되는 것은 아니며, 세라믹 본체(10)의 길이 방향 단부에서 다른 제1 인출부(21a')까지의 거리를 의미할 수도 있다.2, the distance from the longitudinal end of the ceramic body 10 to the first lead portion 21a is represented by b, but the present invention is not limited thereto, and the distance from the longitudinal end of the ceramic body 10 to another It may mean the distance to the first lead-out portion 21a '.

또한, 상기 세라믹 본체(10)의 길이 방향 단부에서 상기 제1 인출부(21a)까지의 거리(b)는 상기 제1 인출부(21a)와 인접한 세라믹 본체(10)의 길이 방향 제1 측면(S3)에서 제1 인출부(21a)까지의 거리를 의미하며, 세라믹 본체(10)의 길이 방향 단부에서 다른 제1 인출부(21a')까지의 거리는 상기 세라믹 본체(10)의 길이 방향 제2 측면(S4)에서 제1 인출부(21a')까지의 거리를 의미할 수 있다.The distance b from the longitudinal end of the ceramic body 10 to the first lead portion 21a is greater than the distance b from the longitudinal first side of the ceramic body 10 adjacent to the first lead portion 21a The distance from the longitudinal end of the ceramic body 10 to the other first lead portion 21a 'means the distance from the second lead portion 21a to the first lead portion 21a of the ceramic body 10, May mean the distance from the side surface S4 to the first lead portion 21a '.

상기 제1 인출부(21a)와 제3 인출부(22a) 사이의 거리(a), 상기 세라믹 본체(10)의 길이 방향 단부에서 상기 제1 인출부(21a)까지의 거리(b), 상기 제3 인출부(22a)의 상기 세라믹 본체의 길이 방향 길이(G1)와 제1 인출부(21a)의 상기 세라믹 본체의 길이 방향 길이(G2) 사이의 관계가 0.235 ≤ (G1+2*G2)/[2*(a+b)] ≤ 2.500를 만족하도록 조절함으로써, 커패시터의 등가 직렬 인덕턴스를 줄일 수 있고, 어쿠스틱 노이즈를 저감할 수 있으며, 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있다.A distance a between the first lead portion 21a and the third lead portion 22a and a distance b from the end portion in the longitudinal direction of the ceramic body 10 to the first lead portion 21a, The relationship between the longitudinal length G1 of the ceramic body of the third lead portion 22a and the longitudinal length G2 of the ceramic body of the first lead portion 21a is 0.235 ≦ (G1 + 2 * G2) / [2 * (a + b)] ≤ 2.500, the equivalent series inductance of the capacitor can be reduced, acoustic noise can be reduced, and a multilayer ceramic capacitor having excellent reliability can be realized.

상기 식((G1+2*G2)/[2*(a+b)])에 의한 값이 0.235 미만일 경우에는 적층 세라믹 커패시터의 등가 직렬 인덕턴스(ESL)가 높아질 수 있다.When the value by the above expression ((G1 + 2 * G2) / [2 * (a + b)]) is less than 0.235, the equivalent series inductance (ESL) of the multilayer ceramic capacitor can be increased.

한편, 상기 식((G1+2*G2)/[2*(a+b)])에 의한 값이 2.500을 초과하는 경우에는 어쿠스틱 노이즈가 증가할 수 있으며, 적층 세라믹 커패시터를 기판에 실장 후 쇼트 불량이 발생할 수 있다.On the other hand, when the value of (G1 + 2 * G2) / [2 * (a + b)] is more than 2.500, the acoustic noise may increase. When the multilayer ceramic capacitor is mounted on the substrate, Failure may occur.

상기 식((G1+2*G2)/[2*(a+b)])에서, 제3 인출부(22a)의 상기 세라믹 본체의 길이 방향 길이(G1)는 어쿠스틱 노이즈와 등가 직렬 인덕턴스(ESL)에 관계가 있으며, 상기 G1의 값이 커질 경우 등가 직렬 인덕턴스(ESL)는 저감되나 어쿠스틱 노이즈가 증가할 수 있다.The longitudinal length G1 of the ceramic body of the third lead portion 22a in the above equation (G1 + 2 * G2) / [2 * (a + b)] is equivalent to the acoustic noise and the equivalent series inductance ESL ). When the value of G1 is increased, the equivalent series inductance (ESL) is reduced, but the acoustic noise can be increased.

또한, 상기 식((G1+2*G2)/[2*(a+b)])에서, 제1 인출부(21a)와 제3 인출부(22a) 사이의 거리(a)는 감소할수록 등가 직렬 인덕턴스(ESL)는 저감되나 어쿠스틱 노이즈가 증가할 수 있다.Further, in the above equation ((G1 + 2 * G2) / [2 * (a + b)]), as the distance a between the first lead portion 21a and the third lead portion 22a decreases, The series inductance (ESL) is reduced but the acoustic noise may increase.

또한, 상기 식((G1+2*G2)/[2*(a+b)])에서, 상기 세라믹 본체(10)의 길이 방향 단부에서 상기 제1 인출부(21a)까지의 거리(b)는 증가할수록 어쿠스틱 노이즈가 저감될 수 있다.The distance b from the longitudinal end of the ceramic body 10 to the first draw-out portion 21a in the above equation ((G1 + 2 * G2) / [2 * (a + b) The acoustic noise can be reduced.

즉, 상기 세라믹 본체(10)의 길이 방향 단부에서 상기 제1 인출부(21a)까지의 거리(b)가 0보다 크고 증가할수록 상기 적층 세라믹 커패시터를 기판에 실장시 상기 적층 세라믹 커패시터의 길이 방향 단부에 도포되는 솔더량이 절대적으로 작아 기판에 전달되는 변위량이 작아지므로, 어쿠스틱 노이즈가 저감될 수 있다.That is, as the distance (b) from the longitudinal end of the ceramic body (10) to the first lead portion (21a) is larger than 0, the lengthwise end of the multilayer ceramic capacitor The amount of solder applied to the substrate is absolutely small and the amount of displacement transmitted to the substrate becomes small, so that the acoustic noise can be reduced.

구체적으로, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 내부전극(21, 22)의 배치가 실장되는 기판에 수직한 형태로서 상기 내부전극(21, 22)은 세라믹 본체(10)의 길이 방향 제1 측면(S3) 및 제2 측면(S4)으로 노출되지 않아 제1 내지 제3 외부전극(31, 32, 33)이 상기 세라믹 본체(10)의 길이 방향 제1 측면(S3) 및 제2 측면(S4)에 배치되지 않으므로, 상기 적층 세라믹 커패시터의 길이 방향 단부에 도포되는 솔더량이 절대적으로 작아 기판에 전달되는 변위량이 작아지므로, 어쿠스틱 노이즈가 저감될 수 있다.Specifically, the multilayer ceramic capacitor according to an embodiment of the present invention has a shape perpendicular to the substrate on which the arrangement of the internal electrodes 21 and 22 is mounted, and the internal electrodes 21 and 22 have a length The first to third external electrodes 31, 32 and 33 are not exposed to the first side surface S3 and the second side surface S4 so that the first side surface S3 and the second side surface S3 of the ceramic body 10, The amount of solder applied to the end portion in the longitudinal direction of the multilayer ceramic capacitor is absolutely small and the amount of displacement transmitted to the substrate becomes small, so that the acoustic noise can be reduced.

반면, 일반적으로 내부전극의 배치가 실장되는 기판에 수직한 적층 세라믹 커패시터의 경우에는 외부전극이 세라믹 본체의 길이 방향 측면에도 배치되기 때문에 어쿠스틱 노이즈가 증가할 수 있다.On the other hand, in the case of a multilayer ceramic capacitor which is generally perpendicular to the substrate on which the arrangement of the internal electrodes is mounted, the acoustic noise may increase because the external electrodes are disposed on the longitudinal side of the ceramic body.

또한, 상기 세라믹 본체(10)의 길이 방향 단부에서 상기 제1 인출부(21a)까지의 거리(b)가 0보다 크기 때문에 세라믹 본체의 소성 시 세라믹 본체의 단부측이 세라믹끼리 결합하므로, 크랙 또는 딜라미네이션 등의 불량 발생이 저감될 수 있다.Since the distance b from the longitudinal end of the ceramic body 10 to the first lead portion 21a is larger than zero, the ceramics are bonded to each other at the end side of the ceramic body during firing of the ceramic body, The occurrence of defects such as delamination can be reduced.

즉, 본 발명의 일 실시형태에 따르면 커패시터의 등가 직렬 인덕턴스를 줄일 수 있고, 어쿠스틱 노이즈를 저감할 수 있도록 하기 위하여 상기 식((G1+2*G2)/[2*(a+b)])에 의한 값이 0.235 이상 2.500 이하의 수치 범위를 만족하도록 조절하는데 특징이 있다.That is, according to an embodiment of the present invention, the equation ((G1 + 2 * G2) / [2 * (a + b)]) can be reduced in order to reduce the equivalent series inductance of the capacitor and reduce the acoustic noise. Is controlled so as to satisfy the numerical range of 0.235 to 2.500.

도 4는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다. 4 is a perspective view showing a multilayer ceramic capacitor according to another embodiment of the present invention.

도 5는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.5 is a perspective view showing a multilayer ceramic capacitor according to another embodiment of the present invention.

도 6은 도 4 및 도 5의 분해 사시도이다.6 is an exploded perspective view of Figs. 4 and 5. Fig.

도 4 내지 도 6을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터에 있어서 상기 제1 내부전극(21)이 상기 세라믹 본체(10)의 두께 방향 제1 주면(S1)으로 노출되는 제2 인출부(21b, 21b')를 더 포함하며, 상기 제2 내부전극(22)이 상기 세라믹 본체(10)의 두께 방향 제1 측면(S1)으로 노출되되 상기 제2 인출부(21b, 21b')와 일정거리 이격되어 배치된 제4 인출부(22b)를 더 포함할 수 있다.4 to 6, in the multilayer ceramic capacitor according to another embodiment of the present invention, the first internal electrode 21 is exposed to the first main surface S1 in the thickness direction of the ceramic body 10 Wherein the second internal electrode 22 is exposed to the first side surface S1 in the thickness direction of the ceramic body 10 and the second lead portions 21b and 21b ' And a fourth lead portion 22b spaced apart from the first lead portion 22b by a predetermined distance.

상기 제2 인출부(21b, 21b')는 상기 제4 인출부(22b)와 각각 이격되어 형성되는 2개의 인출부로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다.The second lead portions 21b and 21b 'may include two lead portions spaced apart from the fourth lead portion 22b. However, the second lead portions 21b and 21b' are not limited thereto.

도 4를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터는 상기 세라믹 본체(10)의 두께 방향 제1 주면(S1)에 제4 내지 제6 외부전극(34, 35, 36)이 더 배치될 수 있다.4, the multilayer ceramic capacitor according to another embodiment of the present invention is characterized in that the fourth to sixth external electrodes 34, 35 and 36 are formed on the first main surface S1 in the thickness direction of the ceramic body 10 .

이 경우, 상기 제4 내지 제6 외부전극(34, 35, 36)은 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결될 수 있다.In this case, the fourth to sixth external electrodes 34, 35, and 36 may be electrically connected to the first and second internal electrodes 21 and 22.

상기 제4 내지 제6 외부전극(34, 35, 36)은 상기 세라믹 본체(10)의 폭 방향 제1 및 제2 측면(S5, S6)에 연장하여 형성될 수 있다.The fourth to sixth external electrodes 34, 35 and 36 may extend to the first and second side surfaces S5 and S6 of the ceramic body 10 in the width direction.

도 5를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터는 상기 세라믹 본체(10)의 두께 방향 제1 주면(S1)에 절연층(41)이 더 배치될 수 있다.Referring to FIG. 5, the multilayer ceramic capacitor according to another embodiment of the present invention may further include an insulating layer 41 on the first main surface S1 in the thickness direction of the ceramic body 10. In FIG.

이 경우, 상기 제2 인출부(21b, 21b')와 상기 제4 인출부(22b)는 상기 세라믹 본체(10)의 두께 방향 제1 주면(S1)으로 노출되나, 상기 절연층(41)에 의해 절연되어 신뢰성 저하의 문제는 발생하지 않는다.In this case, the second lead portions 21b and 21b 'and the fourth lead portions 22b are exposed to the first major surface S1 in the thickness direction of the ceramic body 10, So that the problem of reliability deterioration does not occur.

도 7은 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.7 is a perspective view showing a multilayer ceramic capacitor according to another embodiment of the present invention.

도 8은 도 7의 세라믹 본체를 나타낸 모식도이다.8 is a schematic view showing the ceramic body of Fig.

도 9는 도 8의 분해 사시도이다.Fig. 9 is an exploded perspective view of Fig. 8. Fig.

도 7 내지 도 9를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)을 포함하는 세라믹 본체(110)와 세라믹 본체(110)의 내부에 배치되며, 서로 소정의 간격을 두고 상기 세라믹 본체(110)의 폭 방향 제1 측면(S5)으로 노출되는 제1 인출부(121a, 121a')를 가지는 제1 내부전극(121)과 상기 세라믹 본체(110)의 폭 방향 제1 측면(S5)으로 노출되되 상기 제1 인출부(121a, 121a')와 소정의 간격 이격된 제3 인출부(122a)를 가지는 제2 내부전극(122) 및 상기 세라믹 본체(110)의 폭 방향 제1 측면(S5)에 배치되며, 상기 제1 및 제3 인출부(121a, 121a', 122a)와 각각 연결되는 제1 내지 제3 외부전극(131, 132, 133)을 포함하며, 상기 제1 인출부(121a, 121a')와 제3 인출부(122a) 사이의 거리를 a, 상기 세라믹 본체(110)의 길이 방향 단부에서 상기 제1 인출부(121a, 121a')까지의 거리를 b, 상기 제3 인출부(122a)의 상기 세라믹 본체(110)의 길이 방향 길이를 G1 및 제1 인출부(121a, 121a')의 상기 세라믹 본체(110)의 길이 방향 길이를 G2라 하면, 0.235 ≤ (G1+2*G2)/[2*(a+b)] ≤ 2.500를 만족한다.7 to 9, a multilayer ceramic capacitor 100 according to another embodiment of the present invention includes a ceramic body 110 including a plurality of dielectric layers 111 and a ceramic body 110 disposed inside the ceramic body 110, A first internal electrode 121 having first lead portions 121a and 121a 'exposed to a first side surface S5 in the width direction of the ceramic body 110 at predetermined intervals, A second internal electrode 122 exposed to the first side surface S5 in the width direction and having a third lead portion 122a spaced apart from the first lead portions 121a and 121a ' The first to third external electrodes 131, 132, and 133, which are disposed on the first side surface S5 in the width direction of the substrate 110 and connected to the first and third lead portions 121a, 121a ', and 122a, And a distance between the first lead portions 121a and 121a 'and a third lead portion 122a is a and a distance between the first lead portions 121a and 121b at the longitudinal end of the ceramic body 110 The length of the ceramic body 110 of the third lead portion 122a is G1 and the length of the ceramic body 110 of the first lead portions 121a and 121a ' (G1 + 2 * G2) / [2 * (a + b)]? 2.500.

상기 제1 인출부(121a, 121a')는 상기 제3 인출부(122a)와 각각 이격되어 형성되는 2개의 인출부로 구성될 수 있다.The first lead portions 121a and 121a 'may be formed of two lead portions spaced apart from the third lead portion 122a.

상기 유전체층(111)의 두께는 3μm 이하일 수 있다.The thickness of the dielectric layer 111 may be 3 占 퐉 or less.

상기 제1 내지 제3 외부전극(131, 132, 133)은 상기 세라믹 본체(110)의 폭 방향 제1 및 제2 측면(S5, S6)에 연장하여 형성될 수 있다.The first to third external electrodes 131, 132 and 133 may extend to the first and second side surfaces S5 and S6 of the ceramic body 110 in the width direction.

본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터는 도 7 내지 도 9에 도시된 바와 같이 상기 제1 및 제2 내부전극(121, 122)이 상기 세라믹 본체(110)의 두께 방향 제1 주면(S1)과 제2 주면(S2)에 수평으로 적층된 적층 세라믹 커패시터일 수 있으며, 3단자일 수 있으나 이에 제한되는 것은 아니다.7 to 9, the first and second internal electrodes 121 and 122 are formed on the first major surface S1 (S1) of the ceramic body 110 in the thickness direction, And the second main surface S2, and may be a three-terminal type, but is not limited thereto.

즉, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터는 상기 세라믹 본체 내에 적층된 내부전극이 기판의 실장면에 대하여 수평으로 적층된 형태일 수 있다.That is, in the multilayer ceramic capacitor according to another embodiment of the present invention, the internal electrodes stacked in the ceramic body may be stacked horizontally with respect to the mounting surface of the substrate.

따라서, 도 7을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 7의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의할 수 있으며, 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.Referring to FIG. 7, in the multilayer ceramic capacitor according to another embodiment of the present invention, 'L' direction in FIG. 7, 'W' direction in 'width direction' 'T' direction. Here, 'thickness direction' can be used in the same concept as the direction of stacking up the dielectric layers, that is, the 'lamination direction'.

상기 제1 내부전극 및 제2 내부전극(121, 122)이 상기 세라믹 본체(110)의 폭 방향 제1 측면(S5)으로 교대로 노출됨으로써, 후술하는 바와 같이 RGC (Reverse Geometry Capacitor) 또는 LICC (Low Inductance Chip Capacitor)를 구현할 수 있다.The first internal electrode 121 and the second internal electrode 121 are alternately exposed to the first side surface S5 in the width direction of the ceramic body 110 so that the RGC (Reverse Geometry Capacitor) or the LICC Low Inductance Chip Capacitor).

일반적인 적층 세라믹 전자 부품은 세라믹 본체의 길이 방향으로 서로 마주 보는 측면에 외부 전극이 배치되어 있을 수 있다. In general laminated ceramic electronic parts, external electrodes may be disposed on the side surfaces facing each other in the longitudinal direction of the ceramic body.

이 경우 외부 전극에 교류 인가시 전류의 경로가 길기 때문에 전류 루프가 더 크게 형성될 수 있으며, 유도 자기장의 크기가 커져 인덕턴스가 증가할 수 있다. In this case, when AC is applied to the external electrode, the current path is long, so that the current loop can be formed larger, and the size of the induced magnetic field is increased, and the inductance can be increased.

상기의 문제를 해결하기 위하여, 본 발명의 일 실시형태에 따르면 전류의 경로를 감소시키기 위하여 세라믹 본체(110)의 폭 방향으로 서로 마주 보는 측면(S5, S6) 중 제1 측면(S5)에 제1 내지 제3 외부 전극(131, 132, 133)이 배치될 수 있다.In order to solve the above problem, according to one embodiment of the present invention, in order to reduce the current path, the first side surface S5 of the side surfaces S5 and S6 facing each other in the width direction of the ceramic body 110 1 to the third external electrodes 131, 132, and 133 may be disposed.

또한, 상기 제1 내지 제3 외부 전극(131, 132, 133)은 상기 세라믹 본체(110)의 제1 및 제2 주면(S1, S2)에 연장하여 형성될 수 있다.The first to third external electrodes 131, 132 and 133 may extend to the first and second main surfaces S1 and S2 of the ceramic body 110. [

이 경우, 제1 내지 제3 외부 전극(131, 132, 133) 간의 길이가 작기 때문에 전류 경로가 작아지고, 이로 인하여 전류 루프가 감소하여 인덕턴스를 감소시킬 수 있다. In this case, since the length between the first to third external electrodes 131, 132, and 133 is small, the current path becomes small, thereby reducing the current loop and reducing the inductance.

상술한 바와 같이 상기 제1 내지 제3 외부 전극(131, 132, 133)이 상기 세라믹 본체(110)의 폭 방향으로 서로 마주 보는 측면(S5, S6) 중 제1 측면(S5)에 배치될 수 있으며, 정전 용량 형성을 위하여 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있다.The first to third external electrodes 131, 132 and 133 may be disposed on the first side S5 of the side surfaces S5 and S6 facing each other in the width direction of the ceramic body 110 And may be electrically connected to the first and second internal electrodes 121 and 122 to form a capacitance.

즉, 상기 제1 내지 제2 외부전극(131, 132)은 상기 제1 내부전극(121)과 연결될 수 있으며, 상기 제3 외부전극(133)은 상기 제2 내부전극(122)과 연결될 수 있다. That is, the first and second external electrodes 131 and 132 may be connected to the first internal electrode 121, and the third external electrode 133 may be connected to the second internal electrode 122 .

상기 세라믹 본체(110)의 폭(W)은 상기 폭 방향 제1 측면(S5)과 상기 제2 측면(S6) 사이의 거리이고, 상기 세라믹 본체(110)의 길이(L)는 상기 길이 방향 제1 측면(S3)과 상기 제2 측면(S4) 사이의 거리일 수 있다.The width W of the ceramic body 110 is a distance between the first side surface S5 in the width direction and the second side surface S6 and the length L of the ceramic body 110 is greater than the length L of the ceramic body 110. [ May be a distance between one side (S3) and the second side (S4).

본 발명의 일 실시형태에 따르면, 상기 제1 내지 제3 외부 전극(131, 132, 133)이 형성된 제1 및 제2 측면(S5, S6) 사이의 폭(W)은 상기 세라믹 본체(110)의 길이 방향 제1 측면(S3)과 상기 제2 측면(S4) 사이의 길이(L)보다 짧거나 동일할 수 있다.The width W between the first and second side surfaces S5 and S6 on which the first to third external electrodes 131, 132 and 133 are formed is smaller than the width W of the ceramic body 110. [ (L) between the first side surface (S3) in the longitudinal direction and the second side surface (S4) of the second side surface (S4).

이로 인하여 제1 내지 제3 외부 전극(131, 132, 133) 간의 거리가 작아지기 때문에 전류 경로가 작아지고, 이로써 전류 루프가 감소하여 인덕턴스를 감소시킬 수 있다. As a result, the distance between the first to third external electrodes 131, 132, and 133 becomes small, so that the current path becomes small, thereby reducing the current loop and reducing the inductance.

이처럼 제1 내지 제3 외부 전극(131, 132, 133)을 세라믹 본체(110)의 폭 방향 제1 및 제2 측면(S5, S6)에 형성하여, 상기 세라믹 본체(110)의 폭(W)이 상기 세라믹 본체(110)의 길이(L)보다 짧거나 동일한 적층 세라믹 전자 부품을 RGC (Reverse Geometry Capacitor) 또는 LICC (Low Inductance Chip Capacitor)라 할 수 있다.The first to third external electrodes 131, 132 and 133 are formed on the first and second side faces S5 and S6 of the ceramic body 110 in the width direction so that the width W of the ceramic body 110, A multilayer ceramic electronic component having a length L that is shorter than or equal to the length L of the ceramic body 110 may be referred to as an RGC (Reverse Geometry Capacitor) or a LICC (Low Inductance Chip Capacitor).

본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(100)는 상술한 바와 같이 RGC (Reverse Geometry Capacitor) 또는 LICC (Low Inductance Chip Capacitor)이기 때문에, 기판에 실장시 전류 경로가 짧아지므로 등가 직렬 인덕턴스(ESL)가 낮아지는 효과가 있다.Since the multilayer ceramic capacitor 100 according to another embodiment of the present invention is an RGC (Reverse Geometry Capacitor) or a LICC (Low Inductance Chip Capacitor) as described above, the current path is shortened when the substrate is mounted on the substrate, so that the equivalent series inductance ) Is lowered.

또한, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(100)는 상기 제1 내지 제3 외부 전극(131, 132, 133)이 상기 세라믹 본체(110)의 폭 방향으로 서로 마주 보는 측면(S5, S6) 중 제1 측면(S5)에 배치되므로, 외부전극 사이의 길이가 짧아서 적층 세라믹 커패시터에서 발생된 진동의 기판 전달이 저하되어, 어쿠스틱 노이즈(acoustic noise)를 감소시킬 수 있다.In the multilayer ceramic capacitor 100 according to another embodiment of the present invention, the first, second, and third external electrodes 131, 132, and 133 are disposed on opposite sides S5, S6, the length between the external electrodes is short, and the substrate transfer of the vibration generated in the multilayer ceramic capacitor is lowered, so that the acoustic noise can be reduced.

도 10은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다. 10 is a perspective view showing a multilayer ceramic capacitor according to another embodiment of the present invention.

도 11은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이다.11 is a perspective view showing a multilayer ceramic capacitor according to another embodiment of the present invention.

도 12는 도 10 및 도 11의 분해 사시도이다.12 is an exploded perspective view of Figs. 10 and 11. Fig.

도 10 내지 도 12를 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터에 있어서 상기 제1 내부전극(121)이 상기 세라믹 본체(110)의 폭 방향 제2 측면(S6)으로 노출되는 제2 인출부(121b, 121b')를 더 포함하며, 상기 제2 내부전극(122)이 상기 세라믹 본체(110)의 폭 방향 제2 측면(S6)으로 노출되되 상기 제2 인출부(121b, 121b')와 일정거리 이격되어 배치된 제4 인출부(122b)를 더 포함할 수 있다.10 to 12, in the multilayer ceramic capacitor according to another embodiment of the present invention, the first internal electrode 121 is exposed to the second lateral side S6 of the ceramic body 110 The second internal electrode 122 is exposed to the second side surface S6 in the width direction of the ceramic body 110 and the second lead portions 121b and 121b ' And a fourth lead portion 122b spaced apart from the first lead portion 122b by a predetermined distance.

상기 제2 인출부(121b, 121b')는 상기 제4 인출부(122b)와 각각 이격되어 형성되는 2개의 인출부로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다.The second lead portions 121b and 121b 'may include two lead portions spaced apart from the fourth lead portion 122b, but the present invention is not limited thereto.

도 10을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터는 상기 세라믹 본체(110)의 폭 방향 제2 측면(S6)에 제4 내지 제6 외부전극(134, 135, 136)이 더 배치될 수 있다.10, in the multilayer ceramic capacitor according to another embodiment of the present invention, the fourth to sixth external electrodes 134, 135, and 136 are formed on the second side surface S6 in the width direction of the ceramic body 110 .

이 경우, 상기 제4 내지 제6 외부전극(134, 135, 136)은 상기 제1 및 제2 내부전극(121, 122)과 전기적으로 연결될 수 있다.In this case, the fourth to sixth external electrodes 134, 135 and 136 may be electrically connected to the first and second internal electrodes 121 and 122.

상기 제4 내지 제6 외부전극(134, 135, 136)은 상기 세라믹 본체(110)의 제1 및 제2 주면(S1, S2)에 연장하여 형성될 수 있다.The fourth to sixth external electrodes 134, 135 and 136 may extend to the first and second main surfaces S1 and S2 of the ceramic body 110. [

도 11을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터는 상기 세라믹 본체(110)의 폭 방향 제2 측면(S6)에 절연층(141)이 더 배치될 수 있다.Referring to FIG. 11, the multilayer ceramic capacitor according to another embodiment of the present invention may further include an insulating layer 141 on a second lateral side S6 of the ceramic body 110 in the width direction.

이 경우, 상기 제2 인출부(121b, 121b')와 상기 제4 인출부(122b)는 상기 세라믹 본체(110)의 폭 방향 제2 측면(S6)으로 노출되나, 상기 절연층(141)에 의해 절연되어 신뢰성 저하의 문제는 발생하지 않는다.In this case, the second lead portions 121b and 121b 'and the fourth lead portion 122b are exposed to the second side surface S6 in the width direction of the ceramic body 110, So that the problem of reliability deterioration does not occur.

그 외 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 특징은 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 특징과 동일하므로, 여기서는 생략하도록 한다.Other features of the multilayer ceramic capacitor according to another embodiment of the present invention are the same as those of the multilayer ceramic capacitor according to the embodiment of the present invention described above, and thus will not be described here.

이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법에 대하여 설명하나, 이에 제한되는 것은 아니다.Hereinafter, a method of manufacturing a multilayer ceramic capacitor according to an embodiment of the present invention will be described, but the present invention is not limited thereto.

본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조 방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층을 형성할 수 있다. In the method of manufacturing a multilayer ceramic capacitor according to an embodiment of the present invention, a slurry formed by including a powder such as barium titanate (BaTiO 3 ) is coated on a carrier film and dried to form a plurality of ceramic green sheets Whereby a dielectric layer can be formed.

상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.The ceramic green sheet may be prepared by mixing a ceramic powder, a binder and a solvent to prepare a slurry, and the slurry may be formed into a sheet having a thickness of several micrometers by a doctor blade method.

다음으로, 니켈 입자 평균 크기가 0.1 내지 0.2 μm이며, 40 내지 50 중량부의 니켈 분말을 포함하는 내부전극용 도전성 페이스트를 마련하였다.Next, an internal electrode conductive paste containing nickel powder having an average nickel particle size of 0.1 to 0.2 μm and 40 to 50 parts by weight was prepared.

상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 200 내지 400층 적층하여 액티브층을 형성하고, 상기 액티브층의 상면 또는 하면에 세라믹 그린시트를 적층하여 커버층을 형성함으로써, 서로 마주보는 제1, 제2 주면, 서로 마주보는 제1, 제2 측면 및 서로 마주보는 제1, 제2 단면을 갖는 세라믹 본체를 만들었다. The internal electrode conductive paste is coated on the green sheet by a screen printing method to form internal electrodes, and then 200 to 400 layers are laminated to form an active layer, and a ceramic green sheet is laminated on the upper or lower surface of the active layer By forming the cover layer, a ceramic body having first and second main surfaces facing each other, first and second facing surfaces facing each other, and first and second surfaces facing each other were made.

다음으로, 상기 세라믹 본체의 폭 방향 제1 측면에 제1 내지 제3 외부전극을 형성할 수 있다. Next, first to third external electrodes may be formed on the first side surface in the width direction of the ceramic body.

이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail by way of examples, but the present invention is not limited thereto.

실험예Experimental Example

본 발명의 실시 예와 비교 예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었다.The multilayer ceramic capacitor according to the embodiment and the comparative example of the present invention was produced as follows.

티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 1.8 ㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련한다.A slurry containing a powder such as barium titanate (BaTiO 3 ) is coated on a carrier film and dried to prepare a plurality of ceramic green sheets having a thickness of 1.8 탆.

다음으로, 상기 세라믹 그린 시트 상에 스크린을 이용하여 니켈 내부 전극용 도전성 페이스트를 도포하여 내부 전극을 형성한다.Next, a conductive paste for a nickel internal electrode is coated on the ceramic green sheet using a screen to form an internal electrode.

상기 세라믹 그린 시트를 약 200 층으로 적층하되, 내부 전극이 형성되지 않은 세라믹 그린 시트를 내부 전극이 형성된 세라믹 그린 시트의 하부에서 상부보다 더 많이 적층을 하였다. 이 적층체를 85 ℃에서 1000 kgf/cm2 압력 조건으로 등압 압축성형(isostatic pressing) 하였다.The ceramic green sheets without the internal electrodes were stacked in the lower part of the ceramic green sheet having the internal electrodes formed thereon in a thickness of about 200 layers. This laminate was subjected to isostatic pressing under a pressure of 1000 kgf / cm 2 at 85 ° C.

압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 230 ℃, 60 시간 유지하여 탈바인더를 진행하였다.The pressed ceramic laminate was cut into individual chips, and the cut chips were maintained at 230 DEG C for 60 hours in an atmospheric environment to carry out the binder removal.

*이후, 1200 ℃에서 내부 전극이 산화되지 않도록 Ni/NiO 평형 산소 분압 보다 낮은 10-11 내지 10-10 atm의 산소분압하 환원분위기에서 소성하였다. 소성 후 적층 칩 커패시터의 칩 사이즈는 길이×폭(L×W)은 약 1.0 mm ×0.5 mm(L×W, 1005 사이즈)이었다. 여기서, 제작 공차는 길이×폭(L×W)으로 ±0.1 mm 내의 범위로 정하였고, 이를 만족하면서 실험하여 기판 실장 후 쇼트 불량 발생 여부, 등가 직렬 인덕턴스(ESL) 및 어쿠스틱 노이즈 측정 테스트를 실시하였다.* Thereafter, it was fired in a reducing atmosphere at an oxygen partial pressure of 10 -11 to 10 -10 atm lower than the Ni / NiO equilibrium oxygen partial pressure so that the internal electrode was not oxidized at 1200 ° C. The chip size of the multilayer chip capacitor after firing had a length × width (L × W) of about 1.0 mm × 0.5 mm (L × W, 1005 size). In this case, the fabrication tolerance was set within the range of ± 0.1 mm in length × width (L × W), and the test was conducted while satisfying the above conditions, and the test was performed to determine whether short failure occurred, equivalent serial inductance (ESL), and acoustic noise .

각 시험은 샘플 시료 100개에 대하여 수행되었다.Each test was performed on 100 sample samples.

상기 어쿠스틱 노이즈 측정값이 30dB 이하인 경우를 양호로 판단하였으며, 등가 직렬 인덕턴스(ESL) 값은 60 pH 이하인 경우를 양호로 판단하였다.When the acoustic noise measurement value was 30 dB or less, it was judged to be good, and when the equivalent series inductance (ESL) value was 60 pH or less, it was judged to be good.

아래 표 1에서는 상기 제1 인출부(21a)와 제3 인출부(22a) 사이의 거리(a), 상기 세라믹 본체(10)의 길이 방향 단부에서 상기 제1 인출부(21a)까지의 거리(b), 상기 제3 인출부(22a)의 상기 세라믹 본체의 길이 방향 길이(G1)와 제1 인출부(21a)의 상기 세라믹 본체의 길이 방향 길이(G2) 사이의 관계식((G1+2*G2)/[2*(a+b)])의 값에 따른 커패시터의 기판 실장 후 쇼트 불량 발생 여부, 등가 직렬 인덕턴스(ESL) 및 어쿠스틱 노이즈 측정값을 나타내었다.In Table 1, a distance a between the first draw-out portion 21a and the third draw-out portion 22a, a distance from the longitudinal end of the ceramic body 10 to the first draw-out portion 21a (G1 + 2 *) between the longitudinal length G1 of the ceramic body of the third lead portion 22a and the longitudinal length G2 of the ceramic body of the first lead portion 21a, G2) / [2 * (a + b)]), the equivalent series inductance (ESL), and acoustic noise measurement value after the substrate is mounted on the capacitor.

Figure 112016099873232-pat00001
Figure 112016099873232-pat00001

×: 불량율 50% 이상X: Defect rate 50% or more

△: 불량율 1%~50%?: Defect rate 1% to 50%

○: 불량율 0.01%~1%○: Defect rate 0.01% ~ 1%

◎: 불량율 0.01% 미만?: Defect rate less than 0.01%

* : 비교예*: Comparative Example

상기 표 1을 참조하면, 시료 1 내지 11, 15 내지 20 및 23 내지 27의 경우 상기 관계식 (G1+2*G2)/[2*(a+b)]의 값이 0.235 ≤ (G1+2*G2)/[2*(a+b)] ≤ 2.500를 만족하는 경우로서 어쿠스틱 노이즈가 저감되고, 등가 직렬 인덕턴스(ESL)도 저감되며 커패시터를 기판에 실장 후에도 쇼트 불량 문제가 없음을 알 수 있다.(G1 + 2 * G2) / [2 * (a + b)] in the case of Samples 1 to 11, 15 to 20 and 23 to 27 is 0.235? G2) / [2 * (a + b)]? 2.500, the acoustic noise is reduced and the equivalent series inductance (ESL) is also reduced. There is no problem of short failure even after the capacitor is mounted on the substrate.

반면, 상기 본 발명의 수치 범위를 벗어나는 비교예인 시료 12 내지 14, 21 및 22의 경우에는 커패시터를 기판에 실장 후 쇼트 불량 문제가 있음을 알 수 있으며, 어쿠스틱 노이즈도 증가함을 알 수 있다.On the other hand, in the case of Samples 12 to 14, 21 and 22, which are comparative examples deviating from the numerical range of the present invention, it can be seen that there is a short defect problem after the capacitor is mounted on the substrate, and the acoustic noise also increases.

또한, 상기 본 발명의 수치 범위를 벗어나는 비교예인 시료 28 내지 30의 경우에는 등가 직렬 인덕턴스(ESL)가 증가하여 문제가 있음을 알 수 있다.In addition, in the case of the samples Nos. 28 to 30, which are comparative examples deviating from the numerical range of the present invention, the equivalent series inductance (ESL) increases.

적층 세라믹 커패시터의 실장 기판The mounting substrate of the multilayer ceramic capacitor

도 13은 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.13 is a perspective view showing a state in which the multilayer ceramic capacitor of FIG. 1 is mounted on a printed circuit board.

도 14는 도 7의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.14 is a perspective view showing a state in which the multilayer ceramic capacitor of Fig. 7 is mounted on a printed circuit board.

도 13을 참조하면, 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터(1)의 실장 기판(200)은 적층 세라믹 커패시터(1)가 수직하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 내지 제3 전극 패드(221, 222, 223)를 포함한다.13, a mounting substrate 200 of a multilayer ceramic capacitor 1 according to another embodiment of the present invention includes a printed circuit board 210 mounted so that the multilayer ceramic capacitor 1 is vertical, 210 and 210, and first to third electrode pads 221, 222, and 223 spaced from each other.

이때, 적층 세라믹 커패시터(1)는 외부 전극(31, 32, 33)이 각각 제1 내지 제3 전극 패드(221, 222, 223) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.At this time, the multilayer ceramic capacitor 1 is electrically connected to the printed circuit board (not shown) by the solder 230 in a state where the external electrodes 31, 32 and 33 are placed in contact with the first to third electrode pads 221, 222 and 223, 210, respectively.

위와 같이 적층 세라믹 커패시터(1)가 인쇄회로기판(210)에 실장된 상태에서 전압을 인가하면 어쿠스틱 노이즈가 발생할 수 있다.Acoustic noise may occur when a voltage is applied while the multilayer ceramic capacitor 1 is mounted on the printed circuit board 210 as described above.

이때, 제1 내지 제3 전극 패드(221, 222, 223)의 크기는 적층 세라믹 커패시터(1)의 외부 전극과 제1 내지 제3 전극 패드(221, 222, 223)를 연결하는 솔더(230)의 양을 결정하는 지표가 될 수 있으며, 이러한 솔더(230)의 양에 따라 어쿠스틱 노이즈의 크기가 조절될 수 있다.The size of the first to third electrode pads 221, 222 and 223 is equal to the size of the solder 230 connecting the external electrodes of the multilayer ceramic capacitor 1 and the first to third electrode pads 221, 222 and 223, And the magnitude of the acoustic noise can be adjusted according to the amount of the solder 230.

상기 적층 세라믹 커패시터(1)에서 상기 세라믹 본체(10)의 길이 방향 단부에서 상기 제1 인출부(21a)까지의 거리(b)가 0보다 크고 증가할수록 상기 적층 세라믹 커패시터를 기판에 실장시 상기 적층 세라믹 커패시터의 길이 방향 단부에 도포되는 솔더량이 절대적으로 작아 기판에 전달되는 변위량이 작아지므로, 어쿠스틱 노이즈가 저감될 수 있다.As the distance (b) from the longitudinal end of the ceramic body (10) to the first lead portion (21a) in the multilayer ceramic capacitor (1) is larger than 0 and the multilayer ceramic capacitor is mounted on the substrate, The amount of solder applied to the longitudinal end portion of the ceramic capacitor is absolutely small and the amount of displacement transmitted to the substrate becomes small, so that the acoustic noise can be reduced.

구체적으로, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터(1)의 실장 기판(200)은 상기 내부전극(21, 22)의 배치가 실장되는 기판에 수직한 형태로서 상기 내부전극(21, 22)은 세라믹 본체(10)의 길이 방향 제1 측면(S3) 및 제2 측면(S4)으로 노출되지 않아 제1 내지 제3 외부전극(31, 32, 33)이 상기 세라믹 본체(10)의 길이 방향 제1 측면(S3) 및 제2 측면(S4)에 배치되지 않으므로, 상기 적층 세라믹 커패시터의 길이 방향 단부에 도포되는 솔더량이 절대적으로 작아 기판에 전달되는 변위량이 작아지므로, 어쿠스틱 노이즈가 저감될 수 있다.Specifically, the mounting substrate 200 of the multilayer ceramic capacitor 1 according to another embodiment of the present invention includes the internal electrodes 21 and 22 Are exposed to the first side surface S3 and the second side surface S4 in the longitudinal direction of the ceramic body 10 so that the first to third external electrodes 31, Since the amount of solder applied to the end portion in the longitudinal direction of the multilayer ceramic capacitor is absolutely small and the amount of displacement transmitted to the substrate is small since the first and second side surfaces S3 and S4 are not disposed on the first side surface S3 and the second side surface S4, have.

반면, 일반적으로 내부전극의 배치가 실장되는 기판에 수직한 적층 세라믹 커패시터의 경우에는 외부전극이 세라믹 본체의 길이 방향 측면에도 배치되기 때문에 어쿠스틱 노이즈가 증가할 수 있다.On the other hand, in the case of a multilayer ceramic capacitor which is generally perpendicular to the substrate on which the arrangement of the internal electrodes is mounted, the acoustic noise may increase because the external electrodes are disposed on the longitudinal side of the ceramic body.

도 14를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 적층 세라믹 커패시터(100)가 수평하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 내지 제3 전극 패드(221, 222, 223)를 포함한다.14, the mounting substrate 200 of the multilayer ceramic capacitor 100 according to the present embodiment includes a printed circuit board 210 on which the multilayer ceramic capacitor 100 is mounted so as to be horizontal, And first to third electrode pads 221, 222, and 223 spaced apart from each other on the upper surface.

이때, 적층 세라믹 커패시터(100)는 외부 전극(131, 132, 133)이 각각 제1 내지 제3 전극 패드(221, 222, 223) 위에 접촉되게 위치한 상태에서 솔더(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.At this time, the multilayer ceramic capacitor 100 is electrically connected to the printed circuit board (not shown) by the solder 230 in a state where the external electrodes 131, 132, and 133 are in contact with the first to third electrode pads 221, 222, 210, respectively.

적층 세라믹 커패시터(100)가 인쇄회로기판(210)에 실장된 상태에서 적층 세라믹 커패시터(100)의 폭 방향 측면에 형성된 제1 내지 제3 외부 전극에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 세라믹 본체(110)는 두께 방향으로 팽창과 수축을 하게 되고, 제1 내지 제3 외부 전극은 포아송 효과(Poisson effect)에 의해 세라믹 본체(110)의 두께 방향의 팽창과 수축과는 반대로 수축과 팽창을 하게 된다. When a voltage having a different polarity is applied to the first to third external electrodes formed on the side surface in the width direction of the multilayer ceramic capacitor 100 in a state where the multilayer ceramic capacitor 100 is mounted on the printed circuit board 210, The ceramic body 110 expands and contracts in the thickness direction due to the inverse piezoelectric effect of the ceramic body 110. The first to third external electrodes are formed by the Poisson effect so that the thickness of the ceramic body 110 Contraction and expansion contrary to expansion and contraction of the direction.

상기 수축과 팽창은 구체적으로, 적층 세라믹 커패시터의 두께 방향으로 약 20 nm의 변위로 발생하며, 길이 방향으로 약 4 nm 및 폭 방향으로 약 2 nm의 변위로 발생하게 된다.Specifically, the shrinkage and expansion occur at a displacement of about 20 nm in the thickness direction of the multilayer ceramic capacitor and occur at a displacement of about 4 nm in the longitudinal direction and about 2 nm in the width direction.

여기서, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 제1 내지 제3 외부전극이 적층 세라믹 커패시터의 폭 방향인 세라믹 본체의 측면에 형성되기 때문에, 수축 및 팽창의 변위가 최소가 되어, 어쿠스틱 노이즈를 저감할 수 있게 된다.In the multilayer ceramic capacitor according to the embodiment of the present invention, since the first to third external electrodes are formed on the side surface of the ceramic body in the width direction of the multilayer ceramic capacitor, the displacement of shrinkage and expansion is minimized, Can be reduced.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.The present invention is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited only by the appended claims. It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.

1, 100 ; 적층 세라믹 커패시터 10, 110 ; 세라믹 본체
11, 111 ; 유전체층
21, 22, 121, 122 ; 제1 및 제2 내부 전극
21a, 21a', 121a, 121a' ; 제1 인출부
21b, 21b', 121b, 121b' ; 제2 인출부
22a, 122a ; 제3 인출부 22b, 122b ; 제4 인출부
31, 32, 33, 131, 132, 133 ; 제1 내지 제3 외부 전극
34, 35, 36, 134, 135, 136 ; 제4 내지 제6 외부 전극
200 ; 실장 기판 210 ; 인쇄회로기판
221, 222, 223 ; 제1 내지 제3 전극 패드
230 ; 솔더1, 100; A multilayer ceramic capacitor 10, 110; Ceramic body
11, 111; Dielectric layer
21, 22, 121, 122; The first and second internal electrodes
21a, 21a ', 121a, 121a'; The first draw-
21b, 21b ', 121b, 121b'; The second draw-
22a, 122a; Third take-out portions 22b, 122b; The fourth draw-
31, 32, 33, 131, 132, 133; The first to third external electrodes
34, 35, 36, 134, 135, 136; The fourth to sixth external electrodes
200; A mounting substrate 210; Printed circuit board
221, 222, 223; The first to third electrode pads
230; Solder

Claims (20)

복수의 유전체층을 포함하는 세라믹 바디;
상기 세라믹 바디의 내부에 배치되며, 폭 방향 제1 측면으로 노출되되 길이 방향 일측으로 노출되지 않는 제1 내부전극;
상기 세라믹 바디의 내부에 배치되며, 폭 방향 상기 제1 측면으로 노출되되 길이 방향 일측으로 노출되지 않는 제2 내부전극; 및
상기 세라믹 바디의 상기 제1 측면에 배치되는 제1 내지 제3 외부전극을 포함하며,
상기 복수의 유전체층, 제1 및 제2 내부전극은 상기 세라믹 바디의 하면에 수평하게 적층되되, 상기 제1 내부전극은 서로 소정의 간격을 두고 상기 세라믹 바디의 폭 방향 상기 제1 측면으로 노출되는 제1 노이즈 조절부를 포함하며, 상기 제2 내부전극은 상기 세라믹 바디의 폭 방향 상기 제1 측면으로 노출되되 상기 제1 노이즈 조절부와 소정의 간격 이격된 제3 노이즈 조절부를 포함하며, 상기 제1 노이즈 조절부와 제3 노이즈 조절부 사이의 거리와 상기 세라믹 바디의 길이 방향 단부에서 상기 제1 노이즈 조절부까지의 거리 및 상기 제1 노이즈 조절부와 제3 노이즈 조절부의 상기 세라믹 바디의 길이 방향 길이를 조절하여 어쿠스틱 노이즈를 조절하고, 상기 제1 노이즈 조절부는 세라믹 바디의 길이 방향 일측에서 소정 간격 이격된 적층 세라믹 커패시터.
A ceramic body including a plurality of dielectric layers;
A first internal electrode disposed inside the ceramic body, the first internal electrode being exposed at a first lateral side in the width direction and not exposed to one side in the longitudinal direction;
A second internal electrode disposed inside the ceramic body and exposed to the first side in the width direction and not exposed to one side in the longitudinal direction; And
And first to third external electrodes disposed on the first side surface of the ceramic body,
Wherein the plurality of dielectric layers, the first and second internal electrodes are stacked horizontally on the lower surface of the ceramic body, the first internal electrodes being spaced apart from each other by a predetermined distance, Wherein the second internal electrode includes a third noise control unit that is exposed to the first side surface in the width direction of the ceramic body and is spaced apart from the first noise control unit by a predetermined distance, The distance between the adjusting part and the third noise adjusting part, the distance from the longitudinal end of the ceramic body to the first noise adjusting part, and the length of the ceramic body of the first noise adjusting part and the third noise adjusting part, And the first noise adjusting unit adjusts the acoustic noise by adjusting the thickness of the ceramic body .
삭제delete 삭제delete 제1항에 있어서,
상기 제1 노이즈 조절부와 제3 노이즈 조절부 사이의 거리를 a, 상기 세라믹 바디의 길이 방향 단부에서 상기 제1 노이즈 조절부까지의 거리를 b, 상기 제3 노이즈 조절부의 상기 세라믹 바디의 길이 방향 길이를 G1 및 제1 노이즈 조절부의 상기 세라믹 바디의 길이 방향 길이를 G2라 하면, 0.275 ≤ (G1+G2)/(a+b) ≤ 1.875를 만족하는 적층 세라믹 커패시터.
The method according to claim 1,
A distance between the first noise control unit and the third noise control unit is a, a distance from the longitudinal end of the ceramic body to the first noise control unit is b, a length of the ceramic body of the third noise control unit in the length direction (G1 + G2) / (a + b) < / = 1.875, where G1 is the length of the first noise regulator, and G2 is the longitudinal length of the ceramic body of the first noise regulator.
제1항에 있어서,
상기 제1 노이즈 조절부와 제3 노이즈 조절부 사이의 거리를 a, 상기 세라믹 바디의 길이 방향 단부에서 상기 제1 노이즈 조절부까지의 거리를 b, 상기 제3 노이즈 조절부의 상기 세라믹 바디의 길이 방향 길이를 G1 및 제1 노이즈 조절부의 상기 세라믹 바디의 길이 방향 길이를 G2라 하면, 0.235 ≤ (G1+2*G2)/[2*(a+b)] ≤ 2.500를 만족하는 적층 세라믹 커패시터.
The method according to claim 1,
A distance between the first noise control unit and the third noise control unit is a, a distance from the longitudinal end of the ceramic body to the first noise control unit is b, a length of the ceramic body of the third noise control unit in the length direction (G1 + 2 * G2) / [2 * (a + b)] ≤ 2.500, where G1 is the length of the first noise regulator, and G2 is the length in the longitudinal direction of the ceramic body of the first noise regulator.
제1항에 있어서,
상기 제1 내지 제3 외부전극은 상기 제1 노이즈 조절부 또는 제3 노이즈 조절부와 연결된 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first to third external electrodes are connected to the first noise control unit or the third noise control unit.
제1항에 있어서,
상기 제1 내부전극은 상기 세라믹 바디의 상기 제1 측면과 마주보는 타 측면으로 노출되는 제2 노이즈 조절부를 더 포함하며, 상기 제2 내부전극은 상기 세라믹 바디의 상기 타 측면으로 노출되되 상기 제2 노이즈 조절부와 일정거리 이격되어 배치된 제4 노이즈 조절부를 더 포함하는 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the first internal electrode is exposed to the other side of the ceramic body and the second internal electrode is exposed to the other side of the ceramic body and the second internal electrode is exposed to the other side of the ceramic body, And a fourth noise control unit disposed at a predetermined distance from the noise control unit.
제7항에 있어서,
상기 세라믹 바디의 상기 타 측면에는 절연층이 더 배치된 적층 세라믹 커패시터.
8. The method of claim 7,
And an insulating layer is further disposed on the other side surface of the ceramic body.
제7항에 있어서,
상기 세라믹 바디의 상기 타 측면에 배치되며, 상기 제2 및 제4 노이즈 조절부와 각각 연결되는 제4 내지 제6 외부전극을 더 포함하는 적층 세라믹 커패시터.
8. The method of claim 7,
And fourth to sixth external electrodes disposed on the other side of the ceramic body and connected to the second and fourth noise control units, respectively.
제1항에 있어서,
상기 유전체층의 두께는 3 μm 이하인 적층 세라믹 커패시터.
The method according to claim 1,
Wherein the dielectric layer has a thickness of 3 占 퐉 or less.
복수의 유전체층을 포함하는 세라믹 바디;
상기 세라믹 바디의 내부에 배치되며, 두께 방향 상면으로 노출되되 길이 방향 일측으로 노출되지 않는 제1 내부전극;
상기 세라믹 바디의 내부에 배치되며, 두께 방향 상면으로 노출되되 길이 방향 일측으로 노출되지 않는 제2 내부전극; 및
상기 세라믹 바디의 상기 두께 방향 상면에 배치되는 제1 내지 제3 외부전극을 포함하며,
상기 복수의 유전체층, 제1 및 제2 내부전극은 상기 세라믹 바디의 하면에 수평하게 적층되되, 상기 제1 내부전극은 서로 소정의 간격을 두고 상기 세라믹 바디의 두께 방향 상면으로 노출되는 제1 노이즈 조절부를 포함하며, 상기 제2 내부전극은 상기 세라믹 바디의 두께 방향 상면으로 노출되되 상기 제1 노이즈 조절부와 소정의 간격 이격된 제3 노이즈 조절부를 포함하며, 상기 제1 노이즈 조절부와 제3 노이즈 조절부 사이의 거리와 상기 세라믹 바디의 길이 방향 단부에서 상기 제1 노이즈 조절부까지의 거리 및 상기 제1 노이즈 조절부와 제3 노이즈 조절부의 상기 세라믹 바디의 길이 방향 길이를 조절하여 어쿠스틱 노이즈를 조절하고, 상기 제1 노이즈 조절부는 세라믹 바디의 길이 방향 일측에서 소정 간격 이격된 적층 세라믹 커패시터.
A ceramic body including a plurality of dielectric layers;
A first internal electrode disposed inside the ceramic body, the first internal electrode exposed in an upper surface in the thickness direction and not exposed to one side in the longitudinal direction;
A second internal electrode disposed inside the ceramic body and exposed to an upper surface in the thickness direction and not exposed to one side in the longitudinal direction; And
And first to third external electrodes disposed on an upper surface of the ceramic body in the thickness direction,
Wherein the plurality of dielectric layers, the first and second internal electrodes are stacked horizontally on the lower surface of the ceramic body, wherein the first internal electrodes are spaced apart from each other by a first noise control Wherein the second internal electrode includes a third noise control unit that is exposed at an upper surface of the ceramic body in the thickness direction and spaced apart from the first noise control unit by a predetermined distance, The distance between the adjuster and the lengthwise end of the ceramic body and the length of the first noise adjusting part and the length of the ceramic body of the third noise adjusting part to adjust the acoustic noise And the first noise control unit is spaced apart from a predetermined distance on one side of the longitudinal direction of the ceramic body.
삭제delete 삭제delete 제11항에 있어서,
상기 제1 노이즈 조절부와 제3 노이즈 조절부 사이의 거리를 a, 상기 세라믹 바디의 길이 방향 단부에서 상기 제1 노이즈 조절부까지의 거리를 b, 상기 제3 노이즈 조절부의 상기 세라믹 바디의 길이 방향 길이를 G1 및 제1 노이즈 조절부의 상기 세라믹 바디의 길이 방향 길이를 G2라 하면, 0.275 ≤ (G1+G2)/(a+b) ≤ 1.875를 만족하는 적층 세라믹 커패시터.
12. The method of claim 11,
A distance between the first noise control unit and the third noise control unit is a, a distance from the longitudinal end of the ceramic body to the first noise control unit is b, a length of the ceramic body of the third noise control unit in the length direction (G1 + G2) / (a + b) < / = 1.875, where G1 is the length of the first noise regulator, and G2 is the longitudinal length of the ceramic body of the first noise regulator.
제11항에 있어서,
상기 제1 노이즈 조절부와 제3 노이즈 조절부 사이의 거리를 a, 상기 세라믹 바디의 길이 방향 단부에서 상기 제1 노이즈 조절부까지의 거리를 b, 상기 제3 노이즈 조절부의 상기 세라믹 바디의 길이 방향 길이를 G1 및 제1 노이즈 조절부의 상기 세라믹 바디의 길이 방향 길이를 G2라 하면, 0.235 ≤ (G1+2*G2)/[2*(a+b)] ≤ 2.500를 만족하는 적층 세라믹 커패시터.
12. The method of claim 11,
A distance between the first noise control unit and the third noise control unit is a, a distance from the longitudinal end of the ceramic body to the first noise control unit is b, a length of the ceramic body of the third noise control unit in the length direction (G1 + 2 * G2) / [2 * (a + b)] ≤ 2.500, where G1 is the length of the first noise regulator, and G2 is the length in the longitudinal direction of the ceramic body of the first noise regulator.
제11항에 있어서,
상기 제1 내지 제3 외부전극은 상기 제1 노이즈 조절부 또는 제3 노이즈 조절부와 연결된 적층 세라믹 커패시터.
12. The method of claim 11,
Wherein the first to third external electrodes are connected to the first noise control unit or the third noise control unit.
제11항에 있어서,
상기 제1 내부전극은 상기 세라믹 바디의 상기 두께 방향 상면과 마주보는 타 측면으로 노출되는 제2 노이즈 조절부를 더 포함하며, 상기 제2 내부전극은 상기 세라믹 바디의 상기 타 측면으로 노출되되 상기 제2 노이즈 조절부와 일정거리 이격되어 배치된 제4 노이즈 조절부를 더 포함하는 적층 세라믹 커패시터.
12. The method of claim 11,
Wherein the first internal electrode is exposed to the other side of the ceramic body and the second internal electrode is exposed to the other side of the ceramic body facing the thicknesswise upper surface of the ceramic body, And a fourth noise control unit disposed at a predetermined distance from the noise control unit.
제17항에 있어서,
상기 세라믹 바디의 상기 타 측면에는 절연층이 더 배치된 적층 세라믹 커패시터.
18. The method of claim 17,
And an insulating layer is further disposed on the other side surface of the ceramic body.
제17항에 있어서,
상기 세라믹 바디의 상기 타 측면에 배치되며, 상기 제2 및 제4 노이즈 조절부와 각각 연결되는 제4 내지 제6 외부전극을 더 포함하는 적층 세라믹 커패시터.
18. The method of claim 17,
And fourth to sixth external electrodes disposed on the other side of the ceramic body and connected to the second and fourth noise control units, respectively.
제11항에 있어서,
상기 유전체층의 두께는 3 μm 이하인 적층 세라믹 커패시터.
12. The method of claim 11,
Wherein the dielectric layer has a thickness of 3 占 퐉 or less.
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