KR101928253B1 - Method of Manufacturing Power Semiconductor Device - Google Patents

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양하용
박승식
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Abstract

본 발명은 트렌치 모스펫 타입의 전력 반도체 소자의 제조 방법에 관한 것으로, 이온 주입 순서를 변경하고 RTP 공정을 수행함으로써, 에미터 전극 주변에 형성되는 고농도 N형 소스 영역 및 P형 도핑 영역에 대해 원하는 도핑 영역의 깊이를 확보하고, 이에 따라 안정적인 동작 영역 (Reverse Bias Safety Operation Area, RBSOA) 확보 할 수 있는 전력 반도체 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a power semiconductor device of a trench MOSFET type. By changing the ion implantation sequence and performing an RTP process, a high doping N-type source region and a P- The present invention relates to a method of manufacturing a power semiconductor device capable of securing a depth of a region and thus ensuring a stable operation region (Reverse Bias Safety Operation Area, RBSOA).

Description

전력 반도체 소자의 제조 방법{Method of Manufacturing Power Semiconductor Device}TECHNICAL FIELD [0001] The present invention relates to a method of manufacturing a power semiconductor device,

본 발명은 전력 반도체 소자 및 제조 방법에 관한 것으로, IEGT(Injection Enhanced Gate Transistor)의 구조를 개선하여 종래 대비 전기장(E-field)의 세기를 감소시킴으로써 항복 전압을 유지하고 게이트 캐패시턴스를 줄이며, 그에 따라 에너지 소모가 작고 스위칭 성능을 향상시킬 수 있는 전력 반도체 소자의 제조 방법에 관한 것이다.[0001] The present invention relates to a power semiconductor device and a manufacturing method thereof, which improves the structure of an IEGT (Injection Enhanced Gate Transistor) to reduce the strength of an electric field (E-field) To a method of manufacturing a power semiconductor device capable of reducing energy consumption and improving switching performance.

파워 일렉트로닉스(Power Electronics: 전력 전자공학) 분야에 있어서는, 전원기기의 소형화·고성능화가 강력히 요구되고 있다. 이 요구를 받아 전력용 반도체 장치에서는 고내압·대전류화와 더불어, 저손실화나 저노이즈화에 대한 성능 개선이 이루어지고 있다. 이러한 상황 하에서, 낮은 온(ON)전압 특성을 가지며, 동시에 턴오프(Turn-off) 손실의 저감이 가능한 소자로서, IGBT(Insulated Gate Bipolar Transistor)를 개량한 IEGT(Injection Enhanced Gate Transistor)가 주목받고 있다.In the field of power electronics (power electronics), there is a strong demand for miniaturization and high performance of power supply devices. In response to this demand, the power semiconductor device has been improved in performance for low loss and low noise as well as for high breakdown voltage and large current. Under such circumstances, an IEGT (Injection Enhanced Gate Transistor) having an improved IGBT (Insulated Gate Bipolar Transistor) has attracted attention as an element having a low ON voltage characteristic and capable of reducing a turn-off loss at the same time have.

특히, 최근 공개된 종래 기술들은 IEGT의 BVCES(Breakdown Voltage Colloector-Emiiter, specified with zero gate emitter voltage)를 확보하기 위하여 IEGT의 플로팅(Floating) 간격을 최소화하거나 에피층(Epi Layer)의 비저항(Resistivity) 값을 증가시켜 콜렉터-에미터 사이의 항복 전압인 BVCES를 확보하는 기술 구성을 개시하고 있다.Particularly, in order to secure the breakdown voltage colloctor-emitter (BV CES) of the IEGT, the conventional techniques disclosed in recent years minimize the floating interval of the IEGT or reduce the resistivity of the Epi layer ) Value to increase the BV CES , which is the breakdown voltage between the collector and the emitter.

그러나 이와 같은 종래 기술들은 플로팅 효과를 감소시켜 Vce(sat) (Collector-Emiiter Saturation voltage)를 증가시키거나 에피층(Epi Layer)의 두께를 증가시켜 스위칭 성능을 감소시키는 문제점이 있었다.However, such conventional techniques have a problem in that the floating effect is reduced to increase V ce (sat) (Collector-Emitting Saturation voltage) or increase the thickness of the Epi layer to reduce the switching performance.

미국 등록 특허 제 6,809,349 호U. S. Patent No. 6,809, 미국 등록 특허 제 7,038,273 호U.S. Patent No. 7,038,273 미국 등록 특허 제 7,078,740 호U.S. Patent No. 7,078,740

본 발명은 상기와 같은 종래 기술이 갖는 문제점을 해결하며 BVCES를 유지하고, 게이트 캐패시턴스를 줄이며, 그에 따라 파워 에너지 소모가 작고, 향상된 스위칭 성능을 제공할 수 있는 전력 반도체 소자의 제조 방법을 제공하고자 한다.The present invention provides a method of manufacturing a power semiconductor device that solves the problems of the related art as described above and can maintain the BV CES , reduce the gate capacitance, thereby reducing power consumption and providing improved switching performance do.

본 발명의 일 측면에 따른 전력 반도체 소자의 제조 방법은 기판에 복수의 트렌치를 형성하는 단계; 상기 트렌치에 게이트 절연막 및 게이트 전극을 형성하는 단계; 상기 기판에 P형 도펀트를 이온 주입하여 P형 베이스 영역을 형성하는 단계; 상기 P형 베이스 영역에 고농도의 P형 도펀트를 1차 이온 주입하는 단계; 상기 1차 이온 주입 후 급속 어닐링하는 단계; 상기 기판 상에 고농도의 N형 도펀트를 이온 주입하여 고농도 N형 소스 영역을 형성하는 단계; 상기 기판 상에 층간 절연막을 증착하고 패터닝하여 층간 절연막 패턴을 형성하는 단계; 상기 절연막 패턴 사이에 고농도의 P형 도펀트를 2차 이온 주입하는 단계; 상기 P형 베이스 영역에 고농도 P형 도핑 영역을 형성하는 단계; 상기 기판 상에 상기 고농도 N형 소스 영역 및 고농도 P형 도핑 영역과 접하는 에미터 전극을 형성하는 단계; 상기 에미터 전극 상에 패시베이션 절연막을 형성하는 단계; 상기 기판 하면에 고농도의 P형 도펀트를 이온 주입하여 컬렉터 영역을 형성하는 단계; 및 상기 컬렉터 영역 하면에 드레인 전극을 형성하는 단계;를 포함한다.A method of manufacturing a power semiconductor device according to an aspect of the present invention includes: forming a plurality of trenches in a substrate; Forming a gate insulating film and a gate electrode on the trench; Implanting a P-type dopant into the substrate to form a P-type base region; Implanting a high-concentration P-type dopant into the P-type base region; Rapid annealing after the first ion implantation; Implanting a high-concentration N-type dopant on the substrate to form a high-concentration N-type source region; Depositing an interlayer insulating film on the substrate and patterning the interlayer insulating film to form an interlayer insulating film pattern; Implanting a high-concentration P-type dopant between the insulating film patterns; Forming a high concentration P-type doped region in the P-type base region; Forming an emitter electrode on the substrate in contact with the high-concentration N-type source region and the high-concentration P-type doped region; Forming a passivation insulating film on the emitter electrode; Implanting a high concentration P-type dopant on the bottom surface of the substrate to form a collector region; And forming a drain electrode on a bottom surface of the collector region.

본 발명의 일 측면에 따른 전력 반도체 소자의 제조 방법에서 상기 트렌치를 형성하는 단계 이전에, 상기 기판에 플로팅 영역 및 N형의 웰 영역을 형성하는 단계;를 더 포함한다.Forming a floating region and an N-type well region in the substrate prior to forming the trench in the method of manufacturing a power semiconductor device according to an aspect of the present invention.

본 발명의 일 측면에 따른 전력 반도체 소자의 제조 방법에서 상기 기판은 고농도의 제1 에피층과 저농도의 제2 에피층을 포함한다.In the method of manufacturing a power semiconductor device according to an aspect of the present invention, the substrate includes a first epitaxial layer having a high concentration and a second epitaxial layer having a low concentration.

본 발명의 일 측면에 따른 전력 반도체 소자의 제조 방법에서 상기 P형 도핑 영역의 깊이는 상기 고농도 고농도 N형 소스 영역보다 더 깊게 형성된다.In the method of manufacturing a power semiconductor device according to an aspect of the present invention, the depth of the P-type doped region is formed deeper than the heavily doped N-type source region.

본 발명의 일 측면에 따른 전력 반도체 소자의 제조 방법에서 상기 에미터 전극의 측벽에 상기 고농도 N형 소스 영역 및 P형 도핑 영역이 접하여 형성된다.In the method of manufacturing a power semiconductor device according to an aspect of the present invention, the high-concentration N-type source region and the P-type doped region are formed in contact with sidewalls of the emitter electrode.

본 발명의 일 측면에 따른 전력 반도체 소자의 제조 방법에서 상기 컬렉터 영역을 형성하는 단계 이전에 상기 기판의 후면을 그라인딩하는 단계;를 더 포함한다.The method of manufacturing a power semiconductor device according to an aspect of the present invention further includes grinding the back surface of the substrate before forming the collector region.

본 발명의 일 측면에 따른 전력 반도체 소자의 제조 방법에서 상기 2차 이온 주입 단계의 이온 주입 에너지는 상기 1차 이온 주입 단계의 이온 주입 에너지보다 작다.In the method of manufacturing a power semiconductor device according to an aspect of the present invention, the ion implantation energy of the secondary ion implantation step is smaller than the ion implantation energy of the primary ion implantation step.

본 발명의 일 측면에 따른 전력 반도체 소자의 제조 방법에서 상기 2차 이온 주입 단계의 이온 주입 도즈량은 상기 1차 이온 주입 단계의 이온 주입 도즈량보다 작다.In the method of manufacturing a power semiconductor device according to an aspect of the present invention, the dose of ion implantation in the secondary ion implantation step is smaller than the dose of ion implantation in the primary ion implantation step.

본 발명의 일 측면에 따른 전력 반도체 소자의 제조 방법은 기판에 복수의 트렌치를 형성하는 단계; 상기 트렌치에 게이트 절연막 및 게이트 전극을 형성하는 단계; 상기 기판에 P형 베이스 영역을 형성하는 단계; 상기 P형 베이스 영역에 제 1 고농도 P형 도핑 영역을 형성하는 단계; 상기 P형 베이스 영역에 상기 제1 고농도 P형 도핑 영역의 깊이보다 작은 N형 소스 영역을 형성하는 단계; 상기 게이트 전극 위에 층간 절연막을 형성하는 단계; 상기 제1 고농도 P형 도핑 영역을 식각하는 단계; 상기 고농도 N형 소스 영역 및 고농도 P형 도핑 영역과 접하는 에미터 전극을 형성하는 단계; 상기 에미터 전극 상에 패시베이션 절연막을 형성하는 단계; 상기 기판 하면에 컬렉터 영역을 형성하는 단계; 및 상기 컬렉터 영역 하면에 드레인 전극을 형성하는 단계;를 포함한다.A method of manufacturing a power semiconductor device according to an aspect of the present invention includes: forming a plurality of trenches in a substrate; Forming a gate insulating film and a gate electrode on the trench; Forming a P-type base region in the substrate; Forming a first high concentration P-type doped region in the P-type base region; Forming an N-type source region in the P-type base region that is smaller than the depth of the first high concentration P-type doped region; Forming an interlayer insulating film on the gate electrode; Etching the first high concentration P-type doped region; Forming an emitter electrode in contact with the high-concentration N-type source region and the high-concentration P-type doped region; Forming a passivation insulating film on the emitter electrode; Forming a collector region on the bottom surface of the substrate; And forming a drain electrode on a bottom surface of the collector region.

본 발명의 일 측면에 따른 전력 반도체 소자의 제조 방법에서 상기 제1 고농도 P형 도핑 영역을 형성하는 단계 이후, 급속 어닐링하는 단계;를 더 포함한다.In the method of manufacturing a power semiconductor device according to an aspect of the present invention, rapid annealing is further performed after forming the first high concentration P-type doped region.

본 발명의 일 측면에 따른 전력 반도체 소자의 제조 방법에서 상기 제1 고농도 P형 도핑 영역을 식각하는 단계;는 상기 층간 절연막을 식각하는 단계와 동시에 진행된다.In the method of manufacturing a power semiconductor device according to an aspect of the present invention, the step of etching the first high concentration P-type doped region proceeds simultaneously with the step of etching the interlayer insulating film.

본 발명의 일 측면에 따른 전력 반도체 소자의 제조 방법에서 상기 제1 고농도 P형 도핑 영역을 식각하는 단계; 이후, 상기 제1 고농도 P형 도핑 영역 내에 제2 고농도 P형 도핑 영역을 형성하는 단계;를 더 포함한다.Etching the first high concentration P-type doped region in the method of manufacturing a power semiconductor device according to an aspect of the present invention; Thereafter, forming a second high concentration P-type doped region in the first high concentration P-type doping region.

본 발명의 일 측면에 따른 전력 반도체 소자의 제조 방법에서 상기 제2 고농도 P형 도핑 영역을 형성하는 단계의 이온 주입 에너지 및 도즈량은 상기 제1 고농도 P형 도핑 영역을 형성하는 단계의 이온 주입 에너지 및 도즈량보다 작다.In the method of manufacturing a power semiconductor device according to an aspect of the present invention, the ion implantation energy and the dose amount in the step of forming the second high concentration P-type doped region are determined by the ion implantation energy of the step of forming the first high concentration P- And smaller than the dose amount.

본 발명에 따른 전력 반도체 소자의 제조 방법은 상기 트렌치 구조의 하부 영역을 감싸도록 플로팅 영역을 종래 대비 깊게 형성함으로써 트렌치 구조의 하부 영역에 집중되는 전기장을 감소시켜 BVCES의 감소 없이 낮은 Vce(sat) 및 향상된 스위칭 성능을 제공할 수 있는 반도체 소자를 제공할 수 있다.Method of manufacturing a power semiconductor device according to the present invention reduces the electric field that is concentrated in the lower region of the trench structure by forming deeper conventional contrast the floating region to surround the lower region of said trench structure without reducing the BV CES low V ce (sat ) And an improved switching performance.

도 1은 본 발명의 실시예에 따른 전력 반도체 소자에 대한 평면도를 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 전력 반도체 소자 제조 순서를 나타낸 도면이다.
도 3 내지 10은 본 발명의 실시예에 따른 전력 반도체 소자의 제조 방법을 나타낸 도면이다.
도 11은 일반 기술에 의한 전력 반도체 소자의 시뮬레이션(device simulation) 결과이다.
도 12는 본 발명의 실시예에 의한 전력 반도체 소자의 시뮬레이션(device simulation) 결과이다.
도 13은 본 발명의 실시예에 의한 전력 반도체 소자의 SEM 사진이다.1 is a plan view of a power semiconductor device according to an embodiment of the present invention.
2 is a view illustrating a manufacturing process of a power semiconductor device according to an embodiment of the present invention.
3 to 10 are views showing a method of manufacturing a power semiconductor device according to an embodiment of the present invention.
11 is a device simulation result of a power semiconductor device according to the general technology.
12 is a device simulation result of a power semiconductor device according to an embodiment of the present invention.
13 is a SEM photograph of a power semiconductor device according to an embodiment of the present invention.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.BRIEF DESCRIPTION OF THE DRAWINGS The present invention is capable of various modifications and various embodiments, and specific embodiments are illustrated in the drawings and described in detail in the detailed description. It should be understood, however, that it is not intended to be limited to the specific embodiments of the invention but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.

본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the terms "comprises" or "having" and the like are used to specify that there is a feature, a number, a step, an operation, an element, a component or a combination thereof described in the specification, But do not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof.

공간적으로 상대적인 용어인 아래(below, beneath, lower), 위(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 아래(below, beneath)로 기술된 소자는 다른 소자의 위(above, upper)에 놓여질 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.Spatially relative terms such as below, beneath, lower, above, upper, and the like facilitate the correlation between one element or elements and other elements or elements as shown in the figure Can be used for describing. Spatially relative terms should be understood to include, in addition to the orientation shown in the drawings, terms that include different orientations of the device during use or operation. For example, when inverting an element shown in the figure, an element described below (beneath) another element may be placed above or above another element. Thus, an exemplary term, lower, may include both lower and upper directions. The elements can also be oriented in different directions, so that spatially relative terms can be interpreted according to orientation.

또한, "제1 도전형" 및 "제2 도전형"이라는 용어는 N 또는 P 형과 같이 서로 반대되는 도전형을 가리키며, 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 이하, 본 발명의 일실시예에서는 제1 도전형이 N형이고, 제2 도전형이 P형인 경우를 예시하여 설명한다.Also, the terms "first conductivity type" and "second conductivity type" refer to opposite conductivity types such as N or P type and each embodiment described and illustrated herein includes its complementary embodiment . Hereinafter, a case in which the first conductivity type is N-type and the second conductivity type is P-type will be exemplified in the embodiment of the present invention.

이하, 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

이하, 도 1 내지 도 12에서는 본 발명의 실시예에 따른 전력 반도체 소자의 제조 방법 및 이에 따라 제조된 전력 반도체 소자에 대하여 상세히 설명한다.Hereinafter, a method of manufacturing a power semiconductor device and a power semiconductor device manufactured in accordance with an embodiment of the present invention will be described in detail with reference to FIGS. 1 to 12. FIG.

도 1은 본 발명의 실시예에 따른 전력 반도체 소자에 대한 평면도를 나타낸 도면이다. 1 is a plan view of a power semiconductor device according to an embodiment of the present invention.

전력 반도체 소자는 수십-수백개의 액티브 셀 영역(205)을 포함한다. 단위 액티브 셀 영역(205)에 고농도 소스 영역(230) 및 고농도 P형 도핑 영역(235)을 포함한다. 여기서, 고농도 소스 영역(230)이 고농도 P형 도핑 영역(235)를 둘러싸고 있다. 그리고 상기 고농도 소스 영역(230) 및 고농도 P형 도핑 영역(235)을 감싸는 복수개의 트렌치 게이트 구조(trench gate structure)(210)를 포함한다. 고농도 P형 도핑 영역(235)을 감싸도록 형성되는 트렌치 게이트 구조(210)가 각각 사분면의 일 영역에 위치하도록 구성될 수 있다. 상기 트렌치 게이트 구조(210)와 구조 사이에 P형 플로팅 영역(DF, 220)이 형성되어 있다. 플로팅 영역(220)은 전기적으로 에미터 전극(전극) 또는 게이트 전극과도 연결되어 있지 않은 구성으로써, 전적으로 플로팅 상태이다. The power semiconductor device includes tens to hundreds of active cell regions 205. Concentration source region 230 and a high-concentration P-type doped region 235 in the unit active cell region 205. The high- Here, the high concentration source region 230 surrounds the high concentration P-type doped region 235. And a plurality of trench gate structures 210 surrounding the heavily doped source region 230 and the heavily doped P-type doped region 235. The trench gate structure 210 formed to surround the high-concentration P-type doped region 235 may be configured to be located in one region of the quadrant. A P-type floating region DF 220 is formed between the trench gate structure 210 and the structure. The floating region 220 is not electrically connected to the emitter electrode (electrode) or the gate electrode, and is entirely in a floating state.

도 2에 도시된 바와 같이 본 발명의 실시예의 순서를 나타내었다. S10 단계에서는 저농도의 제1 에피층(250)과 고농도의 제2 에피층(252)이 포함된 기판을 준비한다. 제2 에피층은 필드 스탑층으로 사용한다. 상기 제1 에피층은 드리프트 영역으로 사용할 수 있다. S20 단계에서는 상기 제1 에피층에 플로팅 영역과 N형 웰 영역을 형성한다. S30 단계에서는 트렌치 구조를 형성하고 트렌치 구조 내부에 게이트 절연막 및 게이트 전극을 형성한다. S40 단계에서는 기판에 P형 베이스 영역을 형성하고 도펀트 확산을 위해 제1 고온 어닐링을 진행한다. S50 단계에서는 1차 P+ 이온주입 및 RTP 고속 어닐링 방법에 의해 P+ 도핑 영역을 형성한다. S60 단계에서는 N+ 이온 주입을 하여 N형 소스 영역을 형성한다 S70 단계는 층간 절연막 패턴을 형성 단계로서, 층간 절연막 증착하고, 컨택 포토/식각을 진행하여 층간 절연막 패턴을 형성한다. S80 단계에서는 2차 P+ 이온 주입을 실시하여 최종적으로 P+ 도핑 영역을 완성한다. 그리고 2차 P+ 이온 주입 후 제2 고온 어닐링 공정을 추가로 진행한다. S80단계에서는 에미터 전극 및 패시베이션 절연막(passivation insulating layer)을 형성한다. 그리고 S90 단계에서는 기판 후면을 백 사이드(back side) 그라인딩(grinding) 작업을 수행하여 N+ 필드 스탑층이 노출될 때까지 기판의 일부를 제거한다. 그리고 P+ 컬렉터 층(257)을 형성한다. 그리고 드레인 전극(259)를 증착하여 전력 반도체 소자를 완성한다. The procedure of the embodiment of the present invention is shown in Fig. In step S10, a substrate including a low-concentration first epitaxial layer 250 and a high-concentration second epitaxial layer 252 is prepared. The second epilayer is used as a field stop layer. The first epi layer may be used as a drift region. In step S20, a floating region and an N-type well region are formed in the first epi-layer. In step S30, a trench structure is formed and a gate insulating film and a gate electrode are formed in the trench structure. In step S40, a P-type base region is formed on the substrate and the first high temperature annealing is performed for dopant diffusion. In step S50, the P + doped region is formed by the primary P + ion implantation and the RTP fast annealing method. In step S60, an N + type ion implantation is performed to form an N type source region. In step S70, an interlayer insulating film pattern is formed, an interlayer insulating film is deposited, and contact holes are etched to form an interlayer insulating film pattern. In step S80, the P + doping region is finally completed by performing the secondary P + ion implantation. Then, a second high temperature annealing process is further performed after the second P + ion implantation. In step S80, an emitter electrode and a passivation insulating layer are formed. In step S90, a back side grinding operation is performed on the rear surface of the substrate to remove a portion of the substrate until the N + field stop layer is exposed. And a P + collector layer 257 is formed. Then, the drain electrode 259 is deposited to complete the power semiconductor device.

다시 말하면, 전력 반도체 소자의 제조 방법에서, S30은 기판에 복수의 트렌치를 형성하는 단계, 상기 트렌치에 게이트 절연막 및 게이트 전극을 형성하는 단계이다. S40은 기판에 P형 베이스 영역을 형성하는 단계이다. S50은 P형 베이스 영역에 제 1 고농도 P형 도핑 영역을 형성하는 단계이다. 제1 고농도 P형 도핑 영역을 형성하는 단계 이후, 급속 어닐링하는 단계를 더 포함한다. S60은 P형 베이스 영역에 상기 제1 고농도 P형 도핑 영역의 깊이보다 작은 N형 소스 영역을 형성하는 단계이다. S70은 상기 게이트 전극 위에 층간 절연막 패턴을 형성하면서, 동시에 제1 고농도 P형 도핑 영역을 식각하는 단계이다. 상기 제1 고농도 P형 도핑 영역의 식각은 일부 표면 근처에서 일어나는 것으로 층간 절연막을 패터닝하면서 동시에 발생한다. In other words, in the method of manufacturing a power semiconductor device, S30 is a step of forming a plurality of trenches in a substrate, and a gate insulating film and a gate electrode are formed in the trenches. Step S40 is a step of forming a P-type base region on the substrate. Step S50 is a step of forming a first high concentration P-type doped region in the P-type base region. And further comprising rapid annealing after forming the first high concentration P-type doped region. S60 is a step of forming an N-type source region in the P-type base region which is smaller than the depth of the first high concentration P-type doping region. Step S70 is a step of etching the first high concentration P-type doped region while forming an interlayer insulating film pattern on the gate electrode. The etching of the first heavily doped P-type doped region takes place near some of the surfaces and occurs simultaneously while patterning the interlayer insulating film.

S80은 제1 고농도 P형 도핑 영역 내에 제2 고농도 P형 도핑 영역을 형성하는 단계이다. 여기서, 제2 고농도 P형 도핑 영역을 형성하는 단계의 이온 주입 에너지 및 도즈량은 제1 고농도 P형 도핑 영역을 형성하는 단계의 이온 주입 에너지 및 도즈량보다 작다. S80 is a step of forming a second high concentration P-type doped region in the first high concentration P-type doping region. Here, the ion implantation energy and the dose amount in the step of forming the second high concentration P-type doped region are smaller than the ion implantation energy and the dose amount in the step of forming the first high concentration P-type doped region.

S90은 상기 고농도 N형 소스 영역 및 고농도 P형 도핑 영역과 접하는 에미터 전극을 형성하고, 상기 에미터 전극 상에 패시베이션 절연막을 형성하는 단계이다. S100은 기판 하면을 백사이드 그라인딩 후 컬렉터 영역을 형성하고, 컬렉터 영역 하면에 드레인 전극을 형성하는 단계이다. S90 is a step of forming an emitter electrode in contact with the high-concentration N-type source region and the high-concentration P-type doped region, and forming a passivation insulating film on the emitter electrode. S100 is a step of forming a collector region on the bottom surface of the substrate after backside grinding and forming a drain electrode on the bottom side of the collector region.

먼저, 도 3에 도시된 바와 같이, 기판(100)은 베이스 기판(254) 위에 고농도 N형이 도핑된 제1 에피층(252), 저농도 N형이 도핑된 제2 에피층(250)을 포함한다. 서로 다른 농도를 갖는 두 개의 에피층(252, 250)으로 구성된다. 이 경우 불순물 농도가 높은 제1 에피층(252)은 필드 스탑 층(또는 버퍼 층, 도9, 255참조)으로 동작한다. 제2 에피층(250)은 이후 설명할 드리프트 영역(250)으로 동작한다. 3, the substrate 100 includes a first epitaxial layer 252 doped with a high concentration N-type and a second epitaxial layer 250 doped with a low concentration N-type dopant on a base substrate 254 do. And two epilayers 252 and 250 having different concentrations. In this case, the first epitaxial layer 252 having a high impurity concentration operates as a field stop layer (or a buffer layer, see FIGS. 9 and 255). The second epilayer 250 operates as a drift region 250 to be described later.

상기 제2 에피층(250)의 두께는 90 ~ 100 um 두께를 가질 수 있다. 이와 같이 제2 에피층(250)의 두께를 두껍게 형성하는 이유는 차후에 형성되는 플로팅 영역(220)과 제1 에피층(252) 간 일정 간격을 이격시키기 위함이며, 이를 통해 제1 에피층(252)과 베이스 영역(240) 또는 플로팅 영역(210) 사이에 공핍 영역을 어느 정도 확보함으로써 항복 전압을 증가시킬 수 있다. The thickness of the second epi-layer 250 may be 90 to 100 [mu] m. The reason for forming the second epi layer 250 to be thick is to separate the floating region 220 and the first epi layer 252 from each other by a predetermined distance, thereby forming the first epi layer 252 ) And the base region 240 or the floating region 210 to some extent to increase the breakdown voltage.

이어, 도 4에 도시된 바와 같이, 상기 기판에 P형 플로팅 영역(DF, 220), LOCOS 분리막(260) 및 N형 웰 영역(245)을 형성한다. 4, a P-type floating region DF 220, a LOCOS isolation film 260, and an N-type well region 245 are formed on the substrate.

구체적으로, 상기 기판에 일정 간격으로 이격되도록 플로팅 마스크 패턴을 형성한다. 그리고 P형 도펀트로 기판에 이온 주입하여 플로팅 영역(220)을 형성한다. P형 도펀트로 붕소(B) 또는 BF2 등을 사용할 수 있다. 본 발명에 적용 가능한 실시예에서 상기 플로팅 영역(220)은 약 8 - 9 um 의 깊이를 갖도록 형성될 수 있다. 항복 전압 확보 측면에서 플로팅 영역(220)의 깊이는 N형 드리프트 영역(250) 두께의 8 ~ 10 % 정도가 적용될 수 있다. 플로팅 영역(220)은 웰 영역(245)보다 큰 깊이로 형성될 수 있다.Specifically, a floating mask pattern is formed on the substrate so as to be spaced apart at regular intervals. Then, the floating region 220 is formed by ion implantation into the substrate using a P-type dopant. As the P-type dopant, boron (B) or BF2 may be used. In an embodiment applicable to the present invention, the floating region 220 may be formed to have a depth of about 8-9 um. In terms of ensuring the breakdown voltage, the depth of the floating region 220 may be about 8 to 10% of the thickness of the N-type drift region 250. The floating region 220 may be formed to a depth greater than the well region 245.

그리고 기판(100) 상에 LOCOS(260) 영역을 형성한다. 복수의 액티브 셀 영역 사이를 분리하기 위함이다. 그리고 상기 플로팅 영역(220)의 사이에 N형 웰 영역(245)을 형성할 수 있다. 상기 웰 영역(245)은 기판의 상면으로부터 약 6 - 7 um 의 두께를 갖도록 형성될 수 있다.Then, a LOCOS region 260 is formed on the substrate 100. So as to separate a plurality of active cell regions. An N-type well region 245 may be formed between the floating regions 220. The well region 245 may be formed to have a thickness of about 6-7 um from the top surface of the substrate.

상기 N형 웰 영역(245)은 드레인 금속층(전극, 259)에서 고농도 소스 영역(230)으로 홀(hole) 캐리어가 이동하는 것을 억제하는 역할을 한다. 이를 위해 상기 N형 웰 영역(245)은 N형 드리프트 영역(240)보다 높은 불순물 농도를 갖도록 형성될 수 있다. 이에 따라 상기 드리프트 영역(240)에 홀 캐리어가 쌓이게 되면 전자의 주입을 증가시켜 전도도 변조(conductivity modulation)가 더 많이 발생하게 되고, 그 결과 저항이 낮아진다. 그래서 작은 전압에도 전자 캐리어가 쉽게 드레인 영역으로 이동할 수 있도록 하여 낮은 Vce(sat) 특성을 얻을 수 있게 된다.The N-type well region 245 serves to suppress the movement of the hole carrier from the drain metal layer (electrode 259) to the high concentration source region 230. For this, the N-type well region 245 may be formed to have an impurity concentration higher than that of the N-type drift region 240. Accordingly, when the hole carriers are accumulated in the drift region 240, the injection of electrons is increased to cause more conductivity modulation, resulting in a lower resistance. Therefore, the electron carrier can easily move to the drain region even at a small voltage, so that a low Vce (sat) characteristic can be obtained.

이어, 5에 도시된 바와 같이, 상기 기판의 상면으로부터 일정 깊이로 복수 개의 트렌치(211, 212, 213, 214)를 형성한다. 상기 복수 개의 트렌치(211, 212, 213, 214)는 각각 플로팅 영역(220) 및 웰 영역(245)의 측면에 접하도록 형성된다. 이하, 설명의 편의상 도면의 좌측부터 우측 방향으로 각각 제1 트렌치(211), 제2 트렌치(212), 제3 트렌치(213) 및 제4 트렌치(214)라 명명한다. 상기 제1 내지 제4 트렌치 게이트(211,212,213,214)는 상기 반도체 기판에 대한 식각 공정을 통해 형성될 수 있으며, 각각은 동일한 공정을 통해 동일한 깊이로 형성될 수 있다.Next, as shown in FIG. 5, a plurality of trenches 211, 212, 213, and 214 are formed at a predetermined depth from the upper surface of the substrate. The plurality of trenches 211, 212, 213, and 214 are formed in contact with the side surfaces of the floating region 220 and the well region 245, respectively. For convenience of explanation, the first trench 211, the second trench 212, the third trench 213, and the fourth trench 214 are respectively referred to as left to right in the drawing. The first to fourth trench gates 211, 212, 213 and 214 may be formed through an etching process on the semiconductor substrate, and they may be formed to have the same depth through the same process.

각각의 트렌치(211,212,213,214) 내부에 게이트 절연막(216) 및 게이트 전극(215)이 각각 형성된다. 게이트 전극(216)은 도전성 물질인 폴리-실리콘을 증착하고 패터닝하여 게이트 전극(216)을 형성한다. A gate insulating film 216 and a gate electrode 215 are formed in the respective trenches 211, 212, 213, and 214, respectively. The gate electrode 216 is formed by depositing and patterning poly-silicon, which is a conductive material, to form the gate electrode 216.

계속해서, 도 5에 도시된 바와 같이, 기판에 포토 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 이용해서 선택적으로 N형 웰 영역(245) 내에 P형 도펀트를 이온 주입하여 P형 베이스 영역(240)을 형성한다. 이에 따라 N형 웰 영역(245)은 면적이 축소된다. 그리고 P형 베이스 영역이 기판 아래 방향으로 확산시키기 위해 고온에서 700 - 900 oC 에서 어닐링 공정을 수행할 수 있다. 5, a photomask pattern (not shown) is formed on the substrate, and a P-type dopant is selectively implanted into the N-type well region 245 using the mask pattern to form a P- (240). The area of the N-type well region 245 is reduced. The annealing process can be performed at 700-900 ° C at high temperature to diffuse the P-type base region downward into the substrate.

도 6에 도시된 바와 같이, P+ 도핑 영역(235)을 형성하기 위해서 기판에 P+ 마스크 패턴(120)을 형성한다. P+ 마스크 패턴(120)은 게이트 전극(215) 위에 형성되어 기판을 노출시킨다. 그리고 마스크 패턴(120)을 이용해서 기판에 선택적으로 P형 도펀트를 1차 이온 주입(285)하여 제1 P+ 도핑 영역(235)를 형성한다. 제1 P+ 도핑 영역(235) 형성 후 급속 어닐 공정(rapid thermal process: RTP)을 수행하여 P+ 도핑 영역을 활성화 시킨다(activation). 도펀트로 보론을 사용할 수 있다. RTP는 850- 1200C 에서 10 - 120 초로 진행할 수 있다. Boron 도펀트로 100 - 200 KeV 이온 주입 에너지, 1E14-1E16/cm2 사이의 도즈로 이온 주입할 수 있다.As shown in FIG. 6, a P + mask pattern 120 is formed on the substrate to form a P + doped region 235. A P + mask pattern 120 is formed on the gate electrode 215 to expose the substrate. Then, the first P + doped region 235 is formed by selectively ion-implanting (285) a P-type dopant selectively on the substrate using the mask pattern 120. After forming the first P + doped region 235, a rapid thermal process (RTP) is performed to activate the P + doped region. Boron can be used as a dopant. RTP can proceed from 850 to 1200 C in 10 to 120 seconds. Boron as a dopant 100 - can be implanted at a dose of between 200 KeV ion implantation energy, 1E14-1E16 / cm 2.

도 7에 도시된 바와 같이, N+ 소스 영역(230)을 형성한다. N+ 소스 영역(230)을 형성하기 위해 N+ 포토 마스크 패턴(미도시)을 형성하고, 기판에 선택적으로 N형 도펀트를 이온 주입하여, N+ 도핑 영역(230)을 형성한다. N형 소스 영역은 제1 고농도 P형 도핑 영역(235)의 깊이보다 작다.As shown in FIG. 7, an N + source region 230 is formed. An N + photomask pattern (not shown) is formed to form an N + source region 230, and an N type dopant is selectively implanted into the substrate to form an N + doped region 230. The N-type source region is smaller than the depth of the first high concentration P-type doped region 235.

N+ photo (NSD)후 N+ 이온 주입, P+ photo (PSD)후 을 P+ 이온 주입하고, 어닐링 공정을 진행하여 고농도 소스 영역 및 P형 도핑 영역을 형성할 수도 있다. 어닐링 공정에 의해 동시 활성화(activation)이 되는데, N형의 도펀트가 P형 도핑 영역으로 확산이 많이 일어나서, P+ 도핑 영역이 축소될 수 있다. 이 경우, 충분한 동작 영역(Safety operation area, SOA)이 확보되지 않는다. 그러나 본 발명의 실시 예와 같이, P+ 이온 주입 후 바로 급속 어닐링(RTP: rapid thermal process)하고, N+ 이온 주입을 하게 되면, P+ 도핑 영역으로 N형 도펀트의 확산이 억제된다. 그렇게 함으로써, P형 도핑 영역을 어느 정도 확보한다. 충분한 동작 영역을 확보할 수 있다. After the N + photo (NSD), N + ion implantation and P + photo (PSD) implantation are performed, P + ion implantation is performed and an annealing process is performed to form a heavily doped source region and a P type doped region. Simultaneous activation is achieved by the annealing process, in which the N type dopant diffuses to the P type doping region a lot and the P + doping region can be reduced. In this case, a sufficient operation area (SOA) is not secured. However, as in the embodiment of the present invention, rapid thermal annealing (RTP) is performed immediately after P + ion implantation and N + ion implantation is performed to suppress the diffusion of the N-type dopant into the P + -doped region. By doing so, the P-type doped region is secured to some extent. A sufficient operation area can be ensured.

도 8에 도시된 바와 같이, 기판의 상면에는 CVD 방법으로 두꺼운 층간 절연막(270)을 증착한다. 층간 절연막으로 실리콘 산화막 계열의 절연막(270)을 사용한다. 층간 절연막(270)은 두 개의 층으로 이루어질 수 있다. 첫번째 층은 HLD 산화막과 같은 게이트 전극 보호막으로 사용하고, 두번째 층은 PSG 또는 BPSG 물질을 증착할 수 있다. PSG 또는 BPSG 물질은 플로우(flow) 특성이 좋아서, 층간 절연막의 평탄화가 가능하다. 컨택 마스크 패턴이 잘 형성되기 위해서는 층간 절연막이 평탄하게 형성될 수 있도록 해야 하기 때문이다. 그리고 층간 절연막 상에 컨택 마스크 패턴(140)을 형성한다. 컨택 마스크 패턴(140)을 마스크로 해서, 층간 절연막을 식각하는 컨택 식각 공정을 수행한다. As shown in FIG. 8, a thick interlayer insulating layer 270 is deposited on the upper surface of the substrate by a CVD method. An insulating film 270 of silicon oxide series is used as an interlayer insulating film. The interlayer insulating layer 270 may be formed of two layers. The first layer may be used as a gate electrode protective layer such as an HLD oxide layer, and the second layer may be formed of a PSG or BPSG material. The PSG or BPSG material has good flow characteristics, and the interlayer insulating film can be planarized. This is because, in order to form the contact mask pattern well, the interlayer insulating film must be formed flat. Then, a contact mask pattern 140 is formed on the interlayer insulating film. The contact etching process for etching the interlayer insulating film is performed using the contact mask pattern 140 as a mask.

도 9에 도시된 바와 같이, 컨택 식각 공정 후, 층간 절연막 패턴(270) 형성된다. 그리고 컨택 마스크 패턴(140)은 제거한다. 층간 절연막 식각 공정에 의해 층간 절연막이 식각되고, 기판이 노출된다. 노출된 기판에는 P+ 도핑 영역(235)이 상부에 존재하는데, P 도핑 영역의 일부 영역도 식각 공정에 의해 손실이 일어난다. 즉, 제1 고농도 P형 도핑 영역(235)이 식각되는 것이다. 제1 고농도 P+ 도핑 영역(235)의 전체 두께가 얇아지고, 차지하는 면적이 감소한다. 이로 인해 P+ 도핑 영역(235)의 P형 도펀트 농도가 감소한다. As shown in FIG. 9, after the contact etching process, an interlayer insulating film pattern 270 is formed. Then, the contact mask pattern 140 is removed. The interlayer insulating film is etched by an interlayer insulating film etching process, and the substrate is exposed. The exposed substrate has a P + doped region 235 at the top, and some regions of the P doped region are also lost by the etching process. That is, the first high concentration P-type doped region 235 is etched. The entire thickness of the first high concentration P + doped region 235 becomes thin, and the area occupied by the first high concentration P + doped region 235 decreases. This reduces the P-type dopant concentration in the P + doped region 235.

그래서 이를 원상회복하기 위해, 도 9에 도시된 바와 같이, 2차 P+ 이온 주입(295)을 실시한다. 2차 P+ 이온 주입(295)을 통해서 줄어든 P형 도펀트 양을 보충한다. BF 도펀트로 100 KeV 미만으로 1E14-1E16/cm2 사이의 도즈로 이온 주입할 수 있다. 2차 P+ 이온 주입(295) 도즈량 및 이온 주입 에너지는 1차 이온 주입(285) 때보다 작다. 그래서 2차 P+ 이온 주입(295) 실시에 의해 제2 고농도 P+ 도핑 영역이 제1 고농도 P+ 도핑 영역 안에 형성된다고 볼 수 있다. In order to restore this to its original state, secondary P + ion implantation 295 is performed, as shown in FIG. Supplementing the reduced amount of P-type dopant through the second P + ion implant 295. As BF dopant to less than 100 KeV it can be implanted at a dose between 1E14-1E16 / cm 2. The dose of the secondary P + ion implantation (295) and the ion implantation energy are smaller than those of the first ion implantation (285). Therefore, it can be seen that the second high concentration P + doping region is formed in the first high concentration P + doping region by performing the secondary P + ion implantation (295).

그리고 2차 P+ 이온 주입 후 900 oC 보다 낮은 온도에서 어닐링을 한다. 이 어닐링은 컨택 식각 공정에서 발생하는 식각 손상을 완화해주는 역할을 한다. 900 oC 이하에서 N+ 도펀트의 확산은 미미한 수준이다. After the second P + ion implantation, annealing is performed at a temperature lower than 900 ° C. This annealing serves to mitigate etch damage caused by the contact etch process. Diffusion of N + dopants is negligible at temperatures below 900 ° C.

도 10에 도시된 바와 같이, 절연막 패턴 및 기판 위에, 알루미눔, 구리 등의 금속 물질을 이용하여, 에미터 금속을 증착하여 에미터 전극(280)을 형성하다. 에미터 전극(280)과 게이트 전극(215)은 절연막 패턴(270)에 의해 서로 전기적으로 분리되어 있다. N+ 소스 영역(230) 및 P+ 도핑 영역(235)은 에미터 전극(280)과 전기적으로 연결된다.As shown in FIG. 10, an emitter electrode 280 is formed by depositing an emitter metal on a dielectric film pattern and a substrate using a metal material such as aluminum or copper. The emitter electrode 280 and the gate electrode 215 are electrically separated from each other by the insulating film pattern 270. The N + source region 230 and the P + doped region 235 are electrically connected to the emitter electrode 280.

그리고 에미터 전극 형성 후 수분 등이 침투하는 것을 방지하기 위해 패시베이션 절연막(290) 형성한다. 그리고 기판의 후면을 백 사이드(back side) 그란인딩(backside grinding) 공정을 수행한다. 이로 인해 베이스 기판(254)를 제거한다. 베이스 기판을 제거할 때 제1 에피층 (252)이 노출될 때까지 진행한다. 남은 제1 에피층(252)은 N+ 필드 스탑층(255)이 된다. 그래서 N+ 필드 스탑층(255) 형성을 위한 별도의 이온 주입 공정은 필요하지 않는 장점이 있다. Then, a passivation insulating film 290 is formed to prevent water or the like from penetrating after forming the emitter electrode. Then, a back side grinding process is performed on the back side of the substrate. Thereby removing the base substrate 254. And proceeds until the first epi layer 252 is exposed when removing the base substrate. The remaining first epitaxial layer 252 becomes the N + field stop layer 255. Thus, there is an advantage that a separate ion implantation process for forming the N + field stop layer 255 is not necessary.

필드 스탑층(255)은 에미터 전극부터 형성되는 전계(electric field)가 더 이상 P+ 콜렉터 층(257)에 뻗어나가지 않도록 막아 주는 역할을 한다. 필드 스탑층(255)이 없을 경우, 드리프트 영역(250)의 두께를 매우 두껍게 해야 하는데, 그 경우, 낮은 농도로 도핑된 드리프트 영역(250)에 의해 저항이 증가하는 단점이 있다. 또한 필드 스탑층(255)이 존재하지 않으면, 전계가 더 깊게 아래 방향으로 형성되어 PN 다이오드를 형성할 수 없어서 고용량의 전류에 사용되는 IGBT 기능을 제대로 발휘할 수 없다.The field stop layer 255 prevents the electric field formed from the emitter electrode from further extending to the P + collector layer 257. In the absence of the field stop layer 255, the thickness of the drift region 250 must be made very thick, in which case the resistance is increased by the drift region 250 doped with a low concentration. In addition, if the field stop layer 255 is not present, the electric field can be formed deeper downward and the PN diode can not be formed, so that the IGBT function used for a high current can not be exhibited properly.

그리고 P+ 컬렉터 층(257)을 형성한다. 그리고 드레인 전극(259)를 증착하여 전력 반도체 소자를 완성한다.And a P + collector layer 257 is formed. Then, the drain electrode 259 is deposited to complete the power semiconductor device.

도 11, 12는 일반 기술과 본 발명의 차이를 설명하기 위해 도시된 소자 시뮬레이션(device simulation) 결과이다. 도 11은 일반 기술 방식으로 제조된 경우이고, 도 12는 본 발명의 실시 예에 해당된다. 일반 기술방식으로 진행된 경우, 도 11에 도시된 바와 같이, 그림에 표시된 화살표를 비교해보면, N+ 소스 영역(230) 보다 P+ 도핑 영역(235)보다 더 깊이 형성된다. 즉, P+ 도핑 영역(235)이 더 얕게(shallow) 하게 형성된다. 또한 에미터 전극 측면(280a) 대부분이 N+ 소스 영역(230)과만 접촉함을 볼 수 있다. N / P 도즈(doze) 차이에 의해 에미터 컨택 하부까지 N형 도펀트인 인(P)의 측면 확산으로 인해 보론(Boron)이 밀려난 형태이다. 그래서 다이나믹 래치-업(Dynamic Latch-up) 에 취약하여 리버스 바이어스 상태에서 안정적인 동작 면적(Reverse Bias Safety Operation Area, 이하 RBSOA) 확보가 안될 수 있다. RBSOA 파라미터는 IGBT 소자에서 턴-오프 상태에서 안정적인 동작 조건을 테스트하는 것이다. 11 and 12 are device simulation results shown to explain the difference between the general technology and the present invention. Fig. 11 shows a case of being manufactured in a general technology manner, and Fig. 12 corresponds to an embodiment of the present invention. As shown in FIG. 11, the arrows shown in FIG. 11 are formed to be deeper than the P + doped region 235 than the N + source region 230. That is, the P + doped region 235 is formed to be shallower. Also, it can be seen that most of the emitter electrode side 280a contacts the N + source region 230 only. Due to the N / P doze difference, the boron is pushed out due to lateral diffusion of phosphorus (P) which is an N-type dopant to the bottom of the emitter contact. Therefore, it is difficult to obtain a stable operation area (Reverse Bias Safety Operation Area, hereinafter referred to as RBSOA) in the reverse bias state because of being vulnerable to dynamic latch-up. The RBSOA parameter is to test stable operating conditions in the turn-off state in the IGBT device.

그러나 본 발명에서는 도 12에 도시된 바와 같이, N+ 소스 영역(230) 이 P+ 도핑 영역(235)보다 더 얕게 (shallow) 하게 형성된다. 원하는 P+ 도핑 영역(235)가 확보된다. 에미터 전극 측면(285a) 부분에 N+ 소스 영역(230)과 P+ 도핑 영역(235)이 동시에 접촉함을 볼 수 있다. P형 도펀트인 보론(B)을 먼저 활성화 (activation)한 후 N형 도펀트인 인(P) 이온 주입 시 컨택 하부 안정적인 P+ 형태를 가진다. 그래서 다이나믹 래치-업 (Dynamic Latch-up) 개선 된다. 5배의 RBSOA 수준을 확보할 수 있다. SOA 테스트 결과, 모든 평가조건에서 양호한 결과를 보였으며 여러 RTP 조건에 대해 유의 차는 나타나지 않았다.However, in the present invention, as shown in FIG. 12, the N + source region 230 is formed shallower than the P + doped region 235. The desired P + doped region 235 is secured. The N + source region 230 and the P + doped region 235 contact the emitter electrode side surface 285a at the same time. After the activation of boron (B), which is a P-type dopant, phosphorus (P), which is an N-type dopant, has a stable P + form. Thus, the dynamic latch-up is improved. 5 times the RBSOA level can be secured. SOA test results showed good results under all evaluation conditions and no significant difference for various RTP conditions.

도 13은 본 발명의 실시예에 의해 제조된 전력 반도체 소자의 단면 SEM 사진이다. 그림에서 보듯이 N+ 소스 영역과 P+ 도핑 영역이 확연하게 보여주고 있다. 소자 시뮬레이션 (Device simulation) 결과와 거의 일치하게 SEM 사진도 나오고 있음을 볼 수 있다. 13 is a cross-sectional SEM photograph of the power semiconductor device manufactured by the embodiment of the present invention. As shown in the figure, the N + source region and P + doping region are clearly shown. It can be seen that the SEM photographs are also closely matched with the device simulation results.

본원 발명에 따른 전력 반도체 소자의 제조 방법은 이와 같은 기술 구성을 통해 종래 대비 원하는 디자인으로 P+ 도핑 영역을 확보하고, 넓은 RBSOA 윈도우 (window)를 제공할 수 있는 전력 반도체 소자의 제조 방법을 제공할 수 있다.The method of manufacturing a power semiconductor device according to the present invention can provide a method of manufacturing a power semiconductor device capable of securing a P + doped region with a desired design and providing a wide RBSOA window through the above technical arrangement have.

이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.The present invention has been described with reference to the preferred embodiments. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. Therefore, the disclosed embodiments should be considered in an illustrative rather than a restrictive sense. The scope of the present invention is defined by the appended claims rather than by the foregoing description, and all differences within the scope of equivalents thereof should be construed as being included in the present invention.

100: 기판, 211, 212, 213, 214: 트렌치 구조
215 : 트렌치 게이트 전극, 216 : 게이트 절연막
220 : 플로팅 영역 230 : 고농도 소스 영역
235: 고농도 P형 도핑 영역 240 : 베이스 층
245 : N형 웰 영역 250: 제1 에피층(또는 드리프트 영역)
252: 제2 에피층, 255 : 필드 스탑 층
259 : 드레인 전극 257 : 콜렉터 층
260 : LOCOS 산화막 270 : 층간 절연막
280 : 에미터 전극 285 : 1차 P+ 이온 주입
290 : 패시베이션 절연막 295 : 2차 P+ 이온 주입100: substrate 211, 212, 213, 214: trench structure
215: trench gate electrode, 216: gate insulating film
220: floating region 230: high concentration source region
235: heavily doped P-doped region 240: base layer
245: N-type well region 250: first epitaxial layer (or drift region)
252: second epilayer, 255: field stop layer
259: drain electrode 257: collector layer
260: LOCOS oxide film 270: Interlayer insulating film
280: Emitter electrode 285: Primary P + ion implantation
290: passivation insulating film 295: secondary P + ion implantation

Claims (13)

기판에 복수의 트렌치를 형성하는 단계;
상기 트렌치에 게이트 절연막 및 트렌치 게이트 전극을 형성하는 단계;
상기 기판에 P형 베이스 영역을 형성하는 단계;
상기 트렌치 게이트 전극 사이에 제1 P+ 도핑영역을 형성하는 단계;
상기 제1 P+ 도핑영역을 형성하는 단계 이후, 급속 어닐링하는 단계;
상기 트렌치 게이트 전극과 상기 제1 P+ 도핑 영역 사이에 N+ 소스 영역을 형성하는 단계;
상기 기판 상에 층간 절연막을 증착하고 패터닝하여 상기 제1 P+ 도핑 영역을 노출시키는 단계;
상기 노출된 제1 P+ 도핑 영역에 제2 P+ 도핑 영역을 형성하는 단계; 및
상기 기판 상에 상기 N+ 소스 영역 및 상기 제2 P+ 도핑 영역과 접하는 에미터 전극을 형성하는 단계;를 포함하고
상기 N+ 소스 영역을 형성하는 단계는 상기 트렌치 게이트 전극 및 상기 제1 P+ 도핑 영역을 형성하는 단계 이 후에 진행되는 전력 반도체 소자의 제조 방법.
Forming a plurality of trenches in the substrate;
Forming a gate insulating film and a trench gate electrode in the trench;
Forming a P-type base region in the substrate;
Forming a first P + doped region between the trench gate electrodes;
After the forming the first P + doped region, rapid annealing;
Forming an N + source region between the trench gate electrode and the first P + doped region;
Depositing and patterning an interlayer insulating layer on the substrate to expose the first P + doped region;
Forming a second P + doped region in the exposed first P + doped region; And
And forming an emitter electrode on the substrate in contact with the N + source region and the second P + doped region
Wherein forming the N + source region is followed by forming the trench gate electrode and the first P + doped region.
제 1항에 있어서, 상기 트렌치를 형성는 단계 이전에,
상기 기판에 플로팅 영역 및 N형의 웰 영역을 형성하는 단계;를 더 포함하는 전력 반도체 소자의 제조 방법.
2. The method of claim 1, wherein, prior to forming the trench,
And forming a floating region and an N-type well region in the substrate.
제 1항에 있어서,
상기 기판은 고농도의 제1 에피층과 저농도의 제2 에피층을 포함하는 전력 반도체 소자의 제조 방법.
The method according to claim 1,
Wherein the substrate comprises a first epitaxial layer of high concentration and a second epitaxial layer of low concentration.
제 1항에 있어서,
상기 제1 P+ 도핑 영역의 깊이는 상기 N+ 소스 영역보다 더 깊은 전력 반도체 소자의 제조 방법.
The method according to claim 1,
Wherein the depth of the first P + doped region is deeper than the N + source region.
제 1항에 있어서,
상기 에미터 전극의 측면과 하면이 상기 기판과 접촉하며 형성되고, 상기 에미터 전극의 측면에 상기 N+ 소스 영역 및 상기 제2 P+ 도핑 영역이 접하여 형성하는 전력 반도체 소자의 제조 방법.
The method according to claim 1,
Wherein the emitter electrode has a side surface and a bottom surface in contact with the substrate, and the N + source region and the second P + doped region are in contact with a side surface of the emitter electrode.
제 1항에 있어서,
상기 에미터 전극 상에 패시베이션 절연막을 형성하는 단계; 및
상기 기판 하면에 고농도의 P형 도펀트를 이온 주입하여 컬렉터 영역을 형성하는 단계;를 포함하고,
상기 컬렉터 영역을 형성하는 단계 이전에 상기 기판의 후면을 그라인딩하는 단계;를 더 포함하는 전력 반도체 소자의 제조 방법.
The method according to claim 1,
Forming a passivation insulating film on the emitter electrode; And
Implanting a high-concentration P-type dopant on the bottom surface of the substrate to form a collector region,
And grinding the backside of the substrate prior to forming the collector region.
제 1항에 있어서,
상기 제2 P+ 도핑 영역을 형성하는 단계의 이온 주입 에너지는 상기 제1 P+ 도핑 영역을 형성하는 단계의 이온 주입 에너지보다 작은 전력 반도체 소자의 제조 방법.
The method according to claim 1,
Wherein the ion implantation energy of the step of forming the second P + doped region is smaller than the ion implantation energy of the step of forming the first P + doped region.
제 1항에 있어서,
상기 제2 P+ 도핑 영역을 형성하는 단계의 이온 주입 도즈량은 상기 제1 P+ 도핑 영역을 형성하는 단계의 이온 주입 도즈량보다 작은 전력 반도체 소자의 제조 방법.
The method according to claim 1,
And the amount of ion implantation in the step of forming the second P + doping region is smaller than the amount of ion implantation in the step of forming the first P + doping region.
기판에 복수의 트렌치를 형성하는 단계;
상기 트렌치에 게이트 절연막 및 트렌치 게이트 전극을 형성하는 단계;
상기 기판에 P형 베이스 영역을 형성하는 단계;
상기 트렌치 게이트 전극 사이에 제 1 P+ 도핑 영역을 형성하는 단계;
상기 제1 P+ 도핑영역을 형성하는 단계 이후 급속 어닐링하는 단계;
상기 트렌치 게이트 전극과 상기 제 1 P+ 도핑 영역 사이에 N+ 소스 영역을 형성하는 단계;
상기 트렌치 게이트 전극 위에 층간 절연막 패턴을 형성하는 단계;
상기 제1 P+ 도핑 영역의 일부를 식각하는 단계;
상기 식각된 제1 P+ 도핑 영역에 제2 P+ 도핑 영역을 형성하는 단계;
상기 N+ 소스 영역 및 제2 P+ 도핑 영역과 접하는 에미터 전극을 형성하는 단계; 및
상기 에미터 전극 상에 패시베이션 절연막을 형성하는 단계;를 포함하고,
상기 N+ 소스 영역을 형성하는 단계는, 상기 트렌치 게이트 전극 및 제 1 P+ 도핑 영역을 형성하는 단계 이후에 진행되는 전력 반도체 소자의 제조 방법.
Forming a plurality of trenches in the substrate;
Forming a gate insulating film and a trench gate electrode in the trench;
Forming a P-type base region in the substrate;
Forming a first P + doped region between the trench gate electrodes;
Rapid annealing after forming the first P + doped region;
Forming an N + source region between the trench gate electrode and the first P + doped region;
Forming an interlayer insulating film pattern on the trench gate electrode;
Etching a portion of the first P + doped region;
Forming a second P + doped region in the etched first P + doped region;
Forming an emitter electrode in contact with the N + source region and the second P + doped region; And
And forming a passivation insulating film on the emitter electrode,
Wherein forming the N + source region is performed after forming the trench gate electrode and the first P + doped region.
제 9항에 있어서,
상기 제2 P+ 도핑 영역을 형성하는 단계 이후, 고온 어닐링하는 단계;를 더 포함하는 전력 반도체 소자의 제조 방법.
10. The method of claim 9,
Further comprising: after the forming the second P + doped region, high temperature annealing.
제 9항에 있어서,
상기 제1 P+ 도핑 영역을 식각하는 단계;는
상기 층간 절연막 패턴을 형성하는 단계와 동시에 진행되는 전력 반도체 소자의 제조 방법.
10. The method of claim 9,
Etching the first P + doped region;
Wherein the step of forming the interlayer insulating film pattern is performed simultaneously with the step of forming the interlayer insulating film pattern.
제 9항에 있어서,
상기 에미터 전극의 측면과 하면이 상기 기판과 접촉하며 형성되고, 상기 제2 P+ 도핑 영역 및 상기 N+ 소스 영역은 상기 에미터 전극의 측면과 접촉하는 것을 특징으로 하는 전력 반도체 소자의 제조 방법.
10. The method of claim 9,
Wherein a side surface and a bottom surface of the emitter electrode are formed in contact with the substrate, and the second P + doping region and the N + source region are in contact with a side surface of the emitter electrode.
제 12항에 있어서,
상기 제2 P+ 도핑 영역을 형성하는 단계의 이온 주입 에너지 및 도즈량은 상기 제1 P+ 도핑 영역을 형성하는 단계의 이온 주입 에너지 및 도즈량보다 작은 전력 반도체 소자의 제조 방법.13. The method of claim 12,
Wherein the ion implantation energy and the dose amount of the step of forming the second P + doped region are smaller than the ion implantation energy and the dose amount of the step of forming the first P + doped region.
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