KR101924694B1 - Weighting Device and Method of the same - Google Patents
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Abstract
본 발명은 시냅스(synapse) 특성의 가중치 소자에 관한 것으로, 더 상세하게는 컨택으로 선택 트랜지스터가 연결되고 강유전체층이 도입된 가중치 소자이다.
가중치 소자는 포지티브 가중치와 네거티브 가중치를 선형적으로 다단계(multi-level) 제어를 할 수 있으므로 신경망 시냅스(neural network synapse) 기능을 가능하게 한다. 또한, 한 개의 소자로 다단계 제어가 가능하므로 설계가 단순해지고, chip 크기가 증가하는 것을 억제한다.The present invention relates to a weighting device with synapse characteristics, and more particularly to a weighting device in which a selection transistor is connected to a contact and a ferroelectric layer is introduced.
The weighting device enables a neural network synapse function because it can perform multi-level control linearly on the positive weighting and the negative weighting. In addition, since it is possible to perform multi-stage control with one device, the design is simplified and the chip size is prevented from increasing.
Description
본 발명은 신경망(Neural network)의 시냅스(synapse) 특성의 가중치 소자에 관한 것으로, 더욱 자세하게는, 다단계 포지티브 가중치(multi-level positive weights) 및 다단계 네거티브 가중치 (multi-level negative weights)를 단일 노드(node)에서 수행하는 가중치 소자의 구조와 작동 방법에 관한 것이다.The present invention relates to weighted elements of a synapse characteristic of a neural network and more particularly to a method and apparatus for weighting multi-level positive weights and multi-level negative weights at a single node node, and a method for operating the weight element.
뉴런과 관련하여 신경회로망에 대한 연구는 인간 신경의 구조를 모방하여 그와 유사한 작용을 하게 하려는 의도에서 시작되었다. 실제로 일련의 빛, 화상 및 음성 등의 자연적인 상황을 인식하고 판단을 내리는 경우에 인간의 두뇌는 컴퓨터보다 빠르다.Studies on neurons in relation to neurons have begun with the intention of mimicking the structure of human nerves and making them behave similarly. In fact, a human brain is faster than a computer when it recognizes and judges a natural situation such as a series of light, burn, and voice.
인간은 현존하는 어떠한 컴퓨터보다 효율적으로 주위 환경들에 대한 시각적 정보들을 이해하고 다양한 물체를 구별할 수 있다. 이는 1015개의 시냅스로 연결된 1012개의 뉴런의 네트워크로 이루어진 인간의 두뇌를 통해 가능한 일이다 뉴런은 수상돌기(dendrite)와 축색돌기(axon)로 이루어져 있으며, 시냅스를 통해 정보가 전달되는 구조로 이루어져 있다.Humans can understand visual information about the surrounding environment more efficiently than any existing computer and can distinguish various objects. This is possible through a human brain consisting of 10 12 neurons connected by 10 15 synapses. The neurons are composed of dendrites and axons, and information is transmitted through the synapses. have.
컴퓨터와 뇌를 비교해보면 기본적으로 정보처리의 방식이 전혀 다르다. 컴퓨터는 주어진 프로그램에 따라서 한 번에 하나의 명령을 처리하는 직렬처리 방식인 반면, 뇌는 수많은 뉴런(neuron)들이 모여서 병렬처리를 한다. 신경회로망은 이러한 인체 신경망을 모방한 것으로 신경회로망 구현 기술에 대한 기대가 모아지고 있다. 신경회로망의 하드웨어 구현에서는 동일한 공간에서 더 많은 신경세포와 이들 간의 연결(synapse), 그리고 더 많은 synaptic weights를 구현하는 것을 목표로 한다.Comparing the computer and the brain, basically, the method of information processing is completely different. A computer is a serial processing method that processes one instruction at a time according to a given program, while the brain collects a large number of neurons and performs parallel processing. The neural network imitates this human neural network and expects the neural network implementation technology. The hardware implementation of the neural network aims at realizing more synapses, more synaptic weights, and more neurons in the same space.
시냅스는 뉴런과 뉴런을 연결하는 것으로 그 연결 가중치에 따라 다른 뉴런에 전달되는 신호의 세기가 변하게 된다. 어떤 부위가 학습되어 지는 과정은 뉴런들을 연결하고 있는 시냅스의 연결 가중치들을 조절하면서 작동하는 것이다. Synapses connect neurons to neurons, which change the intensity of the signal delivered to other neurons. The process by which a part is learned works by adjusting the connection weights of the synapses that connect the neurons.
최근에 학습 기능을 갖는 시냅스 모방 소자를 개발하여 신경칩을 제조하고자 하는 노력을 계속하고 있다.Recently, efforts have been made to develop a neural chip by developing a synaptic imitation device having a learning function.
기존의 Flash, SRAM, DRAM 등 여러 가지 메모리 기반 소자들이 시냅스 소자로 사용이 가능하지만, 보다 저전력 및 고집적의 시냅스 소자를 만들기 위해 PCM(phase change memory), FeRAM(Ferroelectric Random Access Memory) 및 ReRAM(Resistance Random Access Memory) 등의 여러 종류의 시냅스 소자들을 연구하고 있다.A variety of memory-based devices such as Flash, SRAM, and DRAM can be used as synaptic devices, but phase change memory (PCM), ferroelectric random access memory (FeRAM), and ReRAM Random Access Memory) and other synaptic elements.
대한민국 공개 특허 제10-2013-0093322호(출원일 2012년 2월 14일)는 양자점들 간의 상호 쿨롱 결합으로 뉴런 상호간의 신경전달 물질을 전달하는 시냅스를 모방한 단전자-시냅스 회로기반 뉴로몰픽 시스템에 대한 것이다. 이는 나노선 구조물을 이용하여 양자점을 형성하고, 양자점들의 상호 정전용량적 결합을 하도록 구성하는 동시에 양자점의 전위를 효과적인 제어할 수 있도록 양자점을 에워싸는 형태의 터널링 장벽에 영향을 최소화하는 상층 게이트를 제작함으로써 상온에서 구현 가능하고 양자점들의 상호 결합을 이용하여 뉴런 상호의 신경전달 물질을 전송하는 시냅스의 기능을 모방한 단전자-시냅스 래칭 스위치 시스템을 구성한다. 그러나 이 시스템은 양자점을 이용한 전위 제어로 멀티레벨을 구현하기는 어려운 소자이다. 즉, 신호 전달과 자가 학습의 두 기능이 동시에 일어나지 않는 단점이 있다.Korean Patent Publication No. 10-2013-0093322 (filed on February 14, 2012) discloses a neuro-morphic system based on synapses that mimics synapses that transmit neurotransmitters between neurons by mutual coulomb coupling between quantum dots It is about. This makes it possible to form quantum dots by using nanowire structures and to form mutual electrostatic capacitive coupling between quantum dots. At the same time, an upper gate which minimizes the influence on the tunneling barriers surrounding the quantum dots so as to control the potential of the quantum dots effectively is manufactured It can be realized at room temperature and constructs a single electron-synaptic latching switch system that imitates the function of synapse that transmits neurotransmitters of neurons using mutual coupling of quantum dots. However, this system is difficult to realize multilevel with potential control using quantum dots. That is, the two functions of signal transmission and self-learning do not occur at the same time.
신경망(Neural network)에서 시냅스의 기능은 입력 정보의 가중치(weights)를 저장하는 기능을 갖고 있다. 또한, 새로운 입력이 들어올 때 이미 기억되어 있는 가중치를 부여하는 기능을 한다. 소프트웨어적으로는 포지티브 가중치(positive weights)와 네거티브 가중치(negative weights)를 지정할 수 있다. In neural networks, the function of synapses is to store the weights of input information. It also gives a weight that is already stored when a new input is received. Software can specify positive weights and negative weights.
현재는 하드웨어적으로는 포지티브(positive weights)만 가능하기 때문에, 이의 해결을 위해 포지티브 가중치 두 개를 선택하여 하나는 포지티브용으로 다른 하나는 네거티브용으로 사용하는 방법을 도입할 수 있다. 그러나 이와 같은 방법을 도입하게 되면 소자가 두 배 필요하게 되고 구성하는 회로가 매우 복잡해지기 때문에, 제작 원가가 상승하게 된다. 이를 해결하기 위해서는 단위 가중치 노드(weighting node)가 포지티브 가중치와 네거티브 가중치의 기능을 모두 갖추고 있는 소자가 필요하다.Currently, only positive weights are available in hardware. Therefore, we can adopt two positive weights, one for positive and one for negative, to solve this problem. However, if such a method is adopted, the device becomes twice necessary and the circuit constituting it becomes very complicated, resulting in an increase in production cost. To solve this problem, it is necessary to provide a device in which a weighting node has both functions of a positive weight and a negative weight.
본 발명이 이루고자 하는 제1 기술적 과제는 바이폴라리티 특성을 갖는 스위처블 재료를 포함하는 노드 및 선택 트랜지스터를 포함하는 가중치 소자를 제공하는데 있다.SUMMARY OF THE INVENTION A first object of the present invention is to provide a weight element including a node and a selection transistor including a switchable material having bipolarity characteristics.
또한, 본 발명이 이루고자 하는 제2 기술적 과제는 상기 제1 기술적 과제를 달성하기 위한 가중치 소자의 동작 방법을 제공하는데 있다.According to a second aspect of the present invention, there is provided a method of operating a weighting device for achieving the first technical object.
또한, 본 발명이 이루고자 하는 제3 기술적 과제는 상기 제1 기술적 과제를 달성하기 위한 가중치 소자의 동작 방법을 제공하는데 있다.According to a third aspect of the present invention, there is provided a method of operating a weight device for achieving the first technical object.
상술한 제1 기술적 과제를 달성하기 위한 본 발명은, 게이트 전극, 상기 게이트 전극 상에 형성된 제1 전도성 삽입층, 상기 제1 전도성 삽입층 상에 형성된 바이폴라리티(bi-polarity) 특성의 스위처블 재료층, 상기 스위처블 재료층 상에 형성된 제2 전도성 삽입층, 상기 제2 전도성 삽입층 상에 형성된 제1 유전체층, 상기 제1 유전체층 상에 형성된 제1 반도체층을 가지는 제1 트랜지스터 및 상기 제1 반도체층과 전기적으로 연결된 제2 반도체층을 가지는 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 포함하는 노드(node)의 동작은 스위처블 재료층의 분극 상태로 제어되는 가중치 소자인 것을 특징으로 한다.According to a first aspect of the present invention, there is provided a semiconductor device comprising a gate electrode, a first conductive insertion layer formed on the gate electrode, a switchable material having a bi-polarity characteristic formed on the first conductive insertion layer, A first conductive layer formed on the switchable material layer, a first dielectric layer formed on the second conductive interlayer, a first transistor having a first semiconductor layer formed on the first dielectric layer, And a second transistor having a second semiconductor layer electrically connected to the first transistor and the second transistor, wherein the operation of the node including the first transistor and the second transistor is a weighting element controlled in a polarization state of the switchable material layer .
상기 스위처블 재료층은 멀티페로익(multiferroic) 물질이고, HoMnO3, TbMnO3, BuMnO3, ErMnO3. YbMnO3 BiFeO3, BaNiF4, ZnCr2Se4 및 LiCu2O2로 이루어진 군에서 선택된 적어도 어느 하나를 가질 수 있다.The switchable material layer is a multi-Perot ripening (multiferroic) material, HoMnO 3, TbMnO 3, BuMnO 3,
또한 상기 스위처블 재료층은 강유전체 물질이고, Pb(ZrxTi1-x)O3(0≤x≤1), SrBiTaO9, Bi4Ti3O12, BaTiO3, HfOx, PbTiO3, HfZrOx 및 Poly(methyl methacrylate)로 이루어진 군에서 선택된 적어도 어느 하나를 가질 수 있다.The switchable material layer is made of a ferroelectric material and is made of Pb (Zr x Ti 1-x ) O 3 (0? X ? 1), SrBiTaO 9 , Bi 4 Ti 3 O 12 , BaTiO 3 , HfO x , PbTiO 3 , HfZrO x and poly (methyl methacrylate).
상기 제1 전도성 삽입층 및 상기 제2 전도성 삽입층은 SrRuOx, IrOx, RuOx, MnOx, NiOx, CoMnOx 및 La1-xSrxCoO3로 이루어진 전도성 산화물군에서 선택된 적어도 어느 하나를 가질 수 있다.The first conductive insert layer and the second conductive insert layers have at least one selected from conductive oxide group consisting of SrRuO x, IrO x, RuO x , MnOx, NiOx, CoMnO x and La 1-x Sr x CoO 3 .
상기 제1유전체층은 SiO2, HfO2, Al2O3, TiO2, ZrO2, SiNx, Si3N4, Ta2O5 및 SrTiO3로 이루어진 군에서 선택된 적어도 어느 하나를 가질 수 있다.The first dielectric layer may have at least one selected from the group consisting of SiO 2 , HfO 2 , Al 2 O 3 , TiO 2 , ZrO 2 , SiN x , Si 3 N 4 , Ta 2 O 5 and SrTiO 3 .
상기 제1 트랜지스터는, 상기 n타입 전이금속 디칼코게니드(Transition Metal Dichalcogenide, TMD)인 제1 반도체층, 상기 제1 반도체층과 전기적으로 연결된 제1 소스 전극 및 상기 제1 반도체층와 전기적으로 연결되고, 상기 제1 소스 전극과 대향하는 공통 드레인 전극을 포함하는 가중치 소자인 것을 특징으로 한다.The first transistor may include a first semiconductor layer of the n-type transition metal dichalcogenide (TMD), a first source electrode electrically connected to the first semiconductor layer, and a second semiconductor layer electrically connected to the first semiconductor layer And a common drain electrode facing the first source electrode.
상기 p타입 전이금속 디칼코게니드(Transition Metal Dichalcogenide, TMD)인 제2 반도체층, 상기 제2 반도체층과 전기적으로 연결된 제2 소스 전극 및 상기 제2 반도체층와 전기적으로 연결되고, 상기 제2 소스 전극과 대향하는 상기 공통 드레인 전극을 포함하는 가중치 소자인 것을 특징으로 한다. 따라서 제1 반도체층과 제2 반도체층은 공통 드레인 전극으로 연결된다. A second semiconductor layer that is a p-type transition metal dichalcogenide (TMD), a second source electrode electrically connected to the second semiconductor layer, and a second semiconductor layer electrically connected to the second source electrode, And the common drain electrode opposed to the common drain electrode. Thus, the first semiconductor layer and the second semiconductor layer are connected to a common drain electrode.
상기 전이금속 디칼코게니드는 n 타입 또는 p 타입이고, ZrSe2, TaSe2, TaS2, NbSe2, WSe2, MoTe2, MoSe2, MoS2, SnSe2 및 SnS2로 이루어진 군에서 선택된 적어도 어느 하나를 가질 수 있다. 혹은 어는 하나를 선택하여 doping함으로써 n 타입이나 p 타입으로 제조할 수 있다.Wherein the transition metal decalcogenide is of n type or p type and is at least one selected from the group consisting of ZrSe 2 , TaSe 2 , TaS 2 , NbSe 2 , WSe 2 , MoTe 2 , MoSe 2 , MoS 2 , SnSe 2 and SnS 2 You can have one. Or by selecting one of them and doping it into the n type or the p type.
상기 전이금속 디칼코게니드중에서 ambipolar 특성을 갖는 TMD는 제외한다.Among these transition metal decalcogenides, TMD having ambipolar properties is excluded.
상기 제1 반도체층 및 상기 제2 반도체층은 n 타입 비정질 Si 박막, p 타입 비정질 Si 박막, n 타입 산화물 반도체 박막 및 p 타입 산화물 반도체 박막으로 이루어진 군에서 선택된 적어도 어느 하나를 가질 수 있다.The first semiconductor layer and the second semiconductor layer may have at least one selected from the group consisting of an n-type amorphous Si thin film, a p-type amorphous Si thin film, an n-type oxide semiconductor thin film, and a p-type oxide semiconductor thin film.
상기 공통 드레인 전극과 컨택 전극을 통해 전기적으로 연결되어 있는 선택 트랜지스터(select transistor)를 포함하는 가중치 소자인 것을 특징으로 한다.And a select transistor electrically connected to the common drain electrode through the contact electrode.
선택 트랜지스터용 게이트(gate) 전극, 상기 게이트 전극 상을 덮는 형상의 제2 유전체층, 상기 제2 유전체층 상에 형성된 제3 반도체층, 상기 제3 반도체층과 전기적으로 연결된 제3 소스 전극, 상기 제3 반도체층과 전기적으로 연결되고, 상기 제3소스 전극과 대향하는 제2 드레인 전극을 포함하는 가중치 소자인 것을 특징으로 한다.A gate electrode for a select transistor, a second dielectric layer in a shape covering the gate electrode, a third semiconductor layer formed on the second dielectric layer, a third source electrode electrically connected to the third semiconductor layer, And a second drain electrode electrically connected to the semiconductor layer and facing the third source electrode.
상기 제3 반도체층은 전이금속 디칼코게니드, 실리콘 박막, 비정질 실리콘 박막 및 산화물반도체로 이루어진 군에서 선택된 어느 하나를 가질 수 있다.The third semiconductor layer may have any one selected from the group consisting of a transition metal decalcogenide, a silicon thin film, an amorphous silicon thin film, and an oxide semiconductor.
상기 가중치 노드와 상기 선택 트랜지스터를 일대일로 연결하고, 상기 가중치 노드가 평면상으로 배열된 구조의 배열층과 상기 선택 트랜지스터가 평면상으로 배열된 구조의 배열층이 번갈아 적층된 구조로 형성된 가중치 소자인 것을 특징으로 한다.A weighting element formed by alternately stacking the weighting nodes and the selection transistors in a one-to-one manner and arranging the weighting nodes in a plane and the arrangement layers in which the selection transistors are arranged in a plane, .
적층형 가중치소자를 제작할 경우, 상기 선택 트랜지스터는 TFT인 가중치 소자인 것을 특징으로 한다.In the case of fabricating a stacked weight element, the selection transistor is a weighting element which is a TFT.
상술한 제2 기술적 과제를 달성하기 위한 본 발명은, 게이트 전극, 바이폴라리티(bi-polarity) 특성의 스위처블 재료층, 제1 전도성 삽입층, 제1 유전체층, 제1 트랜지스터, 제2 트랜지스터를 포함하는 가중치 노드를 포함하는 가중치 소자에 있어서, 게이트 전극에 게이트 전압(Vp)을 인가함으로써, 상기 제1 유전체층과 상기 스위처블 재료층에 전압이 각각 인가되는 단계(Vox, VF), 및 상기 게이트 전압(Vp)와 상기 제1 유전체층 전압(Vox)의 차이값, 즉 스위처블 재료층에 인가되는 전압(VF)이 상기 스위처블 재료층의 보자 전압(coercive voltage)보다 크도록 하되, 부분 스위칭 혹은 부분 분극(partial switching 또는 partial polarization)에 의하여 잔류 분극량이 균일하게 변하도록 조정하는 단계를 포함하는 가중치 소자의 동작 방법을 제공하는 데 있다.According to another aspect of the present invention, there is provided a semiconductor device including a gate electrode, a switchable material layer having a bi-polarity characteristic, a first conductive insertion layer, a first dielectric layer, a first transistor, A step (Vox, V F ) of applying a voltage to the first dielectric layer and the switchable material layer, respectively, by applying a gate voltage (V p ) to the gate electrode, and a step The difference between the gate voltage V p and the first dielectric layer voltage V ox , that is, the voltage V F applied to the switchable material layer, is greater than the coercive voltage of the switchable material layer , And adjusting the residual polarization amount to be uniformly changed by partial switching or partial polarization (partial switching or partial polarization).
잔류분극량을 일정하게 변화시키는 선형성(linearity)은 병열연산을 위한 것이다.The linearity, which constantly varies the residual polarization, is for the parallel calculation.
상기 가중치 소자에 있어서, 상기 게이트 전극이 접지되어 있고, 선택 트랜지스터를 통해 상기 컨택 전극에 전압(Vb)을 인가하는 단계 및 상기 컨택 전극에 인가된 전압(Vb)과 제1 유전체에 인가된 전압(Vox)의 차이값, 즉 스위처블 재료층에 인가되는 전압(VF)이 상기 스위처블 재료층의 보자 전압(coercive voltage) 보다 크도록 하되, 잔류분극량이 균일하게 변하도록 조정하는 역단계를 포함하는 가중치 소자의 동작 방법을 제공하는 데 있다.According to the weight element, and the gate electrode is grounded, the method comprising: applying a voltage (V b) to said contact electrode through the select transistor, and is applied to the voltage (V b) and the first dielectric material is applied to the contact electrode The difference value of the voltage V ox , that is, the voltage V F applied to the switchable material layer is set to be larger than the coercive voltage of the switchable material layer, And to provide a method of operation of the weighting device.
상기 가중치 소자에 있어서, 상기 잔류분극이 균일하게 변하도록 인가 pulse의 전압, puse width, pulse current를 제어하는 단계를 포함하는 가중치 소자의 동작 방법을 제공하는 데 있다.And controlling the voltage, the pulse width, and the pulse current of the applied pulse so that the remnant polarization uniformly changes in the weight element.
상기 가중치 소자에 있어서, 상기 잔류분극을 균일하게 네거티브 폴라리티(negative polarity 또는 polarization)에서 포지티브 폴라리티(positive polarity 또는 polarization)까지 선택 트랜지스터를 이용하여 다단계로 수행하는 단계를 포함하는 가중치 소자의 동작 방법을 제공하는 데 있다.In the weighting device, the operation of the weighting device including the step of uniformly performing the remanent polarization in multiple steps from a negative polarity or polarization to a positive polarity or polarization using a select transistor .
상기 가중치 소자에 있어서, 스위처블 재료층의 표면 상태를 상기 제1 트랜지스터와 상기 제2 트랜지스터로 동시에 검출하여 포지티브 가중치(positive weights)와 네거티브 가중치(negative weights)에 의한 전류 방향과 크기를 동시에 구별하는 단계를 포함하는 가중치 소자의 동작 방법을 제공하는 데 있다.In the weighting device, the surface state of the switchable material layer is simultaneously detected by the first transistor and the second transistor to simultaneously discriminate the current direction and the size by positive weights and negative weights And to provide a method of operation of the weighting device.
상술한 제3 기술적 과제를 달성하기 위한 본 발명은, 기판 상에 형성된 게이트 전극, 바이폴라리티(bi-polarity) 특성의 스위처블 재료층, 제1 전도성 삽입층, 제2 전도성 삽입층, 제1 유전체층, 제1 트랜지스터, 제2 트랜지스터를 포함하는 가중치 노드 및 스위처블 재료층을 통해 제어되는 가중치 노드를 포함하는 가중치 소자에 있어서, 특정 펄스폭을 가진 특정 전압 펄스를 상기 게이트 전극에 인가하는 단계, 상기 스위처블 재료층이 최대 네거티브(maximum negative) 잔류 분극량을 갖도록 상기 특정 전압 펄스를 네거티브 리셋 펄스(negative reset pulse)로 상기 게이트 전극에 인가하는 단계, 상기 스위처블 재료층이 특정 포지티브(positive) 잔류 분극량을 갖도록 상기 특정 전압 펄스를 포지티브 펄스(positive pulse)로 상기 게이트 전극에 인가하는 단계, 상기 네거티브 리셋 펄스 및 상기 포지티브 펄스의 피크값을 변경하여 상기 게이트 전극에 인가하는 단계 및 상기 가중치 소자에 특정 포지티브 가중치가 변경되는 단계를 포함하는 가중치 소자의 동작 방법을 제공하는데 있다. According to a third aspect of the present invention, there is provided a semiconductor device comprising: a gate electrode formed on a substrate; a switchable material layer having a bi-polarity characteristic; a first conductive insertion layer; a second conductive insertion layer; A weight node comprising a first transistor, a second transistor, and a weight node controlled through a switchable material layer, the method comprising the steps of: applying a specific voltage pulse having a specific pulse width to the gate electrode; Applying the specific voltage pulse to the gate electrode with a negative reset pulse such that the switchable material layer has a maximum negative residual polarization amount, the switchable material layer having a specific positive residual pulse, Applying the specific voltage pulse to the gate electrode with a positive pulse so as to have a polarization, To provide a reset pulse and method of operation of the weight element comprises the step and the step in which a specific positive weight changes in the weight elements to be applied to said gate electrode by changing the peak value of the positive pulse.
특정 펄스폭을 가진 특정 전압 펄스를 상기 게이트 전극에 인가하는 단계이후에, 상기 스위처블 재료층이 최대 포지티브(maximum positive) 잔류 분극량을 갖도록 상기 특정 전압 펄스를 포지티브 리셋 펄스(positive reset pulse)로 상기 게이트 전극에 인가하는 단계, 상기 스위처블 재료층이 특정 네거티브(negative) 잔류 분극량을 갖도록 상기 특정 전압 펄스를 네거티브 펄스(negative pulse)로 상기 게이트 전극에 인가하는 단계, 상기 포지티브 리셋 펄스 및 상기 네거티브 펄스의 피크값을 변경하여 상기 게이트 전극에 인가하는 단계 및 상기 가중치 소자에 특정 네거티브 가중치가 변경되는 단계를 포함하는 가중치 소자의 동작 방법을 제공하는데 있다.After applying the specific voltage pulse having a specific pulse width to the gate electrode, applying the specific voltage pulse to a positive reset pulse so that the switchable material layer has a maximum positive residual polarization amount Applying the specific voltage pulse to the gate electrode with a negative pulse so that the switchable material layer has a specific negative residual polarization amount; applying the positive reset pulse and the negative reset pulse to the gate electrode; Changing a peak value of a negative pulse to apply to the gate electrode, and changing a specific negative weight to the weight element.
상술한 본 발명에 따르면, 포지티브 가중치와 네거티브 가중치를 선형적으로 다단계(multi-level) 제어를 할 수 있으므로 신경망 시냅스(neural network synapse) 기능을 가능하게 하는 효과가 있다.According to the present invention, since the positive weight and the negative weight can be linearly controlled in a multi-level manner, the neural network synapse function is enabled.
또한 한 개의 소자로 다단계 제어가 가능하므로 설계가 단순해지고, 제조 원가 상승을 억제하는 효과가 있다.In addition, multi-stage control can be performed with one device, which simplifies the design and suppresses an increase in manufacturing cost.
도 1은 본 발명의 바람직한 실시예에 따라 스위처블 재료층, 제1 삽입층 및 제2 삽입층을 포함하는 가중치 node의 단면도이다.
도 2은 본 발명의 바람직한 실시예에 따라 선택 트랜지스터가 연결되어 있는 가중치 소자의 단면도이다.
도 3는 본 발명의 바람직한 실시예에 따라 가중치 소자의 게이트 전압 인가에 따른 선택트랜지스터를 포함하는 소자 동작에 대한 회로 모식도이다.
도 4은 본 발명의 바람직한 실시예에 따라 선택 트랜지스터 배열에 대한 모식도이다.
도 5은 본 발명의 바람직한 실시예에 따라 가중치 노드(node) 배열에 대한 모식도이다.
도 6은 본 발명의 바람직한 실시예에 따라 선택 트랜지스터와 가중치 노드의 조합으로 배열된 단일 스택 가중치 소자 형태의 모식도이다.
도 7은 본 발명의 바람직한 실시예에 따라 강유전체 분극 상태에 따라 p 타입 MoS2에 형성된 네거티브 스크리닝 채널(negative screening channel) 상태를 전류로 검출한 그래프이다. 이것은 강유전체가 positive로 분극되는 것이므로 positive weighting에 해당한다.
도 8은 본 발명의 바람직한 실시예에 따라 강유전체 분극 상태에 따라 n 타입 WSe2에 형성된 포지티브 스크리닝 채널(positive screening channel) 상태를 전류로 검출한 그래프이다. 이것은 강유전체가 negative로 분극되는 것이므로 negative weighting에 해당한다.
도 9는 본 발명의 바람직한 실시예에 따라 포지티브 가중치를 부여하는 특정 펄스의 전개를 보여주는 그래프이다.
도 10은 본 발명의 바람직한 실시예에 따라 네거티브 가중치를 부여하는 특정 펄스의 전개를 보여주는 그래프이다.
도 11은 본 발명의 바람직한 실시예에 따라 특정 펄스 전압에 의해 변화되는 가중치의 선형성을 보여주는 그래프이다.
도 12는 본 발명의 바람직한 실시예에 따라 전압 변화에 따른 가중치의 변화량 및 잔류 분극량을 보여주는 그래프이다.1 is a cross-sectional view of a weight node comprising a switchable material layer, a first intercalation layer and a second intercalation layer according to a preferred embodiment of the present invention.
2 is a cross-sectional view of a weight device to which a select transistor is connected in accordance with a preferred embodiment of the present invention.
3 is a circuit schematic diagram of an element operation including a selection transistor according to a gate voltage of a weight element according to a preferred embodiment of the present invention.
4 is a schematic diagram of a selection transistor arrangement in accordance with a preferred embodiment of the present invention.
5 is a schematic diagram of a weighted node arrangement in accordance with a preferred embodiment of the present invention.
Figure 6 is a schematic diagram of a single stack weight element type arranged in a combination of select transistors and weight nodes in accordance with a preferred embodiment of the present invention.
FIG. 7 is a graph showing a state of a negative screening channel formed in a p-type MoS 2 according to a ferroelectric polarization state according to a preferred embodiment of the present invention. This corresponds to a positive weighting since the ferroelectric is positively polarized.
FIG. 8 is a graph showing a positive screening channel state formed on an n-type WSe 2 according to a ferroelectric polarization state according to a preferred embodiment of the present invention. This corresponds to negative weighting because the ferroelectric is polarized to negative.
Figure 9 is a graph showing the evolution of a particular pulse giving a positive weight according to a preferred embodiment of the present invention.
10 is a graph showing the evolution of a particular pulse that imparts negative weights in accordance with a preferred embodiment of the present invention.
11 is a graph showing the linearity of weights varied by a specific pulse voltage according to a preferred embodiment of the present invention.
12 is a graph showing a change amount and a residual polarization amount of a weight according to a voltage change according to a preferred embodiment of the present invention.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are intended to be illustrative of and in no way limit the intended scope of the invention. It is to be understood that the invention is intended to cover all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. Like reference numerals are used for like elements in describing each drawing.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Are to be interpreted as having a meaning consistent with the contextual meaning of the relevant art and are not to be construed as an ideal or overly formal sense unless expressly defined in the present application.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 바람직한 실시예에 따라 스위처블 재료층, 제1 삽입층 및 제2 삽입층을 포함하는 가중치 node의 단면도이다.1 is a cross-sectional view of a weight node comprising a switchable material layer, a first intercalation layer and a second intercalation layer according to a preferred embodiment of the present invention.
도 1을 참조하면, 바이폴라리티 스위칭(Bi-polarity switching)을 위해 바이폴라리티 특성의 강유전체 물질 또는 멀티페로익(multiferroic) 물질을 사용하여 스위처블 재료층(120)을 구성하고, 이를 가중치 노드에 도입한다.Referring to FIG. 1, a
또한, 스위처블 재료층(120)의 피로를 억제하기 위해, 스위처블 재료층(120)의 위 아래에 제1 전도성 삽입층(130)과 제2 전도성 삽입층(130')을 형성하고 있다. 가중치 노드의 구조는 게이트 전극(100), 게이트 전극(100) 상에 형성되어 있는 제1 전도성 삽입층(130), 제1 전도성 삽입층(130) 상에 형성된 바이폴라리티 특성의 스위처블 재료층(120), 스위처블 재료층(120) 상에 형성되어 있는 제2 전도성 삽입층(130'), 제2 전도성 삽입층(130') 상에 형성된 제1 유전체층(140), 제1 유전체층(140) 상에 형성되어 있는 제1 반도체층(155), 제1 반도체층(155)과 이격되고 전기적으로 연결되어 있는 제2 반도체층(165)을 포함하고 있다. In addition, to suppress the fatigue of the
제1 반도체층(155)과 제2 반도체층(165)은 공통 드레인 전극(160)을 공유하고 있다. 또한 제1 소스 전극(150)은 제1 반도체층(155)에 연결되어 있고, 제2 소스 전극(170)은 제2 반도체층(165)에 전기적으로 연결되어 있다. 센싱(sensing)층은 제1 반도체층(155), 공통 드레인 전극(160) 및 제1 소스 전극(150)을 포함하는 n타입 TMD와 제2 반도체층(165)은 공통 드레인 전극(160), 제2 소스 전극(170)을 포함하는 p타입 TMD 일 수 있다. The
또한, 센싱(sensing)층은 제1 반도체층(155), 공통 드레인 전극(160) 및 제1 소스 전극(150)을 포함하고, 제1 반도체층(155)은 p 타입 TMD일 수 있다. 그리고 센싱층은 제2 반도체층(165), 공통 드레인 전극(160), 제2 소스 전극(170)을 포함하고, 제2 반도체층(165)은 n 타입 TMD일 수 있다. Also, the sensing layer may include a
또한, 제1 반도체층(155) 및 제2 반도체층(165)은 비정질 혹은 단결정 실리콘 박막 혹은 반도체 산화물일 수 있고, 적층이 가능한 물질이다. The
스위처블 재료층(120)으로서의 강유전체는 Pb(ZrxTi1-x)O3(0≤x≤1), SrBiTaO9, Bi4Ti3O12, BaTiO3, HfOx, PbTiO3 및 Poly(methyl methacrylate)로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.The ferroelectric material as the
스위처블 재료층(120)으로서의 멀티페로익 물질은 HoMnO3, TbMnO3, BuMnO3, ErMnO3. YbMnO3 BiFeO3, BaNiF4, ZnCr2Se4 및 LiCu2O2로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.Switchable multi-Perot dichroic material as the
제1 유전체층(140)은 SiO2, HfO2, Al2O3, TiO2, ZrO2, SiNx, Si3N4, Ta2O5 및 SrTiO3로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다.A
분극 상태를 검출하는 센싱층은 제1 유전체층(140) 상에 n타입 전이금속 다이칼코겐나이드(Transition Metal Dichalcogenide, TMD)인 제1 반도체층(155) 및 상기 제1 유전체층(140) 상에 형성되어 있는 p타입 전이금속 다이칼코겐나이드(Transition Metal Dichalcogenide, TMD)인 제2 반도체층(165)으로 구성한다.The sensing layer for detecting the polarization state includes a
전이금속 다이칼코겐나이드(Transition Metal Dichalcogenide, TMD)는 n 타입 또는 p타입이고, ZrSe2, TaSe2, TaS2, NbSe2, WSe2, MoTe2, MoSe2, MoS2, SnSe2 및 SnS2로 이루어진 군에서 선택된 적어도 어느 하나일 수 있다. 또한 이 중의 하나에 doping하여 n 타입 혹은 p 타입으로 제작할 수 있다.Transition metal dichalcogenide (TMD) is n type or p type, and ZrSe 2 , TaSe 2 , TaS 2 , NbSe 2 , WSe 2 , MoTe 2 , MoSe 2 , MoS 2 , SnSe 2 and SnS 2 And the like. It is also possible to fabricate n type or p type by doping one of them.
제1 전도성 삽입층(130) 및 제2 전도성 삽입층(130')은 SrRuOx, IrOx, RuOx, MnO2, NiO, CoMnOx 및 La1 - xSrxCoO3로 이루어진 전도성 산화물군에서 선택된 적어도 어느 하나일 수 있다.The first
제1 전도성 삽입층(130) 및 제2 전도성 삽입층(130')은 스위처블 재료층의 피로를 방지하는 층이다.The first
제1 전도성 삽입층(130)과 제2 전도성 삽입층(130')은 소재나 구조가 동일할 수 있고, 다를 수도 있다.The first conductive inserted
도 2는 본 발명의 바람직한 실시예에 따라 선택 트랜지스터(select TFT)가 연결되어 있는 가중치 소자의 단면도이다.2 is a cross-sectional view of a weight device in which a select transistor (select TFT) is connected according to a preferred embodiment of the present invention.
도 2을 참조하면, 게이트 전극(100), 게이트 전극(100) 상에 형성되어 있는 제1 전도성 삽입층(130), 제1 전도성 삽입층(130) 상에 형성된 바이폴라리티 특성의 스위처블 재료층(120), 스위처블 재료층(120) 상에 형성되어 있는 제1 전도성 삽입층(130)과 제2 전도성 삽입층(130') 상에 형성된 제1 유전체층(140), 제1 유전체층(140) 상에 형성되어 있는 제1 반도체층(155), 제1 반도체층(155)과 이격되고 전기적으로 연결되어 있는 제2 반도체층(165)을 포함하고 있다. 2, a
제1 반도체층(155)과 제2 반도체층(165)은 공통 드레인 전극(160)을 공유하고 있다. 또한, 제1 소스 전극(150)은 제1 반도체층(155)에 연결되어 있고, 제2 소스 전극(170)은 제2 반도체층(165)에 전기적으로 연결되어 있다. 제1 반도체층(155)은 n타입 TMD이고, 제2 반도체층(165)은 p타입 TMD일 수 있다. 또는 제1 반도체층(155)은 p타입 TMD이고, 제2 반도체층(165)은 n타입 TMD일 수 있다. 공통 드레인 전극(160)과 선택 트랜지스터를 전기적으로 연결하는 컨택 전극(175)이 있고, 가중치 노드와 선택 트랜지스터를 포함하는 가중치 소자를 제작할 수 있다.The
제1 전도성 삽입층(130) 및 제2 전도성 삽입층(130')은 SrRuOx, IrOx, RuOx, MnO2, NiO, CoMnOx 및 La1 - xSrxCoO3로 이루어진 전도성 산화물군에서 적어도 어느 하나를 선택할 수 있다. The first
또한 제1 전도성 삽입층(130) 및 제2 전도성 삽입층(130')은 서로 다른 재료의 2개층 이상으로 형성된 것일 수 있다.Also, the first conductive inserted
가중치 소자의 스위처블 재료층(120) 상에 제1 전도성 삽입층(130) 및 제2 전도성 삽입층(130')을 도입함으로 인해서 소자의 반복 동작에서 발생하는 스위처블 재료층(120)의 피로를 억제하여 소자 수명을 향상할 수 있다.By introducing the first
도 2를 참조하면, 선택 트랜지스터로 가중치 노드의 가중치를 네거티브에서 포지티브까지 다단계로 조정할 수 있는 구조를 보여준다. 강유전체를 다단계로 분극시키고, 이 분극된 상태를 선택 트랜지스터로 읽는 구조이다.Referring to FIG. 2, there is shown a structure in which the weight of a weight node can be adjusted in multiple stages from a positive to a positive by a selection transistor. The ferroelectric is polarized in multiple stages and the polarized state is read by the selection transistor.
도 3은 본 발명의 바람직한 실시예에 따라 선택 트랜지스터를 포함하는 가중치 소자의 게이트 전압 인가에 따른 소자 동작에 대한 모식도이다.3 is a schematic diagram of a device operation according to a gate voltage of a weight device including a select transistor according to a preferred embodiment of the present invention.
도 3의 (a)를 참조하면, 가중치를 가할 때 가중치 노드(weighting node)의 게이트 전극(100)에 인가하는 전압 (Vp)와 제1 유전체층(140)에 인가되는 전압(Vox)의 차이값(VF), 즉 바이폴라리티 스위칭 물질에 인가되는 전압이 발생한다. 이 전압(VF)이 바이폴라리티 스위칭(bi-polarity switchable) 물질의 보자 전압(coercive voltage)보다 크도록 하되, 가중치 소자가 부분적인 스위칭(partial switching 또는 partial polarization)이 되도록 제어한다.3 (a), when a weight is applied, a difference between a voltage Vp applied to the
도 3의 (b)를 참조하면, 역가중치를 가할 때 n타입 TMD(155)와 p타입 TMD(165) 사이의 컨택(contact)에 인가하는 전압(Vb)와 제1 유전체층(140)에 인가되는 전압(Vox)의 차이값(VF), 즉 바이폴라리티 스위칭 물질에 인가되는 전압이 발생한다. 이 전압(VF)이 스위처블 재료층(120) 물질의 보자 전압(coercive voltage)보다 크도록 하되, 가중치 소자의 잔류분극량이 균일하게 변하도록 제어한다.Referring to FIG. 3B, a voltage Vb applied to a contact between the n-
또한, 인가 pulse의 전압, pulse width, pulse current를 제어한다. In addition, the voltage, pulse width, and pulse current of the applied pulse are controlled.
또한, 가중치 소자의 잔류분극량을 네거티브 폴라리티(negative polarity 또는 polarization)에서 포지티브 폴라리티(positive polarity 또는 polarization)까지, 혹은 그 역으로 다단계로 수행하게 된다. In addition, the residual polarization of the weight element is performed in multiple stages from negative polarity or polarization to positive polarity or polarization, or vice versa.
도 3의 (c) 및 (d)를 참조하면, 스위처블 재료층(120) 물질의 표면 상태를 n타입 TMD인 제1 반도체층(155)과 p타입 TMD인 제2 반도체층(165)으로 동시에 검출하여 네거티브 가중치(negative weights)와 포지티브 가중치(positive weights)의 방향과 크기를 동시에 구별할 수 있다.Referring to FIGS. 3 (c) and 3 (d), the surface state of the
바이폴라리티 스위칭(bi-polarity switching)이 가능한 멀티페로익(multi-ferroic) 물질 또는 강유전체(ferroelectric) 물질을 사용하여 포지티브 폴라리티(positive polarity 또는 polarization)와 네거티브 폴라리티(negative polarity 또는 polarization)를 유지하게 하며 폴라리티(polarity) 상태, 즉 극성에 따라 스위처블 재료층(120)의 소재 표면에 유도되는 스크리닝(screening) 전하를 제1 반도체층(155) 및 제2 반도체층(165)으로 검출하는 구조이다. 또한, 가중치 노드의 극성을 포지티브와 네거티브로 스위칭하기 위하여 선택 트랜지스터를 연결하여 1 개 트랜지스터(Transistor)-1개 node 형태의 구조를 갖추게 한다. A ferroelectric material or a ferroelectric material capable of bi-polarity switching can be used to maintain positive polarity or polarization and negative polarity or polarization. And the screening charge induced on the workpiece surface of the
1개 트랜지스터-1개 node 형태의 구조에 있어서, 게이트 전극(100)과 제1 유전체층(140) 사이에 삽입된 스위처블 재료층(120)이 분극이 될 경우에, 제1 반도체층(155) 및 제2 반도체층(165)에는 스위처블 재료층(120)의 분극에 대응하는 전하들이 채널에 모이게 된다. 스위처블 재료층(120)의 분극은 게이트 전압의 크기에 따라 누적적으로 증가하거나, 누적적으로 감소하게 된다. 이 때 1개 트랜지스터-1개 node 형태의 구조는 아날로그 디지털 컨버터(analog-digital converter)를 이용하여 제1 반도체층(155) 및 제2 반도체층(165) 채널에 흐르는 전류값을 다단계로 읽는다.When the
도 4는 본 발명의 바람직한 실시예에 따라 선택 트랜지스터 배열에 대한 모식도이다.4 is a schematic diagram of a selection transistor arrangement in accordance with a preferred embodiment of the present invention.
도 4를 참조하면, 선택 트랜지스터를 개별적으로 제어할 수 있다. Referring to FIG. 4, the selection transistors can be individually controlled.
도 5는 본 발명의 바람직한 실시예에 따라 가중치 노드 배열(710)에 대한 모식도이다.5 is a schematic diagram of a
도 5을 참조하면, 가중치 노드 배열에 대한 노드 배열층(710)이 형성된 것을 볼 수 있다.Referring to FIG. 5, it can be seen that a
도 6은 본 발명의 바람직한 실시예에 따라 선택 트랜지스터와 가중치 노드의 1대 1의 조합으로 배열된 단일 스택 형태의 모식도이다.6 is a schematic diagram of a single stack configuration arranged in a one-to-one combination of select transistors and weight nodes in accordance with a preferred embodiment of the present invention.
도 6을 참조하면, 선택 트랜지스터 배열층(array layer)과 가중치 노드 배열층(array layer)을 구성하고, 1 개 Transistor-1개 node 단위가 구성되도록, 이 두 배열층으로 구성된 레이어 페어(layer pair)를 적층함으로써 고용량의 가중치 소자를 제작하기가 용이해 진다.Referring to FIG. 6, a selection transistor array layer and a weighting node array layer are formed, and a transistor pair consisting of two array layers is formed so that one transistor- ), It is easy to manufacture a high-capacity weight element.
도 7은 본 발명의 바람직한 실시예에 따라 강유전체 분극 상태에 따라 p 타입 MoS2에 형성된 네거티브 스크리닝 채널(negative screening channel) 상태를 전류로 검출한 그래프이다. FIG. 7 is a graph showing a state of a negative screening channel formed in a p-type MoS 2 according to a ferroelectric polarization state according to a preferred embodiment of the present invention.
도 7의 (a) 및 (b)를 참조하면, 게이트 전극(815)에 게이트 전압(825)를 인가하여 강유전체(820)를 분극시키고, 소스 전극(805)과 드레인 전극(800) 사이에 전압을 인가하면 전류(Ids)가 흐르게 된다. 7A and 7B, a
게이트 전압(Vg)의 변화에 따라 선형성(Linear 영역)이 높은 전류(Ids) 영역이 발생하는데, 이 영역을 이용하여 가중치 소자에 선형적인 포지티브 가중치를 부여할 수 있다.A current I ds region having a high linearity is generated according to a change in the gate voltage V g . This region can be used to give a linear positive weight to the weight element.
도 8은 본 발명의 바람직한 실시예에 따라 강유전체 분극 상태에 따라 n 타입 WSe2에 형성된 포지티브 스크리닝 채널(positive screening channel) 상태를 전류로 검출한 그래프이다.FIG. 8 is a graph showing a positive screening channel state formed on an n-type WSe 2 according to a ferroelectric polarization state according to a preferred embodiment of the present invention.
도 8의 (a) 및 (b)를 참조하면, 게이트 전극(815)에 게이트 전압(835)을 역으로 인가하여 강유전체(820)를 분극시키고, 소스 전극(805)과 드레인 전극(800) 사이에 전압을 인가하면 전류(Ids)가 흐르게 된다. 8A and 8B, a
게이트 전압(Vg)의 변화에 따라 선형성(Linear 영역)이 높은 전류(Ids) 영역이 발생하는데, 이 영역을 이용하여 가중치 소자에 선형적인 네거티브 가중치를 부여할 수 있다.A current I ds region having a high linearity is generated according to a change in the gate voltage V g and a linear negative weight can be given to the weight element using this region.
바이폴라리티 스위칭 물질의 잔류 분극량이 일정하게 변하도록, 즉, 가중치 소자가 선형성을 갖도록 가중치(weighting)를 줄 수 있다. The weighting can be given so that the residual polarization amount of the bipolarity switching material is constantly changed, that is, the weighting element has linearity.
가중치 값은 개별적으로 적용하고, 직접적으로 적용해야 한다. 이를 위하여 특정 잔류 분극량을 갖도록 하는 특정 펄스폭의 특정 전압 펄스를 인가한다. 이 때 특정 잔류분극량은 그 변화량을 일정하게 함으로써 잔류분극량이 선형성을 갖도록 한다. The weight values should be applied individually and applied directly. To this end, a specific voltage pulse having a specific pulse width is applied so as to have a specific residual polarization amount. At this time, by making the amount of change of the specific residual polarization amount constant, the residual polarization amount has linearity.
도 9는 본 발명의 바람직한 실시예에 따라 포지티브 가중치를 부여하는 특정 펄스의 전개를 보여주는 그래프이다.Figure 9 is a graph showing the evolution of a particular pulse giving a positive weight according to a preferred embodiment of the present invention.
도 9를 참조하면, 선형성을 갖는 특정 포지티브 가중치를 주기 위해서는, 가중치 노드에 maximum negative 잔류분극량을 갖도록 negative reset pulse를 인가하고 특정 포지티브 잔류분극량을 갖도록 상기 특정 포지티브 펄스를 인가한다.Referring to FIG. 9, in order to give a specific positive weight having linearity, a negative reset pulse is applied to a weight node so as to have a maximum negative residual polarization, and the specific positive pulse is applied to have a specific positive residual polarization.
도 10은 본 발명의 바람직한 실시예에 따라 네거티브 가중치를 부여하는 특정 펄스의 전개를 보여주는 그래프이다.10 is a graph showing the evolution of a particular pulse that imparts negative weights in accordance with a preferred embodiment of the present invention.
도 10을 참조하면, 선형성을 갖는 특정 네거티브 가중치를 주기 위해서는, 가중치 노드에 maximum positive 잔류분극량을 갖도록 positive reset pulse를 인가하고 특정 네거티브 잔류분극량을 갖도록 상기 특정 네거티브 펄스를 인가한다.Referring to FIG. 10, in order to give a specific negative weight having linearity, a positive reset pulse is applied to a weight node so as to have a maximum positive remnant polarization, and the specific negative pulse is applied to have a specific negative remnant polarization.
Back propagation등 가중치를 변경하고자 할 때에는 상기 reset과정과 상기 특정 펄스 인가 과정을 따른다.Back propagation, etc., the reset process and the specific pulse application process are followed.
도 11은 본 발명의 바람직한 실시예에 따라 특정 펄스 전압에 의해 변화되는 가중치의 선형성을 보여주는 그래프이다.11 is a graph showing the linearity of weights varied by a specific pulse voltage according to a preferred embodiment of the present invention.
도 11을 참조하면, 펄스 전압에 따라 가중치 소자의 가중치가 선형적으로 변화하는 특성을 볼 수 있다.Referring to FIG. 11, the weighting factor linearly changes according to the pulse voltage.
도 12는 본 발명의 바람직한 실시예에 따라 전압 변화에 따른 가중치의 변화량 및 잔류 분극량을 보여주는 그래프이다.12 is a graph showing a change amount and a residual polarization amount of a weight according to a voltage change according to a preferred embodiment of the present invention.
도 12를 참조하면, 전압에 따른 강유전체(HfZrO)의 히스테리시스 곡선을 보여준다. 최대 전압 펄스를 가중치 소자에 인가한 후에, 강유전체에는 네거티브 잔류 분극량 또는 포지티브 잔류분극량이 남게 된다. 이어서 게이트 전극(815)에 특정 전압 펄스를 인가하면, 강유전체(HfZrO)에는 특정 분극량을 형성하게 된다.Referring to FIG. 12, a hysteresis curve of a ferroelectric (HfZrO) according to a voltage is shown. After the maximum voltage pulse is applied to the weight element, the amount of the negative residual polarization or the amount of the residual polarization remains in the ferroelectric. Subsequently, when a specific voltage pulse is applied to the
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the present invention is not limited to the disclosed exemplary embodiments, and various changes and modifications may be made by those skilled in the art without departing from the scope and spirit of the invention. Change is possible.
100: 게이트전극 120: 스위처블 재료층
130: 제1 전도성 삽입층 130': 제2 전도성 삽입층
140: 제1 유전체층
150: 제1 소스 전극 155: 제1 반도체층(예: n 타입)
160: 드레인 전극 165: 제2 반도체층(예: p 타입)
170: 제2 소스 전극 175: 컨택 전극
180: 제2 유전체층 182: 백게이트전극
185: n타입 반도체 190: 소스 전극
195: 제2 드레인 전극 610: 선택 트랜지스터 배열층
610': 선택 트랜지스터 구조 710: 노드(node) 배열층
710': 노드(node) 구조100: gate electrode 120: switchable material layer
130: first conductive insertion layer 130 ': second conductive insertion layer
140: first dielectric layer
150: first source electrode 155: first semiconductor layer (e.g., n-type)
160: drain electrode 165: second semiconductor layer (for example, p-type)
170: second source electrode 175: contact electrode
180: second dielectric layer 182: back gate electrode
185: n-type semiconductor 190: source electrode
195: second drain electrode 610: selection transistor arrangement layer
610 ': Select transistor structure 710: Node array layer
710 ': node structure
Claims (22)
상기 게이트 전극 상에 형성된 제1 전도성 삽입층;
상기 제1 전도성 삽입층 상에 형성된 바이폴라리티(bi-polarity) 특성의 스위처블 재료층;
상기 스위처블 재료층 상에 형성된 제2 전도성 삽입층;
상기 제2 전도성 삽입층 상에 형성된 제1 유전체층;
상기 제1 유전체층 상에 형성된 제1 반도체층을 가지는 제1 트랜지스터; 및
상기 제1 반도체층과 전기적으로 연결된 제2 반도체층을 가지는 제2 트랜지스터를 포함하고,
상기 제1 트랜지스터 및 상기 제2 트랜지스터를 포함하는 노드(node)의 동작은 스위처블 재료층의 분극 상태로 제어되는 가중치 노드인 것을 특징으로 하는 가중치 소자.A gate electrode;
A first conductive interposer formed on the gate electrode;
A switchable material layer of a bi-polarity characteristic formed on the first conductive inserted layer;
A second conductive insertion layer formed on the switchable material layer;
A first dielectric layer formed on the second conductive inserted layer;
A first transistor having a first semiconductor layer formed on the first dielectric layer; And
And a second transistor having a second semiconductor layer electrically connected to the first semiconductor layer,
Wherein the operation of the node including the first transistor and the second transistor is a weight node controlled by a polarization state of the switchable material layer.
상기 스위처블 재료층은 멀티페로익(multiferroic) 물질이고, HoMnO3, TbMnO3, BuMnO3, ErMnO3. YbMnO3 BiFeO3, BaNiF4, ZnCr2Se4 및 LiCu2O2로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 가중치 소자.The method according to claim 1,
The switchable material layer is a multi-Perot ripening (multiferroic) material, HoMnO 3, TbMnO 3, BuMnO 3, ErMnO 3. YbMnO 3 BiFeO 3 , BaNiF 4 , ZnCr 2 Se 4, and LiCu 2 O 2 .
상기 제1 전도성 삽입층 및 상기 제2 전도성 삽입층은 SrRuOx, IrOx, RuOx, MnOx, NiOx, CoMnOx 및 La1-xSrxCoO3로 이루어진 전도성 산화물군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 가중치 소자.The method according to claim 1,
The first conductive insert layer, and in that the second conductive interlayer is SrRuO x, IrO x, RuO x , the MnOx, NiOx, CoMnO x and La 1-x Sr x CoO 3, at least one selected from conductive oxide group consisting of A weighting device characterized by.
상기 스위처블 재료층은 강유전체 물질이고, Pb(ZrxTi1-x)O3(0≤x≤1), SrBiTaO9, Bi4Ti3O12, BaTiO3, HfOx, PbTiO3, HfZrOx 및 Poly(methyl methacrylate)로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 가중치 소자.The method according to claim 1,
Wherein the switchable material layer is a ferroelectric material and is at least one of Pb (Zr x Ti 1-x ) O 3 (0? X ? 1), SrBiTaO 9 , Bi 4 Ti 3 O 12 , BaTiO 3 , HfO x , PbTiO 3 , HfZrO x And poly (methyl methacrylate). ≪ Desc / Clms Page number 13 >
상기 제1유전체층은 SiO2, HfO2, Al2O3, TiO2, ZrO2, SiNx, Si3N4, Ta2O5 및 SrTiO3로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하는 가중치 소자.The method according to claim 1,
The first dielectric layer is at least one selected from the group consisting of SiO 2, HfO 2, Al 2 O 3, TiO 2, ZrO 2, SiN x, Si 3 N 4, Ta 2 O 5 , and SrTiO 3 Weighting element.
상기 제1 트랜지스터는,
n타입 전이금속 디칼코게니드(Transition Metal Dichalcogenide, TMD)인 제1 반도체층;
상기 제1 반도체층과 전기적으로 연결된 제1 소스 전극; 및
상기 제1 반도체층과 전기적으로 연결되고, 상기 제1 소스 전극과 대향하는 드레인 전극을 포함하는 것을 특징으로 하는 가중치 소자.The method according to claim 1,
Wherein the first transistor comprises:
a first semiconductor layer that is an n-type transition metal dichalcogenide (TMD);
A first source electrode electrically connected to the first semiconductor layer; And
And a drain electrode electrically connected to the first semiconductor layer and facing the first source electrode.
상기 제2 트랜지스터는,
p타입 전이금속 디칼코게니드(Transition Metal Dichalcogenide, TMD)인 제2 반도체층;
상기 제2 반도체층과 전기적으로 연결된 제2 소스 전극; 및
상기 제2 반도체층과 전기적으로 연결되고, 상기 제2 소스 전극과 대향하는 드레인 전극을 포함하는 것을 특징으로 하는 가중치 소자.The method according to claim 1,
Wherein the second transistor comprises:
a second semiconductor layer that is a p-type transition metal dichalcogenide (TMD);
A second source electrode electrically connected to the second semiconductor layer; And
And a drain electrode electrically connected to the second semiconductor layer and opposed to the second source electrode.
상기 전이금속 디칼코게니드는 n 타입 또는 p 타입이고, ZrSe2, TaSe2, TaS2, NbSe2, WSe2, MoTe2, MoSe2, MoS2, SnSe2 및 SnS2로 이루어진 군에서 선택된 적어도 어느 하나인 것을 특징으로 하며, 상기 군들 중 어느 하나에 도핑(doping)을 하여 n 타입 또는 p 타입으로 제작하는 것을 특징으로 하는 가중치 소자.8. The method according to claim 6 or 7,
Wherein the transition metal decalcogenide is of n type or p type and is at least one selected from the group consisting of ZrSe 2 , TaSe 2 , TaS 2 , NbSe 2 , WSe 2 , MoTe 2 , MoSe 2 , MoS 2 , SnSe 2 and SnS 2 And one of the groups is doped to form an n-type or a p-type.
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 TFT인 것을 특징으로 하는 가중치 소자.The method according to claim 1,
Wherein the first transistor and the second transistor are TFTs.
상기 제1 반도체층은 n 타입 전이금속 다이칼코겐나이드(Transition Metal Dichalcogenide, TMD)로 형성되고,
상기 제2 반도체층은 p 타입 전이금속 다이칼코겐나이드(Transition Metal Dichalcogenide, TMD)로 형성되는 것을 특징으로 하는 가중치 소자.The method according to claim 1,
The first semiconductor layer is formed of an n-type transition metal decalcogenide (TMD)
Wherein the second semiconductor layer is formed of a p-type transition metal dichalcogenide (TMD).
상기 드레인 전극과 컨택 전극을 통해 전기적으로 연결되어 있는 선택 트랜지스터(select transistor)를 포함하는 것을 특징으로 하는 가중치 소자.The method according to claim 6,
And a select transistor electrically connected to the drain electrode through a contact electrode.
게이트(gate) 전극;
상기 게이트 전극 상을 덮는 형상의 제2 유전체층;
상기 제2 유전체층 상에 형성된 제3 반도체층;
상기 제3 반도체층과 전기적으로 연결된 제3 소스 전극;
상기 제3 반도체층과 전기적으로 연결되고, 상기 제3소스 전극과 대향하는 제2 드레인 전극을 포함하는 것을 특징으로 하는 가중치 소자.12. The semiconductor memory device according to claim 11,
A gate electrode;
A second dielectric layer having a shape covering the gate electrode;
A third semiconductor layer formed on the second dielectric layer;
A third source electrode electrically connected to the third semiconductor layer;
And a second drain electrode electrically connected to the third semiconductor layer and facing the third source electrode.
상기 제3 반도체층은 전이금속 디칼코게니드, 실리콘 박막, 비정질 실리콘 및 산화물 반도체 박막으로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 가중치 소자.13. The method of claim 12,
Wherein the third semiconductor layer is any one selected from the group consisting of a transition metal decalcogenide, a silicon thin film, an amorphous silicon, and an oxide semiconductor thin film.
상기 가중치 노드와 상기 선택 트랜지스터를 일대일로 연결하고, 상기 가중치 노드가 평면상으로 배열된 구조의 배열층과 상기 선택 트랜지스터가 평면상으로 배열된 구조의 배열층이 번갈아 적층된 구조로 형성된 것을 특징으로 하는 가중치 소자. 12. The method of claim 11,
Wherein the weight node and the selection transistor are connected in a one-to-one manner and the weight node is arranged in a plane and the selection transistor is arranged in a plane. Weighting element.
적층으로 상기 가중치소자를 제작하고, 상기 선택 트랜지스터는 TFT인 것을 특징으로 하는 가중치 소자.12. The method of claim 11,
Wherein the weighting element is fabricated by stacking, and the selection transistor is a TFT.
상기 게이트 전극에 게이트 전압(Vp)을 인가하고, 상기 제1 유전체층과 상기 스위처블 재료층에 부분적으로 전압을 인가하는 단계; 및
상기 게이트 전압(Vp)와 상기 제1 유전체층 전압(Vox)의 차이값인 스위처블 재료층에 인가되는 전압(VF)이 상기 스위처블 재료층의 보자 전압(coercive voltage)보다 크도록 하되, 잔류 분극량이 균일하게 변하도록 조정하는 단계를 포함하는 가중치 소자의 동작 방법.A device comprising: a gate electrode formed on a substrate; a first conductive insulator layer formed on the gate electrode; a switchable material layer of bi-polarity characteristic formed on the first conductive insulator layer; A first semiconductor layer formed on the first conductive layer, a second conductive interposer layer, a first dielectric layer formed on the second conductive interposer layer, a first semiconductor layer formed on the first dielectric layer, and a second semiconductor layer electrically connected to the first semiconductor layer, In the weighting element including the second transistor,
Applying a gate voltage (V p ) to the gate electrode, and applying a voltage partially to the first dielectric layer and the switchable material layer; And
The voltage V F applied to the switchable material layer which is a difference between the gate voltage V p and the first dielectric layer voltage V ox is greater than the coercive voltage of the switchable material layer And adjusting the residual polarization amount to be uniformly changed.
상기 제1 트랜지스터 및 상기 제2 트랜지스터가 컨택 전극을 통해 전기적으로 연결된 선택 트랜지스터를 포함하는 상기 가중치 소자에 있어서,
상기 게이트 전극이 접지되어 있고, 상기 선택 트랜지스터를 통해 상기 컨택 전극에 전압(Vb)을 인가하는 단계; 및
상기 컨택 전극에 인가된 전압(Vb)과 상기 제1 유전체층에 인가된 전압(Vox)의 차이값인 스위처블 재료층에 인가되는 전압(VF)이 상기 스위처블 재료층의 보자 전압(coercive voltage) 보다 크도록 하되, 잔류분극량이 균일하게 변하도록 조정하는 역단계를 포함하는 가중치 소자의 동작 방법.17. The method of claim 16,
And a selection transistor electrically connected to the first transistor and the second transistor through a contact electrode,
Applying a voltage (V b ) to the contact electrode through the select transistor, the gate electrode being grounded; And
Wherein a voltage (V F ) applied to the switchable material layer which is a difference between a voltage (V b ) applied to the contact electrode and a voltage (V ox ) applied to the first dielectric layer is less than a coercive voltage a coercive voltage, and an inverse step of adjusting the residual polarization amount so as to be uniformly changed.
상기 가중치 소자에 있어서,
잔류 분극량을 균일하게 제어함으로써 선형성(linearity)를 얻기 위하여 인가 펄스(pulse)의 전압, 펄스폭(pulse width) 및 펄스 전류(pulse current)를 제어하는 단계를 포함하는 가중치 소자의 동작 방법. 17. The method of claim 16,
In the weighting device,
Controlling the voltage, pulse width and pulse current of the applied pulse to obtain linearity by uniformly controlling the residual polarization amount.
상기 가중치 소자에 있어서,
선형성(linearity) 제어를 네거티브 폴라리티(negative polarity 또는 polarization)에서 포지티브 폴라리티(positive polarity 또는 polarization)까지 선택 트랜지스터를 이용하여 다단계로 수행하는 단계를 포함하는 가중치 소자의 동작 방법. 19. The method of claim 18,
In the weighting device,
A method of operating a weighting device comprising performing a linearity control in multiple stages using a selection transistor from negative polarity or polarization to positive polarity or polarization.
상기 가중치 소자에 있어서,
스위처블 재료층의 표면 상태를 상기 제1 트랜지스터와 상기 제2 트랜지스터로 동시에 검출하여 포지티브 가중치(positive weights)와 네거티브 가중치(negative weights)에 의한 전류 방향과 크기를 동시에 구별하는 단계를 포함하는 가중치 소자의 동작 방법. 17. The method of claim 16,
In the weighting device,
And simultaneously detecting the surface state of the switchable material layer in the first transistor and the second transistor to simultaneously discriminate the current direction and the magnitude due to positive weights and negative weights, Lt; / RTI >
특정 펄스폭을 가진 특정 전압 펄스를 상기 게이트 전극에 인가하는 단계;
상기 스위처블 재료층이 최대 네거티브(maximum negative) 잔류 분극량을 갖도록 상기 특정 전압 펄스를 네거티브 리셋 펄스(negative reset pulse)로 상기 게이트 전극에 인가하는 단계;
상기 스위처블 재료층이 특정 포지티브(positive) 잔류 분극량을 갖도록 상기 특정 전압 펄스를 포지티브 펄스(positive pulse)로 상기 게이트 전극에 인가하는 단계;
상기 네거티브 리셋 펄스 및 상기 포지티브 펄스의 피크값을 변경하여 상기 게이트 전극에 인가하는 단계; 및
상기 가중치 소자에 특정 포지티브 가중치가 변경되는 단계를 포함하는 가중치 소자의 동작 방법. A device comprising: a gate electrode formed on a substrate; a first conductive insulator layer formed on the gate electrode; a switchable material layer of bi-polarity characteristic formed on the first conductive insulator layer; A first semiconductor layer formed on the first conductive layer, a second conductive interposer layer, a first dielectric layer formed on the second conductive interposer layer, a first semiconductor layer formed on the first dielectric layer, and a second semiconductor layer electrically connected to the first semiconductor layer, In the weighting element including the second transistor,
Applying a specific voltage pulse having a specific pulse width to the gate electrode;
Applying the specific voltage pulse to the gate electrode with a negative reset pulse so that the switchable material layer has a maximum negative residual polarization;
Applying the specific voltage pulse to the gate electrode in a positive pulse so that the switchable material layer has a specific positive residual polarization;
Changing a peak value of the negative reset pulse and the positive pulse and applying the changed peak value to the gate electrode; And
And changing a specific positive weight to the weight element.
특정 펄스폭을 가진 특정 전압 펄스를 상기 게이트 전극에 인가하는 단계;
상기 스위처블 재료층이 최대 포지티브(maximum positive) 잔류 분극량을 갖도록 상기 특정 전압 펄스를 포지티브 리셋 펄스(positive reset pulse)로 상기 게이트 전극에 인가하는 단계;
상기 스위처블 재료층이 특정 네거티브(negative) 잔류 분극량을 갖도록 상기 특정 전압 펄스를 네거티브 펄스(negative pulse)로 상기 게이트 전극에 인가하는 단계;
상기 포지티브 리셋 펄스 및 상기 네거티브 펄스의 피크값을 변경하여 상기 게이트 전극에 인가하는 단계; 및
상기 가중치 소자에 특정 네거티브 가중치가 변경되는 단계를 포함하는 가중치 소자의 동작 방법.A device comprising: a gate electrode formed on a substrate; a first conductive insulator layer formed on the gate electrode; a switchable material layer of bi-polarity characteristic formed on the first conductive insulator layer; A first semiconductor layer formed on the first conductive layer, a second conductive interposer layer, a first dielectric layer formed on the second conductive interposer layer, a first semiconductor layer formed on the first dielectric layer, and a second semiconductor layer electrically connected to the first semiconductor layer, In the weighting element including the second transistor,
Applying a specific voltage pulse having a specific pulse width to the gate electrode;
Applying the specific voltage pulse to the gate electrode with a positive reset pulse so that the switchable material layer has a maximum positive residual polarization;
Applying the specific voltage pulse to the gate electrode in a negative pulse so that the switchable material layer has a specific negative residual polarization;
Changing a peak value of the positive reset pulse and the negative pulse and applying the changed peak value to the gate electrode; And
And changing a specific negative weight to the weight element.
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