KR101923504B1 - Semiconductor Memory Apparatus - Google Patents

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Abstract

본 기술에 따른 반도체 메모리 장치는 복수의 리드 라이트 모드 신호에 응답하여 제 1 감지 신호를 생성하고, 복수의 액티브 프리차지 모드 신호에 응답하여 제 2 감지 신호를 생성하며, 리프레쉬 모드 신호 및 테스트 모드 신호에 응답하여 제 3 감지 신호를 생성하는 모드 감지부; 상기 제 1 감지 신호, 상기 제 2 감지 신호 및 상기 제 3 감지 신호에 응답하여 전원 제어 신호를 생성하는 전원 공급 제어부; 및 상기 전원 제어 신호에 응답하여 액티브 대기 상태에서 소모되는 전류를 출력하는 전원 생성부를 포함한다.A semiconductor memory device according to the present invention generates a first sense signal in response to a plurality of read / write mode signals, generates a second sense signal in response to a plurality of active precharge mode signals, A mode sensing unit for generating a third sensing signal in response to the third sensing signal; A power supply controller for generating a power control signal in response to the first sensing signal, the second sensing signal, and the third sensing signal; And a power generator for outputting a current consumed in an active standby state in response to the power control signal.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}[0001] Semiconductor Memory Apparatus [0002]

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 전류 테스트에 관한 것이다.The present invention relates to semiconductor memory devices, and more particularly to current testing of semiconductor memory devices.

일반적으로 반도체 메모리 장치는 반도체 장치 내에 사용되는 전류를 동작 모드에 따라 구분하여 표기해 사용한다. 예를 들어, 반도체 메모리 장치의 오토 리프레쉬 동작에 소모되는 전류를 IDD5로 표기하고, 셀프 리프레쉬 동작에 소모되는 전류를 IDD6로 표기한다.In general, a semiconductor memory device uses a current used in a semiconductor device in accordance with an operation mode. For example, the current consumed in the auto refresh operation of the semiconductor memory device is denoted by IDD5, and the current consumed in the self refresh operation is denoted by IDD6.

특히, 반도체 메모리 장치는 액티브 모드로의 진입 이후 새로운 커맨드의 인가 없이 대기하고 있는 상태를 액티브 대기 상태(Active standby State)라고 하며, 이때 소모되는 전류를 IDD3N이라고 표기한다. 반도체 메모리 장치가 저전력화되면서, 액티브 대기 상태에서 소모되는 IDD3N 전류를 감소시키는 것이 추세이다.Particularly, the state in which the semiconductor memory device waits without application of a new command after entering the active mode is referred to as an active standby state, and the consumed current is denoted by IDD3N. As the semiconductor memory device becomes lower power, it is a trend to reduce the IDD3N current consumed in the active standby state.

그러나, 반도체 메모리 장치의 테스트 동작시에 IDD3N 전류만 특별히 테스트하고, 다른 동작 상태의 전류는 차단할 필요가 있다.However, it is necessary to specially test the IDD3N current only during the test operation of the semiconductor memory device, and to interrupt the current of other operating states.

본 발명은 액티브 대기 상태에서 소모되는 전류를 테스트 할 수 있는 반도체 장치를 제공한다.The present invention provides a semiconductor device capable of testing a current consumed in an active standby state.

본 발명의 실시예에 따른 반도체 메모리 장치는 복수의 리드 라이트 모드 신호에 응답하여 제 1 감지 신호를 생성하고, 복수의 액티브 프리차지 모드 신호에 응답하여 제 2 감지 신호를 생성하며, 리프레쉬 모드 신호 및 테스트 모드 신호에 응답하여 제 3 감지 신호를 생성하는 모드 감지부; 상기 제 1 감지 신호, 상기 제 2 감지 신호 및 상기 제 3 감지 신호에 응답하여 전원 제어 신호를 생성하는 전원 공급 제어부; 및 상기 전원 제어 신호에 응답하여 액티브 대기 상태에서 소모되는 전류를 출력하는 전원 생성부를 포함한다.A semiconductor memory device according to an embodiment of the present invention generates a first sense signal in response to a plurality of read / write mode signals, generates a second sense signal in response to a plurality of active precharge mode signals, A mode sensing unit for generating a third sensing signal in response to a test mode signal; A power supply controller for generating a power control signal in response to the first sensing signal, the second sensing signal, and the third sensing signal; And a power generator for outputting a current consumed in an active standby state in response to the power control signal.

본 발명의 반도체 메모리 장치는 액티브 대기 상태에서 소모되는 전류를 테스트할 수 있음으로써, 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.The semiconductor memory device of the present invention can test the current consumed in the active standby state, thereby improving the reliability of the semiconductor memory device.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 개략적인 블록도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구체적인 블록도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 회로도,
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 타이밍도이다.1 is a schematic block diagram of a semiconductor memory device according to an embodiment of the present invention;
2 is a specific block diagram of a semiconductor memory device according to an embodiment of the present invention;
3 is a circuit diagram of a semiconductor memory device according to an embodiment of the present invention,
4 is a timing diagram of a semiconductor memory device according to an embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

도 1은 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 개략적인 블록도이다.1 is a schematic block diagram of a semiconductor memory device 100 according to an embodiment of the present invention.

반도체 메모리 장치(100)는 모드 감지부(110), 전원 공급 제어부(120) 및 전원 생성부(130)를 포함한다.The semiconductor memory device 100 includes a mode sensing unit 110, a power supply control unit 120, and a power generation unit 130.

모드 감지부(110)는 제 1 내지 제 4 리드 라이트 모드 신호(VEN1~VEN4), 제 1 내지 제 4 액티브 프리차지 모드 신호(AEN~AEN4), 리프레쉬 모드 신호(REF) 및 테스트 모드 신호(TEST)에 응답하여 제 1 내지 제 3 감지 신호(DET1~DET3)를 생성한다.The mode sensing unit 110 includes first to fourth read write mode signals VEN1 to VEN4, first to fourth active precharge mode signals AEN to AEN4, a refresh mode signal REF, and a test mode signal TEST The first to third sensing signals DET1 to DET3 are generated.

전원 공급 제어부(120)는 모드 감지부(110)에서 출력된 제 1 내지 제 3 감지 신호(DET1~DET3)에 응답하여 전원 제어 신호(CNT)를 생성한다.The power supply control unit 120 generates a power control signal CNT in response to the first to third sensing signals DET1 to DET3 output from the mode sensing unit 110. [

전원 생성부(130)는 전원 공급 제어부(120)에서 출력된 전원 제어 신호(CNT)에 응답하여 액티브 대기 상태에서 소모되는 IDD3N 전류를 생성한다.The power generation unit 130 generates the current IDD3N consumed in the active standby state in response to the power control signal CNT output from the power supply control unit 120. [

모드 감지부(110)는 제 1 내지 제 4 리드 라이트 모드 신호(VEN1~VEN4)에 응답하여 제 1 감지 신호(DET1)를 생성하고, 제 1 내지 제 4 액티브 프리차지 모드 신호(AEN1~AEN4)에 응답하여 제 2 감지 신호(DET2)를 생성하고, 리프레쉬 모드 신호(REF) 및 테스트 모드 신호(TEST)에 응답하여 제 3 감지 신호(DET3)를 생성한다.The mode sensing unit 110 generates the first sensing signal DET1 in response to the first to fourth read / write mode signals VEN1 to VEN4 and outputs the first to fourth active precharge mode signals AEN1 to AEN4, And generates the third sensing signal DET3 in response to the refresh mode signal REF and the test mode signal TEST.

모드 감지부(110)에 입력되는 제 1 내지 제 4 리드 라이트 모드 신호(VEN1~VEN4)는 반도체 메모리 장치(100)의 리드 또는 라이트 동작시 인에이블되고, 리드 또는 라이트 동작이 아닐 때에는 디스에이블되는 신호이다.The first to fourth read / write mode signals VEN1 to VEN4 input to the mode sensing unit 110 are enabled during the read or write operation of the semiconductor memory device 100 and are disabled when the read or write operation is not performed Signal.

본 발명의 실시예에서 인에이블 상태는 로직 하이이고, 디스에이블 상태는 로직 로우이다.In an embodiment of the invention, the enable state is a logic high and the disabled state is a logic low.

반도체 메모리 장치(100)는 복수의 뱅크들(BANK0~BANK7, 미도시)을 포함할 수 있다. 복수의 리드 라이트 모드 신호(VEN1~VEN4) 각각은 복수의 뱅크(BANK0~BANK7)의 리드 또는 라이트 동작을 제어할 수 있다. 예를 들어, 제 1 리드 라이트 모드(VEN1)는 제 1 내지 제 2 뱅크(BANK0, BANK1)의 리드 또는 라이트 동작을 제어하고, 제 2 리드 라이트 모드(VEN2)는 제 3 내지 제 4 뱅크(BANK2, BANK3)의 리드 또는 라이트 동작을 제어한다. 제 3 리드 라이트 모드(VEN3)는 제 5 내지 제 6 뱅크(BANK4, BANK5)의 리드 또는 라이트 동작을 제어하고, 제 4 리드 라이트 모드(VEN4)는 제 7 내지 제 8 뱅크(BANK6, BANK7)의 리드 또는 라이트 동작을 제어한다.The semiconductor memory device 100 may include a plurality of banks BANK0 to BANK7 (not shown). Each of the plurality of read / write mode signals VEN1 to VEN4 can control the read or write operation of the plurality of banks BANK0 to BANK7. For example, the first read / write mode VEN1 controls the read or write operations of the first and second banks BANK0 and BANK1, and the second read / write mode VEN2 controls the read / write operations of the third through fourth banks BANK2 , BANK3). The third read write mode VEN3 controls the read or write operations of the fifth to sixth banks BANK4 and BANK5 and the fourth read write mode VEN4 controls the read / write operations of the seventh to eighth banks BANK6 and BANK7. Thereby controlling the read or write operation.

모드 감지부(110)는 제 1 내지 제 4 리드 라이트 모드 신호(VEN1~VEN4)가 모두 디스에이블 상태이면 제 1 감지 신호(DET1)를 인에이블시켜 출력하고, 제 1 내지 제 4 리드 라이트 모드 신호(VEN1~VEN4) 중 어느 한 신호가 인에이블 상태면 제 1 감지 신호(DET1)를 디스에이블시켜 출력한다.The mode sensing unit 110 enables and outputs the first sensing signal DET1 when all of the first to fourth read / write mode signals VEN1 to VEN4 are disabled, and outputs the first to fourth read / And disables and outputs the first sensing signal DET1 when any one of the signals VEN1 to VEN4 is enabled.

다음으로, 모드 감지부(110)에 입력되는 제 1 내지 제 4 액티브 프리차지 모드 신호(AEN1~AEN4)는 반도체 메모리 장치(100)의 액티브 동작시 인에이블되고, 프리차지 동작시에는 디스에이블되는 신호이다.The first to fourth active precharge mode signals AEN1 to AEN4 input to the mode sensing unit 110 are enabled during the active operation of the semiconductor memory device 100 and disabled during the precharge operation. Signal.

복수의 액티브 프리차지 모드 신호(AEN1~AEN4) 각각은 복수의 뱅크(BANK0~BANK7)의 액티브 프리차지 동작을 제어할 수 있다. 예를 들어, 제 1 액티브 프리차지 모드 신호(AEN1)는 제 1 내지 제 2 뱅크(BANK0, BANK1)의 액티브 프리차지 동작을 제어하고, 제 2 액티브 프리차지 모드 신호(AEN2)는 제 3 내지 제 4 뱅크(BANK2, BANK3)의 액티브 프리차지 동작을 제어한다. 제 3 액티브 프리차지 모드 신호(AEN3)는 제 5 내지 제 6 뱅크(BANK4, BANK5)의 액티브 프리차지 동작을 제어하고, 제 4 액티브 프리차지 모드 신호(AEN4)는 제 7 내지 제 8 뱅크(BANK7, BANK8)의 액티브 프리차지 동작을 제어한다.Each of the plurality of active pre-charge mode signals AEN1 to AEN4 can control the active pre-charge operation of the plurality of banks BANK0 to BANK7. For example, the first active precharge mode signal AEN1 controls the active precharge operation of the first and second banks BANK0 and BANK1, and the second active precharge mode signal AEN2 controls the third to the And controls the active precharge operation of the four banks (BANK2, BANK3). The third active precharge mode signal AEN3 controls the active precharge operation of the fifth to sixth banks BANK4 and BANK5 and the fourth active precharge mode signal AEN4 controls the active precharge operation of the seventh to eighth banks BANK7 , BANK8).

모드 감지부(110)는 제 1 내지 제 4 액티브 프리차지 모드 신호(AEN1~AEN4)가 모두 인에이블 상태면 제 2 감지 신호(DET2)를 인에이블시키고, 제 1 내지 제 4 액티브 프리차지 모드 신호(AEN1~AEN4) 중 어느 한 신호가 디스에이블 상태면 제 2 감지 신호(DET2)를 디스에이블시킨다.The mode sensing unit 110 enables the second sensing signal DET2 if all of the first to fourth active precharge mode signals AEN1 to AEN4 are enabled and outputs the first to fourth active precharge mode signals AEN1 to AEN4, The second sensing signal DET2 is disabled if any one of the signals AEN1 to AEN4 is disabled.

다음으로, 모드 감지부(110)에 입력되는 리프레쉬 모드 신호(REF)는 반도체 메모리 장치(100)가 오토 리프레쉬 동작을 수행하면 인에이블되고, 오토 리프레쉬 동작을 수행하지 않을 때는 디스에이블되는 신호이다. 또, 모드 감지부(110)에 입력되는 테스트 모드 신호(TEST)는 반도체 메모리 장치(100)가 테스트 동작을 수행할 때 인에이블되고, 테스트 동작을 수행하지 않을 때는 디스에이블되는 신호이다.The refresh mode signal REF input to the mode sensing unit 110 is enabled when the semiconductor memory device 100 performs the auto refresh operation and is disabled when the auto refresh operation is not performed. The test mode signal TEST input to the mode sensing unit 110 is enabled when the semiconductor memory device 100 performs a test operation and is disabled when the test operation is not performed.

모드 감지부(110)는 리프레쉬 모드 신호(REF)가 디스에이블되고 테스트 모드 신호(TEST)가 인에이블되면 제 3 감지 신호(DET3)를 인에이블시켜 출력한다. 즉, 모드 감지부(110)는 반도체 메모리 장치(100)가 테스트 동작을 수행하고, 오토 리프레쉬 동작을 수행하지 않을 때 제 3 감지 신호(DET3)를 인에이블시킨다. 그러나, 모드 감지부(110)는 반도체 메모리 장치(100)가 테스트 동작을 수행하지 않거나 오토 리프레쉬 동작을 수행하면 제 3 감지 신호(DET3)를 디스에이블시킨다.The mode sensing unit 110 enables and outputs the third sensing signal DET3 when the refresh mode signal REF is disabled and the test mode signal TEST is enabled. That is, the mode sensing unit 110 enables the third sensing signal DET3 when the semiconductor memory device 100 performs the test operation and does not perform the auto refresh operation. However, the mode sensing unit 110 disables the third sensing signal DET3 when the semiconductor memory device 100 does not perform a test operation or performs an auto refresh operation.

전원 공급 제어부(120)는 제 1 내지 3 감지 신호(DET1~DET3)에 응답하여 전원 제어 신호(CNT)를 출력한다. 전원 공급 제어부(120)는 제 1 내지 제 3 감지 신호(DET1~DET3)가 모두 인에이블되면 전원 제어 신호(CNT)를 인에이블시켜 출력하고, 제 1 내지 제 3 감지 신호(DET1~DET3) 중 어느 한 신호가 디스에이블 상태면 전원 제어 신호(CNT)를 디스에이블시켜 출력한다.The power supply control unit 120 outputs a power control signal CNT in response to the first to third sensing signals DET1 to DET3. The power supply control unit 120 enables and outputs the power control signal CNT when all the first to third sensing signals DET1 to DET3 are enabled and outputs the first to third sensing signals DET1 to DET3 And disables and outputs the power control signal CNT when any one of the signals is disabled.

전원 생성부(130)는 인에이블된 전원 제어 신호(CNT)에 응답하여 액티브 대기 상태에서 소모되는 전류, 즉 IDD3N 전류를 출력한다.The power generation unit 130 outputs a current consumed in an active standby state, i.e., an IDD3N current in response to the enabled power control signal CNT.

상술한 바와 같이, 반도체 메모리 장치(100)는 액티브 모드로의 진입 이후, 새로운 커맨드의 인가 없이 대기하고 있는 상태를 액티브 대기 상태(Active standby State)라고 하며, 이때 소모되는 전류를 IDD3N이라고 표기한다.As described above, after entering the active mode, the semiconductor memory device 100 is in an active standby state without waiting for a new command, and the consumed current is denoted by IDD3N.

반도체 메모리 장치(100)는 제 1 내지 4 액티브 프리차지 모드 신호(AEN1~AEN)가 모두 인에이블되면 액티브 동작을 수행하는 것이며, 제 1 내지 제 4 리드 라이트 모드 신호(VEN1~VEN4)가 모두 디스에이블되면 새로운 커맨드의 인가 없이 대기 상태에 있는 것이 된다.The semiconductor memory device 100 performs an active operation when all of the first to fourth active precharge mode signals AEN1 to AEN are enabled and the first to fourth read write mode signals VEN1 to VEN4 are all active. If it is enabled, it is in a waiting state without applying a new command.

도 2는 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 구체적인 블록도이다.2 is a specific block diagram of a semiconductor memory device 100 according to an embodiment of the present invention.

도 2에서, 반도체 메모리 장치(100)는 모드 감지부(110), 전원 공급 제어부(120) 및 전원 생성부(130)를 포함한다. 모드 감지부(110)는 제 1 내지 제 3 감지부(111, 112, 113)를 포함한다.2, the semiconductor memory device 100 includes a mode sensing unit 110, a power supply control unit 120, and a power generation unit 130. The mode sensing unit 110 includes first to third sensing units 111, 112, and 113.

제 1 감지부(111)는 제 1 내지 제 4 리드 라이트 모드 신호(VEN1~VEN4)에 응답하여 제 1 감지 신호(DET1)를 생성한다. 제 1 감지부(111)는 제 1 내지 제 4 리드 라이트 모드 신호(VEN1~VEN4)가 모두 디스에이블 상태이면 제 1 감지 신호(DET1)를 인에이블시켜 출력하고, 제 1 내지 제 4 리드 라이트 모드 신호(VEN1~VEN4) 중 어느 한 신호가 인에이블 상태면 제 1 감지 신호(DET1)를 디스에이블시켜 출력한다.The first sensing unit 111 generates the first sensing signal DET1 in response to the first through fourth read / write mode signals VEN1 through VEN4. The first sensing unit 111 enables and outputs the first sensing signal DET1 when all of the first through fourth read / write mode signals VEN1 through VEN4 are disabled, When one of the signals VEN1 to VEN4 is enabled, the first detection signal DET1 is disabled and output.

제 2 감지부(112)는 제 1 내지 제 4 액티브 프리차지 모드 신호(AEN1~AEN4)에 응답하여 제 2 감지 신호(DET2)를 생성한다.The second sensing unit 112 generates the second sensing signal DET2 in response to the first to fourth active precharge mode signals AEN1 to AEN4.

제 2 감지부(112)는 제 1 내지 제 4 액티브 프리차지 모드 신호(AEN1~AEN4)가 모두 인에이블 상태면 제 2 감지 신호(DET2)를 인에이블시켜 출력하고, 제 1 내지 제 4 액티브 프리차지 모드 신호(AEN1~AEN4) 중 어느 한 신호가 디스에이블 상태면 제 2 감지 신호(DET2)를 디스에이블시켜 출력한다.The second sensing unit 112 enables and outputs the second sensing signal DET2 if all of the first to fourth active precharge mode signals AEN1 to AEN4 are in the enabled state and the first to fourth active pre- And disables and outputs the second sensing signal DET2 if any of the charge mode signals AEN1 to AEN4 is disabled.

제 3 감지부(113)는 리프레쉬 모드 신호(REF) 및 테스트 모드 신호(TEST)에 응답하여 제 3 감지 신호(DET3)를 생성한다.The third sensing unit 113 generates the third sensing signal DET3 in response to the refresh mode signal REF and the test mode signal TEST.

제 3 감지부(113)는 리프레쉬 모드 신호(REF)가 디스에이블되고 테스트 모드 신호(TEST)가 인에이블되면 제 3 감지 신호(DET3)를 인에이블시켜 출력한다.The third sensing unit 113 enables and outputs the third sensing signal DET3 when the refresh mode signal REF is disabled and the test mode signal TEST is enabled.

전원 공급 제어부(120)는 제 1 내지 3 감지 신호(DET1~DET3)에 응답하여 전원 제어 신호(CNT)를 출력한다. 전원 공급 제어부(120)는 제 1 내지 제 3 감지 신호(DET1~DET3)가 모두 인에이블되면 전원 제어 신호(CNT)를 인에이블시켜 출력하고, 제 1 내지 제 3 감지 신호(DET1~DET3) 중 어느 한 신호가 디스에이블 상태면 전원 제어 신호(CNT)를 디스에이블시켜 출력한다.The power supply control unit 120 outputs a power control signal CNT in response to the first to third sensing signals DET1 to DET3. The power supply control unit 120 enables and outputs the power control signal CNT when all the first to third sensing signals DET1 to DET3 are enabled and outputs the first to third sensing signals DET1 to DET3 And disables and outputs the power control signal CNT when any one of the signals is disabled.

전원 생성부(130)는 인에이블된 전원 제어 신호(CNT)에 응답하여 액티브 대기 상태에서 소모되는 전류, 즉 IDD3N 전류를 출력한다.The power generation unit 130 outputs a current consumed in an active standby state, i.e., an IDD3N current in response to the enabled power control signal CNT.

도 3은 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 회로도이다.3 is a circuit diagram of a semiconductor memory device 100 according to an embodiment of the present invention.

도 3에서, 반도체 메모리 장치(100)는 모드 감지부(110), 전원 공급 제어부(120) 및 전원 생성부(130)를 포함한다. 모드 감지부(110)는 제 1 내지 제 3 감지부(111, 112, 113)를 포함한다.3, the semiconductor memory device 100 includes a mode sensing unit 110, a power supply control unit 120, and a power generation unit 130. The mode sensing unit 110 includes first to third sensing units 111, 112, and 113.

제 1 감지부(111)는 제 1 리드 라이트 모드 신호(VEN1)와 제 2 리드 라이트 모드 신호(VEN2)를 논리 연산하는 제 1 노아게이트(NR1), 제 3 리드 라이트 모드 신호(VEN3)와 제 4 리드 라이트 모드 신호(VEN4)를 논리 연산하는 제 2 노아게이트(NR2), 제 1 노아게이트(NR1)의 출력신호 및 제 2 노아게이트(NR2)의 출력신호를 논리 연산하는 제 1 낸드게이트(ND1) 및 제 1 낸드게이트(ND1)의 출력신호를 반전하여 제 1 감지 신호(DET1)로 출력하는 제 1 인버터(IV1)를 포함한다.The first sensing unit 111 includes a first NOR gate NR1, a third read / write mode signal VEN3, and a second NAND gate NR1 for logically operating the first read / write mode signal VEN1 and the second read / A second NOR gate NR2 for performing a logical operation on the read write mode signal VEN4, a first NAND gate NR2 for logically operating an output signal of the first NOR gate NR1 and an output signal of the second NOR gate NR2, And a first inverter IV1 for inverting the output signals of the first NAND gate ND1 and the first NAND gate ND1 and outputting the inverted signals to the first sense signal DET1.

제 1 감지부(111)는 제 1 내지 제 4 리드 라이트 모드 신호(VEN1~VEN4)가 모두 로직 로우이면 제 1 감지 신호(DET1)를 로직 하이로 출력하고, 제 1 내지 제 4 리드 라이트 모드 신호(VEN1~VEN4) 중 어느 한 신호가 로직 하이면 제 1 감지 신호(DET1)를 로직 로우로 출력한다.The first sensing unit 111 outputs the first sensing signal DET1 as a logic high when the first through fourth read / write mode signals VEN1 through VEN4 are all logic low, and the first through fourth read / Any one of the signals VEN1 to VEN4 outputs the first sensing signal DET1 at a logic low level.

제 2 감지부(112)는 제 1 액티브 프리차지 모드 신호(AEN1)와 제 2 액티브 프리차지 모드 신호(AEN2)를 논리 연산하는 제 2 낸드게이트(ND2), 제 3 액티브 프리차지 모드 신호(AEN3)와 제 4 액티브 프리차지 모드 신호(AEN4)를 논리 연산하는 제 3 낸드게이트(ND3), 제 2 낸드게이트(ND2) 및 제 3 낸드게이트(ND3)의 출력신호를 논리 연산하여 제 2 감지 신호(DET2)로 출력하는 제 3 노아게이트(NR3)를 포함한다.The second sensing unit 112 includes a second NAND gate ND2 for logically operating the first active precharge mode signal AEN1 and the second active precharge mode signal AEN2, a third active precharge mode signal AEN3 The third NAND gate ND3, the second NAND gate ND2 and the third NAND gate ND3 for performing logic operation on the fourth active precharge mode signal AEN4 and the fourth active precharge mode signal AEN4, And a third N0 gate NR3 for outputting the output signal to the second selector DET2.

제 2 감지부(112)는 제 1 내지 제 4 액티브 프리차지 모드 신호(AEN1~AEN4)가 모두 로직 하이면 제 2 감지 신호(DET2)를 로직 하이로 출력하고, 제 1 내지 제 4 액티브 프리차지 모드 신호(AEN1~AEN4) 중 어느 한 신호가 로직 로우이면 제 2 감지 신호(DET2)를 로직 로우로 출력한다.The second sensing unit 112 outputs the first sensing signal DET2 as logic high to the logic high level when all of the first to fourth active precharge mode signals AEN1 to AEN4 are logic high, And outputs the second sensing signal DET2 to a logic low when any one of the signals AEN1 to AEN4 is logic low.

제 3 감지부(113)는 리프레쉬 모드 신호(REF)를 반전하는 제 2 인버터(IV2), 제 2 인버터(IV2)의 출력신호 및 테스트 모드 신호(TEST)를 논리연산하는 제 4 낸드게이트(ND4), 제 4 낸드게이트(ND4)의 출력신호를 반전하여 제 3 감지 신호(DET3)를 출력하는 제 3 인버터(IV3)를 포함한다.The third sensing unit 113 includes a second inverter IV2 for inverting the refresh mode signal REF, a fourth NAND gate ND4 for logically operating the output signal of the second inverter IV2 and the test mode signal TEST And a third inverter IV3 for inverting the output signal of the fourth NAND gate ND4 and outputting the third sensing signal DET3.

제 3 감지부(113)는 리프레쉬 모드 신호(REF)가 로직 로우로 입력되고 테스트 모드 신호(TEST)가 로직 하이로 입력되면 제 3 감지 신호(DET3)를 로직 하이로 출력한다.The third sensing unit 113 outputs the third sensing signal DET3 to a logic high when the refresh mode signal REF is input at a logic low level and the test mode signal TEST is input at a logic high level.

전원 공급 제어부(120)는 제 1 내지 3 감지 신호(DET1~DET3)를 논리 연산하는 제 5 낸드게이트(ND5) 및 제 5 낸드게이트(ND5)의 출력신호를 반전하여 전원 제어 신호(CNT)를 출력하는 제 4 인버터(IV4)를 포함한다.The power supply control unit 120 inverts the output signals of the fifth NAND gate ND5 and the fifth NAND gate ND5 for performing logic operations on the first through third sense signals DET1 through DET3 to generate a power control signal CNT And a fourth inverter IV4 for outputting.

전원 공급 제어부(120)는 제 1 내지 3 감지 신호(DET1~DET3)에 응답하여 전원 제어 신호(CNT)를 출력한다. 전원 공급 제어부(120)는 제 1 내지 제 3 감지 신호(DET1~DET3)가 모두 로직 하이로 입력되면 전원 제어 신호(CNT)를 로직 하이로 출력하고, 제 1 내지 제 3 감지 신호(DET1~DET3) 중 어느 한 신호가 로직 로우로 입력되면 전원 제어 신호(CNT)를 로직 로우로 출력한다.The power supply control unit 120 outputs a power control signal CNT in response to the first to third sensing signals DET1 to DET3. The power supply control unit 120 outputs the power control signal CNT as a logic high when all of the first to third sensing signals DET1 to DET3 are input as logic high and the first to third sensing signals DET1 to DET3 ), The power control signal CNT is outputted as a logic low signal.

전원 생성부(130)는 전원전압(VDD)과 접지전압(VSS) 사이에 연결되고 전원 제어 신호(CNT)를 입력받는 NMOS 트랜지스터(NM)를 포함한다.The power generation unit 130 includes an NMOS transistor NM connected between the power supply voltage VDD and the ground voltage VSS and receiving the power supply control signal CNT.

전원 생성부(130)는 로직 하이를 갖는 전원 제어 신호(CNT)에 응답하여 액티브 대기 상태에서 소모되는 전류, 즉 IDD3N 전류를 출력한다.The power generation unit 130 outputs a current consumed in an active standby state, that is, an IDD3N current in response to a power control signal CNT having a logic high level.

도 4는 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 타이밍도이다.4 is a timing diagram of a semiconductor memory device 100 according to an embodiment of the present invention.

도 4를 참조하여, 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 동작을 설명하면 다음과 같다.The operation of the semiconductor memory device 100 according to the embodiment of the present invention will be described with reference to FIG.

우선, 제 1 감지 신호(DET1)는 제 1 내지 제 4 리드 라이트 모드 신호(VEN1~VEN4)가 중 어느 한 신호가 로직 하이로 제 1 감지부(111)에 입력되면 로우 레벨 펄스를 갖고, 제 1 내지 제 4 리드 라이트 모드 신호(VEN1~VEN4)가 모두 로직 로우로 제 1 감지부(111)에 입력되면 하이 레벨 펄스를 갖는다.First, the first sensing signal DET1 has a low level pulse when any one of the first through fourth read / write mode signals VEN1 through VEN4 is input to the first sensing unit 111 at a logic high level, Level pulses when all of the first to fourth read / write mode signals VEN1 to VEN4 are input to the first sensing unit 111 at a logic low level.

다음으로, 제 2 감지 신호(DET2)는 제 1 내지 제 4 액티브 프리차지 모드 신호(AEN1~AEN4) 중 어느 한 신호가 제 2 감지부(112)에 로직 로우로 입력되면 로우 레벨을 갖고, 제 1 내지 제 4 액티브 프리차지 모드 신호(AEN1~AEN4)가 모두 로직 하이로 제 2 감지부(112)에 입력되면 제 2 감지 신호(DET2)를 로직 하이로 갖는다.Next, the second sensing signal DET2 has a low level when any one of the first to fourth active precharge mode signals AEN1 to AEN4 is input to the second sensing unit 112 at a logic low level, 1 to the fourth active precharge mode signals AEN1 to AEN4 are both input to the second sensing unit 112 at a logic high, the second sensing signal DET2 has a logic high level.

다음으로, 제 3 감지 신호(DET3)는 리프레쉬 모드 신호(REF)가 로직 로우로 제 3 감지부(113)에 입력되고 테스트 모드 신호(TEST)가 로직 하이로 제 3 감지부(113)에 입력되면 하이 레벨을 갖는다.The third sensing signal DET3 is input to the third sensing unit 113 at a logic low and the test mode signal TEST is at a logic high level to the third sensing unit 113 It has a high level.

전원 제어 신호(CNT)는 제 1 내지 제 3 감지 신호(DET1~DET3)가 모두 하이 레벨을 갖는 구간에서 하이 레벨 펄스(A, B)를 갖는다.The power supply control signal CNT has high level pulses A and B in a section where the first to third sensing signals DET1 to DET3 all have a high level.

도 1 내지 4를 참조하여, 본 발명의 실시예에 따른 반도체 메모리 장치(100)의 동작을 설명하면 다음과 같다.The operation of the semiconductor memory device 100 according to the embodiment of the present invention will now be described with reference to FIGS.

전원 생성부(130)는 전원 제어 신호(CNT)가 하이 레벨 펄스(A, B)를 갖는 구간에서 NMOS 트랜지스터(NM)를 턴 온(turn on)시켜 전원전압(VDD)에서 접지전압(VSS) 방향으로 전류를 생성한다. 이때, 출력되는 전류는 액티브 대기 상태에서 소비되는 전류(IDD3N)이 된다.The power generator 130 turns on the NMOS transistor NM in a period in which the power control signal CNT has the high level pulses A and B to turn on the ground voltage VSS from the power supply voltage VDD, Direction. At this time, the output current becomes the current (IDD3N) consumed in the active standby state.

전원 제어 신호(CNT)는 반도체 메모리 장치(100)가 액티브 상태에 있고, 리드 또는 라이트 동작을 수행하고 있지 않을 때, 하이 레벨을 갖는다. 즉, 전원 제어 신호(CNT)는 액티브 대기 상태(Active Standby State)일 때 하이 레벨 구간을 갖는다. 따라서, 본 발명의 실시예에 따른 반도체 메모리 장치(100)는 다른 동작 상태의 전류는 차단하고, IDD3N 전류만 테스트 할 수 있다.The power supply control signal CNT has a high level when the semiconductor memory device 100 is in an active state and is not performing a read or write operation. That is, the power control signal CNT has a high level period when it is in the active standby state. Therefore, the semiconductor memory device 100 according to the embodiment of the present invention can interrupt the current in other operating states and test only the IDD3N current.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention as defined by the following claims and their equivalents. Only. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

100: 반도체 메모리 장치 110: 모드 감지부
111: 제 1 감지부 112: 제 2 감지부
113: 제 3 감지부 120: 전원 공급 제어부
130: 전원 생성부100: semiconductor memory device 110: mode sensing unit
111: first sensing unit 112: second sensing unit
113: Third sensing unit 120: Power supply control unit
130: Power generator

Claims (13)

복수의 리드 라이트 모드 신호에 응답하여 제 1 감지 신호를 생성하고, 복수의 액티브 프리차지 모드 신호에 응답하여 제 2 감지 신호를 생성하며, 리프레쉬 모드 신호 및 테스트 모드 신호에 응답하여 제 3 감지 신호를 생성하는 모드 감지부;
상기 제 1 내지 제 3 감지 신호가 전부 인에이블되면 전원 제어 신호를 인에이블시키고, 상기 제 1 내지 제 3 감지 신호 중 어느 한 신호가 디스에이블되면 상기 전원 제어 신호를 디스에이블 시키는 전원 공급 제어부; 및
인에이블된 상기 전원 제어 신호에 응답하여 액티브 대기 상태에서 소모되는 전류를 생성하는 전원 생성부를 포함하며,
상기 모드 감지부는
상기 복수의 리드 라이트 모드 신호가 전부 디스에이블 상태면 상기 제 1 감지 신호를 인에이블시켜 출력하고, 상기 복수의 리드 라이트 모드 신호 중 어느 한 신호가 인에이블 상태면 상기 제 1 감지 신호를 디스에이블시켜 출력하는 제 1 감지부;
상기 복수의 액티브 프리차지 모드 신호가 전부 인에이블 상태면 상기 제 2 감지 신호를 인에이블시켜 출력하고, 상기 복수의 액티브 프리차지 모드 신호 중 어느 한 신호가 디스에이블 상태면 상기 제 2 감지 신호를 디스에이블시켜 출력하는 생성하는 제 2 감지부; 및
상기 리프레쉬 모드 신호가 디스에이블되고 상기 테스트 모드 신호가 인에이블되면 상기 제 3 감지 신호를 인에이블시켜 출력하는 제 3 감지부를 포함하는 반도체 메모리 장치.Generating a first sense signal in response to a plurality of read write mode signals, generating a second sense signal in response to a plurality of active precharge mode signals, and generating a third sense signal in response to the refresh mode signal and the test mode signal A mode sensing unit for generating a sensing signal;
A power supply controller for enabling a power control signal when all of the first to third sensing signals are enabled and disabling the power control signal if any one of the first to third sensing signals is disabled; And
And a power generator for generating a current consumed in an active standby state in response to the enabled power control signal,
The mode sensing unit
The first sense signal is enabled and output if the plurality of read-write mode signals are disabled, and the first sense signal is disabled if any one of the plurality of read-write mode signals is enabled A first sensing unit for outputting a signal;
Wherein the first pre-charge mode signal and the second pre-charge mode signal are enabled when the plurality of active pre-charge mode signals are all enabled, and outputs the second sense signal when the one of the plurality of active pre- A second sensing unit for generating and outputting a signal; And
And a third sensing unit for enabling and outputting the third sensing signal when the refresh mode signal is disabled and the test mode signal is enabled. 삭제delete ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 3 is abandoned due to the registration fee. 제 1항에 있어서,
상기 복수의 리드 라이트 모드 신호는
리드 또는 라이트 동작시 인에이블되고, 리드 또는 라이트 동작 외에 디스에이블되는 것을 특징으로 하는 반도체 메모리 장치.
The method according to claim 1,
The plurality of read write mode signals
Is enabled in a read or write operation and disabled in a read or write operation.
◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 4 is abandoned due to the registration fee. 제 3항에 있어서,
상기 복수의 액티브 프리차지 모드 신호는
액티브 동작시 인에이블되고, 프리차지 동작시 디스에이블되는 것을 특징으로 하는 반도체 메모리 장치.
The method of claim 3,
The plurality of active pre-charge mode signals
Is enabled in an active operation and is disabled in a precharge operation.
◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 5 is abandoned due to the registration fee. 제 4항에 있어서,
상기 리프레쉬 모드 신호는
오토 리프레쉬 동작시 인에이블되고, 오토 리프레쉬 동작 외에 디스에이블되는 것을 특징으로 하는 반도체 메모리 장치.
5. The method of claim 4,
The refresh mode signal
Is enabled in the auto refresh operation, and is disabled in addition to the auto refresh operation.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 6 is abandoned due to the registration fee. 제 5항에 있어서,
상기 테스트 모드 신호는
테스트 동작시 인에이블되고, 테스트 동작 외에 디스에이블되는 것을 특징으로 하는 반도체 메모리 장치.6. The method of claim 5,
The test mode signal
Is enabled in a test operation, and is disabled in a test operation other than the test operation. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 12 is abandoned due to registration fee. 제 6항에 있어서,
상기 전원 생성부는
전원전압과 접지전압 사이에 연결되고 상기 전원 제어 신호에 응답하여 상기 전류를 생성하는 반도체 메모리 장치.
The method according to claim 6,
The power generation unit
And is connected between a power supply voltage and a ground voltage and generates the current in response to the power supply control signal.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 13 is abandoned due to registration fee. 제 12항에 있어서,
상기 전류는
IDD3N 전류인 것을 특징으로 하는 반도체 메모리 장치.13. The method of claim 12,
The current
IDD3N current. ≪ / RTI >
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