KR101900814B1 - Array substrate for fringe field switching mode liquid crystal display device - Google Patents

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Abstract

본 발명은 프린지 필드 스위칭 모드 액정표시장치에 관한 것으로, 특히 데이터배선과 화소전극 간의 기생용량을 최소화한 프린지 필드 스위칭 모드 액정표시장치용 어레이기판에 관한 것이다.
본 발명의 특징은 데이터배선 상부로 쉴드금속패턴을 형성함으로써, 데이터배선과 화소전극 간의 기생용량을 최소화할 수 있어, 이를 통해, 수직 크로스토크(crosstalk)와 같은 불량을 야기되는 것을 방지할 수 있으며, 소비전류가 증가하게 되는 것을 방지할 수 있다.
또한, 화소전극과 데이터배선 간의 기생용량을 줄이기 위하여, 화소전극과 데이터배선 간의 이격간격을 넓게 형성하지 않아도 됨으로써, 프린지 필드 스위칭 모드 액정표시장치의 개구율을 저하되는 문제가 발생하는 것을 방지할 수 있다. The present invention relates to a fringe field switching mode liquid crystal display, and more particularly, to an array substrate for a fringe field switching mode liquid crystal display in which parasitic capacitance between a data line and a pixel electrode is minimized.
A feature of the present invention is that a parasitic capacitance between a data line and a pixel electrode can be minimized by forming a shield metal pattern on the data line, thereby preventing defects such as vertical crosstalk from being caused , It is possible to prevent the consumption current from increasing.
In addition, in order to reduce the parasitic capacitance between the pixel electrode and the data line, it is unnecessary to form a wide gap between the pixel electrode and the data line, thereby preventing the problem of lowering the aperture ratio of the fringe field switching mode liquid crystal display device .

Description

프린지 필드 스위칭 모드 액정표시장치용 어레이기판{Array substrate for fringe field switching mode liquid crystal display device}[0001] The present invention relates to an array substrate for a fringe field switching mode liquid crystal display device,

본 발명은 프린지 필드 스위칭 모드 액정표시장치에 관한 것으로, 특히 데이터배선과 화소전극 간의 기생용량을 최소화한 프린지 필드 스위칭 모드 액정표시장치용 어레이기판에 관한 것이다.
The present invention relates to a fringe field switching mode liquid crystal display, and more particularly, to an array substrate for a fringe field switching mode liquid crystal display in which parasitic capacitance between a data line and a pixel electrode is minimized.

동화상 표시에 유리하고 콘트라스트비(contrast ratio)가 큰 특징을 보여 TV, 모니터 등에 활발하게 이용되는 액정표시장치(liquid crystal display device : LCD)는 액정의 광학적이방성(optical anisotropy)과 분극성질(polarization)에 의한 화상구현원리를 나타낸다. A liquid crystal display device (LCD), which is advantageous for moving picture display and has a large contrast ratio and is actively used in TVs and monitors, exhibits optical anisotropy and polarization properties of a liquid crystal, And the like.

이러한 액정표시장치는 나란한 두 기판(substrate) 사이로 액정층을 개재하여 합착시킨 액정패널(liquid crystal panel)을 필수 구성요소로 하며, 액정패널 내의 전기장으로 액정분자의 배열방향을 변화시켜 투과율 차이를 구현한다.Such a liquid crystal display device has a liquid crystal panel in which a liquid crystal panel is interposed between two adjacent substrates through a liquid crystal layer as an essential component and changes the alignment direction of the liquid crystal molecules in an electric field in the liquid crystal panel to realize a difference in transmittance do.

최근에는 상-하로 형성된 전기장으로 액정을 구동하는 능동행렬 액정표시장치가 해상도 및 동영상 구현능력이 우수하여 많이 사용되고 있으나, 상-하로 걸리는 전기장에 의한 액정구동은 시야각 특성이 떨어지는 단점을 가지고 있다. In recent years, an active matrix liquid crystal display device that drives a liquid crystal with an electric field formed by an upper-lower portion has been widely used because of its excellent resolution and moving image realization capability. However, liquid crystal driving by an electric field applied at an upper-

이에, 시야각이 좁은 단점을 극복하기 위해 여러 가지 방법이 제시되고 있는데, 그 중 횡전계에 의한 액정 구동방법이 주목받고 있다. Accordingly, various methods have been proposed in order to overcome the disadvantage that the viewing angle is narrow. Among them, a liquid crystal driving method by a transverse electric field is attracting attention.

도 1은 일반적인 횡전계방식 액정표시장치의 액정패널을 간략하게 나타낸 단면도이다. 1 is a cross-sectional view schematically showing a liquid crystal panel of a general transverse electric field type liquid crystal display device.

도시한 바와 같이, 어레이기판인 하부기판(1)과 컬러필터기판인 상부기판(3)이 서로 이격되어 대향하고 있으며, 이 상부 및 하부기판(1, 3)사이에는 액정층(5)이 개재되어 있다. As shown in the figure, the lower substrate 1, which is an array substrate, and the upper substrate 3, which is a color filter substrate, are spaced apart from each other and face each other. A liquid crystal layer 5 is interposed between the upper and lower substrates 1, .

하부기판(1) 상에는 공통전극(21) 및 화소전극(25)이 동일 평면상에 형성되어 있으며, 액정층(5)은 공통전극(21) 및 화소전극(25)에 의한 수평전계(L)에 의해 작동된다.A common electrode 21 and a pixel electrode 25 are formed on the same plane on the lower substrate 1. The liquid crystal layer 5 is formed by a common electric field 21 and a horizontal electric field L by the pixel electrode 25, Lt; / RTI >

이와 같이 횡전계방식 액정표시장치는 하부기판(1) 상에 공통전극(21) 및 화소전극(25)을 형성하고, 두 전극(21, 25) 사이에 수평전계(L)를 생성하여 액정분자가 기판(1, 3)에 평행한 수평전계(L)와 나란하게 배열되도록 함으로써, 액정표시장치의 시야각을 넓게 할 수 있다. As described above, in the transverse electric field type liquid crystal display device, the common electrode 21 and the pixel electrode 25 are formed on the lower substrate 1, a horizontal electric field L is generated between the two electrodes 21 and 25, Is arranged in parallel with the horizontal electric field (L) parallel to the substrates (1, 3), the viewing angle of the liquid crystal display device can be widened.

한편, 이러한 횡전계형 액정표시장치는 시야각을 향상시키는 장점을 갖지만 개구율 및 투과율이 낮은 단점을 갖는다.On the other hand, such a transverse electric field type liquid crystal display device has the advantage of improving the viewing angle, but has a disadvantage of low aperture ratio and transmittance.

따라서 이러한 횡전계형 액정표시장치의 단점을 개선하기 위하여 프린지 필드(fringe field)에 의해 액정이 동작하는 것을 특징으로 하는 프린지 필드 스위칭 모드 액정표시장치(fringe field switching mode LCD)가 제안되었다. Accordingly, a fringe field switching mode liquid crystal display (LCD) has been proposed in which a liquid crystal is operated by a fringe field in order to improve the disadvantage of the liquid crystal display device.

프린지 필드 스위칭 모드 액정표시장치는 액정을 정밀하게 제어할 수 있어, 개구율 및 투과율이 향상된다. The fringe field switching mode liquid crystal display device can precisely control the liquid crystal, thereby improving the aperture ratio and transmittance.

한편, 프린지 필드 스위칭 모드 액정표시장치의 경우, 데이터배선(미도시)과 화소전극(25) 사이에서 기생용량(capacitance)이 발생하게 된다. On the other hand, in the case of the fringe field switching mode liquid crystal display device, a parasitic capacitance is generated between the data line (not shown) and the pixel electrode 25.

이러한 기생용량은 저항체로 작용하여, 화소전극(25)에 충전된 픽셀전압의 레벨 시프트 전압(ㅿVp)에 영향을 주게 됨으로써, 기생용량이 증가하게 되면 화소전극(25)에 충전된 픽셀전압과 데이터배선(미도시)에 공급되는 데이터신호 사이의 간섭(coupling)이 발생하게 되고, 이로 인하여 수직 크로스토크(crosstalk)와 같은 불량을 야기하게 된다. This parasitic capacitance acts as a resistor and affects the level shift voltage Vp of the pixel voltage charged in the pixel electrode 25. When the parasitic capacitance increases, the pixel voltage charged in the pixel electrode 25 Coupling between the data signals supplied to the data lines (not shown) occurs, thereby causing defects such as vertical crosstalk.

이는 소비전류를 증가시키게 되며, 이에 신뢰성에 영향을 주게 되는 단점이 있다. This leads to an increase in current consumption, which has a disadvantage of affecting reliability.

이러한 화소전극(25)과 데이터배선(미도시)에 의해 발생하는 기생용량을 줄이기 위해, 화소전극(25)과 데이터배선(미도시) 간의 이격간격을 더욱 넓게 형성할 수도 있지만, 이 경우 화소영역 내의 화소전극(25)이 작아짐으로 인해 프린지 필드를 형성하는 영역이 작아지게 되어 결국 개구율을 저하시키는 문제가 발생하게 된다.
In order to reduce the parasitic capacitance generated by the pixel electrode 25 and the data line (not shown), the spacing between the pixel electrode 25 and the data line (not shown) may be increased. In this case, The area in which the fringe field is formed is reduced due to reduction in the size of the pixel electrode 25 in the pixel region, resulting in a problem of lowering the aperture ratio.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 프린지 필드 스위칭 모드 액정표시장치의 개구율 저하 없이 화소전극과 데이터배선 간의 기생용량을 최소화하여 수직 크로스토크 발생을 억제하고자 하는 것을 제 1 목적으로 한다. It is a first object of the present invention to minimize parasitic capacitance between a pixel electrode and a data line without lowering the aperture ratio of a fringe field switching mode liquid crystal display device, thereby suppressing vertical crosstalk.

이를 통해, 소비전류가 증가하는 것을 방지하고자 하는 것을 제 2 목적으로 하며, 표시품질이 향상된 프린지 필드 스위칭 모드 액정표시장치를 제공하는 것을 제 3 목적으로 한다.
It is a third object of the present invention to provide a fringe field switching mode liquid crystal display device having improved display quality with a second object to prevent an increase in current consumption.

전술한 바와 같은 목적을 달성하기 위해, 본 발명은 기판 상에 게이트절연막을 사이에 두고 서로 교차하여 다수의 화소영역을 형성하는 게이트배선 및 데이터배선과; 상기 게이트배선과 상기 데이터배선과 연결된 박막트랜지스터와; 상기 데이터배선과 상기 박막트랜지스터를 덮는 제 1 보호층과; 상기 제 1 보호층 상부에 위치하며, 상기 박막트랜지스터와 연결되는 화소전극과; 상기 제 1 보호층 상부에 위치하며, 상기 데이터배선에 대응되는 쉴드금속패턴과; 상기 화소전극과 상기 쉴드금속패턴을 덮는 제 2 보호층과; 상기 제 2 보호층 상부에 위치하는 공통전극을 포함하는 프린지 필드 스위칭 모드 액정표시장치용 어레이기판을 제공한다. According to an aspect of the present invention, there is provided a semiconductor device comprising: a gate wiring and a data wiring which are formed on a substrate to form a plurality of pixel regions crossing each other with a gate insulating film therebetween; A thin film transistor connected to the gate wiring and the data wiring; A first protective layer covering the data line and the thin film transistor; A pixel electrode disposed on the first passivation layer and connected to the thin film transistor; A shield metal pattern located above the first passivation layer and corresponding to the data line; A second protective layer covering the pixel electrode and the shield metal pattern; And a common electrode disposed on the second passivation layer. The present invention also provides an array substrate for a fringe field switching mode liquid crystal display.

그리고, 상기 쉴드금속패턴은 상기 데이터배선과 완전히 중첩되며, 상기 데이터배선의 폭보다 큰 폭을 가지며, 상기 쉴드금속패턴은 상기 공통전극과 동일한 전압이 인가된다. The shield metal pattern is completely overlapped with the data line and has a width larger than the width of the data line, and the shield metal pattern is applied with the same voltage as the common electrode.

또한, 상기 쉴드금속패턴은 상기 화소전극과 동일층에서 투명한 도전성 물질의 동일물질로 이루어지며, 상기 공통전극은 상기 데이터배선과 나란하게 상기 각 화소영역의 최외각에 형성된 최외각 공통전극과, 상기 게이트배선과 나란하게 형성되는 보조공통전극 그리고 상기 보조공통전극으로부터 분기하여 상기 최외각 공통전극과 나란하게 일정간격 이격하여 형성되는 다수의 중앙부 공통전극으로 이루어지며, 상기 화소전극은 판 형상을 갖는다. The shield metal pattern may be formed of the same material as a transparent conductive material in the same layer as the pixel electrode. The common electrode may include an outermost common electrode formed on an outermost periphery of the pixel region in parallel with the data line, An auxiliary common electrode formed in parallel with the gate wiring, and a plurality of central common electrodes branched from the auxiliary common electrode and spaced apart from each other at a predetermined interval in parallel with the outermost common electrode, and the pixel electrode has a plate shape.

그리고, 상기 화소전극은 상기 박막트랜지스터와 연결되는 보조화소패턴과, 상기 보조화소패턴으로부터 분기하는 다수의 중앙부 화소전극으로 이루어지며, 상기 공통전극은 판 형상을 가지며, 상기 박막트랜지스터는 폴리실리콘 반도체층을 포함한다. The pixel electrode includes an auxiliary pixel pattern connected to the thin film transistor and a plurality of central pixel electrodes branched from the auxiliary pixel pattern. The common electrode has a plate shape. The thin film transistor includes a polysilicon semiconductor layer .

또한, 상기 폴리실리콘 반도체층은 다결정실리콘으로 이루어지는 LTPS(low temperature poly-silicon, 저온폴리실리콘)형이며, 상기 박막트랜지스터는 비정질실리콘 반도체층을 포함한다.
In addition, the polysilicon semiconductor layer is a low temperature poly-silicon (LTPS) type, which is made of polycrystalline silicon, and the thin film transistor includes an amorphous silicon semiconductor layer.

위에 상술한 바와 같이, 본 발명에 따라 데이터배선 상부에 쉴드금속패턴을 형성함으로써, 데이터배선과 화소전극 간의 기생용량을 최소화할 수 있어, 이를 통해, 수직 크로스토크(crosstalk)와 같은 불량이 야기되는 것을 방지할 수 있는 효과가 있으며, 소비전류가 증가하게 되는 것을 방지할 수 있는 효과가 있다. As described above, the parasitic capacitance between the data line and the pixel electrode can be minimized by forming the shield metal pattern on the data line in accordance with the present invention, thereby causing a defect such as vertical crosstalk Therefore, it is possible to prevent the consumption current from increasing.

또한, 화소전극과 데이터배선 간의 기생용량을 줄이기 위하여, 화소전극과 데이터배선 간의 이격간격을 넓게 형성하지 않아도 됨으로써, 프린지 필드 스위칭 모드 액정표시장치의 개구율을 저하되는 문제가 발생하는 것을 방지할 수 있는 효과가 있다.
Further, in order to reduce the parasitic capacitance between the pixel electrode and the data line, it is unnecessary to form a wide gap between the pixel electrode and the data line, thereby preventing the problem of lowering the aperture ratio of the fringe field switching mode liquid crystal display device It is effective.

도 1은 일반적인 횡전계방식 액정표시장치의 액정패널을 간략하게 나타낸 단면도.
도 2는 본 발명의 제 1 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이기판을 개략적으로 도시한 단면도.
도 3은 본 발명의 제 2 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이기판의 일부를 개략적으로 도시한 평면도.
도 4는 도 3의 절단선 Ⅳ-Ⅳ선을 따라 자른 단면도.1 is a cross-sectional view schematically showing a liquid crystal panel of a general transverse electric field type liquid crystal display device.
2 is a cross-sectional view schematically showing an array substrate for a fringe field switching mode liquid crystal display according to a first embodiment of the present invention.
3 is a plan view schematically showing a part of an array substrate for a fringe field switching mode liquid crystal display according to a second embodiment of the present invention.
4 is a cross-sectional view taken along the line IV-IV in FIG. 3;

이하, 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다. Hereinafter, embodiments according to the present invention will be described in detail with reference to the drawings.

도 2는 본 발명의 제 1 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이기판을 개략적으로 도시한 단면도로서, 하나의 화소영역에 대한 단면도이다. 2 is a cross-sectional view schematically showing an array substrate for a fringe field switching mode liquid crystal display according to a first embodiment of the present invention, and is a cross-sectional view of one pixel region.

도시한 바와 같이, 프린지 필드 스위칭 모드 액정표시장치용 어레이기판(101) 상에는 다수의 게이트배선(미도시)과 게이트배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터배선(105)이 구성되어 있다.As shown in the figure, on the array substrate 101 for a fringe field switching mode liquid crystal display, a data line 105 crossing a plurality of gate lines (not shown) and a gate line (not shown) .

이때, 화소영역(P)의 게이트배선(미도시)과 데이터배선(105)의 교차지점인 스위칭영역(TrA)에는 박막트랜지스터(Tr)가 형성되며, 실질적으로 화상이 구현되는 표시영역에는 화소전극(125)과 공통전극(121)이 형성되어 있다. At this time, the thin film transistor Tr is formed in the switching region TrA which is the intersection of the gate wiring (not shown) of the pixel region P and the data wiring 105, (125) and a common electrode (121) are formed.

여기서, 박막트랜지스터(Tr)는 게이트전극(111), 게이트절연막(113), 액티브층(115a)과 오믹콘택층(115b)으로 이루어지는 반도체층(115), 소스 및 드레인전극(117, 119)으로 이루어진다. Here, the thin film transistor Tr includes a gate electrode 111, a gate insulating film 113, a semiconductor layer 115 composed of an active layer 115a and an ohmic contact layer 115b, and source and drain electrodes 117 and 119 .

그리고, 박막트랜지스터(Tr)를 포함하는 어레이기판(101)의 전면에는 제 1 보호층(116a)이 형성되어 있으며, 제 1 보호층(116a) 상부에는 화소전극(125)이 드레인콘택홀(118)을 통해 박막트랜지스터(Tr)의 드레인전극(119)과 전기적으로 연결되며 위치한다. A first passivation layer 116a is formed on the entire surface of the array substrate 101 including the thin film transistor Tr and a pixel electrode 125 is formed on the first passivation layer 116a by a drain contact hole 118 And is electrically connected to the drain electrode 119 of the thin film transistor Tr.

한편, 본 발명의 가장 특징적인 부분으로서, 제 1 보호층(116a) 상부로 데이터배선(105)과는 완전히 중첩하는 쉴드금속패턴(200)이 형성되는 것을 특징으로 한다. In the meantime, as a most characteristic part of the present invention, a shield metal pattern 200 which completely overlaps the data line 105 is formed on the first protective layer 116a.

이때, 본 발명의 프린지 필드 스위칭 모드 액정표시장치용 어레이기판(101)은 데이터배선(105) 자체가 소스전극(117)을 이룸으로써, 소스전극(117) 상부에도 쉴드금속패턴(200)이 형성된다. In the array substrate 101 for a fringe field switching mode liquid crystal display of the present invention, the data line 105 itself forms the source electrode 117, so that the shield metal pattern 200 is formed also on the source electrode 117 do.

이러한 쉴드금속패턴(200)은 투명 도전성 물질로 이루어지는데, 이러한 쉴드금속패턴(200)은 화소전극(125)과 동일한 층에서 동일한 물질로 이루어지는 것이 바람직하다. The shield metal pattern 200 is made of a transparent conductive material. It is preferable that the shield metal pattern 200 is formed of the same material as the pixel electrode 125 in the same layer.

쉴드금속패턴(200)으로는 소정의 전압이 인가되는 것이 특징이며, 나아가 공통전극(121)에 인가되는 공통전압과 동일한 전압이 인가되는 것이 바람직하다.It is preferable that a predetermined voltage is applied to the shield metal pattern 200 and a voltage equal to the common voltage applied to the common electrode 121 is applied.

따라서, 쉴드금속패턴(200)과 화소전극(125) 사이에 수평전계가 형성되도록 하는 것이 바람직하다. Therefore, it is preferable that a horizontal electric field is formed between the shield metal pattern 200 and the pixel electrode 125. [

이러한 쉴드금속패턴(200)은 화소전극(125)과 데이터배선(105)에 의해 발생하는 기생용량(Cdp)을 최소화시키는 역할을 하게 된다. The shield metal pattern 200 serves to minimize the parasitic capacitance Cdp generated by the pixel electrode 125 and the data line 105.

이때, 쉴드금속패턴(200)은 데이터배선(105)의 폭(d1)보다 넓은 폭(d2)을 갖는 쉴드금속패턴(200)이 형성되는 것을 특징으로 한다.The shield metal pattern 200 is characterized in that a shield metal pattern 200 having a width d2 wider than the width d1 of the data wiring 105 is formed.

따라서, 데이터배선(105)에 비해 쉴드금속패턴(200)이 화소전극(125)과 더욱 인접하게 위치하게 되어, 데이터배선(105)과 화소전극(125) 사이의 기생용량(Cdp)을 최소화하게 된다. The shield metal pattern 200 is located closer to the pixel electrode 125 than the data wiring 105 and the parasitic capacitance Cdp between the data wiring 105 and the pixel electrode 125 is minimized do.

이때, 쉴드금속패턴(200)은 데이터배선(105) 보다 그 폭(d2)이 넓게 형성되므로, 화소영역(P)의 일부를 가리게 되지만 투명하므로 개구율에는 아무런 영향을 미치지 않는다.At this time, since the shield metal pattern 200 is formed to have a width d2 larger than the data line 105, the shield metal pattern 200 covers a part of the pixel region P but is transparent, so that it does not affect the aperture ratio.

즉, 화소전극(125)은 데이터배선(105)에 비해 더욱 근접하게 위치하는 쉴드금속패턴(200)과 소정의 커패시턴스(C)를 이루게 됨으로써, 데이터배선(105)과 화소전극(125) 사이에서 발생하는 기생용량(Cdp)을 최소화하게 된다. That is, the pixel electrode 125 forms a predetermined capacitance C with the shield metal pattern 200 positioned closer to the data line 105, so that the pixel electrode 125 is formed between the data line 105 and the pixel electrode 125 Thereby minimizing the generated parasitic capacitance Cdp.

또한, 데이터배선(105)을 기준으로 데이터배선(105)의 좌우에 형성된 공통전극(121)과 더불어 이와 가장 인접한 화소전극(125) 간에 형성되는 수평전계에의 간섭을 최소화시키게 된다. The interference to the horizontal electric field formed between the pixel electrode 125 closest to the data line 105 and the common electrode 121 formed on the left and right sides of the data line 105 is minimized based on the data line 105.

이를 통해, 수직 크로스토크(crosstalk)와 같은 불량을 야기되는 것을 방지할 수 있으며, 소비전류가 증가하게 되는 것을 방지할 수 있다. As a result, defects such as vertical crosstalk can be prevented from being caused, and the consumption current can be prevented from being increased.

그리고, 쉴드금속패턴(200) 상부로 제 2 보호층(116b)이 기판(101)의 전면에 형성되며, 제 2 보호층(116b) 상부로는 각 화소영역(P)에 대응하여 공통전극(121)이 위치한다. A second protective layer 116b is formed on the entire surface of the substrate 101 over the shield metal pattern 200 and a common electrode 121).

따라서, 화소전극(125)과 공통전극(121)에 전압이 인가됨으로써 프린지 필드(Fringe field)를 형성하게 된다.Accordingly, when a voltage is applied to the pixel electrode 125 and the common electrode 121, a fringe field is formed.

이와 같이 프린지 필드 스위칭 모드 액정표시장치용 어레이기판(101)은 액정분자가 기판(101)에 평행한 수평전계와 나란하게 배열되도록 함으로써, 액정표시장치의 시야각을 넓게 할 수 있다. As described above, the array substrate 101 for a fringe field switching mode liquid crystal display device is arranged such that the liquid crystal molecules are aligned with the horizontal electric field parallel to the substrate 101, thereby widening the viewing angle of the liquid crystal display device.

그리고, 화소전극(125)과 공통전극(121)이 프린지 필드를 형성함으로써, 공통전극(121)과 화소전극(125) 사이에는 수직 전기장과 수평 전기장이 복합적으로 작용하기 때문에 강력한 수평 및 수직 전기장을 형성하키게 된다. Since the pixel electrode 125 and the common electrode 121 form a fringe field, a vertical electric field and a horizontal electric field are mixed between the common electrode 121 and the pixel electrode 125, .

따라서, 공통전극(121) 각각의 중심에 대응된 액정분자까지 손쉽게 제어할 수 있어, 개구율과 투과율을 개선시킬 수 있다. Therefore, the liquid crystal molecules corresponding to the centers of the respective common electrodes 121 can be easily controlled, and the aperture ratio and transmittance can be improved.

특히, 데이터배선(105) 상부에 쉴드금속패턴(200)을 형성함으로써, 데이터배선(105)과 화소전극(125) 사이에서 발생하는 기생용량(Cdp)을 최소화하게 되어, 수직 크로스토크(crosstalk)와 같은 불량을 야기되는 것을 방지할 수 있으며, 소비전류가 증가하게 되는 것을 방지할 수 있다. Particularly, by forming the shield metal pattern 200 on the data line 105, the parasitic capacitance Cdp generated between the data line 105 and the pixel electrode 125 can be minimized and vertical crosstalk can be obtained. And it is possible to prevent the consumption current from increasing.

도 3은 본 발명의 제 2 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이기판의 일부를 개략적으로 도시한 평면도이다. 3 is a plan view schematically showing a part of an array substrate for a fringe field switching mode liquid crystal display according to a second embodiment of the present invention.

이때, 보다 자세한 설명을 위하여, 스위칭 소자를 포함하는 하나의 화소영역(P)을 도시한 확대 도시하였다. Here, for the sake of more detailed description, one pixel region P including the switching elements is enlarged.

한편, 설명에 앞서 본 발명의 프린지 필드 스위칭 모드 액정표시장치용 어레이기판은 비정질실리콘 박막트랜지스터에 비해 이동도가 높아 고해상도 패널의 스위칭소자로 유리한 장점을 갖는 폴리실리콘 박막트랜지스터를 일예로 설명하며, 특히, 폴리실리콘 박막트랜지스터 중에서도 600℃ 이하의 온도로 제조되는 LTPS(low temperature poly-silicon, 저온폴리실리콘)형의 박막트랜지스터를 이용한 액티브 매트릭스 구동 방식의 액정표시장치용 어레이기판을 일예로 설명하도록 하겠다. Before describing the present invention, the array substrate for a fringe field switching mode liquid crystal display of the present invention has a higher mobility than an amorphous silicon thin film transistor and thus has advantages of being a switching element of a high resolution panel. And an active matrix drive type liquid crystal display array substrate using a thin film transistor of LTPS (low temperature poly-silicon) type which is manufactured at a temperature of 600 DEG C or less among polysilicon thin film transistors will be described as an example.

저온폴리실리콘은 레이저를 비정질실리콘에 조사하여 결정화하는 것으로 비정질 실리콘에 비하여 전계이동도가 수백배 가량 높으며 구동회로를 유리기판 위에 실장함으로써 생산원가를 줄이면서 경량박형도 가능하다는 장점을 가지고 있다.The low-temperature polysilicon crystallizes by irradiating the laser to amorphous silicon, which is several hundred times higher in electric field mobility than amorphous silicon. The driving circuit can be mounted on a glass substrate to reduce the production cost and lightweight and thin.

즉, 본 발명의 액정표시장치용 어레이기판은 저온폴리실리콘형의 박막트랜지스터를 포함하는 프린지 필드 스위칭 모드 액정표시장치용 어레이기판으로, 전계이동도가 높으며, 액정을 정밀하게 제어할 수 있어, 개구율 및 투과율이 향상되는 효과를 갖는다. That is, the array substrate for a liquid crystal display of the present invention is an array substrate for a fringe field switching mode liquid crystal display including a low-temperature polysilicon type thin film transistor, has high electric field mobility, can precisely control liquid crystal, And the transmittance is improved.

도시한 바와 같이, 본 발명의 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이기판(101)은 제 1 방향으로 연장되는 다수의 게이트배선(103)이 형성되어 있으며, 다수의 게이트배선(103)과 교차하도록 제 2 방향으로 연장되어 다수의 화소영역(P)을 정의하는 다수의 데이터배선(105)이 형성되어 있다. As shown, the array substrate 101 for a fringe field switching mode liquid crystal display according to an embodiment of the present invention includes a plurality of gate wirings 103 extending in a first direction, and a plurality of gate wirings 103 A plurality of data lines 105 extending in a second direction and defining a plurality of pixel regions P are formed.

그리고 각 화소영역(P)에는 게이트배선(103) 및 데이터배선(105)과 연결되며, 폴리실리콘으로 이루어진 반도체층(115)과, 게이트전극(111), 게이트절연막(113, 도 4 참조)과, 서로 이격하는 소스 및 드레인전극(117, 119)으로 구성된 LTPS 형 박막트랜지스터(Tr)가 형성되어 있다.The pixel region P is connected to the gate wiring 103 and the data wiring 105 and is connected to the gate electrode 111 and the gate insulating film 113 And an LTPS-type thin film transistor Tr composed of source and drain electrodes 117 and 119 spaced from each other are formed.

이때, 게이트전극(111)은 게이트배선(103)으로부터 분기되어 형성되며, 소스전극(117)은 데이터배선(105) 자체를 소스전극(117)으로 이용하여 형성된다. At this time, the gate electrode 111 is formed by branching from the gate wiring 103, and the source electrode 117 is formed by using the data wiring 105 itself as the source electrode 117.

여기서, 반도체층(115)은 게이트배선(103)과 교차하도록 대략 "ㄴ" 형상의 평면 형상을 갖도록 형성되는데, 이러한 반도체층(115)은 고농도 도핑된 소스 및 드레인영역(도 4의 115b, 115c)과, 상부의 게이트전극(111)에 대응하여 도핑되지 않은 액티브영역(도 4의 115a)으로 이루어지는 저온폴리실리콘으로 이루어진다. Here, the semiconductor layer 115 is formed to have a planar shape having a substantially " C "shape so as to intersect with the gate wiring 103, and this semiconductor layer 115 includes highly doped source and drain regions 115b and 115c And low-temperature polysilicon composed of an active region (115a in FIG. 4) which is not doped corresponding to the gate electrode 111 on the upper side.

그리고, 각 화소영역(P) 내부에는 박막트랜지스터(Tr)의 드레인전극(119)과 연결되는 판 형태의 화소전극(125)이 형성되며, 화소전극(125)의 상부에는 보호막(116b, 도 4 참조)을 사이에 두고 공통전극(121)이 구성된다. A plate-shaped pixel electrode 125 connected to the drain electrode 119 of the thin film transistor Tr is formed in each pixel region P and a protective film 116b is formed on the pixel electrode 125 The common electrode 121 is formed.

공통전극(121)은 데이터배선(105)과 나란하게 형성되는 최외각 공통전극(121a)과, 게이트배선(103)과 나란하게 형성되는 보조공통전극(121b) 그리고 보조공통전극(121b)으로부터 분기하여 최외각 공통전극(121a)과 나란하게 일정간격 이격하여 형성되는 다수의 중앙부 공통전극(121c)으로 이루어진다. The common electrode 121 is connected to the outermost common electrode 121a formed in parallel with the data line 105 and the auxiliary common electrode 121b formed in parallel with the gate wiring 103 and the auxiliary common electrode 121b branched from the auxiliary common electrode 121b. And a plurality of central common electrodes 121c spaced apart from the outermost common electrode 121a by a predetermined distance.

따라서, 화소전극(125)과 공통전극(121)에 전압이 인가됨으로써 프린지 필드(Fringe field)를 형성하게 된다.Accordingly, when a voltage is applied to the pixel electrode 125 and the common electrode 121, a fringe field is formed.

이때, 도면에 있어서는 화소전극(125)이 판 형상을 갖도록 형성된 것을 보이고 있지만, 또 다른 변형예로서 공통전극(121)이 판 형상을 갖도록 형성하고, 화소전극(125)이 박막트랜지스터(Tr)의 드레인전극(119)과 연결되는 보조화소패턴(미도시)을 포함하고, 보조화소패턴(미도시)으로부터 다수의 중앙부 화소전극(미도시)이 분기되어 형성될 수도 있다. Although the pixel electrode 125 is formed to have a plate shape in the drawing, the common electrode 121 may be formed to have a plate shape as another modified example, and the pixel electrode 125 may be formed in the shape of a thin film transistor Tr (Not shown) connected to the drain electrode 119, and a plurality of central pixel electrodes (not shown) may be branched from an auxiliary pixel pattern (not shown).

한편, 본 발명의 가장 특징적인 부분으로서, 다수의 화소영역(P) 각각에는 데이터배선(105)과 완전히 중첩하며 데이터배선(105) 보다는 넓은 폭(d2)을 갖는 쉴드금속패턴(200)이 형성되어 있다. As a most characteristic part of the present invention, a shield metal pattern 200 having a width d2 that is completely overlapped with the data line 105 and wider than the data line 105 is formed in each of the plurality of pixel regions P .

쉴드금속패턴(200)으로는 소정의 전압이 인가됨으로써, 화소전극(125)과 데이터배선(105)에 의해 발생하는 기생용량(Cdp, 도 4 참조)을 최소화시키는 역할을 하게 된다. A predetermined voltage is applied to the shield metal pattern 200 to minimize the parasitic capacitance Cdp generated by the pixel electrode 125 and the data line 105 (see FIG. 4).

이러한 본 발명의 특징적인 구성은 단면 구조를 통해 더욱 잘 표현될 수 있으므로, 이하 본 발명의 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이기판의 단면 구성을 참조하여 좀더 자세히 살펴보도록 하겠다. Hereinafter, the characteristic configuration of the present invention will be described in more detail with reference to a cross-sectional view, and therefore, the present invention will be described in more detail with reference to the cross-sectional configuration of an array substrate for a fringe field switching mode liquid crystal display according to an embodiment of the present invention.

도 4는 도 3의 절단선 Ⅳ-Ⅳ선을 따라 자른 단면도이다. 4 is a cross-sectional view taken along the line IV-IV in FIG.

이때, 설명의 편의를 위하여 각 화소영역(P) 내의 박막트랜지스터(Tr)가 형성될 부분을 스위칭영역(TrA)이라 정의하도록 하겠다. Here, for convenience of description, a portion where the thin film transistor Tr in each pixel region P is to be formed will be defined as a switching region TrA.

도시한 바와 같이, 프린지 필드 스위칭 모드 액정표시장치용 어레이기판(101)은 제 1 방향으로 연장되는 다수의 게이트배선(도 3의 103)이 형성되어 있으며, 다수의 게이트배선(도 3의 103)과 교차하도록 제 2 방향으로 연장되어 다수의 화소영역(P)을 정의하는 다수의 데이터배선(105)이 형성되어 있다. As shown in the figure, the array substrate 101 for the fringe field switching mode liquid crystal display has a plurality of gate wirings (103 in Fig. 3) extending in the first direction, and a plurality of gate wirings (103 in Fig. 3) And a plurality of data lines 105 extending in a second direction to define a plurality of pixel regions P are formed.

또한, 각 화소영역(P)의 스위칭영역(TrA)에 대응해서는 폴리실리콘으로 이루어진 반도체층(115)과, 이러한 반도체층(115) 상부로는 게이트절연막(113)이 형성되어 있다. A semiconductor layer 115 made of polysilicon and a gate insulating film 113 are formed on the semiconductor layer 115 corresponding to the switching region TrA of each pixel region P. [

게이트절연막(113) 상부로는 반도체층(115)의 액티브영역(115a)에 대응하여 게이트전극(111)과 일방향으로 연장하는 게이트배선(도 3의 103)이 형성되어 있다. A gate wiring (103 in FIG. 3) extending in one direction with respect to the gate electrode 111 is formed on the gate insulating film 113 in correspondence with the active region 115a of the semiconductor layer 115.

또한, 게이트전극(111)과 게이트배선(도 3의 103) 상부 전면에 층간절연막(112)이 형성되어 있으며, 이때 층간절연막(112)과 그 하부의 게이트절연막(113)은 액티브영역(115a) 양측면에 위치한 소스 및 드레인영역(115b, 115c)을 각각 노출시키는 제 1, 2 반도체층 콘택홀(111a, 111b)을 구비한다.　 An interlayer insulating film 112 is formed on the entire upper surface of the gate electrode 111 and the gate wiring 103. The interlayer insulating film 112 and the gate insulating film 113 under the interlayer insulating film 112 are in contact with the active region 115a, And first and second semiconductor layer contact holes 111a and 111b exposing the source and drain regions 115b and 115c on both sides, respectively.

다음으로, 제 1, 2 반도체층 콘택홀(111a, 111b)을 포함하는 층간절연막(112) 상부로는 서로 이격하며 제 1, 2 반도체층 콘택홀(111a, 111b)을 통해 노출된 소스 및 드레인영역(115b, 115c)과 각각 접촉하는 소스 및 드레인전극(117, 119)이 형성되어 있다. Next, upper portions of the interlayer insulating film 112 including the first and second semiconductor layer contact holes 111a and 111b are spaced apart from each other and connected to the source and drain exposed through the first and second semiconductor layer contact holes 111a and 111b. And source and drain electrodes 117 and 119 are formed in contact with the regions 115b and 115c, respectively.

이때, 소스전극(117)은 데이터배선(105) 자체를 소스전극(117)으로 이용하여 형성된다. At this time, the source electrode 117 is formed using the data line 105 itself as the source electrode 117.

그리고, 소스 및 드레인전극(117, 119)과 이들 전극(117, 119)과 접촉하는 소스 및 드레인영역(115b, 115c)을 포함하는 반도체층(115)과 반도체층(115) 상부에 형성된 게이트전극(111)은 LTPS형 구동 박막트랜지스터(DTr)를 이루게 된다. The semiconductor layer 115 including the source and drain electrodes 117 and 119 and the source and drain regions 115b and 115c in contact with the electrodes 117 and 119 and the gate electrode The TFT 111 forms an LTPS-type driving thin film transistor DTr.

그리고, 소스 및 드레인전극(117, 119)을 포함하는 기판(101)의 전면에는 드레인전극(119)을 노출하는 제 1 보호층(116a)이 형성되고, 제 1 보호층(116a) 상부로는 드레인전극(119)과 드레인콘택홀(118)을 통해 접촉하는 판 형상의 화소전극(125)이 형성되어 있다. A first passivation layer 116a is formed on the front surface of the substrate 101 including the source and drain electrodes 117 and 119 to expose the drain electrode 119. An upper portion of the first passivation layer 116a And a plate-shaped pixel electrode 125 which is in contact with the drain electrode 119 through the drain contact hole 118 is formed.

또한, 제 1 보호층(116a) 상부로 데이터배선(105)과는 완전히 중첩하며, 데이터배선(105)의 폭(d1)보다 넓은 폭(d2)을 갖는 쉴드금속패턴(200)이 형성되는 것을 특징으로 한다.It is also possible to form a shield metal pattern 200 which overlaps the data line 105 completely over the first protective layer 116a and has a width d2 wider than the width d1 of the data line 105 .

이때, 본 발명의 프린지 필드 스위칭 모드 액정표시장치용 어레이기판(101)은 데이터배선(105) 자체가 소스전극(117)을 이룸으로써, 소스전극(117) 상부에도 쉴드금속패턴(200)이 형성된다. In the array substrate 101 for a fringe field switching mode liquid crystal display of the present invention, the data line 105 itself forms the source electrode 117, so that the shield metal pattern 200 is formed also on the source electrode 117 do.

이러한 쉴드금속패턴(200)은 투명 도전성 물질로 이루어지는데, 이러한 쉴드금속패턴(200)은 화소전극(125)과 동일한 층에서 동일한 물질로 이루어지는 것이 바람직하다. The shield metal pattern 200 is made of a transparent conductive material. It is preferable that the shield metal pattern 200 is formed of the same material as the pixel electrode 125 in the same layer.

쉴드금속패턴(200)으로는 소정의 전압이 인가되는 것이 특징이며, 나아가 공통전극(121)에 인가되는 공통전압과 동일한 전압이 인가되는 것이 바람직하다. It is preferable that a predetermined voltage is applied to the shield metal pattern 200 and a voltage equal to the common voltage applied to the common electrode 121 is applied.

이때, 쉴드금속패턴(200)은 데이터배선(105) 보다 그 폭(d2)이 넓게 형성되므로, 화소영역(P)의 일부를 가리게 되지만 투명하므로 개구율에는 아무런 영향을 미치지 않는다. At this time, since the shield metal pattern 200 is formed to have a width d2 larger than the data line 105, the shield metal pattern 200 covers a part of the pixel region P but is transparent, so that it does not affect the aperture ratio.

그리고, 쉴드금속패턴(200) 상부로 제 2 보호층(116b)이 기판(101)의 전면에 형성되며, 제 2 보호층(116b) 상부로는 각 화소영역(P)에 대응하여 공통전극(121)이 위치한다. A second protective layer 116b is formed on the entire surface of the substrate 101 over the shield metal pattern 200 and a common electrode 121).

공통전극(121)은 데이터배선(105)과 나란하게 형성되는 최외각 공통전극(121a)과, 게이트배선(도 3의 103)과 나란하게 형성되는 보조공통전극(121b) 그리고 보조공통전극(121b)으로부터 분기하여 최외각 공통전극(121a)과 나란하게 일정간격 이격하여 형성되는 다수의 중앙부 공통전극(121c)으로 이루어진다.The common electrode 121 includes an outermost common electrode 121a formed in parallel with the data line 105, an auxiliary common electrode 121b formed in parallel with the gate wiring (103 in FIG. 3), and an auxiliary common electrode 121b And a plurality of center portion common electrodes 121c which are branched from the outermost common electrode 121a and are spaced apart from each other by a predetermined distance.

이러한 공통전극(121)은 화소전극(125)과 함께 프린지 필드(Fringe field)를 형성하게 된다.The common electrode 121 and the pixel electrode 125 form a fringe field.

전술한 본 발명의 프린지 필드 스위칭 모드 액정표시장치용 어레이기판(101)은 데이터배선(105) 상부에 쉴드금속패턴(200)을 더욱 형성함으로써, 데이터배선(105)과 화소전극(125) 사이에 발생하는 기생용량(Cdp)을 최소화할 수 있다. The array substrate 101 for the fringe field switching mode liquid crystal display of the present invention described above further includes a shield metal pattern 200 formed on the data wiring 105 to form a shield metal pattern 200 between the data wiring 105 and the pixel electrode 125 The generated parasitic capacitance (Cdp) can be minimized.

즉, 일반적인 프린지 필드 스위칭 모드 액정표시장치용 어레이기판(101)은 데이터배선(105)과 화소전극(125)이 제 2 보호층(116b)을 사이에 두고 서로 다른 층에 형성됨에 따라, 데이터배선(105)과 화소전극(125) 사이에 위치하는 제 2 보호층(116b)을 유전체층으로 하여 기생용량(capacitance, Cdp)을 이루게 된다. That is, in the general fringe field switching mode liquid crystal display array substrate 101, since the data line 105 and the pixel electrode 125 are formed in different layers with the second protective layer 116b interposed therebetween, A parasitic capacitance Cdp is formed by using the second protective layer 116b located between the pixel electrode 105 and the pixel electrode 125 as a dielectric layer.

이러한 기생용량(Cdp)은 저항체로 작용하여, 화소전극(125)에 충전된 픽셀전압의 레벨 시프트 전압(ㅿVp)에 영향을 주게 됨으로써, 화소전극(125)과 데이터배선(105)의 신호지연을 발생시키고, 이로 인하여 수직 크로스토크와 같은 불량을 야기하게 된다. 또한, 소비전류를 증가시키게 된다. 이에 신뢰성에 영향을 주는 문제를 발생시키고 있다. This parasitic capacitance Cdp acts as a resistor and affects the level shift voltage Vp of the pixel voltage charged in the pixel electrode 125 so that the signal delay of the pixel electrode 125 and the data line 105 Which causes defects such as vertical crosstalk. In addition, the current consumption is increased. Thus causing problems affecting reliability.

이에 대해 좀더 자세히 살펴보면, 기생 캐패시턴스는 식1과 같이 정의할 수 있는데, In more detail, the parasitic capacitance can be defined as Equation 1,

(식 1)(Equation 1)

Figure 112011095166935-pat00001
Figure 112011095166935-pat00001

여기서, ㅿVp:레벨 시프트 전압, CLC:액정층에 의한 캐패시턴스, Cst:스토리지 커패시턴스, Cdp:화소전극 및 데이터배선 사이의 기생용량, Vgh:게이트 하이전압, Vgl:게이트 로우 전압을 나타낸다. Cst denotes a storage capacitance, Cdp denotes a parasitic capacitance between a pixel electrode and a data line, Vgh denotes a gate high voltage, and Vgl denotes a gate low voltage. In this case, Vp denotes a level shift voltage, C LC denotes a capacitance due to the liquid crystal layer, Cst denotes a storage capacitance.

따라서, 데이터배선(105)과 화소전극(125) 사이에 발생하는 기생용량(Cdp)에 의해 화소전극(125)에 충전된 픽셀 전압의 레벨 시프트 전압(ㅿVp)에 영향을 주게 되고, 이에, 기생용량(Cdp)이 증가하게 되면 화소전극(125)에 충전된 픽셀 전압과 데이터배선(105)에 공급되는 데이터 신호 사이의 간섭(coupling)이 발생하게 되고, 이로 인하여 수직 크로스토크(crosstalk)와 같은 불량이 발생하게 되는 것이다. The level shift voltage Vp of the pixel voltage charged in the pixel electrode 125 is influenced by the parasitic capacitance Cdp generated between the data line 105 and the pixel electrode 125, When the parasitic capacitance Cdp is increased, coupling between the pixel voltage charged in the pixel electrode 125 and the data signal supplied to the data line 105 is generated. As a result, vertical crosstalk and The same defect will occur.

이에, 본 발명의 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이기판(101)은 데이터배선(105) 상부로 쉴드금속패턴(200)을 위치시킴으로써, 쉴드금속패턴(200)을 통해 데이터배선(105)과 화소전극(125) 사이에 발생하는 전계를 차단하게 된다.The array substrate 101 for a fringe field switching mode liquid crystal display according to an embodiment of the present invention includes a shield metal pattern 200 disposed on a data line 105, The electric field generated between the pixel electrode 105 and the pixel electrode 125 is cut off.

즉, 화소전극(125)은 데이터배선(105)에 비해 더욱 근접하게 위치하는 쉴드금속패턴(200)과 소정의 커패시턴스(C)를 이루게 됨으로써, 데이터배선(105)과 화소전극(125) 사이에서 발생하는 기생용량(Cdp)을 최소화하게 된다. That is, the pixel electrode 125 forms a predetermined capacitance C with the shield metal pattern 200 positioned closer to the data line 105, so that the pixel electrode 125 is formed between the data line 105 and the pixel electrode 125 Thereby minimizing the generated parasitic capacitance Cdp.

또한, 데이터배선(105)을 기준으로 데이터배선(105)의 좌우에 형성된 각 화소영역(P)내 최외각 공통전극(121a)과 더불어 이와 가장 인접한 화소전극(125) 간에 형성되는 수평전계에의 간섭을 최소화시키게 된다. In addition to the outermost common electrode 121a in each pixel region P formed on the left and right sides of the data line 105 on the basis of the data line 105, Thereby minimizing interference.

이를 통해, 수직 크로스토크(crosstalk)와 같은 불량을 야기되는 것을 방지할 수 있으며, 소비전류가 증가하게 되는 것을 방지할 수 있다. As a result, defects such as vertical crosstalk can be prevented from being caused, and the consumption current can be prevented from being increased.

또한, 화소전극(125)과 데이터배선(105) 간의 기생용량(Cdp)을 줄이기 위하여, 화소전극(125)과 데이터배선(105) 간의 이격간격을 넓게 형성하지 않아도 됨으로써, 프린지 필드 스위칭 모드 액정표시장치의 개구율을 저하되는 문제가 발생하는 것을 방지할 수도 있다. In order to reduce the parasitic capacitance Cdp between the pixel electrode 125 and the data line 105, the spacing between the pixel electrode 125 and the data line 105 need not be widened. Thus, the fringe field switching mode liquid crystal display It is possible to prevent the problem that the aperture ratio of the apparatus is lowered.

아래 표(1)은 일반적인 데이터배선과 화소전극 간의 기생용량과 본 발명의 실시예에 따른 데이터배선과 화소전극 간의 기생용량을 비교 측정한 시뮬레이션 결과이다. Table 1 below shows the results of simulation in which parasitic capacitance between a common data line and a pixel electrode is compared with parasitic capacitance between a data line and a pixel electrode according to an embodiment of the present invention.

Sample 1Sample 1 Sample 2Sample 2 데이터배선과 화소전극 간의 기생용량(Cdp)The parasitic capacitance (Cdp) between the data line and the pixel electrode 1.821.82 1.801.80

여기서, Sample 1은 기존의 일반적인 프린지 필드 스위칭 모드 액정표시장치용 어레이기판에서 데이터배선과 화소전극 간의 기생용량 값을 측정한 시뮬레이션 결과이며, Sample 2는 본 발명의 제 2 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이기판에서 데이터배선과 화소전극 간의 기생용량 값을 측정한 시뮬레이션 결과이다. Here, Sample 1 is a simulation result in which the parasitic capacitance value between the data line and the pixel electrode is measured in an array substrate for a general fringe field switching mode liquid crystal display device, and Sample 2 shows the result of simulation in which fringe field switching according to the second embodiment of the present invention Mode parasitic capacitance between the data line and the pixel electrode in the array substrate for the liquid crystal display device.

표(1)을 참조하면, 본 발명의 제 2 실시예에 따라 데이터배선의 상부에 공통전극과 동일한 전압이 인가되는 쉴드금속패턴을 형성함으로써, 쉴드금속패턴이 형성되지 않은 기존에 비해 데이터배선과 화소전극 간의 기생용량이 줄어드는 것을 확인할 수 있다. Referring to Table 1, according to the second embodiment of the present invention, by forming a shield metal pattern which is applied with the same voltage as the common electrode on the data wiring, compared with the prior art in which the shield metal pattern is not formed, The parasitic capacitance between the pixel electrodes is reduced.

이는 쉴드금속패턴이 화소전극과 소정의 커패시턴스를 이루게 됨으로써, 데이터배선과 화소전극 사이에서 발생하는 기생용량을 줄이게 되며, 또한, 쉴드금속패턴으로 공통전극과 동일한 전압이 인가됨으로써, 데이터배선과 화소전극 사이에 발생하는 기생용량이 직렬 연결된 두개로 나뉘게 되어, 이를 통해서도 기생용량을 줄이게 됨을 알 수 있다. This reduces the parasitic capacitance generated between the data line and the pixel electrode by applying the shield metal pattern to a predetermined capacitance with the pixel electrode. By applying the same voltage as the common electrode to the shield metal pattern, The parasitic capacitance generated between the source and the drain is divided into two series-connected parasitic capacitances.

아래 표(2)는 데이터배선과 화소전극 간의 기생용량에 따라 수직 크로스토크의 발생 여부를 시뮬레이션한 결과이다. Table 2 below shows the result of simulating the occurrence of vertical crosstalk according to the parasitic capacitance between the data line and the pixel electrode.

Figure 112011095166935-pat00002
Figure 112011095166935-pat00002

여기서, Sample 1은 기존의 일반적인 프린지 필드 스위칭 모드 액정표시장치용 어레이기판에서 데이터배선과 화소전극 간의 기생용량 값을 측정한 시뮬레이션 결과이며, Sample 2는 본 발명의 제 2 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이기판에서 데이터배선과 화소전극 간의 기생용량 값을 측정한 시뮬레이션 결과이다. Here, Sample 1 is a simulation result in which the parasitic capacitance value between the data line and the pixel electrode is measured in an array substrate for a general fringe field switching mode liquid crystal display device, and Sample 2 shows the result of simulation in which fringe field switching according to the second embodiment of the present invention Mode parasitic capacitance between the data line and the pixel electrode in the array substrate for the liquid crystal display device.

여기서, 측정값은 패턴과 패턴 사이의 영역(그레이)의 휘도가 100%일 경우, 수직 크로스토크에 의한 휘도 변동 여부를 측정한 값이다. Here, the measured value is a value obtained by measuring whether the luminance varies due to the vertical crosstalk when the luminance of the area (gray) between the pattern and the pattern is 100%.

즉, Sample 1의 검은색 패턴 사이의 영역의 휘도가 100.22%로 측정되었으며, 파랑색 패턴 사이의 영역의 휘도는 101.23%로 측정되었다. That is, the luminance of the area between the black patterns of Sample 1 was measured as 100.22%, and the luminance of the area between the blue colors was measured as 101.23%.

표(2)를 참조하면, Sample 1은 패턴 사이의 휘도 측정값이 최대 2%까지 변동됨을 확인할 수 있다. Referring to Table (2), it can be seen that the luminance measurement value between the patterns of Sample 1 fluctuates up to 2%.

이에 반해, Sample 2의 패턴 사이의 휘도 측정값이 1% 이내에서 변동됨을 확인할 수 있다. On the other hand, it can be seen that the measured luminance value between the patterns of Sample 2 fluctuates within 1%.

이는 본 발명의 본 발명의 제 2 실시예에 따라 데이터배선의 상부에 공통전극과 동일한 전압이 인가되는 쉴드금속패턴을 형성함으로써, 쉴드금속패턴이 형성되지 않은 기존에 비해 데이터배선과 화소전극 간의 기생용량이 줄어듦으로써, 이를 통해 수직 크로스토크의 발생을 최소화할 수 있음을 알 수 있다. This is because, according to the second embodiment of the present invention, a shield metal pattern to which a voltage equal to that of the common electrode is applied is formed on the data wiring, compared with the prior art in which the shield metal pattern is not formed, As a result, the generation of vertical crosstalk can be minimized.

전술한 바와 같이, 본 발명의 프린지 필드 스위칭 모드 액정표시장치용 어레이기판은 데이터배선 상부에 쉴드금속패턴을 형성함으로써, 데이터배선과 화소전극 간의 기생용량을 최소화할 수 있다. As described above, the array substrate for the fringe field switching mode liquid crystal display of the present invention can minimize the parasitic capacitance between the data line and the pixel electrode by forming a shield metal pattern on the data line.

이를 통해, 수직 크로스토크(crosstalk)와 같은 불량을 야기되는 것을 방지할 수 있으며, 소비전류가 증가하게 되는 것을 방지할 수 있다. As a result, defects such as vertical crosstalk can be prevented from being caused, and the consumption current can be prevented from being increased.

또한, 화소전극과 데이터배선 간의 기생용량을 줄이기 위하여, 화소전극과 데이터배선 간의 이격간격을 넓게 형성하지 않아도 됨으로써, 프린지 필드 스위칭 모드 액정표시장치의 개구율을 저하되는 문제가 발생하는 것을 방지할 수도 있다. In addition, in order to reduce the parasitic capacitance between the pixel electrode and the data line, it is not necessary to form a wide gap between the pixel electrode and the data line, thereby preventing the problem of lowering the aperture ratio of the fringe field switching mode liquid crystal display device .

본 발명은 상기 실시예로 한정되지 않고, 본 발명의 취지를 벗어나지 않는 한도 내에서 다양하게 변경하여 실시할 수 있다.
The present invention is not limited to the above-described embodiments, and various modifications may be made without departing from the spirit of the present invention.

101 : 어레이기판, 105 : 데이터배선
111 : 게이트전극, 111a, 111b : 제 1, 2 반도체층 콘택홀
113 : 게이트절연막, 115 : 반도체층(115a : 액티브영역, 115b, 115c : 소스 및 드레인영역)
116a, 116b : 제 1 및 제 2 보호층
117 : 소스전극, 118 : 드레인콘택홀, 119 : 드레인전극
121a : 최외각 공통전극, 121b : 보조공통전극, 121c : 중앙부 공통전극
125 : 화소전극
200 : 쉴드금속패턴
P : 화소영역, Tr : 박막트랜지스터, TrA : 스위칭영역 101: array substrate, 105: data wiring
111: gate electrode, 111a, 111b: first and second semiconductor layer contact holes
113: gate insulating film, 115: semiconductor layer (115a: active region, 115b, 115c: source and drain regions)
116a, 116b: first and second protective layers
117: source electrode, 118: drain contact hole, 119: drain electrode
121a: outermost common electrode, 121b: auxiliary common electrode, 121c: central common electrode
125: pixel electrode
200: Shield metal pattern
P: pixel region, Tr: thin film transistor, TrA: switching region

Claims (9)

기판 상에 게이트절연막을 사이에 두고 서로 교차하여 다수의 화소영역을 형성하는 게이트배선 및 데이터배선과;
상기 게이트배선과 상기 데이터배선과 연결된 박막트랜지스터와;
상기 데이터배선과 상기 박막트랜지스터를 덮는 제 1 보호층과;
상기 제 1 보호층 상부의 상기 화소영역 상에 위치하며, 상기 박막트랜지스터와 연결되는 화소전극과;
상기 제 1 보호층 상부로 상기 데이터배선에 대응하여 위치하여, 상기 데이터배선과 중첩되는 쉴드금속패턴과;
상기 화소전극과 상기 쉴드금속패턴을 덮는 제 2 보호층과;
상기 제 2 보호층 상부에 위치하는 공통전극
을 포함하며, 상기 쉴드금속패턴은 상기 화소전극과 동일층 동일물질로 이루어지며,
상기 쉴드금속패턴은 상기 화소전극과 중첩되지 않고, 상기 공통전극과는 가장자리 일부가 중첩되는 프린지 필드 스위칭 모드 액정표시장치용 어레이기판.

A gate wiring and a data wiring formed on the substrate so as to intersect each other with a gate insulating film therebetween to form a plurality of pixel regions;
A thin film transistor connected to the gate wiring and the data wiring;
A first protective layer covering the data line and the thin film transistor;
A pixel electrode located on the pixel region above the first passivation layer and connected to the thin film transistor;
A shield metal pattern located above the first passivation layer and corresponding to the data line, the shield metal pattern overlapping the data line;
A second protective layer covering the pixel electrode and the shield metal pattern;
And a second electrode layer
Wherein the shield metal pattern is made of the same material as the pixel electrode,
Wherein the shield metal pattern is not overlapped with the pixel electrode and a part of the edge overlaps the common electrode.

제 1 항에 있어서,
상기 쉴드금속패턴은 상기 데이터배선과 완전히 중첩되며, 상기 데이터배선의 폭보다 큰 폭을 갖는 프린지 필드 스위칭 모드 액정표시장치용 어레이기판.
The method according to claim 1,
Wherein the shield metal pattern completely overlaps the data line and has a width greater than the width of the data line.
제 1 항에 있어서,
상기 쉴드금속패턴은 상기 공통전극과 동일한 전압이 인가되는 프린지 필드 스위칭 모드 액정표시장치용 어레이기판.
The method according to claim 1,
Wherein the shield metal pattern is applied with the same voltage as the common electrode.
제 1 항에 있어서,
상기 쉴드금속패턴은 투명한 도전성 물질로 이루어지는 프린지 필드 스위칭 모드 액정표시장치용 어레이기판.
The method according to claim 1,
Wherein the shield metal pattern is made of a transparent conductive material.
제 1 항에 있어서,
상기 공통전극은 상기 데이터배선과 나란하게 상기 각 화소영역의 최외각에 형성된 최외각 공통전극과, 상기 게이트배선과 나란하게 형성되는 보조공통전극 그리고 상기 보조공통전극으로부터 분기하여 상기 최외각 공통전극과 나란하게 일정간격 이격하여 형성되는 다수의 중앙부 공통전극으로 이루어지며, 상기 화소전극은 상기 화소영역 내에서 판 형상을 갖는 프린지 필드 스위칭 모드 액정표시장치용 어레이기판.
The method according to claim 1,
Wherein the common electrode includes an outermost common electrode formed at an outermost periphery of each pixel region in parallel with the data line, an auxiliary common electrode formed in parallel with the gate wiring, and an auxiliary common electrode branched from the auxiliary common electrode, And a plurality of central common electrodes formed to be spaced apart from each other at regular intervals, and the pixel electrodes have a plate shape in the pixel region.
제 1 항에 있어서,
상기 화소전극은 상기 박막트랜지스터와 연결되는 보조화소패턴과, 상기 보조화소패턴으로부터 분기하는 다수의 중앙부 화소전극으로 이루어지며, 상기 공통전극은 판 형상을 갖는 프린지 필드 스위칭 모드 액정표시장치용 어레이기판.
The method according to claim 1,
Wherein the pixel electrode comprises an auxiliary pixel pattern connected to the thin film transistor and a plurality of central pixel electrodes branched from the auxiliary pixel pattern, the common electrode having a plate shape.
제 1 항에 있어서,
상기 박막트랜지스터는 폴리실리콘 반도체층을 포함하는 프린지 필드 스위칭 모드 액정표시장치용 어레이기판.
The method according to claim 1,
Wherein the thin film transistor comprises a polysilicon semiconductor layer.
제 7 항에 있어서,
상기 폴리실리콘 반도체층은 다결정실리콘으로 이루어지는 LTPS(low temperature poly-silicon, 저온폴리실리콘)형인 프린지 필드 스위칭 모드 액정표시장치용 어레이기판.
8. The method of claim 7,
Wherein the polysilicon semiconductor layer is a low temperature poly-silicon (LTPS) type polysilicon formed of polycrystalline silicon.
제 1 항에 있어서,
상기 박막트랜지스터는 비정질실리콘 반도체층을 포함하는 프린지 필드 스위칭 모드 액정표시장치용 어레이기판. The method according to claim 1,
Wherein the thin film transistor comprises an amorphous silicon semiconductor layer.
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* Cited by examiner, † Cited by third party
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KR20090091250A (en) * 2008-02-23 2009-08-27 엘지디스플레이 주식회사 Array substrate for liquid crystal display device
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