KR101881330B1 - 공통 데이터 버스의 데이터 스큐를 보상하는 데이터 버퍼 및 그 데이터 버퍼링 방법 - Google Patents

공통 데이터 버스의 데이터 스큐를 보상하는 데이터 버퍼 및 그 데이터 버퍼링 방법 Download PDF

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Abstract

공통 데이터 버스의 데이터 스큐를 보상하는 데이터 버퍼 및 그 데이터 버퍼링 방법이 개시된다. 본 발명의 데이터 버퍼는 공통 데이터 버스를 통해 복수 개의 데이터 출력단과 연결되어 상기 복수 개의 데이터 출력단 중 하나의 출력 데이터를 버퍼링할 수 있으며, 예를 들어 정적 램과 같은 메모리 소자의 데이터 라인에 사용될 수 있다. 본 발명의 데이터 버퍼는 공통 데이터 버스를 사용함에 따라 발생할 수 있는 데이터 스큐(Skew)에 불구하고 공통 데이터 버스에 로딩된 데이터를 필요한 만큼 지연시켜 버퍼링할 수 있다.

Description

공통 데이터 버스의 데이터 스큐를 보상하는 데이터 버퍼 및 그 데이터 버퍼링 방법{Data Buffer Capable of Compensating Data Skew on Common Data Bus and Buffering Method thereof}
본 발명은 공통 데이터 버스를 통해 복수 개의 데이터 출력단과 연결되어 상기 복수 개의 데이터 출력단 중 하나의 출력 데이터를 버퍼링하는 데이터 버퍼에 관한 것으로서, 공통 데이터 버스에서의 데이터 스큐(Skew)를 보상하여 데이터 버터링 오류를 방지하는 데이터 버퍼 및 그 데이터 버퍼링 방법에 관한 것이다.
데이터 버스 회로를 포함하는 집적회로들이 점점 더 많은 입력(In) 및 출력(Out) 단부를 가지게 되면서 그만큼 더 많은 입력 및 출력 데이터 버스를 가지게되고 칩의 사이즈가 커지는 부담이 있다. 이러한 문제를 해결하기 위한 방법 가운데 하나로 '공통 데이터 버스'가 있다. 예컨대, 도 1은 공통 데이터 버스를 구비한 종래의 메모리 회로의 일 예이다. 도 1을 참조하면, 복수(n, n>1인 자연수) 개의 출력부(31, 33, 35)와 하나의 출력 데이터 버퍼(51, 53)가 하나의 공통 데이터 버스(11, 13)에 의해 연결된다. 각 출력부(31, 33, 35)는 M개의 출력단이 있으므로, 도 1의 회로는 전체 M 개의 공통 데이터 버스(11, 13)와 M 개의 출력 데이터 버퍼(51, 53)를 구비하고 있다.
공통 데이터 버스구조를 채택하더라도, 하나의 데이터 버스(11)에 연결된 출력부의 개수(n)가 수십 개에 이르면 공통 데이터 버스(11)의 길이도 수 천㎛ 이상으로 길어질 수 있다. 따라서, 공통 데이터 버스구조를 채택하는 경우라도 길어진 데이터 버스와 그 데이터 버스에 연결된 출력부의 개수에 의해 메탈 로딩(Metal Loading)과 게이트 로딩(Gate Loading)이 상당히 큰 상태로 설계될 수밖에 없다. 이를 해결하기 위한 방법도 다양하지만, 그 방법 가운데 하나는 예를 들어 각각의 출력부(31, 33, 35)와 공통 데이터 버스(11) 사이에 출력부 드라이버를 배치하는 것이다. 도 1의 출력부 드라이버는 낸드 게이트(NAND Gate)와 인버터(Inverter)의 직렬 연결로 구성되었다
그 밖에도, 공통 데이터 버스 구조는 버스를 공유함에 따른 다양한 문제를 야기한다. 그 중요한 문제들 가운데 하나가 데이터 스큐(Skew)이다. 데이터 스큐는 설계상의 기준 시점(예를 들어 제어신호의 활성화)을 기준으로 각 출력부(31, 33, 35)에서 출력되는 데이터 간에 시차가 발생하는 것을 말한다. 도 2는 도 1에서 발생할 수 있는 스큐에 따른 타이밍 다이어그램을 도시하고 있다. 제어신호(OEn)의 활성화를 기준으로, 데이터 버퍼(51)에서 제일 멀리 배치된 제1 출력부(31)에서 출력된 데이터가 공통 데이터 버스(11)를 통해 데이터 버퍼(51)에 도달하는 타이밍과, 데이터 버퍼(51)에 상대적으로 가까운 제n 출력부(55)에서 출력된 데이터가 공통 데이터 버스(11)를 통해 데이터 버퍼(51)에 도달하는 타이밍이 달라질 수 있는 것이다. 제어신호(OEn)가 활성화를 기준으로 데이터(DQb)가 데이터 버퍼(51)에 도착하는 시점이 도 2의 (a)와 (b)가 다르다.
도 2의 (a)는 정상적으로 동작하는 경우로서, 공통 데이터 버스(11)에 데이터가 로딩된 중에 제어신호(OEn)가 논리 로우(Low)로 활성화된다. 데이터 버퍼(51)는 ta 시점에서 제어신호(OEn)가 활성화되는 것에 연동하여 공통 데이터 버스(11)에 로딩된 데이터를 버퍼링하여 최종 출력한다.
도 2의 (b)의 데이터는 제어신호(OEn)가 논리 로우(Low)로 활성화되는 시점(tc)에 비해 너무 일찍 도착되어 이미 tb 시점에 소멸하였다. 데이터 버퍼(51)는 tc 시점에 제어신호(OEn)가 활성화되었지만, 공통 데이터 버스(11)에 로딩된 데이터가 없으므로 출력(Q)이 바뀌지 않는다. 도 2의 (b)에서 데이터 버퍼(51)는 공통 데이터 버스(11)에 로딩된 데이터를 출력하는 데 실패한 것이다.
이처럼, 복수 개의 출력부가 하나의 공통 데이터 버스에 신호를 로딩하는 경우에 데이터 스큐가 발생하면 신호 전달이 누락되는 문제가 발생할 수 있다.
[관련 기술 문헌]
1. 대한민국 공개특허 제2310-0127276호 (발명의 명칭: 고성능 메모리 컴파일러들에서의 향상된 비트라인 트래킹)
본 발명의 목적은, 공통 데이터 버스를 통해 복수 개의 데이터 출력단과 연결되어 상기 복수 개의 데이터 출력단 중 하나의 출력 데이터를 버퍼링하는 데이터 버퍼로서, 공통 데이터 버스에서의 데이터 스큐(Skew)를 보상하여 데이터 버터링 오류를 방지하는 데이터 버퍼 및 그 데이터 버퍼링 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 데이터 버퍼는, 제어신호(OEn)가 활성화되는 네거티브 에지(Negative Edge)에 트리거되어, 공통 데이터 버스에 논리 로우로 로딩되는 제1 데이터 신호를 버퍼링한다. 본 발명의 데이터 버퍼(Buffer)는 상기 제1 데이터 신호와 상기 제어신호를 입력받아 제2 데이터 신호를 출력하는 지연데이터래치부와, 상기 제어신호의 네거티브 에지에 트리거되어 상기 지연데이터래치부에서 출력되는 제2 데이터 신호를 버퍼링하는 버퍼부를 포함함으로써 상기 공통 데이터 버스에 로딩되는 제1 데이터 신호를 버퍼링할 수 있다. 여기서, 상기 제2 데이터 신호는 상기 제1 데이터 신호가 로딩을 시작하는 네거티브 에지에서 논리 로우로 천이되었다가 상기 제어신호의 활성구간이 종료하는 포지티브(Positive) 에지에서 다시 논리 하이로 복원되는 신호이다.
따라서 데이터 스큐에 의해, 제1 데이터 신호의 활성 구간 중에 제어신호가 활성되지 않더라도, 제2 데이터 신호가 제어신호의 활성구간이 종료할 때까지 활성 구간을 유지하므로, 버퍼부가 제2 데이터 신호를 버퍼링하는데 아무런 문제가 발생하지 않는다. 다시 말해, 데이터 스큐에 의해, 제1 데이터 신호의 활성 구간 중에 제어신호가 활성되지 않더라도, 본 발명의 데이터 버퍼는 제1 데이터 신호를 버퍼링할 수 있다.
실시 예에 따라, 상기 지연데이터래치부는, 상기 제1 데이터 신호와 제2 노드 사이에 마련되고 상기 제1 데이터 신호와 상기 제어신호를 입력받아 래치하여 제2 노드 신호(Vn2)를 출력하는 래치부와; 상기 제2 노드와 상기 제2 데이터 신호 사이에 마련되고 상기 제2 노드 신호(Vn2)의 활성 구간과 상기 제어신호의 활성 구간을 중첩한 활성 구간을 가진 상기 제2 데이터 신호를 출력하는 신호합성부를 포함한다. 여기서, 래치부는 2개의 낸드 게이트(U5, U7)를 이용한 SR 래치가 바람직하다. 또한, 상기 제2 노드 신호(Vn2)는, (1) 상기 제1 데이터 신호와 제어신호가 모두 논리 로우이면 논리 하이 값을 가지고, (2) 상기 제1 데이터 신호가 논리 로우이고 상기 제어신호가 논리 하이이면 논리 하이 값을 가지고, (3) 상기 제1 데이터 신호가 논리 하이이고 상기 제어신호가 논리 로우이면 논리 로우 값을 가지고, (4) 상기 제1 데이터 신호와 제어신호가 모두 논리 하이이면 이전 상태의 상기 제2 노드신호를 그대로 유지한다.
실시 예에 따라, 상기 래치부는, 리셋 신호를 입력받을 수 있다. 래치부는 상기 리셋 신호가 논리 로우가 되는 경우에 상기 제2 노드 신호(Vn2)를 논리 로우로 리셋시킨다.
다른 실시 예에 따라, 상기 신호합성부는, 상기 제2 노드 신호(Vn2)를 반전시키는 제3 인버터(U9)와, 상기 제3 인버터(U9)의 출력과 상기 제어신호(OEn)를 부정-논리곱(Not-AND)하는 제1 낸드 게이트(U11)와, 상기 제1 낸드 게이트(U11)의 출력을 반전시켜 상기 제2 데이터 신호를 출력하는 제4 인버터(U13)를 포함한다.
또 다른 실시 예에 따라, 상기 지연데이터래치부는, 상기 제1 데이터 신호를 버퍼링하여 상기 래치부로 입력시키는 제1 인버터(U1) 및 제2 인버터(U3)를 더 포함할 수 있다.
본 발명은 상기 데이터 버퍼의 버퍼링 방법에도 미친다. 본 발명의 버퍼링 방법은, 상기 제1 데이터 신호와 상기 제어신호를 입력받아 제2 데이터 신호를 출력하는 단계와, 상기 제어신호의 네거티브 에지에 트리거되어 상기 제2 데이터 신호를 버퍼링하는 단계를 포함한다.
본 발명의 데이터 버퍼는 공통 데이터 버스를 통해 복수 개의 데이터 출력단과 연결되어 상기 복수 개의 데이터 출력단 중 하나의 출력 데이터를 버퍼링할 수 있으며, 예를 들어 정적 램(Static RAM)과 디램(DRAM) 같은 메모리 소자의 데이터 라인에 사용될 수 있다.
본 발명의 데이터 버퍼는 공통 데이터 버스를 사용함에 따라 발생할 수 있는 데이터 스큐(Skew)에 불구하고 공통 데이터 버스에 로딩된 데이터를 필요한 만큼 지연시켜 버퍼링할 수 있다.
도 1은 공통 데이터 버스를 구비한 종래의 메모리 회로의 일 예,
도 2는 도 1의 공통 데이터 버스에서 데이터 스큐가 발생한 경우의 타이밍도,
도 3은 본 발명의 데이터 버퍼의 블록도,
도 4는 도 3의 지연데이터래치부의 일 실시 예에 따른 회로도,
도 5는 도 4의 지연데이터래치부의 동작 설명에 제공되는 타이밍도,
도 6은 본 발명의 다른 실시 예에 따른 지연데이터래치부의 회로도, 그리고
도 7은 본 발명의 데이터 버퍼에 포함되는 버퍼부의 일 예에 따른 회로도이다.
도 3을 참조하면, 본 발명의 데이터 버퍼(300)는 지연데이터래치부(310)와 버퍼부(330)를 구비하여, 공통 데이터 버스(10)에서 발생하는 데이터 스큐(Skew)를 보상하면서 공통 데이터 버스(10)에 로딩된 데이터 신호(DQb)를 버퍼링하여 최종 신호(Q)를 출력할 수 있다. 이하에서는 설명의 편리를 위해, 공통 데이터 버스(10)에 로딩된 데이터 신호(DQb)를 제1 데이터 신호(DQb)라 부르고, 아래에서 설명하는 지연데이터래치부(310)의 출력인 제2 데이터 신호(DQDb)와 구분한다.
우선, 버퍼부(330)는 도 1의 버퍼부(51, 53)와 동일한 구성이다. 다만, 도 1의 버퍼부(51, 53)가 공통 데이터 버스(10)에 로딩된 제1 데이터 신호(DQb)를 입력받는 것과 달리, 버퍼부(330)는 지연데이터래치부(310)에서 출력되는 제2 데이터 신호(DQDb)를 입력받는다.
버퍼부(330)는 제어신호(OEn)의 네거티브 에지(Negative Edge)에 트리거(Trigger)되어 지연데이터래치부(310)에서 출력되는 제2 데이터 신호(DQDb)를 버퍼링하여 최종 신호(Q)를 출력할 수 있는 회로이면 어떠한 구성이어도 무방하다. 버퍼부(330)는 제어신호(OEn)의 네거티브 에지에서 입력신호를 트리거하기 때문에 데이터 스큐에 의해 입력신호가 너무 일찍 로딩되면 입력신호를 버퍼링할 수 없는 것은 도 1에서 설명한 바와 같다. 도 7은 버퍼부(330)를 구성하는 방법의 일 예이다.
지연데이터래치부(310)는 공통 데이터 버스(10)에 로딩된 제1 데이터 신호(DQb)와 제어신호(OEn)를 입력받아, (1) 제1 데이터 신호(DQb)가 로딩을 시작하는 네거티브 에지에서 논리 로우(Low, Logical Zero)로 천이되었다가 (2) 제어신호(OEn)의 활성구간(Active Period)(d2)이 종료하는 포지티브(Positive) 에지에서 다시 논리 하이(High, Logical One)로 복원하는 제2 데이터 신호(DQDb)를 출력한다. 따라서, 제2 데이터 신호(DQDb)의 활성구간(d3)이 제1 데이터 신호(DQb)보다 길어진다. 도 4의 지연데이터래치부(400)는 도 3의 지연데이터래치부(310)의 일 예이다.
도 4의 지연데이터래치부(400)는 제1 데이터 신호(DQb)와 제어신호(OEn)를 입력받아 래치하여 제2 노드 신호(Vn2)를 출력하는 래치부(L1)와, 제2 노드 신호(Vn2)의 활성 구간(d1)과 제어신호(OEn)의 활성 구간(d2)을 중첩하여 제2 데이터 신호(DQDb)를 출력하는 신호 합성부(L2)를 포함한다.
다만, 도 4의 예는, 래치부(L1)의 입력단인 제1 노드(n1)와 제1 데이터 신호(DQb) 사이를 직렬연결하는 제1 인버터(U1)와 제2 인버터(U3)를 더 포함한 예이다. 제1 인버터(U1)와 제2 인버터(U3)는 입력되는 제1 데이터 신호(DQb)를 버퍼링한 제1 노드 신호(Vn1)를 출력하는 것으로서, 본 발명의 지연데이터래치부(310)의 필수적인 구성은 아니다. 제1 노드 신호(Vn1)와 제1 데이터 신호(DQb)는 2개 게이트(Gate)에 해당하는 지연이 발생하지만, 본 발명의 설명에서 중요한 것은 아니다. 따라서 아래의 설명에서 제1 노드 신호(Vn1)를 제1 데이터 신호(DQb)와 구분하여 설명하지만, 필요에 따라 제1 인버터(U1)와 제2 인버터(U3)에 의한 지연을 고려하지 않고 제1 노드 신호(Vn1)와 제1 데이터 신호(DQb)를 동일한 것으로 설명해도 무방하다.
신호합성부(L2)는 제2 노드 신호(Vn2)를 반전시키는 제3 인버터(U9)와, 제3 인버터(U9)의 출력과 제어신호(OEn)를 부정-논리곱(Not-AND)하는 제1 낸드 게이트(U11)와, 제1 낸드 게이트(U11)의 출력을 반전시켜 제2 데이터 신호(DQDb)를 출력하는 제4 인버터(U13)를 포함한다.
래치부(L1)는 액티브 로우(Active Low)로 동작하는 래치(Latch)로서, 제1 노드 신호(Vn1)를 래치한다. 정상적인 동작을 위하여, 래치부(L1)의 출력인 제2 노드 신호(Vn2)는 동작을 개시할 때 논리 로우로 리셋(Reset)되고 제1 데이터 신호(DQb)가 로딩되지 않은 때에도 논리 로우를 유지하는 것이 전제된다.
제1 데이터 신호(DQb)가 공통 데이터 버스(10)에 로딩되는 것에 연동하여 래치부(L1)의 출력인 제2 노드 신호(Vn2)는 논리 하이로 활성화된다. 래치부(L1)는 적어도 제1 노드 신호(Vn1)가 논리 로우로 활성화되는 동안 제2 노드 신호(Vn2)를 논리 하이로 유지하며, 특별히 스큐가 발생하여 제1 데이터 신호(DQb)가 활성화되는 동안 제어신호(OEn)가 활성화되지 않는 경우에도 제어신호(OEn)가 활성화될 때까지 제2 노드 신호(Vn2)를 논리 하이로 유지한다.
래치부(L1)는 다음의 표 1과 같이 동작하는 것이면 어떠한 것이어도 무방하다. 도 4의 래치부(L1)는 2개의 낸드 게이트(U5, U7)를 이용한 SR 래치로 구현되었지만, 부정-논리합 게이트(NOR Gate)를 이용하여 구성할 수도 있다.
Vn1(t) OEn Vn2(t+1) 비 고
0 0 1
0 1 1 세트
1 0 0 리셋
1 1 Vn2(t) 이전 신호 유지
도 5는 도 4의 회로의 동작을 설명하기 위한 타이밍 도면으로서, (a)는 제1 데이터 신호(DQb)가 활성화되는 동안 제어신호(OEn)가 활성화되는 경우이고, (b)는 제1 데이터 신호(DQb)가 활성화되는 동안 제어신호(OEn)가 활성화되지 않는 경우이다.
도 5의 (a)에서, 제2 노드 신호(Vn2)는 제1 노드 신호(Vn1)가 논리 로우가 되는 ts에서 논리 하이로 천이되었다가, 제어신호(OEn)와 제1 노드 신호(Vn1)가 모두 논리 로우인 동안 논리 하이를 유지하였다가, 제어신호(OEn)는 논리 로우를 유지하고 제1 노드 신호(Vn1)만 논리 하이로 복귀하는 t12 시점에서 다시 논리 로우로 복원한다. 정리하면, 제1 데이터 신호(DQb)가 활성화되는 동안 제어신호(OEn)가 활성화되면, 래치부(L1)는 제1 노드 신호(Vn1)를 반전시킨 형태의 제2 노드 신호(Vn2)를 출력한다.
도 5의 (b)에서 제2 노드 신호(Vn2)는 도 5의 (a)와 다르다. ts에서 제1 노드 신호(Vn1)가 논리 로우가 되면, 제2 노드 신호(Vn2)는 논리 하이로 천이된다. 제1 노드 신호(Vn1)가 t21에서 다시 논리 하이로 복귀하더라도 제어신호(OEn)는 논리 하이를 유지하므로, 표 1에 따라 래치부(L1)는 제2 노드 신호(Vn2)를 그대로 논리 하이로 유지한다. 래치부(L1)는 t22에서 제어신호(OEn)가 논리 로우로 활성화되는 때에 비로소 제어신호(OEn)의 네거티브 에지에 맞추어 제2 노드 신호(Vn2)를 리셋시키기 때문에, 제2 노드 신호(Vn2)는 논리 로우로 복귀한다. 따라서 제1 데이터 신호(DQb)의 활성구간 동안 제어신호(OEn)가 활성화되지 않더라도, 래치부(L1)는 ts에서 시작하여 제어신호(OEn)가 활성화될 때까지 활성 구간(d1)이 유지되는 제2 노드 신호(Vn2)를 출력한다. 이때 게이트 지연에 의해, 제2 노드 신호(Vn2)의 활성구간(d1)은 제어신호(OEn)의 활성구간(d2)와 미세하게 중첩된다.
신호합성부(L2)의 제3 인버터(U9)와 제1 낸드 게이트(U11)는 제2 노드 신호(Vn2)의 활성구간(d1)과 제어신호(OEn)의 활성구간(d2)을 합친다. 제2 노드 신호(Vn2)는 논리 로우를 유지하다가 논리 하이로 활성화되는 것이고, 제어신호(OEn)는 논리 하이를 유지하면서 논리 로우로 활성화되며, 제2 노드 신호(Vn2)와 제어신호(OEn)의 활성화 구간은 일부가 중첩되도록 설계되었기 때문에 논리회로에 의해 하나의 신호로 합쳐질 수 있다.
도 4에서는, 제1 낸드 게이트(U11)를 사용하며, 제2 노드 신호(Vn2)를 제3 인버터(U9)를 사용하여 반전시킨 다음 제어신호(OEn)와 부정-논리곱(Not-AND) 한다. 논리 구조에 의하면, 제어신호(OEn)를 반전시킨 후 제2 노드 신호(Vn2)와 부정-논리합 하더라도 동일한 결과를 얻을 수 있다. 제2 데이터 신호(DQDb)는 제1 낸드 게이트(U11)의 출력을 제3 인버터(U9)를 사용하여 다시 반전시킨 것이다.
도 5의 (a)에서, 제2 데이터 신호(DQDb)는 제1 데이터 신호(DQb)와 제어신호(OEn) 중 하나가 활성 구간인 동안 논리 로우를 유지하고 제1 데이터 신호(DQb)의 활성 구간 중에 제어신호(OEn)가 활성화되므로, 버퍼부(330)가 제2 데이터 신호(DQDb)를 버퍼링하는데 문제가 없다.
도 5의 (b)에서, 제1 데이터 신호(DQb)와 제어신호(OEn)는 스큐에 의해 비록 서로 중첩되지 않고 있지만, 제2 데이터 신호(DQDb)는 제1 데이터 신호(DQb)가 활성화되는 때에 활성화되어 제어신호(OEn)의 활성 구간(d2)이 종료할 때까지 활성 구간을 유지한다. 따라서 버퍼부(330)가 제어신호(OEn)에 따라 제2 데이터 신호(DQDb)를 버퍼링하는데 문제가 없다.
도 6은 본 발명의 다른 실시 예에 따른 지연데이터래치부(600)를 도시하고 있다. 도 6의 지연데이터래치부(600)에서, 래치부(L3)는 리셋 신호(Reset)에 의해 리셋되어 제2 노드 신호(Vn2)를 논리 로우로 리셋한다. 앞서 설명한 것은 제2 노드 신호(Vn2)는 공통 데이터 버스(10)에 제1 데이터 신호(DQb)가 로딩되기 전에는 논리 로우를 유지하는 것이 전제된다. 따라서, 도 6의 래치부(L3)는 리셋 신호(Reset)가 논리 로우가 되면 제2 노드 신호(Vn2)를 논리 로우로 강제 리셋시킴으로써, 지연데이터래치부(600)의 전체의 오동작을 방지한다.
이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안 될 것이다.

Claims (11)

  1. 제어신호(OEn)가 활성화되는 네거티브 에지(Negative Edge)에 트리거되어, 공통 데이터 버스에 논리 로우로 로딩되는 제1 데이터 신호를 버퍼링하는 데이터 버퍼(Buffer)에 있어서,
    상기 제1 데이터 신호와 상기 제어신호를 입력받아 제2 데이터 신호를 출력하되, 상기 제2 데이터 신호는 상기 제1 데이터 신호가 로딩을 시작하는 네거티브 에지에서 논리 로우(Low)로 천이되었다가 상기 제어신호의 활성구간이 종료하는 포지티브(Positive) 에지에서 다시 논리 하이(High)로 복원하는 신호인 지연데이터래치부; 및
    상기 제어신호의 네거티브 에지에 트리거되어 상기 지연데이터래치부에서 출력되는 제2 데이터 신호를 버퍼링하는 버퍼부를 포함함으로써 상기 공통 데이터 버스에 로딩되는 제1 데이터 신호를 버퍼링하며,
    상기 지연데이터래치부는,
    상기 제1 데이터 신호와 제2 노드 사이에 마련되고, 상기 제1 데이터 신호와 상기 제어신호를 입력받아 래치하여 제2 노드 신호(Vn2)를 출력하는 래치부; 및
    상기 제2 노드와 상기 제2 데이터 신호 사이에 마련되고, 상기 제2 노드 신호(Vn2)의 활성 구간과 상기 제어신호의 활성 구간을 중첩한 활성 구간을 가진 상기 제2 데이터 신호를 출력하는 신호합성부를 포함하고,
    상기 제2 노드 신호(Vn2)는, (1) 상기 제1 데이터 신호와 제어신호가 모두 논리 로우이면 논리 하이 값을 가지고, (2) 상기 제1 데이터 신호가 논리 로우이고 상기 제어신호가 논리 하이이면 논리 하이 값을 가지고, (3) 상기 제1 데이터 신호가 논리 하이이고 상기 제어신호가 논리 로우이면 논리 로우 값을 가지고, (4) 상기 제1 데이터 신호와 제어신호가 모두 논리 하이이면 이전 상태의 상기 제2 노드신호를 유지하는 것을 특징으로 하는 데이터 버퍼.
  2. 삭제
  3. 제1항에 있어서,
    상기 래치부는, 2개의 낸드 게이트(U5, U7)를 이용한 SR 래치인 것을 특징으로 하는 데이터 버퍼.
  4. 제1항에 있어서,
    상기 래치부는,
    리셋 신호를 입력받아, 상기 리셋 신호가 논리 로우가 되는 경우에 상기 제2 노드 신호(Vn2)를 논리 로우로 리셋시키는 것을 특징으로 하는 데이터 버퍼.
  5. 제1항에 있어서,
    상기 신호합성부는,
    상기 제2 노드 신호(Vn2)를 반전시키는 제3 인버터(U9);
    상기 제3 인버터(U9)의 출력과 상기 제어신호(OEn)를 부정-논리곱(Not-AND)하는 제1 낸드 게이트(U11); 및
    상기 제1 낸드 게이트(U11)의 출력을 반전시켜 상기 제2 데이터 신호를 출력하는 제4 인버터(U13)를 포함하는 것을 특징으로 하는 데이터 버퍼.
  6. 제1항에 있어서,
    상기 지연데이터래치부는,
    상기 제1 데이터 신호를 버퍼링하여 상기 래치부로 입력시키는 제1 인버터(U1) 및 제2 인버터(U2)를 더 포함하는 것을 특징으로 하는 데이터 버퍼.
  7. 제어신호(OEn)가 활성화되는 네거티브 에지(Negative Edge)에 트리거되어, 공통 데이터 버스에 논리 로우로 로딩되는 제1 데이터 신호를 버퍼링하는 데이터 버퍼링 방법에 있어서,
    상기 제1 데이터 신호와 상기 제어신호를 입력받아 제2 데이터 신호를 출력하는 단계 (상기 제2 데이터 신호는 상기 제1 데이터 신호가 로딩을 시작하는 네거티브 에지에서 논리 로우로 천이되었다가 상기 제어신호의 활성구간이 종료하는 포지티브(Positive) 에지에서 다시 논리 하이로 복원하는 신호임); 및
    상기 제어신호의 네거티브 에지에 트리거되어 상기 제2 데이터 신호를 버퍼링하는 단계를 포함함으로써 상기 공통 데이터 버스에 로딩되는 제1 데이터 신호를 버퍼링하며,
    상기 제2 데이터 신호를 출력하는 단계는,
    상기 제1 데이터 신호와 제2 노드 사이에 래치부를 구비하여, 상기 제1 데이터 신호와 상기 제어신호를 입력받아 래치하여 제2 노드 신호(Vn2)를 출력하는 래치단계; 및
    상기 제2 노드 신호(Vn2)의 활성 구간과 상기 제어신호의 활성 구간을 중첩한 활성 구간을 가진 상기 제2 데이터 신호를 출력하는 신호합성단계를 포함하고,
    상기 제2 노드 신호(Vn2)는, (1) 상기 제1 데이터 신호와 제어신호가 모두 논리 로우이면 논리 하이 값을 가지고, (2) 상기 제1 데이터 신호가 논리 로우이고 상기 제어신호가 논리 하이이면 논리 하이 값을 가지고, (3) 상기 제1 데이터 신호가 논리 하이이고 상기 제어신호가 논리 로우이면 논리 로우 값을 가지고, (4) 상기 제1 데이터 신호와 제어신호가 모두 논리 하이이면 이전 상태의 상기 제2 노드신호를 유지하는 것을 특징으로 하는 데이터 버퍼링 방법.
  8. 삭제
  9. 제7항에 있어서,
    상기 래치 단계의 래치부는,
    리셋 신호를 입력받아, 상기 리셋 신호가 논리 로우가 되는 경우에 상기 제2 노드 신호(Vn2)를 논리 로우로 리셋시키는 것을 특징으로 하는 데이터 버퍼링 방법.
  10. 제7항에 있어서,
    상기 신호합성단계는,
    상기 제2 노드 신호(Vn2)를 반전시킨 신호와 상기 제어신호(OEn)를 부정-논리곱(Not-AND)하는 단계; 및
    상기 부정-논리곱의 결과를 반전시킴으로써 상기 제2 데이터 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 데이터 버퍼링 방법.
  11. 제7항에 있어서,
    상기 래치단계 전에, 제1 인버터(U1) 및 제2 인버터(U2)를 사용하여 상기 제1 데이터 신호를 버퍼링하여 상기 래치단계로 제공하는 단계를 더 포함하는 것을 특징으로 하는 데이터 버퍼링 방법.
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