KR101873055B1 - Gamma voltage generator and liquid crystal display device including the same - Google Patents

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Abstract

실시 예에 따른 감마생성부는, 다수의 저항이 직렬로 연결된 기준전압 발생부; 상기 기준전압 발생부와 병렬로 연결되고 다수의 저항이 직렬로 연결된 계조전압 발생부; 및 상기 기준전압 발생부에 직렬로 연결되고 주기적으로 기준전압을 보상하는 보상부를 포함한다.The gamma generation unit may include: a reference voltage generator having a plurality of resistors connected in series; A gradation voltage generator connected in parallel to the reference voltage generator and having a plurality of resistors connected in series; And a compensator coupled in series to the reference voltage generator to periodically compensate the reference voltage.

Description

감마생성부 및 이를 포함하는 액정표시장치{Gamma voltage generator and liquid crystal display device including the same}[0001] The present invention relates to a gamma generator and a liquid crystal display including the gamma generator,

실시 예는 감마생성부에 관한 것이다.An embodiment relates to a gamma generator.

실시 예는 감마 생성부를 포함하는 액정표시장치에 관한 것이다.The embodiment relates to a liquid crystal display device including a gamma generator.

정보를 표시할 수 있는 다양한 표시장치들이 개발되고 있다. 표시장치는, 예컨대 액정표시장치(liquid crystal display device), 플라즈마 디스플레이 패널(plasma display panel device), 전기 영동 표시장치(electophoretic display device), 유기 전계 발광 표시장치(organic electro-luminescence display device) 및 반도체 발광표시장치(semiconductor light-emitting display device)를 포함한다.Various display devices capable of displaying information are being developed. The display device may be, for example, a liquid crystal display device, a plasma display panel device, an electrophoretic display device, an organic electro-luminescence display device, And a semiconductor light-emitting display device.

이 중에서 액정표시장치는 화질이 우수하고, 경량, 박형, 저소비 전력 등의 장점을 가져, 대표적인 표시장치로서 각광받고 있다. 일 예로, 액정표시장치는 휴대폰, 네비게이션, 노트북 및 텔레비전에 널리 채용되고 있다.Of these, the liquid crystal display device has excellent image quality, light weight, thinness, and low power consumption, and has been popular as a representative display device. For example, liquid crystal displays are widely employed in mobile phones, navigation systems, notebooks, and televisions.

최근에 상기 액정표시장치의 경량화 및 박형화를 위한 방안들이 모색되고 있고, 상기 액정표시장치의 경량화 및 박형화에 따른 많은 문제점이 발생하고 있다.
In recent years, a number of measures for reducing the weight and thickness of the liquid crystal display device have been searched, and many problems have arisen due to the weight reduction and the thinness of the liquid crystal display device.

실시 예는 왜곡되는 게이트 파형이 인가되는 게이트 라인을 보상하는 감마생성부를 제공한다.The embodiment provides a gamma generator that compensates for a gate line to which a distorted gate waveform is applied.

실시 예는 왜곡되는 게이트 파형이 인가되는 게이트 라인을 보상하는 액정표시장치를 제공한다.The embodiment provides a liquid crystal display device that compensates a gate line to which a distorted gate waveform is applied.

실시 예에 따른 감마생성부는, 다수의 저항이 직렬로 연결된 기준전압 발생부; 상기 기준전압 발생부와 병렬로 연결되고 다수의 저항이 직렬로 연결된 계조전압 발생부; 및 상기 기준전압 발생부에 직렬로 연결되고 주기적으로 기준전압을 보상하는 보상부를 포함한다.The gamma generation unit may include: a reference voltage generator having a plurality of resistors connected in series; A gradation voltage generator connected in parallel to the reference voltage generator and having a plurality of resistors connected in series; And a compensator coupled in series to the reference voltage generator to periodically compensate the reference voltage.

실시 예에 따른 액정표시장치는, 게이트 라인과 데이터 라인이 형성되어 화상을 표시하는 표시영역; 상기 표시영역을 둘러싸는 비표시영역; 상기 비표시영역에 형성되어 상기 게이트라인과 게이트 드라이버를 연결하는 게이트 링크라인; 및 상기 데이터 라인에 인가하기 위한 감마전압을 생성하는 감마생성부를 포함하고, 상기 감마생성부는, 다수의 저항이 직렬로 연결된 기준전압 발생부; 상기 기준전압 발생부와 병렬로 연결되고 다수의 저항이 직렬로 연결된 계조전압 발생부; 및 상기 기준전압 발생부에 직렬로 연결되고 주기적으로 기준전압을 보상하는 보상부를 포함한다.A liquid crystal display device according to an embodiment includes a display region in which a gate line and a data line are formed to display an image; A non-display area surrounding the display area; A gate link line formed in the non-display region and connecting the gate line and the gate driver; And a gamma generator for generating a gamma voltage to be applied to the data line, wherein the gamma generator includes: a reference voltage generator having a plurality of resistors connected in series; A gradation voltage generator connected in parallel to the reference voltage generator and having a plurality of resistors connected in series; And a compensator coupled in series to the reference voltage generator to periodically compensate the reference voltage.

실시 예는 게이트 라인별 주기적으로 높은 데이터 신호를 인가하여 게이트 파형의 왜곡을 보상한다.Embodiments compensate for distortion of the gate waveform by periodically applying a high data signal for each gate line.

실시 예는 상부 게이트 라인에 대응하는 시간에서 높은 데이터 신호를 인가하여 게이트파형의 왜곡을 보상한다.The embodiment compensates for distortion of the gate waveform by applying a high data signal at a time corresponding to the top gate line.

도 1은 제1 실시 예에 따른 액정표시장치에 대한 도면이다.
도 2는 도 1의 제1 실시 예에 따른 액정표시장치를 A-A'면을 따라 절단한 단면도이다.
도 3은 제1 실시 예의 액정표시장치의 게이트 파형 왜곡을 나타낸 도면이다.
도 4는 제2 실시 예에 따른 액정표시장치의 감마전압 생성부를 나타낸 회로도이다.
도 5는 제2 실시 예에 따른 액정표시장치의 보상부를 나타낸 회로이다.
도 6은 제2 실시 예에 따른 액정표시장치의 보상신호에 따른 데이터 전압의 출력파형을 나타낸 도면이다.1 is a view of a liquid crystal display device according to a first embodiment.
2 is a cross-sectional view of the liquid crystal display device according to the first embodiment of FIG. 1 taken along the line A-A '.
3 is a view showing a gate waveform distortion of the liquid crystal display device of the first embodiment.
4 is a circuit diagram showing a gamma voltage generator of the liquid crystal display according to the second embodiment.
5 is a circuit diagram showing a compensation unit of the liquid crystal display device according to the second embodiment.
6 is a diagram showing an output waveform of a data voltage according to a compensation signal of the liquid crystal display device according to the second embodiment.

도 1은 제1 실시 예에 따른 액정표시장치에 대한 도면이다.1 is a view of a liquid crystal display device according to a first embodiment.

도 1을 참조하면 제1 실시 예에 따른 액정표시장치는 기판(101)상에 화상을 표시하는 표시영역(103) 및 상기 표시영역(103)을 둘러싸며 화상을 표시하지 않는 비표시영역(105)을 포함한다.1, the liquid crystal display according to the first embodiment includes a display area 103 for displaying an image on a substrate 101, and a non-display area 105 (not shown) for surrounding the display area 103 and not displaying an image ).

상기 표시영역(103)에는 제1 방향으로 게이트 라인(GL)이 형성되어 있고, 상기 게이트 라인(GL)과 교차하는 제2 방향을 따라 데이터 라인(131)이 형성되어 있다.A gate line GL is formed in the display region 103 in a first direction and a data line 131 is formed in a second direction crossing the gate line GL.

상기 게이트 라인(GL) 및 상기 데이터 라인(131)의 교차로 화소가 정의되고 상기 화소 내에는 박막 트랜지스터(미도시)가 형성되어 상기 박막 트랜지스터(미도시)를 통해 액정층을 변위하여 화상을 표시하게 된다.Pixels at intersections of the gate line GL and the data line 131 are defined and a thin film transistor (not shown) is formed in the pixel to displace the liquid crystal layer through the thin film transistor (not shown) do.

상기 비표시영역(105)에는 드라이버(110), 게이트 링크라인(123) 및 데이터 링크라인(133)이 형성된다.In the non-display area 105, a driver 110, a gate link line 123, and a data link line 133 are formed.

상기 드라이버(110)는 중앙영역에 형성된 데이터 드라이버(113) 및 상기 데이터 드라이버(113)의 양측에 형성된 게이트 드라이버(111)를 포함한다.The driver 110 includes a data driver 113 formed in a central region and a gate driver 111 formed on both sides of the data driver 113.

상기 게이트 링크라인(123)은 상기 게이트 드라이버(111) 및 상기 게이트 라인(GL)과 전기적으로 연결되어 상기 게이트 드라이버(111)로부터의 게이트 신호를 상기 게이트 라인(GL)으로 전달한다.The gate link line 123 is electrically connected to the gate driver 111 and the gate line GL to transfer a gate signal from the gate driver 111 to the gate line GL.

상기 데이터 링크라인(133)은 상기 데이터 드라이버(113) 및 상기 데이터 라인(131)과 전기적으로 연결되어 상기 데이터 드라이버(113)로부터의 데이터 신호를 상기 데이터 라인(131)으로 전달한다.The data link line 133 is electrically connected to the data driver 113 and the data line 131 and transmits a data signal from the data driver 113 to the data line 131.

최근의 액정표시장치의 박형화, 경량화 추세에 의하여 상기 비표시영역(105)을 축소하는 연구가 활발히 진행되고 있으며 도 2와 같이 게이트 링크라인(123)을 다른층으로 구성하는 것도 그 일 예다.In recent years, studies have been actively carried out to reduce the non-display area 105 in accordance with the recent trend of thinning and lightening of the liquid crystal display device. For example, the gate link line 123 may be formed as another layer as shown in FIG.

도 2는 도 1의 제1 실시 예에 따른 액정표시장치를 A-A'면을 따라 절단한 단면도이다.2 is a cross-sectional view of the liquid crystal display device according to the first embodiment of FIG. 1 taken along the line A-A '.

도 2를 참조하면 제1 실시 예에 따른 액정표시장치는 기판(101)상의 비표시영역(105)에 게이트 링크라인(123)이 형성되는 데 상기 게이트 링크라인(123)은 하부 게이트 링크라인(123a) 및 상부 게이트 링크 라인(123b)을 포함한다.2, the liquid crystal display according to the first embodiment has a gate link line 123 formed in a non-display area 105 on a substrate 101, and the gate line 123 is connected to a lower gate link line 123a and an upper gate link line 123b.

상기 기판(101)상에 하부 게이트 링크라인(123a)이 형성되고 상기 하부 게이트 링크라인(123a) 상에 제1 절연막(141)이 형성된다. 상기 제1 절연막(141) 상에 상부 게이트 링크라인(123b)이 형성되고 상기 상부 게이트 링크라인(123b) 상에 제2 절연막(143)이 형성된다.A lower gate link line 123a is formed on the substrate 101 and a first insulating film 141 is formed on the lower gate link line 123a. An upper gate link line 123b is formed on the first insulating film 141 and a second insulating film 143 is formed on the upper gate link line 123b.

상기 게이트 링크라인(123)을 다른 층으로 형성함으로써 비표시영역(105)을 줄일 수 있는 효과가 있다.The non-display area 105 can be reduced by forming the gate link line 123 into another layer.

다만, 상기 하부 게이트 링크라인(123a) 및 상기 상부 게이트 링크라인(123b)은 습식 식각에 의해 형성될 수 있는데 상기 습식 식각공정에서 상기 하부 게이트 링크라인(123a)이 형성되지 않은 제1 절연막(141)에서 상기 상부 게이트 링크라인(123b)에 식각액이 많이 흘러들어 과식각 되는 문제가 있다.The lower gate link line 123a and the upper gate link line 123b may be formed by wet etching. In the wet etching process, the first insulating layer 141 There is a problem that a large amount of the etchant flows into the upper gate link line 123b and overcorrects.

상기 상부 게이트 링크라인(123b)의 과식각에 의해 상기 하부 게이트 링크라인(123a)의 폭(W1)에 비해 상기 상부 게이트 링크라인의 폭(W2)이 작아진다.The width W2 of the upper gate link line is smaller than the width W1 of the lower gate link line 123a by the overexcitation angle of the upper gate link line 123b.

상기 상부 게이트 링크라인의 폭(W2)이 작아져 폭에 반비례하는 저항값이 증가하게 되어 신호지연 및 게이트 파형 왜곡이 일어난다.The width W2 of the upper gate link line becomes smaller and the resistance value in inverse proportion to the width increases, resulting in signal delay and gate waveform distortion.

상기 게이트 링크라인(123)은 게이트 라인(GL)과 전기적으로 연결된다. 상기 상부 게이트 링크라인(123b)은 게이트 라인(GL)과 다른층에 형성되기 때문에 컨택홀을 통해 연결된다.The gate link line 123 is electrically connected to the gate line GL. The upper gate link line 123b is connected to the gate line GL through the contact hole because it is formed on a different layer from the gate line GL.

상기 게이트 라인(GL)의 게이트 파형 왜곡은 상부 게이트 링크라인(123b)과 연결되는 게이트 라인에서만 나타난다.The gate waveform distortion of the gate line GL appears only in the gate line connected to the upper gate link line 123b.

상기 게이트 링크라인(123)이 양측에서 형성되는 경우 상기 상부 게이트 링크라인(123b)과 연결되는 게이트 라인은 2개가 연속해서 위치하고, 상기 하부 게이트 링크라인(123a)과 연결되는 게이트 라인 또한 2개가 연속하여 위치한다. 따라서 2줄의 가로무늬가 반복적으로 나타나는 불량이 발생할 수 있다.When the gate link line 123 is formed on both sides, two gate lines connected to the upper gate link line 123b are continuously arranged, and gate lines connected to the lower gate link line 123a are also connected in series Respectively. Therefore, a defect in which two lines of horizontal patterns repeatedly appear may occur.

도시하지 않았지만 상기 게이트 링크라인(123)은 표시영역(103)의 일측에서 형성될 수 있다. 상기 게이트 링크라인(123)이 상기 표시영역(103)의 일측에서 형성되는 경우 상기 상부 게이트 링크라인(123b)과 연결되는 게이트 라인과 상기 하부 게이트 링크라인(123a)과 연결되는 게이트 라인이 하나씩 교대하여 위치한다. 따라서 1줄의 가로줄무늬가 반복적으로 나타나는 불량이 발생할 수 있다.Although not shown, the gate link line 123 may be formed at one side of the display region 103. When the gate link line 123 is formed at one side of the display area 103, the gate line connected to the upper gate link line 123b and the gate line connected to the lower gate link line 123a are alternately Respectively. Therefore, a defect in which one line of horizontal stripes repeatedly appears may occur.

도 3은 제1 실시 예의 액정표시장치의 게이트 파형 왜곡을 나타낸 도면이다. 도 3a는 하부 게이트 링크라인의 게이트 파형을 나타내고 도 3b는 상부 게이트 링크라인의 게이트 파형을 나타낸다.3 is a view showing a gate waveform distortion of the liquid crystal display device of the first embodiment. Figure 3a shows the gate waveform of the bottom gate link line and Figure 3b shows the gate waveform of the top gate link line.

도 3을 참조하면 상부 게이트 링크라인의 과식각에 의해서 상기 상부 게이트 링크라인의 저항값이 증가하여 RC지연현상이 일어난다. 즉, 상기 하부 게이트 링크라인의 게이트 파형의 상승 및 하강시간(tr1, tf1)에 비해 상기 상부 게이트 링크라인의 상승시간(tr2) 및 하강시간(tf2)이 길어져 파형이 왜곡되고, 정확한 타이밍의 박막 트랜지스터 구동이 제약된다.Referring to FIG. 3, the resistance value of the upper gate link line increases due to the over-erasing angle of the upper gate link line, thereby causing an RC delay phenomenon. That is, the rising time (tr2) and the falling time (tf2) of the upper gate link line are longer than the rising and falling times (tr1, tf1) of the gate waveform of the lower gate link line, so that the waveform is distorted, Transistor driving is restricted.

이로 인해 제1 실시 예에 따른 액정표시장치에서는 게이트 라인 별로 저항값이 달라져 각각의 게이트 라인마다 휘도가 달라짐으로 해서 화상에 가로줄무늬가 나타나는 문제점이 있었다.Accordingly, in the liquid crystal display device according to the first embodiment, the resistance value varies for each gate line, and the brightness varies for each gate line, thereby causing a problem that horizontal stripes appear in the image.

도 4는 제2 실시 예에 따른 액정표시장치의 감마전압 생성부를 나타낸 회로도이다.4 is a circuit diagram showing a gamma voltage generator of the liquid crystal display according to the second embodiment.

제2 실시 예에 따른 액정표시장치는 상기 제1 실시 예에 따른 액정표시장치에 새로운 감마전압 생성부를 더 포함하는 것으로 상기 제1 실시 예에 기술된 액정표시장치의 구성을 포함하며, 새로운 감마전압 생성부를 더 포함하는 것이다. 따라서 제2 실시 예에 따른 액정표시장치를 설명함에 있어 상기 제1 실시 예에 부가되는 감마전압 생성부에 대해서만 설명한다.The liquid crystal display according to the second embodiment further includes a new gamma voltage generator in the liquid crystal display according to the first embodiment and includes the configuration of the liquid crystal display described in the first embodiment, And a generating unit. Therefore, in describing the liquid crystal display according to the second embodiment, only the gamma voltage generator added to the first embodiment will be described.

도 4를 참조하면 제2 실시 예에 따른 감마전압 생성부는 기준전압 발생부(10), 계조전압 발생부(20) 및 보상부(30)를 포함한다.Referring to FIG. 4, the gamma voltage generator according to the second embodiment includes a reference voltage generator 10, a gradation voltage generator 20, and a compensator 30.

상기 기준전압 발생부(10)는 다수의 직렬저항(R)들로 구성될 수 있다. 상기 기준전압 발생부(10)는 상기 보상부(30)와 직렬로 연결될 수 있다. 상기 보상부(30)는 상기 기준전압 발생부(10)의 하부에 위치할 수 있다. 상기 기준전압 발생부(10)는 상기 기준전압 발생부(10)와 상기 보상부(30)의 양단에 걸리는 제1 전압원(Vin1)과 제2 전압원(Vin2)간의 차전압(Vin1-Vin2)을 분압하여 다수개의 기준전압들(Vref)을 상기 계조전압발생부(20)로 제공할 수 있다.The reference voltage generator 10 may include a plurality of series resistors R. The reference voltage generator 10 may be connected to the compensator 30 in series. The compensating unit 30 may be positioned below the reference voltage generating unit 10. The reference voltage generator 10 generates a difference voltage V in1 -Vin between the first voltage source V in1 and the second voltage source V in2 at both ends of the reference voltage generator 10 and the compensator 30, V in2 may be divided to provide a plurality of reference voltages V ref to the gradation voltage generator 20.

상기 기준전압 발생부(10)의 직렬저항(R)의 개수는 설계방식에 따라 달라질 수 있고, 상기 직렬저항(R)의 개수는 만들고자하는 기준전압들(Vref)의 개수에 따라 달라질 수 있다. 상기 기준전압발생부(10)의 출력단에는 버퍼(미도시)가 연결될 수 있다. 상기 버퍼(미도시)는 상기 기준전압발생부(10)의 출력단에 연결되는 부하의 부하효과를 차단하여 일정한 전압을 출력단으로 출력한다.The number of series resistors R of the reference voltage generator 10 may vary according to the design method and the number of series resistors R may vary depending on the number of reference voltages V ref to be generated . A buffer (not shown) may be connected to the output terminal of the reference voltage generator 10. The buffer (not shown) blocks the load effect of the load connected to the output terminal of the reference voltage generator 10 and outputs a constant voltage to the output terminal.

상기 계조전압발생부(20)는 상기 기준전압발생부(10)와 병렬로 연결된다. 상기 계조전압발생부(20)는 상기 기준전압발생부(10)로부터의 기준전압들(Vref)을 인가받아 상기 기준전압들(Vref)을 분압하여 다수개의 계조전압들(GMA0 내지 GMA255)을 출력한다.The gradation voltage generator 20 is connected in parallel with the reference voltage generator 10. The gradation voltage generator 20 receives the reference voltages V ref from the reference voltage generator 10 and divides the reference voltages V ref to generate a plurality of gradation voltages GMA0 to GMA255. .

상기 계조전압 발생부(20)는 다수의 직렬저항(r)들로 구성될 수 있다. 상기 계조전압 발생부(20)의 직렬저항(r)의 개수는 설계방식에 따라 달라질 수 있고, 상기 직렬저항(r)의 개수는 만들고자하는 계조전압들의 개수에 따라 달라질 수 있다. 상기 계조전압 발생부(20)의 출력단에는 버퍼(미도시)가 연결될 수 있다. 상기 버퍼(미도시)는 상기 계조전압 발생부(20)의 출력단에 연결되는 부하의 부하효과를 차단하여 일정한 전압을 출력단으로 출력한다.The gradation voltage generator 20 may include a plurality of series resistors r. The number of series resistors r of the gray voltage generator 20 may vary depending on the design method and the number of series resistors r may vary depending on the number of the gray voltages to be generated. A buffer (not shown) may be connected to the output terminal of the gray voltage generator 20. The buffer (not shown) interrupts the load effect of the load connected to the output terminal of the gradation voltage generator 20 and outputs a constant voltage to the output terminal.

상기 다수개의 계조전압들(GMA0 내지 GMA 255)은 외부에서 입력되는 디지털 신호에 대응하는 아날로그신호를 데이터 라인(미도시)을 통해 박막 트랜지스터(미도시)의 소스전극으로 인가될 수 있다. 다시 말해, 아날로그 전압인 다수개의 계조전압들(GMA0 내지 GMA 255)에 의해 박막 트랜지스터(미도시)의 화소전극이 구동되며 상기 화소전극의 구동을 통한 액정층의 변위에 의해 휘도가 조절되고 영상을 표시할 수 있다.The plurality of gradation voltages GMA0 to GMA 255 may be applied to a source electrode of a thin film transistor (not shown) through a data line (not shown) corresponding to an externally input digital signal. In other words, a pixel electrode of a thin film transistor (not shown) is driven by a plurality of gradation voltages (GMA0 to GMA255) which are analog voltages, brightness is adjusted by displacement of the liquid crystal layer through driving of the pixel electrode, Can be displayed.

상기 보상부(30)는 상기 기준전압(Vref)을 보상하여 결과적으로 상기 감마전압들을 보상할 수 있다. 상기 보상부(30)는 도 3의 게이트 파형 왜곡으로 발생한 가로 줄무늬 현상을 기존의 기준전압(Vref)보다 큰 전압을 인가하여 개선할 수 있다. 다시 말해 상기 보상부(30)는 동일한 제1 및 제2 전압원(Vin1, Vin2)을 이용하여 상기 기준전압발생부(10)에서 기존의 기준전압(Vref)보다 큰 전압을 출력할 수 있도록하고, 결과적으로 상기 계조전압발생부(20)에서 기존의 계조전압들보다 큰 전압을 출력할 수 있도록 한다. 결과적으로 게이트 파형의 왜곡이 일어난 경우 박막 트랜지스터의 게이트 전극에 왜곡이 일어나기 전보다 작은 전압이 인가되게 되고 채널이 정상적으로 형성되지 않으므로 이를 보상하기 위해 상기 박막 트랜지스터의 소스전극에 인가되는 데이터 전압을 기존보다 크게 하여 게이트 파형의 왜곡을 보상하는 것이다. 상기 데이터 전압을 기존보다 크게 하기 위해 데이터 라인에 인가되는 계조전압을 기존보다 상승시켜 가로줄무늬 현상을 개선하는 것이다.The compensating unit 30 may compensate the reference voltage V ref and consequently compensate the gamma voltages. The compensation unit 30 can improve the horizontal stripe phenomenon caused by the gate waveform distortion of FIG. 3 by applying a voltage higher than the conventional reference voltage V ref . In other words, the compensation unit 30 can output a voltage greater than the reference voltage V ref in the reference voltage generator 10 using the same first and second voltage sources V in1 and V in2 And as a result, the gradation voltage generator 20 can output a voltage greater than the existing gradation voltages. As a result, when the gate waveform is distorted, a voltage smaller than that before the distortion occurs in the gate electrode of the thin film transistor is not normally formed, and therefore, the data voltage applied to the source electrode of the thin film transistor Thereby compensating for the distortion of the gate waveform. In order to increase the data voltage to be larger than the conventional one, the gradation voltage applied to the data line is increased to improve the horizontal stripe phenomenon.

상기 기준전압 발생부(10) 및 상기 보상부(30)는 상기 데이터 드라이버(미도시)의 외부에 형성될 수 있다. 상기 기준전압 발생부(10), 계조전압발생부(20) 및 보상부(30)는 데이터 드라이버(미도시)에 형성될 수 있다. 최근의 소형 디스플레이 장치에서는 하나의 칩에 타이밍 컨트롤러, 게이트 및 데이터 드라이버가 실장 되는 추세이므로 상기 기준전압 발생부(10), 계조전압발생부(20) 및 보상부(30)는 하나의 칩에 형성될 수 있다.The reference voltage generating unit 10 and the compensating unit 30 may be formed outside the data driver (not shown). The reference voltage generating unit 10, the gradation voltage generating unit 20, and the compensating unit 30 may be formed in a data driver (not shown). Since the timing controller, the gate and the data driver are mounted on a single chip in a recent small display device, the reference voltage generating unit 10, the gray scale voltage generating unit 20 and the compensating unit 30 are formed on one chip .

도 5는 제2 실시 예에 따른 액정표시장치의 보상부를 나타낸 회로이다.5 is a circuit diagram showing a compensation unit of the liquid crystal display device according to the second embodiment.

도 5를 참조하면 제2 실시 예에 따른 액정표시장치의 보상부(30)는 제1 트랜지스터(31), 제2 트랜지스터(33) 및 보상저항(35)을 구비한다.Referring to FIG. 5, the compensator 30 of the liquid crystal display according to the second embodiment includes a first transistor 31, a second transistor 33, and a compensation resistor 35.

상기 제1 트랜지스터(31)와 상기 제2 트랜지스터(33)는 병렬로 연결될 수 있다. 상기 제1 트랜지스터(31)와 상기 제2 트랜지스터(33)의 온/오프는 보상신호(OC)에 의해 결정될 수 있다.The first transistor 31 and the second transistor 33 may be connected in parallel. The on / off state of the first transistor 31 and the second transistor 33 may be determined by the compensation signal OC.

상기 제1 트랜지스터(31)의 게이트 전극에는 보상신호(OC)가 인가될 수 있고, 상기 제1 트랜지스터(31)의 소스전극은 기준전압 발생부의 하단과 연결될 수 있고, 상기 제1 트랜지스터(31)의 드레인 전극은 보상저항(35)의 일측단과 연결될 수 있다.A compensation signal OC may be applied to a gate electrode of the first transistor 31 and a source electrode of the first transistor 31 may be connected to a lower end of a reference voltage generating unit, The drain electrode of the compensation resistor 35 may be connected to one end of the compensation resistor 35.

상기 제2 트랜지스터(33)의 게이트 전극에는 보상신호(OC)가 인가될 수 있고, 상기 제2 트랜지스터(33)의 소스전극은 기준전압 발생부의 하단과 연결될 수 있고, 상기 제2 트랜지스터(33)의 드레인 전극은 제2 전압원(Vin2)과 연결될 수 있다. 상기 제1 트랜지스터(31)의 소스전극과 상기 제2 트랜지스터(33)의 소스전극은 전기적으로 연결될 수 있다.A compensating signal OC may be applied to a gate electrode of the second transistor 33 and a source electrode of the second transistor 33 may be connected to a lower end of the reference voltage generating unit, May be connected to the second voltage source (V in2 ). The source electrode of the first transistor 31 and the source electrode of the second transistor 33 may be electrically connected.

상기 보상저항(35)의 일 측단은 상기 제1 트랜지스터(31)의 드레인 전극과 연결될 수 있고 상기 보상저항(35)의 타 측단은 상기 제2 전압원(Vin2)과 연결될 수 있다. 결과적으로 상기 보상저항(35)의 타 측단은 상기 제2 트랜지스터(33)의 드레인전극과 전기적으로 연결될 수 있다.One end of the compensation resistor 35 may be connected to the drain electrode of the first transistor 31 and the other end of the compensation resistor 35 may be connected to the second voltage source V in2 . As a result, the other end of the compensation resistor 35 may be electrically connected to the drain electrode of the second transistor 33.

상기 보상저항(35)은 고정값을 가지는 저항소자일 수 있고, 저항값을 조절할 수 있는 가변저항일 수도 있다. 상기 보상저항(35)은 게이트전극과 소스전극이 전기적으로 연결된 다이오드 타입 트랜지스터일 수 있다. 상기 보상저항(35)에 의하여 실질적으로 게이트 신호 왜곡이 보상될 수 있다.The compensation resistor 35 may be a resistance element having a fixed value or a variable resistor capable of adjusting a resistance value. The compensation resistor 35 may be a diode type transistor having a gate electrode and a source electrode electrically connected to each other. The gate signal distortion can be substantially compensated by the compensation resistor 35. [

상기 제1 및 제2 트랜지스터(31, 33)는 극성이 다른 트랜지스터 일 수 있다. 상기 제1 트랜지스터(31)가 P형 트랜지스터인 경우 상기 제2 트랜지스터(33)는 N형 트랜지스터일 수 있다. 상기 제1 트랜지스터(31)가 N형 트랜지스터인 경우 상기 제2 트랜지스터(33)는 P형 트랜지스터일 수 있다.The first and second transistors 31 and 33 may be transistors having different polarities. If the first transistor 31 is a P-type transistor, the second transistor 33 may be an N-type transistor. When the first transistor 31 is an N-type transistor, the second transistor 33 may be a P-type transistor.

예를 들어 상기 제1 트랜지스터(31)가 N형 트랜지스터이고, 상기 제2 트랜지스터(33)가 P형이고, 상기 보상신호(OC)가 하이인 경우 상기 제1 트랜지스터(31)는 턴온되고 상기 제2 트랜지스터(33)는 턴 오프 상태가 된다. 따라서 기준전압발생부의 하단과 제2 전압원(Vin2)은 보상저항(35)과 전기적으로 연결된다. 상기 보상저항(35)과 기준전압발생부의 하단의 전기적 연결로 상기 기준전압발생부의 저항과 상기 보상저항(35)은 직렬연결을 이루게 되고 전압분배법칙에 의해 기존의 기준전압보다 높은 전압이 출력되고 결과적으로 계조전압 또한 기존의 계조전압보다 높은 전압이 출력된다.For example, when the first transistor 31 is an N-type transistor, the second transistor 33 is a P-type, and the compensation signal OC is high, the first transistor 31 is turned on, 2 transistor 33 is turned off. Therefore, the lower end of the reference voltage generating unit and the second voltage source (V in2 ) are electrically connected to the compensation resistor (35). The resistor of the reference voltage generator and the compensation resistor 35 are connected in series by the electrical connection between the compensation resistor 35 and the lower end of the reference voltage generator, and a voltage higher than the conventional reference voltage is output by the voltage division law As a result, the gradation voltage is also higher than the conventional gradation voltage.

또한, 상기 보상신호(OC)가 로우인 경우 상기 제1 트랜지스터(31)는 턴 오프되고 상기 제2 트랜지스터(33)는 턴 온 상태가 된다. 따라서 기준전압발생부의 하단은 보상저항(35)이 없는 라인을 통해 제2 전압원(Vin2)과 전기적으로 연결될 수 있다. 결과적으로 기존의 기준전압과 동일한 기준전압이 출력되고 계조전압 또한 기존의 계조전압과 동일한 계조전압이 출력된다.Also, when the compensation signal OC is low, the first transistor 31 is turned off and the second transistor 33 is turned on. Therefore, the lower end of the reference voltage generating portion can be electrically connected to the second voltage source V in2 through the line without the compensation resistor 35. [ As a result, the same reference voltage as the conventional reference voltage is outputted, and the gradation voltage is outputted as the same gradation voltage as the existing gradation voltage.

도 6은 제2 실시 예에 따른 액정표시장치의 보상신호에 따른 데이터 전압의 출력파형을 나타낸 도면이다.6 is a diagram showing an output waveform of a data voltage according to a compensation signal of the liquid crystal display device according to the second embodiment.

도 6의 출력은 데이터 전압의 출력파형을 말하며 기준전압(GND)을 기준으로 인버젼 구동을 전제로 하므로 정극성으로 표시된 파형은 인버젼 구동에서 정극성일때, 데이터 전압의 출력파형을 나타내며, 부극성으로 표시된 파형은 인버젼 구동에서 부극성일 때, 데이터 전압의 출력파형을 나타낸다.The output of FIG. 6 refers to the output waveform of the data voltage. Since the inversion drive is based on the reference voltage (GND), the waveform indicated by the positive polarity represents the output waveform of the data voltage when the inversion drive is positive. The polarity of the waveform indicates the output waveform of the data voltage when negative in polarity drive.

도 6a는 4개의 게이트 라인을 한 주기로 데이터 전압을 보상하는 파형을 나타낸 도면이고, 도 6b는 2개의 게이트 라인을 한 주기로 데이터 전압을 보상하는 파형을 나타낸 도면이다.FIG. 6A is a waveform diagram for compensating a data voltage in one cycle of four gate lines, and FIG. 6B is a waveform diagram for compensating a data voltage in one cycle of two gate lines.

도 6a을 참조하면 보상신호(OC)는 2개의 게이트 라인에 해당하는 시간에서 하이 전압이 인가되고, 이후 2개의 게이트 라인에 해당하는 시간에 대하여 로우 전압이 인가된다. 상기 2개의 게이트 라인에 대해 하이 및 로우 전압이 반복되고 결과적으로 4개의 게이트 라인을 한 주기로 데이터 전압을 보상한다.Referring to FIG. 6A, a high voltage is applied to the compensation signal OC at a time corresponding to two gate lines, and a low voltage is applied to a time corresponding to the two gate lines. The high and low voltages are repeated for the two gate lines, and as a result, the data voltage is compensated for by one cycle of the four gate lines.

상기 보상신호(OC)가 제1 및 제2 게이트 라인(GL1, GL2)과 제5 및 제6 게이트 라인(GL5, GL6)에 해당하는 시간에서 하이일 때, 도 5에 도시한 바와 같이 기준전압 발생부(10)의 하단에 보상저항(35)이 연결되고, 정극성의 출력은 정극성 기준전압보다 높은 전압이 출력되고, 부극성의 출력은 부극성 기준전압보다 낮은 전압이 출력된다.When the compensation signal OC is high at the time corresponding to the first and second gate lines GL1 and GL2 and the fifth and sixth gate lines GL5 and GL6, The compensation resistor 35 is connected to the lower end of the generating part 10, and a voltage higher than the positive polarity reference voltage is outputted from the positive polarity output and a voltage lower than the negative polarity reference voltage is outputted from the negative polarity output.

상기 보상신호(OC)가 제3 및 제4 게이트 라인(GL3, GL4)과 제7 및 제8 게이트 라인(GL7, GL8)에 해당하는 시간에서 로우일 때, 도 5에 도시한 바와 같이 기준전압 발생부(10)의 하단은 제2 전압원(Vin2)과 연결되고, 정극성 출력은 정극성 기준전압이 출력되고, 부극성의 출력은 부극성 기준전압이 출력된다.When the compensation signal OC is low at the time corresponding to the third and fourth gate lines GL3 and GL4 and the seventh and eighth gate lines GL7 and GL8, The lower end of the generating part 10 is connected to the second voltage source V in2 , the positive polarity output is a positive polarity reference voltage, and the negative polarity output is a negative polarity reference voltage.

2줄의 가로줄무늬가 반복적으로 나타나는 불량에서는 상부 게이트 링크라인(123b)과 전기적으로 연결되는 게이트라인(GL)만 보상하면 되므로 제1 및 제2 게이트 라인(GL1, GL2)과 제5 및 제6 게이트 라인(GL5, GL6)에 해당하는 시간에서 출력전압을 보상하면 게이트 신호 왜곡을 보상할 수 있다.Only the gate line GL electrically connected to the upper gate link line 123b needs to be compensated for in the case where the two lines of the horizontal stripes repeatedly appear so that the first and second gate lines GL1 and GL2 and the fifth and sixth Compensating the output voltage at the time corresponding to the gate lines GL5 and GL6 can compensate for the gate signal distortion.

도 6b을 참조하면 보상신호(OC)는 1개의 게이트 라인에 해당하는 시간에서 하이 전압이 인가되고, 이후 1개의 게이트 라인에 해당하는 시간에 대하여 로우 전압이 인가된다. 즉, 게이트 라인별로 해당하는 시간에 따라 하이 및 로우 전압이 반복되고 결과적으로 2개의 게이트 라인을 한 주기로 데이터 전압을 보상한다.Referring to FIG. 6B, a high voltage is applied to the compensation signal OC at a time corresponding to one gate line, and then a low voltage is applied to a time corresponding to one gate line. That is, the high and low voltages are repeated according to the corresponding time for each gate line, and as a result, the data voltage is compensated for in one cycle of two gate lines.

상기 보상신호(OC)가 제2 및 제4 게이트 라인(GL2, GL4)과 제6 및 제8 게이트 라인(GL6, GL8)에 해당하는 시간에서 하이일 때, 도 5에 도시한 바와 같이 기준전압 발생부(10)의 하단에 보상저항(35)이 연결되고, 정극성의 출력은 정극성 기준전압보다 높은 전압이 출력되고, 부극성의 출력은 부극성 기준전압보다 낮은 전압이 출력된다.When the compensation signal OC is high at the time corresponding to the second and fourth gate lines GL2 and GL4 and the sixth and eighth gate lines GL6 and GL8, The compensation resistor 35 is connected to the lower end of the generating part 10, and a voltage higher than the positive polarity reference voltage is outputted from the positive polarity output and a voltage lower than the negative polarity reference voltage is outputted from the negative polarity output.

상기 보상신호(OC)가 제1 및 제3 게이트 라인(GL1, GL3)과 제5 및 제7 게이트 라인(GL5, GL7)에 해당하는 시간에서 로우일 때, 도 5에 도시한 바와 같이 기준전압 발생부(10)의 하단은 제2 전압원(Vin2)과 연결되고, 정극성 출력은 정극성 기준전압이 출력되고, 부극성의 출력은 부극성 기준전압이 출력된다.5, when the compensation signal OC is low at a time corresponding to the first and third gate lines GL1 and GL3 and the fifth and seventh gate lines GL5 and GL7, The lower end of the generating part 10 is connected to the second voltage source V in2 , the positive polarity output is a positive polarity reference voltage, and the negative polarity output is a negative polarity reference voltage.

1줄의 가로줄무늬가 반복적으로 나타나는 불량에서는 상부 게이트 링크라인(123b)과 전기적으로 연결되는 게이트라인(GL)만 보상하면 되므로 제2 및 제4 게이트 라인(GL2, GL4)과 제6 및 제8 게이트 라인(GL6, GL8)에 해당하는 시간에서 출력전압을 보상하면 게이트 신호 왜곡을 보상할 수 있다.Only the gate line GL electrically connected to the upper gate link line 123b needs to be compensated for in the case where one line of the horizontal stripes repeatedly appears so that the second and fourth gate lines GL2 and GL4 and the sixth and eighth Compensating the output voltage at the time corresponding to the gate lines GL6 and GL8 can compensate for the gate signal distortion.

상기 데이터 전압의 출력 파형의 주기는 상기 보상신호(OC)에 의해 변경될 수 있다. 왜곡되는 게이트 신호가 인가되는 게이트 라인의 위치 및 생성 주기에 따라 상기 보상신호(OC)의 주기를 조절하여 게이트 신호의 왜곡을 보상할 수 있다. 결과적으로 화상의 가로줄무늬 문제를 해결할 수 있다.
The period of the output waveform of the data voltage may be changed by the compensation signal OC. The distortion of the gate signal can be compensated by adjusting the period of the compensation signal OC according to the position and generation period of the gate line to which the distorted gate signal is applied. As a result, it is possible to solve the horizontal stripe problem of the image.

10: 기준전압발생부 20: 계조전압발생부
30: 보상부 31: 제1 트랜지스터
33: 제2 트랜지스터 35: 보상저항
101: 기판 103: 표시영역
105: 비표시영역 110: 드라이버
111: 게이트 드라이버 113: 데이터 드라이버
GL: 게이트라인 123: 게이트링크라인
131: 데이터 라인 141: 제1 절연막
143: 제2 절연막
10: reference voltage generator 20: gradation voltage generator
30: compensator 31: first transistor
33: second transistor 35: compensation resistor
101: substrate 103: display area
105: non-display area 110: driver
111: gate driver 113: data driver
GL: gate line 123: gate link line
131: Data line 141: First insulating film
143: second insulating film

Claims (15)

다수의 저항이 직렬로 연결된 기준전압 발생부;
상기 기준전압 발생부와 병렬로 연결되고 다수의 저항이 직렬로 연결된 계조전압 발생부; 및
상기 기준전압 발생부에 직렬로 연결되고 주기적으로 기준전압을 보상하는 보상부를 포함하며,
상기 보상부는 제1트랜지스터, 제2트랜지스터 및 보상 저항을 포함하며,
상기 제1트랜지스터와 상기 제2트랜지스터는 병렬로 연결되며,
상기 제1트랜지스터의 드레인 전극은 보상 저항의 일측단과 연결되며,
상기 제1트랜지스터의 게이트 전극 및 상기 제2트랜지스터의 게이트 전극에는 보상 신호가 인가되며,
상기 보상 신호에 의해 상기 제1트랜지스터가 턴온 및 상기 제2트랜지스터가 턴오프되거나, 또는 상기 보상 신호에 의해 상기 제1트랜지스터가 턴오프 및 상기 제2트랜지스터가 턴온되는 감마생성부.A reference voltage generating unit in which a plurality of resistors are connected in series;
A gradation voltage generator connected in parallel to the reference voltage generator and having a plurality of resistors connected in series; And
And a compensator connected in series to the reference voltage generator and periodically compensating for the reference voltage,
Wherein the compensation unit includes a first transistor, a second transistor, and a compensation resistor,
Wherein the first transistor and the second transistor are connected in parallel,
The drain electrode of the first transistor is connected to one end of the compensation resistor,
A compensation signal is applied to the gate electrode of the first transistor and the gate electrode of the second transistor,
Wherein the first transistor is turned on and the second transistor is turned off by the compensation signal, or the first transistor is turned off and the second transistor is turned on by the compensation signal. 제1항에 있어서,
상기 보상부는 상기 기준전압발생부의 하단에 연결되는 감마생성부.The method according to claim 1,
And the compensator is connected to the lower end of the reference voltage generator. 삭제delete 제1항에 있어서,
상기 제1 및 제2 트랜지스터는 상이한 극성의 트랜지스터인 감마생성부.The method according to claim 1,
Wherein the first and second transistors are transistors of different polarities. 제1항에 있어서,
상기 보상신호는 왜곡된 신호가 인가되는 게이트라인에 대응하는 시간에 대하여 하이 전압이 인가되는 감마생성부.The method according to claim 1,
Wherein the compensation signal is applied with a high voltage for a time corresponding to a gate line to which a distorted signal is applied. 제5항에 있어서,
상기 보상신호는 게이트 라인에 대응하는 시간에 대하여 주기를 가지는 감마생성부.6. The method of claim 5,
Wherein the compensation signal has a period with respect to a time corresponding to a gate line. 제1항에 있어서,
상기 보상저항은 다이오드 타입 트랜지스터인 감마생성부.The method according to claim 1,
Wherein the compensation resistor is a diode type transistor. 게이트 라인과 데이터 라인이 형성되어 화상을 표시하는 표시영역;
상기 표시영역을 둘러싸는 비표시영역;
상기 비표시영역에 형성되어 상기 게이트라인과 게이트 드라이버를 연결하는 게이트 링크라인; 및
상기 데이터 라인에 인가하기 위한 감마전압을 생성하는 감마생성부를 포함하고,
상기 감마생성부는,
다수의 저항이 직렬로 연결된 기준전압 발생부;
상기 기준전압 발생부와 병렬로 연결되고 다수의 저항이 직렬로 연결된 계조전압 발생부; 및
상기 기준전압 발생부에 직렬로 연결되고 주기적으로 기준전압을 보상하는 보상부를 포함하며,
상기 보상부는 제1트랜지스터, 제2트랜지스터 및 보상 저항을 포함하며,
상기 제1트랜지스터와 상기 제2트랜지스터는 병렬로 연결되며,
상기 제1트랜지스터의 드레인 전극은 보상 저항의 일측단과 연결되며,
상기 제1트랜지스터의 게이트 전극 및 상기 제2트랜지스터의 게이트 전극에는 보상 신호가 인가되며,
상기 보상 신호에 의해 상기 제1트랜지스터가 턴온 및 상기 제2트랜지스터가 턴오프되거나, 또는 상기 보상 신호에 의해 상기 제1트랜지스터가 턴오프 및 상기 제2트랜지스터가 턴온되는 액정표시장치.A display region in which a gate line and a data line are formed to display an image;
A non-display area surrounding the display area;
A gate link line formed in the non-display region and connecting the gate line and the gate driver; And
And a gamma generator for generating a gamma voltage to be applied to the data line,
The gamma-
A reference voltage generating unit in which a plurality of resistors are connected in series;
A gradation voltage generator connected in parallel to the reference voltage generator and having a plurality of resistors connected in series; And
And a compensator connected in series to the reference voltage generator and periodically compensating for the reference voltage,
Wherein the compensation unit includes a first transistor, a second transistor, and a compensation resistor,
Wherein the first transistor and the second transistor are connected in parallel,
The drain electrode of the first transistor is connected to one end of the compensation resistor,
A compensation signal is applied to the gate electrode of the first transistor and the gate electrode of the second transistor,
The first transistor is turned on and the second transistor is turned off by the compensation signal, or the first transistor is turned off and the second transistor is turned on by the compensation signal. 제8항에 있어서,
상기 게이트 링크라인은,
절연막의 하부에 형성되는 하부 게이트 링크라인; 및
상기 절연막의 상부에 형성되고 상기 하부 게이트 링크 라인보다 폭이 좁은 상부 게이트 링크라인을 포함하는 액정표시장치.9. The method of claim 8,
The gate link line includes:
A lower gate link line formed under the insulating film; And
And an upper gate link line formed on the insulating film and narrower than the lower gate link line. 제8항에 있어서,
상기 보상부는 상기 기준전압발생부의 하단에 연결되는 액정표시장치.9. The method of claim 8,
And the compensating unit is connected to the lower end of the reference voltage generating unit. 삭제delete 제8항에 있어서,
상기 제1 및 제2 트랜지스터는 상이한 극성의 트랜지스터인 액정표시장치.9. The method of claim 8,
Wherein the first and second transistors are transistors having different polarities. 제9항에 있어서,
상기 보상신호는 상기 상부 게이트 링크라인에 대응하는 시간에 대하여 하이전압이 인가되는 액정표시장치.10. The method of claim 9,
Wherein the compensation signal is applied with a high voltage for a time corresponding to the upper gate link line. 제13항에 있어서,
상기 보상신호는 상기 상부 게이트 링크라인에 대응하는 시간에 대하여 주기를 가지는 액정표시장치.14. The method of claim 13,
Wherein the compensation signal has a period with respect to a time corresponding to the upper gate link line. 제8항에 있어서,
상기 보상저항은 다이오드 타입 트랜지스터인 액정표시장치.9. The method of claim 8,
Wherein the compensation resistor is a diode type transistor.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102050384B1 (en) * 2013-06-28 2019-11-29 엘지디스플레이 주식회사 Flat Display Panel Having Narrow Bezel
CN106782392B (en) * 2016-12-30 2019-08-20 武汉华星光电技术有限公司 A kind of mobile phone drive system and method
CN109243355B (en) * 2018-10-24 2021-04-06 惠科股份有限公司 Gamma voltage correction circuit, method and display device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040061666A (en) * 2002-12-31 2004-07-07 엘지.필립스 엘시디 주식회사 Circuit for Driving Liquid crystal display device
KR20060126052A (en) * 2005-06-03 2006-12-07 엘지.필립스 엘시디 주식회사 A driving circuit of a lquid crystal display device and a method for driving the same
KR20070056859A (en) * 2005-11-30 2007-06-04 삼성에스디아이 주식회사 Data driver and driving method of organic light emitting display using the same
KR20080048267A (en) * 2006-11-28 2008-06-02 엘지디스플레이 주식회사 Driving liquid crystal display and apparatus for driving the same
KR20080105642A (en) * 2007-05-31 2008-12-04 엘지디스플레이 주식회사 Lcd and method of compensating gamma curve of the same
KR20100006035A (en) * 2008-07-08 2010-01-18 엘지디스플레이 주식회사 Gamma reference voltage generation circuit and flat panel display using it
KR20110036456A (en) * 2009-10-01 2011-04-07 엘지디스플레이 주식회사 Liquid crystal display device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040061666A (en) * 2002-12-31 2004-07-07 엘지.필립스 엘시디 주식회사 Circuit for Driving Liquid crystal display device
KR20060126052A (en) * 2005-06-03 2006-12-07 엘지.필립스 엘시디 주식회사 A driving circuit of a lquid crystal display device and a method for driving the same
KR20070056859A (en) * 2005-11-30 2007-06-04 삼성에스디아이 주식회사 Data driver and driving method of organic light emitting display using the same
KR20080048267A (en) * 2006-11-28 2008-06-02 엘지디스플레이 주식회사 Driving liquid crystal display and apparatus for driving the same
KR20080105642A (en) * 2007-05-31 2008-12-04 엘지디스플레이 주식회사 Lcd and method of compensating gamma curve of the same
KR20100006035A (en) * 2008-07-08 2010-01-18 엘지디스플레이 주식회사 Gamma reference voltage generation circuit and flat panel display using it
KR20110036456A (en) * 2009-10-01 2011-04-07 엘지디스플레이 주식회사 Liquid crystal display device

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