KR101871491B1 - 증폭기 회로 및 그 구동 방법 - Google Patents

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최병덕
김종석
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한양대학교 산학협력단
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Abstract

본 발명의 증폭기 회로는 연산 증폭기; 보상 모드에서, 오프셋 전압에 대응하는 상기 연산 증폭기의 출력 신호에 기초하여 상기 오프셋 전압의 극성을 특정 극성으로 전환 또는 유지시키는 오프셋 전압 극성 단일화부; 및 상기 보상 모드에서, 상기 특정 극성이 반전될 때까지 상기 연산 증폭기의 특정 전류 경로의 폭을 점차적으로 증가 또는 감소시키는 오프셋 전압 크기 최소화부를 포함한다.

Description

증폭기 회로 및 그 구동 방법{AMPLIFIER CIRCUIT AND DRIVING METHOD THEREOF}
본 발명은 증폭기 회로 및 그 구동 방법에 관한 것이다.
표시 장치에는 액정 표시 장치(Liquid Crystal Display), 유기 발광 표시 장치(Organic Light Emitting Display) 등이 포함된다. 표시 장치는 복수의 화소(pixel)를 포함하고, 복수의 화소 각각에 데이터 전압이 인가되며, 복수의 화소가 복수의 데이터 전압에 따라 발광함으로써 영상을 표시한다.
이와 같이, 복수의 데이터 전압을 생성하고 복수의 데이터 전압을 복수의 화소에 인가하는 장치를 데이터 드라이버(data driver)라고 한다. 데이터 드라이버는 채널의 개수에 따른 복수의 증폭기를 포함하는데, IC 공정의 특성상 복수의 증폭기가 완전히 동일한 스펙을 갖기는 어려움이 있다.
따라서, 복수의 증폭기는 랜덤한 오프셋 전압을 갖게 되고, 이를 상쇄해주어야 올바른 데이터 전압이 각 화소로 인가될 수 있다.
이를 해소하기 위해서 오토 제로잉(auto zeroing)이 있으나, 이러한 방법을 적용하기 위해서는 추가적인 커패시터가 필요하게 되어, 비용 및 면적이 증가하게 되는 문제점이 있다.
다른 방법으로는 오프셋 에버리징(offset averaging)이 있으나, 이러한 방법을 적용하는 경우 특히 낮은 프레임 주파수에서 인지가능한 플리커(flicker)가 발생하는 문제점이 있다.
한국등록특허공보 제10-1677674호 (2016.11.14)
해결하고자 하는 기술적 과제는 증폭기의 오프셋 전압의 극성을 단일화하고 오프셋 전압의 크기를 감소시킬 수 있는 증폭기 회로 및 그 구동 방법을 제공하는 데 있다.
본 발명의 한 실시예에 따른 증폭기 회로는, 연산 증폭기; 보상 모드에서, 오프셋 전압에 대응하는 상기 연산 증폭기의 출력 신호에 기초하여 상기 오프셋 전압의 극성을 특정 극성으로 전환 또는 유지시키는 오프셋 전압 극성 단일화부; 및 상기 보상 모드에서, 상기 특정 극성이 반전될 때까지 상기 연산 증폭기의 특정 전류 경로의 폭을 점차적으로 증가 또는 감소시키는 오프셋 전압 크기 최소화부를 포함한다.
동작 모드에서, 상기 연산 증폭기는 최종적인 상기 특정 전류 경로의 폭에 기초하여 동작할 수 있다.
상기 증폭기 회로는 상기 보상 모드에서 상기 연산 증폭기의 반전 단자와 비반전 단자를 연결시키고, 상기 동작 모드에서 상기 연산 증폭기의 반전 단자와 출력 단자를 연결시키는 제1 멀티플렉서를 더 포함할 수 있다.
상기 오프셋 전압 극성 단일화부는 상기 연산 증폭기의 반전 단자 또는 비반전 단자의 전류 경로를 전환 또는 유지하도록 제어함으로써, 상기 오프셋 전압의 극성을 상기 특정 극성으로 전환 또는 유지시킬 수 있다.
상기 오프셋 전압 크기 최소화부는 상기 연산 증폭기의 상기 특정 전류 경로에 포함된 복수의 트랜지스터를 온오프 제어함으로써, 상기 특정 전류 경로의 폭을 증가 또는 감소시킬 수 있다.
본 발명의 한 실시예에 따른 증폭기 회로의 구동 방법은, 연산 증폭기를 포함하는 증폭기 회로의 구동 방법으로서, 보상 모드에서, 오프셋 전압에 대응하는 상기 연산 증폭기의 출력 신호에 기초하여 상기 오프셋 전압의 극성을 특정 극성으로 전환 또는 유지시키는 오프셋 전압 극성 단일화 단계; 및 상기 보상 모드에서, 상기 특정 극성이 반전될 때까지 상기 연산 증폭기의 특정 전류 경로의 폭을 점차적으로 증가 또는 감소시키는 오프셋 전압 크기 최소화 단계를 포함한다.
상기 증폭기 회로의 구동 방법은 동작 모드에서, 상기 연산 증폭기는 최종적인 상기 특정 전류 경로의 폭에 기초하여 동작하는 단계를 더 포함할 수 있다.
상기 증폭기 회로의 구동 방법은 상기 보상 모드에서 상기 연산 증폭기의 반전 단자와 비반전 단자를 연결시키는 단계를 더 포함할 수 있다.
상기 증폭기 회로의 구동 방법은 상기 동작 모드에서 상기 연산 증폭기의 반전 단자와 출력 단자를 연결시키는 단계를 더 포함할 수 있다.
상기 증폭기 회로의 구동 방법은, 상기 오프셋 전압 극성 단일화 단계에서, 상기 연산 증폭기의 반전 단자 또는 비반전 단자의 전류 경로를 전환 또는 유지하도록 제어함으로써, 상기 오프셋 전압의 극성을 상기 특정 극성으로 전환 또는 유지시킬 수 있다.
상기 증폭기 회로의 구동 방법은, 상기 오프셋 전압 크기 최소화 단계에서, 상기 연산 증폭기의 상기 특정 전류 경로에 포함된 복수의 트랜지스터를 온오프 제어함으로써, 상기 특정 전류 경로의 폭을 증가 또는 감소시킬 수 있다.
본 발명에 따른 증폭기 회로 및 그 구동 방법은 증폭기의 오프셋 전압의 극성을 단일화하고 오프셋 전압의 크기를 감소시킬 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 데이터 드라이버를 설명하기 위한 도면이다.
도 3은 오프셋 전압을 설명하기 위한 도면이다.
도 4는 종래의 버퍼 증폭기의 채널별 오프셋 전압을 설명하기 위한 도면이다.
도 5는 본 발명의 한 실시예에 따른 버퍼 증폭기의 채널별 오프셋 전압을 설명하기 위한 도면이다.
도 6은 본 발명의 한 실시예에 따른 증폭기 회로를 설명하기 위한 도면이다.
도 7은 예시적으로 구체화된 증폭기 회로를 설명하기 위한 도면이다.
도 8은 도 6의 실시예에 따른 증폭기 회로의 오프셋 전압 극성 단일화 구간을 설명하기 위한 도면이다.
도 9는 오프셋 전압이 0보다 큰 경우, 오프셋 전압 극성 단일화 구간에서의 증폭기 회로의 타이밍 다이어그램이다.
도 10은 오프셋 전압이 0보다 작은 경우, 오프셋 전압 극성 단일화 구간에서의 증폭기 회로의 타이밍 다이어그램이다.
도 11은 증폭기 회로의 오프셋 전압 크기 최소화 구간을 설명하기 위한 도면이다.
도 12는 오프셋 전압 크기 최소화 구간에서의 증폭기 회로의 타이밍 다이어그램이다.
도 13은 오프셋 보상 후 동작 구간에서의 증폭기 회로를 설명하기 위한 도면이다.
도 14는 본 발명의 한 실시예에 따른 연산 증폭기를 설명하기 위한 도면이다.
도 15는 본 발명의 한 실시예에 따른 연산 증폭기를 트리밍하는 제1 과정을 설명하기 위한 도면이다.
도 16은 본 발명의 한 실시예에 따른 연산 증폭기를 트리밍하는 제2 과정을 설명하기 위한 도면이다.
도 17은 본 발명의 한 실시예에 따른 연산 증폭기를 트리밍하는 제3 과정을 설명하기 위한 도면이다.
도 18은 본 발명의 한 실시예에 따른 연산 증폭기를 트리밍하는 제4 과정을 설명하기 위한 도면이다.
도 19는 본 발명의 한 실시예에 따른 연산 증폭기를 트리밍하는 제5 과정을 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1을 참조하면 본 발명의 한 실시예에 따른 표시 장치(9)는 타이밍 컨트롤러(10), 데이터 드라이버(20), 게이트 드라이버(30), 및 표시부(40)를 포함한다.
타이밍 컨트롤러(timing controller)(10)는 외부 입력 신호를 이용하여 게이트 제어 신호, 데이터 제어 신호, 및 데이터 영상 신호를 생성할 수 있다. 타이밍 컨트롤러(10)는 외부의 그래픽 제어부(graphic controller) 등으로부터 외부 입력 신호를 입력받는다. 외부 입력 신호는 입력 영상 신호 및 입력 제어 신호를 포함할 수 있다.
입력 영상 신호는 각 화소의 휘도 정보를 포함하고, 휘도는 미리 정해진 개수, 예를 들면 1024, 512, 256, 128 또는 64 개의 계조(gray)에 대응될 수 있다. 예를 들어, 입력 영상 신호는 적색, 녹색 및 청색 별로 존재할 수 있다. 입력 영상 신호는 입력 제어 신호를 참조하여 표시 장치(9)의 사양(specification)에 적합한 데이터 영상 신호로 변환될 수 있다. 표시 장치(9)의 사양이란 화소 해상도(pixel resolution), 데이터 드라이버의 개수, 표시 가능한 계조 개수 등을 포함할 수 있다. 예를 들어, 도 1의 표시 장치(9)는 1 개의 데이터 드라이버(20) 및 m 행 n 열의 복수의 화소(PX11, PX12, PX13, ... PX1n, PX21, PX22, PX23, ... PX2n, PX31, PX32, PX33, ... PX3n, ... PXm1, PXm2, PXm3, ... PXmn)를 포함한다. 다른 실시 예에서 표시 장치는 복수의 데이터 드라이버를 포함할 수도 있다.
입력 제어 신호는 수직 동기 신호, 수평 동기 신호, 메인 클록 신호, 데이터 인에이블 신호 등을 포함할 수 있다. 입력 제어 신호는 데이터 제어 신호 및 게이트 제어 신호로 변환될 수 있다. 게이트 제어 신호는 게이트 신호의 주사 시작을 지시하는 주사 시작 신호와 게이트 온 전압의 출력 주기를 제어하는 적어도 하나의 게이트 클록 신호를 포함할 수 있다. 데이터 제어 신호는 한 화소행에 대한 영상 신호의 전송 시작을 알리는 수평 동기 신호, 복수의 데이터 선에 복수의 데이터 전압을 인가하라는 데이터 로드 신호, 및 데이터 클록 신호 등을 포함할 수 있다. 표시 장치(9)가 액정 표시 장치인 경우, 데이터 제어 신호는 공통 전압에 대한 데이터 전압의 극성을 프레임, 화소행, 또는 화소열마다 반전시키는 반전 신호를 더 포함할 수 있다.
데이터 드라이버(20)는 수신된 데이터 제어 신호 및 데이터 영상 신호를 이용하여 각 채널에 대한 데이터 전압(D1, D2, D3, ... Dn)을 생성할 수 있다. 생성된 복수의 데이터 전압은 대응하는 복수의 데이터 라인 각각에 인가된다.
게이트 드라이버(30)는 타이밍 컨트롤러(10)로부터 게이트 제어 신호를 수신한다. 게이트 드라이버(30)는 복수의 게이트 라인(G1, G2, G3, ... Gm)을 통해서 복수의 화소행의 온오프를 제어하여 데이터 드라이버(20)로부터 인가된 화소행 단위의 복수의 데이터 전압이 대응하는 화소행에 기입되도록 제어한다.
표시부(40)는 대략 행렬 형태(matrix)로 배열된 복수의 화소(PX11, PX12, PX13, ... PX1n, PX21, PX22, PX23, ... PX2n, PX31, PX32, PX33, ... PX3n, ... PXm1, PXm2, PXm3, ... PXmn)를 포함할 수 있다. 각 화소는 색 표시를 구현하기 위해서 기본색(primary color) 중 하나를 표시하거나(공간 분할) 각 화소가 시간에 따라 번갈아 기본색을 표시하여(시간 분할) 이들 기본색의 공간적, 시간적 합으로 원하는 색상이 인식되도록 할 수 있다. 기본색은 적색, 녹색, 청색 등의 삼원색 중 하나이거나, 황색(yellow), 청록색(cyan), 자홍색(magenta) 등의 삼원색 중 하나일 수 있다. 서로 다른 기본색을 표시하는 인접하는 복수의 화소는 함께 하나의 세트(이하, 도트)를 이룰 수 있으며, 하나의 도트(dot)는 백색의 영상을 표시할 수도 있다.
각각의 화소는 적어도 하나의 데이터 라인과 적어도 하나의 게이트 라인에 연결되어 있는 적어도 하나의 트랜지스터를 포함할 수 있다. 이러한 트랜지스터의 제어 전극에 게이트 라인이 연결되고, 트랜지스터가 온 상태(ON state)가 되는 경우, 데이터 라인에 인가된 데이터 전압이 도통된 트랜지스터를 통해서 해당 화소로 인가된다.
도 1에서는 본 발명의 한 실시예에 따른 데이터 드라이버(20)의 기능과 역할을 설명하기 위해 예시적인 표시 장치(9)의 구성을 설명하였지만, 적용 제품에 따라 표시 장치(9)의 구체적인 구성은 변형가능하다.
도 2는 본 발명의 한 실시예에 따른 데이터 드라이버를 설명하기 위한 도면이다.
도 2를 참조하면 본 발명의 한 실시예에 따른 데이터 드라이버(20)는 쉬프트 레지스터(21), 샘플링 래치(22), 홀딩 래치(23), 레벨 쉬프터(24), 디지털 아날로그 컨버터(25), 및 버퍼 증폭기(26)를 포함한다.
쉬프트 레지스터(shift register)(21)는 수평 동기 신호(HSYNC) 및 데이터 클록 신호(CLK)를 입력받아, 수평 동기 신호(HSYNC)를 데이터 클록 신호(CLK)를 기준으로 쉬프트시키면서 순차적으로 샘플링 펄스를 생성할 수 있다.
샘플링 래치(sampling latch)(22)는 쉬프트 레지스터(21)에서 생성된 샘플링 펄스에 대응하여 데이터 영상 신호(DATA)를 순차적으로 샘플링하여 저장할 수 있다.
홀딩 래치(holding latch)(23)는 데이터 로드 신호(LOAD)에 따라 샘플링 래치(22)에 저장된 한 화소행에 대한 데이터들을 동시에 입력받아 저장할 수 있다.
레벨 쉬프터(level shifter)(24)는 한 화소행에 대한 데이터들의 전압을 오프셋시켜 후단의 디지털 아날로그 컨버터(25)에서 처리가능한 전압 레벨로 만들 수 있다.
디지털 아날로그 컨버터(digital to analog converter)(25)는 입력받은 한 화소행에 대한 디지털 신호를 아날로그 신호로 변환할 수 있다. 예를 들어, 디지털 아날로그 컨버터(25)는 감마 전압 생성부(미도시)로부터 생성된 아날로그 신호 중 디지털 신호에 대응하는 아날로그 신호를 선택할 수 있다.
버퍼 증폭기(buffer amplifier)(26)는 입력받은 아날로그 신호를 각 채널에 대응하는 데이터 라인으로 데이터 전압(D1, D2, D3, ... Dn)을 인가할 수 있으며, 데이터 라인과 데이터 드라이버(20) 사이에서 버퍼 역할을 수행한다.
도 2에서는 본 발명의 한 실시예에 따른 버퍼 증폭기(26)의 기능과 역할을 설명하기 위해 예시적인 데이터 드라이버(20)의 구성을 설명하였지만, 적용 제품에 따라 데이터 드라이버(20)의 구체적인 구성은 변형가능하다.
도 3은 오프셋 전압을 설명하기 위한 도면이다.
도 3의 좌측을 참조하면, 연산 증폭기가 이상적인 경우에는 비반전 단자 전압(VP)과 반전 단자 전압(VN)이 동일하면 게인 값(AO)과 무관하게 출력 전압(VO)이 0으로 출력된다(수학식 1 참조).
[수학식 1]
VO=(VP-VN)AO
도 3의 우측을 참조하면, 실제 연산 증폭기는 공정 오차를 갖게 되고, 내부 전류 경로의 폭, 일반적으로 트랜지스터의 채널 폭에 오차가 생기는 경우 수학식 1을 만족하지 않는 경우가 발생한다(수학식 2 참조).
[수학식 2]
VO=(VP+VOS-VN)AO
즉, 비반전 단자 전압(VP)과 반전 단자 전압(VN)이 동일한 경우에도 오프셋 전압(VOS)이 게인 값(AO)과 곱해져 출력 전압(VO)으로 나타나게 된다. 따라서, 오프셋 전압(VOS)은 출력 전압(VO)을 0으로 만들기 위한 연산 증폭기의 입력 전압의 차이(VN-VP)라고 할 수 있다.
도 4는 종래의 버퍼 증폭기의 채널별 오프셋 전압을 설명하기 위한 도면이다.
도 4를 참조하면 종래의 버퍼 증폭기를 이용하는 경우 채널 1, 채널 3, 채널 4, 채널 5의 오프셋 전압(VOS1, VOS3, VOS4, VOS5)은 양극성이고, 채널 2, 채널 6의 오프셋 전압(VOS2, VOS6)은 음극성으로서, 오프셋 전압의 극성이 단일화되지 않는 문제점이 있다. 또한 각각의 오프셋 전압의 크기가 서로 다른 문제점이 있다.
도 5는 본 발명의 한 실시예에 따른 버퍼 증폭기의 채널별 오프셋 전압을 설명하기 위한 도면이다.
도 5를 참조하면 본 발명의 한 실시예에 따른 버퍼 증폭기를 이용하는 경우, 오프셋 전압 극성 단일화 및 오프셋 전압 크기 최소화가 실현됨을 확인할 수 있다. 또한 버퍼 증폭기에 포함된 모든 복수의 증폭기 회로에 대해서 오프셋이 동시에 보정될 수 있으므로, 테스트 시간 및 비용이 감소할 수 있는 장점이 있다.
본 실시예에서는 오프셋 전압 극성이 양극성이 되도록 단일화시켰지만, 적용 제품에 따라 음극성이 되도록 단일화시킬 수도 있다.
도 5와 같은 효과를 발휘하기 위한 구체적인 회로 구성에 대해서는 도 6 이하를 참조하여 후술한다.
도 6은 본 발명의 한 실시예에 따른 증폭기 회로를 설명하기 위한 도면이다.
도 6을 참조하면 본 발명의 한 실시예에 따른 증폭기 회로(26ub)는 연산 증폭기(100b), 오프셋 전압 극성 단일화부(400b), 및 오프셋 전압 크기 최소화부(300b)를 포함한다.
본 실시예에 따른 증폭기 회로(26ub)는 오프셋 전압을 보상하는 보상 모드 및 버퍼 증폭기로 동작하는 동작 모드 중 하나의 모드로 동작할 수 있다.
우선, 보상 모드에 대해서 먼저 설명한다.
오프셋 전압 극성 단일화부(400b)는 보상 모드에서, 오프셋 전압에 대응하는 연산 증폭기(100b)의 출력 신호(VO)에 기초하여 오프셋 전압의 극성을 특정 극성으로 전환 또는 유지시킬 수 있다.
예를 들어, 보상 모드에선 연산 증폭기(100b)의 비반전 단자 및 반전 단자가 서로 연결될 수 있으며, 연산 증폭기(100b)의 게인 값은 충분히 크기 때문에 출력 신호(VO)는 오프셋 전압의 극성에 따라 고전압 또는 저전압으로 나타나게 된다. 예를 들어, 오프셋 전압이 음극성인 경우, 출력 신호(VO)는 저전압으로 나타날 수 있고, 오프셋 전압이 양극성인 경우 출력 신호(VO)는 고전압으로 나타날 수 있다. 따라서, 본 실시예에서는 출력 신호(VO)에 기초하여 오프셋 전압의 극성을 판단할 수 있다.
예를 들어, 오프셋 전압 극성 단일화부(400b)는 특정 극성이 음극성으로 미리 정해진 경우, 출력 신호(VO)가 고전압인 경우 오프셋 전압을 음극성으로 전환시키고, 출력 신호(VO)가 저전압인 경우 오프셋 전압을 음극성으로 유지시킬 수 있다. 다른 예를 들어, 오프셋 전압 극성 단일화부(400b)는 특정 극성이 양극성으로 미리 정해진 경우, 출력 신호(VO)가 저전압인 경우 오프셋 전압을 양극성으로 전환시키고, 출력 신호(VO)가 고전압인 경우 오프셋 전압을 양극성으로 유지시킬 수 있다. 이하에서는 특정 극성이 음극성으로 미리 정해진 경우를 예로 들어 설명한다.
예를 들어, 오프셋 전압 극성 단일화부(400b)는 연산 증폭기(100b)의 반전 단자 및 비반전 단자의 전류 경로를 전환 또는 유지하도록 제어함으로써, 오프셋 전압의 극성을 특정 극성으로 전환 또는 유지시킬 수 있다. 오프셋 전압은 반전 단자의 전류 경로 폭 및 비반전 단자의 전류 경로 폭의 차이 때문에 발생할 수 있다. 구체적으로는 각각의 전류 경로에 위치한 트랜지스터의 채널 폭의 차이 때문에 발생할 수 있다.
예를 들어, 비반전 단자에 연결된 트랜지스터의 채널 폭이 반전 단자에 연결된 트랜지스터의 채널 폭보다 크다면 오프셋 전압이 양극성일 것이고, 이때 반전 단자 및 비반전 단자가 연결되는 트랜지스터를 서로 전환한다면 오프셋 전압은 음극성으로 전환될 것이다. 또한 예를 들어, 비반전 단자에 연결된 트랜지스터의 채널 폭이 반전 단자에 연결된 트랜지스터의 채널 폭보다 작다면 오프셋 전압이 음극성일 것이고, 이때 반전 단자 및 비반전 단자가 연결되는 트랜지스터를 유지한다면 오프셋 전압은 음극성으로 유지될 것이다.
따라서, 본 실시예의 오프셋 전압 극성 단일화부(400b)는 연산 증폭기(100b)의 오프셋 전압의 극성을 특정 극성으로 단일화할 수 있다.
오프셋 전압 크기 최소화부(300b)는 오프셋 전압 극성 단일화부(400b)를 통해서 오프셋 전압의 극성이 특정 극성으로 단일화된 이후에 동작할 수 있다.
오프셋 전압 크기 최소화부(300b)는 보상 모드에서, 특정 극성이 반전될 때까지 연산 증폭기(100b)의 특정 전류 경로의 폭을 점차적으로 증가 또는 감소시킬 수 있다.
오프셋 전압의 특정 극성이 반전됨을 검출하는 것은 출력 신호(VO)의 전압 레벨이 전환되는 것을 검출함으로써 수행될 수 있다. 예를 들어, 특정 극성이 음극성인 경우 출력 신호(VO)는 저전압으로 출력되고 있을 것이다. 따라서 출력 신호(VO)가 고전압으로 출력되는 순간 오프셋 전압의 특정 극성이 양극성으로 반전되었음을 검출할 수 있다.
오프셋 전압 크기 최소화부(300b)는 오프셋 전압의 크기가 작아지는 방향으로 연산 증폭기(100b)의 특정 전류 경로의 폭을 점차적으로 증가 또는 감소시킨다. 이러한 과정은, 예를 들어, 연산 증폭기(100b)의 특정 전류 경로에 포함된 복수의 트랜지스터를 온오프 제어함으로써 수행될 수 있다.
다음으로 동작 모드에 대해서 설명한다.
도 1 및 2를 참조하면 데이터 드라이버(20)는 n 개 채널에 대응하는 n 개의 데이터 라인으로 대응하는 데이터 전압을 출력한다. 본 실시예의 증폭기 회로(26ub)는 임의의 한 채널에 대응하여 버퍼 증폭기(26) 내부에 위치할 수 있으며, 버퍼 증폭기(26)는 n 개 채널 개수에 대응하는 n 개의 증폭기 회로(26ub)를 포함할 수 있다.
n 개의 증폭기 회로(26ub)는 전술한 보상 모드를 통해서, 오프셋 전압의 극성 통일화 및 크기 최소화를 달성할 수 있는 특정 전류 경로의 폭을 갖도록 조절된 상태이다. 따라서, 동작 모드에서, 각 연산 증폭기는 최종적인 특정 전류 경로의 폭에 기초하여 동작할 수 있다.
도 7은 예시적으로 구체화된 증폭기 회로를 설명하기 위한 도면이다.
도 7을 참조하면 본 실시예에 따른 증폭기 회로(26u)는 연산 증폭기(100), 제1 멀티플렉서(200), 트리밍 로직(300), 및 래치(400)를 포함한다. 도 6의 연산 증폭기(100b)는 연산 증폭기(100)로 구체화되고, 도 6의 오프셋 전압 극성 단일화부(400b)는 래치(400)로 구체화되고, 도 6의 오프셋 전압 크기 최소화부(300b)는 트리밍 로직(300)으로 구체화될 수 있다. 당업자라면 도 7 이외에도 도 6의 증폭기 회로(26ub)의 기능을 수행할 수 있도록 다양한 실시예를 만들어낼 수 있을 것이다.
연산 증폭기(operational amplifier)(100)는 비반전 단자에 입력 신호(VIN)가 입력될 수 있다. 연산 증폭기(100)는 비반전 단자에 입력된 값과 반전 단자에 입력된 값의 차이에 대응하는 값을 출력 신호(VO)로서 출력한다. 본 실시예에 따른 연산 증폭기(100)는 트리밍 신호(TRM) 및 극성 신호(POL)를 더 입력받을 수 있다. 트리밍 신호(TRM) 및 극성 신호(POL)를 이용하는 상세한 회로 구성은 도 11 이하를 참조하여 설명한다.
제1 멀티플렉서(multiplexer)(200)는 보상 모드에서 연산 증폭기(100)의 반전 단자와 비반전 단자를 연결시키고, 동작 모드에서 연산 증폭기(100)의 반전 단자와 출력 단자를 연결시킬 수 있다.
예를 들어, 제1 멀티플렉서(200)는 선택 신호(SEL)에 따라 입력 신호(VIN) 및 연산 증폭기(100)의 출력 신호(VO) 중 하나를 연산 증폭기(100)의 반전 단자로 출력할 수 있다. 제1 멀티플렉서(200)는 2 개의 스위치를 포함할 수 있는데, 각각의 스위치는 선택 신호(SEL)에 따라 온(ON) 제어되고 입력 신호(VIN) 및 반전 단자를 연결하는 스위치 및 반전 선택 신호(SELB)에 따라 온되고 반전 단자와 출력 신호(VO)를 연결하는 스위치일 수 있다.
트리밍 로직(trimming logic)(300)은 연산 증폭기(100)의 비반전 단자 또는 반전 단자의 전류 경로 폭을 결정하는 트리밍 신호(TRM)를 출력할 수 있다. 전류 경로 폭은 연산 증폭기(100)에 포함된 트리밍 유닛에 의해 조정될 수 있는데, 이에 대한 상세한 회로 구성은 도 11 이하를 참조하여 설명한다. 트리밍 로직(300)은 출력 신호(VO)에 의해 트리거될 수 있으며, 인에이블 신호(EN) 및 비트열 신호(CAL)를 더 입력받을 수 있다.
래치(latch)(400)는 연산 증폭기(100)의 비반전 단자 또는 반전 단자의 전류 경로를 결정하는 극성 신호(POL)를 출력한다. 래치(400)는 극성 샘플링 펄스(SP)에 의해 트리거될 수 있다.
도 8은 본 발명의 한 실시예에 따른 증폭기 회로의 오프셋 전압 극성 단일화 구간을 설명하기 위한 도면이고, 도 9는 오프셋 전압이 0보다 큰 경우, 오프셋 전압 극성 단일화 구간에서의 증폭기 회로의 타이밍 다이어그램이다.
도 8 및 9를 참조하면, 오프셋 전압 극성 단일화 구간에서, 인에이블 신호(EN)가 0이므로 트리밍 로직(300)은 동작하지 않는다. 또한 선택 신호(SEL)가 1이므로 제1 멀티플렉서(200)는 입력 신호(VIN)를 연산 증폭기(100)의 반전 단자로 출력한다. 극성 신호(POL)의 초기 값은 0일 수 있다.
먼저, 도 8 및 9를 참조하여 오프셋 전압(VOS)이 0보다 큰 경우를 설명한다.
연산 증폭기(100)는 오픈 루프(open loop) 상태에서 비교기처럼 동작하게 된다. 연산 증폭기(100)의 게인(gain)은 매우 크기 때문에, 오프셋 전압(VOS)이 0보다 큰 경우 오프셋 전압(VOS)이 증폭되어 출력 신호(VO)는 1(고전압 값)이 출력될 수 있다.
극성 샘플링 펄스(SP)가 발생하는 경우, 래치(400)는 연산 증폭기(100)의 출력 신호(VO)를 래칭하여 극성 신호(POL)로서 출력함으로써 연산 증폭기(100)의 오프셋 전압(VOS)의 극성을 특정 극성으로 전환 또는 유지한다. 본 실시예에서는 특정 극성이 음극성이며, 도 8 및 9와 같이 오프셋 전압(VOS)이 0보다 큰 경우에는 양극성인 오프셋 전압(VOS)의 극성을 음극성으로 전환한다. 이 경우, 출력 신호(VO)는 오프셋 전압(VOS)을 증폭하므로 0(저전압 값)이 된다.
도 10은 오프셋 전압이 0보다 작은 경우, 오프셋 전압 극성 단일화 구간에서의 증폭기 회로의 타이밍 다이어그램이다.
도 8 및 10을 참조하면, 오프셋 전압 극성 단일화 구간에서, 인에이블 신호(EN)가 0이므로 트리밍 로직(300)은 동작하지 않는다. 또한 선택 신호(SEL)가 1이므로 제1 멀티플렉서(200)는 입력 신호(VIN)를 연산 증폭기(100)의 반전 단자로 출력한다. 극성 신호(POL)의 초기 값은 0일 수 있다.
도 8 및 10을 참조하여 오프셋 전압(VOS)이 0보다 작은 경우를 설명한다.
연산 증폭기(100)는 오픈 루프 상태에서 비교기처럼 동작하게 된다. 연산 증폭기(100)의 게인은 매우 크기 때문에, 오프셋 전압(VOS)이 0보다 작은 경우 오프셋 전압이 증폭되어 출력 신호(VO)는 0(저전압 값)이 출력될 수 있다.
극성 샘플링 펄스(SP)가 발생하는 경우, 래치(400)는 연산 증폭기(100)의 출력 신호(VO)를 래칭하여 극성 신호(POL)로서 출력함으로써 연산 증폭기(100)의 오프셋 전압(VOS)의 극성을 특정 극성으로 전환 또는 유지한다. 본 실시예에서는 특정 극성이 음극성이며, 도 8 및 10과 같이 오프셋 전압(VOS)이 0보다 작은 경우에는 음극성인 오프셋 전압의 극성을 음극성으로 유지한다. 이 경우, 출력 신호(VO)는 오프셋 전압(VOS)을 증폭하므로 0(저전압 값)이 된다.
따라서, 도 8, 9 및 10을 참조하면, 버퍼 증폭기(26)에 포함된 모든 증폭기 회로에 대해서 오프셋 전압(VOS)의 극성을 단일화할 수 있다. 본 실시예에 의하면 오프셋 전압 극성 단일화 과정을 통해 모든 증폭기 회로의 오프셋 전압(VOS)의 극성이 음극성으로 단일화되었으며, 후술하는 오프셋 전압 크기 최소화 과정에 따라 최종적으로는 오프셋 전압(VOS)의 극성이 양극성으로 단일화되게 된다.
다른 구현 실시예에서는, 반대로, 오프셋 전압(VOS)의 극성이 최종적으로 음극성이 되도록 단일화될 수도 있다.
도 11은 증폭기 회로의 오프셋 전압 크기 최소화 구간을 설명하기 위한 도면이고, 도 12는 오프셋 전압 크기 최소화 구간에서의 증폭기 회로의 타이밍 다이어그램이다.
오프셋 전압 크기 최소화 구간에서, 트리밍 로직(300)은 특정 전류 경로의 폭을 점차적으로 증가 또는 감소시키도록 트리밍 신호(TRM)를 출력하고, 연산 증폭기(100)의 출력 신호(VO)가 0으로부터 1로 전환되는 때의 트리밍 신호(TRM)를 유지할 수 있다.
본 실시예에서는 모든 오프셋 전압(VOS)이 현재 시점에서 음극성으로 단일화되어 있으므로, 트리밍 로직(300)은 특정 전류 경로의 폭을 점차적으로 증가시키도록 트리밍 신호(TRM)를 출력하고, 연산 증폭기(100)의 출력 신호(VO)가 0으로부터 1로 전환되는 때의 트리밍 신호(TRM)를 유지할 수 있다.
도 11 및 12를 참조하면, 인에이블 신호(EN)가 1이므로 트리밍 로직(300)이 동작하며, 비트열 신호(CAL)에 대응하도록 특정 전류 경로의 폭이 점차적으로 조정되며 오프셋 전압(VOS)의 절대 값이 점점 작아진다. 연산 증폭기(100)의 출력 신호(VO)가 1로 전환되는 때의 트리밍 신호(TRM)는 비트열 [100]이므로, 이후에는 비트열 신호(CAL)와 무관하게 비트열 [100]으로 트리밍 신호(TRM)가 유지된다.
따라서 본 실시예에 따른 모든 증폭기 회로의 오프셋 전압(VOS)의 극성은 최종적으로 양극성으로 단일화됨과 동시에, 오프셋 전압(VOS)의 크기가 최소화된다.
본 실시예에서는 오프셋 전압 극성 단일화의 결과가 음극성인 경우를 예로 들어 트리밍 로직(300)은 특정 전류 경로의 폭을 점차적으로 증가시킨다. 하지만 다른 실시예에서, 오프셋 전압 극성 단일화의 결과가 양극성인 경우에 트리밍 로직(300)은 특정 전류 경로의 폭을 점차적으로 감소시킬 수 있다.
도 13은 오프셋 보상 후 동작 구간에서의 증폭기 회로를 설명하기 위한 도면이다.
도 13을 참조하면, 오프셋 보상 후 동작 구간에서, 제1 멀티플렉서(200)는 연산 증폭기(100)의 출력 신호(VO)를 연산 증폭기(100)의 반전 단자로 출력하고, 극성 신호(POL)와 트리밍 신호(TRM)는 유지될 수 있다. 따라서 증폭기 회로(26u)는 대응하는 채널에 대해서 게인 값 1을 갖는 버퍼 증폭기의 역할을 수행할 수 있다.
도 14는 본 발명의 한 실시예에 따른 연산 증폭기를 설명하기 위한 도면이다.
도 14를 참조하면 본 발명의 한 실시예에 따른 연산 증폭기(100)는 트리밍 유닛(110), 제2 멀티플렉서(120), 제3 멀티플렉서(130), 제4 멀티플렉서(140), 복수의 트랜지스터(M1, M2, M3, M4, M5, M6, M7), 및 복수의 스위치(S1, S2, S3, S4)를 포함할 수 있다.
트리밍 유닛(110)은 각각이 직렬로 연결된 트리밍 트랜지스터 및 트리밍 스위치를 포함하는 복수의 암(arm)을 포함하고, 복수의 암은 제3 스위치(S3) 및 제4 스위치(S4)의 상태에 따라 제1 트랜지스터(M1) 또는 제2 트랜지스터(M2)와 병렬로 연결될 수 있다. 트리밍 유닛(110)은 전술한 특정 전류 경로에 대응할 수 있다. 트리밍 스위치의 온오프가 제어됨에 따라 특정 전류 경로의 폭이 조절될 수 있다.
트리밍 트랜지스터(N0, N1, N2)의 게이트 단자는 제4 멀티플렉서(140)의 출력 단자와 연결될 수 있고, 트리밍 스위치는 트리밍 신호(TRM)에 따라 온오프(ON-OFF)될 수 있다.
도 14를 참조하면 본 실시예의 트리밍 유닛(110)은 3 개의 암을 포함하고 있으며, 왼쪽 암은 트리밍 트랜지스터(N2) 및 트리밍 신호(TRM)의 세 번째 비트에 따라 온오프 제어되는 스위치를 포함하고, 중간 암은 트리밍 트랜지스터(N1) 및 트리밍 신호(TRM)의 두 번째 비트에 따라 온오프 제어되는 스위치를 포함하고, 오른쪽 암은 트리밍 트랜지스터(N0) 및 트리밍 신호(TRM)의 첫 번째 비트에 따라 온오프 제어되는 스위치를 포함한다. 본 실시예에서는 트리밍 신호(TRM)가 3 비트 신호에 해당하는 경우를 예로 들어 트리밍 유닛(110)이 설계되어 있으며, 다른 실시예에서 트리밍 신호(TRM)의 비트 수에 따라 그에 대응하는 복수의 암을 갖도록 트리밍 유닛(110)이 재설계될 수 있다.
제2 멀티플렉서(120)는 비반전 단자 및 반전 단자의 출력 중 하나를 제1 트랜지스터(M1)로 출력할 수 있다. 한 실시예에서, 극성 신호(POL)가 온 레벨일 때 비반전 단자의 출력이 제1 트랜지스터(M1)의 게이트 단자에 인가될 수 있다. 또한, 반전 극성 신호(POLB)가 온 레벨일 때 반전 단자의 출력이 제1 트랜지스터(M1)의 게이트 단자에 인가될 수 있다.
제4 멀티플렉서(140)는 노드(N) 또는 노드(P)를 트리밍 트랜지스터(N0, N1, N2)의 게이트 단자에 연결할 수 있다. 한 실시예에서, 극성 신호(POL)가 온 레벨일 때 노드(N)를 트리밍 트랜지스터(N0, N1, N2)의 게이트 단자에 연결할 수 있다. 또한, 반전 극성 신호(POLB)가 온 레벨일 때 노드(P)를 트리밍 트랜지스터(N0, N1, N2)의 게이트 단자에 연결할 수 있다.
순차적인 전류 경로 폭의 조정에 대해서는 도 14 내지 18을 참조하여 후술한다.
제3 멀티플렉서(130)는 비반전 단자 및 반전 단자의 출력 중 하나를 제2 트랜지스터(M2)로 출력할 수 있다. 한 실시예에서, 극성 신호(POL)가 온 레벨일 때 반전 단자의 출력이 제2 트랜지스터(M2)의 게이트 단자에 인가될 수 있다. 또한, 반전 극성 신호(POLB)가 온 레벨일 때 비반전 단자의 출력이 제2 트랜지스터(M2)의 게이트 단자에 인가될 수 있다.
제3 트랜지스터(M3)는 일단이 제1 전원 전압(VDD)에 연결되고, 타단이 제1 트랜지스터(M1)의 타단에 연결될 수 있다.
제4 트랜지스터(M4)는 일단이 제1 전원 전압(VDD)에 연결되고, 타단이 제2 트랜지스터(M2)의 타단에 연결되고, 게이트 단자가 제3 트랜지스터(M3)의 게이트 단자에 연결될 수 있다.
제1 스위치(S1)는 일단이 제4 트랜지스터(M4)의 게이트 단자와 연결되고, 타단이 제4 트랜지스터(M4)의 타단과 연결될 수 있다.
제2 스위치(S2)는 일단이 제3 트랜지스터(M3)의 게이트 단자와 연결되고, 타단이 제3 트랜지스터(M3)의 타단과 연결될 수 있다.
제5 트랜지스터(M5)는 일단이 제1 전원 전압(VDD)에 연결되고, 타단이 연산 증폭기(100)의 출력단과 연결될 수 있다.
제3 스위치(S3)는 일단이 제1 트랜지스터(M1)의 타단에 연결되고, 타단이 트리밍 유닛(110)의 일단에 연결될 수 있다.
제4 스위치(S4)는 일단이 제2 트랜지스터(M2)의 타단에 연결되고, 타단이 트리밍 유닛(110)의 일단에 연결될 수 있다.
극성 신호(POL)가 온 레벨일 때 제1 스위치(S1) 및 제3 스위치(S3)가 온(ON)되고, 반전 극성 신호(POLB)가 온 레벨일 때 제2 스위치(S2) 및 제4 스위치(S4)가 온될 수 있다.
제6 트랜지스터(M6)는 일단이 제2 전원 전압과 연결되고, 타단이 제1 트랜지스터(M1)의 일단과 연결될 수 있다. 제7 트랜지스터(M7)는 일단이 제2 전원 전압과 연결되고, 타단이 연산 증폭기(100)의 출력단과 연결될 수 있다. 제6 및 제7 트랜지스터(M6, M7)는 바이어스 전압(VB)에 의해 도통이 제어될 수 있다.
도 15는 본 발명의 한 실시예에 따른 연산 증폭기를 트리밍하는 제1 과정을 설명하기 위한 도면이고, 도 16은 본 발명의 한 실시예에 따른 연산 증폭기를 트리밍하는 제2 과정을 설명하기 위한 도면이고, 도 17은 본 발명의 한 실시예에 따른 연산 증폭기를 트리밍하는 제3 과정을 설명하기 위한 도면이고, 도 18은 본 발명의 한 실시예에 따른 연산 증폭기를 트리밍하는 제4 과정을 설명하기 위한 도면이고, 도 19는 본 발명의 한 실시예에 따른 연산 증폭기를 트리밍하는 제5 과정을 설명하기 위한 도면이다.
도 15 내지 19는, 도 12의 오프셋 전압 크기 최소화 구간의 각 시간 구간에 대해서 연산 증폭기(100)의 동작을 설명하기 위한 도면이다.
먼저, 연산 증폭기(100)는 앞선 오프셋 전압 극성 단일화 구간의 동작에 따라 오프셋 전압(VOS)이 음극성이고, 출력 신호(VO)가 0으로 되어 있다. 극성 신호(POL)가 온 레벨임에 따라 제3 스위치(S3)가 제1 트랜지스터(M1)와 트리밍 유닛(110)을 병렬로 연결한다.
한 실시예에 따라, 트리밍 트랜지스터(N0)는 채널 폭(channel width)이 1um인 트랜지스터일 수 있다. 트리밍 트랜지스터(N1)는 채널 폭이 1um인 2 개의 트랜지스터가 병렬로 연결된 형태이거나, 채널 폭이 2um인 단일 트랜지스터일 수 있다. 트리밍 트랜지스터(N2)는 채널 폭이 1um인 4 개의 트랜지스터가 병렬로 연결된 형태이거나, 채널 폭이 4um인 단일 트랜지스터일 수 있다.
도 15 내지 19를 참조하면, 트리밍 신호(TRM)에 따라 조정된 특정 전류 경로의 폭에 따라 오프셋 전압(VOS)이 0에 가까워짐을 확인할 수 있다. 즉, 본 실시예에서 제1 트랜지스터(M1)의 채널 폭이 6.5um로써 제2 트랜지스터(M2)의 채널 폭 10um보다 작았기에 오프셋 전압(VOS)은 음극성이었으나, 트리밍 유닛(110)에 의해 특정 전류 경로의 폭이 점차 넓혀짐에 따라 제1 트랜지스터(M1)의 채널 폭이 병렬적으로 보완되고 있다. 도 19를 참조하면 제1 트랜지스터(M1)의 채널 폭과 트리밍 트랜지스터(N2)의 채널 폭이 총합 10.5um가 되어, 제2 트랜지스터(M2)의 채널 폭 10um과 유사해졌음을 확인할 수 있다.
도 19와 같이, 오프셋 전압(VOS)이 양극성으로 전환되는 때의 트리밍 신호(TRM)를 유지하는 경우, 오프셋 전압(VOS)의 극성의 단일화 및 크기의 최소화가 구현되었음을 확인할 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
9: 표시 장치
10: 타이밍 컨트롤러
20: 데이터드라이버
21: 쉬프트 레지스터
22: 샘플링 래치
23: 홀딩 래치
24: 레벨 쉬프터
25: 디지털 아날로그 컨버터
26: 버퍼 증폭기
26ub, 26u: 증폭기 회로
30: 게이트 드라이버
40: 표시부

Claims (11)

  1. 연산 증폭기;
    보상 모드에서, 오프셋 전압에 대응하는 상기 연산 증폭기의 출력 신호에 기초하여 상기 오프셋 전압의 극성을 특정 극성으로 전환 또는 유지시키는 오프셋 전압 극성 단일화부; 및
    상기 보상 모드에서, 상기 특정 극성이 반전될 때까지 트리밍 신호(TRM)를 상기 연산 증폭기로 전달하여 상기 연산 증폭기의 특정 전류 경로의 폭을 점차적으로 증가 또는 감소시키는 오프셋 전압 크기 최소화부;를 포함하고,
    상기 연산 증폭기는, 트리밍 트랜지스터와 트리밍 스위치의 직렬 연결로 구성된 각 암(Arm)이 비트 수에 대응하는 개수로 병렬 연결된 트리밍 유닛, 극성 신호(POL)와 반전 극성 신호(POLB)에 따라 구동되는 복수의 멀티플렉서, 상기 특정 전류 경로에 포함되는 복수의 트랜지스터와, 상기 복수의 트랜지스터를 연결하는 복수의 스위치를 포함하여 구성되고,
    상기 오프셋 전압 크기 최소화부는, 상기 각 암에 대응하는 상기 트리밍 신호의 비트값에 따라 상기 각 암의 트리밍 트랜지스터와 트리밍 스위치를 구동시켜 상기 특정 전류 경로의 폭을 점차적으로 증가 또는 감소시키는,
    증폭기 회로.
  2. 제1 항에 있어서,
    동작 모드에서, 상기 연산 증폭기는 최종적인 상기 특정 전류 경로의 폭에 기초하여 동작하는,
    증폭기 회로.
  3. 제2 항에 있어서,
    상기 보상 모드에서 상기 연산 증폭기의 반전 단자와 비반전 단자를 연결시키고, 상기 동작 모드에서 상기 연산 증폭기의 반전 단자와 출력 단자를 연결시키는 제1 멀티플렉서를 더 포함하는
    증폭기 회로.
  4. 제3 항에 있어서,
    상기 오프셋 전압 극성 단일화부는 상기 연산 증폭기의 반전 단자 및 비반전 단자의 전류 경로를 전환 또는 유지하도록 제어함으로써, 상기 오프셋 전압의 극성을 상기 특정 극성으로 전환 또는 유지시키는,
    증폭기 회로.
  5. 삭제
  6. 연산 증폭기를 포함하는 증폭기 회로의 구동 방법으로서,
    보상 모드에서, 오프셋 전압에 대응하는 상기 연산 증폭기의 출력 신호에 기초하여 상기 오프셋 전압의 극성을 특정 극성으로 전환 또는 유지시키는 오프셋 전압 극성 단일화 단계; 및
    상기 보상 모드에서, 상기 특정 극성이 반전될 때까지 트리밍 신호(TRM)를 상기 연산 증폭기로 전달하여 상기 연산 증폭기의 특정 전류 경로의 폭을 점차적으로 증가 또는 감소시키는 오프셋 전압 크기 최소화 단계;를 포함하고,
    상기 연산 증폭기는, 트리밍 트랜지스터와 트리밍 스위치의 직렬 연결로 구성된 각 암(Arm)이 비트 수에 대응하는 개수로 병렬 연결된 트리밍 유닛, 극성 신호(POL)와 반전 극성 신호(POLB)에 따라 구동되는 복수의 멀티플렉서, 상기 특정 전류 경로에 포함되는 복수의 트랜지스터와, 상기 복수의 트랜지스터를 연결하는 복수의 스위치를 포함하여 구성되고,
    상기 오프셋 전압 크기 최소화 단계는, 상기 각 암에 대응하는 상기 트리밍 신호의 비트값에 따라 상기 각 암의 트리밍 트랜지스터와 트리밍 스위치를 구동시켜 상기 특정 전류 경로의 폭을 점차적으로 증가 또는 감소시키는,
    증폭기 회로의 구동 방법.
  7. 제6 항에 있어서,
    동작 모드에서, 상기 연산 증폭기는 최종적인 상기 특정 전류 경로의 폭에 기초하여 동작하는 단계를 더 포함하는,
    증폭기 회로의 구동 방법.
  8. 제7 항에 있어서,
    상기 보상 모드에서 상기 연산 증폭기의 반전 단자와 비반전 단자를 연결시키는 단계를 더 포함하는
    증폭기 회로의 구동 방법.
  9. 제8 항에 있어서,
    상기 동작 모드에서 상기 연산 증폭기의 반전 단자와 출력 단자를 연결시키는 단계를 더 포함하는
    증폭기 회로의 구동 방법.
  10. 제9 항에 있어서,
    상기 오프셋 전압 극성 단일화 단계에서,
    상기 연산 증폭기의 반전 단자 및 비반전 단자의 전류 경로를 전환 또는 유지하도록 제어함으로써, 상기 오프셋 전압의 극성을 상기 특정 극성으로 전환 또는 유지시키는,
    증폭기 회로의 구동 방법.
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