KR101853134B1 - Multi-Layered Capacitor - Google Patents
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Abstract
본 발명은, 복수의 유전체층이 적층된 세라믹 소체; 상기 세라믹 소체의 내부에 형성된 복수의 제1 및 제2 내부전극; 및 상기 세라믹 소체의 양측 면에 형성되며 상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제 2 외부전극; 을 포함하며, 일렬로 적어도 2 층 이상이 적층된 세라믹 소자; 상기 적층된 세라믹 소자들의 제1 및 제2 외부전극들의 일 측면과 각각 접하는 제1 및 제2 도전층; 상기 제1 및 제2 도전층의 일면과 각각 접하는 제1 및 제2 외부단자; 및 상기 적층된 세라믹 소자들, 상기 제1 및 제2 도전층 및 상기 제1 및 제2 외부단자를 내부에 수용하는 몰드부; 를 포함하며, 상기 제1 및 제2 외부단자는 상기 몰드부의 일면을 통해 적어도 일부가 노출되게 형성된 적층형 세라믹 커패시터를 제공한다.The present invention relates to a ceramic body having a plurality of dielectric layers stacked thereon; A plurality of first and second inner electrodes formed inside the ceramic body; First and second external electrodes formed on both side surfaces of the ceramic body and electrically connected to the first and second internal electrodes; A ceramic element including at least two layers stacked in a row; First and second conductive layers respectively contacting one side of the first and second external electrodes of the laminated ceramic elements; First and second external terminals respectively contacting one surface of the first and second conductive layers; And a mold part for receiving the stacked ceramic elements, the first and second conductive layers, and the first and second external terminals therein; Wherein the first and second external terminals are at least partially exposed through one surface of the mold part.
Description
본 발명은 적층형 세라믹 커패시터에 관한 것이다.The present invention relates to a multilayer ceramic capacitor.
적층형 세라믹 커패시터(Multi-Layered Ceramic Capacitor: MLCC)는 이동통신 단말기, 노트북, 컴퓨터 및 개인 휴대용 단말기(PDA) 등 여러 전자제품의 인쇄회로기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서이며, 사용되는 용도 및 용량에 따라 다양한 크기와 적층 형태를 가진다.Multi-layered ceramic capacitors (MLCC) are mounted on printed circuit boards of various electronic products such as mobile communication terminal, notebook computer, personal computer and personal digital assistant (PDA) And has various sizes and lamination shapes depending on the application and capacity used.
최근 적층형 세라믹 커패시터는 전자제품의 소형화에 따라 초소형화 및 초고용량화가 요구되며, 이를 위해 내부전극 및 유전체층의 두께를 얇게 하면서 많은 수의 유전체를 적층한 제품이 제조된다.Recently, a multilayer ceramic capacitor is required to be miniaturized and to have a high capacity in accordance with miniaturization of an electronic product. For this purpose, a laminate of a large number of dielectric materials is manufactured while the thickness of the internal electrode and the dielectric layer is reduced.
이와 같이 초소형화 및 초고용량화를 만족시키면서 제품의 신뢰성을 확보하기 위해서는 적층형 세라믹 커패시터의 열 충격 및 온도 사이클 등에 대한 열적 내성과 진동 및 휨 등에 대한 기계적 내성이 중요시된다.In order to satisfy the reliability of the product while satisfying the miniaturization and ultra high capacity, it is important that the multilayer ceramic capacitor has thermal resistance against thermal shock and temperature cycle, mechanical resistance against vibration and warpage, and the like.
당 기술분야에서는, 적층형 세라믹 커패시터의 용량을 높이고 방수성과 열적 및 기계적 내성을 높여 신뢰성을 향상시키기 위한 새로운 방안이 요구되어 왔다.There is a need in the art for a new method for increasing the capacity of the multilayer ceramic capacitor and improving the water resistance, thermal and mechanical resistance and reliability.
본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 소체; 상기 세라믹 소체의 내부에 형성된 복수의 제1 및 제2 내부전극; 및 상기 세라믹 소체의 양측 면에 형성되며 상기 제1 및 제2 내부전극과 전기적으로 연결된 제1 및 제 2 외부전극; 을 포함하며, 일렬로 적어도 2 층 이상이 적층된 세라믹 소자; 상기 적층된 세라믹 소자들의 제1 및 제2 외부전극들의 일 측면과 각각 접하는 제1 및 제2 도전층; 상기 제1 및 제2 도전층의 일면과 각각 접하는 제1 및 제2 외부단자; 및 상기 적층된 세라믹 소자들, 상기 제1 및 제2 도전층 및 상기 제1 및 제2 외부단자를 내부에 수용하는 몰드부; 를 포함하며, 상기 제1 및 제2 외부단자는 상기 몰드부의 일면을 통해 적어도 일부가 노출되게 형성된 적층형 세라믹 커패시터를 제공한다.According to an aspect of the present invention, there is provided a plasma processing apparatus comprising: a ceramic body having a plurality of dielectric layers stacked; A plurality of first and second inner electrodes formed inside the ceramic body; First and second external electrodes formed on both side surfaces of the ceramic body and electrically connected to the first and second internal electrodes; A ceramic element including at least two layers stacked in a row; First and second conductive layers respectively contacting one side of the first and second external electrodes of the laminated ceramic elements; First and second external terminals respectively contacting one surface of the first and second conductive layers; And a mold part for receiving the stacked ceramic elements, the first and second conductive layers, and the first and second external terminals therein; Wherein the first and second external terminals are at least partially exposed through one surface of the mold part.
본 발명의 일 실시 예에서, 상기 적층된 세라믹 소자들 사이에 접착층이 개재될 수 있다.In one embodiment of the present invention, an adhesive layer may be interposed between the stacked ceramic elements.
이때, 상기 접착층은 절연성 재질로 형성될 수 있다.At this time, the adhesive layer may be formed of an insulating material.
본 발명의 일 실시 예에서, 상기 도전층은 수지 재료와, Cu, Ni 및 Au 중 적어도 하나를 포함할 수 있다.In one embodiment of the present invention, the conductive layer may include a resin material and at least one of Cu, Ni and Au.
본 발명의 일 실시 예에서, 상기 몰드부는 세라믹, 실리콘 또는 에폭시 재료 중 적어도 하나를 포함할 수 있다.In one embodiment of the invention, the mold part may comprise at least one of ceramic, silicon or epoxy material.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부단자의 노출 면과 상기 몰드부의 일면은 평평하게 대응될 수 있다.In one embodiment of the present invention, the exposed surfaces of the first and second external terminals and one surface of the molded part may correspond to each other in a flat manner.
본 발명의 일 실시 예에서, 상기 제1 및 제2 외부단자의 노출 면은 상기 몰드부의 외측으로 돌출되게 형성될 수 있다.In one embodiment of the present invention, the exposed surfaces of the first and second external terminals may be formed to protrude to the outside of the molded part.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부전극의 폭은 상기 유전체층의 폭 보다 작을 수 있다.In one embodiment of the present invention, the widths of the first and second internal electrodes may be smaller than the width of the dielectric layer.
이때, 상기 제1 및 제2 내부전극의 폭과 상기 유전체층의 폭의 차이는 0.01 내지 50 ㎛일 수 있다.At this time, the difference between the widths of the first and second internal electrodes and the width of the dielectric layer may be 0.01 to 50 탆.
본 발명의 일 실시 예에서, 상기 제1 및 제2 내부전극의 폭은 상기 유전체층의 폭과 동일할 수 있다.In one embodiment of the present invention, the widths of the first and second internal electrodes may be equal to the width of the dielectric layer.
본 발명의 일 실시 예에 따르면, 다수의 세라믹 소자를 일렬로 구성함으로써 설치 면적을 확장하지 않으면서 적층형 세라믹 커패시터의 용량을 높일 수 있는 효과가 있다.According to an embodiment of the present invention, a plurality of ceramic elements are arranged in a row so that the capacity of the multilayer ceramic capacitor can be increased without expanding the installation area.
또한, 적층형 세라믹 커패시터의 외부를 수지로 몰딩함으로써 방수성과 열적 및 기계적 내성을 높여 신뢰성을 향상시킬 수 있다.In addition, by molding the exterior of the multilayer ceramic capacitor with a resin, water resistance and thermal and mechanical resistance can be increased and reliability can be improved.
도 1은 본 발명의 일 실시 형태에 따른 적층형 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 2는 도 1의 측단면도이다.
도 3은 도 2의 A-A'선 단면도이다.
도 4는 본 발명의 다른 실시 형태에 따른 도 2의 A-A'선 단면도이다.1 is a perspective view showing a schematic structure of a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is a side sectional view of Fig.
3 is a sectional view taken along line A-A 'in Fig.
4 is a cross-sectional view taken along line A-A 'of FIG. 2 according to another embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below.
또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Accordingly, the shapes and sizes of the elements in the drawings may be exaggerated for clarity of description, and the elements denoted by the same reference numerals in the drawings are the same elements.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.In the drawings, like reference numerals are used throughout the drawings.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
In addition, to include an element throughout the specification does not exclude other elements unless specifically stated otherwise, but may include other elements.
도 1 내지 도 3을 참조하면, 본 실시 형태에 따른 적층형 세라믹 커패시터(1)는 상하로 2 층이 적층된 세라믹 소자와, 적층된 세라믹 소자들의 일 측면과 각각 접하는 제1 및 제2 도전층(31, 32)과, 제1 및 제2 도전층(31, 32)의 저면과 각각 접하도록 배치된 제1 및 제2 외부단자(41, 42)와, 적층된 세라믹 소자들, 제1 및 제2 도전층(31, 32) 및 제1 및 제2 외부단자(41, 42)를 내부에 수용하는 몰드부(20)를 포함한다.1 to 3, the multilayer ceramic capacitor 1 according to the present embodiment includes a ceramic element in which two layers are stacked on top and bottom, and first and second conductive layers (first and second conductive layers First and second
제1 및 제2 외부단자(41, 42)의 저면부는 하측에 배치되는 기판(미도시)과의 전기적 연결을 위해 몰드부(20)의 저면을 통해 노출되게 형성된다.The bottom portions of the first and second
이때, 제1 및 제2 외부단자(41, 42)의 노출 면과 몰드부(20)의 저면은 서로 평평하게 대응되도록 형성하거나, 제1 및 제2 외부단자(41, 42)의 노출 면이 몰드부(20)의 하측으로 돌출되게 형성할 수 있으며, 본 발명이 이러한 형상에 한정되는 것은 아니다.
The exposed surfaces of the first and second
최근 적층형 세라믹 커패시터(1)는 전자제품의 소형화에 따라 초소형화되는 추세이며, 이때 높이 보다 면적에 대한 제약이 심한 편이다.Recently, the multilayer ceramic capacitor 1 has been miniaturized due to miniaturization of electronic products, and the area is more restricted than the height.
따라서, 위와 같은 본 실시 형태에 따르면, 상하 일렬로 복수의 세라믹 소자를 적층하여 구성함으로써 제품의 설치 면적은 확장시키지 않으면서 용량은 높일 수 있게 된다.
Therefore, according to the present embodiment as described above, the plurality of ceramic elements are stacked in the upper and lower rows, so that the capacity can be increased without expanding the installation area of the products.
세라믹 소자는 복수의 유전체층(11)이 적층된 세라믹 소체(10)와, 세라믹 소체(10)의 내부에 교대로 적층된 서로 다른 극성을 갖는 복수의 제1 및 제2 내부전극(12, 13)과, 세라믹 소체(10)의 양측 면에 형성되며 제1 및 제2 내부전극(12, 13)과 각각 전기적으로 연결된 제1 및 제2 외부전극(14, 15)을 포함한다.
The ceramic element includes a
이러한 세라믹 소자는 서로 인접한 상하면 사이에 접착층(50)을 개재할 수 있으며, 접착층(50)은 절연성 재질로 형성할 수 있다.Such a ceramic element may have an
이러한 접착층(50)은 상하에 위치한 세라믹 소자들을 서로 고정시키는 역할을 할 뿐만 아니라, 상하로 위치한 세라믹 소자들이 서로 밀접되지 않게 이격되도록 하여 각각의 세라믹 소자가 제1 및 제2 도전층(31, 32)에 병렬 구조로 연결되도록 하는 역할을 할 수 있다.The
이때, 상부 세라믹 소자(10)의 저면과 하부 세라믹 소자(10)의 상면 사이의 틈새는 몰드부(20) 형성시 함께 매입될 수 있다.
At this time, the gap between the bottom surface of the upper
세라믹 소체(10)는 그 형상에 특별히 제한은 없지만, 일반적으로 직방체 형상일 수 있다.The shape of the
이 세라믹 소체(10)는 그 치수에 특별히 제한은 없으나, 예를 들어 0.6 mm × 0.3 mm 등의 크기로 구성하여 1.0 ㎌ 이상의 고용량을 갖는 적층형 세라믹 커패시터(1)를 구성할 수 있다.The dimensions of the
또한, 필요시 세라믹 소체(10)의 최외곽 면에 소정 두께의 커버부 유전체층(미도시)을 형성할 수 있다.
Further, a cover sub-dielectric layer (not shown) having a predetermined thickness can be formed on the outermost surface of the
이러한 세라믹 소체(10)를 구성하는 유전체층(11)은 세라믹 분말, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있다.The
이러한 BaTiO3계 세라믹 분말은 BaTiO3에 Ca 또는 Zr 등이 일부 고용된 (Ba1 -xCax)TiO3, Ba(Ti1 - yCay)O3, (Ba1 - xCax)(Ti1 - yZry)O3 또는 Ba(Ti1 - yZry)O3 등이 있을 수 있으며, 이에 한정되는 것은 아니다.The BaTiO 3 based ceramic powders such as a BaTiO 3 Ca or Zr a part of employment (Ba 1 -x Ca x) TiO 3, Ba (Ti 1 - y Ca y) O 3, (Ba 1 - x Ca x) ( Ti 1 - y Zr y ) O 3, or Ba (Ti 1 - y Zr y ) O 3 .
세라믹 분말의 평균 입경은 0.8 ㎛ 이하일 수 있으며, 더 바람직하게는 0.05 내지 0.5 ㎛ 일 수 있으나, 이에 한정되는 것은 아니다.The average particle diameter of the ceramic powder may be 0.8 탆 or less, more preferably 0.05 to 0.5 탆, but is not limited thereto.
이때, 유전체층(11)은 필요시 세라믹 분말과 함께 전이금속 산화물이나 탄화물, 희토류 원소 또는 Mg, Al 중에 적어도 하나를 더 포함할 수 있다.At this time, the
또한, 유전체층(11)의 두께는 적층형 세라믹 커패시터(1)의 용량 설계에 따라 임의로 변경할 수 있다. 본 실시 형태에서 각각의 유전체층(11)의 두께는 1.0 ㎛ 이하로 구성할 수 있으며, 이에 한정되는 것은 아니다.
The thickness of the
제1 및 제2 내부전극(12, 13)은 유전체층(11)을 형성하는 세라믹 그린시트 상에 형성되어 상하로 적층될 수 있으며, 하나의 유전체층(11)을 사이에 두고 세라믹 소체(10)의 내부에 적층 방향에 따라 대향되게 배치할 수 있다.The first and second
제1 및 제2 내부전극(12, 13)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 소체(10)의 크기를 고려하여 0.1 내지 1.0 ㎛의 범위 내에 있도록 결정할 수 있다.The thickness of the first and second
이러한 제1 및 제2 내부전극(12, 13)은 그 양 측단부가 세라믹 소체(11)의 일면에 노출될 수 있으며, 본 실시 형태에서는 서로 다른 극성의 제1 및 제2 내부전극(12, 13)의 양 측단부가 세라믹 소체(11)의 대향하는 양 측단부에 교대로 노출되도록 구성하였으며, 이에 한정되는 것은 아니다.
The first and second
제1 및 제2 도전층(31, 32)은 적층된 세라믹 소자(10)의 복수의 제1 및 제2 외부전극(31, 32)과 동시에 접하여 전기적으로 연결될 수 있도록 수직방향으로 길게 형성되며, 수지 재료와 도전재를 포함할 수 있다.The first and second
이러한 도전재는 Cu, Ni, Au 등의 금속 또는 이들의 합금을 이용할 수 있으며, 이에 한정되는 것은 아니다.Such a conductive material may be a metal such as Cu, Ni, Au, or an alloy thereof, but is not limited thereto.
제1 및 제2 도전층(31, 32)의 두께는 커패시터의 크기 및 용도 등에 따라 결정할 수 있는데, 바람직하게는 신뢰성 확보를 위해 그 하부에 각각 배치된 제1 및 제2 외부단자(41, 42)와의 접촉되는 면이 최소한으로 확보될 수 있는 두께로 결정할 수 있다.The thickness of the first and second
이러한 사항을 고려하여 제1 및 제2 도전층(31, 32)의 두께는 10 내지 50 ㎛ 정도일 수 있으며, 이에 한정되는 것은 아니다.
In consideration of these matters, the thickness of the first and second
몰드부(20)는 절연성을 가지며 방수성 및 열 응력과 기계적 응력에 대한 내성을 제공할 수 있도록 세라믹, 실리콘 또는 에폭시 계열 등의 수지 재료로 이루어질 수 있다.The
이러한 몰드부(20)는 세라믹 소자와 제1 및 제2 도전층(31, 32)과 제1 및 제2 외부단자(41, 42)의 외부를 둘러쌈으로써 습기와 같은 외부물질이 내부로 침투하는 것을 방지하고, 외부충격으로부터 보호할 수 있다.The
또한, 열 충격 및 온도 사이클 등의 열적 응력과 진동 및 휨 등과 같은 기계적 응력에 대해 우수한 내성을 제공함으로써 신뢰성을 향상시킬 수 있다.
In addition, reliability can be improved by providing excellent resistance to thermal stresses such as thermal shock and temperature cycling and mechanical stresses such as vibration and warpage.
한편, 유전체층(11)에 제1 및 제2 내부전극(12, 13)을 형성할 때, 수분이 침투하는 것을 방지하고 제1 및 제2 내부전극(12, 13)을 충격으로부터 보호하며 전기적인 단락을 방지하기 위해 제1 및 제2 내부전극(12, 13)의 폭 방향에 대해 마진부를 남겨둔다.On the other hand, when the first and second
따라서, 적층형 세라믹 커패시터(1)의 전체 구조로 볼 때, 제1 및 제2 내부전극(12, 13)이 형성된 중심부와, 마진부가 위치한 양 측면부 사이에 두께 차이가 발생하게 된다.Therefore, in view of the entire structure of the multilayer ceramic capacitor 1, a difference in thickness occurs between the center portion where the first and second
이러한 부위에 따른 두께의 차이는 제조 과정, 특히 소성 과정에서 제품에 크랙(crack)를 발생시켜 신뢰성을 저하시키는 원인이 되는 것이었다.The difference in thickness depending on such sites is a cause of the cracks in the product during the manufacturing process, particularly in the firing process, thereby lowering the reliability.
또한, 제1 및 제2 내부전극(12, 13)은 마진부의 폭 만큼 그 폭이 줄어들므로 적층형 세라믹 커패시터(1)의 용량이 저하될 수 있다.Also, since the width of the first and second
따라서, 이러한 문제점을 해결하기 위해, 도 3에 도시된 바와 같이 폭(w)를 최대한 작게, 예를 들어 0.01 내지 50 ㎛로 구성하거나, 도 4에 도시된 바와 같이 제1 내부전극(12') 및 제2 내부전극(미도시)의 폭을 유전체층(11)의 폭과 동일하게 구성할 수 있다.Therefore, in order to solve this problem, as shown in FIG. 3, the width w may be made as small as possible, for example, 0.01 to 50 μm, or the first internal electrode 12 ' And the width of the second internal electrode (not shown) can be made equal to the width of the
이때, 몰드부(20)가 마진부의 역할을 대신 수행하므로 유전체층(11)의 마진부를 최소화하거나 없애더라도 수분 등의 이물질이 침투하는 것을 방지할 수 있으다.At this time, since the
또한, 마진부의 폭이 줄어든 만큼 상대적으로 제1 및 제2 내부전극(12, 13)의 폭이 커짐으로써 적층형 세라믹 커패시터의 용량이 높아질 수 있다.Also, as the width of the margin portion is reduced, the width of the first and second
또한, 유전체층(11)의 마진부를 없애는 경우, 세라믹 소체(10)가 전체적으로 균일한 두께를 갖게 되므로 종래의 각 층의 두께 편차로 인한 균열 발생을 방지할 수 있다.
In addition, when the margin portion of the
이하, 본 발명의 일 실시 형태에 따른 적층형 세라믹 커패시터의 제조방법을 설명한다.Hereinafter, a method of manufacturing a multilayer ceramic capacitor according to an embodiment of the present invention will be described.
복수의 세라믹 그린시트를 준비한다. 세라믹 그린시트는 세라믹 소체(10)의 유전체층(11)을 형성하기 위한 것이다.A plurality of ceramic green sheets are prepared. The ceramic green sheet is intended to form the
세라믹 그린시트는 세라믹 분말, 폴리머 및 용제를 혼합하여 슬러리를 제조하며, 이 슬러리를 닥터 블레이드 등의 공법을 통해 수 ㎛의 두께의 시트(sheet) 형상으로 제작할 수 있다.
The ceramic green sheet may be prepared by mixing a ceramic powder, a polymer and a solvent to prepare a slurry. The slurry may be formed into a sheet having a thickness of several micrometers by a method such as a doctor blade.
이후, 세라믹 그린시트 상에 소정의 두께, 예를 들어 0.1 내지 2.0 ㎛의 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부전극(12, 13)을 형성하며, 제1 및 제2 내부전극(12, 13)의 두께가 이에 한정되는 것은 아니다.Thereafter, the conductive paste is printed on the ceramic green sheet to a predetermined thickness, for example, 0.1 to 2.0 탆, to form the first and second
이때, 도전성 페이스트의 인쇄방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있다.At this time, a screen printing method, a gravure printing method, or the like can be used for the conductive paste printing method.
또한, 도전성 페이스트는 금속 분말, 세라믹 분말 및 실리카(SiO2) 분말 등을 포함할 수 있다.Also, the conductive paste may include a metal powder, a ceramic powder, and a silica (SiO 2 ) powder.
금속분말은 니켈(Ni), 망간(Mn), 크롬(Cr), 코발트(Co) 및 알루미늄(Al) 중의 하나이거나 이들의 합금을 사용할 수 있다.The metal powder may be one of nickel (Ni), manganese (Mn), chromium (Cr), cobalt (Co) and aluminum (Al), or an alloy thereof.
또한, 도전성 페이스트의 평균 입경은 50 내지 400 nm이 바람직하나, 이에 한정되는 것은 아니다.
The average particle diameter of the conductive paste is preferably 50 to 400 nm, but is not limited thereto.
이후, 복수의 세라믹 그린시트를 적층하고, 적층 방향으로부터 가압하여 적층된 세라믹 그린시트와 내부전극 페이스트를 서로 압착시킨다.Thereafter, a plurality of ceramic green sheets are laminated, and the laminated ceramic green sheet and the internal electrode paste are pressed against each other by pressing from the lamination direction.
이렇게 하여 복수의 유전체층(11)과 복수의 제1 및 제2 내부전극(12, 13)이 교대로 적층된 세라믹 소체(10)를 구성하게 된다.Thus, the
이후, 세라믹 소체(10)를 1 개의 커패시터에 대응하는 영역마다 절단하여 칩화한다.Thereafter, the
이때, 제1 및 제2 내부전극(12, 13)의 일단이 측면을 통해 교대로 노출되게 절단하고 고온에서 소성하여 세라믹 소체(10)를 완성한다.
At this time, one end of each of the first and second
이후, 세라믹 소체(10)의 양측 면을 덮도록 제1 및 제2 외부전극(14, 15)을 형성하여 세라믹 소자를 제조한다.Thereafter, the first and second
제1 및 제2 외부전극(14, 15)은 세라믹 소체(10)의 측면으로 노출된 제1 및 제2 내부전극(12, 13)과 각각 전기적으로 연결되며, 제1 및 제2 외부전극(14, 15)의 표면에는 필요시 니켈 또는 주석 등으로 도금 처리를 할 수 있다.
The first and second
이후, 일 세라믹 소자의 상면에 접착물질을 도포하여 접착층(50)을 형성하고, 그 위에 다른 세라믹 소자를 적층하여 부착시킨다.Thereafter, an adhesive material is applied to the upper surface of one ceramic element to form an
이후, 적층된 상하 세라믹 소자의 두 제1 및 제2 외부전극(14, 15)의 측면을 각각 모두 커버하여 접촉되도록 제1 및 제2 도전층(31, 32)을 형성하고, 이 제1 및 제2 도전층(31, 32)의 저면에 각각 전기적으로 연결되도록 제1 및 제2 외부단자(41, 42)를 형성한다.Thereafter, the first and second
이후, 적층된 세라믹 소자와, 제1 및 제2 도전층(31, 32), 제1 및 제2 외부단자(41, 42)의 외부를 수지와 같은 재질로 몰딩하여 몰드부(20) 내부에 수용되도록 한다.Thereafter, the laminated ceramic elements, the first and second
몰드부(20)는 EMC를 이용한 트랜스퍼 몰딩, 에폭시 시트를 압착화여 몰딩하는 방법, 액상 형태의 몰딩 재료를 토출하여 열 처리하는 방법, 주입 성형하는 방법 등을 사용할 수 있으며, 이에 한정되는 것은 아니다.The
이때, 제1 및 제2 외부단자(41, 42)의 저면 중 일부는 기판(미도시) 등에 전기적으로 연결할 수 있도록 몰드부(20)의 저면을 통해 노출되도록 하여 적층형 세라믹 커패시터(1)를 완성한다.
At this time, some of the bottom surfaces of the first and second
한편, 본 실시 형태에서는 2 개의 세라믹 소자(10)를 일렬로 적층하여 구성하였으나, 본 발명은 이에 한정되지 않으며, 더 높은 용량을 확보하기 위해 3 층 이상으로 적층하여 구성하거나, 복수 열로 배열하여 구성할 수 있다.
On the other hand, in the present embodiment, two
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.The present invention is not limited to the above-described embodiment and the accompanying drawings, but is intended to be limited by the appended claims.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.
1;적층형 세라믹 커패시터 10;세라믹 소체
11;유전체층1 12,13;제1 및 제2 내부전극
14,15;제1 및 제2 도전층 20;몰드부
31,32;제1 및 제2 도전층 41,42;제1 및 제2 외부단자
50;접착층1: a multilayer
11,
14, 15, first and second
31, 32, first and second
50;
Claims (10)
상기 적층된 세라믹 소자들의 제1 및 제2 외부전극들의 일 측면과 각각 접하는 제1 및 제2 도전층;
상기 제1 및 제2 도전층의 일면과 각각 접하는 제1 및 제2 외부단자; 및
상기 적층된 세라믹 소자들, 상기 제1 및 제2 도전층 및 상기 제1 및 제2 외부단자를 내부에 수용하는 몰드부; 를 포함하며,
상기 제1 및 제2 외부단자는 상기 몰드부의 일면을 통해 적어도 일부가 노출되게 형성되고,
상기 적층된 세라믹 소자들 사이에, 상하에 위치한 세라믹 소자들을 서로 고정시키면서 상하로 위치한 세라믹 소자들이 서로 밀접되지 않게 이격되도록, 접착층이 개재되는 적층형 세라믹 커패시터.
A ceramic body in which a plurality of dielectric layers are stacked; A plurality of first and second inner electrodes formed inside the ceramic body; First and second external electrodes formed on both side surfaces of the ceramic body and electrically connected to the first and second internal electrodes; A ceramic element including at least two layers stacked in a row;
First and second conductive layers respectively contacting one side of the first and second external electrodes of the laminated ceramic elements;
First and second external terminals respectively contacting one surface of the first and second conductive layers; And
A mold part for receiving the stacked ceramic elements, the first and second conductive layers, and the first and second external terminals therein; / RTI >
Wherein the first and second external terminals are formed to be at least partially exposed through one surface of the mold portion,
Wherein an adhesive layer is interposed between the stacked ceramic elements such that upper and lower ceramic elements are spaced apart from each other while the upper and lower ceramic elements are fixed to each other.
상기 접착층은 절연성 재질로 형성된 것을 특징으로 하는 적층형 세라믹 커패시터.
The method according to claim 1,
Wherein the adhesive layer is made of an insulating material.
상기 도전층은 수지 재료와, Cu, Ni 및 Au 중 적어도 하나를 포함하는 것을 특징으로 하는 적층형 세라믹 커패시터.
The method according to claim 1,
Wherein the conductive layer comprises a resin material and at least one of Cu, Ni, and Au.
상기 몰드부는 세라믹, 실리콘 또는 에폭시 재료 중 적어도 하나를 포함하는 것을 특징으로 하는 적층형 세라믹 커패시터.
The method according to claim 1,
Wherein the mold part comprises at least one of ceramic, silicon or epoxy material.
상기 제1 및 제2 외부단자의 노출 면과 상기 몰드부의 일면이 평평하게 대응되는 것을 특징으로 하는 적층형 세라믹 커패시터.
The method according to claim 1,
Wherein the exposed surfaces of the first and second external terminals and the one surface of the molded part correspond to each other in a flat manner.
상기 제1 및 제2 외부단자의 노출 면이 상기 몰드부의 외측으로 돌출되게 형성된 것을 특징으로 하는 적층형 세라믹 커패시터.
The method according to claim 1,
And the exposed surfaces of the first and second external terminals protrude outward of the molded part.
상기 제1 및 제2 내부전극의 폭이 상기 유전체층의 폭 보다 작은 것을 특징으로 하는 적층형 세라믹 커패시터.
The method according to claim 1,
Wherein a width of the first and second internal electrodes is smaller than a width of the dielectric layer.
상기 제1 및 제2 내부전극의 폭과 상기 유전체층의 폭의 차이가 0.01 내지 50 ㎛인 것을 특징으로 하는 적층형 세라믹 커패시터.
9. The method of claim 8,
Wherein a difference between a width of said first and second internal electrodes and a width of said dielectric layer is 0.01 to 50 占 퐉.
상기 제1 및 제2 내부전극의 폭이 상기 유전체층의 폭과 동일한 것을 특징으로 하는 적층형 세라믹 커패시터.The method according to claim 1,
Wherein a width of the first and second internal electrodes is equal to a width of the dielectric layer.
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