KR101843918B1 - 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 그 동작 방법 - Google Patents

Abstract

메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 그 동작 방법이 개시된다. 본 발명의 비휘발성 메모리를 제어하는 메모리 컨트롤러는, CPU, 호스트로부터 수신한 수신 데이터의 에러 발생 여부를 체크하여, 에러 체크 신호를 발생하는 에러 체크 모듈, 및 상기 에러 체크 신호에 응답하여 상기 수신 데이터에 에러가 있으면 상기 호스트로 상기 수신 데이터의 재전송을 요청하고, 또한 상기 수신 데이터에 에러가 없는 경우에도 상기 CPU의 제어에 따라 상기 수신 데이터의 재전송을 요청하는 재전송 요청부를 포함하여, 비지 타임 아웃을 방지할 수 있다.

Description

메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 그 동작 방법{Memory controller, Memory system including the same and Method there-of}

본 발명은 메모리 시스템에 관한 것으로, 보다 상세하게는 비휘발성 메모리 컨트롤러와 이를 포함하는 메모리 시스템 및 그의 동작 방법에 관한 것이다.

메모리 시스템의 대표적인 예로는 솔리드 스테이트 드라이브(SDD:solid state drive), 메모리 카드 등이 있으며, 플래시 메모리, 특히 낸드 플래시 메모리(NAND flash memory)를 많이 채용한다. 메모리 카드의 종류에는 SD(secure digital) 카드, MMC(multi-media card) 카드 등이 있다.

플래시 메모리 장치를 이용한 메모리 시스템에서는 호스트의 데이터 사이즈와 플래시 메모리 장치의 페이지 사이즈가 다르다. 이 경우, 데이터의 읽기/쓰기 제어에 문제가 발생할 수 있다. SD/MMC 카드의 경우, 데이터 기록시 호스트는 메모리 시스템으로512B(Byte) 크기로 버스트 데이터를 전송하고 512B 마다 비지 구간(busy period)이 발생하며, 한번의 비지 구간은 최대 250mse를 넘을 수 없다.

반면 플래시 메모리는 1페이지((2KB, 4KB, 또는 8KB 등) 단위로 프로그램이 진행되어, 호스트의 데이터 사이즈와 맞지 않기 때문에 실제 필요한 비지 구간이 고르게 분포하지 않고 특정 시점에 몰려서 발생하게 된다.

또한, 머지 동작(merge operation)과 같이 시간을 많이 요하는 이벤트가 발생하는 경우 비지 구간이 길어질 수 있으며, 따라서 기술 스펙(spec)에 규정된 비지 타임 아웃(busy time-out)을 피하기 위해 여러 가지 기법이 사용되고 있다. 그러나 근본적으로 비지 구간을 늘릴 수 있는 방안은 없으며 사용 가능한 비지 구간을 쪼개어 필요한 동작을 수행하는 방식이 대부분이다.

이와 같이 규정된 비지 타임 아웃을 피하려는 노력이 지속되고 있으나, 여전히 비지 타임 아웃을 효율적으로 회피할 수 있는 방안이 요구된다.

본 발명이 이루고자 하는 기술적인 과제는 호스트로부터 전송된 데이터를 처리할 수 있는 비지 타임을 충분히 확보함으로써 비지 타임 아웃을 회피할 수 있는 메모리 컨트롤러, 메모리 시스템 및 그 동작 방법을 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리를 제어하는 메모리 컨트롤러는, CPU; 호스트로부터 수신한 수신 데이터의 에러 발생 여부를 체크하여, 에러 체크 신호를 발생하는 에러 체크 모듈; 및 상기 에러 체크 신호에 응답하여 상기 수신 데이터에 에러가 있으면 상기 호스트로 상기 수신 데이터의 재전송을 요청하고, 또한 상기 수신 데이터에 에러가 없는 경우에도 상기 CPU의 제어에 따라 상기 수신 데이터의 재전송을 요청하는 재전송 요청부를 포함한다.

상기 CPU는, 상기 수신 데이터에 에러가 없는 경우에 상기 수신 데이터의 재전송을 요청할 것인지 여부를 결정할 수 있다.

상기 메모리 컨트롤러는, 재전송(retry) 최대 횟수를 저장하는 레지스터; 및

재전송 횟수를 카운트하기 위한 카운터를 더 포함할 수 있다. 상기 CPU는 상기 카운터에 의해 카운트된 상기 재전송 횟수가 상기 재전송 최대 횟수 보다 적거나 같은 경우에 상기 재전송 요청을 결정할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 메모리 시스템은, 비휘발성 메모리; 및 상기 비휘발성 메모리를 제어하는 메모리 컨트롤러를 포함한다.

상기 메모리 컨트롤러는 호스트로부터 수신한 수신 데이터의 에러 발생 여부를 체크하여, 상기 수신 데이터에 에러가 있으면 상기 호스트로 상기 수신 데이터의 재전송을 요청하고, 상기 수신 데이터에 에러가 없는 경우에도 미리 정해진 조건을 만족하면 상기 수신 데이터의 재전송을 요청한다.

상기 메모리 컨트롤러는 상기 수신 데이터의 에러 발생 여부를 체크하여 에러 체크 신호를 발생하는 에러 체크 모듈; 재전송 선택 신호에 응답하여 상기 에러 체크 신호와 미리 정해진 페일 신호 중 하나를 선택하여 출력하는 페일 신호 선택기; 및 상기 페일 신호 선택기의 출력 신호에 응답하여 상기 호스트로 상기 수신 데이터의 재전송을 요청하는 재전송 요청부를 포함할 수 있다.

상기 메모리 컨트롤러는 상기 수신 데이터를 일시적으로 저장하기 위한 데이터 버퍼; 재전송 데이터 신호에 응답하여 상기 에러 체크 신호와 미리 정해진 페일 신호 중 하나를 선택하여 상기 데이터 버퍼로 출력하는 데이터 선택기를 더 구비할 수 있다. 상기 데이터 버퍼에 저장된 상기 수신 데이터는 상기 데이터 선택기의 출력 신호에 따라 선택적으로 폐기될 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리를 제어하는 메모리 컨트롤러의 동작 방법은, 호스트로부터 제1 버스트 데이터를 수신하여 에러 발생 여부를 체크하는 단계; 상기 체크 결과 상기 제1 버스트 데이터에 에러가 발생하지 않았음에도 상기 호스트로 에러가 발생했다고 보고하는 단계; 및 상기 보고에 응답하여 상기 호스트로부터 재전송되는 제2 버스트 데이터를 수신하는 단계를 포함한다. 상기 제1 버스트 데이터와 상기 제2 버스트 데이터는 동일하다.

상기 동작 방법은 상기 제1 버스트 데이터를 데이터 버퍼에 저장하는 단계; 및 상기 데이터 버퍼에 저장된 상기 제1 버스트 데이터를 상기 비휘발성 메모리로 프로그램하는 단계를 더 포함할 수 있다.

상기 동작 방법은 상기 제2 버스트 데이터를 상기 비휘발성 메모리로 프로그램하지 않고 폐기하는 단계를 더 포함할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따른 비휘발성 메모리를 제어하는 메모리 컨트롤러의 동작 방법은, 호스트로부터 데이터를 수신하는 단계; 상기 호스트로 회복 가능한 에러 메시지를 전송하는 단계; 및 상기 회복 가능한 에러 메시지에 응답하여 상기 호스트로부터 재전송된 데이터는 폐기 혹은 무시하고, 상기 비휘발성 메모리의 블록을 관리하기 위한 블록 관리 동작을 수행하는 단계를 포함할 수 있다.

상술한 바와 같이, 본 발명의 실시예에 따르면, 수신 데이터에 실제로 에러가 발생하지 않았음에도 불구하고 인위적으로 회복 가능한 에러(Recoverable error)를 발생시켜 데이터의 재전송을 유도할 수 있다. 이에 따라 동일한 데이터에 대해 처리할 수 있는 시간을 추가로 확보함으로써 비지 타임 아웃을 방지할 수 있으며, 메모리 시스템의 전체적인 성능 향상을 얻을 수 있다.

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 시스템의 개략적인 구성 블록도이다.
도 2는 도 1에 도시된 컨트롤러의 구성의 일 예를 나타내는 블록도이다.
도 3은 도 1에 도시된 비휘발성 메모리 장치의 구조를 개략적으로 나타내는 도면이다.
도 4는 도 2에 도시된 호스트 인터페이스의 일 실시예를 나타내는 기능 블록도이다.
도 5a 및 도 5b는 각각 도 4의 호스트 인터페이스의 동작을 설명하기 위한 표이다.
도 6은 도 2에 도시된 호스트 인터페이스의 다른 실시예를 나타내는 기능 블록도이다.
도 7a 및 도 7b는 각각 도 6의 호스트 인터페이스의 동작을 설명하기 위한 표이다.
도 8은 본 발명의 일 실시예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 플로우챠트이다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 플로우챠트이다.
도 10a 및 도 10b는 도 9에 도시된 동작 방법을 설명하기 위한 도면이다.
도 10c는 본 발명의 일 실시예에 따른 버스트 데이터의 구성을 나타내는 도면이다.
도 11은 본 발명의 다른 일 실시예에 따른 컨트롤러의 동작 방법을 나타내는 플로우챠트이다.
도 12 및 도 13은 각각 본 발명의 실시예에 따른 메모리 시스템을 구비하는 전자 시스템의 블록도이다.
도 14는 본 발명의 실시예에 따른 메모리 시스템을 구비하는 컴퓨팅 시스템의 블록도이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 시스템(10)의 개략적인 구성 블록도이다. 이를 참조하면, 비휘발성 메모리 시스템(10)은 컨트롤러(100) 및 비휘발성 메모리 장치(200)를 포함할 수 있다.

본 발명의 실시예에 따른 비휘발성 메모리 시스템(10)은 솔리드 스테이트 드라이브(Solid State Drive, 이하 'SSD'라 함), MMC(Multimedia card), eMMC(embedded Multimedia card) 또는 SD(secure digital) 카드일 수 있으나, 이에 한정되지 않는다. 또한, 비휘발성 메모리 장치(200)는 플래시 메모리 장치일 수 있으나, 이에 한정되지 않으며, PRAM, MRAM, ReRAM, 또는 FeRAM 장치일 수 있다. 비휘발성 메모리 장치(200)가 플래시 메모리 장치인 경우, 플로팅 게이트 방식의 NAND 플래시 메모리 장치 또는 CTF(Charge Trap Flash) 방식의 NAND 플래시 메모리 장치일 수 있다. 비휘발성 메모리 장치(200)의 메모리 셀 트랜지스터들은 2차원적으로 배열된 구조를 가질 수도 있고, 또는 3차원적으로 배열된 구조를 가질 수도 있다.

컨트롤러(100)는 반도체 저장장치(10)의 동작을 전반적으로 제어하며, 또한 호스트와 비휘발성 메모리 장치(200) 간의 제반 데이터 교환을 제어한다. 예컨대, 컨트롤러(100)는 호스트(20)의 요청에 따라 비휘발성 메모리 장치(200)를 제어하여 데이터를 쓰거나 데이터를 독출한다. 또한, 컨트롤러(100)는 비휘발성 메모리의 특성이나 비휘발성 메모리의 효율적인 관리를 위하여 필요한 일련의 내부 동작(예컨대, 성능 조절, 머지, 웨어 레벨링 등)을 제어한다. 컨트롤러(100)는 비휘발성 메모리의 관리를 위해 필요한 동작을 수행하기 위해, 호스트로부터 수신된 데이터에 에러가 없어도 호스트로 회복 가능한 에러 메시지를 전송할 수 있다. 이에 대해서는 후술하기로 한다.

비휘발성 메모리 장치(200)는 데이터를 비휘발적으로 저장하기 위한 저장 장소로서, OS(Operating System), 각종 프로그램들, 및 각종 데이터를 저장할 수 있다.

도 2는 도 1에 도시된 컨트롤러의 구성의 일 예를 나타내는 블록도이다.

도 2를 참조하여 컨트롤러(100)의 구성을 보다 세부적으로 살펴보면, 컨트롤러(100)는 호스트 인터페이스(110), 메모리(120), 메모리 인터페이스(140), CPU(150), 및 버스(160)를 포함할 수 있다.

호스트 인터페이스(110)는 호스트와 통신하기 위하여 인터페이스 프로토콜을 구비한다. 호스트와의 인터페이스 프로토콜은 UHS(UHS -I 또는 UHS - II ), PCI-E(peripheral component interconnect - express), ATA(Advanced Technology Attachment), SATA(serial ATA), PATA(parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜일 수 있다. 그러나, 호스트(20)와 메모리 시스템(10)간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(multi-media card), ESDI(enhanced small disk interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.

메모리(120)는 휘발성 메모리로서, 예컨대 SRAM, DRAM 등일 수 있으나, 이에 한정되지 않는다. 메모리(120)는 비휘발성 메모리 장치(200)에 저장될 데이터 및 비휘발성 메모리 장치(200)로부터 독출된 데이터를 일시적으로 저장하는 버퍼 역할을 수행한다. 본 실시예에서는, 메모리(120)가 컨트롤러(100)의 내부에 구현되나 이에 한정되지 않으며, 컨트롤러(100)의 외부에 구현될 수도 있다.

비휘발성 메모리 인터페이스(140)는 비휘발성 메모리 장치(200)와 인터페이싱한다. CPU(150)는 비휘발성 메모리 장치(200)로/로부터 데이터 기록/독출을 위한 제반 제어 동작을 수행한다.

비록 도면에는 도시되지 않았지만, 비휘발성 메모리 시스템(10)은 메모리 시스템(10)의 파워-온(power-on)시 실행되는 코드 데이터를 저장하는 ROM(미도시), 비휘발성 메모리 장치(200)에 저장될 데이터를 인코딩하고 비휘발성 메모리 장치(200)로부터 독출된 데이터를 디코딩하기 위한 ECC 엔진(미도시) 등의 구성요소를 더 구비할 수 있다.

도 3은 도 1에 도시된 비휘발성 메모리 장치(200)의 구조를 개략적으로 나타내는 도면이다. 이를 참조하면, 비휘발성 메모리 장치(200)는 다수의 메모리 소자들을 포함할 수 있다. 도 3에는 4-채널(4-channel)/ 3-뱅크(3-bank) 방식의 하드웨어 구조를 갖는 비휘발성 메모리 장치(200)가 예시적으로 도시되나, 본 발명이 이에 한정되는 것은 아니다. 각 뱅크는 플래시 메모리 칩으로 구현될 수 있으나, 이에 한정되는 것은 아니다.

도 3에 도시된 반도체 저장장치(10)에서, 컨트롤러(100)와 비휘발성 메모리 장치(200)는 4개의 채널(Channel A, B, C, D)로 연결되며, 각 채널에는 3개의 플래시 메모리 소자(CA0~CA2, CB0~CB2, CC0~CC2, CD0~CD2)가 연결되는 구조이다. 그러나, 채널의 수 및 뱅크의 수는 이에 한정되지 않고 변경될 수 있음은 당연하다.

도 4는 도 2에 도시된 호스트 인터페이스의 일 실시예를 나타내는 기능 블록도이다. 도 5a 및 도 5b는 각각 도 4의 호스트 인터페이스의 동작을 설명하기 위한 표이다. 도 4, 도 5a 및 도 5b를 참조하면, 호스트 인터페이스(110)는 물리적 인터페이스부(111), 및 에러 체크부(113)를 포함한다. 또한 메모리 컨트롤러(100)는 레지스터(170) 및 카운터(180)를 더 포함할 수 있다.

물리적 인터페이스부(117)는 호스트(20)로부터 데이터를 수신하여 에러 체크부(113)로 수신 데이터를 전달한다. 에러 체크부(113)는 호스트(20)로부터 수신한 수신 데이터의 에러 발생 여부를 체크하여, 그 결과를 나타내는 에러 체크 신호(CRC_R)를 출력한다. 에러 체크부(113)는 순환중복검사를 통해 에러 발생 여부를 체크하는 CRC(cyclic redundancy check) 모듈일 수 있으나, 이에 한정되지 않는다. 또한 에러 체크부(113)는 CRC 에러뿐 아니라, 프레임 에러를 검출할 수도 있다.

수신 데이터는 에러 체크부(113)를 거쳐 데이터 버퍼(120)에 임시로 저장된다. 데이터 버퍼(120)는 도 2에 도시된 메모리(120)일 수 있다.

수신 데이터에 에러가 있으면, 에러 체크부(113)는 물리적 인터페이스부(111)로 에러 발생 정보를 전달함으로써, 물리적 인터페이스부(111)가 호스트(20)로 상기 수신 데이터의 재전송을 요청하도록 한다. 본 발명의 일 실시예에 따르면, 수신 데이터에 에러가 없는 경우에도 비지 구간을 확보하기 위해 수신 데이터의 재전송을 요청할 수 있다. 수신 데이터에 에러가 없는 경우에도 수신 데이터의 재전송을 요청할 지 여부는 컨트롤러(100)의 CPU(150)가 결정할 수 있다. 예컨대, 컨트롤러(100)의 펌웨어는, 머지 동작과 같이 시간을 많이 요하는 이벤트가 발생하는 경우 수신 데이터에 에러가 없음에도 불구하고 수신 데이터의 재전송을 결정할 수 있다.

수신 데이터의 재전송 요청을 위하여 호스트 인터페이스부(110)는 제1 및 제2 선택기(115, 117)을 더 구비할 수 있다.

제1 선택기(115)는 재전송 선택 신호(RT_SEL)에 응답하여 에러 체크 신호(CRC_R)와 미리 정해진 페일 신호(CRC_F) 중 하나를 선택하여 출력한다. 물리적 인터페이스부(111)는 제1 선택기(115)의 출력 신호에 응답하여 호스트(20)로 수신 데이터의 재전송을 요청한다. 재전송 선택 신호(RT_SEL)는 재전송 요청 여부를 나타내기 위한 신호이다.

도 5a의 표를 예를 들어 호스트 인터페이스부(110)의 동작을 설명하면 다음과 같다. 제1 선택기(115)는 재전송 선택 신호(RT_SEL)가 '0'인 경우에는 에러 체크 신호(CRC_R)를 선택하여 출력하고, 재전송 선택 신호(RT_SEL)가 '1'인 경우에는 페일 신호(CRC_F)를 선택하여 출력한다. 따라서, 재전송 선택 신호(RT_SEL)가 '1'인 경우에는 페일 신호(CRC_F)가 선택되고, 이에 따라 물리적 인터페이스부(111)는 수신 데이터의 재전송을 요청한다. 재전송 요청은 상태 메시지를 통해서 호스트(20)로 전달될 수 있다.

물리적 인터페이스부(111)는 호스트(20)로부터 소정 단위의 버스트 데이터(data burst, 또는 burst data)가 수신될 때마다 상태 메시지를 전송할 수 있다. 상태 메시지는 에러 플래그를 포함할 수 있다. 에러 플래그는 해당 버스트 데이터의 에러 발생 유무를 나타내고, 호스트(20)는 메모리 시스템(10)으로부터 수신한 상태 메시지를 확인하여, 에러 플래그가 '1'로 설정되어 있다면, 메모리 시스템(10)으로 이미 전송한 버스트 데이터를 재전송할 수 있다.

재전송 선택 신호(RT_SEL)가 '0'인 경우에는 에러 체크 신호(CRC_R)에 따라 상태 메시지의 에러 플래그가 설정될 수 있다. 즉, 에러 체크 신호(CRC_R)에 따라 재전송 요청을 할지 여부가 결정된다. 만약, 에러 체크 신호(CRC_R)가 '1'인 경우(즉, 에러가 발생한 경우)에는 상태 메시지의 에러 플래그가 '1'로 설정됨으로써 호스트(20)로 수신 데이터의 재전송을 요청하고, 에러 체크 신호(CRC_R)가 '0'인 경우(즉, 에러가 발생하지 않은 경우)에는 상태 메시지의 에러 플래그가 '0'으로 설정됨으로써 호스트(20)로 수신 데이터의 재전송을 요청하지 않는다.

도 5b의 표를 예를 들어 호스트 인터페이스부(110)의 동작을 설명하면 다음과 같다. 제2 선택기(117)는 재전송 데이터 신호(RT_DAT)에 응답하여 에러 체크 신호(CRC_R)와 미리 정해진 페일 신호(CRC_F) 중 하나를 선택하여 데이터 버퍼(120)로 출력한다. 예를 들어, 제2 선택기(117)는 재전송 데이터 신호(RT_DAT)가 '0'인 경우에는 에러 체크 신호(CRC_R)를 선택하여 출력하고, 재전송 데이터 신호(RT_DAT)가 '1'인 경우에는 페일 신호(CRC_F)를 선택하여 출력한다.

호스트(20)로부터 수신되는 데이터는 데이터 버퍼(120)에 저장될 수 있다. 데이터 버퍼(120)에 저장된 수신 데이터는 제2 선택기(117)의 출력 신호에 따라 선택적으로 폐기될 수 있다.

재전송 데이터 신호(RT_DAT)는 데이터 버퍼에 저장된 수신 데이터의 폐기 여부를 나타내는 신호이다. 페일 신호(CRC_F)가 선택된 경우에는, 데이터 버퍼(120)에 저장된 수신 데이터는 유효하며 폐기되지 않고 비휘발성 메모리(200)에 저장된다.

에러 체크 신호(CRC_R)가 선택된 경우에는, 에러 체크 신호(CRC_R)에 따라 데이터 버퍼(120)에 저장된 수신 데이터의 유/무효가 결정된다. 만약, 에러 체크 신호(CRC_R)가 '1'인 경우(즉, 에러가 발생한 경우)에는 데이터 버퍼(120)에 저장된 수신 데이터는 무효로서 폐기되며, 에러 체크 신호(CRC_R)가 '0'인 경우(즉, 에러가 발생하지 않은 경우)에는 데이터 버퍼(120)에 저장된 수신 데이터는 유효로서 폐기되지 않는다.

재전송 선택 신호(RT_SEL) 및 재전송 데이터 신호(RT_DAT)는 재전송 재전송 요청 여부 및 수신 데이터의 폐기 여부에 따라, CPU(150)에 의하여 설정될 수 있다.

도 6은 도 2에 도시된 호스트 인터페이스의 다른 실시예를 나타내는 기능 블록도이다. 도 7a 및 도 7b는 각각 도 6의 호스트 인터페이스의 동작을 설명하기 위한 표이다. 도 6, 도 7a 및 도 7b를 참조하면, 호스트 인터페이스(110)는 물리적 인터페이스부(111), 에러 체크부(113), 및 제1 내지 제3 선택기(118, 119, 115)를 포함할 수 있다.

제1 선택기(118)는 더미 데이터 신호(DM_DAT)에 응답하여 호스트(20)로부터 수신된 수신 데이터와 널 데이터(null data) 중 하나를 선택하여 에러 체크부(113)로 출력한다. 더미 데이터 신호(DM_DAT)는 수신 데이터의 유/무효를 나타내기 위한 신호이다.

예를 들어, 제1 선택기(118)는 더미 데이터 신호(DM_DAT)가 '0'인 경우에는 수신 데이터를 선택하여 에러 체크부(113)로 출력하고, 더미 데이터 신호(DM_DAT)가 '1'인 경우에는 널 데이터(또는 더미 데이터라 함)를 선택하여 에러 체크부(113)로 출력한다. 여기서, 널 데이터란 실제 수신되는 데이터가 아니며 특정 값(예컨대, 0xFF)으로 고정된 데이터이다. 따라서, 더미 데이터 신호(DM_DAT)가 '0'인 경우에만 호스트(20)로부터 수신된 데이터가 에러 체크부(113)로 입력되고 에러 체크부(113)에 의해 에러 발생 여부가 체크된 후 데이터 버퍼(120)에 저장된다. 더미 데이터 신호(DM_DAT)가 '1'인 경우에는 수신 데이터는 에러 체크부(113)로 전달되지 않으며, 따라서 데이터 버퍼(120)에도 저장되지 않고 폐기된다.

제2 선택기(119)는 더미 데이터 신호(DM_DAT)에 응답하여 에러 체크 신호(CRC_R)와 CRC 패스 신호(CRC_P) 중 하나를 선택하여 출력한다. 예를 들어, 제2 선택기(119)는 더미 데이터 신호(DM_DAT)가 '0'인 경우에는 에러 체크 신호(CRC_R)를 선택하여 출력하고, 더미 데이터 신호(DM_DAT)가 '1'인 경우에는 CRC 패스 신호(CRC_P)를 선택하여 출력한다.

제3 선택기(115)는 재전송 선택 신호(RT_SEL)에 응답하여 제2 선택기(119)의 출력 신호와 CRC 페일 신호(CRC_F) 중 하나를 선택하여 출력한다. 예를 들어, 제3 선택기(115)는 재전송 선택 신호(RT_SEL)가 '0'인 경우에는 제2 선택기(119)의 출력 신호를 선택하여 출력하고, 재전송 선택 신호(RT_SEL)가 '1'인 경우에는 페일 신호(CRC_F)를 선택하여 출력한다. 이에 따라 물리적 인터페이스부(111)는 수신 데이터의 재전송을 요청한다.

재전송 선택 신호(RT_SEL)가 '0'인 경우에는, 더미 데이터 신호(DM_DAT)에 따라 수신 데이터의 재전송 요청 여부가 결정된다. 더미 데이터 신호(DM_DAT)가 '0'인 경우에는 에러 체크 신호(CRC_R)에 따라 수신 데이터의 재전송 요청 여부가 결정된다. 더미 데이터 신호(DM_DAT)가 '1'인 경우에는 CRC 패스 신호(CRC_P)가 선택되고 이 경우에는 수신 데이터의 재전송 요청은 하지 않는다.

재전송 선택 신호(RT_SEL) 및 더미 데이터 신호(DM_DAT)는 재전송 요청 여부 및 수신 데이터의 폐기 여부에 따라, CPU(150)에 의하여 설정될 수 있다.

또한 메모리 컨트롤러(100')는 레지스터(미도시) 및 카운터(미도시)를 더 포함할 수 있다. 레지스터(미도시)는 미리 설정된 재전송 요청 최대 횟수를 저장하며, 카운터(미도시)는 재전송 요청 횟수를 카운트할 수 있다. 이에 따라, 카운터(미도시)는 0으로 초기화되며, 재전송 요청이 발생할 때마다 1씩 증가될 수 있다. 이 때, 카운터에 의해 카운트된 재전송 요청 횟수를 레지스터에 저장된 재전송 요청 최대 횟수와 비교하여, 재전송 요청 최대 횟수 보다 적거나 같은 경우에만, 재전송 요청을 하고, 재전송 요청 최대 횟수 보다 큰 경우에는 재전송 요청을 하지 않을 수 있다.

도 8은 본 발명의 일 실시예에 따른 메모리 컨트롤러의 동작 방법을 나타내는 플로우챠트이다.

메모리 컨트롤러(100)는 호스트(20)로부터 버스트 데이터를 수신하고(S110), 수신 데이터의 에러 발생 여부를 체크한다(S120). 에러가 발생한 경우에는(S130의 YES) 호스트로 에러 있음을 보고하여, 수신 데이터의 재전송을 요청한다(S150). 에러가 발생하지 않은 경우에도(S130의 NO) 메모리 컨트롤러(100)는 수신 데이터의 재전송이 필요한지를 체크하여(S140) 수신 데이터의 재전송이 필요한 경우 호스트(20)로 에러 있음을 보고하여 수신 데이터의 재전송을 요청하고(S150), 재전송이 필요없는 경우에는 호스트(20)로 에러 없음을 보고한다.

호스트(20)로 에러 있음/없음(즉, 에러 유무)을 보고하는 것은 상술한 바와 같이, 상태 메시지의 에러 플래그를 '1' 또는 '0'으로 설정함으로써 이루어질 수 있다.

도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 나타내는 플로우챠트이다. 도 10a 및 도 10b는 도 9에 도시된 동작 방법을 설명하기 위한 도면이다. 구체적으로는, 도 10a는 도 9에 도시된 동작 방법 중 수신 데이터에 에러가 없고, 재전송을 요청하지 않는 경우의 동작을 설명하기 위한 도면이며, 도 10b는 도 9에 도시된 동작 방법 중 수신 데이터에 에러가 있거나, 또는 비지 타임 아웃을 회피하기 위해 재전송을 요청하는 경우의 동작을 설명하기 위한 도면이다. 도 9에 도시된 데이터 송신기는 호스트일 수 있고, 데이터 수신기는 메모리 시스템일 수 있으나, 이에 한정되는 것은 아니다.

도 9, 도 10a 및 도 10b를 참조하면, 먼저, 호스트가 메모리 시스템으로 (N-1) 번째 버스트 데이터를 전송한다(S210). 도 10a 및 도 10b에 도시된 바와 같이, 호스트가 메모리 시스템으로 버스트 데이터를 전송하기 전에, 메모리 시스템이 버스트 데이터를 수신할 준비가 되어 있는지 확인하기 위하여 메모리 시스템으로 상태 요청 메시지(FCREQ)를 전송하고, 이에 응답하여 메모리 시스템은 호스트로 준비가 되었음을 알리는 메시지(FCRDY)를 호스트로 전송할 수 있다. 이러한 과정은 각 버스트 데이터의 전송 전에 매번 이루어질 수 있다.

메모리 시스템은 (N-1) 번째 버스트 데이터에 대한 에러 발생 여부를 체크한다(S220). 본 실시예에서는 (N-1) 번째 버스트 데이터에 대해서는 에러(예컨대, CRC 에러, 프레임 에러 등)가 발생하지 않은 것으로 가정한다. 메모리 시스템은 호스트로 상태 메시지를 전송한다. 이 때 상태 메시지는 에러 발생 유무를 나타내는 에러 플래그를 포함하고 있다. 이를 수신한 호스트는 다음 번째 버스트 데이터(N번째 버스트 데이터)를 메모리 시스템으로 전송한다(S230).

메모리 시스템은 N 번째 버스트 데이터에 대한 에러 발생 여부를 체크한다(S235). N 번째 버스트 데이터에 대해서도 에러(예컨대, CRC 에러, 프레임 에러 등)는 발생하지 않은 것으로 가정한다. 그러나, 이 때, 메모리 시스템은 비지 타임 아웃을 피하기 위하여 수신 데이터의 재전송을 요청하기로 결정한다(S235). 이를 위하여 메모리 시스템은 호스트로 에러 발생 "무"를 나타내는 에러 플래그를 포함하는 상태 메시지를 전송한다(S240). 이를 수신한 호스트는 이미 전송한 N 번째 버스트 데이터를 메모리 시스템으로 재전송한다(S250).

메모리 시스템은 재전송된 N 번째 버스트 데이터에 대한 에러 발생 여부를 체크한다(S255). 재전송 N 번째 버스트 데이터에 대해서도 에러(예컨대, CRC 에러, 프레임 에러 등)는 발생하지 않은 것으로 가정한다. 그리고, 이 때, 메모리 시스템은 수신 데이터의 재전송을 요청하지 않기로 결정한다(S255). 따라서 메모리 시스템은 호스트로 에러 발생 "무"를 나타내는 에러 플래그를 포함하는 상태 메시지를 전송한다(S260). 이를 수신한 호스트는 다음 번째 버스트 데이터((N+1) 번째 버스트 데이터)를 메모리 시스템으로 전송한다(S270).

도 10c는 본 발명의 일 실시예에 따른 버스트 데이터의 구성을 나타내는 도면이다. 이를 참조하면, 버스트 데이터는 사용자 데이터 영역(DATA), CRC 에러 검출을 위한 신호 영역(CRC), 프레임 에러 검출을 위한 신호 영역(SDB, SOP, EOP) 및 기타 영역(DIDL)으로 구성될 수 있다. 본 발명의 일 실시예에서는, 버스트 데이터마다 재전송 여부가 결정될 수 있다.

상술한 바와 같이, 본 발명의 실시예에 따르면, 수신 데이터에 실제로 에러가 발생하지 않았음에도 불구하고 인위적으로 회복 가능한 에러(Recoverable error)를 발생시켜 데이터의 재전송을 유도할 수 있다. 이에 따라 메모리 시스템에서는, 동일한 데이터에 대해 처리할 수 있는 시간을 재전송에 필요한 시간만큼 추가로 확보할 수 있다. 재전송 횟수가 많을 수록 비지 타임을 길게 확보할 수 있으며, 재전송 최대 횟수는 환경이나 채널 상황에 맞추어 변경 가능하다.

도 10b를 참조하여, N 번째 버스트 데이터에 대하여 실제 에러가 발생하지 않은 경우에, 재전송 요청을 한 경우와 하지 않는 경우의 데이터 처리 가능 시간을 살펴보면 아래와 같다.

N 번째 버스트 데이터에 대하여 실제 에러가 발생하지 않았고, 또한 재전송 요청도 하지 않은 경우에, N 번째 버스트 데이터를 처리할 수 있는 시간을 최대 500ms 로 가정한다. 반면, N 번째 버스트 데이터에 대하여 실제 에러가 발생하지 않았지만, 재전송 요청을 1회 한 경우에는, N 번째 버스트 데이터를 처리할 수 있는 시간은 최소 (500ms + 500ms)이다. 즉, N 번째 버스트 데이터에 대해 1sec + α(0이상의 실수)의 비지 타임을 확보할 수 있다. α(0이상의 실수)의 값은 N번째 버스트 데이터를 채널에서 전송하는 시간에 비례하며, 이는 동작 주파수와 관계된 값이므로 유동적이다. 유동적인 변수들을 제거하더라도, 메모리 시스템은는 동일 데이터에 대해 2배(예컨대, 최대 1sec) 의 비지 타임(busy time)을 확보할 수 있다.

이와 같은 방식으로, 본 발명의 일 실시에에서 재전송 최대횟수를 3회로 설정하는 경우, 메모리 시스템이 동일 데이터에 대하여 확보할 수 있는 비지 타임은 본 발명의 실시예를 적용하지 않은 경우에 비하여 4배 이상으로 늘어난다.

따라서, 본 발명의 실시예에 따라 동일한 데이터에 대한 처리 시간을 충분히 확보하게 되면, 기존에 비지 타임 아웃을 해소하기 위한 컨트롤러의 펌웨어 오버헤드를 제거할 수 있고, 펌웨어 운영이 매우 플렉서블해지므로 다양한 구현이 가능하다. 이에 따라, 메모리 시스템의 전체적인 성능 향상을 가져올 수 있다.

도 11은 본 발명의 다른 일 실시예에 따른 컨트롤러의 동작 방법을 나타내는 플로우챠트이다. 이를 참조하면, 컨트롤러는 호스트로의 요청(REQUEST)을 수신할 수 있다(S310). 호스트의 요청은 예를 들어, 데이터 저장일 수 있으나, 이에 한정되는 것은 아니다. 호스트의 요청에 이어 컨트롤러는 호스트로부터 버스트 데이터를 수신할 수 있다(S320).

컨트롤러는 호스트의 요청을 수행하기 전에, 혹은 호스트의 요청을 수행하는 도중에 내부 관리 동작이 필요한지 판단할 수 있다(S330), 만약 별도의 내부 관리 동작이 필요하지 않은 경우에는, 컨트롤러는 호스트의 요청을 수행할 수 있다(S360).

한편, 컨트롤러(100)가 비휘발성 메모리의 관리를 위해 내부 동작(예컨대, 병합, 성능 조절, 웨어 레벨링 등)을 수행할 필요가 있는 경우에, 호스트로부터 수신된 데이터에 에러가 없어도 호스트로 재전송 요청을 할 수 있다(S340). 재전송 요청은 회복 가능한 에러 메시지를 전송함으로써 이루어질 수 있다.

호스트는 컨트롤러로부터 수신한 에러 메시지에 응답하여 기 전송한 데이터를 다시 비휘발성 메모리로 전송한다. 그러면, 컨트롤러는, 재전송된 데이터는 무시 또는 폐기하고, 비휘발성 메모리의 관리를 위해 필요한 내부 동작을 수행한다(S350). 이 경우, 컨트롤러는, 일련의 내부 동작에 필요한 시간을 확보하기 위하여, 회복 가능한 에러 메시지를 복수 회 전송할 수 있다. 필요한 내부 관리 동작을 수행한 다음에, 호스트의 요청에 상응하는 동작을 시작하거나, 재개할 수 있다(S360).

비휘발성 메모리의 블록 관리를 위해 수행되는 일련의 내부 동작에는 예컨대, 병합(merge), 성능 조절, 웨어 레벨링 등이 있을 수 있으나, 이에 한정되는 것은 아니다.

병합은, 플래시 메모리에서 비연속적으로 분산되어 있는 데이터를 어느 하나의 블록에 모아서 기록하는 동작을 의미한다. 병합은 프리 블록(데이터가 쓰여지지 않은 블록 또는 소거된 블록)이 없는 경우, 프리 블록을 만들기 위하여 수행될 수 있다.

덮어쓰기가 불가능한 플래시 메모리(예컨대 낸드형 플래시 메모리)의 특성상 데이터 기록(갱신)이 필요한 경우 임시의 메모리 블록을 할당하여 데이터를 기록할 수 있는데, 이와 같이 데이터 갱신을 위해 임시로 할당하는 메모리 블록(이하 로그 블록이라 함)이 사용될 수 있다.

그런데, 로그 블록을 무한정 할당하여 사용할 수 없으므로 유한 개수의 로그 블록을 사용하게 되고, 할당된 로그 블록을 모두 사용할 경우 로그 블록을 비우기 위하여 기존 데이터 블록의 데이터와 비교하여 기존 데이터 블록에서 변경되지 않은 정보(즉, 유효 데이터)와 로그 블록의 갱신된 데이터(즉, 유효 데이터)를 한 블록으로 합치게 되는데 이러한 일련의 과정이 상술한 병합의 예이다. 병합은 기존 데이터 블록과 로그 블록의 데이터 병합 방법에 따라 여러 가지로 나뉠 수 있는데, 대표적으로 단순 병합(Simple Merge), 복사 병합(Copy Merge), 교환 병합(Swap Merge) 등이 있다.

웨어 레벨링이란, 플래시 메모리의 논리 블록들이 맵핑되는 물리 블록들의 물리적 위치를 변화시키는 동작을 의미한다. 메모리 컨트롤러(100)는 플래시 메모리(200)의 수명을 저하시키는 특정 영역에의 빈번한 데이터 파일의 삭제 및 쓰기를 회피하도록 소프트웨어적으로 프로그래밍 된다. 이 소프트웨어적인 프로그래밍을 '웨어 레벨링(wear leveling)' 기법이라 한다. 이와 같은 프로그래밍 기법이 적용된 메모리 컨트롤러(100)는 데이터 파일의 쓰기 가능한 영역을 연산하여 플래시 메모리(200)의 데이터 파일 저장영역을 전체 저장영역으로 균등하게 분산시킨다.

웨어 레벨링 기법의 하나에 의하면, 외부로부터 소정의 데이터 파일에 대한 쓰기 요청이 입력되는 경우에, 물리 블록들 전체의 삭제횟수정보가 순차적으로 또는 규정된 방식에 따라 스캔되고 스캔된 데이터 파일에 포함된 데이터가 저장될 영역의 블록이 미리 규정된 최대삭제횟수에 도달한 경우 상기 스캔 정보를 근거로 하여, 상대적으로 삭제횟수가 적은 블록의 물리적 위치로 변경되어 저장된다.

머지나 웨어 레벨링 동작에 따르면, 물리 블록 대 논리 블록의 매핑 정보가 변경된다. 즉, 매핑 테이블의 변경이 수반된다.

성능 조절은 비연속적으로 분산되어 있는, 즉 프래그먼트(fragment)로 나뉘어져 있는 페이지들을 정렬하여 한데 모으는 동작을 포함할 수 있다.

도 12 및 도 13은 각각 본 발명의 실시예에 따른 메모리 시스템을 구비하는 전자 시스템의 블록도이다. 도 12를 참조하면 본 발명의 실시예에 따른 전자 시스템(900)은 본 발명의 일 실시예에 따른 메모리 시스템(10), 전원부(power supply)(910), 중앙 처리 장치(CPU)(920), 램(RAM)(930), 유저 인터페이스(User Interface)(940) 및 이들 구성요소들을 전기적으로 연결하는 시스템 버스(950)를 포함할 수 있다.

CPU(920)는 전자 시스템(900)의 전체적인 동작을 제어하고, RAM(930)은 시스템(900)의 동작을 위해 필요한 정보들을 저장하고, User Interface(940)는 시스템(900)과 사용자와의 인터페이스를 제공한다. 전원부(910)는 내부의 구성 요소들(즉, CPU(920), 램(RAM)(930), 유저 인터페이스(940), 메모리 시스템(500) 등)으로 전원을 공급한다.

CPU(920)가 상술한 호스트(20)에 해당할 수 있으며, 메모리 시스템(10)은 호스트(20)의 명령에 응답하여 데이터를 저장하거나 독출할 수 있다.

도 13에 도시된 전자 시스템(900')은 도 12에 도시된 전자 시스템(900)과 유사한 구성을 가지므로, 설명의 중복을 피하기 위하여 차이점을 위주로 기술한다.

도 13에 도시된 전자 시스템(900')은 도 12에 도시된 전자 시스템(900)에 비하여, RAID 컨트롤러 카드(960)를 더 구비한다. 메모리 시스템(10)은 호스트와 직접 인터페이스하는 것이 아니라, RAID 컨트롤러 카드(960)에 장착되어, RAID 컨트롤러 카드(960)를 통하여 호스트와 인터페이스할 수 있다.

도 12 및 도 13에 도시된 전자 시스템(900, 900')는 컴퓨터(computer), PDA(personal digital assistance), 휴대 전화기(cellular telephone), 스마트폰(smart phone), MP3 플레이어, PMP(portable multimedia player), 차량자동항법장치(automotive navigation system), MID(Mobile Internet Device) 등일 수 있으나, 열거한 제품에 한정되지 않는다.

도 14는 본 발명의 실시예에 따른 메모리 시스템(10)을 구비하는 컴퓨팅 시스템(1000, PC)의 블록도이다. 이를 참조하면, 컴퓨팅 시스템(1000)은 중앙 처리 장치(Central Processing Unit, 1110), AGP 장치(Accelerated Graphics Port, 1120), 메인 메모리(1130), 메모리 시스템(10), 키보드 컨트롤러(1160), 프린터 컨트롤러(1170), 및 사우스 브리지(1180) 등을 포함한다.

컴퓨팅 시스템(1100)은 메모리 시스템(10)이 하드디스크 드라이브를 대신하여 주 저장 장치로 이용하는 개인용 컴퓨터 또는 노트북 컴퓨터의 블락도일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.

컴퓨팅 시스템(1000)에서 중앙 처리 장치(1110), AGP 장치(1120), 및 메인 메모리(1130) 등은 사우스 브리지(1180)에 접속되며, SSD(10), 키보드 컨트롤러(1160), 프린터 컨트롤러(1170), 및 각종 주변 장치들(미도시) 역시 사우스 브리지(180)에 연결될 수 있다.

도 13에는 도시되지 않았지만, 컴퓨팅 시스템(1000)은 노스 브리지(미도시)를 더 구비할 수 있다. 이 경우, 중앙 처리 장치(1110), AGP 장치(1120), 및 메인 메모리(1130) 등은 노스 브리지(미도시)에 접속될 수 있다.

노스 브리지(미도시)는 메인보드 가운데를 기준으로 중앙 처리 장치(1110) 소켓 쪽에 있는 집적회로로서, 일반적으로는 중앙 처리 장치(1110)와 연결하는 호스트 인터페이스(host interface)를 포함하는 시스템 컨트롤러를 의미한다. 노스 브리지(미도시)는 CPU(1110) 내에 구현될 수도 있다. 사우스 브리지(1180)는 메인보드 가운데를 기준으로 PCI(peripheral component interconnect) 슬롯 쪽에 있는 집적회로로서, 일반적으로는 호스트 버스에서 PCI 버스를 경유하여 접속되는 버스(bus)로 가는 브리지를 의미한다.

AGP는 3차원 그래픽 표현을 빠르게 구현할 수 있게 해주는 버스 규격이다. AGP 장치(1120)에는 모니터 이미지를 재생하는 비디오 카드 등이 포함될 수 있다. 메인 메모리(1130)는 일반적으로 휘발성 메모리 소자인 RAM(Random Access Memory)으로 구현될 수 있으나 본 발명의 범위가 이에 한정되는 것은 아니다.

또한, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(1100)에서는 메모리 시스템(10)이 사우스 브리지(180)에 연결되는 구조이나, 이에 한정되는 것은 아니며, 메모리 시스템(10)이 노스 브리지(미도시)에 연결되거나, CPU(1110)에 직접 연결되는 구조일 수도 있다.

본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.

컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있다.

또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.

상기 본 발명의 내용은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

메모리 시스템 : 10
컨트롤러 : 100
비휘발성 메모리 장치 : 200
호스트 인터페이스 : 110
메모리 : 120
메모리 인터페이스 : 140
CPU : 150
전자 시스템 : 900, 900

Claims (20)

1. 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러에 있어서,
   재전송 제어 신호를 제공하는 중앙처리장치(CPU);
   호스트로부터 수신한 수신 데이터의 에러 발생 여부를 체크하여, 에러 체크 신호를 발생하는 에러 체크 모듈; 및
   상기 재전송 제어 신호 및 상기 에러 체크 신호를 수신하고, 상기 에러 체크 신호에 응답하여 상기 수신 데이터에 에러가 있으면 상기 호스트로 상기 수신 데이터의 재전송을 요청하고, 또한 상기 수신 데이터에 에러가 없는 경우에도 상기 재전송 제어 신호에 응답하여 상기 수신 데이터의 재전송을 요청하는 재전송 요청부를 포함하는 메모리 컨트롤러.
2. 제1 항에 있어서, 상기 CPU는
   상기 메모리 컨트롤러가 상기 비휘발성 메모리 장치에 대한 내부 동작을 수행할 때, 상기 수신 데이터에 에러가 없는 경우에 상기 수신 데이터의 재전송을 요청할 것인지 여부를 결정하는 메모리 컨트롤러.
3. 제2 항에 있어서, 상기 메모리 컨트롤러는
   재전송(retry) 최대 횟수를 저장하는 레지스터; 및
   상기 재전송 요청부에 의해 요청된 재전송 횟수를 카운트하기 위한 카운터를 더 포함하며,
   상기 CPU는 상기 카운터에 의해 카운트된 상기 재전송 횟수가 상기 재전송 최대 횟수 보다 적거나 같은 경우에 상기 재전송 요청을 결정하는 메모리 컨트롤러.
4. 제2 항에 있어서, 상기 메모리 컨트롤러는
   상기 수신 데이터를 일시적으로 저장하는 버퍼를 더 포함하고,
   상기 에러 체크 모듈에 의해 상기 수신 데이터에 에러가 없는 것으로 판단된 경우, 상기 CPU는 상기 수신 데이터를 상기 버퍼에 저장하는 메모리 컨트롤러.
5. 제4 항에 있어서,
   상기 수신 데이터가 상기 버퍼에 저장된 후, 상기 재전송 요청부가 상기 수신 데이터에 에러가 없는데도 불구하고 상기 수신 데이터의 재전송을 요청한 경우, 상기 메모리 컨트롤러는 상기 호스트로부터 재전송된 데이터를 수신하고, 상기 버퍼에 상기 재전송된 데이터를 저장하기 전에 상기 재전송된 데이터를 폐기하는 것을 특징으로 하는 메모리 컨트롤러.
6. 제4 항에 있어서,
   상기 수신 데이터가 상기 버퍼에 일시적으로 저장된 후, 상기 CPU는 상기 수신 데이터를 상기 비휘발성 메모리 장치에 저장하는 메모리 컨트롤러.
7. 제4 항에 있어서, 상기 메모리 컨트롤러는
   상기 호스트로부터 상기 데이터를 수신하고, 상기 호스트로 상기 재전송을 요청하는 물리적 인터페이스부를 더 포함하고,
   상기 재전송 제어 신호는 제1 제어 신호 및 제2 제어 신호를 포함하고,
   상기 재전송 요청부는
   상기 제1 제어 신호에 응답하여 상기 물리적 인터페이스부를 제어하는 제1 출력 신호를 제공하는 제1 선택기; 및
   상기 제2 제어 신호에 응답하여 상기 버퍼를 제어하는 제2 출력 신호를 제공하는 제2 선택기를 포함하는 메모리 컨트롤러.
8. 제7 항에 있어서, 상기 제1 선택기 및 상기 제2 선택기는 각각
   상기 에러 체크 신호를 하나의 입력으로 수신하는 메모리 컨트롤러.
9. 제8 항에 있어서, 상기 제1 제어 신호는
   상기 에러 체크 신호가 상기 수신 데이터에 에러가 없음을 나타내는 경우에 상기 수신 데이터의 재전송에 대한 요청을 제어하는 메모리 컨트롤러.
10. 제8 항에 있어서, 상기 제2 제어 신호는
    상기 에러 체크 신호가 상기 수신 데이터에 에러가 없음을 나타내는 경우에 상기 수신 데이터를 상기 버퍼에 저장하는 것을 제어하는 메모리 컨트롤러.
11. 제4 항에 있어서, 상기 메모리 컨트롤러는
    상기 호스트로부터 상기 데이터를 수신하고, 상기 호스트로 상기 재전송을 요청하는 물리적 인터페이스부를 더 포함하고,
    상기 재전송 제어 신호는 재전송 선택 신호 및 더미 데이터 신호를 포함하고,
    상기 재전송 요청부는
    상기 재전송 선택 신호에 응답하여 상기 물리적 인터페이스부를 제어하는 제1 출력 신호를 제공하는 제1 선택기;
    상기 더미 데이터 신호에 응답하여 상기 수신 데이터 또는 널(null) 데이터를 상기 에러 체크 모듈로 제공하는 제2 선택기; 및
    상기 더미 데이터 신호에 응답하여 상기 수신 데이터에 에러가 있는지 여부를 나타내는 신호를 상기 제1 선택기로 제공하는 제3 선택기를 포함하는 메모리 컨트롤러.
12. 제11 항에 있어서, 상기 제1 선택기 및 상기 제3 선택기는 각각
    상기 에러 체크 신호를 하나의 입력으로 수신하는 메모리 컨트롤러.
13. 제12 항에 있어서, 상기 재전송 선택 신호는
    상기 에러 체크 신호가 상기 수신 데이터에 에러가 없음을 나타내는 경우에 상기 재전송에 대한 요청을 제어하는 메모리 컨트롤러.
14. 제12 항에 있어서, 상기 더미 데이터 신호는
    상기 수신 데이터가 상기 에러 체크 모듈 및 상기 버퍼로 전달되는지 여부를 제어하는 메모리 컨트롤러.
15. 제1 항에 있어서, 상기 재전송 요청부는
    상기 수신 데이터에 대한 응답으로, 미리 정해진 값으로 설정된 에러 플래그를 포함하는 상태 메시지를 상기 호스트로 전송함으로써 상기 재전송을 요청하는 메모리 컨트롤러.
16. 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서,
    호스트로부터 데이터를 수신하고, 수신 데이터에 대한 에러 발생 여부를 체크하는 단계;
    상기 체크 결과 상기 수신 데이터에 에러가 발생한 경우, 상기 수신 데이터에 대한 재전송을 요청하는 제1 요청 단계; 및
    상기 체크 결과 상기 수신 데이터에 에러가 발생하지 않은 경우, 상기 수신 데이터를 버퍼에 저장한 후에 상기 수신 데이터에 대한 재전송을 요청하는 제2 요청 단계를 포함하는 메모리 컨트롤러의 동작 방법.
17. 제16항에 있어서, 상기 제2 요청 단계는
    상기 비휘발성 메모리 장치에 의한 내부 동작을 수행하기 전에 수행되며,
    상기 메모리 컨트롤러는, 상기 호스트가 상기 제2 요청 단계에 따른 재전송 동작을 수행하는 구간 동안에 상기 비휘발성 메모리 장치에서 상기 내부 동작이 이루어지도록 제어하는 메모리 컨트롤러의 동작 방법.
18. 제16항에 있어서, 상기 동작 방법은
    상기 수신 데이터에 에러가 발생한 경우 상기 호스트로 에러가 발생했다고 보고하는 단계를 더 포함하는 메모리 컨트롤러의 동작 방법.
19. 제16항에 있어서, 상기 동작 방법은
    상기 수신 데이터에 에러가 발생하지 않은 경우, 상기 호스트로 회복 가능한 에러 메시지를 전송하는 단계를 더 포함하는 메모리 컨트롤러의 동작 방법.
20. 제16항에 있어서, 상기 제2 요청 단계는
    상기 수신 데이터에 대한 복수의, 연속적인 재전송 요청을 상기 호스트로 보내는 단계; 및
    상기 복수의, 연속적인 재전송 요청을 재전송 최대 횟수와 비교하여 카운팅하는 단계를 포함하는 메모리 컨트롤러의 동작 방법.

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