KR101843222B1 - Chip electronic component and board having the same mounted thereon - Google Patents
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Abstract
본 발명은 내부에 내부전극이 배치된 본체; 상기 본체의 상면 및 하면 중 적어도 일면의 양 단부에 배치된 충격 흡수층; 및 상기 본체의 양 단면에 배치되어 상기 내부전극과 접속하는 접속부와, 상기 접속부로부터 연장되어 상기 충격 흡수층 상에 배치된 밴드부를 포함하는 제 1 및 제 2 외부전극;을 포함하는 칩 전자부품에 관한 것이다.According to the present invention, there is provided a plasma display panel comprising: a body having internal electrodes disposed therein; An impact absorbing layer disposed on both ends of at least one of an upper surface and a lower surface of the main body; And first and second external electrodes disposed on both end faces of the main body and connected to the internal electrode, and a band portion extending from the connection portion and disposed on the impact absorbing layer will be.
Description
본 발명은 칩 전자부품 및 칩 전자부품의 실장 기판에 관한 것이다.
The present invention relates to a chip electronic component and a mounting substrate of the chip electronic component.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자이다.
An inductor, which is one of the chip electronic components, is a typical passive element that removes noise by forming an electronic circuit together with a resistor and a capacitor.
칩 전자부품은 솔더링(soldering)에 의해 인쇄회로기판(Printed Circuit Board, PCB)에 실장되어 인쇄회로기판의 회로와 전기적으로 연결된다.
The chip electronic component is mounted on a printed circuit board (PCB) by soldering and electrically connected to the circuit of the printed circuit board.
이와 같은 칩 전자부품의 표면 실장 시 솔더(solder)에 의한 응력 때문에 칩 전자부품에 크랙(crack)이 발생하고, 칩 전자부품과 인쇄회로기판(PCB) 간의 전기적 연결이 끊기는 오픈(open) 불량이 발생하는 문제가 있다.
Cracks are generated in the chip electronic components due to the stress caused by the solder during the surface mounting of the chip electronic components and an open defect in which the electrical connection between the chip electronic components and the printed circuit board There is a problem that arises.
본 발명은 표면 실장 시 발생하는 솔더(solder)에 의한 응력을 완화할 수 있는 칩 전자부품 및 칩 전자부품의 실장 기판에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip electronic component and a mounting substrate of a chip electronic component that can alleviate stress caused by solder that occurs during surface mounting.
본 발명의 일 실시형태는 내부에 내부전극이 배치된 본체; 상기 본체의 상면 및 하면 중 적어도 일면의 양 단부에 배치된 충격 흡수층; 및 상기 본체의 양 단면에 배치되어 상기 내부전극과 접속하는 접속부와, 상기 접속부로부터 연장되어 상기 충격 흡수층 상에 배치된 밴드부를 포함하는 제 1 및 제 2 외부전극;을 포함하는 칩 전자부품을 제공한다.
According to an aspect of the present invention, there is provided a plasma display panel comprising: a body having internal electrodes disposed therein; An impact absorbing layer disposed on both ends of at least one of an upper surface and a lower surface of the main body; And first and second external electrodes disposed on both end faces of the main body and connected to the internal electrodes, and a band portion extending from the connection portion and disposed on the impact absorbing layer. do.
본 발명에 따르면, 칩 전자부품의 표면 실장 시 발생하는 솔더(solder)에 의한 응력을 완화하여 크랙(crack) 발생 및 오픈(open) 불량을 방지할 수 있다.
According to the present invention, it is possible to mitigate the stress caused by the solder that occurs during surface mounting of the chip electronic component, thereby preventing cracks and open defects.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 사시도이다.
도 2는 도 1의 A-A'에 의한 단면도이다.
도 3은 본 발명의 다른 실시형태에 따른 칩 전자부품의 LT 방향의 단면도이다.
도 4는 도 1의 칩 전자부품이 인쇄회로기판(PCB)에 실장된 모습을 도시한 사시도이다.1 is a perspective view of a chip electronic component according to an embodiment of the present invention.
2 is a sectional view taken along the line A-A 'in Fig.
3 is a sectional view in the LT direction of a chip electronic component according to another embodiment of the present invention.
4 is a perspective view showing a state in which the chip electronic component of Fig. 1 is mounted on a printed circuit board (PCB).
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Hereinafter, embodiments of the present invention will be described with reference to specific embodiments and the accompanying drawings. However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. Furthermore, embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Accordingly, the shapes and sizes of the elements in the drawings may be exaggerated for clarity of description, and the elements denoted by the same reference numerals in the drawings are the same elements.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.It is to be understood that, although the present invention has been described with reference to exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, Will be described using the symbols.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
Throughout the specification, when an element is referred to as "comprising ", it means that it can include other elements as well, without excluding other elements unless specifically stated otherwise.
칩 전자부품Chip electronic components
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만, 반드시 이에 제한되는 것은 아니다.
Hereinafter, a chip electronic component according to an embodiment of the present invention will be described, but the present invention is not limited thereto.
도 1은 본 발명의 일 실시형태의 칩 전자부품에 따른 사시도이다.
1 is a perspective view of a chip electronic component according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 일 실시형태에 따른 칩 전자부품(100)은 본체(50), 상기 본체(50)의 상면 및 하면의 양 단부에 배치된 충격 흡수층(70), 상기 본체(50)의 외측에 배치된 제 1 및 제 2 외부전극(81, 82)을 포함한다.
1, a chip
본 발명의 일 실시형태에 따른 칩 전자부품(100)은 본체(50)와 외부전극(81, 82) 사이에 충격 흡수층(70)을 형성함으로써 표면 실장 시 발생하는 솔더(solder)에 의한 응력을 완화할 수 있다.
The chip
본 발명의 일 실시형태에 따른 칩 전자부품(100)에 있어서, '길이' 방향은 도 1의 'L' 방향, '폭' 방향은 'W' 방향, '두께' 방향은 'T' 방향으로 정의하기로 한다.
In the chip
도 2는 도 1의 A-A'에 의한 단면도이다.
2 is a sectional view taken along the line A-A 'in Fig.
도 2를 참조하면, 상기 본체(50)의 상면 및 하면의 양 단부에 충격 흡수층(70)이 배치되며, 상기 본체(50)의 양 단면과, 상기 충격 흡수층(70) 상에 제 1 및 제 2 외부전극(81, 82)이 배치된다.
2, an
상기 제 1 및 제 2 외부전극(81, 82)은 상기 본체(50)의 양 단면에 배치되어 내부전극(41, 42)과 접속하는 접속부(81a, 82a)와, 상기 접속부(81a, 82a)로부터 연장되어 상기 충격 흡수층(70) 상에 배치된 밴드부(81b, 82b)를 포함한다.
The first and second
본 발명의 일 실시형태에 따른 상기 충격 흡수층(70)은 도전성 금속 및 수지를 포함한다.The
상기 도전성 금속은 구리(Cu), 니켈(Ni) 및 은(Ag)으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있다.The conductive metal may include at least one selected from the group consisting of copper (Cu), nickel (Ni), and silver (Ag).
상기 수지는 에폭시 수지, 페놀 수지 및 폴리이미드 수지로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다.The resin may include at least one selected from the group consisting of an epoxy resin, a phenol resin, and a polyimide resin.
상기 충격 흡수충(70)은 도전성 금속 및 수지 이외에 바인더, 첨가제 등을 더 포함할 수 있다.
The
상기 충격 흡수층(70)은 도전성 금속을 35중량% 내지 85중량% 포함할 수 있다.The
상기 충격 흡수층(70)이 도전성 금속을 35중량% 미만으로 포함할 경우 전기적 연결성이 감소하고, 두께 제어가 어려울 수 있으며, 도전성 금속이 85중량%를 초과하여 포함되는 경우 제조비용이 과도하게 증가할 수 있으며, 상대적으로 수지의 함량이 감소하여 솔더(solder)에 의한 응력 완화 효과가 저하될 수 있다.
If the
상기 충격 흡수층(70)은 수지를 10중량% 내지 60중량% 포함할 수 있다.The
상기 충격 흡수층(70)이 수지를 10중량% 미만으로 포함할 경우 본체(50)와의 접합력이 떨어질 수 있고, 솔더(solder)에 의한 응력 완화 효과가 저하될 수 있으며, 수지가 60중량%를 초과하여 포함되는 경우 상대적으로 도전성 금속의 함량이 감소하여 전기적 연결성이 감소하고, 표면 커버리지(coverage)가 저하할 수 있다.
When the
본 발명의 일 실시형태에 따른 상기 충격 흡수층(70)의 폭(a)은 상기 제 1 및 제 2 외부전극(81, 82)의 밴드부(81b, 82b)의 폭(b)보다 클 수 있다.The width a of the
이와 같이 충격 흡수층(70)의 폭(a)이 밴드부(81b, 82b)의 폭(b)보다 클 경우, 상기 충격 흡수층(70)의 일부는 상기 밴드부(81b, 82b)에 의해 피복되지 않고 노출될 수 있다.When the width a of the
상기 충격 흡수층(70)의 폭(a)이 제 1 및 제 2 외부전극(81, 82)의 밴드부(81b, 82b)의 폭(b)보다 크케 형성됨으로써 칩 전자부품(100)의 표면 실장 시 솔더(solder)에 의한 응력을 보다 효과적으로 완화하고, 밴드부(81b, 82b)의 단부로부터 발생하는 크랙(crack)을 방지할 수 있다.
The width a of the
상기 충격 흡수층(70)의 두께(c)는 0.5㎛ 내지 30㎛일 수 있다.The thickness c of the
상기 충격 흡수층(70)의 두께(c)가 0.5㎛ 미만일 경우 솔더(solder)에 의한 응력 완화 효과가 저하될 수 있으며, 30㎛를 초과할 경우 밴드부(81b, 82b)와의 연결성 저하로 외부전극 끊어짐이 발생할 수 있다.
If the thickness c of the
도 3은 본 발명의 다른 실시형태에 따른 칩 전자부품의 LT 방향의 단면도이다.
3 is a sectional view in the LT direction of a chip electronic component according to another embodiment of the present invention.
도 3을 참조하면, 본 발명의 다른 실시형태에 따른 칩 전자부품은 충격 흡수층(70) 및 외부전극(81, 82)의 밴드부(81b, 82b)가 본체(50)의 상면 및 하면 중 일면에만 배치된다.3, the chip electronic component according to another embodiment of the present invention is characterized in that the
이때, 상기 충격 흡수층(70) 및 밴드부(81b, 82b)가 배치된 면이 칩 전자부품의 표면 실장 시 실장 면이 된다.At this time, the surface on which the
이와 같이, 칩 전자부품의 실장 면에 충격 흡수층(70)을 형성함으로써 표면 실장 시 솔더(solder)에 의한 응력을 완화하여 크랙(crack) 발생 및 오픈(open) 불량을 방지할 수 있다.
Thus, by forming the
도 2 및 도 3을 참조하면, 본 발명의 실시형태에 따른 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 인덕터를 도시하고 있다.
2 and 3, there is shown a thin film type inductor used in a power supply line of a power supply circuit as an example of a chip electronic component according to an embodiment of the present invention.
상기 본체(50)는 칩 전자부품(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않고, 예를 들어, 페라이트 또는 금속 자성체 분말이 충진되어 형성될 수 있다.
The
상기 페라이트는 예를 들어, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등일 수 있다.
The ferrite may be, for example, Mn-Zn ferrite, Ni-Zn ferrite, Ni-Zn-Cu ferrite, Mn-Mg ferrite, Ba ferrite or Li ferrite.
상기 금속 자성체 분말은 Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있고, 예를 들어, Fe-Si-B-Cr계 비정질 금속일 수 있으나, 반드시 이에 제한되는 것은 아니다.
The metal magnetic powder may include at least one selected from the group consisting of Fe, Si, Cr, Al and Ni, and may be, for example, an Fe-Si-B-Cr amorphous metal, It is not.
상기 금속 자성체 분말의 입자 직경은 0.1㎛ 내지 30㎛일 수 있으며, 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 열경화성 수지에 분산된 형태로 포함될 수 있다.
The metal magnetic powder may have a particle diameter of 0.1 to 30 μm and may be dispersed in a thermosetting resin such as an epoxy resin or a polyimide.
상기 본체(50)의 내부에 배치된 내부전극(41, 42)은 나선(spiral) 형상의 코일로 형성된다.The
상기 본체(50)의 내부에 배치된 절연 기판(20)의 일면에 코일 형상의 제 1 내부전극(41)이 형성되며, 상기 절연 기판(20)의 일면과 대향하는 타면에 코일 형상의 제 2 내부전극(42)이 형성된다.Shaped first
상기 제 1 및 제 2 내부전극(41, 42)는 상기 절연 기판(20)에 형성되는 비아(미도시)를 통해 전기적으로 접속된다.The first and second
상기 제 1 및 제 2 내부전극(41, 42)은 전기 도금법을 수행하여 형성할 수 있다.The first and second
상기 내부전극(41, 42) 및 비아(미도시)는 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
The
상기 내부전극(41, 42)은 절연막(30)으로 피복된다.The internal electrodes (41, 42) are covered with an insulating film (30).
상기 절연막(30)은 스크린 인쇄법, 포토레지스트(Photo Resist, PR)의 노광, 현상을 통한 공정 또는 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있다. The insulating
상기 내부전극(41, 42)은 절연막(30)으로 피복되어 본체(50)를 이루는 자성 재료와 직접 접촉되지 않을 수 있다.
The
상기 절연 기판(20)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성된다.
The
상기 절연 기판(20)의 중앙부는 관통되어 관통 홀을 형성하고, 상기 관통 홀은 자성 재료로 충진되어 코어부(55)를 형성한다. 자성 재료로 충진되는 코어부(55)를 형성함에 따라 인덕턴스(Ls)를 향상시킬 수 있다.
The central portion of the
상기 절연 기판(20)의 일면에 형성된 제 1 내부전극(41)의 일 단부는 본체(50)의 길이(L) 방향의 일 단면으로 노출될 수 있으며, 절연 기판(20)의 반대 면에 형성된 제 2 내부전극(42)의 일 단부는 본체(50)의 길이(L) 방향의 타 단면으로 노출될 수 있다.
One end of the first
상기 본체(50)의 길이(L) 방향의 양 단면으로 노출된 상기 내부전극(41, 42)은 제 1 및 제 2 외부전극(81, 82)의 접속부(81a, 82a)와 접속하여 전기적으로 연결된다.
The
상기 제 1 및 제 2 외부전극(81, 82)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며, 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn), 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.
The first and second
칩 전자부품의 실장 기판The mounting substrate of the chip electronic component
도 4는 도 1의 칩 전자부품이 인쇄회로기판(PCB)에 실장된 모습을 도시한 사시도이다.
4 is a perspective view showing a state in which the chip electronic component of Fig. 1 is mounted on a printed circuit board (PCB).
도 4를 참조하면, 본 발명의 일 실시형태에 따른 칩 전자부품(100)의 실장 기판(1000)은 칩 전자부품(100)이 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제 1 및 제 2 전극 패드(221, 222)를 포함한다.
4, a mounting board 1000 of a chip
상기 칩 전자부품(100)의 양 단면에 형성된 제 1 및 제 2 외부전극(81, 82)이 각각 제 1 및 제 2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더(solder)(230)에 의해 솔더링(soldering)되어 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
The first and second
이때, 솔더(solder)(230)에 의한 응력 때문에 칩 전자부품에 크랙(crack)이 발생하고, 칩 전자부품과 인쇄회로기판(PCB) 간의 전기적 연결이 끊기는 오픈(open) 불량이 발생할 수 있다.
At this time, cracks are generated in the chip electronic component due to the stress caused by the
이에 본 발명의 일 실시형태는 칩 전자부품(100)은 본체(50)와 외부전극(81, 82) 사이에 충격 흡수층(70)을 형성함으로써 표면 실장 시 발생하는 솔더(solder)에 의한 응력을 완화하고, 크랙(crack) 발생 및 오픈(open) 불량을 방지할 수 있도록 하였다.
The chip
상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 중복되는 설명은 여기서는 생략하도록 한다.
Except for the above description, a description overlapping with the feature of the chip electronic component according to the embodiment of the present invention described above will be omitted here.
본 발명은 실시 형태에 의해 한정되는 것이 아니며, 당 기술분야의 통상의 지 식을 가진 자에 의해 다양한 형태의 치환 및 변형이 가능하고 동일하거나 균등한 사상을 나타내는 것이라면, 본 실시예에 설명되지 않았더라도 본 발명의 범위 내로 해석되어야 할 것이고, 본 발명의 실시형태에 기재되었지만 청구범위에 기재되지 않은 구성 요소는 본 발명의 필수 구성요소로서 한정해석되지 아니한다.
It is to be understood that the present invention is not limited to the disclosed embodiments and that various substitutions and modifications can be made by those skilled in the art without departing from the scope of the present invention Should be construed as being within the scope of the present invention, and constituent elements which are described in the embodiments of the present invention but are not described in the claims shall not be construed as essential elements of the present invention.
100 : 칩 전자부품 1000 : 실장 기판
20 : 절연 기판 210 : 인쇄회로기판
30 : 절연막 221, 222 : 제 1 및 제 2 전극 패드
41, 42 : 제 1 및 제 2 내부전극 230 : 솔더링
50 : 본체
55 : 코어부
70 : 충격 흡수층
81, 82 : 제 1 및 제 2 외부전극100: chip electronic component 1000: mounting substrate
20: Insulation board 210: Printed circuit board
30: insulating
41, 42: first and second internal electrodes 230: soldering
50:
55: core portion
70: shock absorbing layer
81, 82: first and second outer electrodes
Claims (11)
상기 본체의 상면 및 하면 중 적어도 일면의 양 단부에 배치된 충격 흡수층; 및
상기 본체의 양 단면에 배치되어 상기 내부전극과 접속하는 접속부와, 상기 접속부로부터 연장되어 상기 충격 흡수층 상에 배치된 밴드부를 포함하는 제 1 및 제 2 외부전극;을 포함하며,
상기 충격 흡수층의 폭(a)은 상기 제 1 및 제 2 외부전극의 밴드부의 폭(b)보다 크고,
상기 충격 흡수층은 상기 본체와 상기 밴드부 사이에 배치되어 상기 본체 및 상기 밴드부와 각각 접촉하는 칩 전자부품.
A main body having internal electrodes disposed therein;
An impact absorbing layer disposed on both ends of at least one of an upper surface and a lower surface of the main body; And
And first and second external electrodes disposed on both end faces of the main body and connected to the internal electrodes, and a band portion extending from the connection portion and disposed on the impact absorbing layer,
The width a of the impact absorbing layer is larger than the width b of the band portions of the first and second external electrodes,
Wherein the impact absorbing layer is disposed between the main body and the band portion and contacts the main body and the band portion, respectively.
상기 충격 흡수층은 도전성 금속 및 수지를 포함하는 칩 전자부품.
The method according to claim 1,
Wherein the impact absorbing layer comprises a conductive metal and a resin.
상기 충격 흡수층의 두께(c)는 0.5㎛ 내지 30㎛인 칩 전자부품.
The method according to claim 1,
And the thickness (c) of the impact absorbing layer is 0.5 占 퐉 to 30 占 퐉.
상기 충격 흡수층은 도전성 금속을 35중량% 내지 85중량% 포함하는 칩 전자부품.
The method according to claim 1,
Wherein the impact absorbing layer comprises 35 to 85 wt% of a conductive metal.
상기 충격 흡수층은 수지를 10중량% 내지 60중량% 포함하는 칩 전자부품.
The method according to claim 1,
Wherein the impact absorbing layer comprises 10 to 60 wt% of resin.
상기 도전성 금속은 구리(Cu), 니켈(Ni) 및 은(Ag)으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함하는 칩 전자부품.
3. The method of claim 2,
Wherein the conductive metal includes at least one selected from the group consisting of copper (Cu), nickel (Ni), and silver (Ag).
상기 수지는 에폭시 수지, 페놀 수지 및 폴리이미드 수지로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 칩 전자부품.
3. The method of claim 2,
Wherein the resin comprises at least one selected from the group consisting of an epoxy resin, a phenol resin, and a polyimide resin.
상기 본체는 금속 자성체 분말 및 열경화성 수지를 포함하는 칩 전자부품.
The method according to claim 1,
Wherein the main body includes a metal magnetic powder and a thermosetting resin.
상기 내부전극은 나선 형상의 코일인 칩 전자부품.
The method according to claim 1,
Wherein the internal electrode is a helical coil.
상기 인쇄회로기판 위에 실장된 제 1 항의 칩 전자부품;을 포함하는 칩 전자부품의 실장 기판.
A printed circuit board having first and second electrode pads on the top; And
The mounting substrate of claim 1, wherein the chip electronic component is mounted on the printed circuit board.
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