KR101842079B1 - thin printed circuit board substrate and method of fabricating the same - Google Patents

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Abstract

일 측면에 따르는 박형의 인쇄회로기판 제조 방법은 (a) 제1 절연 코어층 및 상기 제1 절연 코어층의 양 면 상에 형성되는 시드 포일층을 구비하는 제1 캐리어 기판을 제공하는 단계; (b) 상기 시드 포일층 상에 배치되는 제1 회로 패턴층, 상기 제1 회로 패턴층을 덮도록 배치되는 절연층, 상기 절연층 상에 배치되는 제2 회로 패턴층, 상기 절연층 내부에서 상기 제1 및 제2 회로 패턴층을 연결하는 비아, 및 상기 절연층 상에서 상기 제2 회로 패턴층을 선택적으로 노출시켜 제1 접속 패드를 제공하는 제1 솔더레지스트 패턴층을 형성함으로써, 제1 기판 구조물을 제조하는 단계; (c) 제2 절연 코어층 및 상기 제2 절연 코어층의 양 면 상에 형성되는 캐리어 포일층을 구비하되, 상기 제2 절연 코어층 및 상기 캐리어 포일층을 관통하는 적어도 하나 이상의 홀을 구비하는 제2 캐리어 기판을 제공하는 단계; (d) 상기 홀이 상기 제1 접속 패드를 노출시키도록 배열시킨 상태로, 상기 기판 구조물과 상기 제2 캐리어 기판을 결합하는 단계; 및 (e) 상기 제1 캐리어 기판의 상기 제1 절연 코어층과 상기 시드 포일층 사이를 분리하여, 상기 시드 포일층 상에서 상기 제2 캐리어 기판을 구비하는 한 쌍의 제2 기판 구조물을 제조하는 단계를 포함한다.A method of manufacturing a thin printed circuit board according to one aspect includes the steps of: (a) providing a first carrier substrate having a first insulating core layer and a seed foil layer formed on both sides of the first insulating core layer; (b) a first circuit pattern layer disposed on the seed foil layer, an insulating layer disposed to cover the first circuit pattern layer, a second circuit pattern layer disposed on the insulating layer, A via for connecting the first and second circuit pattern layers and a first solder resist pattern layer for selectively exposing the second circuit pattern layer on the insulating layer to provide a first connection pad, Lt; / RTI > (c) a carrier foil layer formed on both surfaces of the second insulating core layer and the second insulating core layer, and at least one hole penetrating the second insulating core layer and the carrier foil layer Providing a second carrier substrate; (d) combining the substrate structure and the second carrier substrate with the holes arranged to expose the first connection pad; And (e) separating the first insulating core layer and the seed foil layer of the first carrier substrate to produce a pair of second substrate structures having the second carrier substrate on the seed foil layer .

Description

박형의 인쇄회로기판 및 이의 제조 방법{thin printed circuit board substrate and method of fabricating the same}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin printed circuit board and a manufacturing method thereof,

본 발명은 박형의 인쇄회로기판 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는 전기 검사용 캐리어를 구비하는 박형의 인쇄회로기판 및 이의 제조 방법에 관한 것이다.The present invention relates to a thin printed circuit board and a method of manufacturing the same, and more particularly, to a thin printed circuit board having a carrier for electrical inspection and a method of manufacturing the same.

전자산업의 발달에 따라 전자 부품의 고기능화 및 소형화가 가속되고 있다. 이러한 추세의 일환으로, 반도체 칩 및 반도체 패키지를 실장하는 인쇄회로기판의 두께의 박형화에 대한 요구도 증가하고 있다.With the development of the electronic industry, the functional and miniaturization of electronic components is accelerating. As a trend, there is an increasing demand for thinning the thickness of printed circuit boards on which semiconductor chips and semiconductor packages are mounted.

이에 따라, 종래의 CCL(copper clad laminate)을 코어 절연층으로 이용하여 인쇄회로기판을 제조하는 기술로부터, 최근에는 상기 코어 절연층을 적용하지 않는 코어리스 인쇄회로기판을 제조하는 기술이 등장하고 있다. 또한, 두께 박형화를 위해, 절연층 상에 회로 패턴층을 형성하는 기술뿐만 아니라, 절연층 내부에 회로 패턴층을 매몰하는 내장형 회로 패턴의 형성 기술도 등장하고 있다. As a result, a technique for manufacturing a printed circuit board using a conventional CCL (copper clad laminate) as a core insulating layer has recently been developed, and a technique for manufacturing a coreless printed circuit board without applying the core insulating layer has emerged . For thinning the thickness, not only a technique of forming a circuit pattern layer on an insulating layer but also a technique of forming a built-in circuit pattern for burying a circuit pattern layer in the insulating layer has appeared.

하지만, 이러한 박형의 인쇄회로기판을 제조할 때에는, 박형의 소재를 핸들링할 때 어려움이 따른다. 일 예로서, 기판의 두께가 약 60 μm 이하일 경우, 기판의 휨 또는 벤딩 현상이 발생할 수 있으며, 이에 따라, 상기 기판이 롤러 등의 장비 가동 중에 파손되거나, 또는 기판이 장비 간 이동 중에 핸들링 잘못으로 파손될 우려가 있다. 따라서, 이러한 박형의 소재를 인쇄회로기판 제조시에 안정적으로 제어할 수 있는 기술이 요청되고 있다.However, when manufacturing such a thin printed circuit board, it is difficult to handle a thin material. For example, if the thickness of the substrate is less than about 60 占 퐉, bending or bending of the substrate may occur and the substrate may be broken during operation of the equipment such as a roller, or the substrate may be damaged There is a concern. Therefore, there is a demand for a technique capable of stably controlling such a thin material at the time of manufacturing a printed circuit board.

이러한, 박형의 인쇄회로기판 제조 방법은 일 예로서, 한국 등록특허 KR 1302380(발명의 명칭: 박형 인쇄회로기판 및 이의 제조 방법)에 구체적으로 개시되고 있다. Such a thin-type printed circuit board manufacturing method is specifically disclosed in Korean Registered Patent No. KR 1302380 (entitled "A thin printed circuit board and its manufacturing method") as an example.

본 발명이 이루고자 하는 기술적 과제는, 박형의 인쇄회로기판을 제조하는 과정에서, 상기 인쇄회로기판의 전기 회로에 대한 검사를 용이하게 진행할 수 있는 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a method of easily inspecting an electric circuit of a printed circuit board in the process of manufacturing a thin printed circuit board.

본 발명이 이루고자 하는 다른 기술적 과제는 박형 기판의 휨 현상을 방지함과 동시에 전기 회로에 대한 검사를 용이하게 수행할 수 있는 인쇄회로기판을 제공하는 것이다.Another object of the present invention is to provide a printed circuit board capable of preventing a warp of a thin substrate and easily performing an inspection of an electric circuit.

일 측면에 따르는 박형의 인쇄회로기판 제조 방법은 (a) 제1 절연 코어층 및 상기 제1 절연 코어층의 양 면 상에 형성되는 시드 포일층을 구비하는 제1 캐리어 기판을 제공하는 단계; (b) 상기 시드 포일층 상에 배치되는 제1 회로 패턴층, 상기 제1 회로 패턴층을 덮도록 배치되는 절연층, 상기 절연층 상에 배치되는 제2 회로 패턴층, 상기 절연층 내부에서 상기 제1 및 제2 회로 패턴층을 연결하는 비아, 및 상기 절연층 상에서 상기 제2 회로 패턴층을 선택적으로 노출시켜 제1 접속 패드를 제공하는 제1 솔더레지스트 패턴층을 형성함으로써, 제1 기판 구조물을 제조하는 단계; (c) 제2 절연 코어층 및 상기 제2 절연 코어층의 양 면 상에 형성되는 캐리어 포일층을 구비하되, 상기 제2 절연 코어층 및 상기 캐리어 포일층을 관통하는 적어도 하나 이상의 홀을 구비하는 제2 캐리어 기판을 제공하는 단계; (d) 상기 홀이 상기 제1 접속 패드를 노출시키도록 배열시킨 상태로, 상기 기판 구조물과 상기 제2 캐리어 기판을 결합하는 단계; 및 (e) 상기 제1 캐리어 기판의 상기 제1 절연 코어층과 상기 시드 포일층 사이를 분리하여, 상기 시드 포일층 상에서 상기 제2 캐리어 기판을 구비하는 한 쌍의 제2 기판 구조물을 제조하는 단계를 포함한다.A method of manufacturing a thin printed circuit board according to one aspect includes the steps of: (a) providing a first carrier substrate having a first insulating core layer and a seed foil layer formed on both sides of the first insulating core layer; (b) a first circuit pattern layer disposed on the seed foil layer, an insulating layer disposed to cover the first circuit pattern layer, a second circuit pattern layer disposed on the insulating layer, A via for connecting the first and second circuit pattern layers and a first solder resist pattern layer for selectively exposing the second circuit pattern layer on the insulating layer to provide a first connection pad, Lt; / RTI > (c) a carrier foil layer formed on both surfaces of the second insulating core layer and the second insulating core layer, and at least one hole penetrating the second insulating core layer and the carrier foil layer Providing a second carrier substrate; (d) combining the substrate structure and the second carrier substrate with the holes arranged to expose the first connection pad; And (e) separating the first insulating core layer and the seed foil layer of the first carrier substrate to produce a pair of second substrate structures having the second carrier substrate on the seed foil layer .

일 실시 예에 있어서, (f) 상기 제2 기판 구조물로부터 상기 시드 포일층을 제거하여, 상기 제1 회로 패턴층 및 상기 절연층을 노출시키는 단계; (g) 상기 절연층 상에서 상기 제1 회로 패턴층을 선택적으로 노출시켜 제2 접속 패드를 제공하는 제2 솔더레지스트 패턴층을 형성함으로써, 인쇄회로기판을 제조 단계; 및 (h) 상기 제1 및 제2 접속 패드에 외부 검사 장비의 탐침을 전기적으로 접촉시켜, 상기 인쇄회로기판의 전기 회로에 대한 검사를 실시하는 단계를 더 포함할 수 있다. In one embodiment, (f) removing the seed foil layer from the second substrate structure to expose the first circuit pattern layer and the insulating layer; (g) forming a second solder resist pattern layer for selectively exposing the first circuit pattern layer on the insulating layer to provide a second connection pad; And (h) electrically contacting the probe of the external inspection equipment to the first and second connection pads, and inspecting the electric circuit of the printed circuit board.

다른 실시 예에 있어서, 상기 (h) 단계 이후에, (i) 상기 제2 접속 패드와 전기적으로 접속하는 소자칩을 상기 제2 솔더레지스트 패턴층 상부에 실장하는 단계; 및 (j) 상기 제2 캐리어 기판을 상기 인쇄회로기판으로부터 제거하는 단계를 더 포함할 수 있다.In another embodiment, the method may further include, after the step (h): (i) mounting an element chip electrically connected to the second connection pad on the second solder resist pattern layer; And (j) removing the second carrier substrate from the printed circuit board.

다른 측면에 따르는 박형의 인쇄회로기판은 제1 회로 패턴층; 상기 제1 회로 패턴층을 매몰하되, 상기 제1 회로 패턴층의 상면과 동일 평면 상에 상면을 구비하는 절연층; 상기 절연층의 하면 상에 배치되는 제2 회로 패턴층; 상기 절연층의 내부에서 상기 제1 및 제2 회로 패턴층을 연결하는 비아; 상기 절연층의 상기 하면 상에서 상기 제2 회로 패턴층을 선택적으로 노출시켜 제1 접속 패드를 제공하는 제1 솔더레지스트 패턴층; 및 상기 제1 솔더레지스트 패턴층과 결합하며, 상기 제1 접속 패드를 노출시키는 적어도 하나의 홀을 구비하는 캐리어를 구비한다.A thin printed circuit board according to another aspect includes a first circuit pattern layer; An insulating layer buried in the first circuit pattern layer and having an upper surface on the same plane as the upper surface of the first circuit pattern layer; A second circuit pattern layer disposed on a lower surface of the insulating layer; A via connecting the first and second circuit pattern layers in the insulating layer; A first solder resist pattern layer for selectively exposing the second circuit pattern layer on the lower surface of the insulating layer to provide a first connection pad; And a carrier coupled to the first solder resist pattern layer and having at least one hole exposing the first connection pad.

본 발명의 일 실시 예에 따르면, 제1 캐리어 기판을 적용하여 박형의 인쇄회로기판을 제조함으로써, 상기 인쇄회로기판의 휨 현상을 방지할 수 있다. 또한, 회로 검사용 홀을 구비하는 상기 제2 캐리어 기판을 상기 제1 캐리어 기판과 교체하여 상기 인쇄회로기판에 접합함으로써, 상기 박형의 인쇄회로기판에 대해 전기 검사를 용이하게 수행할 수 있다. 이로써, 박형의 인쇄회로기판을 제조 과정에서의 휨에 따르는 물리적 손상없이 용이하게 제조할 수 있으며, 박형의 인쇄회로기판의 회로 완결성에 대한 전기 테스트를 신뢰성 있게 진행할 수 있다. 한편, 상기 제2 캐리어 기판과 상기 박형의 인쇄회로기판이 접합된 상태로 제품을 출고함으로써, 상기 출고된 제품에 대한 후속 핸들링 시의 파손 위험을 경감시킬 수 있다.According to an embodiment of the present invention, a thin printed circuit board is manufactured by applying the first carrier substrate, thereby preventing the bending phenomenon of the printed circuit board. Further, the second carrier substrate having the hole for circuit inspection is replaced with the first carrier substrate and bonded to the printed circuit board, so that the electrical inspection can be easily performed on the thin printed circuit board. Thereby, the thin printed circuit board can be easily manufactured without physical damage due to the warping in the manufacturing process, and the electrical test for the circuit integrity of the thin printed circuit board can be reliably performed. On the other hand, by releasing the product with the second carrier substrate and the thin printed circuit board bonded together, it is possible to reduce the risk of breakage in subsequent handling of the manufactured product.

또한, 본 발명의 실시 예에 따르면, 상면 또는 하면 상의 회로패턴층 중 어느 하나를 절연층 내에 매몰시킴으로써, 전체 기판 두께의 추가 감소 및 회로패턴층의 미세화를 달성할 수 있다. 또한, 상기 제1 캐리어 기판의 양 면 상에서 회로기판을 제조함으로, 회로기판 제조 비용을 절감할 수 있다.Further, according to the embodiment of the present invention, any one of the circuit pattern layers on the upper surface or the lower surface is buried in the insulating layer, whereby the total substrate thickness can be further reduced and the circuit pattern layer can be made finer. In addition, since the circuit board is manufactured on both surfaces of the first carrier substrate, the manufacturing cost of the circuit board can be reduced.

도 1 내지 도 5는 본 발명의 일 실시 예에 따르는 제1 기판 구조물을 방법을 개략적으로 나타내는 단면도이다.
도 6 내지 도 8은 본 발명의 일 실시 예에 따르는 제2 캐리어 기판을 제조하는 방법을 개략적으로 설명하는 단면도이다.
도 9는 본 발명의 다른 실시 예에 따르는 제2 캐리어 기판을 개략적으로 나타내는 단면도이다.
도 10 내지 도 18은 본 발명의 일 실시 예에 따르는 박형의 인쇄회로기판 제조 방법을 개략적으로 나타내는 단면도이다.
도 19는 본 발명의 다른 실시 예에 따르는 인쇄회로기판을 적용하는 전기 검사 과정을 개략적으로 나타내는 단면도이다.1 to 5 are sectional views schematically showing a method of a first substrate structure according to an embodiment of the present invention.
6 to 8 are cross-sectional views schematically illustrating a method of manufacturing a second carrier substrate according to an embodiment of the present invention.
9 is a cross-sectional view schematically showing a second carrier substrate according to another embodiment of the present invention.
10 to 18 are sectional views schematically showing a method of manufacturing a thin printed circuit board according to an embodiment of the present invention.
19 is a cross-sectional view schematically showing an electric inspection process for applying a printed circuit board according to another embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본 개시의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 개시는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present disclosure, examples of which are illustrated in the accompanying drawings. However, the present disclosure may be embodied in many different forms and is not limited to the embodiments described herein. In the drawings, the width, thickness, and the like of the components are enlarged in order to clearly illustrate the components of each device. It is to be understood that when an element is described as being located on another element, it is meant that the element is directly on top of the other element or that additional elements can be interposed between the elements .

복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. Like numbers refer to like elements throughout the several views. It is to be understood that the singular forms "a", "an", and "the" include plural referents unless the context clearly dictates otherwise, and the terms "comprise" Or combinations thereof, and does not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof.

또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 경우에 따라 반대의 순서대로 수행되는 경우를 배제하지 않는다. Further, in carrying out the method or the manufacturing method, the respective steps of the method may take place differently from the stated order unless clearly specified in the context. That is, each process may occur in the same order as described, may be performed substantially concurrently, and may not be excluded in some cases in the reverse order.

이하에서는, 본 발명의 다양한 실시예들을 통하여, 박형의 인쇄회로기판을 제조하는 과정에서, 인쇄회로기판에 대한 전기 검사를 용이하게 진행할 수 있는 방법을 제공한다. 또한, 다양한 실시 예를 통해, 제조 과정에서의 기판 휨 현상을 방지함과 동시에 전기 검사를 용이하게 수행할 수 있는 인쇄회로기판의 구조를 제공한다.Hereinafter, various embodiments of the present invention provide a method for facilitating electrical inspection of a printed circuit board in the process of manufacturing a thin printed circuit board. Also, the present invention provides a structure of a printed circuit board which can prevent a substrate from being warped during a manufacturing process and can easily perform an electrical inspection through various embodiments.

도 1 내지 도 5는 본 발명의 일 실시 예에 따르는 제1 기판 구조물을 방법을 개략적으로 나타내는 단면도이다. 먼저, 도 1을 참조하면, 제1 캐리어 기판(100)을 제공한다. 제1 캐리어 기판(100)은 제1 절연 코어층(101), 상기 제1 절연 코어층(100)의 양 면 상에 순차적으로 배치되는 캐리어 포일층(102) 및 시드 포일층(103)을 포함한다. 1 to 5 are sectional views schematically showing a method of a first substrate structure according to an embodiment of the present invention. First, referring to FIG. 1, a first carrier substrate 100 is provided. The first carrier substrate 100 includes a first insulating core layer 101, a carrier foil layer 102 and a seed foil layer 103 sequentially disposed on both sides of the first insulating core layer 100 do.

제1 절연 코어층(101)은 폴리머 재질 또는 강화 섬유가 내장된 복합 재료로 이루어질 수 있다. 제1 절연 코어층(101)은 일 예로서, 프리프레그, FR-4, 폴리이미드, 에폭시 레진 등을 포함할 수 있다. The first insulating core layer 101 may be made of a polymer material or a composite material having reinforcing fibers embedded therein. The first insulating core layer 101 may include, for example, prepreg, FR-4, polyimide, epoxy resin, or the like.

캐리어 포일층(102) 및 시드 포일층(103)은 각각 평탄한 표면 및 균일한 두께를 가지는 구리층일 수 있다. 비록, 도면에서는 캐리어 포일층(102)의 두께가 시드 포일층(103)의 두께 보다 두껍게 도시되고 있으나, 반드시 이에 한정되는 것은 아니고, 캐리어 포일층(102)의 두께가 시드 포일층(103)의 두께 이상으로 형성될 수도 있다.The carrier foil layer 102 and the seed foil layer 103 may each be a copper layer having a flat surface and a uniform thickness. Although the thickness of the carrier foil layer 102 is shown to be thicker than the thickness of the seed foil layer 103 in the figure, the thickness of the carrier foil layer 102 is not necessarily limited to that of the seed foil layer 103 Or more.

제1 캐리어 기판(100)은 일 예로서, 제1 절연 코어층, 구리 재질의 캐리어 포일층(102) 및 시드 포일층(103)이 서로 결합된 구리 적층 기판(Copper Clad Laminate)일 수 있다.The first carrier substrate 100 may be, for example, a copper clad laminate in which a first insulating core layer, a carrier foil layer 102 made of copper, and a seed foil layer 103 are bonded to each other.

도 2를 참조하면, 시드 포일층(103) 상에 도금법에 의해 제1 회로 패턴층(110)을 형성한다. 일 실시 예에서, 제1 회로 패턴층(110)은 공지의 SAP(Semi-Additive Process) 또는 MSAP(Modified SAP)를 적용하여 구리 도금 패턴층으로 형성할 수 있다. 다른 실시 예에서, 제1 회로 패턴층(110)은 공지의 텐팅(tenting) 법을 적용하여 구리 도금 패턴층으로 형성할 수 있다. 시드 포일층(103)은 일 예로서, 상기 SAP, MSAP, 또는 텐팅법을 적용할 때, 도금 시드층으로 기능할 수 있다.Referring to FIG. 2, the first circuit pattern layer 110 is formed on the seed foil layer 103 by a plating method. In one embodiment, the first circuit pattern layer 110 may be formed of a copper plating pattern layer by applying a known SAP (Semi-Additive Process) or MSAP (Modified SAP). In another embodiment, the first circuit pattern layer 110 may be formed of a copper plating pattern layer by applying a known tenting method. As an example, the seed foil layer 103 may function as a plating seed layer when applying the SAP, MSAP, or tantalum method.

도 3을 참조하면, 절연층(120) 및 구리 포일층(130)을 포함하는 중간재를 준비하고, 상기 중간재를 제1 회로 패턴층(110)이 형성된 시드 포일층(103)과 접합시킨다. 이에 따라, 제1 회로 패턴층(110)은 절연층(120) 내에 매몰될 수 있다. 절연층(120)은 제1 회로 패턴층(110)을 덮도록 배치되며, 평탄한 상면을 유지하도록 접합될 수 있다. 절연층(120) 상에 배치되는 구리 포일층(130)도 측면 방향을 따라 평탄한 상면을 유지할 수 있다.Referring to FIG. 3, an intermediate material including the insulating layer 120 and the copper foil layer 130 is prepared, and the intermediate material is bonded to the seed foil layer 103 on which the first circuit pattern layer 110 is formed. Accordingly, the first circuit pattern layer 110 can be embedded in the insulating layer 120. The insulating layer 120 is disposed to cover the first circuit pattern layer 110, and may be bonded to maintain a flat upper surface. The copper foil layer 130 disposed on the insulating layer 120 may also maintain a flat top surface along the lateral direction.

절연층(120)은 폴리머 재질 또는 강화 섬유가 내장된 복합 재료로 이루어질 수 있다. 절연층(120)은 일 예로서, 프리프레그, FR-4, 폴리이미드, 에폭시 레진 등을 포함할 수 있다. 구리 포일층(130)은 후속 도금 공정에서 구리 시드층으로 기능할 수 있다.The insulating layer 120 may be made of a polymer material or a composite material having reinforcing fibers embedded therein. The insulating layer 120 may include, for example, prepreg, FR-4, polyimide, epoxy resin, and the like. The copper foil layer 130 may function as a copper seed layer in a subsequent plating process.

도 3을 다시 참조하면, 구리 포일층(130) 및 절연층(120)을 가공하여 제1 회로 패턴층(110)을 선택적으로 노출시키는 비아홀(10)을 형성한다. 구리 포일층(130) 및 절연층(120)을 가공하는 방법은 일 예로서, 레이저 드릴링을 적용할 수 있다.Referring again to FIG. 3, the copper foil layer 130 and the insulating layer 120 are processed to form a via hole 10 for selectively exposing the first circuit pattern layer 110. As a method of machining the copper foil layer 130 and the insulating layer 120, laser drilling can be applied as an example.

도 4를 참조하면, 텐팅법, SAP(semi-additive process), 및 MSAP(Modified-SAP) 중 어느 하나를 적용하여, 비아홀(10)을 메우는 비아(140)를 형성하고 또한, 비아홀(10) 외부의 절연층(120) 상에 제2 회로 패턴층(150)을 형성한다.Referring to FIG. 4, a via 140 filling a via hole 10 is formed by applying any one of a tenting method, a semi-additive process (SAP), and a modified SAP (MSAP) The second circuit pattern layer 150 is formed on the external insulating layer 120.

도 5를 참조하면, 절연층(120) 상에 제2 회로 패턴층(150)을 덮는 솔더레지스트막을 도포한 후에, 상기 솔더레지스트막을 선택적으로 노광 및 현상하여 제1 솔더레지스트 패턴층(160)을 형성한다. 5, after a solder resist film covering the second circuit pattern layer 150 is coated on the insulating layer 120, the solder resist film is selectively exposed and developed to form the first solder resist pattern layer 160 .

제1 솔더레지스트 패턴층(160)은 절연층(120) 상에서 제2 회로 패턴층(150)을 선택적으로 노출시킬 수 있으며, 선택적으로 노출된 제2 회로 패턴층(150)의 부분은 외부 접속용 제1 접속 패드를 형성할 수 있다.The first solder resist pattern layer 160 may selectively expose the second circuit pattern layer 150 on the insulating layer 120 and the portion of the selectively exposed second circuit pattern layer 150 may be used for external connection The first connection pad can be formed.

상기 제1 접속 패드에 대해서는, 외부 환경으로부터 보호 목적 또는 산화 방지 목적으로 표면 처리층(170)이 형성될 수 있다. 상기 표면 처리층(170)은 일 예로서, NiAu, NiPdAu, Au, Ag, Sn, OSP(Organic Solderability Preservative), SOP(Solder On Pad), ENEPIG(Electroless Nickel Electroless Palladium Immersion Gold), ENEP(Electroless Nickel Electroless Palladium), ENAG(Electroless Ni Auto-catalytic Au), ENA2(Electroless Ni Electroless Au & Ag Immersion Au), ENIG(Electroless Nickel and Immersion Gold) 또는 TiN 층일 수 있다. For the first connection pad, the surface treatment layer 170 may be formed for the purpose of protection from external environment or for the purpose of preventing oxidation. The surface treatment layer 170 may be formed of a metal such as NiAu, NiPdAu, Au, Ag, Sn, OSP (Organic Solderability Preservative), SOP (Solder On Pad), ENEPIG (Electroless Nickel Electroless Palladium Immersion Gold) Electroless Palladium (ENAG), Electroless Ni Auto-catalytic Au (ENAG), Electroless Nickel and Immersion Gold ENIG (ENA2), or TiN layer.

표면 처리층(170)이 형성된 상기 제1 접속 패드는, 소자칩 또는 다른 인쇄회로기판 등과 같은 외부 시스템과의 전기적 접속을 위한 패드로서 기능할 수 있다. 이하에서는, 설명의 편의상 표면 처리층(170)이 형성된 영역을 제1 접속 패드(170)로 명명하기로 한다.The first connection pad on which the surface treatment layer 170 is formed can function as a pad for electrical connection with an external system such as a device chip or another printed circuit board or the like. Hereinafter, the area where the surface treatment layer 170 is formed will be referred to as a first connection pad 170 for convenience of explanation.

한편, 상술한 도 1 내지 도 5와 관련된 공정을 진행함으로써, 제1 기판 구조물(1)을 제조할 수 있다.On the other hand, the first substrate structure 1 can be manufactured by proceeding with the processes related to Figs. 1 to 5 described above.

도 6 내지 도 8은 본 발명의 일 실시 예에 따르는 제2 캐리어 기판을 제조하는 방법을 개략적으로 설명하는 단면도이다. 6 to 8 are cross-sectional views schematically illustrating a method of manufacturing a second carrier substrate according to an embodiment of the present invention.

도 6을 참조하면, 베이스 기판(200)을 준비한다. 베이스 기판(200)은 제2 절연 코어층(201), 제2 절연 코어층(201)의 양 면 상에 배치되는 캐리어 포일층(202a, 202b)를 구비할 수 있다.Referring to FIG. 6, a base substrate 200 is prepared. The base substrate 200 may have a second insulating core layer 201 and carrier foil layers 202a and 202b disposed on both sides of the second insulating core layer 201. [

제2 절연 코어층(201)은 상술한 제1 캐리어 기판(100)의 제1 절연 코어층(101)과 그 재질이 실질적으로 동일할 수 있다. 캐리어 포일층(202a, 202b)은 구리 재질로 이루어질 수 있다. 베이스 기판(200)은 일 예로서, 구리 적층 기판일 수 있다.The second insulating core layer 201 may be substantially the same material as the first insulating core layer 101 of the first carrier substrate 100 described above. The carrier foil layers 202a and 202b may be made of copper. The base substrate 200 may be, for example, a copper laminated substrate.

도 7을 참조하면, 제2 절연 코어층(201)의 하면 상에 형성된 캐리어 포일층(202b)의 측단부의 일부분을 제거하여 제2 절연 코어층(201)을 노출시킨다. 이어서, 노출된 제2 절연 코어층(201) 상에 접착 물질(210)을 도포한다. 접착 물질(210)이 형성되는 캐리어 포일층(202b)의 면은 후술하는 바와 같이, 제1 기판 구조물(1)과 결합하는 면일 수 있다.Referring to FIG. 7, a portion of the side end portion of the carrier foil layer 202b formed on the lower surface of the second insulating core layer 201 is removed to expose the second insulating core layer 201. Then, the adhesive material 210 is applied on the exposed second insulating core layer 201. Next, The surface of the carrier foil layer 202b on which the adhesive material 210 is formed may be a surface to be bonded to the first substrate structure 1, as described later.

도 8을 참조하면, 제2 절연 코어층(201) 및 캐리어 포일층(202b)을 가공하여, 제2 절연 코어층(201) 및 캐리어 포일층(202b)을 관통하는 홀(20)을 형성한다. 상술한 도 6 내지 도 8과 관련된 공정을 진행하여, 제2 캐리어 기판(2)을 제조할 수 있다. 홀(20)은 제1 기판 구조물(1)의 제1 접속 패드(170)에 대응되는 위치에, 제1 접속 패드(170)에 대응되는 크기를 가지도록 형성될 수 있다.Referring to Figure 8, the second insulating core layer 201 and the carrier foil layer 202b are processed to form a hole 20 through the second insulating core layer 201 and the carrier foil layer 202b . The second carrier substrate 2 can be manufactured by proceeding with the processes related to Figs. 6 to 8 described above. The hole 20 may be formed to have a size corresponding to the first connection pad 170 at a position corresponding to the first connection pad 170 of the first substrate structure 1. [

도 9는 본 발명의 다른 실시 예에 따르는 제2 캐리어 기판을 개략적으로 나타내는 단면도이다. 도 9를 참조하면, 도 6 및 도 7의 공정을 진행한 후에, 제2 절연 코어층(201) 및 캐리어 포일층(202b)을 가공하여 홀(22)을 형성하되, 홀(22)은 제1 기판 구조물(1) 상의 제1 접속 패드(170) 및 상기 제1 솔더레지스트 패턴층(160)을 함께 노출시키는 단일 홀로 가공될 수 있다. 이에 의해, 본 실시 예에 따르는 제2 캐리어 기판(2')을 제조할 수 있다.9 is a cross-sectional view schematically showing a second carrier substrate according to another embodiment of the present invention. 6 and 7, the second insulating core layer 201 and the carrier foil layer 202b are processed to form the holes 22, The first connection pad 170 on the first substrate structure 1 and the first solder resist pattern layer 160 are exposed together. Thus, the second carrier substrate 2 'according to the present embodiment can be manufactured.

도 10 내지 도 18은 본 발명의 일 실시 예에 따르는 박형의 인쇄회로기판 제조 방법을 개략적으로 나타내는 단면도이다. 10 to 18 are sectional views schematically showing a method of manufacturing a thin printed circuit board according to an embodiment of the present invention.

도 10을 참조하면, 도 1 내지 도 5의 공정에 의해 제조되는 제1 기판 구조물(1)과, 도 6 내지 도 8의 공정에 의해 제조되는 제2 캐리어 기판(2)을 준비한다. 이어서, 제1 기판 구조물(1)의 상면 및 하면 상에 이격하여 한 쌍의 제2 캐리어 기판(2)을 각각 배치시킨다. 제1 기판 구조물(1)의 제1 접속 패드(170)와 제2 캐리어 기판(2)의 홀(20)을 서로 대응되는 위치에 정렬시킨다.Referring to Fig. 10, a first substrate structure 1 manufactured by the processes of Figs. 1 to 5 and a second carrier substrate 2 manufactured by the processes of Figs. 6 to 8 are prepared. Then, a pair of second carrier substrates 2 are arranged on the upper and lower surfaces of the first substrate structure 1, respectively. Aligning the first connection pad 170 of the first substrate structure 1 and the hole 20 of the second carrier substrate 2 in positions corresponding to each other.

도 11을 참조하면, 홀(20)과 제1 접속 패드(170)를 서로 대응되도록 배열시킨 상태로, 제1 기판 구조물(1)과 제2 캐리어 기판(2)을 결합시킨다. 이때, 제2 캐리어 기판(2)의 접착 물질(210)을 이용하여, 제1 기판 구조물(1)과 제2 캐리어 기판(2)을 접합한다. 상기 접합 후 접착 물질(210)과 제1 기판 구조물(1)의 계면은 캐리어 포일층(202b)과 제1 기판 구조물(1)의 계면과 동일 평면 상에 위치할 수 있다. 이에 따라, 제1 기판 구조물(1)과 제2 캐리어 기판(2)은 평탄한 계면을 형성할 수 있다.Referring to FIG. 11, the first substrate structure 1 and the second carrier substrate 2 are joined with the holes 20 and the first connection pads 170 aligned with each other. At this time, the first substrate structure 1 and the second carrier substrate 2 are bonded to each other using the adhesive material 210 of the second carrier substrate 2. The interface between the adhesive material 210 and the first substrate structure 1 after the bonding may be coplanar with the interface between the carrier foil layer 202b and the first substrate structure 1. [ Accordingly, the first substrate structure 1 and the second carrier substrate 2 can form a flat interface.

도 12를 참조하면, 제1 캐리어 기판(100)을 구성하는 캐리어 포일층(102)과 시드 포일층(103)의 계면을 서로 분리하여, 시드 포일층(103) 상에서 제2 캐리어 기판(2)을 구비하는 한 쌍의 제2 기판 구조물(3)을 제조할 수 있다. 도 13은 하나의 제2 기판 구조물(3)을 도시하고 있다.12, the interfaces of the carrier foil layer 102 and the seed foil layer 103 constituting the first carrier substrate 100 are separated from each other to form the second carrier substrate 2 on the seed foil layer 103, The second substrate structure 3 can be manufactured. Figure 13 shows one second substrate structure 3.

제2 기판 구조물(3) 중 제2 캐리어 기판(2) 부분은, 제1 캐리어 기판(100)이 분리됨에 따라, 보다 박형화된 인쇄회로구조물을 지지하는 역할을 수행할 수 있다. 이에 따라, 제2 캐리어 기판(2) 부분은, 제2 기판 구조물(3)에 대해 후속 공정이 진행될 때, 상기 박형화된 인쇄회로구조물의 휨 현상을 방지할 수 있다. 한편, 제2 기판 구조물(3)은 후술하는 도 15에서와 같이, 외부 검사 장치(5)의 탐침(512. 522)이 제1 접속 패드(170)에 접촉할 수 있도록 유도하는 홀(20)을 구비할 수 있다.The second carrier substrate 2 portion of the second substrate structure 3 may serve to support a thinned printed circuit structure as the first carrier substrate 100 is separated. Thus, the portion of the second carrier substrate 2 can prevent warpage of the thinned printed circuit structure when a subsequent process is performed on the second substrate structure 3. The second substrate structure 3 includes a hole 20 for guiding the probe 512. 522 of the external inspection apparatus 5 to contact the first connection pad 170, .

도 14를 참조하면, 제2 기판 구조물(3)로부터 시드 포일층(103)을 제거하여, 제1 회로 패턴층(110) 및 절연층(120)을 노출시킬 수 있다. 시드 포일층(103)을 제거하는 방법은 식각액을 사용하는 습식 식각법으로 진행될 수 있다. 이어서, 절연층(120) 상에서 제1 회로 패턴층(110)을 선택적으로 노출시키는 제2 솔더레지스트 패턴층(310)을 형성할 수 있다. 제2 솔더레지스트 패턴층(310)에 의해 노출되는 제1 회로 패턴층(110)의 부분은 제2 접속 패드(112)를 형성할 수 있다. 한편, 상술한 공정을 진행함으로써, 박형의 인쇄회로기판(4)을 제조할 수 있다.Referring to FIG. 14, the seed foil layer 103 may be removed from the second substrate structure 3 to expose the first circuit pattern layer 110 and the insulating layer 120. The method of removing the seed foil layer 103 may be performed by a wet etching method using an etching solution. Next, a second solder resist pattern layer 310 selectively exposing the first circuit pattern layer 110 may be formed on the insulating layer 120. The portion of the first circuit pattern layer 110 exposed by the second solder resist pattern layer 310 can form the second connection pad 112. [ On the other hand, by proceeding to the above-described process, the thin printed circuit board 4 can be manufactured.

도 15를 참조하면, 인쇄회로기판(4)의 제1 접속 패드(170) 및 제2 접속 패드(112)에 외부 검사 장치(5)의 탐침(512, 522)을 각각 전기적으로 접촉시켜, 인쇄회로기판(4)의 전기 회로에 대한 검사를 실시할 수 있다. 탐침(512, 522)을 제1 및 제2 접속 패드(170, 112)에 접촉한 상태로, 회로 배선(510, 520)을 통해, 전기적 신호를 공급하여, 상기 전기 회로에 대한 단선 및 통전 테스트를 진행할 수 있다. 상기 전기 회로 검사를 통과한 인쇄회로기판(4)은 완성된 제품으로 출고될 수 있다.15, the probes 512 and 522 of the external inspection apparatus 5 are brought into electrical contact with the first connection pad 170 and the second connection pad 112 of the printed circuit board 4, respectively, The electric circuit of the circuit board 4 can be inspected. An electrical signal is supplied through the circuit wirings 510 and 520 while the probes 512 and 522 are in contact with the first and second connection pads 170 and 112 to perform a disconnection and energization test . The printed circuit board 4 having passed the electric circuit test can be delivered as a finished product.

몇몇 다른 실시 예에 따르면, 도 16에 도시되는 바와 같이, 상기 전기 회로 검사를 통과한 인쇄회로기판(4)에 대하여, 제2 솔더레지스트 패턴층(310) 상부에 소자칩(600)을 실장할 수 있다. 소자칩(600)은 제2 접속 패드(112)와 전기적으로 접속하는 범프(610)에 의해 플립칩 접합을 이룰 수 있다. 이어서, 소자칩(600)을 몰딩하는 몰드층(620)을 형성할 수 있다.16, the device chip 600 is mounted on the second solder resist pattern layer 310 with respect to the printed circuit board 4 that has undergone the electrical circuit inspection . The device chip 600 can achieve the flip chip bonding by the bump 610 electrically connected to the second connection pad 112. [ Then, a mold layer 620 for molding the device chip 600 can be formed.

도 17을 참조하면, 접착 물질(210)이 형성된 인쇄회로기판(4)의 측단부를 제거한다. 구체적으로, 접착 물질(210)의 직상하부에 위치하는 제2 솔더레지스트 패턴층 부분(310'), 절연층부분(120'), 제1 솔더레지스트 패턴층 부분(160'), 제2 절연 코어층 부분(201'), 캐리어 포일층 부분(202a')를 제거한다. 또한, 제2 캐리어(2)의 제2 절연 코어층(201) 및 캐리어 포일층(202a, 202b)를 제거한다. 그 결과, 도 18에 도시되는 바와 같이, 소자칩(600)이 실장된 최종적인 박형의 인쇄회로기판을 제조할 수 있다. 이러한, 소자칩(600)이 실장된 인쇄회로기판을 반도체 패키지 제품으로 명명할 수도 있다.17, the side end portion of the printed circuit board 4 on which the adhesive material 210 is formed is removed. Specifically, the second solder resist pattern layer portion 310 ', the insulating layer portion 120', the first solder resist pattern layer portion 160 ', and the second insulating resist pattern layer portion 160' The layer portion 201 ', and the carrier foil layer portion 202a'. Further, the second insulating core layer 201 and the carrier foil layers 202a and 202b of the second carrier 2 are removed. As a result, as shown in Fig. 18, a final thin type printed circuit board on which the element chip 600 is mounted can be manufactured. The printed circuit board on which the device chip 600 is mounted may be referred to as a semiconductor package product.

도 19는 본 발명의 다른 실시 예에 따르는 인쇄회로기판을 적용하는 전기 검사 과정을 개략적으로 나타내는 단면도이다. 도 19를 참조하면, 도 9에 도시되는 제2 캐리어 기판(2')을 제1 기판 구조물(1)에 결합하여 박형의 인쇄회로기판을 제조한 후에, 상기 박형의 인쇄회로기판에 대한 전기 회로 검사를 실시할 수 있다.19 is a cross-sectional view schematically showing an electric inspection process for applying a printed circuit board according to another embodiment of the present invention. Referring to FIG. 19, after the second carrier substrate 2 'shown in FIG. 9 is bonded to the first substrate structure 1 to produce a thin printed circuit board, Inspection can be carried out.

제2 캐리어 기판(2')은 단일의 홀(22)로 구성되며, 전기 검사 시에 홀(22) 내부에 복수의 탐침(522)이 분포할 수 있다. 상기 전기 검사의 대상 및 과정은 도 15에 도시되는 전기 검사의 대상 및 과정과 실질적으로 동일하다.The second carrier substrate 2 'is composed of a single hole 22 and a plurality of probes 522 can be distributed in the holes 22 during the electrical inspection. The object and process of the electric inspection are substantially the same as those of the electric inspection shown in FIG.

한편, 이하에서는, 도 14를 참조하여, 본 발명의 일 실시 예에 따르는 박형의 인쇄회로기판에 대해 설명한다. 도 14를 참조하면, 박형의 인쇄회로기판(4)은 제1 회로 패턴층(110), 절연층(120), 비아(140), 제2 회로 패턴층(150), 제1 솔더레지스트 패턴층(160), 및 캐리어(2)를 구비할 수 있다.On the other hand, a thin printed circuit board according to an embodiment of the present invention will be described below with reference to Fig. 14, a thin printed circuit board 4 includes a first circuit pattern layer 110, an insulating layer 120, a via 140, a second circuit pattern layer 150, a first solder resist pattern layer (160), and a carrier (2).

절연층(120)은 제1 회로 패턴층(110)을 매몰하되, 제1 회로 패턴층(110)의 상면과 동일 평면 상에 상면을 구비할 수 있다. 제2 회로 패턴층(150)은 절연층(120)의 하면 상에 배치될 수 있다. 비아(140)는 절연층(120)의 내부에서 제1 및 제2 회로 패턴층(110, 150)을 연결할 수 있다. 제1 솔더레지스트 패턴층(160)은 절연층(120)의 상기 하면 상에서 제2 회로 패턴층(150)을 선택적으로 노출시켜 제1 접속 패드(170)를 제공할 수 있다.The insulating layer 120 may have a top surface on the same plane as the top surface of the first circuit pattern layer 110 to bury the first circuit pattern layer 110. The second circuit pattern layer 150 may be disposed on the lower surface of the insulating layer 120. The via 140 may connect the first and second circuit pattern layers 110 and 150 within the insulating layer 120. The first solder resist pattern layer 160 may selectively expose the second circuit pattern layer 150 on the lower surface of the insulating layer 120 to provide the first connection pad 170.

캐리어(2)는 절연 코어층(201) 및 절연 코어층(201)의 양 면 상에 배치되는 캐리어 포일층(202a, 202b)를 포함한다. 이때, 절연 코어층(201)의 상기 양 면 중 적어도 일 면 상에서 배치되는 캐리어 포일층(202b)은 측단부의 일부분이 제거될 수 있다. 제거된 측간부의 일부분에는 접착 물질(210)이 채워질 수 있다. 제1 솔더레지스트 패턴층(160)과 캐리어(2)는 접착 물질(210)에 의해 결합될 수 있다. The carrier 2 includes an insulating core layer 201 and carrier foil layers 202a and 202b disposed on both sides of the insulating core layer 201. [ At this time, a part of the side end portion of the carrier foil layer 202b disposed on at least one of the two surfaces of the insulating core layer 201 may be removed. A portion of the removed side portion may be filled with an adhesive material 210. The first solder resist pattern layer 160 and the carrier 2 may be bonded together by an adhesive material 210.

절연층(120)의 상면 상에는, 제1 회로 패턴층(110)을 선택적으로 노출시켜 제2 접속 패드(112)를 형성하는 제2 솔더레지스트 패턴층(310)이 배치될 수 있다. A second solder resist pattern layer 310 for selectively exposing the first circuit pattern layer 110 and forming the second connection pad 112 may be disposed on the upper surface of the insulating layer 120.

캐리어(2)에는 제1 접속 패드(170)를 노출시키는 홀(20)이 배치될 수 있으며, 홀(20)은 제1 접속 패드(170)에 대응하는 크기를 가질 수 있다.The carrier 2 may be provided with a hole 20 for exposing the first connection pad 170 and the hole 20 may have a size corresponding to the first connection pad 170.

몇몇 다른 실시 예에서는, 도 19에 도시되는 바와 같이, 캐리어(2')는 제1 접속 패드(170) 및 상기 제1 솔더레지스트 패턴층(160)을 함께 노출시키는 단일 홀(22)를 구비할 수도 있다.19, the carrier 2 'has a single hole 22 for exposing the first connection pad 170 and the first solder resist pattern layer 160 together It is possible.

상술한 바와 같이, 본 발명의 다양한 실시 예들에 따르는 주요 요지에 의하면, 제1 캐리어 기판을 적용하여 박형의 인쇄회로기판을 제조함으로써, 상기 인쇄회로기판의 휨 현상을 방지할 수 있다. 또한, 회로 검사용 홀을 구비하는 상기 제2 캐리어 기판을 상기 제1 캐리어 기판과 교체하여 상기 인쇄회로기판에 접합함으로써, 상기 박형의 인쇄회로기판에 대해 전기 검사를 용이하게 수행할 수 있다. 이로써, 박형의 인쇄회로기판을 제조 과정에서의 물리적 손상없이 용이하게 제조할 수 있으며, 박형의 인쇄회로기판의 회로 완결성에 대한 전기 테스트를 신뢰성 있게 진행할 수 있다. 한편, 상기 제2 캐리어 기판과 상기 박형의 인쇄회로기판이 접합된 상태로 제품을 출고함으로써, 상기 출고된 제품에 대한 후속 핸들링 시의 파손 위험을 경감시킬 수 있다.As described above, according to the main points according to various embodiments of the present invention, it is possible to prevent the warp of the printed circuit board by manufacturing the thin printed circuit board by applying the first carrier substrate. Further, the second carrier substrate having the hole for circuit inspection is replaced with the first carrier substrate and bonded to the printed circuit board, so that the electrical inspection can be easily performed on the thin printed circuit board. This makes it possible to easily manufacture a thin printed circuit board without physical damage in the manufacturing process and to reliably conduct electrical tests on the circuit integrity of a thin printed circuit board. On the other hand, by releasing the product with the second carrier substrate and the thin printed circuit board bonded together, it is possible to reduce the risk of breakage in subsequent handling of the manufactured product.

또한, 본 발명의 실시 예에 따르면, 상면 또는 하면 상의 회로패턴층 중 어느 하나를 절연층 내에 매몰시킴으로써, 전체 기판 두께의 추가 감소 및 회로패턴층의 미세화를 달성할 수 있다. 또한, 상기 제1 캐리어 기판의 양 면 상에서 회로기판을 제조함으로, 회로기판 제조 비용을 절감할 수 있다.Further, according to the embodiment of the present invention, any one of the circuit pattern layers on the upper surface or the lower surface is buried in the insulating layer, whereby the total substrate thickness can be further reduced and the circuit pattern layer can be made finer. In addition, since the circuit board is manufactured on both surfaces of the first carrier substrate, the manufacturing cost of the circuit board can be reduced.

이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. It can be understood that

1: 제1 기판 구조물, 2 & 2': 제2 캐리어 기판,
3: 제2 기판 구조물, 4: 인쇄회로기판, 5: 외부 검사 장치,
10: 비아홀, 20 & 22: 홀,
100: 제1 캐리어 기판, 101: 절연 코어층, 102: 캐리어 포일층,
103: 시드 포일층, 110: 제1 회로 패턴층, 112: 제2 접속 패드,
120: 절연층, 130: 구리 포일층, 140: 비아,
150: 제2 회로 패턴층, 160: 제1 솔더레지스트 패턴층, 170: 표면 처리층(제1 접속 패드)
200: 베이스 기판, 201: 제1 절연 코어층, 202a & 202b: 캐리어 포일층,
210: 접착 물질,
510 & 520: 회로 배선, 512 & 522: 탐침,
600: 소자칩, 610: 범프, 620: 몰드층. 1: a first substrate structure, 2 & 2 ': a second carrier substrate,
3: second substrate structure, 4: printed circuit board, 5: external inspection device,
10: via hole, 20 & 22: hole,
100: first carrier substrate, 101: insulating core layer, 102: carrier foil layer,
103: seed foil layer, 110: first circuit pattern layer, 112: second connection pad,
120: insulating layer, 130: copper foil layer, 140: via,
150: second circuit pattern layer, 160: first solder resist pattern layer, 170: surface treatment layer (first connection pad)
200: base substrate, 201: first insulating core layer, 202a & 202b: carrier foil layer,
210: adhesive material,
510 & 520: circuit wiring, 512 & 522: probe,
600: element chip, 610: bump, 620: mold layer.

Claims (15)

(a) 제1 절연 코어층 및 상기 제1 절연 코어층의 양 면 상에 형성되는 시드 포일층을 구비하는 제1 캐리어 기판을 제공하는 단계;
(b) 상기 시드 포일층 상에 배치되는 제1 회로 패턴층, 상기 제1 회로 패턴층을 덮도록 배치되는 절연층, 상기 절연층 상에 배치되는 제2 회로 패턴층, 상기 절연층 내부에서 상기 제1 및 제2 회로 패턴층을 연결하는 비아, 및 상기 절연층 상에서 상기 제2 회로 패턴층을 선택적으로 노출시켜 제1 접속 패드를 제공하는 제1 솔더레지스트 패턴층을 형성함으로써, 제1 기판 구조물을 제조하는 단계;
(c) 제2 절연 코어층 및 상기 제2 절연 코어층의 양 면 상에 형성되는 캐리어 포일층을 구비하고, 상기 제2 절연 코어층 및 상기 캐리어 포일층을 관통하는 적어도 하나 이상의 홀을 포함하는 제2 캐리어 기판을 제공하는 단계;
(d) 상기 홀과 상기 제1 접속 패드를 배열시킨 상태로, 상기 제1 기판 구조물과 상기 제2 캐리어 기판을 결합하는 단계; 및
(e) 상기 제1 캐리어 기판의 상기 제1 절연 코어층과 상기 시드 포일층 사이를 분리하여, 상기 시드 포일층 상에서 상기 제2 캐리어 기판을 구비하는 한 쌍의 제2 기판 구조물을 제조하는 단계를 포함하는
박형의 인쇄회로기판 제조 방법
(a) providing a first carrier substrate having a first insulating core layer and a seed foil layer formed on both sides of the first insulating core layer;
(b) a first circuit pattern layer disposed on the seed foil layer, an insulating layer disposed to cover the first circuit pattern layer, a second circuit pattern layer disposed on the insulating layer, A via for connecting the first and second circuit pattern layers and a first solder resist pattern layer for selectively exposing the second circuit pattern layer on the insulating layer to provide a first connection pad, Lt; / RTI >
(c) a carrier foil layer formed on both sides of the second insulating core layer and the second insulating core layer, and at least one hole penetrating the second insulating core layer and the carrier foil layer Providing a second carrier substrate;
(d) combining the first substrate structure and the second carrier substrate with the hole and the first connection pad arranged; And
(e) separating the first insulating core layer and the seed foil layer of the first carrier substrate to produce a pair of second substrate structures having the second carrier substrate on the seed foil layer, Included
A method of manufacturing a thin printed circuit board
제1 항에 있어서,
(b) 단계는
(b1) 상기 시드 포일층을 도금 시드층으로 사용하는 텐팅법, SAP(semi-additive process), 및 MSAP(Modified-SAP) 중 어느 하나를 적용하여 상기 시드 포일층 상에 상기 제1 회로 패턴층을 형성하는 단계;
(b2) 상기 시드 포일층 상에서 상기 제1 회로 패턴층을 덮는 상기 절연층을 형성하는 단계;
(b3) 상기 절연층을 가공하여 상기 제1 회로 패턴층을 노출시키는 비아홀을 형성하는 단계;
(b4) 텐팅법, SAP(semi-additive process), 및 MSAP(Modified-SAP) 중 어느 하나를 적용하여, 상기 비아홀을 메우는 비아를 형성하고 상기 비아홀 외부의 상기 절연층 상에 제2 회로 패턴층을 형성하는 단계;
(b5) 상기 절연층 상에서 상기 제2 회로 패턴층을 덮는 솔더레지스트막을 도포하는 단계; 및
(b6) 상기 솔더레지스트막을 선택적으로 노광 및 현상하여 상기 제1 솔더레지스트 패턴층을 형성하는 단계를 포함하는
박형의 인쇄회로기판 제조 방법
The method according to claim 1,
(b)
(b1) applying the seed foil layer as a plating seed layer, applying one of a tenting method, a semi-additive process (SAP), and a modified-SAP (MSAP) ;
(b2) forming the insulating layer covering the first circuit pattern layer on the seed foil layer;
(b3) forming the via hole for exposing the first circuit pattern layer by processing the insulating layer;
(b4) forming a via filling the via hole by applying any one of a tenting method, a semi-additive process (SAP) and a modified-SAP (MSAP), and forming a second circuit pattern layer ;
(b5) applying a solder resist film covering the second circuit pattern layer on the insulating layer; And
(b6) selectively exposing and developing the solder resist film to form the first solder resist pattern layer
A method of manufacturing a thin printed circuit board
제1 항에 있어서,
(f) 상기 제2 기판 구조물로부터 상기 시드 포일층을 제거하여, 상기 제1 회로 패턴층 및 상기 절연층을 노출시키는 단계;
(g) 상기 절연층 상에서 상기 제1 회로 패턴층을 선택적으로 노출시키는 제2 솔더레지스트 패턴층을 형성하여 인쇄회로기판을 제조하되, 상기 제2 솔더레지스트 패턴층에 의해 노출되는 상기 제1 회로 패턴층은 제2 접속 패드를 형성하는 단계; 및
(h) 상기 제1 및 제2 접속 패드에 외부 검사 장비의 탐침을 전기적으로 접촉시켜, 상기 인쇄회로기판의 전기 회로에 대한 검사를 실시하는 단계를 더 포함하는
박형의 인쇄회로기판 제조 방법.
The method according to claim 1,
(f) removing the seed foil layer from the second substrate structure to expose the first circuit pattern layer and the insulating layer;
(g) forming a second solder resist pattern layer selectively exposing the first circuit pattern layer on the insulating layer to form a printed circuit board, wherein the first circuit pattern exposed by the second solder resist pattern layer The layer forming a second connection pad; And
(h) electrically contacting the probe of the external inspection equipment to the first and second connection pads to perform an inspection of the electric circuit of the printed circuit board
A method of manufacturing a thin printed circuit board.
제3 항에 있어서,
(h) 단계 이후에,
(i) 상기 제2 접속 패드와 전기적으로 접속하는 소자칩을 상기 제2 솔더레지스트 패턴층 상부에 실장하는 단계; 및
(j) 상기 제2 캐리어 기판을 상기 인쇄회로기판으로부터 제거하는 단계를 더 포함하는
박형의 인쇄회로기판 제조 방법.
The method of claim 3,
After step (h)
(i) mounting an element chip electrically connected to the second connection pad on the second solder resist pattern layer; And
(j) removing the second carrier substrate from the printed circuit board
A method of manufacturing a thin printed circuit board.
제4 항에 있어서,
(i) 단계는
상기 전기 회로에 대한 검사를 통과한 상기 인쇄회로기판에 대하여 진행되는
박형의 인쇄회로기판 제조 방법.
5. The method of claim 4,
(i)
Wherein the printed circuit board has passed through the inspection of the electric circuit
A method of manufacturing a thin printed circuit board.
제1 항에 있어서,
(c) 단계는
(c1) 상기 제2 절연 코어층의 양 면 중 일 면 상에 형성된 상기 캐리어 포일층의 측단부의 일부분을 제거하여 상기 제2 절연 코어층을 선택적으로 노출시키는 단계; 및
(c2) 상기 노출된 제2 절연 코어층 상에 접착 물질을 도포하는 단계를 포함하는
박형의 인쇄회로기판 제조 방법.
The method according to claim 1,
(c)
(c1) selectively exposing the second insulating core layer by removing a portion of a side end portion of the carrier foil layer formed on one surface of the second insulating core layer; And
(c2) applying an adhesive material on the exposed second insulating core layer
A method of manufacturing a thin printed circuit board.
제6 항에 있어서,
(d) 단계는
상기 접착 물질을 이용하여, 상기 제1 기판 구조물과 상기 제2 캐리어 기판을 접합하되, 상기 접합 후 상기 접착 물질과 상기 제1 기판 구조물의 계면은 상기 캐리어 포일층과 상기 제1 기판 구조물의 계면과 동일 평면 상에 위치하는
박형의 인쇄회로기판 제조 방법.
The method according to claim 6,
(d)
Wherein the first substrate structure and the second carrier substrate are bonded to each other using an adhesive material, and after the bonding, the interface between the adhesive material and the first substrate structure contacts the interface between the carrier foil layer and the first substrate structure, Coplanar
A method of manufacturing a thin printed circuit board.
제1 항에 있어서,
(c) 단계에 있어서,
상기 적어도 하나 이상의 홀은 상기 제1 접속 패드에 대응하는 크기를 가지도록 상기 제2 절연 코어층 및 상기 캐리어 포일층을 가공하여 형성하는
박형의 인쇄회로기판 제조 방법.
The method according to claim 1,
In the step (c)
The at least one hole is formed by processing the second insulating core layer and the carrier foil layer to have a size corresponding to the first connection pad
A method of manufacturing a thin printed circuit board.
제1 항에 있어서,
(c) 단계에 있어서,
상기 홀은 상기 제1 기판 구조물의 상기 제1 접속 패드 및 상기 제1 솔더레지스트 패턴층을 함께 노출시키는 단일 홀로 가공되는
박형의 인쇄회로기판 제조 방법.
The method according to claim 1,
In the step (c)
The hole is machined into a single hole that exposes the first connection pad and the first solder resist pattern layer of the first substrate structure together
A method of manufacturing a thin printed circuit board.
제1 회로 패턴층;
상기 제1 회로 패턴층을 매몰하되, 상기 제1 회로 패턴층의 상면과 동일 평면 상에 상면을 구비하는 절연층;
상기 절연층의 하면 상에 배치되는 제2 회로 패턴층;
상기 절연층의 내부에서 상기 제1 및 제2 회로 패턴층을 연결하는 비아;
상기 절연층의 상기 하면 상에서 상기 제2 회로 패턴층을 선택적으로 노출시켜 제1 접속 패드를 제공하는 제1 솔더레지스트 패턴층; 및
상기 제1 솔더레지스트 패턴층과 결합하며, 상기 제1 접속 패드를 노출시키는 적어도 하나의 홀을 구비하는 캐리어를 구비하되,
상기 캐리어는
절연 코어층; 및
상기 절연 코어층의 양 면 상에 배치되되, 상기 양 면 중 적어도 일 면 상에서 측단부의 일부분이 제거된 캐리어 포일층을 포함하고,
상기 캐리어 포일층 중 상기 제거된 측단부의 일부분에는 접착 물질이 채워지는
박형의 인쇄회로기판.
A first circuit pattern layer;
An insulating layer buried in the first circuit pattern layer and having an upper surface on the same plane as the upper surface of the first circuit pattern layer;
A second circuit pattern layer disposed on a lower surface of the insulating layer;
A via connecting the first and second circuit pattern layers in the insulating layer;
A first solder resist pattern layer for selectively exposing the second circuit pattern layer on the lower surface of the insulating layer to provide a first connection pad; And
And a carrier coupled to the first solder resist pattern layer and having at least one hole exposing the first connection pad,
The carrier
An insulating core layer; And
And a carrier foil layer disposed on both surfaces of the insulating core layer, wherein a portion of the side end portion is removed on at least one surface of the both surfaces,
Wherein a portion of the removed side end portion of the carrier foil layer is filled with an adhesive material
Thin printed circuit board.
삭제delete 제10 항에 있어서,
상기 접착 물질에 의해 상기 제1 솔더레지스트 패턴층과 상기 캐리어가 결합하는
박형의 인쇄회로기판.
11. The method of claim 10,
And the first solder resist pattern layer and the carrier are bonded by the adhesive material
Thin printed circuit board.
제10 항에 있어서,
상기 절연층 상에서 상기 제1 회로 패턴층을 선택적으로 노출시켜 제2 접속 패드를 형성하는 제2 솔더레지스트 패턴층을 더 포함하는
박형의 인쇄회로기판.
11. The method of claim 10,
And a second solder resist pattern layer for selectively exposing the first circuit pattern layer on the insulating layer to form a second connection pad
Thin printed circuit board.
제10 항에 있어서,
상기 홀은 상기 제1 접속 패드에 대응하는 크기를 가지는
박형의 인쇄회로기판.
11. The method of claim 10,
Wherein the hole has a size corresponding to the first connection pad
Thin printed circuit board.
제10 항에 있어서,
상기 홀은 상기 제1 접속 패드 및 상기 제1 솔더레지스트 패턴층을 함께 노출시키는 단일 홀인
박형의 인쇄회로기판.

11. The method of claim 10,
Wherein the hole is a single hole for exposing the first connection pad and the first solder resist pattern layer together
Thin printed circuit board.

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* Cited by examiner, † Cited by third party
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JP5096855B2 (en) * 2007-09-27 2012-12-12 新光電気工業株式会社 Wiring board manufacturing method and wiring board

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